JP2003215815A - マスク形成方法、パターン化薄膜形成方法およびマイクロデバイスの製造方法 - Google Patents

Abstract

(57)【要約】 【課題】薄く、かつ、細く、解像度が極めて高く、しか
も耐熱性、耐ドライエッチング性の高いマスクを形成す
る。 【解決手段】被パターニング膜上にレジスト層でなるマ
スクを形成するにあたり、被パターニング膜１０２上
に、下層レジストパターン１１１と、上層レジストパタ
ーン１１２とを含む積層レジストパターンを形成する。
次に、シリル化処理により、上層レジストパターン１１
２の表面をシリル化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マスク形成方法、
このマスクを用いてパターン化薄膜を形成するパターン
化薄膜形成方法およびマイクロデバイスの製造方法に関
する。

【０００２】

【従来の技術】パターン化された薄膜（以下パターン化
薄膜と称する）を有するマイクロデバイスにおいて、パ
ターン化薄膜は、パターン化されたレジスト層をマスク
として用いて形成される。マイクロデバイスとは、薄膜
形成技術を利用して製造される小型のデバイスを言う。
マイクロデバイスの例としては、半導体デバイスや、薄
膜磁気ヘッドや、薄膜を用いたセンサやアクチュエータ
等がある。

【０００３】パターン化されたレジスト層をマスクとし
て、パターン化薄膜を形成するには、例えば特開平９−
９６９０９号公報に示されるように、ドライエッチング
法（特開平９−９６９０９では、ミリングパタニング法
と表記されている）、リフトオフ法、およびこれらを併
用した方法（以下併用法と称する）等が適用される。

【０００４】パターン化薄膜の形成に当たっては、ドラ
イエッチング法、リフトオフ法、または、併用法等が適
用されるから、マスクとなるレジスト膜を構成するレジ
スト材料としては、これらのプロセスの実行に適したも
のでなければならない。そのようなレジスト材料は、従
来より種々知られている。例えば、特公昭３７−１８０
１５号公報に開示されたＮＱＤ−ノボラックレジスト
（ナフトキノンジアジド−ノボラックレジスト）、特開
平６−２４２６０２号公報に開示された一体型ＮＱＤ−
ノボラックレジスト、特開２０００−６３４６６号公報
に開示された疎水性一体型ＮＱＤ−ノボラックレジス
ト、及び、特開平６−２７３９３４号公報に開示された
ポリヒドロキシスチレン系樹脂を主成分とした化学増幅
型レジスト等がその例である。

【０００５】ところで、半導体デバイス、薄膜磁気ヘッ
ド、薄膜を用いたセンサ、または、アクチュエータ等の
マイクロデバイスでは、その微小化及び高機能化等とと
もに、パターン化薄膜の微細化がより一層強く要求され
るようになってきている。このような技術的動向及び要
請に応えるためには、それに応じて、マスクとして用い
られるレジスト層の解像度を上げなければならない。解
像度を上げるには、レジスト層の厚さを薄くするか、ま
たは、アッシングによりレジスト層をスリム化しなけれ
ばならない。

【０００６】ところが、レジスト層を薄くして行くと、
それにつれて耐ドライエッチング性が低下するため、上
述したレジスト材料を用いても、レジスト層がドライエ
ッチングに対するマスクとして、十分な機能を発揮し得
なくなる。

【０００７】また、レジスト層の厚さを薄くしたり、レ
ジスト層をスリム化すると、それにつれて、レジスト層
の耐熱性が低下し、パターン崩れを生じる他、リフトオ
フマスクとして、十分な機能を発揮し得なくなる。

【０００８】

【発明が解決しようとする課題】本発明の課題は、薄
く、かつ、細く、解像度の極めて高いマスクを形成する
方法を提供することである。

【０００９】本発明のもう一つの課題は、耐熱性、耐ド
ライエッチング性の高いマスクの形成方法を提供するこ
とである。

【００１０】本発明の更にもう一つの課題は、高精度の
パターン化薄膜を形成し得るパターン化薄膜形成方法お
よびマイクロデバイスの製造方法を提供することであ
る。

【００１１】

【課題を解決するための手段】上述した課題を解決する
ため、本発明では、レジスト層でなるマスクを形成する
に当たり、まず、基層上に、下層レジストパターンと、
上層レジストパターンとを含む積層レジストパターンを
形成する。次に、シリル化処理により、前記上層レジス
トパターンの表面をシリル化する。

【００１２】上述したように、本発明に係るマスク形成
方法では、下層レジストパターンと、上層レジストパタ
ーンとを含む積層レジストパターンを形成するので、下
層レジストパターン及び上層レジストパターンを、互い
に異なるレジスト材料によって構成し、パターン化薄膜
の微細化に適したマスクを形成することができる。例え
ば、下層レジストパターンと、上層レジストパターンと
で、現像速度の異なる材料を用いることにより、下層レ
ジストパターンの平面積を、上層レジストパターンの平
面積よりも小さくして、アンダーカットの入った形状の
マスクを形成することもできる。アンダーカットの入っ
たマスクは、微細なパターン化薄膜の形成及びリフトオ
フ法の適用に適している。

【００１３】次に、シリル化処理により、上層レジスト
パターンの表面をシリル化する。本発明に係るマスク形
成方法では、下層レジストパターンと、上層レジストパ
ターンとを含む積層レジストパターンを形成するので、
下層レジストパターンはシリル化されず、上層レジスト
パターンのみがシリル化されるような材料選択が可能で
ある。

【００１４】このように、上層レジストパターンの表面
をシリル化することにより、薄く、かつ、細いレジスト
層に、耐熱性、耐ドライエッチング性を付与することが
できる。このため、薄く、細いレジスト層を、ドライエ
ッチングマスク、及び、リフトオフマスクとして機能さ
せ、高解像度のパターニングを実行することができる。

【００１５】シリル化処理は、上層レジストパターンの
表面をシリル化するものであって、下層レジストパター
ンの表面はシリル化されない。このため、リフトオフす
る場合、マスクを確実に剥離できる。

【００１６】好ましくは、シリル化処理前に、積層レジ
ストパターンをアッシングする工程を含む。このような
アッシング工程を経ることにより、積層レジストパター
ンをスリム化できるから、薄く、細い高解像度の積層レ
ジストパターンを形成できる。そして、アッシング工程
の後に、シリル化処理を実行することにより、薄く、細
い高解像度のマスクであって、しかも、耐熱性、耐ドラ
イエッチング性に優れたマスクを得ることができる。そ
の後、更に、アッシング処理を行ってもよい。

【００１７】上層レジストパターンは、フェノール性水
酸基を含むレジストを主成分とするものが好ましい。シ
リル化処理は、シリル化剤を用いて行うことができる。

【００１８】本発明に係るパターン化薄膜形成方法は、
マスク形成工程と、パターン化薄膜形成工程とを含む。
マスク形成工程は、上述した本発明に係るマスク形成方
法の適用によって実行される。パターン化薄膜形成工程
では、マスク形成工程を経て得られたマスクを用いて、
パターン化薄膜を形成する。これにより、高精度の微細
パターン化薄膜を形成することができる。

【００１９】本発明に係るマイクロデバイスの製造方法
では、上述した本発明に係るパターン化薄膜形成方法に
よって、マイクロデバイスとなるパターン化薄膜を形成
する。

【００２０】マイクロデバイスは薄膜磁気ヘッドであっ
てもよいし、半導体デバイスや、薄膜を用いたセンサや
アクチュエータ等であってもよい。マイクロデバイスが
薄膜磁気ヘッドである場合、パターン化薄膜の具体例は
磁気抵抗効果素子である。

【００２１】本発明に係るパターン化薄膜形成方法及び
マイクロデバイスの製造方法は、リフトオフ法、ドライ
エッチング法、及び、両者の併用法の適用によって実行
することができる。

【００２２】

【発明の実施の形態】＜リフトオフ法＞図１〜図７は本
発明に係るマスク形成方法、パターン化薄膜形成方法及
びマイクロデバイスの製造方法について、リフトオフ法
を適用した場合を説明する図である。

【００２３】まず、図１に示すように、基板等の基層１
０１の上に、第１のレジスト層１０３を形成する。第１
のレジスト層１０３は、基層１０１の上に塗布した後、
必要に応じて、これを加熱することによって形成され
る。

【００２４】第１のレジスト層１０３を構成するレジス
ト材料は、上層レジストパターンを構成するレジスト材
料とインターミキシングを起こさないこと、及び、シリ
ル化しないことが必要である他、アンダーカットの入っ
た積層（２層）レジストパターンを形成する場合は、採
用されるアンダーカット形成方法に適した材料が選択さ
れる。アンダーカット形成方法としては、現像剤のみに
よる方法、アッシングのみによる方法、及び、現像剤と
アッシングとを併用する方法がある。

【００２５】この内、現像のみでアンダーカットの入っ
た２層レジストパターンを形成する場合は、第１のレジ
スト層１０３を構成するレジスト材料は、現像剤として
通常用いられるアルカリ性水溶液に溶解し、かつ、第２
のレジスト層１０４（後述）よりもアルカリ性水溶液に
よる溶解速度の速い材料によって構成する。この場合の
具体例としては、下記の化学式で表されるポリメチルグ
ルタールイミド（以下ＰＭＧＩと称する）を挙げること
ができる。

【００２６】ここで、Ｒは水素原子またはメチル基、、
ｎは１以上の整数アッシングのみでアンダーカットの入
った２層レジストを得る場合は、アッシング反応速度
が、上層レジストパターン（後述）を構成するレジスト
材料よりも速いこと等の条件を満たす材料を用いる。

【００２７】現像剤とアッシングとを併用してアンダー
カットを入れる場合は、アルカリ性水溶液に溶解し、か
つ、アッシング反応速度が上層レジストパターン（後
述）を構成するレジスト材料よりも速いこと等の条件を
満たす材料を用いる。

【００２８】以下に説明する実施例では、上述した３つ
のアンダーカット形成方法のうち、現像剤のみによって
アンダーカットを入れる場合を例にとって説明する。

【００２９】図１に示した工程の後、図２に示すよう
に、第１のレジスト層１０３の上に、第２のレジスト層
１０４を形成する。第２のレジスト層１０４は、フェノ
ール性水酸基を含むレジストを主成分とするものが好ま
しい。第２のレジスト層１０４のためのレジストの例と
しては、少なくとも次の化学式、 ここで、ｍは０〜３の整数、ｎは１以上の整数で表され
る構造を有する成分を含むものを挙げることができる。

【００３０】第２のレジスト層１０４のレジストの別の
例としては、 少なくとも下記の化学式、 ここで、Ｒ¹は水素原子またはメチル基、ｎは１以上の
整数で表される構造を有する成分を含むものを用いるこ
とができる。

【００３１】更に、第２のレジスト層１０４に適したフ
ェノール性水酸基を含むレジストの他の例としては、特
公昭３７−１８０１５号公報に開示されたＮＱＤ−ノボ
ラックレジスト（ナフトキノンジアジド−ノボラックレ
ジスト）、特開平６−２４２６０２号公報に開示された
一体型ＮＱＤ−ノボラックレジスト、特開２０００−６
３４６６号公報に開示された疎水性一体型ＮＱＤ−ノボ
ラックレジスト、及び、特開平６−２７３９３４号公報
に開示されたポリヒドロキシスチレン系樹脂を主成分と
した化学増幅型レジスト等も挙げることができる。

【００３２】次に、図３に示すように、マスク１０５を
介して、第２のレジスト層１０４を所定のパターンの潜
像形成用の光で露光して、第２のレジスト層１０４に所
定のパターンの潜像を形成する。露光用の光は、紫外
線、エキシマレーザー光、電子ビーム等、どのような光
でもよい。露光用の光が電子線である場合には、マスク
を介することなく、直接、第２のレジスト層１０４に電
子線を照射することにより、所定のパターンの潜像を形
成してもよい。また、必要に応じて、露光後に第２のレ
ジスト層１０４を加熱する。

【００３３】次に、図４に示すように、現像液によっ
て、露光後の第２のレジスト層１０４を現像すると共に
第１のレジスト層１０３の一部を溶解させる。現像後、
第１のレジスト層１０３および第２のレジスト層１０４
の水洗と乾燥を行う。これにより、アンダーカットの入
った２層レジストパターンが得られる。現像液として
は、テトラメチルアンモニウムハイドロオキサイド（Ｔ
ＭＡＨ）の水溶液等のアルカリ性水溶液を用いることが
好ましい。

【００３４】この後、一部溶解後に残った第１のレジス
ト層１１１および現像後の第２のレジスト層１１２に対
してアッシングを施して、第１のレジスト層１１１およ
び第２のレジスト層１１２の幅を、更に狭めてもよい。
アッシングは、レジスト等の材料を気相中で除去する処
理である。前述のように、第１のレジスト層１１１は、
第２のレジスト層１１２の材料として用いられるレジス
トよりもアッシングにおける除去速度が大きい材料から
なっていてもよい。

【００３５】現像後の第１のレジスト層１１１の幅が、
第２のレジスト層１１２の幅と同じか、または、より広
く、第１のレジスト層１１１を構成するレジスト材料の
アッシング反応速度が、第２のレジスト層１１２のそれ
よりも速い場合において、第１のレジスト層１１１およ
び第２のレジスト層１１２のアッシングでは、アッシン
グ後の第１のレジスト層１１１の幅が、アッシング後の
第２のレジスト層１１２の幅よりも小さくなるようにす
る。アッシング後の第１のレジスト層１１１は、マスク
１１０の下層レジストパターン１１１となる。アッシン
グ後の第２のレジスト層１１２は、マスク１１０の上層
レジストパターン１１２となる。このようにして、スリ
ム化された２層マスク１１０が形成される。

【００３６】ここで、アッシング条件の一例を示す。こ
の例では、アッシング装置として、Matrix inc.社製 Sy
stem１０４（製品名）を用いる。アッシング室内の圧力
は１．０Torr（約１３３Ｐａ）とする。ガスはＯ₂を用
い、その流量を３０sccm［３×１０^-5cm³／min（１．０
１３２５×１０⁵Ｐａにおける）］とする。ＲＦ出力は
２００Ｗとする。基板温度は７０℃とする。アッシング
時間１２０秒とする。なお、ガスとしては、Ｏ₂にＣＦ₄
を加えたものを用いてもよい。また、ガスとしてはオゾ
ンを用いてもよい。この場合には、常圧下でアッシング
を行ってもよい。

【００３７】次に、図５に示すように、上層レジストパ
ターン１１２をシリル化し、上層レジストパターン１１
２の表面にシリル化部分１１３を形成する。このよう
に、上層レジストパターン１１２の表面をシリル化し、
上層レジストパターン１１２の表面にシリル化部分１１
３を形成することにより、薄く、かつ、細いレジスト層
でなる上層レジストパターン１１２に、耐熱性、耐ドラ
イエッチング性を付与することができる。このため、薄
く、細いレジスト層でなる上層レジストパターン１１２
を、耐熱性、耐ドライエッチング性に優れたドライエッ
チングマスクとして機能させ、高解像度のパターニング
を実行することができる。

【００３８】シリル化処理前に、積層レジストパターン
１１１、１１２をアッシングする工程を含む場合、積層
レジストパターン１１１、１１２をスリム化できるか
ら、薄く、細い高解像度の積層レジストパターン１１
１、１１２を形成できる。このようにしてスリム化した
後、第１及び第２のレジストパターン１１１、１１２に
対して、シリル化処理を実行することにより、薄く、細
く、しかも、高解像度であって、更に、耐熱性、耐ドラ
イエッチング性に優れたマスク１１０を得ることができ
る。

【００３９】シリル化処理は、シリル化剤を用いて行う
ことができる。上層レジストパターン１１２を、フェノ
ール性水酸基を含むレジストによって構成した場合に適
したシリル化剤の例としては、ヘキサメチルジシラザ
ン、１，１，３，３−テトラメチルジシラザン、ジメチ
ルシリルジメチルアミン、ジメチルシリルジエチルアミ
ン、トリメチルシリルジメチルアミン、トリメチルシリ
ルジエチルアミン、ビス［ジメチルアミノ］メチルシラ
ン、ビス［ジメチルアミノ］ジメチルシラン、または、
１，１，３，３，５，５−ヘキサメチルシクロトリシラ
ゼン等がある。

【００４０】上述した化学式（１）で表されるレジスト
を第２のレジスト層１０４として用い、シリル化剤とし
て、上述したものを用いた場合、シリル化反応は、次の
化学式によって表現される。

【００４１】ここで、ｍは０〜３の整数、ｎは１以上の
整数、Ｒ²、Ｒ³は水素原子またはアルキル基、ｘは１〜
３の範囲の整数 また、上述した化学式（２）で表されるレジストを第２
のレジスト層１０４として用いシリル化剤として、上述
したものを用いた場合、シリル化反応は、次の化学式に
よって表現される。 ここで、Ｒ¹は水素原子またはメチル基、ｎは１以上の
整数、Ｒ²、Ｒ³は水素原子またはアルキル基、ｘは１〜
３の範囲の整数 具体的なシリル化の方法としては、例えば、気化したシ
リル化剤雰囲気中で積層レジストパターン１１１、１１
２を加熱する方法等が挙げられる。この場合、減圧した
シリル化剤雰囲気中で積層レジストパターン１１１、１
１２を加熱してもよい。

【００４２】以上の工程はマスク形成方法に属する。パ
ターン化薄膜形成方法またはマイクロデバイスの製造方
法の場合は、このマスク形成方法の工程の後に、パター
ン化薄膜形成工程が実行され、それによってマイクロデ
バイスが製造される。

【００４３】パターン化薄膜形成工程では、まず、図６
に示すように、基層１０１の上にマスク１１０を残した
ままで、例えば、スッパタまたはＣＶＤ等の薄膜形成プ
ロセスを実行することにより、薄膜１０７を形成する。
その後、リフトオフ法を実行することにより、図７に示
すように、基層１０１から、マスク１１０を剥離する。
これにより、マイクロデバイスの一部となるパターン化
薄膜１０７が得られる。マスク１１０の剥離に当たって
はアセトン等の溶剤が用いられる。

【００４４】＜ドライエッチング法＞図８〜図１５は本
発明に係るマスク形成方法、パターン化薄膜形成方法、
及び、マイクロデバイスの製造方法について、ドライエ
ッチング法を適用した例を示す図である。

【００４５】まず、図８に示すように、スパッタ法、Ｃ
ＶＤ法等、周知の薄膜形成技術を適用して基板等の下地
１０１の上に、基層となる被パターニング膜１０２を形
成する。被パターニング膜１０２は、各種金属薄膜、無
機膜等で構成される。選択すべき金属材料及び無機材料
等には、特に限定はない。また、被パターンニング膜１
０２は、単層膜であってもよいし、複数層を積層した積
層膜であってもよい。

【００４６】次に、図９に示すように、被パターンニン
グ膜１０２の上に、第１のレジスト層１０３を形成した
後、図１０〜１３に示す工程が実行される。図１０〜図
１３に示す工程は、リフトオフ法の図２〜図５と異なる
ことがないので、重複説明は省略する。

【００４７】以上の図８〜図１３に図示された工程はマ
スク形成方法に属する。パターン化薄膜形成方法または
マイクロデバイスの製造方法の場合は、マスク形成方法
の工程の後に、パターン化薄膜形成工程及びマイクロデ
バイスの製造工程が実行される。

【００４８】まず、マスク１１０を用いて、ドライエッ
チング、例えばイオンミリング、リアクティブ．イオ
ン．エッチング（ＲＩＥ）等によって、被パターニング
膜１０２を選択的にエッチングして、所望の形状のパタ
ーン化薄膜１２１を形成する。パターン化薄膜形成工程
前に、基板１０１の表面全体をアッシング処理してもよ
い。これにより、図１４に示すように、パターン化薄膜
１２１が得られる。

【００４９】次に、図１５に示すように、パターン化薄
膜１２１の上から、マスク１１０を剥離する。マスク１
１０の剥離に当たってはアセトン等の溶剤が用いられ
る。これにより、マイクロデバイスの一部となるパター
ン化薄膜１２１が得られる。

【００５０】＜併用法＞図１６〜図２４はリフトオフ法
及びドライエッチング法を併用した本発明に係るマスク
形成方法、パターン化薄膜形成方法、及び、マイクロデ
バイスの製造方法について説明する図である。

【００５１】併用法では、図１６〜図２２に示す工程が
実行される。図１６〜図２２に示す工程は、ドライエッ
チング法の図８〜図１４に示す工程と異なるところはな
いので、重複説明は省略する。

【００５２】図１６〜図２２に示した工程を通した後、
図２３に示すように、パターン化薄膜１２１の上にマス
ク１１０を残したままで、スッパタまたはＣＶＤ等の薄
膜形成プロセスを実行することにより、薄膜１０７を形
成し、その後、リフトオフ法を実行することにより、図
２４に示すように、パターン化薄膜１２１から、マスク
１１０を剥離する。これにより、マイクロデバイスの一
部となるパターン化薄膜１２１、１０７が得られる。

【００５３】＜他の実施例＞図２５〜図３０は本発明に
係るマスク形成方法、パターン化薄膜形成方法及びマイ
クロデバイスの製造方法の別の実施例を示している。図
２５はマスク１１０の断面図、図２６は図２５の２６ー
２６線に沿った断面図である。この例では、マスク１１
０の上層レジストパターン１１２は、得ようとするパタ
ーン化薄膜に対応する部分と他の部分とに跨がるように
形成され、下層レジストパターン１１１は他の部分にの
み形成されている。従って、マスク１１０の全体形状は
橋形をなしている。このような形状を持つマスク１１０
は、図１〜図５を参照して説明したプロセスに、若干の
変更を加えることによって得ることができる。図２５、
図２６のマスク１１０には、既に、アッシング処理が施
されているものとする。

【００５４】次に、図２７に示すように、上層レジスト
パターン１１２をシリル化して、シリル化部分１１３を
形成する。これにより、薄く、かつ、細いレジスト層で
なる上層レジストパターン１１２に、耐熱性、耐ドライ
エッチング性を付与することができる。シリル化の後
に、基板１０１の表面全体をアッシング処理してもよ
い。

【００５５】次に、マスク１１０を用いて、被パターニ
ング膜１０２を選択的にドライエッチングし、図２８に
示すように、所望の形状のパターン化薄膜１２１を形成
する。

【００５６】ここで、上層レジストパターン１１２は、
薄く、細いレジスト層でなり、耐熱性、耐ドライエッチ
ング性に優れたドライエッチングマスクとして機能す
る。このため、上層レジストパターン１１２を通して、
高解像度のパターニングを実行し、高精度のパターン化
薄膜１２１を得ることができる。

【００５７】更に、図２９に示すように、パターン化薄
膜１２１の上にマスク１１０を残したままで、スッパタ
またはＣＶＤ等の薄膜形成プロセスを実行することによ
り、薄膜１０７を形成し、その後、リフトオフ法を実行
することにより、図３０に示すように、パターン化薄膜
１２１から、マスク１１０を剥離する。

【００５８】ここで、シリル化処理は、上層レジストパ
ターン１１２の表面をシリル化するものであって、下層
レジストパターン１１１の表面はシリル化されていな
い。このため、リフトオフマスクとして機能させた後、
リフトオフする場合、パターン化薄膜１２１からマスク
１１０を確実に剥離できる。これにより、マイクロデバ
イスの一部となるパターン化薄膜１２１、１０７が得ら
れる。

【００５９】図２５〜図３０は、リフトオフ法とドライ
エッチングとの併用法を示しているが、図１〜図７に示
したリフトオフ法、または、図８〜図１５に示したドラ
イエッチング法を、個別に用いてもよい。

【００６０】＜具体的適用例＞次に、上述したマスク形
成方法及びパターン化薄膜形成方法を適用したマイクロ
デバイスの製造方法の具体例として、薄膜磁気ヘッドの
製造方法、特に、巨大磁気抵抗効果素子（以下ＧＭＲ素
子と称する）を用いた再生ヘッドを含む薄膜磁気ヘッド
を製造する場合を例にとって説明する。ＧＭＲ素子とし
ては、スピンバルブ膜や強磁性トンネル接合素子を挙げ
ることができる。

【００６１】図３１はウエハー上で見た薄膜磁気ヘッド
要素の１つを拡大して示す断面図、図３２は図３１の３
２ー３２線に沿った拡大側面断面図である。

【００６２】図示された薄膜磁気ヘッド要素は、再生ヘ
ッドと記録ヘッド（誘導型電磁変換素子）とを備えてお
り、これらは、アルティック（Ａｌ₂Ｏ₃−ＴｉＣ）等の
セラミック材料よりなる基板１の上に搭載されている。
基板１はスライダ基体を構成する。基板１の上には、ス
パッタリング法等によって、アルミナ（Ａｌ₂Ｏ₃）等の
絶縁材料よりなる絶縁層２が、例えば１〜５μｍの厚み
に形成されている。下部シールド層３は、パーマロイ
（ＮｉＦｅ）等の磁性材料よりなり、絶縁層２の上に、
スパッタリング法またはめっき法等によって、例えば約
３μｍの厚みとなるように形成されている。

【００６３】再生ヘッドは、ＧＭＲ素子１２１と、下部
シールド層３と、上部シールド層（下部磁極層８）と、
下部シールドギャップ層１０１と、上部シールドギャッ
プ層７とを有している。下部シールド層３および上部シ
ールド層８は、ＧＭＲ素子１２１を挟んで対向するよう
に配置されている。

【００６４】下部シールド層３の上には、下部シールド
ギャップ層１０１が備えられている。下部シールドギャ
ップ層１０１は、アルミナ等の絶縁材料よりなり、スパ
ッタ等によって、例えば１０〜２００ｎｍの厚み（最小
厚み）に形成されている。下部シールドギャップ層１０
１には、ＧＭＲ素子１２１及び電極層１０７が、それぞ
れ、例えば数十ｎｍの厚みに形成されている。

【００６５】ＧＭＲ素子１２１及び電極層１０７は上部
シールドギャップ層７によって覆われている。上部シー
ルドギャップ層７は、アルミナ等の絶縁材料よりなり、
スパッタ等によって、例えば１０〜２００ｎｍの厚み
（最小厚み）に形成されている。

【００６６】記録ヘッドは、下部磁極層８、上部磁極層
１２、記録ギャップ層９及び薄膜コイル１０、１５等を
有している。下部磁極層８及び上部磁極層１２は、互い
に磁気的に連結されている。

【００６７】下部磁極層８は、上部シールドギャップ層
７の上に形成されている。記録ギャップ層９は下部磁極
層８の磁極部分と上部磁極層１２の磁極部分との間に設
けられている。薄膜コイル１０、１５は下部磁極層８お
よび上部磁極層１２の間のインナーギャップ間に、絶縁
された状態で配設されている。記録ヘッドは、アルミナ
等の保護膜１７によって覆われている。

【００６８】次に、上述した薄膜磁気ヘッドついて、本
発明に係るマスク形成方法及びパターン化薄膜形成方法
を用いて、ＧＭＲ素子１２１を形成するプロセスを、図
３３〜図４１を参照して説明する。

【００６９】まず、図３３に示すように、基板１の上
に、絶縁層２、下部シールド層３及びシールドギャップ
膜（基層）１０１等を形成する。シールドギャップ膜１
０１は、ＧＭＲ素子を形成すべき領域をくぼませてあ
る。

【００７０】次に、図３４に示すように、シールドギャ
ップ膜１０１の上に、再生用のＧＭＲ素子となる被パタ
ーンニング層１０２を形成する。図では、被パターンニ
ング層１０２は単層表示であるが、実際には多層膜構造
である。

【００７１】次に、図３５に示すように、被パターンニ
ング層１０２の上に、第１のレジスト層１０３を形成す
る。第１のレジスト層１０３は、既に述べたような基本
的特性を有するレジスト材料、具体的にはＰＭＧＩ等で
構成される。

【００７２】次に、図３６に示すように、第１のレジス
ト層１０３の上に第２のレジスト層１０４を形成する。
第２のレジスト層１０４は、前述したように、好ましく
は、フェノール性水酸基を含むレジストを主成分とする
ものである。その具体例は、既に示したとおりである。

【００７３】次に、図３７に示すように、マスク１０５
を介して、第２のレジスト層１０４を所定のパターンの
潜像形成用の光で露光して、第２のレジスト層１０４に
所定のパターンの潜像を形成する。マスク１０５は、潜
像がＧＭＲ素子の位置に形成されるように位置合わせさ
れる。

【００７４】次に、現像液によって、露光後の第２のレ
ジスト層１０４を現像すると共に第１のレジスト層１０
３の一部を溶解させ、現像後、第１のレジスト層１０３
および第２のレジスト層１０４の水洗と乾燥を行う。

【００７５】これにより、図３８に示すように、アンダ
ーカットの入った積層レジストパターン１１１、１１２
でなるマスク１１０が形成される。マスク１１０は、ア
ッシング処理をして、スリム化することが好ましい。

【００７６】次に、図３９に示すように、上層レジスト
パターン１１２をシリル化して、上層レジストパターン
１１２の全表面にシリル化部分１１３を生じさせる。こ
のように、上層レジストパターン１１２の表面をシリル
化し、シリル化部分１１３を形成することにより、薄
く、かつ、細いレジスト層でなる上層レジストパターン
１１２に、耐熱性、耐ドライエッチング性を付与するこ
とができる。このため、薄く、細いレジスト層でなる上
層レジストパターン１１２を、耐熱性、耐ドライエッチ
ング性に優れたドライエッチングマスクとして機能さ
せ、高解像度のパターニングを実行することができる。
シリル化の後、被パターンニング層１０２及びマスク１
１０の表面の全面をアッシング処理してもよい。

【００７７】次に、図４０に示すように、例えばイオン
ミリングによって、被パターンニング層１０２を選択的
にエッチングし、ＧＭＲ素子１２１を形成する。マスク
１１０はシリル化されており、耐熱性、耐ドライエッチ
ング性に優れたドライエッチングマスクとして機能する
から、パターン精度の極めて高いＧＭＲ素子１２１を得
ることができる。

【００７８】次に、図４１に示したように、シールドギ
ャップ膜１０１およびマスク１１０の上の全面に、ＧＭ
Ｒ素子１２１に電気的に接続される一対の電極層１０７
を、スパッタ、ＣＶＤ等の薄膜形成手段によって、所定
のパターンに形成する。この工程では、必要であれば、
磁区制御膜も形成できる。

【００７９】次に、リフトオフ法によって、マスク１１
０を除去する。シリル化処理は、上層レジストパターン
１１２の表面をシリル化するものであって、下層レジス
トパターン１１１の表面はシリル化されていない。この
ため、リフトオフマスクとして機能させた後、リフトオ
フする場合、パターン化薄膜１２１からマスク１１０を
確実に剥離できる。

【００８０】この後、更に、記録ヘッドのための製造プ
ロセスを実行する。記録ヘッドの製造プロセスは周知で
ある。

【００８１】本発明は、上記実施の形態に限定されず種
々の変更が可能である。例えば、本発明は、半導体デバ
イスや、薄膜を用いたセンサやアクチュエータ等、薄膜
磁気ヘッド以外のマイクロデバイスの製造方法にも適用
することができる。

【００８２】

【発明の効果】以上述べたように、本発明によれば、次
のような効果を得ることができる。 （ａ）薄く、かつ、細く、解像度の極めて高いマスクを
形成する方法を提供することができる。 （ｂ）耐熱性、耐ドライエッチング性の高いマスクを形
成し得るマスク形成方法を提供することができる。 （ｃ）高精度のパターン化薄膜を形成し得るパターン化
薄膜形成方法およびマイクロデバイスの製造方法を提供
することができる。

【図面の簡単な説明】

【図１】リフトオフ法による本発明に係るマスク形成方
法、パターン化薄膜形成方法及びマイクロデバイスの製
造法に含まれる一工程を示す断面図である。

【図２】図１の工程の後の工程を説明する断面図であ
る。

【図３】図２の工程の後の工程を説明する断面図であ
る。

【図４】図３の工程の後の工程を説明する断面図であ
る。

【図５】図４の工程の後の工程を説明する断面図であ
る。

【図６】図５の工程の後の工程を説明する断面図であ
る。

【図７】図６の工程の後の工程を説明する断面図であ
る。

【図８】ドライエッチング法による本発明に係るマスク
形成方法、パターン化薄膜形成方法及びマイクロデバイ
スの製造法に含まれる一工程を示す断面図である。

【図９】図８の工程の後の工程を説明する断面図であ
る。

【図１０】図９の工程の後の工程を説明する断面図であ
る。

【図１１】図１０の工程の後の工程を説明する断面図で
ある。

【図１２】図１１の工程の後の工程を説明する断面図で
ある。

【図１３】図１２の工程の後の工程を説明する断面図で
ある。

【図１４】図１３の工程の後の工程を説明する断面図で
ある。

【図１５】図１４の工程の後の工程を説明する断面図で
ある。

【図１６】併用法を適用した本発明に係るマスク形成方
法、パターン化薄膜形成方法及びマイクロデバイスの製
造方法に含まれる一工程を示す図である。

【図１７】図１６の工程の後の工程を説明する断面図で
ある。

【図１８】図１７の工程の後の工程を説明する断面図で
ある。

【図１９】図１８の工程の後の工程を説明する断面図で
ある。

【図２０】図１９の工程の後の工程を説明する断面図で
ある。

【図２１】図２０の工程の後の工程を説明する断面図で
ある。

【図２２】図２１の工程の後の工程を説明する断面図で
ある。

【図２３】図２２の工程の後の工程を説明する断面図で
ある。

【図２４】図２３の工程の後の工程を説明する断面図で
ある。

【図２５】本発明に係るマスク形成方法、パターン化薄
膜形成方法及びマイクロデバイスの製造方法の別の実施
例に含まれる一工程を示す図である。

【図２６】図２５の工程の後の工程を説明する断面図で
ある。

【図２７】図２６の工程の後の工程を説明する断面図で
ある。

【図２８】図２７の工程の後の工程を説明する断面図で
ある。

【図２９】図２８の工程の後の工程を説明する断面図で
ある。

【図３０】図２９の工程の後の工程を説明する断面図で
ある。

【図３１】本発明に係るマスク形成方法、パターン化薄
膜形成方法及びマイクロデバイスの製造方法が適用され
る薄膜磁気ヘッド要素の断面図である。

【図３２】図３１の３２ー３２線に沿った拡大側面断面
図である。

【図３３】図３１、図３２に示した薄膜磁気ヘッド要素
に含まれるＧＭＲ素子の製造工程における一工程を示す
断面図である。

【図３４】図３３の工程の後の工程を説明する断面図で
ある。

【図３５】図３４の工程の後の工程を説明する断面図で
ある。

【図３６】図３５の工程の後の工程を説明する断面図で
ある。

【図３７】図３６の工程の後の工程を説明する断面図で
ある。

【図３８】図３７の工程の後の工程を説明する断面図で
ある。

【図３９】図３８の工程の後の工程を説明する断面図で
ある。

【図４０】図３９の工程の後の工程を説明する断面図で
ある。

【図４１】図４０の工程の後の工程を説明する断面図で
ある。

【符号の説明】

１０１ 基層 １０２ 被パターンニング層 １０３ 第１のレジスト層 １０４ 第２のレジスト層 １１０ マスク １１１ 下層レジストパターン １１２ 上層レジストパターン １１３ シリル化部分

Claims (16)

【特許請求の範囲】
1. 【請求項１】 レジスト層でなるマスクを形成する方法
   であって、 基層上に、下層レジストパターンと、上層レジストパタ
   ーンとを含む積層レジストパターンを形成し、 次に、シリル化処理により、前記上層レジストパターン
   の表面をシリル化する工程を含むマスク形成方法。
2. 【請求項２】 請求項１に記載されたマスク形成方法で
   あって、前記上層レジストパターンは前記下層レジスト
   パターンの平面積よりも大きい平面積を有するマスク形
   成方法。
3. 【請求項３】 請求項１または２に記載されたマスク形
   成方法であって、前記シリル化処理前に、前記積層レジ
   ストパターンをアッシングする工程を含むマスク形成方
   法。
4. 【請求項４】 請求項１乃至３の何れかに記載されたマ
   スク形成方法であって、前記上層レジストパターンは、
   フェノール性水酸基を含むレジストを主成分とするマス
   ク形成方法。
5. 【請求項５】 請求項４に記載されたマスク形成方法で
   あって、前記上層レジストパターンのレジストは、少な
   くとも下記の化学式、 ここで、ｍは０〜３の整数、ｎは１以上の整数で表され
   る構造を有する成分を含むマスク形成方法。
6. 【請求項６】 請求項４に記載されたマスク形成方法で
   あって、前記上層レジストパターンのレジストは、少な
   くとも下記の化学式、 ここで、Ｒ¹は水素原子またはメチル基、ｎは１以上の
   整数で表される構造を有する成分を含むマスク形成方
   法。
7. 【請求項７】 請求項４に記載されたマスク形成方法で
   あって、前記フェノール性水酸基を含むレジストは、ナ
   フトキノンジアジド（以下ＮＱＤと称する）−ノボラッ
   クレジスト、一体型ＮＱＤ−ノボラックレジスト、疎水
   性一体型ＮＱＤ−ノボラックレジスト、または、ポリヒ
   ドロスチレン系樹脂を主成分とした化学増幅型レジスト
   の何れかであるマスク形成方法。
8. 【請求項８】 請求項１乃至７の何れかに記載されたマ
   スク形成方法であって、前記シリル化処理は、シリル化
   剤を用いて行うマスク形成方法。
9. 【請求項９】 請求項１乃至８の何れかに記載されたマ
   スク形成方法であって、前記シリル化剤は、ヘキサメチ
   ルジシラザン、１，１，３，３−テトラメチルジシラザ
   ン、ジメチルシリルジメチルアミン、ジメチルシリルジ
   エチルアミン、トリメチルシリルジメチルアミン、トリ
   メチルシリルジエチルアミン、ビス［ジメチルアミノ］
   メチルシラン、ビス［ジメチルアミノ］ジメチルシラ
   ン、または、１，１，３，３，５，５−ヘキサメチルシ
   クロトリシラゼンの何れかであるマスク形成方法。
10. 【請求項１０】 請求項１乃至９の何れかに記載された
    マスク形成方法であって、前記下層レジストパターン
    は、アルカリ性水溶液に溶解する材料からなるマスク形
    成方法。
11. 【請求項１１】 請求項１０に記載されたマスク形成方
    法であって、前記下層レジストパターンは、下記の化学
    式、 ここで、Ｒは水素原子またはメチル基、ｎは１以上の整
    数で表されるポリメチルグルタールイミドであるマスク
    形成方法。
12. 【請求項１２】 マスク形成工程と、パターン化薄膜形
    成工程とを含むパターン化薄膜形成方法であって、 前記マスク形成工程は、請求項１乃至１１の何れかに記
    載された工程を含んでおり、 前記パターン化薄膜形成工程は、前記マスク形成工程を
    経て得られたマスクを用いて、パターン化薄膜を形成す
    る工程を含むパターン化薄膜形成方法。
13. 【請求項１３】 請求項１１に記載されたパターン化薄
    膜形成方法であって、前記パターン化薄膜形成工程は、
    リフトオフ法、ドライエッチング法または両者の併用の
    何れかの工程を含むパターン化薄膜形成方法。
14. 【請求項１４】 パターン化薄膜を含むマイクロデバイ
    スの製造方法において、前記パターン化薄膜を、請求項
    １２または１３に記載されたパターン化薄膜形成方法に
    よって形成するマイクロデバイスの製造方法。
15. 【請求項１５】 請求項１４に記載されたマイクロデバ
    イスの製造方法であって、前記マイクロデバイスは薄膜
    磁気ヘッドであるマイクロデバイスの製造方法。
16. 【請求項１６】 請求項１４または１５に記載されたマ
    イクロデバイスの製造方法であって、前記パターン化薄
    膜は磁気抵抗効果素子であるマイクロデバイスの製造方
    法。