JP2003209442A - 消費電力低減のための相補型電子システム - Google Patents

消費電力低減のための相補型電子システム

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JP2003209442A JP2002352134A JP2002352134A JP2003209442A JP 2003209442 A JP2003209442 A JP 2003209442A JP 2002352134 A JP2002352134 A JP 2002352134A JP 2002352134 A JP2002352134 A JP 2002352134A JP 2003209442 A JP2003209442 A JP 2003209442A
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/618—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series and in parallel with the load as final control devices

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Abstract

(57)【要約】 【課題】 半導体コンポーネントを有する電子回路の電
力消費を改善すること。 【解決手段】 本発明に従った半導体コンポーネントを
有する電子システムは、安定した動作を保証する最小電
源電圧を有する従来の半導体コンポーネントを有する電
子回路を、その最小電源電圧をさらに下げて使用するこ
とを可能にする。本発明に従ったシステムによれば、そ
の種の回路の動作が安定する電源電圧の範囲を、半導体
コンポーネントの、それぞれの遷移領域におけるそれぞ
れの振る舞いの相互補償によって低い値に向かって広げ
ることが可能である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも入力端
子と、出力端子と、電源電圧ＶＤＤ‐ＶＳＳのハイ電位
ＶＤＤが加えられるハイ電源端子と、そのロー電位Ｖ
ＳＳがが加えられるロー電源端子を備える半導体コンポ
ーネントを有する少なくとも１つの第１の電子デバイス
を含む電子システムに関連する。本システムは、本シス
テムが関連付けされている特定の従来電気回路の消費電
力を下げることができる
【０００２】
【従来の技術】実際に、半導体コンポーネントを有する
電子回路は、特に、それに印加される電源電圧の関数と
して異なる動作条件を有するという特性がある。その種
の回路のユーザは、特に電源電圧における急激な変動の
リスクを回避するために、通常、電源電圧に関して充分
に広い使用範囲が確保できること希望する。その結果、
半導体コンポーネントを備えた電子回路を使用する共通
分野は、安定動作条件に対応する範囲に関して、低い電
源領域内に厳密に限定されることが多い。
【０００３】電子分野は、回路の消費電力を下げるため
の解決策を探し続けており、特に回路が安定した態様で
動作する最小動作可能電源電圧を下げることを通じてそ
の追及を行っている。現在使用されており、一様に改善
されている１つの解決策は、半導体コンポーネントのジ
オメトリ、ドーピング剤の特性もしくはその量といった
半導体コンポーネントの物理的な特徴を変えて、それら
のスレッショルド電圧の値を下げることである。
【０００４】図１は、限定を意図しない例として、一般
的な電子回路、より厳密には特に半導体エレメント（図
示せず）を含んでいる一般的なタイプの増幅回路１００
（ゲインは１に等しい）を示している。増幅回路１００
は、特に、２つの入力端子１０１および１０２、出力端
子１０３、および２つの電源端子、つまり１つのハイ端
子１０４および１つのロー端子１０５を備えている。入
力端子１０１には入力信号Ｖ１が供給されるが、入力端
子１０２には出力端子１０３が接続されてフィードバッ
ク・ループが構成される。さらに、出力端子１０３には
出力電位Ｖ２がもたらされる。ハイ電源端子１０４は、
ハイ電位ＶＤＤに接続され、ロー電源端子１０５は、ロ
ー電位ＶＳＳに接続されている。
【０００５】図２は、電位差ＶＤＤ‐ＶＳＳを変化させ
たときの、一定振幅の電位Ｖ１を入力１０１に印加する
ことによって得られる図１に示されている増幅回路また
は増幅段の振る舞いを示している。図２の曲線の垂直軸
は、入力電圧に対する出力電圧の比Ｖ２／Ｖ１、言い換
えると、図１に示した増幅段のゲインまたは伝達関数Ｈ
２を示している。ここで気付かれるであろうが、電位差
ＶＤＤ‐ＶＳＳの値が低いとき、すなわち２０１の間の
ゲインＨ２は、その値がほとんどわずかであるが、電位
差ＶＤＤ‐ＶＳＳが、ＶＴとして示した値、すなわち増
幅段の構成に使用されている半導体コンポーネントのス
レッショルドに到達した時点から急激に増加する。その
後この曲線は、増幅段１００の振る舞いにおける遷移ゾ
ーンを構成する部分２０２を画定する。図２に示したゲ
インＨ２の曲線上の最後の部分２０３にも気付かれよう
が、電位差ＶＤＤ‐ＶＳＳがＶＴより充分に大きくなる
ゾーン内の、値ＶＣ１の後にそれが現れている。この最
後の部分２０３においては、振幅ゲインＨ２の値が実質
的に一定にとどまっている。概して、ＶＣ１は、２ＶＴ
もしくは２．５ＶＴより高い値に対応する。
【０００６】したがって、図２の分析から容易に導かれ
ることは、図１に示したような増幅段は、使用されてい
る半導体コンポーネントのスレッショルド電圧より電源
電圧値が充分に高く、部分２０３内のレベルにあること
を条件に、各種の電源電圧値に関して一定のゲインＨ２
を有する増幅器として使用可能であるということであ
る。
【０００７】
【特許文献１】米国特許第６，１７２，３７８号
【特許文献２】スイス特許第５９７ ６３６号
【特許文献３】欧州特許第０ ２３９ ８２０号
【特許文献４】欧州特許第０ ６７９ ９６８号
【０００８】
【発明が解決しようとする課題】しかしながら、半導体
の物理的な特徴を修正する解決策は、対応する製造プロ
セスをはるかに複雑にし、したがって従来のプロセスよ
りはるかに高価になるという欠点を有することが多い。
【０００９】本発明の第１の目的は、上記の従来技術の
欠点を克服しつつ、従来技術の半導体コンポーネントを
有する電子回路の電力消費を改善することである。
【００１０】
【課題を解決するための手段】本発明は、上記のタイプ
の電子システムに関し、電子デバイスが伝達関数Ｈ１を
有し、電源電圧の関数としてのそのグラフ表現が３つの
連続するフィールドを含み、その第１のフィールドが、
Ｈ１の、高くかつ実質的に一定な値に対応する、ＶＤＤ
‐ＶＳＳの低い値から半導体コンポーネントのスレッシ
ョルドと呼ばれる値ＶＴまでの範囲であり、第２のフィ
ールドが、Ｈ１における鋭く傾斜する減少に対応するＶ
Ｔから値ＶＣ２までの範囲であり、第３のフィールド
が、ＶＣ２を超えてた、Ｈ１の、低くかつ実質的に一定
な値に対応する。
【００１１】より正確に述べれば、本発明の主要な目的
は、前述したタイプの電子システムを提供することであ
り、その出力端子が、少なくとも第２の電子デバイスに
接続可能であり、その第２の電子デバイスが半導体コン
ポーネントを伴い、同様に電圧ＶＤＤ‐ＶＳＳによって
電力供給され、かつ伝達関数Ｈ２を有し、電源電圧の関
数としてのそのグラフ表現が３つの連続するレンジを含
み、その第１のレンジが、ＶＤＤ‐ＶＳＳの低い値か
ら、半導体コンポーネントのスレッショルドと呼ばれる
値ＶＴまでにわたり、かつその第１のレンジはＨ２の、
低くかつ実質的に一定な値に対応しており、第２のレン
ジが、ＶＴから値ＶＣ１までにわたり、かつＨ２におけ
る鋭く傾斜する増加に対応しており、第３のレンジが、
ＶＣ１を超えて延び、Ｈ２の、高くかつ実質的に一定な
値に対応し、それにおいて前記第１の電子デバイスが、
電源電圧ＶＤＤ‐ＶＳＳの関数として変化する伝達関数
Ｈ１を有し、その結果、この電子システムが、電源電圧
ＶＤＤ‐ＶＳＳの関数として変化する伝達関数Ｈ３を有
し、それがＶＣ１より低い電源電圧の値ＶＣ３から実質
的に一定となることを特徴とする。
【００１２】この結果に到達するため、第１の電子デバ
イスは、好ましくは少なくとも１つの、一方においては
前記２つの電源端子の第１の端子に、他方においては前
記入力端子に接続される容量タイプの分圧段を含むよう
に作られ、その分圧段が、少なくとも１つの、ＳＯＩテ
クノロジに従って作られたトランジスタであって、その
ゲートが、特に、第１の電子デバイスの出力端子に接続
され、そのソースおよびドレインが互いに接続され、か
つ第１の電源端子に接続されるトランジスタを含み、さ
らに第１のデバイスが、トランジスタを分極するための
手段を含み、その手段は、一方において２つの電源端子
の第２の端子に接続され、他方においてトランジスタの
ゲートに接続される。
【００１３】このタイプのシステムは、前述の第２のデ
バイスが、半導体コンポーネントを有する増幅器および
オシレータを含むグループに含まれる少なくとも１つの
電子回路を含む場合であって、それらの電子回路が概し
て図２に示したタイプの伝達関数曲線を有する限りにお
いては特に良好に適合する。
【００１４】当然のことながら当業者であれば、なんら
の困難を有することなく、本発明に従ったシステムを実
装し、前述以外の、前述したタイプの特徴を有する任意
の半導体回路の消費電力をいかにすれば下げることがで
きるかということがわかるであろう。
【００１５】好ましい実施態様においては、第１のデバ
イスが、さらに第２の出力端子を含み、かつ一方におい
ては２つの電源端子の第２の端子に接続され、他方にお
いては、入力端子に接続される第２の容量タイプの分圧
段を含み、この第２の分圧段が、少なくとも１つの第２
のＳＯＩタイプのトランジスタであって、そのドーピン
グ剤のタイプが第１の段のトランジスタのそれと異なる
トランジスタを含み、そのゲートが、特に、第２の出力
端子に接続され、そのソースおよびドレインが、互いに
接続され、かつ第２の電源端子に接続され、さらに第１
のデバイスが、第２のトランジスタを分極するための手
段を含み、当該手段は、一方において２つの電源端子の
第１の端子に接続され、他方において第２のトランジス
タのゲートに接続される。
【００１６】この場合においては、第２の電子デバイス
の入力端子を、第１の電子デバイスの２つの出力の第１
もしくは第２のいずれかに接続することができる。本発
明に従った電子システムは、第２のデバイスの電子回路
と同一のグループに含まれる電子回路を含む第３の電子
回路を含むことも可能であり、第１の電子デバイスの出
力の他方にそれを接続することができる。
【００１７】前述の実施態様の好ましい変形において
は、第２および第３のデバイスの出力端子と、全体のシ
ステムの出力の間に出力段を追加することが可能であ
り、その出力段は、２つの出力端子によってそれぞれ引
き渡される信号の再結合を保証する。
【００１８】例証の目的から、この直前に説明した変形
実施態様の特定のケースとして、第２のデバイス内に使
用される電子回路が、図１に示されているような従来の
増幅器である場合を考えることができる。この特徴の結
果として、本発明に従った電子システムは、必要とされ
るハイおよびローの電源電位間の差、すなわち回路の電
源電圧を下げつつ、一定のゲインで信号を増幅すること
を可能にし、したがって前記回路の消費電力を下げるこ
とができる。実際に、増幅モードで動作させるために
は、増幅段内に存在するトランジスタを、スレッショル
ド電圧と呼ばれる特定の値と概略で等しい電圧を用いて
バイアスしなければならない。このスレッショルド電圧
は、概してそれぞれのジオメトリならびに物理的パラメ
ータの関数として、トランジスタごとに変化する。増幅
モードで使用されるトランジスタの、その分極電圧の関
数としての伝達曲線は、スレッショルド電圧近傍に遷移
ゾーンを有する。つまり、トランジスタを有する増幅段
においては、回路電源電圧がスレッショルド電圧近傍で
変化するとき、それが有するゲインが変化する。回路電
源の値が、スレッショルド電圧の値を充分に超える場合
には、増幅段によって得られるゲインが一定になる。通
常、一定ゲインを有する従来技術の増幅器は、上記の問
題を回避するために、スレッショルド電圧対応の値から
はるかに離れた電源電圧を用いて電力供給がなされてい
る。
【００１９】本発明に従った電子システムは、第２のデ
バイス内に使用されている電子回路のゲインの、使用さ
れているトランジスタの遷移ゾーン内における電源電圧
の関数としての変動を考慮するために、さらにはそれを
補償するために、可変容量を有する容量エレメントを含
む分圧回路を第１の電子デバイス内に含んでいる。より
正確に述べれば、システム電源がスレッショルド電圧の
値から増加するとき、増幅回路のゲインが顕著に増加す
る。同時に可変容量の値が同一の割合で増加し、その結
果、分圧段から出て増幅回路に入る信号が低い振幅を有
する。つまり、分圧器と増幅回路の間における単純な補
償効果によって、電源電圧に伴って変化しないゲイン
を、システムに関して包括的に得ることが可能になる。
【００２０】本発明に従ったシステムは、容量エレメン
トがトランジスタの形式として作られる場合、特にシリ
コン・オン・インシュレータ（ＳＯＩ）タイプのテクノ
ロジに従って作られる場合に特に有利である。実際、Ｓ
ＯＩトランジスタの容量は、それに印加される分極電圧
の関数として大きく変化する。分極電圧がトランジスタ
のスレッショルド電圧ＶＴに等しいか、それより低いと
き、その容量は低く、分極電圧がＶＴから増加すると急
激に増加し、特定の分極電圧の値を超えると、より高い
定常値に到達する。このように、これらの容量エレメン
トの物理的特徴を可変容量を用いて調整し、その結果、
システムに印加される電源電圧の関数としてのそれらの
振る舞いを調整し、増幅回路内に含まれているエレメン
トの過渡的な振る舞いを補償することができる。したが
って、本発明によれば、増幅ゲインに関して一定の値を
維持しつつ、従来技術の増幅回路の場合より低い電圧を
システムに供給することが可能になる。
【００２１】本発明は、以下の添付図面を参照した一例
の実施形態の説明を用いることによってさらによく理解
されることになろう。
【００２２】
【発明の実施の形態】前述したように本発明は、たとえ
ば図１に示した増幅回路１００のような従来の電子回路
に、図２の部分２０３がＶＣ１または２ＶＴより低い値
ＶＣ３（図８に示す）から開始するように追加の電子デ
バイスを組み合わせた解決策を提供する。つまり、所定
の増幅器回路および増幅ゲインＨ２に関して、本発明に
従った完全なシステムのユーザは、従来技術の増幅回路
の場合より低い電源電位差を使用することができる。こ
の特徴は、所定の増幅ゲインに関して好適に、従来技術
の回路より低い電力の消費を可能にする。
【００２３】本発明を支える基本原理は、増幅回路に到
来する振幅を、電源電圧および増幅ゲインＨ２における
対応する増加の関数として制限することにある。つま
り、図２の部分２０２内から選択した２つの異なる電源
電圧値に関して、増幅段Ｈ２のゲインは２つの異なる値
に固定されているが、本発明によれば、これら２つの場
合において増幅されることになる信号の振幅に異なる減
衰が行われ、その結果、完全な増幅システムの全体的な
ゲインＨ３が、これら２つの電源電圧値に関して同一に
なる。
【００２４】実際上は、この増幅回路における到来信号
の振幅制限を達成するために、追加の電子デバイスとし
て、たとえば容量タイプの分圧ブリッジを使用すること
ができる。その場合、分圧ブリッジを構成する容量エレ
メントの１つが可変容量を持つことが可能であり、特に
それを、回路電源に関して選択された値に直接依存させ
ることができる。
【００２５】本発明の好ましい実施形態においては、従
来のキャパシタより集積回路上を占めるスペースが小さ
いトランジスタが使用されて可変容量エレメントの機能
が達成される。実際、ソースとドレインが短絡されたト
ランジスタはキャパシタと類似に振る舞い、その容量
は、印加される分極電圧の関数として変動する。一般的
には最後に挙げたこの特徴は、電子チップ製造分野にお
いては、電源電圧という意味において、トランジスタを
キャパシタとして使用範囲を限定しない限り、欠点とし
て考えられている。
【００２６】印加される分極電圧の関数として示される
トランジスタの容量の振る舞いに対応する曲線は、図２
に示されている曲線と全体的な形状が同じになる。その
場合においては、その曲線の部分２０１が低い容量の値
Ｃｂに対応し、部分２０２が遷移ゾーンに対応し、部分
２０３が高い容量の値Ｃｈに対応する。
【００２７】一般的に、ＣＭＯＳ（相補形金属酸化膜半
導体）テクノロジに従って作られたトランジスタに関し
ては、比Ｃｈ／Ｃｂが２に達することはほとんどまれで
あるが、ＳＯＩ（シリコン・オン・インシュレータ）テ
クノロジに従って作られたトランジスタに関しては、そ
れが１５の高さにまで達することが可能である。これら
２つのトランジスタのタイプは、いずれも本発明の実装
に使用することができるが、ＳＯＩテクノロジに従って
作られたトランジスタの方がより大きな使用の柔軟性を
提供することは明らかである。
【００２８】図３は、具体例として示したその種のＳＯ
Ｉタイプのトランジスタ３００の断面図であるが、特許
文献１に開示されているので、興味のある向きはそれを
参照すればさらに詳細を得ることができる。
【００２９】図３は、ＳＯＩテクノロジに従って作られ
たチップの簡略化した従来構造を示しており、すなわち
基板３０１と、その上に配置される、たとえばシリコン
酸化物で作られる絶縁層３０２と、さらにその上に配置
されるコンポーネントの集積用に使用されるシリコン層
３０３とを備える。トランジスタ３００が集積されるチ
ップの領域の周囲に絶縁体が満たされたトレンチ３０４
が配置されている。シリコン層３０３は、それぞれの場
所に応じて、異なるドーピング剤を用いてドーピングさ
れる。領域の表面には、２つの金属接点が配置されてお
り、トランジスタ３００のソース３０５とドレイン３０
６を形成するＮ＋ドーピングされた第２のシリコン層の
領域と接触している。この第２のシリコン層の解放部分
は、酸化物３０７の薄い層により覆われており、その上
のソースとドレインの間には、Ｎドーピングされたシリ
コン層が堆積されてトランジスタのゲート３０８を構成
している。
【００３０】このトランジスタ３００がキャパシタとし
て使用される場合には、ソース３０５とドレイン３０６
が短絡されてキャパシタの第１の端子となり、ゲート３
０８がキャパシタの第２の端子となる。図３を参照する
と明らかであるが、キャパシタの端子に印加される電圧
の関数として、トランジスタのチャンネル（ここでは層
３０３に配置されるＰタイプ）の物理特性が変更され、
対応する容量値が変化する。
【００３１】当然のことながら、上記のトランジスタの
説明は、図３に示されているものと類似の構造を有し、
わずかな相違、特にドーピング領域に関する相違を有す
るＰタイプのトランジスタにも適用される。
【００３２】図４ａは、それぞれ容量Ｃ１およびＣ２を
有する２つの従来のキャパシタを備えた、単純な容量タ
イプの分圧ブリッジの電気回路図であり、以下において
は、これらのキャパシタをそれぞれキャパシタＣ１およ
びキャパシタＣ２と呼んでいる。キャパシタＣ１は、一
方は入力信号Ｖｅが印加される入力端子に接続されてお
り、他方はキャパシタＣ２の第１の端子に接続されてい
る。キャパシタＣ２の第２の端子は固定電位ＶＳＳに接
続されている。出力端子がこれら２つのキャパシタの間
に配置され、それを介して出力信号ＶＳが得られる。単
純な計算によってこの回路の伝達関数ｋを決定すること
が可能であり、それは次の値を有する。
【００３３】ｋ＝ＶＳ／Ｖｅ＝Ｃ１／（Ｃ１＋Ｃ２）
【００３４】図４ｂは、図４ａに類似の分圧ブリッジの
電気回路図を示しており、それにおいてはキャパシタＣ
２が、図３に示したようなトランジスタＱ１に置き換え
られ、容量ＣＴ１を有するキャパシタを構成している。
ここで、図４ｂの回路図に追加の部分が現れていること
に気付かれようが、これは従来のトランジスタの分極回
路に対応しており、この出願においてはより詳細な説明
を省略する。この回路に関する伝達関数Ｈ１は、次のよ
うになる。
【００３５】Ｈ１＝ＶＳ／Ｖｅ＝Ｃ１／（Ｃ１＋
ＣＴ１）
【００３６】前述したように、電位差ＶＤＤ‐ＶＳＳが
変化するとき、ＣＴ１の値が変化し、したがってＨ１の
値も変化する。
【００３７】図５は、固定入力電圧値Ｖｅに関するＨ１
の振る舞いを、ＶＤＤ‐ＶＳＳの関数として示した曲線
である。これから気付くことは、ＶＤＤ‐ＶＳＳの値
が、トランジスタＱ１の非導通状態に対応するＶＴより
低い間においては、この分圧ブリッジの伝達関数Ｈ１が
一定であり、値ｈ１に等しいということである。また、
ＶＤＤ‐ＶＳＳの値が、ＶＴからＶＣ２として示されて
いる値まで増加するとき、すなわちトランジスタＱ１の
遷移領域に対応する間においては、Ｈ１の値が漸進的に
減少し、ＶＣ２の後にトランジスタが安定状態に入ると
再び一定となり、ｈ２に等しくなることにも気付かれよ
う。このように、図５の曲線に３つの部分を識別するこ
とが可能であり、部分５０１はＶＴより低いＶＤＤ‐Ｖ
ＳＳの値に対応し、部分５０２はＶＴからＶＣ２までの
間を構成するＶＤＤ‐ＶＳＳの値に対応し、部分５０３
はＶＣ２より高いＶＤＤ‐ＶＳＳの値に対応する。
【００３８】トランジスタＱ１あるいは増幅回路１００
等の半導体コンポーネントの動作上の特徴を、製造の間
に調整されるそれらのコンポーネントの物理的な特徴か
ら、いくぶん精密に決めることは可能である。したがっ
て、トランジスタＱ１と増幅回路１００のスレッショル
ド値ＶＴが実質的に同一になり、かつ、ＶＣ１が実質的
にＶＣ２と同一になるようにこれらの物理的な特徴を決
めることは可能である。そのようにして、図２に示した
曲線の部分２０２と図５に示した曲線の部分５０２を重
ね合わせ、増幅回路のゲインにおける漸進的な増加が、
少なくとも部分的に分圧回路からの出力信号の振幅にお
ける漸進的な減少によって補償される。このようにし
て、連続する分圧回路および増幅回路を含めた完全なシ
ステムの伝達関数が、半導体コンポーネントの遷移領域
条件に対応する、ＶＤＤ‐ＶＳＳの値の範囲の広い範囲
にわたって実質的に一定の値を有する。また、キャパシ
タの容量値を高い精度レベルで調整することは容易であ
り、その結果、少なくとも曲線２０２の、部分２０３に
隣接する部分の最後の部分においては、ほとんど完全な
補償が得られる。
【００３９】この特性から、図６に示されるように、本
発明に従った電子システム６００に関して一般的な構造
を定義することが可能になる。電子システム６００は、
入力信号Ｖｉｎを受け取る少なくとも１つの入力端子６
０１、出力信号Ｖｏｕｔを引き渡す出力端子６０２、電
位ＶＤＤが加えられるハイ電源端子、および電位ＶＳ Ｓ
が加えられるロー電源端子を備えている。さらにこのシ
ステムは、Ｄ１として示されている第１の電子デバイス
を備えている。これはシステム６００の入力端子６０１
と双方の電源端子に接続されている。デバイスＤ１は、
特に、図５に示したものに類似の特徴を有するタイプの
電子回路を含み、つまり、たとえば図４ｂに示されてい
るものに類似の分圧段を少なくとも１つ含む。デバイス
Ｄ１は、さらに出力端子６０３を備え、それがＤ２とし
て示した第２の電子デバイスに接続されており、そこに
もシステム６００の電源端子が接続されている。デバイ
スＤ２は、特に、図２に示したものに類似の特徴を有す
るタイプの電子回路、つまり、たとえば図１に示されて
いるものに類似した増幅段、あるいは、従来タイプのオ
シレータ（図示せず）であってもよい。
【００４０】電子システム６００に、さらにＤ３として
示した第３の電子デバイスを含めることも可能である。
それは、第１の電子デバイスＤ１の第２の出力端子６０
４およびシステム６００の電源端子が接続される。デバ
イスＤ３は第２のデバイスＤ２に関して前述したものと
同一のタイプの電子回路を含み、デバイスＤ１は好まし
くは図５に示したものと類似の特徴を有する追加の電子
回路を含む。この場合、デバイスＤ２とＤ３は、参照番
号６０５および６０６によってそれぞれ指定され、シス
テム６００の２つの出力端子となる少なくとも１つの出
力端子をそれぞれが備える。しかしながら出力段６０７
を備えることが可能である。おそらくはそこにシステム
６００の電源端子が接続され、単一の出力信号Ｖｏｕｔ
を定めるように出力端子６０５および６０６から出力さ
れる信号の合成が行われる。
【００４１】図６に示した電子システムの一般的な構造
が、本発明の実施形態に従った、一定ゲインの増幅を保
証する電子システム７００の設計に好適に使用されてい
る例が図７に示されている。ここで重要になることであ
るが、図７に例示されている実施形態は、本発明の基本
的な特徴が示されるように、その単純性に関して意図的
に選択されていることに注意する必要がある。ここに純
粋に例示を目的として説明する実施形態においては、一
定ゲインの増幅システムが、Ｂ１およびＢ２として示さ
れている２つの部分回路を含んでおり、それらは、シス
テムのメイン入力７０１をそれぞれの入力として有す
る。
【００４２】部分回路Ｂ１の入力は、キャパシタＣ１の
第１の端子７０２に接続され、その第２の端子７０３
は、好ましくは図３に示したものに類似のＮタイプのト
ランジスタＱ１のゲート７０４に接続されている。トラ
ンジスタＱ１のゲート７０４は、たとえば図４ｂに示し
たものと同様に、分極手段７０５にも接続されている。
トランジスタＱ１のソースとドレインは短絡されてお
り、電源（図示せず）のロー電位ＶＳＳに接続されてい
る。キャパシタＣ１およびトランジスタＱ１、すなわち
ここではキャパシタの機能を果たすトランジスタは、こ
のように容量性分圧ブリッジを構成し、その出力、すな
わちキャパシタの第２の端子７０３とトランジスタＱ１
のゲート７０４の間に位置する出力７０６は、図１に示
したものに類似の増幅段７０８の第１の入力７０７に接
続されている。増幅段７０８の出力７０９は、第２の入
力７１０に接続されてフィードバック・ループを構成
し、さらにそれは、Ｐタイプの第２のトランジスタ
Ｑ１’のゲート７１１に接続されている。トランジスタ
Ｑ１’のソース７１２は、電源のハイ電位ＶＤＤに接続
され、そのドレイン７１３は、この増幅システムの出力
端子７１４に接続される。
【００４３】部分回路Ｂ２の構造は、部分回路Ｂ１のそ
れに関して一定の対称性を有する。部分回路Ｂ２の入力
７０１は、キャパシタＣ２の第１の端子７１５に接続さ
れ、その第２の端子７１６は、好ましくはトランジスタ
Ｑ１に関して対称性を有するＰタイプのトランジスタＱ
２のゲート７１７に接続されている。トランジスタＱ ２
のゲート７１７は、トランジスタＱ１と同様に分極手段
７０５にも接続されている。トランジスタＱ２のソース
とドレインは短絡されており、電源のハイ電位ＶＤＤに
接続されている。キャパシタＣ２およびトランジスタＱ
２、すなわちここではキャパシタの機能を果たすトラン
ジスタは、このように容量性分圧ブリッジを構成し、そ
の出力、すなわちキャパシタの第２の端子７１６とトラ
ンジスタのゲート７１７の間に位置する出力７１８は、
部分回路Ｂ１に使用されているものに類似の増幅段７２
０の第１の入力７１９に接続される。増幅段の出力７２
１は、第２の入力７２２に接続されてフィードバック・
ループを構成し、さらにそれは、Ｎタイプの第４のトラ
ンジスタＱ２’のゲート７２３に接続されている。トラ
ンジスタＱ２’のソース７２４は、電源のロー電位Ｖ
ＳＳに接続され、そのドレイン７２５は、この増幅シス
テムの出力端子７１４に接続される。
【００４４】ここで注意が必要であるが、それぞれの増
幅段７０８および７２０は、簡略化の理由からフォロワ
回路として示されているが、当業者であれば、所定のゲ
インを有する増幅段を得るようにこれらの段の適合を行
うことにまったく困難を伴わないであろう。
【００４５】本発明に従った増幅システム７００の入力
信号Ｖｉｎは、それぞれ２つの部分回路Ｂ１およびＢ２
によって同時に処理される２つの成分Ｓ１およびＳ２に
分割される。電源電圧ＶＤＤ‐ＶＳＳが、たとえば４Ｖ
Ｔに固定されているので（Ｖ Ｔは、好ましくはこの増幅
回路に使用されているすべてのトランジスタに共通なス
レッショルド電圧である）、それぞれの分圧ブリッジを
通過することによって成分Ｓ１およびＳ２が減衰され
る。成分Ｓ１およびＳ２の対応する部分は、続いてそれ
ぞれの増幅段の第１の入力に注入されて、そこで増幅さ
れる。成分Ｓ１およびＳ２の対応する増幅後の部分は、
それぞれトランジスタＱ１’およびＱ２’を介して合成
され、増幅システム７００の出力に、入力信号を単純に
増幅ゲインＨ３により増幅した値に対応する単一の出力
信号Ｖｏｕｔが得られる。
【００４６】図２の曲線についての前述の説明によれ
ば、従来技術に従った電源回路の電源電圧を２ＶＴに固
定すると、システムの動作ポイントが遷移領域２０２内
となり、システムの増幅ゲインは４ＶＴの電源電圧を除
いて同一とならないことに気付かれるであろう。
【００４７】しかしながら、本発明に従った増幅システ
ムの特徴によって、２ＶＴよりわずかに小さい電源電圧
であっても、たとえば４ＶＴに固定された電源電圧を用
いて獲得されるゲインと実質的に等しい増幅ゲインＨ３
を十分獲得できる。
【００４８】この結果は、図８に示した曲線ａおよびｂ
から明らかであり、これらの曲線は、それぞれ従来技術
および本発明に従った増幅システムの電源電圧における
変化の関数として増幅ゲインＨ３の振る舞いを示してい
る。
【００４９】前述したように、図８の曲線ａから、従来
技術に従った増幅ゲインは、ＶＤＤ‐ＶＳＳがＶＣ１を
超えると一定となり、ここではそれが、２ＶＴより大き
いことがわかる。また図８の曲線ｂからは、ＶＤＤ‐Ｖ
ＳＳがＶＣ３を超えると本発明に従った増幅ゲインが一
定となり、ここではそれが、２ＶＴより小さくなること
にも気付かれるであろう。
【００５０】つまり、電源電圧という意味において、従
来技術の回路に対し、本発明に従った増幅システムの場
合には、値ΔＶ＝ＶＣ１‐ＶＣ３を有する利益を導くこ
とができる。
【００５１】具体的に述べれば、この利益は、本発明に
従った増幅システム用の電源電圧における０．５〜１ボ
ルトの節約を意味しており、ポータブル装置における場
合のように低い電力消費が要求される応用に特に良好に
適合するものとなる。
【００５２】以上の説明は、本発明の好ましい実施形態
に関連したものであり、いかなる形においても、たとえ
ば信号の増幅に使用されるエレメントの特性、コンポー
ネントの集積に使用されるテクノロジのタイプ、あるい
は増幅段の出力に使用されるコンポーネント、すなわち
２つの部分回路Ｂ１およびＢ２から出力される信号を合
成して単一の出力信号Ｖｏｕｔを獲得するためのコンポ
ーネントに関する限定と考えるべきではない。
【００５３】当然のことではあるが、本発明の教示を利
用し、たとえば２つの増幅段それぞれのゲインを異なる
値に固定する選択によって、入力信号の非対称増幅を行
うことは可能である。
【００５４】本発明に従った電子システムの可能性のあ
る応用は多数あり、当然のことながら当業者にとって
は、より一般的なシステム、たとえばオシレータ回路に
集積するように、いかに必要な適合を行うべきかは自明
であろう。特に、その種のシステムを使用し、たとえば
特許文献２、特許文献３、特許文献４の１つに開示され
たタイプのマイクロジェネレータによって電力供給され
る電子機械腕時計の動作を調整するためのオシレータを
作ることが考えられる。
【図面の簡単な説明】
【図１】従来技術から周知となる電源電圧ＶＤＤ‐Ｖ
ＳＳによって電力供給される単純な増幅段を示したブロ
ック図である。
【図２】図１に示した増幅段の増幅係数Ｈ２の振る舞い
を、それに印加される電源電圧の関数として示した曲線
のグラフである。
【図３】本発明に従ったＳＯＩトランジスタを例示して
いる実施形態の断面図である。
【図４】ａ：２つのキャパシタを含む従来の容量タイプ
の分圧ブリッジの電気回路図である。 ｂ：本発明に従った、特に、図３に示したトランジスタ
を含む分圧段の電気回路図である。
【図５】図４に示した分圧段の入力電圧に対する出力電
圧の比を、回路に印加される電源電圧の関数として示し
たグラフである。
【図６】本発明に従った電子システムの一般的構造を定
義するブロック図である。
【図７】本発明に従った電子システムを例示している簡
単な実施形態の電気回路図である。
【図８】図７に示した電子システムの伝達関数の振る舞
いを、システムに印加される電源電圧の関数として示
し、かつ従来技術の電子回路の振る舞いと比較したグラ
フである。
【符号の説明】
１００ 増幅回路 １０１ 入力端子 １０２ 入力端子 １０３ 出力端子 １０４ ハイ端子 １０５ ロー端子 ２０１ 第１のレンジ ２０２ 第２のレンジ ２０３ 第３のレンジ ３００ トランジスタ ３０１ 基板 ３０２ 絶縁レイア ３０３ シリコン・レイア ３０４ トランジスタ ３０５ ソース ３０６ ドレイン ３０７ 酸化物 ３０８ ゲート ５０１ 第１のレンジ ５０２ 第２のレンジ ５０３ 第３のレンジ ６００ 電子システム ６０１ 入力端子 ６０２ 出力端子 ６０３ 出力端子 ６０４ 出力端子 ６０５ 入力端子 ６０６ 入力端子 ６０７ 出力段 ７００ 電子システム ７０１ 入力端子 ７０２ 第１の端子 ７０３ 第２の端子 ７０４ ゲート ７０５ 分極手段 ７０６ 出力 ７０７ 第１の入力 ７０８ 増幅段 ７０９ 出力 ７１０ 第２の入力 ７１１ ゲート ７１２ ソース ７１３ ドレイン ７１４ 出力端子 ７１５ 第１の端子 ７１６ 第２の端子 ７１７ ゲート ７１８ 出力 ７１９ 第１の入力 ７２０ 増幅段 ７２１ 出力 ７２２ 第２の入力 ７２３ ゲート ７２４ ソース ７２５ ドレイン
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F038 AC03 AC05 AC08 EZ06 EZ20 5J091 AA01 AA18 CA36 FA01 HA10 HA17 HA25 HA29 KA00 MA05 MA09 MA11 MA22 QA02 TA01 TA02 UW09 5J092 AA01 AA18 CA36 FA01 HA10 HA17 HA25 HA29 KA00 MA05 MA09 MA11 MA22 QA02 TA01 TA02

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体コンポーネントを有する少なくと
    も１つの第１の電子デバイスＤ１、少なくとも１つの入
    力端子（６０１，７０１）、出力端子（６０２，７１
    ４）、電源電圧ＶＤＤ‐ＶＳＳのハイ電位ＶＤＤが加え
    られるハイ電源端子、およびそのロー電位ＶＳＳが加え
    られるロー電源端子を含む電子システム（６００，７０
    ０）において、前記電子デバイスＤ１が伝達関数Ｈ１を
    有し、前記電源電圧の関数としてのそのグラフ表現が３
    つの連続するレンジを含み、その第１のレンジ（５０
    １）が、ＶＤＤ‐ＶＳＳの低い値から、前記半導体コン
    ポーネントのスレッショルド電圧と呼ばれる値ＶＴまで
    にわたり、かつ前記第１のレンジ（５０１）はＨ１が高
    くかつ実質的に一定の値ｈ１に対応し、第２のレンジ
    （５０２）は、ＶＴから値ＶＣ２までにわたり、かつＨ
    １において鋭く傾斜した減少に対応し、第３のレンジ
    （５０３）は、ＶＣ２を超えて延び、かつＨ１が低くか
    つ実質的に一定の値ｈ２に対応することを特徴とする電
    子システム。
  2. 【請求項２】 半導体コンポーネントを伴い、少なくと
    も１つの入力端子（６０１，７０１）、出力端子（６０
    ３，６０４，７０６，７１８）、電源電圧Ｖ ＤＤ‐Ｖ
    ＳＳのハイ電位ＶＤＤが加えられるハイ電源端子、およ
    びそのロー電位ＶＳＳが加えられるロー電源端子を含
    む、少なくとも１つの第１の電子デバイスＤ１を含み、
    前記出力端子（６０３，６０４，７０６，７１８）が、
    少なくとも第２の電子デバイスＤ２に接続可能であり、
    前記第２の電子デバイスＤ２が、半導体コンポーネント
    を伴い、同様に電圧ＶＤＤ‐ＶＳＳによって電力供給さ
    れ、かつ伝達関数Ｈ２を有し、前記電源電圧の関数とし
    てのそのグラフ表現が３つの連続するレンジを含み、そ
    の第１のレンジ（２０１）は、ＶＤＤ‐ＶＳＳの低い値
    から、前記半導体コンポーネントのスレッショルド電圧
    と呼ばれる値ＶＴまでにわたり、かつその第１のレンジ
    はＨ２が低くかつ実質的に一定の値に対応し、第２のレ
    ンジ（２０２）は、ＶＴから値ＶＣ１までにわたり、か
    つＨ２において鋭く傾斜した増加に対応し、第３のレン
    ジ（２０３）は、ＶＣ１を超えて延び、かつＨ２が高く
    かつ実質的に一定の値に対応する電子システム（６０
    ０，７００）において、前記第１の電子デバイスＤ１
    が、電源電圧ＶＤＤ‐ＶＳＳの関数として変化する伝達
    関数Ｈ１を有し、その結果、前記電子システム（６０
    ０，７００）が、ＶＣ１より低い電源電圧の値ＶＣ３か
    ら実質的に一定となるような電源電圧ＶＤＤ‐ＶＳＳの
    関数として変化する伝達関数Ｈ３を有することを特徴と
    する電子システム。
  3. 【請求項３】 前記第１の電子デバイスＤ１が、一方に
    おいては前記２つの電源端子の第１の端子に接続され、
    他方においては、前記入力端子に接続される少なくとも
    １つの容量タイプの分圧段を含み、かつ前記分圧段が少
    なくとも１つの、可変容量を有する容量エレメント（Ｑ
    １，Ｑ２）を備えることを特徴とする請求項１または２
    記載の電子システム（６００，７００）。
  4. 【請求項４】 前記可変容量を有する容量エレメント
    （Ｑ１，Ｑ２）が、特に、前記第１の電子デバイスＤ１
    の前記出力端子（６０３，６０４，７０６，７１８）に
    接続されるゲート（３０８，７０４，７１７）、互いに
    接続され、かつ前記第１の電源端子に接続されるソース
    （３０５）およびドレイン（３０６）を備えるトランジ
    スタであることを特徴とする請求項３記載の電子システ
    ム（６００，７００）。
  5. 【請求項５】 前記トランジスタ（Ｑ１，Ｑ２）が、Ｓ
    ＯＩテクノロジに従って作られることを特徴とする請求
    項４記載の電子システム（６００，７００）。
  6. 【請求項６】 前記第１の電子デバイスＤ１が、さら
    に、前記トランジスタ（Ｑ１，Ｑ２）のための、一方に
    おいては前記２つの電源端子の第２の端子に接続され、
    他方においては前記トランジスタのゲート（３０８，７
    ０４，７１７）に接続される分極手段（７０５）を備え
    ることを特徴とする請求項５記載の電子システム（６０
    ０，７００）。
  7. 【請求項７】 前記第１のデバイスＤ１が、一方におい
    ては前記２つの電源端子の第１の端子に接続され、他方
    においては、前記入力端子（６０１，７０１）に接続さ
    れる少なくとも１つの容量タイプの分圧段を含み、その
    分圧段が少なくとも１つの、ＳＯＩテクノロジに従って
    作られたトランジスタであって、特に、前記第１の電子
    デバイスＤ１の前記出力端子（６０３，６０４，７０
    ６，７１８）に接続されるゲート（３０８，７０４，７
    １７）、互いに接続され、かつ前記第１の電源端子に接
    続されるソース（３０５）およびドレイン（３０６）を
    備えるトランジスタ（Ｑ１，Ｑ２）を含み、前記第１の
    電子デバイスＤ１が、さらに、前記トランジスタ（Ｑ
    １，Ｑ２）のための、一方においては前記２つの電源端
    子の第２の端子に接続され、他方においては前記トラン
    ジスタのゲート（３０８，７０４，７１７）に接続され
    る分極手段（７０５）を含み、および前記第２の電子デ
    バイスＤ２が、少なくとも１つの、半導体コンポーネン
    トを有する増幅器およびオシレータを含むグループに含
    まれる電子回路を含むことを特徴とする請求項２記載の
    電子システム（６００，７００）。
  8. 【請求項８】 前記トランジスタ（Ｑ１，Ｑ２）がＮタ
    イプのトランジスタであり、かつそのソース（３０５）
    およびそのドレイン（３０６）が前記ロー電源端子に接
    続されることを特徴とする請求項５または７記載の電子
    システム（６００，７００）。
  9. 【請求項９】 前記トランジスタ（Ｑ１，Ｑ２）がＰタ
    イプのトランジスタであり、かつそのソース（３０５）
    およびそのドレイン（３０６）が前記ハイ電源端子に接
    続されることを特徴とする請求項５または７記載の電子
    システム（６００，７００）。
  10. 【請求項１０】 前記第１の電子デバイスＤ１が、さら
    に第２の出力端子（６０４，７１８）を含み、かつ一方
    においては前記２つの電源端子の第２の端子に接続さ
    れ、他方においては、前記入力端子（６０１，７０１）
    に接続される第２の容量タイプの分圧段を含み、前記第
    ２の分圧段が、少なくとも１つの第２のＳＯＩタイプの
    トランジスタであって、そのドーピング・タイプが前記
    第１の段のトランジスタのそれと異なり、かつ、特に、
    前記第２の出力端子（６０４，７１８）に接続されるゲ
    ート（７１７）、互いに接続され、かつ前記第２の電源
    端子に接続されるソース（３０５）およびドレイン（３
    ０６）を含む第２のトランジスタ（Ｑ２）を含み、およ
    び前記第１の電子デバイスＤ１が、さらに、前記第２の
    トランジスタ（Ｑ２）のための、一方においては前記２
    つの電源端子の第１の端子に接続され、他方においては
    前記第２のトランジスタ（Ｑ２）のゲート（７１７）に
    接続される分極手段（７０５）を含むことを特徴とする
    請求項６記載の電子システム（６００，７００）。
  11. 【請求項１１】 前記第１の分圧段の前記トランジスタ
    （Ｑ１）がＮタイプであり、そのソースおよびそのドレ
    インが前記ロー電源端子に接続され、かつその分極手段
    （７０５）が、特に前記ハイ電源端子に接続されるこ
    と、それに対して前記第２の分圧段の前記トランジスタ
    （Ｑ２）がＰタイプであり、そのソースおよびそのドレ
    インが前記ハイ電源端子に接続され、かつその分極手段
    （７０５）が、特に前記ロー電源端子に接続され、およ
    び前記第１の分圧段の前記トランジスタ（Ｑ１）のため
    の前記分極手段が、特に電流ソース、およびそのゲート
    およびソースが互いに接続され、同時に前記電流ソース
    の第１の端子ならびに前記ハイ電源端子に接続されるＰ
    タイプのトランジスタを含み、前記電流ソースの第２の
    端子が前記ロー電源端子に接続され、および前記第２の
    分圧段の前記トランジスタ（Ｑ２）のための前記分極手
    段（７０５）が、特に電流ソース、およびそのゲートお
    よびドレインが互いに接続され、同時に前記電流ソース
    の第１の端子ならびに前記ロー電源端子に接続されるＮ
    タイプのトランジスタを含み、前記電流ソースの第２の
    端子が前記ハイ電源端子に接続されていることを特徴と
    する請求項１０記載の電子システム（６００，７０
    ０）。
  12. 【請求項１２】 さらに、２つの入力端子（６０５，６
    ０６，７０９，７２１）および１つの出力端子（６０
    ２，７１４）を含む出力段（６０７，Ｑ’１，Ｑ’２）
    を含み、前記２つの入力端子が、前記第１の電子デバイ
    スＤ１の２つの出力端子（６０３，６０４，７０６，７
    １８）にそれぞれ接続され、前記出力段（６０７，Ｑ’
    １，Ｑ’２）の前記出力端子（６０２，７１４）に、前
    記第１の電子デバイスＤ１の前記２つの端子（６０３，
    ６０４，７０６，７１８）のそれぞれによって引き渡さ
    れる信号の再結合に対応する信号（Ｖｏｕｔ）を引き渡
    すことを特徴とする請求項１０記載の電子システム（６
    ００，７００）。
  13. 【請求項１３】 さらに、２つの入力端子（６０５，６
    ０６，７０９，７２１）および１つの出力端子（６０
    ２，７１４）を含む出力段（６０７，Ｑ’１，Ｑ’２）
    を含み、前記２つの入力端子が、前記第１の電子デバイ
    スＤ１の２つの出力端子（６０３，６０４，７０６，７
    １８）にそれぞれ接続され、前記出力段（６０７，Ｑ’
    １，Ｑ’２）の前記出力端子（６０２，７１４）に、前
    記第１の電子デバイスＤ１の前記２つの端子（６０３，
    ６０４，７０６，７１８）のそれぞれによって引き渡さ
    れる信号の再結合に対応する信号（Ｖｏｕｔ）を引き渡
    すことを特徴とする請求項１１記載の電子システム（６
    ００，７００）。
  14. 【請求項１４】 前記第１の電子デバイスＤ１が、さら
    に第２の出力端子（６０４，７１８）を含み、かつ一方
    においては前記２つの電源端子の第２の端子に接続さ
    れ、他方においては、前記入力端子（６０１，７０１）
    に接続される第２の容量タイプの分圧段を含み、前記第
    ２の分圧段が、少なくとも１つの第２のＳＯＩタイプの
    トランジスタであって、そのドーピング・タイプが前記
    第１の段のトランジスタ（Ｑ１）のそれと異なり、か
    つ、特に、前記第２の出力端子（６０４，７１８）に接
    続されるゲート（７１７）、および互いに接続され、か
    つ前記第２の電源端子に接続されるソースおよびドレイ
    ンを含む第２のトランジスタ（Ｑ２）を含み、前記第２
    の電子デバイスＤ２が、さらに、前記第２のトランジス
    タ（Ｑ２）のための、一方においては前記２つの電源端
    子の第１の端子に接続され、他方においては前記第２の
    トランジスタ（Ｑ２）のゲート（７１７）に接続される
    分極手段（７０５）を含み、および前記第２の電子デバ
    イスＤ２の前記電子回路が、特に、入力端子（７０７）
    ならびに出力端子（７０９）を含み、前記入力端子が、
    前記第１の電子デバイスＤ１の２つの出力端子の第１の
    端子（６０３，７０６）に接続されることを特徴とする
    請求項７記載の電子システム（６００，７００）。
  15. 【請求項１５】 特に、増幅器およびオシレータを含む
    グループから選ばれる電子回路を含む第３の電子デバイ
    スＤ３をさらに含み、前記電子回路が、入力端子（７１
    ９）および出力端子（７２１）を含み、および前記入力
    端子が前記第１の電子デバイスＤ１の前記２つの出力端
    子の第２の端子（６０４，７１８）に接続されることを
    特徴とする請求項１４記載の電子システム（６００，７
    ００）。
  16. 【請求項１６】 さらに、特に２つの入力端子（６０
    ５，６０６，７０９，７２１）および１つの出力端子
    （６０２，７１４）を含む出力段（６０７）を含み、前
    記入力端子（６０５／７０９，６０６／７２１）が、前
    記第１の電子デバイスＤ１の、接続されずに残されてい
    る出力端子（６０４，７１８）および前記第２の電子デ
    バイスＤ２の出力端子（６０５，７０９）にそれぞれ接
    続されるか、あるいは前記第２のデバイスＤ２および第
    ３のデバイスＤ３の出力端子（６０５，６０６，７０
    ９，７２１）にそれぞれ接続されること、および前記出
    力端子（６０７）が前記２つの出力端子によってそれぞ
    れ引き渡される信号の再結合を行うことを特徴とする請
    求項１５記載の電子システム（６００，７００）。
  17. 【請求項１７】 前記出力段（６０７）が、少なくとも
    ２つのトランジスタ（Ｑ’１，Ｑ’２）を含み、それぞ
    れのゲート（７１１，７２３）が前記出力段の前記入力
    端子（６０５，６０６，７０９，７２１）のそれぞれに
    接続され、ソースが前記システムの前記電源端子のそれ
    ぞれに接続され、ドレインが前記出力段の前記出力端子
    （６０２，７１４）に接続されることを特徴とする請求
    項１６記載の電子システム（６００，７００）。
  18. 【請求項１８】 一方において入力端子（Ｖｉｎ）に接
    続され、他方において第１の基準電位（ＶＳＳ，
    ＶＤＤ）がもたらされる端子に接続され、かつ出力端子
    （Ｖｏｕｔ）を含む容量性の分圧回路であって、特に前
    記回路の前記出力端子（Ｖｏｕｔ）に接続されるゲート
    （３０８）、互いに接続され、かつ前記第１の基準電位
    （ＶＳＳ，ＶＤＤ）がもたらされる前記端子に接続され
    るソース（３０５）およびドレイン（３０６）を含むＳ
    ＯＩタイプのトランジスタ（Ｑ１）を含み、およびさら
    に前記トランジスタのための、一方において前記トラン
    ジスタのゲートに接続され、他方において第２の基準電
    位（ＶＳＳ，ＶＤＤ）がもたらされる端子に接続される
    分極手段（７０５）を備えることを特徴とする分圧回
    路。
  19. 【請求項１９】 前記トランジスタ（Ｑ１）がＮタイプ
    のトランジスタであること、第１の基準電位がもたらさ
    れる前記端子がロー電源端子（ＶＳＳ）であること、第
    ２の基準電位がもたらされる前記端子がハイ電源端子
    （ＶＤＤ）であること、および前記トランジスタのため
    の前記分極手段（７０５）が、特に電流ソースおよびＰ
    タイプのトランジスタを含み、そのソースおよびゲート
    が互いに接続され、かつ前記電流ソースに接続されるこ
    とを特徴とする請求項１８記載の分圧回路。
  20. 【請求項２０】 前記トランジスタ（Ｑ２）がＰタイプ
    のトランジスタであること、第１の基準電位がもたらさ
    れる前記端子がハイ電源端子（ＶＤＤ）であること、第
    ２の基準電位がもたらされる前記端子がロー電源端子
    （ＶＳＳ）であること、および前記トランジスタの前記
    分極手段（７０５）が、特に電流ソースおよびＮタイプ
    のトランジスタを含み、そのドレインおよびゲートが互
    いに接続され、かつ前記電流ソースに接続されることを
    特徴とする請求項１８記載の分圧回路。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7061308B2 (en) * 2003-10-01 2006-06-13 International Business Machines Corporation Voltage divider for integrated circuits
US20060017948A1 (en) * 2004-07-22 2006-01-26 Sharp Laboratories Of America, Inc. Open source printer driver
JP2006086477A (ja) * 2004-09-17 2006-03-30 Fujitsu Ltd 半導体装置
BRPI0700844A (pt) * 2007-03-20 2008-11-04 Whirlpool Sa sistema de controle de um compressor acionado por um motor elétrico, conjunto de motor elétrico de indução e controle eletrÈnico, arranjo para motor-compressores e método de controle de um motor elétrico

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CH597636B5 (ja) 1972-11-21 1978-04-14 Ebauches Sa
US3816811A (en) * 1973-01-12 1974-06-11 R Cmelik Fluid mixture analyzer using a capacitive probe and voltage divider
US3887881A (en) 1974-01-24 1975-06-03 American Micro Syst Low voltage CMOS amplifier
CH580837B5 (ja) 1974-04-01 1976-10-15 Battelle Memorial Institute
SE379461B (ja) 1974-07-26 1975-10-06 Ericsson Telefon Ab L M
IT1239643B (it) 1990-02-22 1993-11-11 Sgs Thomson Microelectronics Amplificatore audio ad alta efficienza per uso in alta fedelta'
US5796296A (en) * 1996-10-07 1998-08-18 Texas Instruments Incorporated Combined resistance-capacitance ladder voltage divider circuit
DE19713916B4 (de) 1997-04-04 2014-08-28 Abb Schweiz Ag Kapazitiver Spannungswandler für eine metallgekapselte, gasisolierte Hochspannungsanlage
US6040744A (en) * 1997-07-10 2000-03-21 Citizen Watch Co., Ltd. Temperature-compensated crystal oscillator
US6172378B1 (en) * 1999-05-03 2001-01-09 Silicon Wave, Inc. Integrated circuit varactor having a wide capacitance range
US6518814B1 (en) * 1999-12-28 2003-02-11 Koninklijke Philips Electronics N.V. High-voltage capacitor voltage divider circuit having a high-voltage silicon-on-insulation (SOI) capacitor
US6515903B1 (en) * 2002-01-16 2003-02-04 Advanced Micro Devices, Inc. Negative pump regulator using MOS capacitor

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