JP3102490B2 - 半導体装置 - Google Patents
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Description
本発明は、外部電源電圧（以下電源電圧と略す）をチ
ップ内で降圧し、チップ内の微細なトランジスタに低電
圧を印加するための電圧リミッタに係り、安定な内部電
源電圧（以下内部電圧と略す）を得ることができる電圧
リミッタに関する。
ップ内で降圧し、チップ内の微細なトランジスタに低電
圧を印加するための電圧リミッタに係り、安定な内部電
源電圧（以下内部電圧と略す）を得ることができる電圧
リミッタに関する。
近年、半導体集積回路の高集積化が進むにつれて、半
導体素子の微細化に伴う耐圧の低下が問題になってき
た。この問題は、半導体装置の電源電圧を下げれば解決
できるが、これはその他の装置との電圧関係の互換性が
なくなる。そこで、外部から印加する電源電圧は、例え
ば従来から広く用いられている5Vとしておき、それより
も低い電圧（たとえば3.3V）の内部電圧を半導体装置で
作るという方法が提案されている。特開平１−136361
は、この方法をDRAM（ダイナミック ランダム アクセ
ス メモリ）に適用した例、および電源電圧から内部電
圧を発生するための回路（電圧リミッタ）の例について
記述している。 第４図に上記従来例に掲載されている電圧リミッタの
駆動回路図を示す。図中、VRは電源電圧VCCより低い基
準電圧である。駆動回路は、電圧値がVRと同じで駆動能
力の大きい内部電圧VLを発生する回路であり、MOSトラ
ンジスタQ1〜Q5からなる差動増幅回路Ａと、出力MOSト
ランジスタQ6と電流引き抜き用MOSトランジスタQ7から
なるバッファ回路Ｂによって構成される。差動増幅回路
Ａの２個の入力端子のうち、一方にはVRが接続され、他
方にはチップ内の内部電圧となるVLが帰還されているの
で、この回路は内部電圧VLが基準電圧VRに追随するよう
に動作する。電圧リミッタの駆動能力は、出力MOSトラ
ンジスタQ6のチャネル幅によって決まる。したがって、
Q6のチャネル幅を負荷の消費電流に見合った大きさに設
計しておけば、内部電圧VLを負荷回路に供給することが
できる。
導体素子の微細化に伴う耐圧の低下が問題になってき
た。この問題は、半導体装置の電源電圧を下げれば解決
できるが、これはその他の装置との電圧関係の互換性が
なくなる。そこで、外部から印加する電源電圧は、例え
ば従来から広く用いられている5Vとしておき、それより
も低い電圧（たとえば3.3V）の内部電圧を半導体装置で
作るという方法が提案されている。特開平１−136361
は、この方法をDRAM（ダイナミック ランダム アクセ
ス メモリ）に適用した例、および電源電圧から内部電
圧を発生するための回路（電圧リミッタ）の例について
記述している。 第４図に上記従来例に掲載されている電圧リミッタの
駆動回路図を示す。図中、VRは電源電圧VCCより低い基
準電圧である。駆動回路は、電圧値がVRと同じで駆動能
力の大きい内部電圧VLを発生する回路であり、MOSトラ
ンジスタQ1〜Q5からなる差動増幅回路Ａと、出力MOSト
ランジスタQ6と電流引き抜き用MOSトランジスタQ7から
なるバッファ回路Ｂによって構成される。差動増幅回路
Ａの２個の入力端子のうち、一方にはVRが接続され、他
方にはチップ内の内部電圧となるVLが帰還されているの
で、この回路は内部電圧VLが基準電圧VRに追随するよう
に動作する。電圧リミッタの駆動能力は、出力MOSトラ
ンジスタQ6のチャネル幅によって決まる。したがって、
Q6のチャネル幅を負荷の消費電流に見合った大きさに設
計しておけば、内部電圧VLを負荷回路に供給することが
できる。
【発明が解決しようとする課題】 上記に示したような従来技術では、電圧リミッタの動
作の安定性について考慮されていない。以下、第４図，
第５図を用いてこれを説明する。 第４図は、上記電圧リミッタと、これに対する負荷回
路として、DRAMを例にとり、そのチップ内の内部回路を
650pFの容量CLと常時50mA流れる電流ILで等価的に表わ
したものである。 第５図は、第４図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないとき（開放
ループ）の駆動回路全体の利得、位相−周波数特性であ
る。破線および一点破線で示した特性は、それぞれ第４
図に示した差動増幅回路Ａおよびバッファ回路Ｂの利
得、位相−周波数特性であり、差動増幅回路Ａとバッフ
ァ回路Ｂの周波数特性の和が、駆動回路全体の利得、位
相−周波数特性となる。ここで、利得が１（0dB）にな
る周波数（遮断周波数）において、位相遅れが180゜に
どれだけ余裕があるかを示す数値が、位相余裕である。
この例では、差動増幅回路Ａとバッファ回路Ｂの利得−
周波数特性の帯域の差が一桁程度しかないため、位相余
裕は正であっても余裕が小さく（10゜）、動作が不安定
になる（位相余裕が負であれば帰還増幅器は発振す
る）。一般に安定に動作するためには、位相余裕は45゜
以上必要であるとされている。 電圧リミッタは、内部回路に安定な内部電圧を供給す
ることが使命であるから、発振したり動作が不安定にな
ったりしてはならない。 この問題に対する対策としては、第３図に示すごと
く、負荷回路に並列に容量COを入れて、バッファ回路Ｂ
の利得−周波数特性の帯域を落として位相補償する方法
がある。しかし、この補償容量COは、約10000pFと大き
な容量が必要となる。このときの周波数特性を第６図に
示す。同図からわかるように、バッファ回路Ｂの利得−
周波数特性の帯域は、位相補償する前に比べて、約一桁
下がっており、差動増幅回路Ａとバッファ回路Ｂの利得
−周波数特性の帯域の差を二桁程度にできる。この位相
補償によって、位相余裕を45゜確保できる。 一方、第２図に示すように差動増幅回路Ａの出力端子
に容量CFを入れて、位相補償する方法も考えられる。し
かし、上記のようなDRAMのチップ内の内部回路を負荷と
する電圧リミッタでは、やはり約10000pFの補償容量が
必要となる。第７図に、このときの利得、位相−周波数
特性を示す。しかし、第２図に示す位相補償方法は、CF
が大きいだけではなく、電源電圧の変動に対して、チッ
プ内の内部電圧を安定化することが難しいことを見出し
た。これを第９図に示す。第９図は、第２図の回路の高
周波の電源電圧変動に対する内部電圧VLの変動を示す。
同図から判るように、高周波の電源電圧変動に対して、
電圧リミッタから出力されるチップ内の内部電圧VLが大
きく変動する。これは、第７図において、差動増幅回路
Ａの利得−周波数特性の帯域が下がりすぎており、差動
増幅回路Ａが高周波の電源電圧変動に対して追従できな
くなったものと推定される。 このように、安定な動作を保証するには、位相保証に
よって位相余裕を45゜以上確保すれば良いが、このとき
の容量値は10000pF以上と非常に大きな値を必要とする
ため、半導体装置内にこの容量を入れることは、レイア
ウト面積の面から現実的ではない。 なお、演算増幅器における位相補償技術として、特開
昭62−66708号公報、特開平１−93207号公報記載の技術
のようにバッファ段をなす出力用のＰチャンネルもMOS
トランジスタのドレイン・ゲート電極間に抵抗、容量の
直列回路からなる位相補償回路を設ける技術が知られて
いるけれども、かかるような位相補償技術では、電源電
圧変動に基づく内部電圧の変動を充分に抑制することは
難しい。その原因として、本発明者らは、次のように考
えている。すなわち、電源電圧変動に基づくような比較
的高い周波数の信号に対して位相補償回路のインピーダ
ンスが低下し、かかる位相補償回路が出力用のＰチャン
ネルMOSトランジスタのゲート、ドレイン間を交流的に
短絡する方向に作用する。それに応じて出力用のＰチャ
ンネルMOSトランジスタはゲート・ドレイン間が短絡さ
れたいわゆるダイオード接続MOSトランジスタのように
動作し、そのソース・ドレイン間インピーダンスが低い
レベルに低下してしまう。その結果、出力用のｐチャン
ネルMOSトランジスタがバッファ段の出力端子に電源電
圧変動成分を積極的に注入してしまう。 本発明の目的は、上記の問題点を解決し、動作の安定
な電圧リミッタを提供することにある。
作の安定性について考慮されていない。以下、第４図，
第５図を用いてこれを説明する。 第４図は、上記電圧リミッタと、これに対する負荷回
路として、DRAMを例にとり、そのチップ内の内部回路を
650pFの容量CLと常時50mA流れる電流ILで等価的に表わ
したものである。 第５図は、第４図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないとき（開放
ループ）の駆動回路全体の利得、位相−周波数特性であ
る。破線および一点破線で示した特性は、それぞれ第４
図に示した差動増幅回路Ａおよびバッファ回路Ｂの利
得、位相−周波数特性であり、差動増幅回路Ａとバッフ
ァ回路Ｂの周波数特性の和が、駆動回路全体の利得、位
相−周波数特性となる。ここで、利得が１（0dB）にな
る周波数（遮断周波数）において、位相遅れが180゜に
どれだけ余裕があるかを示す数値が、位相余裕である。
この例では、差動増幅回路Ａとバッファ回路Ｂの利得−
周波数特性の帯域の差が一桁程度しかないため、位相余
裕は正であっても余裕が小さく（10゜）、動作が不安定
になる（位相余裕が負であれば帰還増幅器は発振す
る）。一般に安定に動作するためには、位相余裕は45゜
以上必要であるとされている。 電圧リミッタは、内部回路に安定な内部電圧を供給す
ることが使命であるから、発振したり動作が不安定にな
ったりしてはならない。 この問題に対する対策としては、第３図に示すごと
く、負荷回路に並列に容量COを入れて、バッファ回路Ｂ
の利得−周波数特性の帯域を落として位相補償する方法
がある。しかし、この補償容量COは、約10000pFと大き
な容量が必要となる。このときの周波数特性を第６図に
示す。同図からわかるように、バッファ回路Ｂの利得−
周波数特性の帯域は、位相補償する前に比べて、約一桁
下がっており、差動増幅回路Ａとバッファ回路Ｂの利得
−周波数特性の帯域の差を二桁程度にできる。この位相
補償によって、位相余裕を45゜確保できる。 一方、第２図に示すように差動増幅回路Ａの出力端子
に容量CFを入れて、位相補償する方法も考えられる。し
かし、上記のようなDRAMのチップ内の内部回路を負荷と
する電圧リミッタでは、やはり約10000pFの補償容量が
必要となる。第７図に、このときの利得、位相−周波数
特性を示す。しかし、第２図に示す位相補償方法は、CF
が大きいだけではなく、電源電圧の変動に対して、チッ
プ内の内部電圧を安定化することが難しいことを見出し
た。これを第９図に示す。第９図は、第２図の回路の高
周波の電源電圧変動に対する内部電圧VLの変動を示す。
同図から判るように、高周波の電源電圧変動に対して、
電圧リミッタから出力されるチップ内の内部電圧VLが大
きく変動する。これは、第７図において、差動増幅回路
Ａの利得−周波数特性の帯域が下がりすぎており、差動
増幅回路Ａが高周波の電源電圧変動に対して追従できな
くなったものと推定される。 このように、安定な動作を保証するには、位相保証に
よって位相余裕を45゜以上確保すれば良いが、このとき
の容量値は10000pF以上と非常に大きな値を必要とする
ため、半導体装置内にこの容量を入れることは、レイア
ウト面積の面から現実的ではない。 なお、演算増幅器における位相補償技術として、特開
昭62−66708号公報、特開平１−93207号公報記載の技術
のようにバッファ段をなす出力用のＰチャンネルもMOS
トランジスタのドレイン・ゲート電極間に抵抗、容量の
直列回路からなる位相補償回路を設ける技術が知られて
いるけれども、かかるような位相補償技術では、電源電
圧変動に基づく内部電圧の変動を充分に抑制することは
難しい。その原因として、本発明者らは、次のように考
えている。すなわち、電源電圧変動に基づくような比較
的高い周波数の信号に対して位相補償回路のインピーダ
ンスが低下し、かかる位相補償回路が出力用のＰチャン
ネルMOSトランジスタのゲート、ドレイン間を交流的に
短絡する方向に作用する。それに応じて出力用のＰチャ
ンネルMOSトランジスタはゲート・ドレイン間が短絡さ
れたいわゆるダイオード接続MOSトランジスタのように
動作し、そのソース・ドレイン間インピーダンスが低い
レベルに低下してしまう。その結果、出力用のｐチャン
ネルMOSトランジスタがバッファ段の出力端子に電源電
圧変動成分を積極的に注入してしまう。 本発明の目的は、上記の問題点を解決し、動作の安定
な電圧リミッタを提供することにある。
上記問題を解決するため、本発明では、電圧リミッタ
を構成する駆動回路の差動増幅回路の出力端子に直列接
続の抵抗と容量からなる位相補償回路を入れる。
を構成する駆動回路の差動増幅回路の出力端子に直列接
続の抵抗と容量からなる位相補償回路を入れる。
電圧リミッタを構成する駆動回路の差動増幅回路の出
力端子に、位相補償容量とそれに直列に抵抗をつなぐこ
とで、補償容量を極めて小さくでき、しかも、電源電圧
の変動が生じても安定な内部電圧を供給できることを見
出した。これにより、電圧リミッタにおける位相補償回
路の半導体装置内への集積化を可能にできる。
力端子に、位相補償容量とそれに直列に抵抗をつなぐこ
とで、補償容量を極めて小さくでき、しかも、電源電圧
の変動が生じても安定な内部電圧を供給できることを見
出した。これにより、電圧リミッタにおける位相補償回
路の半導体装置内への集積化を可能にできる。
第１図に本発明の実施例を示す。電圧リミッタを構成
する駆動回路は、MOSトランジスタQA〜QEからなる差動
増幅回路AMPと、出力MOSトランジスタQF（チャネル幅／
チャネル長＝3000/1.2）と電流引き抜き用MOSトランジ
スタQGからなるバッファ回路BFによって構成される。V
CC′は電源電圧、Ф１′は駆動回路の動作モードを制御
する信号である。VR′は内部電圧VL′（VR′と同じ電圧
値）を得るための基準電圧である。上記駆動回路の負荷
回路としては、DRAMを例にとり、内部電圧VL′を電源と
するDRAMチップ内の回路を容量CL′（650pF）と電流源I
L′（50mA）で等価的に表わした。RC,CCは位相補償用の
抵抗（300Ω）および容量（20pF）である。 本発明の特徴は、位相補償回路を容量のみでなく抵抗
を付加して構成したことにある。 第８図は、第１図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないときの駆動
回路全体の利得、位相−周波数特性である。破線および
一点破線で示した特性は、それぞれ第１図に示した差動
増幅回路AMPとバッファ回路BFの利得、位相−周波数特
性である。 第８図に示したように、位相補償として第１図に示し
たように容量と、これに直列に接続した抵抗を入れる
と、第８図中81,82で示すような位相の廻りの回復現象
が起き、帰還をかけないときの駆動回路全体の利得−周
波数特性の利得が１（0dB）となる遮断周波数fCで、差
動増幅回路AMPの位相の遅れを取り戻すことができ、こ
れによって位相余裕は45゜となり、安定な動作を保証で
きる。このときの補償容量の値は、第２図に示した容量
のみによる補償の場合に比べ、約三桁小さくできるの
で、位相補償回路のレイアウト面積を極めて小さくでき
る。 第10図は、高周波の電源電圧変動に対する内部電圧
VL′の変動を示している。同図から判るように、高周波
の電源電圧変動に対しても、内部電圧VL′の電圧変動は
ほとんど生じない。これは、第１図に示した本発明によ
る実施例では、第８図で示したように、差動増幅回路AM
Pの利得−周波数特性の帯域を下げずに済むために、高
周波の電源電圧変動に対しても差動増幅回路AMPが追従
できるためとみることができる。 以上述べたように、差動増幅回路AMPの出力側で位相
補償する場合、位相補償容量に直列に抵抗を付加するこ
とによって、位相補償容量を約三桁小さくできる。さら
に、たとえ高周波の電源電圧変動があっても、安定な内
部電圧VL′を供給することができる。 なお、上記実施例において、RC、CCの値は任意でよい
という訳ではない。すなわち、差動増幅回路AMPのPMOS
トランジスタQAのドレインコンダクタンスをgdsA、NMOS
トランジスタQCのドレインコンダクタンスをgdsC、バッ
ファ回路の出力PMOSトランジスタQFのドレインコンダク
タンスをgdsFとし、それぞれrdsA≡1/gdsA、rdsC≡1/g
dsC、rdsF≡1/gdsFと定義して、rdsAとrdsCが並列接続
となる抵抗とバッファ回路の出力PMOSトランジスタQFの
ゲート容量CGによって決まる差動増幅回路の極周波数
（差動増幅回路の利得−周波数特性において、利得が低
周波数のときの値に対して、−3dB減少する周波数）をf
P1｛fP1≒1/（２π（rdsA rdsC/（rdsA＋rdsC））
CG）｝、rdsFと負荷容量CL′によって決まるバッファ回
路の極周波数をfP2｛fP2≒1/（２πrdsFCL′）｝、RC、
CCの挿入によって発生する零点周波数をfZ1｛fZ1＝1/
（２πRCCC）｝、帰還をかけないときの駆動回路全体の
利得が１（0dB）となる周波数をfCとすると、まず、第
９図，第10図で説明した如く、電源電圧（VCC、VCC′）
の変動に対する安定性の点からfP2＜fP1とすることが望
ましい（条件Ｉ）。 また、第５図と第８図を比較すると判るように、RC、
CCの挿入により差動増幅回路AMPの見かけの極周波数
fP1′はfP2の近傍に移る。ここで、fP1′＜fP2となる
と、差動増幅回路AMPの帯域が下がり、動作速度がバッ
ファ回路BFよりも遅くなるので、電源電圧の変動に対す
る安定性に問題が発生する。したがって、fP2＜fP1′と
することが望ましい（条件II）。 一方、第８図に示したように、零点周波数fZ1は位相
補償後の差動増幅回路AMPの利得−周波数特性の変極点
であり、fP1′＜fZ1となるので、差動増幅回路AMPの出
力端子に入れたRC、CCによる零点周波数fZ1はfP2＜fZ1
となる（条件II′）。さらに、第８図に示した位相の廻
りの回復現象はfZ1の近傍で起こるので、fC＜fZ1では駆
動回路全体の利得が１（0dB）以下となる周波数で位相
補償することになり効果がない。したがって、fZ1＜fC
とすることが望ましい（条件III）。 上記の条件を総合すると、それぞれの周波数の相互の
関係は、大略fP2＜fZ1＜fCとすることが適当であること
が判る。 第８図中の差動増幅回路の特性の零点周波数fZ1での
利得は、前記のrdsAとrdsCとRCの並列抵抗で決まり、RC
の値の大小につれて増減する。一方、差動増幅器の見か
けの極周波数fP1′は、rdsAとrdsCの並列抵抗とCC＋CG
で決まり｛fP1′≒1/（２π（rdsA rdsC/（rdsA＋
rdsC））（CC＋CG））｝、CCが増えると低くなる。今、
ある適当なfZ1を決めるとき、RCをあまり小さくしすぎ
ると、CCは大きくなってしまい、fP1′＜fP2となって、
上記の条件IIを満足できなくなる。したがって、RCはf
P1′をなるべくfP2よりも大きくできるような値にする
ことが望ましい。 なお、バッファ回路の極周波数fP2は、第１図に示し
た本発明の実施例では上記のように｛rdsF≡1/gdsFとす
ると、fP1≒1/（２πrdsF CL′）｝、PMOSトランジスタ
QFのドレインコンダクタンスgdsFと負荷容量CL′によっ
て決まる（第１図中のNMOSトランジスタQGのインピーダ
ンスはPMOSトランジスタQFのインピーダンスに比べて充
分高い）が、一般的には、バッファ回路の出力インピー
ダンスX2と負荷容量CL′の積で与えられる。 ここで、第１図の位相補償回路に用いた容量について
説明する。これらの容量としては、静電容量がかなり大
きく、しかも電圧依存性の小さいものが必要である。 第11図（ａ）に通常のCMOSプロセスでこれを実現する
一方法を示す。図中、１はＰ型半導体基板、２はＮ型ウ
ェル、３はN+拡散層、４はアイソレーション用のSiO2、
５はゲート絶縁膜、６はゲート電極である。容量は、通
常のMOS容量と同じように、ゲート絶縁膜５をはさん
で、ゲート電極６と基板表面との間に形成される。容量
絶縁膜として薄いゲート絶縁膜を用いているために、比
較的小面積で大きな静電容量が得られるのが特徴であ
る。ただし、MOS容量と異なる点は、ゲート電極下にＮ
ウェルがあるために、しきい値電圧が負であることであ
る。 これを第11図（ｂ）を用いて説明する。横軸は容量に
印加する電圧（ゲート電極側が正）、縦軸は静電容量で
ある。しきい値電圧（フラットバンド電圧）は、静電容
量が大きく変化するときの印加電圧V0であるが、V0＜０
である。したがって、ゲート電極側が正になるように一
方向の電圧が印加されるかぎり、その静電容量はほとん
ど一定であるという特徴がある。双方向の電圧が印加さ
れうる場合は、第11図（ａ）に示した容量を２個用い、
第11図（ｃ）のように互いに逆方向に並列接続すればよ
い。 本実施例の容量を作るのに必要な工程は、ウェル形
成、アイソレーション領域形成、ゲート絶縁膜形成、ゲ
ート電極形成、拡散層形成、および配線の各工程である
が、これらはいずれも通常のCMOSプロセスに含まれてい
る工程である。したがって、CMOSプロセスで作られる半
導体装置ならば、本容量を作るために特に工程を追加す
る必要はない。 また、本発明を適用する半導体装置によっては、積層
容量が利用できることがある。たとえば、積層容量を半
導体基板表面上に形成するメモリセルの蓄積容量として
用いたDRAMがそうである。このような場合は、積層容量
を位相補償用容量として用いてもよい。積層容量を用い
たDRAMについては、アイ・イー・イー・イー・ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ,SC第15
巻，第４号，第661頁から第666頁,1980年８月（IEEE J
ournal of Solid−State Circuits,Vol.SC−22,No.
3,pp.661−666,Aug.1980）に記述されている。
する駆動回路は、MOSトランジスタQA〜QEからなる差動
増幅回路AMPと、出力MOSトランジスタQF（チャネル幅／
チャネル長＝3000/1.2）と電流引き抜き用MOSトランジ
スタQGからなるバッファ回路BFによって構成される。V
CC′は電源電圧、Ф１′は駆動回路の動作モードを制御
する信号である。VR′は内部電圧VL′（VR′と同じ電圧
値）を得るための基準電圧である。上記駆動回路の負荷
回路としては、DRAMを例にとり、内部電圧VL′を電源と
するDRAMチップ内の回路を容量CL′（650pF）と電流源I
L′（50mA）で等価的に表わした。RC,CCは位相補償用の
抵抗（300Ω）および容量（20pF）である。 本発明の特徴は、位相補償回路を容量のみでなく抵抗
を付加して構成したことにある。 第８図は、第１図に示した回路の利得と位相の周波数
特性である。図中の実線は、帰還をかけないときの駆動
回路全体の利得、位相−周波数特性である。破線および
一点破線で示した特性は、それぞれ第１図に示した差動
増幅回路AMPとバッファ回路BFの利得、位相−周波数特
性である。 第８図に示したように、位相補償として第１図に示し
たように容量と、これに直列に接続した抵抗を入れる
と、第８図中81,82で示すような位相の廻りの回復現象
が起き、帰還をかけないときの駆動回路全体の利得−周
波数特性の利得が１（0dB）となる遮断周波数fCで、差
動増幅回路AMPの位相の遅れを取り戻すことができ、こ
れによって位相余裕は45゜となり、安定な動作を保証で
きる。このときの補償容量の値は、第２図に示した容量
のみによる補償の場合に比べ、約三桁小さくできるの
で、位相補償回路のレイアウト面積を極めて小さくでき
る。 第10図は、高周波の電源電圧変動に対する内部電圧
VL′の変動を示している。同図から判るように、高周波
の電源電圧変動に対しても、内部電圧VL′の電圧変動は
ほとんど生じない。これは、第１図に示した本発明によ
る実施例では、第８図で示したように、差動増幅回路AM
Pの利得−周波数特性の帯域を下げずに済むために、高
周波の電源電圧変動に対しても差動増幅回路AMPが追従
できるためとみることができる。 以上述べたように、差動増幅回路AMPの出力側で位相
補償する場合、位相補償容量に直列に抵抗を付加するこ
とによって、位相補償容量を約三桁小さくできる。さら
に、たとえ高周波の電源電圧変動があっても、安定な内
部電圧VL′を供給することができる。 なお、上記実施例において、RC、CCの値は任意でよい
という訳ではない。すなわち、差動増幅回路AMPのPMOS
トランジスタQAのドレインコンダクタンスをgdsA、NMOS
トランジスタQCのドレインコンダクタンスをgdsC、バッ
ファ回路の出力PMOSトランジスタQFのドレインコンダク
タンスをgdsFとし、それぞれrdsA≡1/gdsA、rdsC≡1/g
dsC、rdsF≡1/gdsFと定義して、rdsAとrdsCが並列接続
となる抵抗とバッファ回路の出力PMOSトランジスタQFの
ゲート容量CGによって決まる差動増幅回路の極周波数
（差動増幅回路の利得−周波数特性において、利得が低
周波数のときの値に対して、−3dB減少する周波数）をf
P1｛fP1≒1/（２π（rdsA rdsC/（rdsA＋rdsC））
CG）｝、rdsFと負荷容量CL′によって決まるバッファ回
路の極周波数をfP2｛fP2≒1/（２πrdsFCL′）｝、RC、
CCの挿入によって発生する零点周波数をfZ1｛fZ1＝1/
（２πRCCC）｝、帰還をかけないときの駆動回路全体の
利得が１（0dB）となる周波数をfCとすると、まず、第
９図，第10図で説明した如く、電源電圧（VCC、VCC′）
の変動に対する安定性の点からfP2＜fP1とすることが望
ましい（条件Ｉ）。 また、第５図と第８図を比較すると判るように、RC、
CCの挿入により差動増幅回路AMPの見かけの極周波数
fP1′はfP2の近傍に移る。ここで、fP1′＜fP2となる
と、差動増幅回路AMPの帯域が下がり、動作速度がバッ
ファ回路BFよりも遅くなるので、電源電圧の変動に対す
る安定性に問題が発生する。したがって、fP2＜fP1′と
することが望ましい（条件II）。 一方、第８図に示したように、零点周波数fZ1は位相
補償後の差動増幅回路AMPの利得−周波数特性の変極点
であり、fP1′＜fZ1となるので、差動増幅回路AMPの出
力端子に入れたRC、CCによる零点周波数fZ1はfP2＜fZ1
となる（条件II′）。さらに、第８図に示した位相の廻
りの回復現象はfZ1の近傍で起こるので、fC＜fZ1では駆
動回路全体の利得が１（0dB）以下となる周波数で位相
補償することになり効果がない。したがって、fZ1＜fC
とすることが望ましい（条件III）。 上記の条件を総合すると、それぞれの周波数の相互の
関係は、大略fP2＜fZ1＜fCとすることが適当であること
が判る。 第８図中の差動増幅回路の特性の零点周波数fZ1での
利得は、前記のrdsAとrdsCとRCの並列抵抗で決まり、RC
の値の大小につれて増減する。一方、差動増幅器の見か
けの極周波数fP1′は、rdsAとrdsCの並列抵抗とCC＋CG
で決まり｛fP1′≒1/（２π（rdsA rdsC/（rdsA＋
rdsC））（CC＋CG））｝、CCが増えると低くなる。今、
ある適当なfZ1を決めるとき、RCをあまり小さくしすぎ
ると、CCは大きくなってしまい、fP1′＜fP2となって、
上記の条件IIを満足できなくなる。したがって、RCはf
P1′をなるべくfP2よりも大きくできるような値にする
ことが望ましい。 なお、バッファ回路の極周波数fP2は、第１図に示し
た本発明の実施例では上記のように｛rdsF≡1/gdsFとす
ると、fP1≒1/（２πrdsF CL′）｝、PMOSトランジスタ
QFのドレインコンダクタンスgdsFと負荷容量CL′によっ
て決まる（第１図中のNMOSトランジスタQGのインピーダ
ンスはPMOSトランジスタQFのインピーダンスに比べて充
分高い）が、一般的には、バッファ回路の出力インピー
ダンスX2と負荷容量CL′の積で与えられる。 ここで、第１図の位相補償回路に用いた容量について
説明する。これらの容量としては、静電容量がかなり大
きく、しかも電圧依存性の小さいものが必要である。 第11図（ａ）に通常のCMOSプロセスでこれを実現する
一方法を示す。図中、１はＰ型半導体基板、２はＮ型ウ
ェル、３はN+拡散層、４はアイソレーション用のSiO2、
５はゲート絶縁膜、６はゲート電極である。容量は、通
常のMOS容量と同じように、ゲート絶縁膜５をはさん
で、ゲート電極６と基板表面との間に形成される。容量
絶縁膜として薄いゲート絶縁膜を用いているために、比
較的小面積で大きな静電容量が得られるのが特徴であ
る。ただし、MOS容量と異なる点は、ゲート電極下にＮ
ウェルがあるために、しきい値電圧が負であることであ
る。 これを第11図（ｂ）を用いて説明する。横軸は容量に
印加する電圧（ゲート電極側が正）、縦軸は静電容量で
ある。しきい値電圧（フラットバンド電圧）は、静電容
量が大きく変化するときの印加電圧V0であるが、V0＜０
である。したがって、ゲート電極側が正になるように一
方向の電圧が印加されるかぎり、その静電容量はほとん
ど一定であるという特徴がある。双方向の電圧が印加さ
れうる場合は、第11図（ａ）に示した容量を２個用い、
第11図（ｃ）のように互いに逆方向に並列接続すればよ
い。 本実施例の容量を作るのに必要な工程は、ウェル形
成、アイソレーション領域形成、ゲート絶縁膜形成、ゲ
ート電極形成、拡散層形成、および配線の各工程である
が、これらはいずれも通常のCMOSプロセスに含まれてい
る工程である。したがって、CMOSプロセスで作られる半
導体装置ならば、本容量を作るために特に工程を追加す
る必要はない。 また、本発明を適用する半導体装置によっては、積層
容量が利用できることがある。たとえば、積層容量を半
導体基板表面上に形成するメモリセルの蓄積容量として
用いたDRAMがそうである。このような場合は、積層容量
を位相補償用容量として用いてもよい。積層容量を用い
たDRAMについては、アイ・イー・イー・イー・ジャーナ
ル・オブ・ソリッド・ステート・サーキッツ,SC第15
巻，第４号，第661頁から第666頁,1980年８月（IEEE J
ournal of Solid−State Circuits,Vol.SC−22,No.
3,pp.661−666,Aug.1980）に記述されている。
以上説明したように、本発明によれば位相補償容量の
値を極めて小さくできる。さらに、外部からの電源電圧
変動があったとしても安定な内部電圧を供給できる。
値を極めて小さくできる。さらに、外部からの電源電圧
変動があったとしても安定な内部電圧を供給できる。
第１図は本発明の一実施例を示す回路図、第２図、第３
図は従来の位相補償方法による回路図、第４図は従来例
を説明するための駆動回路図、第５図は第４図に示した
回路の利得特性図および位相−周波数特性図、第６図は
第３図に示した回路の利得特性図および位相−周波数特
性図、第７図は第２図に示した回路の利得特性図および
位相−周波数特性図、第８図は第１図に示した本発明の
実施例の回路の利得特性図および位相−周波数特性図、
第９図は第２図に示した回路の高周波電源電圧変動に対
する内部電圧の変動を示す図、第10図は第１図に示した
本発明の実施例の高周波電源電圧変動に対する内部電圧
の変動を示す図、第11図は第１図に示した位相補償容量
を通常のCMOSプロセスで実現した断面概略図および上記
容量の電圧依存性を示す特性図である。
図は従来の位相補償方法による回路図、第４図は従来例
を説明するための駆動回路図、第５図は第４図に示した
回路の利得特性図および位相−周波数特性図、第６図は
第３図に示した回路の利得特性図および位相−周波数特
性図、第７図は第２図に示した回路の利得特性図および
位相−周波数特性図、第８図は第１図に示した本発明の
実施例の回路の利得特性図および位相−周波数特性図、
第９図は第２図に示した回路の高周波電源電圧変動に対
する内部電圧の変動を示す図、第10図は第１図に示した
本発明の実施例の高周波電源電圧変動に対する内部電圧
の変動を示す図、第11図は第１図に示した位相補償容量
を通常のCMOSプロセスで実現した断面概略図および上記
容量の電圧依存性を示す特性図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 均 東京都小平市上水本町５丁目20番１号 日立超エス・エス・アイ・エンジニアリ ング株式会社内 (72)発明者 衛藤 潤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 堀口 真志 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青木 正和 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平１−136361（ＪＰ，Ａ) 特開 昭62−143507（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/45 H01L 27/108 G11C 11/407
Claims (6)
- 【請求項１】その入力に入力信号を受けるバッファ回路
と、上記バッファ回路の出力にその一端が結合されたフ
ィードバック経路と、基準電圧と上記フィードバック経
路を介して供給される信号との差を増幅しその出力端子
に上記バッファ回路に供給されるべき上記入力信号を出
力する差動増幅回路とからなる駆動回路と、上記駆動回
路によって駆動される負荷とを内蔵する半導体集積回路
をなす半導体装置であって、 上記差動増幅回路の出力端子と回路の基準電位点との間
に抵抗、容量の直列接続からなる回路が付加され、 上記バッファ回路の出力インピーダンスによって決まる
極周波数をfp2とし、抵抗と容量の直列回路からなる回
路の零点周波数をfz1とし、駆動回路全体の利得が１と
なる周波数をfcとしたとき、fp2＜fz1＜fcとなるように
してなることを特徴とする半導体装置。 - 【請求項２】請求項１において、上記駆動回路及び上記
負荷がCMOSプロセスで作られてなることを特徴とする半
導体装置。 - 【請求項３】請求項２において、上記差動増幅回路はそ
のソースが共通接続されその一方のゲートに上記基準電
圧が供給されその他方のゲートに上記フィードバック経
路を介する上記信号が供給される第１のチャンネル導電
型の第１、第２のMOSトランジスタと、上記第１、第２
のMOSトランジスタのドレインに接続されかつ上記第１
のチャンネル導電型と異なる第２のチャンネル導電型と
された第３、第４のMOSトランジスタを備えてなり、上
記バッファ回路はそのゲートが上記差動増幅回路の出力
端子に結合され、そのドレインがバッファ回路の出力端
子に結合された第２のチャンネル導電型の第５のMOSト
ランジスタと、上記第５のMOSトランジスタのドレイン
側に設けられた電流引き抜きのための第６のMOSトラン
ジスタを備えてなることを特徴とする半導体装置。 - 【請求項４】請求項３において、上記容量は、半導体基
板上において比較的薄い厚さの容量絶縁膜を挟んで形成
された構成の容量からなることを特徴とする半導体装
置。 - 【請求項５】請求項４において、上記容量は半導体基板
に形成されたウェル上に形成されてなることを特徴とす
る半導体装置。 - 【請求項６】請求項４または５において、上記負荷は積
層容量をメモリセルの蓄積容量とするDRAMからなり、上
記抵抗、容量の直列接続からなる回路における該容量は
積層容量からなることを特徴とする半導体装置。
Priority Applications (1)
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|---|---|---|---|
| JP02119845A JP3102490B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP02119845A JP3102490B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
Publications (2)
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|---|---|
| JPH0417190A JPH0417190A (ja) | 1992-01-21 |
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP02119845A Expired - Fee Related JP3102490B2 (ja) | 1990-05-11 | 1990-05-11 | 半導体装置 |
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| JP3993473B2 (ja) | 2002-06-20 | 2007-10-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4706683B2 (ja) * | 2007-09-27 | 2011-06-22 | Ｔｄｋ株式会社 | 増幅回路及びこれを備える光ピックアップ |
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1990
- 1990-05-11 JP JP02119845A patent/JP3102490B2/ja not_active Expired - Fee Related
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