JP6074984B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP6074984B2 JP6074984B2 JP2012217584A JP2012217584A JP6074984B2 JP 6074984 B2 JP6074984 B2 JP 6074984B2 JP 2012217584 A JP2012217584 A JP 2012217584A JP 2012217584 A JP2012217584 A JP 2012217584A JP 6074984 B2 JP6074984 B2 JP 6074984B2
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- layer
- semiconductor device
- interlayer film
- pad metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 44
- 239000010410 layer Substances 0.000 claims description 107
- 229910052751 metal Inorganic materials 0.000 claims description 65
- 239000002184 metal Substances 0.000 claims description 65
- 239000011229 interlayer Substances 0.000 claims description 44
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 40
- 239000010949 copper Substances 0.000 claims description 14
- 229910052782 aluminium Inorganic materials 0.000 claims description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 10
- 229910052802 copper Inorganic materials 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 239000010936 titanium Substances 0.000 description 37
- 230000004888 barrier function Effects 0.000 description 15
- 239000000463 material Substances 0.000 description 9
- 229910045601 alloy Inorganic materials 0.000 description 6
- 239000000956 alloy Substances 0.000 description 6
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000010931 gold Substances 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910021364 Al-Si alloy Inorganic materials 0.000 description 1
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- 229910001020 Au alloy Inorganic materials 0.000 description 1
- 229910018594 Si-Cu Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008465 Si—Cu Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000003353 gold alloy Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/4501—Shape
- H01L2224/45012—Cross-sectional shape
- H01L2224/45015—Cross-sectional shape being circular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/484—Connecting portions
- H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/485—Material
- H01L2224/48505—Material at the bonding interface
- H01L2224/48799—Principal constituent of the connecting portion of the wire connector being Copper (Cu)
- H01L2224/488—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/48817—Principal constituent of the connecting portion of the wire connector being Copper (Cu) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
- H01L2224/48824—Aluminium (Al) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/852—Applying energy for connecting
- H01L2224/85201—Compression bonding
- H01L2224/85205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
本発明は、半導体装置に関する。
従来、ボンディングパッドが半導体素子の直上に配置された半導体装置が知られている。たとえば、特許文献１は、半導体素子が形成された基板上に、Ａｌ系材料からなる下地層と、バリア層と、Ａｕ系材料からなるボンディングワイヤが熱圧着される接合層とがこの順に積層されたボンディングパッドを有する、半導体装置を開示している。
従来の半導体装置において、半導体素子に接続される配線スペースを有効活用する手法として、ボンディングパッドの直下の領域を利用することが考えられる。その領域では、互いに異なる電位に固定される複数の配線が同一面内に配置される場合がある。
しかしながら、ボンディングパッドにワイヤを接合する際の超音波の大きさによっては、ボンディングパッドから直下の配線に達するクラックが入るおそれがある。その結果、当該クラックによるショート不良が起きるという不具合がある。
しかしながら、ボンディングパッドにワイヤを接合する際の超音波の大きさによっては、ボンディングパッドから直下の配線に達するクラックが入るおそれがある。その結果、当該クラックによるショート不良が起きるという不具合がある。
本発明の目的は、パッドメタル直下のクラックの発生を防止し、信頼性を向上させることができる半導体装置を提供することである。
本発明の半導体装置は、半導体素子が形成された半導体基板と、同一面内に互いに分離して配置された第１配線および第２配線を含み、前記第１配線および前記第２配線が互いに異なる電位に固定される下層配線パターンと、前記下層配線パターン上に配置された最上層間膜と、前記第１配線および前記第２配線を覆うように前記最上層間膜上に配置され、８００Å以上の厚さを有する窒化チタン層と、前記窒化チタン層上に配置されたパッドメタルと、前記パッドメタルに接合されたボンディングワイヤとを含み、前記パッドメタルは、前記ボンディングワイヤが接合されたワイヤ接合領域を含み、前記第１配線および前記第２配線は、前記ワイヤ接合領域に対して互いに異なる平面形状かつ互いに異なる面積で対向している。
この構成によれば、パッドメタルと下層配線パターンとの間に８００Å以上の厚さを有する窒化チタン層が配置されているため、パッドメタルにワイヤを接合する際に超音波を印加しても、パッドメタル直下のクラックの発生を防止することができる。その結果、ショート不良の発生を防止できるので、信頼性を向上させることができる。
なお、「互いに異なる電位に固定される」とは、第１配線および第２配線がそれぞれ一つの決まった電位に固定されるということではなく、第１配線および第２配線が互いに絶縁されている結果、第１配線および第２配線の電位が互いに連動していない関係を持っていることをいう。
なお、「互いに異なる電位に固定される」とは、第１配線および第２配線がそれぞれ一つの決まった電位に固定されるということではなく、第１配線および第２配線が互いに絶縁されている結果、第１配線および第２配線の電位が互いに連動していない関係を持っていることをいう。
前記下層配線パターンは、複数の配線層が層間膜を介して積層された多層配線構造を有しており、前記第１配線および前記第２配線は、最上位の前記配線層に配置されていてもよい。
第１配線および第２配線が、配線層のうち最もパッドメタルに近い最上位の配線層に配置されていても、クラックの発生を防止することができる。
第１配線および第２配線が、配線層のうち最もパッドメタルに近い最上位の配線層に配置されていても、クラックの発生を防止することができる。
前記半導体装置は、前記最上層間膜を貫通して形成され、前記窒化チタン層と前記第１配線とを接続するビアを含み、前記第１配線は、前記ビアを介して前記パッドメタルと電気的に接続され、前記第２配線は、前記パッドメタルと絶縁されていてもよい。
この構成によれば、パッドメタルと第１配線との間にビアが選択的に分布していて、パッドメタルの直下の領域（下地）の材質が不均質になっている。そのため、ボンディングワイヤの接合の際、たとえば、ビアが形成されていない第２配線の直上領域に偏ってクラックが入りやすくなっている。しかしながら、本発明の構成によれば、そのような状況下でも、クラックの発生を防止することができる。
この構成によれば、パッドメタルと第１配線との間にビアが選択的に分布していて、パッドメタルの直下の領域（下地）の材質が不均質になっている。そのため、ボンディングワイヤの接合の際、たとえば、ビアが形成されていない第２配線の直上領域に偏ってクラックが入りやすくなっている。しかしながら、本発明の構成によれば、そのような状況下でも、クラックの発生を防止することができる。
前記パッドメタルは、アルミニウムからなっていてもよい。また、前記第１配線および前記第２配線は、アルミニウムからなっていてもよい。また、前記最上層間膜は、酸化シリコンからなっていてもよい。
また、前記ボンディングワイヤは、７０μｍ〜８０μｍのボールサイズを有する銅ボンディングワイヤを含むことが好ましい。
本発明の構成によれば、パッドメタル直下のクラックの発生を効果的に防止できるので、従来の金ボンディングワイヤを、それに比べて硬い銅ボンディングワイヤに置き換えることができる。そして、電気導電性の高い銅ボンディングワイヤを用いることによって、ボンディングワイヤに効率よく電流を流すことができる。
本発明の構成によれば、パッドメタル直下のクラックの発生を効果的に防止できるので、従来の金ボンディングワイヤを、それに比べて硬い銅ボンディングワイヤに置き換えることができる。そして、電気導電性の高い銅ボンディングワイヤを用いることによって、ボンディングワイヤに効率よく電流を流すことができる。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。
半導体装置１は、半導体基板２と、下層配線パターン３と、最上層間膜４と、最上バリア膜５と、パッドメタル６とを含む。
図１は、本発明の一実施形態に係る半導体装置１の模式的な平面図である。図２は、図１の切断面線II−IIから見た断面図である。
半導体装置１は、半導体基板２と、下層配線パターン３と、最上層間膜４と、最上バリア膜５と、パッドメタル６とを含む。
半導体基板２は、たとえば、半導体素子（ダイオード、トランジスタ、抵抗、キャパシタ等）が形成された表面７を有するシリコン基板からなる。
下層配線パターン３は、半導体基板２の表面７から順に、複数の配線層（メタル層）が層間膜を介して積層された多層配線構造を有している。この実施形態では、下層配線パターン３は、第１層間膜８を介して半導体基板２の表面７に積層された第１メタル層９、第２層間膜１０を介して第１メタル層９に積層された第２メタル層１１とを含む。この実施形態では、第２メタル層１１を、本発明の最上位の配線層の一例として示している。
下層配線パターン３は、半導体基板２の表面７から順に、複数の配線層（メタル層）が層間膜を介して積層された多層配線構造を有している。この実施形態では、下層配線パターン３は、第１層間膜８を介して半導体基板２の表面７に積層された第１メタル層９、第２層間膜１０を介して第１メタル層９に積層された第２メタル層１１とを含む。この実施形態では、第２メタル層１１を、本発明の最上位の配線層の一例として示している。
第１層間膜８および第２層間膜１０は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。また、第１メタル層９および第２メタル層１１は、アルミニウムからなる。なお、この実施形態の配線に使用する「アルミニウム」には、Ａｌが１００％含有される純アルミニウム、およびＡｌと他の金属とのアルミニウム合金（たとえば、Ａｌ−Ｃｕ合金、Ａｌ−Ｓｉ合金、Ａｌ−Ｓｉ−Ｃｕ合金等）が含まれるものとする（以下、同じ）。
第１メタル層９と、層間膜８との間には、層間膜８への不純物（たとえば、合金に含まれるＣｕ等）の拡散を防止する第１バリア膜１２が設けられている。第１バリア膜１２は、たとえば、窒化チタン（ＴｉＮ）を両側からチタン（Ｔｉ）で挟み込んだ３層構造（Ｔｉ／ＴｉＮ／Ｔｉ）を有している。各層の厚さは、たとえば、第１メタル層９に接する内側のＴｉ層１４が１３５Å〜１６５Åであり、ＴｉＮ層１５が９９０Å〜１２１０Åであり、外側のＴｉ層１６が５４０Å〜６６０Åである。また、第１メタル層９の厚さは、たとえば、３６００Å〜４４００Åである。
第１メタル層９と、層間膜１０との間には、層間膜１０への不純物（たとえば、合金に含まれるＣｕ等）の拡散を防止する第１バリア膜３２が設けられている。第１バリア膜３２は、たとえば、第１メタル層９の側からチタン（Ｔｉ）および窒化チタン（ＴｉＮ）が積層された２層構造（Ｔｉ／ＴｉＮ）を有している。各層の厚さは、たとえば、第１メタル層９に接するＴｉ層３３が１８０Å〜２２０Åであり、ＴｉＮ層３４が９００Å〜１１００Åである。
第２メタル層１１と、層間膜１０との間には、層間膜１０への不純物（たとえば、合金に含まれるＣｕ等）の拡散を防止する第２バリア膜１３が設けられている。第２バリア膜１３は、たとえば、窒化チタン（ＴｉＮ）を両側からチタン（Ｔｉ）で挟み込んだ３層構造（Ｔｉ／ＴｉＮ／Ｔｉ）を有している。各層の厚さは、たとえば、第２メタル層１１に接する内側のＴｉ層１７が１３５Å〜１６５Åであり、ＴｉＮ層１８が９００Å〜１１００Åであり、外側のＴｉ層１９が９０Å〜１１０Åである。また、第２メタル層１１の厚さは、たとえば、３６００Å〜４４００Åである。
第２メタル層１１と、最上層間膜４との間には、最上層間膜４への不純物（たとえば、合金に含まれるＣｕ等）の拡散を防止する第２バリア膜３５が設けられている。第２バリア膜３５は、たとえば、第２メタル層９の側からチタン（Ｔｉ）および窒化チタン（ＴｉＮ）が積層された２層構造（Ｔｉ／ＴｉＮ）を有している。各層の厚さは、たとえば、第２メタル層１１に接するＴｉ層３６が１８０Å〜２２０Åであり、ＴｉＮ層３７が９００Å〜１１００Åである。
第２メタル層１１は、互いに分離して配置された第１配線２０および第２配線２１を含む。つまり、第１配線２０および第２配線２１はそれぞれ、第２メタル層１１という共通の配線層（同一面内）の一部を形成している。この実施形態では、第１配線２０および第２配線２１は、互いに異なる回路を構成していて、それぞれ別々の電位に固定される。
また、第１配線２０および第２配線２１は、パッドメタル６の表面２２をその上方から見た平面視において、環状のワイヤ接合領域２３に対して互いに異なる形状で対向している。たとえば、図１では、第１配線２０は、ワイヤ接合領域２３に対して比較的大きな面積で対向する面状に形成されているのに対し、第２配線２１は、第１配線２０に比べて小さな面積でワイヤ接合領域２３に対向する線状に形成されている。したがって、ワイヤ接合領域２３の内方領域において、第２配線２１の幅方向側方（図１では、両側方）には最上層間膜４の一部が選択的に入り込んでいて、第１配線２０および第２配線２１と同一面内において最上層間膜４がワイヤ接合領域２３に対向している。
また、第１配線２０および第２配線２１は、パッドメタル６の表面２２をその上方から見た平面視において、環状のワイヤ接合領域２３に対して互いに異なる形状で対向している。たとえば、図１では、第１配線２０は、ワイヤ接合領域２３に対して比較的大きな面積で対向する面状に形成されているのに対し、第２配線２１は、第１配線２０に比べて小さな面積でワイヤ接合領域２３に対向する線状に形成されている。したがって、ワイヤ接合領域２３の内方領域において、第２配線２１の幅方向側方（図１では、両側方）には最上層間膜４の一部が選択的に入り込んでいて、第１配線２０および第２配線２１と同一面内において最上層間膜４がワイヤ接合領域２３に対向している。
最上層間膜４は、たとえば、酸化シリコン（ＳｉＯ２）等の絶縁材料からなる。最上層間膜４には、その厚さ方向に貫通して第１配線２０に電気的に接続された複数のビア２４が埋め込まれている。複数のビア２４は、たとえば、第１配線２０上に行列状に配列されている。各ビア２４は、たとえば、タングステン（Ｗ）からなる。また、最上層間膜４の厚さは、たとえば、１０８００Å〜１３２００Åである。
最上バリア膜５は、下側Ｔｉ層２５と、本発明の窒化チタン層の一例としてのＴｉＮ層２６と、上側Ｔｉ層２７とを含む。
下側Ｔｉ層２５およびＴｉＮ層２６は、ビア２４と最上層間膜４との間に設けられている。具体的には、最上層間膜４に接するように下側Ｔｉ層２５が配置されている。この下側Ｔｉ層２５は、側部で最上層間膜４に接し、底部で第２バリア膜３５のＴｉＮ層３７に接している。また、ＴｉＮ層２６は、下側Ｔｉ層２５とビア２４との間に配置されている。そして、ＴｉＮ層２６の内側にビア２４が埋め込まれている。また、下側Ｔｉ層２５およびＴｉＮ層２６は、最上層間膜４の表面２８に沿って第１配線２０および第２配線２１に跨って配置されている。これにより、下側Ｔｉ層２５およびＴｉＮ層２６は、ワイヤ接合領域２３において第１配線２０および第２配線２１を覆っている。下側Ｔｉ層２５の厚さは、たとえば、９０Å〜１１０Åであり、ＴｉＮ層２６の厚さは、８００Å以上であり、好ましくは、１２００Å以上、さらに好ましくは、１２００Å〜１６００Åである。
下側Ｔｉ層２５およびＴｉＮ層２６は、ビア２４と最上層間膜４との間に設けられている。具体的には、最上層間膜４に接するように下側Ｔｉ層２５が配置されている。この下側Ｔｉ層２５は、側部で最上層間膜４に接し、底部で第２バリア膜３５のＴｉＮ層３７に接している。また、ＴｉＮ層２６は、下側Ｔｉ層２５とビア２４との間に配置されている。そして、ＴｉＮ層２６の内側にビア２４が埋め込まれている。また、下側Ｔｉ層２５およびＴｉＮ層２６は、最上層間膜４の表面２８に沿って第１配線２０および第２配線２１に跨って配置されている。これにより、下側Ｔｉ層２５およびＴｉＮ層２６は、ワイヤ接合領域２３において第１配線２０および第２配線２１を覆っている。下側Ｔｉ層２５の厚さは、たとえば、９０Å〜１１０Åであり、ＴｉＮ層２６の厚さは、８００Å以上であり、好ましくは、１２００Å以上、さらに好ましくは、１２００Å〜１６００Åである。
上側Ｔｉ層２７は、ビア２４の上面を覆うように、ＴｉＮ層２６とパッドメタル６との間に設けられている。上側Ｔｉ層２７の厚さは、たとえば、１３５Å〜１６５Åである。
パッドメタル６は、アルミニウムからなり、たとえば、２５２００Å〜３０８００Åの厚さを有している。パッドメタル６の表面２２には、ボンディングワイヤ２９が接合されている。
パッドメタル６は、アルミニウムからなり、たとえば、２５２００Å〜３０８００Åの厚さを有している。パッドメタル６の表面２２には、ボンディングワイヤ２９が接合されている。
ボンディングワイヤ２９は、たとえば、銅（たとえば、純度９９．９９９９％（６Ｎ）以上、純度９９．９９％（４Ｎ）以上といった高純度銅等であり、微量の不純物を含む場合はある）からなる。ボンディングワイヤ２９は、たとえば、９０ｍＡ〜１２０ｍＡの超音波印加によって、パッドメタル６に接合される。ワイヤ接合領域２３は、超音波の印加後、ボンディングワイヤ２９におけるパッドメタル６と接合された領域である。この実施形態では、ワイヤ接合領域２３のサイズφ１（ボンディングワイヤ２９のボールサイズ）は、たとえば、７０μｍ〜８０μｍである。また、ボンディングワイヤ２９のワイヤ径φ２は、たとえば、３０μｍ〜３５μｍである。
次に、第２メタル層１１の形成後、パッドメタル６を形成するまでの工程を説明する。
図３Ａ〜図３Ｅは、パッドメタル６の形成に関連する工程を工程順に説明するための断面図である。
まず、図３Ａに示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法によって、第２メタル層１１（第２バリア膜３５）上に最上層間膜４が積層される。次に、最上層間膜４を選択的にエッチングすることによって、第１配線２０（図示せず）を選択的に露出させる複数のビアホール３０が形成される。
図３Ａ〜図３Ｅは、パッドメタル６の形成に関連する工程を工程順に説明するための断面図である。
まず、図３Ａに示すように、たとえばＣＶＤ（Chemical Vapor Deposition）法によって、第２メタル層１１（第２バリア膜３５）上に最上層間膜４が積層される。次に、最上層間膜４を選択的にエッチングすることによって、第１配線２０（図示せず）を選択的に露出させる複数のビアホール３０が形成される。
次に、図３Ｂに示すように、たとえばスパッタ法によって、チタン材料および窒化チタン材料がビアホール３０の内面および最上層間膜４の表面２８に堆積される。これにより、下側Ｔｉ層２５およびＴｉＮ層２６が形成される。
次に、図３Ｃに示すように、たとえばＣＶＤ法によって、タングステン材料３１が最上層間膜４の表面２８に堆積される。この堆積は、タングステン材料３１がビアホール３０を埋戻し、最上層間膜４の表面２８を覆うまで続けられる。
次に、図３Ｃに示すように、たとえばＣＶＤ法によって、タングステン材料３１が最上層間膜４の表面２８に堆積される。この堆積は、タングステン材料３１がビアホール３０を埋戻し、最上層間膜４の表面２８を覆うまで続けられる。
次に、図３Ｄに示すように、たとえばエッチバックによって、エッチバック面がＴｉＮ層２６と面一になるまで、タングステン材料３１が研磨される。これによって、ビアホール３０（下側Ｔｉ層２５およびＴｉＮ層２６の内側）に埋め込まれたビア２４が形成される。
次に、図３Ｅに示すように、たとえばスパッタ法によって、上側Ｔｉ層２７およびパッドメタル６が順に積層される。その後、たとえばＲＩＥ（Reactive Ion Etching）によって、パッドメタル６がパターニングされる。
次に、図３Ｅに示すように、たとえばスパッタ法によって、上側Ｔｉ層２７およびパッドメタル６が順に積層される。その後、たとえばＲＩＥ（Reactive Ion Etching）によって、パッドメタル６がパターニングされる。
以上の工程を経て、図１および図２に示す半導体装置１が得られる。
この半導体装置１によれば、第１配線２０がワイヤ接合領域２３に対して面状で対向しているのに対し、第２配線２１は、ワイヤ接合領域２３に対して線状に対向している。そのため、ワイヤ接合領域２３の内方領域において、第２配線２１の幅方向両側方に最上層間膜４の一部が選択的に入り込んでいて、第１配線２０および第２配線２１と同一面内において最上層間膜４がワイヤ接合領域２３に対向している。さらに、第１配線２０上には、複数のビア２４が配列されているのに対し、第２配線２１上にはビア２４が配列されていない。
この半導体装置１によれば、第１配線２０がワイヤ接合領域２３に対して面状で対向しているのに対し、第２配線２１は、ワイヤ接合領域２３に対して線状に対向している。そのため、ワイヤ接合領域２３の内方領域において、第２配線２１の幅方向両側方に最上層間膜４の一部が選択的に入り込んでいて、第１配線２０および第２配線２１と同一面内において最上層間膜４がワイヤ接合領域２３に対向している。さらに、第１配線２０上には、複数のビア２４が配列されているのに対し、第２配線２１上にはビア２４が配列されていない。
したがって、ワイヤ接合領域２３の直下の領域（下地）では、第１配線２０および第２配線２１に対応するアルミニウム領域、最上層間膜４に対応する酸化シリコン領域の複数の領域が不規則に分布していて、その材質が不均質になっている。そのため、ボンディングワイヤ２９に超音波を印加した際、たとえば、アルミニウムに比べて硬くて脆い酸化シリコンが大部分を占める第２配線２１の直上領域に偏って、パッドメタル６から下方にクラックが入りやすくなっている。
しかしながら、この半導体装置１によれば、パッドメタル６と下層配線パターン３との間に８００Å以上の厚さを有するＴｉＮ層２６が配置されているため、パッドメタル６にワイヤを接合する際に超音波を印加しても、パッドメタル６直下のクラックの発生を防止することができる。その結果、ショート不良の発生を防止できるので、信頼性を向上させることができる。
その結果、従来の金ボンディングワイヤ（金または金の合金等）を、それに比べて硬い銅ボンディングワイヤに置き換えることができる。そして、電気導電性の高い銅ボンディングワイヤを用いることによって、ボンディングワイヤ２９に効率よく電流を流すことができる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
以上、本発明の実施形態について説明したが、本発明は、さらに他の形態で実施することもできる。
たとえば、ボンディングワイヤ２９は、金ボンディングワイヤであってもよい。
また、前述の実施形態では、下層配線パターン３が２層構造である場合を一例として挙げたが、下層配線パターン３は、単層構造、３層構造、４層構造およびそれ以上の多層構造であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、前述の実施形態では、下層配線パターン３が２層構造である場合を一例として挙げたが、下層配線パターン３は、単層構造、３層構造、４層構造およびそれ以上の多層構造であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
次に、本発明のクラック発生防止の効果を実施例によって確認した。なお、本発明は、下記の実施例によって限定されるものではない。
図１および図２の構造の半導体装置１において、最上バリア膜５のＴｉＮ層２６の厚さのみ異なるものを６種類作製した（半導体装置♯１〜６）。これらの半導体装置♯１〜６において、下側Ｔｉ層２５の厚さは１５０Å、上側Ｔｉ層２７の厚さは１００Å、パッドメタル６（ＴＯＰ）の厚さは２８０００Åとした。
図１および図２の構造の半導体装置１において、最上バリア膜５のＴｉＮ層２６の厚さのみ異なるものを６種類作製した（半導体装置♯１〜６）。これらの半導体装置♯１〜６において、下側Ｔｉ層２５の厚さは１５０Å、上側Ｔｉ層２７の厚さは１００Å、パッドメタル６（ＴＯＰ）の厚さは２８０００Åとした。
次に、各半導体装置♯１〜６のパッドメタル６に、６種類の超音波印加によって、ワイヤ径φ２＝３５μｍの銅ボンディングワイヤ２９を接合した。６種類の超音波は、それぞれ９０ｍＡ、１００ｍＡ、１０５ｍＡ、１１０ｍＡおよび１２０ｍＡとした。そして、銅ボンディングワイヤ２９の接合後、各半導体装置♯１〜６のパッドメタル６直下に、第１配線２０および第２配線２１のパターンに沿うクラック（パターンクラック）が発生しているか否か、また発生している場合はその割合を調べた。結果を表１および図４，５に示す。
表１および図４，５によれば、ＴｉＮ層２６が８００Å、１０００Å、１２００Å、１４００Åおよび１６００Åの半導体装置♯２〜６では、パターンクラックの発生を防止できることがわかった（０．００％）。とりわけ、ＴｉＮ層２６が１２００Å、１４００Åおよび１６００Åの半導体装置♯４〜６では、超音波の大きさに関わらず、パターンクラックが全く発生していないことがわかった（０．００％）。
一方、ＴｉＮ層２６が４００Åの半導体装置♯１では、超音波の大きさがいくらであってもパターンクラックが発生していることがわかった（≠０．００％）。
１ 半導体装置
２ 半導体基板
３ 下層配線パターン
４ 最上層間膜
５ 最上バリア膜
６ パッドメタル
８ 第１層間膜
９ 第１メタル層
１０ 第２層間膜
１１ 第２メタル層
２０ 第１配線
２１ 第２配線
２３ ワイヤ接合領域
２４ ビア
２６ ＴｉＮ層
２９ ボンディングワイヤ
２ 半導体基板
３ 下層配線パターン
４ 最上層間膜
５ 最上バリア膜
６ パッドメタル
８ 第１層間膜
９ 第１メタル層
１０ 第２層間膜
１１ 第２メタル層
２０ 第１配線
２１ 第２配線
２３ ワイヤ接合領域
２４ ビア
２６ ＴｉＮ層
２９ ボンディングワイヤ
Claims (7)
- 半導体素子が形成された半導体基板と、
同一面内に互いに分離して配置された第１配線および第２配線を含み、前記第１配線および前記第２配線が互いに異なる電位に固定される下層配線パターンと、
前記下層配線パターン上に配置された最上層間膜と、
前記第１配線および前記第２配線を覆うように前記最上層間膜上に配置され、８００Å以上の厚さを有する窒化チタン層と、
前記窒化チタン層上に配置されたパッドメタルと、
前記パッドメタルに接合されたボンディングワイヤとを含み、
前記パッドメタルは、前記ボンディングワイヤが接合されたワイヤ接合領域を含み、
前記第１配線および前記第２配線は、前記ワイヤ接合領域に対して互いに異なる平面形状かつ互いに異なる面積で対向している、半導体装置。 - 前記下層配線パターンは、複数の配線層が層間膜を介して積層された多層配線構造を有しており、
前記第１配線および前記第２配線は、最上位の前記配線層に配置されている、請求項１に記載の半導体装置。 - 前記半導体装置は、前記最上層間膜を貫通して形成され、前記窒化チタン層と前記第１配線とを接続するビアを含み、
前記第１配線は、前記ビアを介して前記パッドメタルと電気的に接続され、
前記第２配線は、前記パッドメタルと絶縁されている、請求項２に記載の半導体装置。 - 前記パッドメタルは、アルミニウムからなる、請求項１〜３のいずれか一項に記載の半導体装置。
- 前記第１配線および前記第２配線は、アルミニウムからなる、請求項１〜４のいずれか一項に記載の半導体装置。
- 前記最上層間膜は、酸化シリコンからなる、請求項１〜５のいずれか一項に記載の半導体装置。
- 前記ボンディングワイヤは、７０μｍ〜８０μｍのボールサイズを有する銅ボンディングワイヤを含む、請求項１〜６のいずれか一項に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012217584A JP6074984B2 (ja) | 2012-09-28 | 2012-09-28 | 半導体装置 |
| US14/036,304 US9331008B2 (en) | 2012-09-28 | 2013-09-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012217584A JP6074984B2 (ja) | 2012-09-28 | 2012-09-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2014072386A JP2014072386A (ja) | 2014-04-21 |
| JP6074984B2 true JP6074984B2 (ja) | 2017-02-08 |
Family
ID=50384408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012217584A Active JP6074984B2 (ja) | 2012-09-28 | 2012-09-28 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9331008B2 (ja) |
| JP (1) | JP6074984B2 (ja) |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2786549B2 (ja) * | 1991-04-26 | 1998-08-13 | 新日本製鐵株式会社 | 半導体素子への銅細線の接合方法 |
| JP2000208441A (ja) | 1999-01-08 | 2000-07-28 | Seiko Epson Corp | 半導体装置の製造方法 |
| JP2002076051A (ja) | 2000-09-01 | 2002-03-15 | Nec Corp | 半導体装置のボンディングパッド構造及びボンディング方法 |
| JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP4979154B2 (ja) * | 2000-06-07 | 2012-07-18 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2002198374A (ja) * | 2000-10-16 | 2002-07-12 | Sharp Corp | 半導体装置およびその製造方法 |
| JP2003209134A (ja) * | 2002-01-11 | 2003-07-25 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JP2003289104A (ja) * | 2002-03-28 | 2003-10-10 | Ricoh Co Ltd | 半導体装置の保護回路及び半導体装置 |
| JP3967199B2 (ja) * | 2002-06-04 | 2007-08-29 | シャープ株式会社 | 半導体装置及びその製造方法 |
| JP4445189B2 (ja) * | 2002-08-29 | 2010-04-07 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP4489345B2 (ja) * | 2002-12-13 | 2010-06-23 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US8274160B2 (en) * | 2003-08-21 | 2012-09-25 | Intersil Americas Inc. | Active area bonding compatible high current structures |
| US7005369B2 (en) * | 2003-08-21 | 2006-02-28 | Intersil American Inc. | Active area bonding compatible high current structures |
| US7057296B2 (en) * | 2003-10-29 | 2006-06-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bonding pad structure |
| JP2005223123A (ja) * | 2004-02-05 | 2005-08-18 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US20120153444A1 (en) * | 2009-06-18 | 2012-06-21 | Rohm Co., Ltd | Semiconductor device |
| JP5485132B2 (ja) * | 2010-12-28 | 2014-05-07 | パナソニック株式会社 | 半導体装置 |
-
2012
- 2012-09-28 JP JP2012217584A patent/JP6074984B2/ja active Active
-
2013
- 2013-09-25 US US14/036,304 patent/US9331008B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20140091464A1 (en) | 2014-04-03 |
| JP2014072386A (ja) | 2014-04-21 |
| US9331008B2 (en) | 2016-05-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6330151B2 (ja) | 半導体装置及びその製造方法 | |
| JP6212720B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63283040A (ja) | 半導体装置 | |
| JP6040456B2 (ja) | 半導体装置およびその製造方法 | |
| TWI546872B (zh) | 電子元件與半導體元件 | |
| JP2010171386A (ja) | 半導体装置及びその製造方法 | |
| JP2011527830A5 (ja) | ||
| JP5214913B2 (ja) | 半導体装置 | |
| US20080296772A1 (en) | Semicondutor device | |
| JP2004022869A (ja) | 半導体装置 | |
| JP2008091457A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP5078823B2 (ja) | 半導体装置 | |
| JP6074984B2 (ja) | 半導体装置 | |
| JP6221074B2 (ja) | 半導体装置 | |
| JP2005116788A (ja) | 半導体装置 | |
| KR20100070633A (ko) | 반도체 소자의 본딩 패드 구조 및 그의 제조방법 | |
| JP2013118310A (ja) | 半導体装置 | |
| JP2007173419A (ja) | 半導体装置 | |
| JP2013115285A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP6435562B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2009060034A (ja) | 半導体装置 | |
| TWI587418B (zh) | 半導體裝置及其製造方法 | |
| JP2008124070A (ja) | 半導体装置 | |
| JP2016058630A (ja) | 半導体装置の製造方法 | |
| JP2009130312A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20150914 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160623 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160623 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160822 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20161215 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20161226 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6074984 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |