JP2003198265A - 差動信号受信回路 - Google Patents
差動信号受信回路Info
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- JP2003198265A JP2003198265A JP2001392897A JP2001392897A JP2003198265A JP 2003198265 A JP2003198265 A JP 2003198265A JP 2001392897 A JP2001392897 A JP 2001392897A JP 2001392897 A JP2001392897 A JP 2001392897A JP 2003198265 A JP2003198265 A JP 2003198265A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45475—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using IC blocks as the active amplifying circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45138—Two or more differential amplifiers in IC-block form are combined, e.g. measuring amplifiers
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- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 ＤＶＩ規格による信号伝送において用いられ
るＴＭＤＳ伝送方式のレシーバ等において、伝送系にお
ける反射やノイズによって小振幅の差動信号の振幅が揺
らぐ場合に、出力信号のジッタを従来よりも低減するこ
とのできる差動信号受信回路を提供する。 【解決手段】 この差動信号受信回路は、差動信号を受
信し、受信された差動信号の直流レベルを変換する直流
レベル変換回路１０と、直流レベル変換回路から出力さ
れた差動信号をそれぞれ所定の増幅率で増幅する直列接
続された複数段の増幅回路２１〜２３とを具備する。
るＴＭＤＳ伝送方式のレシーバ等において、伝送系にお
ける反射やノイズによって小振幅の差動信号の振幅が揺
らぐ場合に、出力信号のジッタを従来よりも低減するこ
とのできる差動信号受信回路を提供する。 【解決手段】 この差動信号受信回路は、差動信号を受
信し、受信された差動信号の直流レベルを変換する直流
レベル変換回路１０と、直流レベル変換回路から出力さ
れた差動信号をそれぞれ所定の増幅率で増幅する直列接
続された複数段の増幅回路２１〜２３とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に差動信号
受信回路に関し、特に、ディスプレイ・インターフェー
スの標準規格であるＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕ
ａｌ Ｉｎｔｅｒｆａｃｅ）規格による信号伝送におい
て用いられるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎ
ｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａ
ｌ）伝送方式によるレシーバにおいて、小振幅差動クロ
ック信号や差動データを受信するために用いられる差動
信号受信回路に関する。
受信回路に関し、特に、ディスプレイ・インターフェー
スの標準規格であるＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕ
ａｌ Ｉｎｔｅｒｆａｃｅ）規格による信号伝送におい
て用いられるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎ
ｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａ
ｌ）伝送方式によるレシーバにおいて、小振幅差動クロ
ック信号や差動データを受信するために用いられる差動
信号受信回路に関する。
【０００２】
【従来の技術】ＤＶＩ規格は、例えば、５ｍ以上も離れ
たパーソナルコンピュータとディスプレイ装置との間で
画像情報を伝送することが可能なインターフェース規格
である。ＤＶＩ規格として、ＲＧＢ（赤、緑、青）の３
つの差動データチャンネルと１つの差動クロックチャン
ネルとを用いたＴＭＤＳ伝送方式が使用される。
たパーソナルコンピュータとディスプレイ装置との間で
画像情報を伝送することが可能なインターフェース規格
である。ＤＶＩ規格として、ＲＧＢ（赤、緑、青）の３
つの差動データチャンネルと１つの差動クロックチャン
ネルとを用いたＴＭＤＳ伝送方式が使用される。
【０００３】ＴＭＤＳ伝送方式のレシーバにおいては、
長距離伝送の結果生じる振幅の揺らぎによる差動クロッ
ク信号や差動データのジッタを最小にして、正しいデー
タを抽出しなければならない。従来のＴＭＤＳレシーバ
においては、受信した小振幅の差動信号を、１段の差動
アンプを用いてフルスイングまで増幅していた。
長距離伝送の結果生じる振幅の揺らぎによる差動クロッ
ク信号や差動データのジッタを最小にして、正しいデー
タを抽出しなければならない。従来のＴＭＤＳレシーバ
においては、受信した小振幅の差動信号を、１段の差動
アンプを用いてフルスイングまで増幅していた。
【０００４】
【発明が解決しようとする課題】しかしながら、伝送系
における反射やノイズによって小振幅の差動信号の振幅
が揺らぐ場合には、差動アンプのゲインが変化して出力
遅延時間が大きく変化し、差動アンプから出力される信
号に大きなジッタが発生していた。
における反射やノイズによって小振幅の差動信号の振幅
が揺らぐ場合には、差動アンプのゲインが変化して出力
遅延時間が大きく変化し、差動アンプから出力される信
号に大きなジッタが発生していた。
【０００５】そこで、上記の点に鑑み、本発明は、ＤＶ
Ｉ規格による信号伝送において用いられるＴＭＤＳ伝送
方式のレシーバ等において、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らぐ場合に、出
力信号のジッタを従来よりも低減することのできる差動
信号受信回路を提供することを目的とする。
Ｉ規格による信号伝送において用いられるＴＭＤＳ伝送
方式のレシーバ等において、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らぐ場合に、出
力信号のジッタを従来よりも低減することのできる差動
信号受信回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る差動信号受信回路は、差動信号を受信
し、受信された差動信号の直流レベルを変換する直流レ
ベル変換回路と、直流レベル変換回路から出力された差
動信号をそれぞれ所定の増幅率で増幅する直列接続され
た複数段の増幅回路とを具備する。
め、本発明に係る差動信号受信回路は、差動信号を受信
し、受信された差動信号の直流レベルを変換する直流レ
ベル変換回路と、直流レベル変換回路から出力された差
動信号をそれぞれ所定の増幅率で増幅する直列接続され
た複数段の増幅回路とを具備する。
【０００７】この差動信号受信回路は、最終段の増幅回
路から出力された少なくとも１つの信号に基づいて、ハ
イレベル又はローレベルの論理値を出力する出力回路を
さらに具備するようにしても良い。
路から出力された少なくとも１つの信号に基づいて、ハ
イレベル又はローレベルの論理値を出力する出力回路を
さらに具備するようにしても良い。
【０００８】ここで、各段の増幅回路が、差動信号を入
力して増幅し、増幅された差動信号を出力するようにし
ても良い。また、複数段の増幅回路における増幅率が互
いにほぼ等しく設定されることが望ましい。
力して増幅し、増幅された差動信号を出力するようにし
ても良い。また、複数段の増幅回路における増幅率が互
いにほぼ等しく設定されることが望ましい。
【０００９】上記のように構成した本発明に係る差動信
号受信回路によれば、受信された差動信号を複数段の増
幅回路によって増幅するので、増幅回路におけるトータ
ルの出力遅延時間が従来よりも減少する。従って、伝送
系における反射やノイズによって差動信号の振幅が揺ら
いでも、差動信号受信回路における出力遅延時間の変動
が小さくなり、出力信号のジッタを低減することができ
る。
号受信回路によれば、受信された差動信号を複数段の増
幅回路によって増幅するので、増幅回路におけるトータ
ルの出力遅延時間が従来よりも減少する。従って、伝送
系における反射やノイズによって差動信号の振幅が揺ら
いでも、差動信号受信回路における出力遅延時間の変動
が小さくなり、出力信号のジッタを低減することができ
る。
【００１０】
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１に、本実施形態に係
る差動信号受信回路の構成を示す。この差動信号受信回
路は、受信された差動信号の直流レベルを変換する直流
レベル変換回路１０と、直流レベル変換回路１０から出
力された差動信号をそれぞれ所定の増幅率で増幅する直
列接続された複数段（本実施形態においては３段）の増
幅回路２１〜２３と、最終段の増幅回路２３から出力さ
れた少なくとも１つの信号に基づいてハイレベル又はロ
ーレベルの論理値を出力する出力回路３０とを含んでい
る。
実施の形態について説明する。図１に、本実施形態に係
る差動信号受信回路の構成を示す。この差動信号受信回
路は、受信された差動信号の直流レベルを変換する直流
レベル変換回路１０と、直流レベル変換回路１０から出
力された差動信号をそれぞれ所定の増幅率で増幅する直
列接続された複数段（本実施形態においては３段）の増
幅回路２１〜２３と、最終段の増幅回路２３から出力さ
れた少なくとも１つの信号に基づいてハイレベル又はロ
ーレベルの論理値を出力する出力回路３０とを含んでい
る。
【００１１】直流レベル変換回路１０は、ＴＭＤＳ伝送
方式で伝送された小振幅の差動信号（差動クロック信号
又は差動データ）を差動入力端子を介して受信し、受信
された差動信号の直流レベルを、増幅回路２１〜２３に
よって増幅するのに適した直流レベルに変換する。
方式で伝送された小振幅の差動信号（差動クロック信号
又は差動データ）を差動入力端子を介して受信し、受信
された差動信号の直流レベルを、増幅回路２１〜２３に
よって増幅するのに適した直流レベルに変換する。
【００１２】第１段の増幅回路２１は、直流レベル変換
回路１０から出力された差動信号を増幅率Ｇ1で増幅す
る差動アンプである。また、第２段の増幅回路２２は、
第１段の増幅回路２１から出力された差動信号を増幅率
Ｇ2で増幅する差動アンプである。さらに、第３段の増
幅回路２３は、第２段の増幅回路２２から出力された差
動信号を増幅率Ｇ3で増幅する差動アンプである。
回路１０から出力された差動信号を増幅率Ｇ1で増幅す
る差動アンプである。また、第２段の増幅回路２２は、
第１段の増幅回路２１から出力された差動信号を増幅率
Ｇ2で増幅する差動アンプである。さらに、第３段の増
幅回路２３は、第２段の増幅回路２２から出力された差
動信号を増幅率Ｇ3で増幅する差動アンプである。
【００１３】このように、全体として必要な増幅率を複
数段の増幅回路に分散させることによって、増幅回路に
おけるトータルの出力遅延時間を短縮させることができ
る。増幅回路の数を増やせばトータルの出力遅延時間は
さらに短縮されるが、改善率は落ちて来るので、本実施
形態における様に３段程度の構成とするのが妥当である
と考えられる。ここで、複数段の増幅回路における増幅
率を互いに等しく設定した場合に、トータルの出力遅延
時間を最小にすることができる。従って、本実施形態に
おいては、増幅回路２１〜２３における増幅率Ｇ1、
Ｇ2、Ｇ3を、ほぼ等しく設定することが望ましい。
数段の増幅回路に分散させることによって、増幅回路に
おけるトータルの出力遅延時間を短縮させることができ
る。増幅回路の数を増やせばトータルの出力遅延時間は
さらに短縮されるが、改善率は落ちて来るので、本実施
形態における様に３段程度の構成とするのが妥当である
と考えられる。ここで、複数段の増幅回路における増幅
率を互いに等しく設定した場合に、トータルの出力遅延
時間を最小にすることができる。従って、本実施形態に
おいては、増幅回路２１〜２３における増幅率Ｇ1、
Ｇ2、Ｇ3を、ほぼ等しく設定することが望ましい。
【００１４】出力回路３０は、最終段の増幅回路２３に
よって増幅された差動信号の一方をハイレベル又はロー
レベルの論理値に変換し、この論理値をシングルエンド
の出力信号として出力端子に出力する。
よって増幅された差動信号の一方をハイレベル又はロー
レベルの論理値に変換し、この論理値をシングルエンド
の出力信号として出力端子に出力する。
【００１５】図２に、本実施形態に係る差動信号受信回
路の出力遅延特性を、従来例と比較して示す。図２にお
いて、横軸は、入力差動信号の振幅を表しており、縦軸
は、この入力差動信号をフルスイングまで増幅する場合
の出力遅延時間を示している。実線は、本実施形態に係
る差動信号受信回路の特性であり、点線は、従来の差動
信号受信回路の特性である。
路の出力遅延特性を、従来例と比較して示す。図２にお
いて、横軸は、入力差動信号の振幅を表しており、縦軸
は、この入力差動信号をフルスイングまで増幅する場合
の出力遅延時間を示している。実線は、本実施形態に係
る差動信号受信回路の特性であり、点線は、従来の差動
信号受信回路の特性である。
【００１６】ＴＭＤＳ伝送方式において、差動信号受信
回路に入力される差動信号の振幅は、標準的には５００
ｍＶP-P程度であると見込まれるが、伝送路の長さの違
い等に対応するために、１５０〜１２００ｍＶP-Pと広
い範囲の規格が規定されている。一方、出力信号はフル
スイングの状態であるので、入力差動信号の大きさによ
って増幅回路の増幅率が変化してしまう。
回路に入力される差動信号の振幅は、標準的には５００
ｍＶP-P程度であると見込まれるが、伝送路の長さの違
い等に対応するために、１５０〜１２００ｍＶP-Pと広
い範囲の規格が規定されている。一方、出力信号はフル
スイングの状態であるので、入力差動信号の大きさによ
って増幅回路の増幅率が変化してしまう。
【００１７】従来の差動信号受信回路において、１段の
差動アンプを用いて小振幅の差動信号をフルスイングま
で増幅する場合には、この差動アンプにおける増幅率が
大きくなり、それに伴い出力遅延時間も大きくなる。従
って、図２に示すように、入力差動信号の振幅が１５０
ｍＶP-Pの場合の出力遅延時間ＤMAX１と、入力差動信号
の振幅が１２００ｍＶP-Pの場合の出力遅延時間ＤMIN１
との間には、大きな差を生じることになる。その結果、
伝送系における反射やノイズによって小振幅の差動信号
の振幅が揺らぐ場合に、出力遅延時間が大きく変化し
て、差動アンプから出力される信号に大きなジッタが発
生していた。
差動アンプを用いて小振幅の差動信号をフルスイングま
で増幅する場合には、この差動アンプにおける増幅率が
大きくなり、それに伴い出力遅延時間も大きくなる。従
って、図２に示すように、入力差動信号の振幅が１５０
ｍＶP-Pの場合の出力遅延時間ＤMAX１と、入力差動信号
の振幅が１２００ｍＶP-Pの場合の出力遅延時間ＤMIN１
との間には、大きな差を生じることになる。その結果、
伝送系における反射やノイズによって小振幅の差動信号
の振幅が揺らぐ場合に、出力遅延時間が大きく変化し
て、差動アンプから出力される信号に大きなジッタが発
生していた。
【００１８】一方、本実施形態に係る差動信号受信回路
において、３段の差動アンプを用いて小振幅の差動信号
をフルスイングまで増幅する場合には、各差動アンプに
おける増幅率が小さくなり、これに伴いトータルの出力
遅延時間が従来よりも小さくなる。従って、図２に示す
ように、入力差動信号の振幅が１５０ｍＶP-Pの場合の
出力遅延時間ＤMAX２と、入力差動信号の振幅が１２０
０ｍＶP-Pの場合の出力遅延時間ＤMIN２との間の差が、
従来よりも小さくなる。その結果、伝送系における反射
やノイズによって小振幅の差動信号の振幅が揺らいで
も、出力遅延時間があまり変化せず、差動アンプから出
力される信号のジッタを低減することができる。
において、３段の差動アンプを用いて小振幅の差動信号
をフルスイングまで増幅する場合には、各差動アンプに
おける増幅率が小さくなり、これに伴いトータルの出力
遅延時間が従来よりも小さくなる。従って、図２に示す
ように、入力差動信号の振幅が１５０ｍＶP-Pの場合の
出力遅延時間ＤMAX２と、入力差動信号の振幅が１２０
０ｍＶP-Pの場合の出力遅延時間ＤMIN２との間の差が、
従来よりも小さくなる。その結果、伝送系における反射
やノイズによって小振幅の差動信号の振幅が揺らいで
も、出力遅延時間があまり変化せず、差動アンプから出
力される信号のジッタを低減することができる。
【００１９】本実施形態に係る差動信号受信回路の具体
的な回路例について、図３を参照しながら説明する。図
３において、バイアス発生回路１は、Ｐチャネルトラン
ジスタＱＰ１及びＮチャネルトランジスタＱＮ１〜ＱＮ
３によって構成され、イネーブル信号ＥＮに応じて直流
レベル変換回路１０にバイアス電流を供給する。
的な回路例について、図３を参照しながら説明する。図
３において、バイアス発生回路１は、Ｐチャネルトラン
ジスタＱＰ１及びＮチャネルトランジスタＱＮ１〜ＱＮ
３によって構成され、イネーブル信号ＥＮに応じて直流
レベル変換回路１０にバイアス電流を供給する。
【００２０】直流レベル変換回路１０において、Ｎチャ
ネルトランジスタＱＮ４及びＱＮ５のゲートに、差動入
力端子から差動信号が入力される。Ｎチャネルトランジ
スタＱＮ６及びＱＮ７は、バイアス発生回路１のトラン
ジスタＱＮ２及びＱＮ３とカレントミラーを構成してお
り、イネーブル信号ＥＮに応じてトランジスタＱＮ４に
バイアス電流を流す。同様に、Ｎチャネルトランジスタ
ＱＮ８及びＱＮ９は、バイアス発生回路１のトランジス
タＱＮ２及びＱＮ３とカレントミラーを構成しており、
イネーブル信号ＥＮに応じてトランジスタＱＮ５にバイ
アス電流を流す。これにより、トランジスタＱＮ４及び
ＱＮ５は、１組のソースフォロワとして動作し、入力さ
れた差動信号の直流レベルを変換して、それぞれのソー
スから出力する。
ネルトランジスタＱＮ４及びＱＮ５のゲートに、差動入
力端子から差動信号が入力される。Ｎチャネルトランジ
スタＱＮ６及びＱＮ７は、バイアス発生回路１のトラン
ジスタＱＮ２及びＱＮ３とカレントミラーを構成してお
り、イネーブル信号ＥＮに応じてトランジスタＱＮ４に
バイアス電流を流す。同様に、Ｎチャネルトランジスタ
ＱＮ８及びＱＮ９は、バイアス発生回路１のトランジス
タＱＮ２及びＱＮ３とカレントミラーを構成しており、
イネーブル信号ＥＮに応じてトランジスタＱＮ５にバイ
アス電流を流す。これにより、トランジスタＱＮ４及び
ＱＮ５は、１組のソースフォロワとして動作し、入力さ
れた差動信号の直流レベルを変換して、それぞれのソー
スから出力する。
【００２１】第１段の増幅回路２１は、直流レベル変換
回路１０から出力された差動信号を増幅する差動アンプ
である。この差動アンプは、差動信号がゲートに印加さ
れるＮチャネルトランジスタＱＮ１２及びＱＮ１３と、
これらのトランジスタの出力電流の負荷となるＮチャネ
ルトランジスタＱＮ１０及びＱＮ１１と、イネーブル信
号ＥＮに応じて第１段の増幅回路２１を活性化させるＮ
チャネルトランジスタＱＮ１４とを有している。
回路１０から出力された差動信号を増幅する差動アンプ
である。この差動アンプは、差動信号がゲートに印加さ
れるＮチャネルトランジスタＱＮ１２及びＱＮ１３と、
これらのトランジスタの出力電流の負荷となるＮチャネ
ルトランジスタＱＮ１０及びＱＮ１１と、イネーブル信
号ＥＮに応じて第１段の増幅回路２１を活性化させるＮ
チャネルトランジスタＱＮ１４とを有している。
【００２２】第２段の増幅回路２２は、第１段の増幅回
路２１から出力された差動信号を反転及び非反転で増幅
する第１及び第２の差動アンプを含んでいる。各々の差
動アンプは、差動信号がゲートに印加されるＮチャネル
トランジスタＱＮ１５及びＱＮ１６と、これらのトラン
ジスタの出力電流の負荷となるＰチャネルトランジスタ
ＱＰ３及びＱＰ４と、イネーブル信号ＥＮに応じてこの
差動アンプを活性化させるＮチャネルトランジスタＱＮ
１７及びＰチャネルトランジスタＱＰ２とを有してい
る。さらに、各々の差動アンプの出力には、リミッタ用
のＮチャネルトランジスタＱＮ１８が接続されている。
路２１から出力された差動信号を反転及び非反転で増幅
する第１及び第２の差動アンプを含んでいる。各々の差
動アンプは、差動信号がゲートに印加されるＮチャネル
トランジスタＱＮ１５及びＱＮ１６と、これらのトラン
ジスタの出力電流の負荷となるＰチャネルトランジスタ
ＱＰ３及びＱＰ４と、イネーブル信号ＥＮに応じてこの
差動アンプを活性化させるＮチャネルトランジスタＱＮ
１７及びＰチャネルトランジスタＱＰ２とを有してい
る。さらに、各々の差動アンプの出力には、リミッタ用
のＮチャネルトランジスタＱＮ１８が接続されている。
【００２３】第３段の増幅回路２３は、第２段の増幅回
路２２の第１及び第２の差動アンプから出力された差動
信号を増幅する差動アンプである。この差動アンプも、
第２段の増幅回路２２に含まれている各々の差動アンプ
と同様の構成である。
路２２の第１及び第２の差動アンプから出力された差動
信号を増幅する差動アンプである。この差動アンプも、
第２段の増幅回路２２に含まれている各々の差動アンプ
と同様の構成である。
【００２４】出力回路３０は、イネーブル信号と第３段
の増幅回路２３から出力された差動信号との論理積の反
転値を出力するＮＡＮＤ回路２と、ＮＡＮＤ回路２の出
力信号をバッファするための２段の反転回路３及び４と
を有している。これにより、第３段の増幅回路２３の出
力信号の振幅がフルスイングに至らなかった場合でも、
ＮＡＮＤ回路２において信号振幅がハイレベル又はロー
レベルの論理値まで増幅される。
の増幅回路２３から出力された差動信号との論理積の反
転値を出力するＮＡＮＤ回路２と、ＮＡＮＤ回路２の出
力信号をバッファするための２段の反転回路３及び４と
を有している。これにより、第３段の増幅回路２３の出
力信号の振幅がフルスイングに至らなかった場合でも、
ＮＡＮＤ回路２において信号振幅がハイレベル又はロー
レベルの論理値まで増幅される。
【００２５】
【発明の効果】以上述べた様に、本発明によれば、受信
された差動信号を複数段の増幅回路によって増幅するの
で、差動信号受信回路におけるトータルの遅延時間が従
来よりも減少する。従って、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らいでも、差動
信号受信回路における遅延時間の変動が小さくなり、出
力信号のジッタを低減することができる。
された差動信号を複数段の増幅回路によって増幅するの
で、差動信号受信回路におけるトータルの遅延時間が従
来よりも減少する。従って、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らいでも、差動
信号受信回路における遅延時間の変動が小さくなり、出
力信号のジッタを低減することができる。
【図１】 本発明の一実施形態に係る差動信号受信回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】 本発明の一実施形態に係る差動信号受信回路
の出力遅延特性を従来例と比較して示す図である。
の出力遅延特性を従来例と比較して示す図である。
【図３】 本発明の一実施形態に係る差動信号受信回路
の具体的な回路例を示す回路図である。
の具体的な回路例を示す回路図である。
１ バイアス発生回路
２ ＮＡＮＤ回路
３、４ 反転回路
１０ 直流レベル変換回路
２１〜２３ 増幅回路
３０ 出力回路
ＱＰ１〜ＱＰ４ Ｐチャネルトランジスタ
ＱＮ１〜ＱＮ１８ Ｎチャネルトランジスタ
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5J066 AA01 AA12 CA41 FA15 HA09
HA17 KA02 KA04 KA09 KA12
KA18 KA33 MA08 ND01 ND14
ND22 ND23 PD01 PD02 SA08
TA01 TA02
5J069 AA01 AA12 CA41 FA15 HA09
HA17 KA02 KA04 KA09 KA12
KA18 KA33 MA08 SA08 TA01
TA02
5J092 AA01 AA12 CA41 FA15 HA09
HA17 KA02 KA04 KA09 KA12
KA18 KA33 MA08 SA08 TA01
TA02
5J500 AA01 AA12 AC41 AF15 AH09
AH17 AK02 AK04 AK09 AK12
AK18 AK33 AM08 AS08 AS09
AT01 AT02 DN01 DN14 DN22
DN23 DP01 DP02
Claims (4)
- 【請求項１】 差動信号を受信し、受信された差動信号
の直流レベルを変換する直流レベル変換回路と、 前記直流レベル変換回路から出力された差動信号をそれ
ぞれ所定の増幅率で増幅する直列接続された複数段の増
幅回路と、を具備する差動信号受信回路。 - 【請求項２】 最終段の増幅回路から出力された少なく
とも１つの信号に基づいて、ハイレベル又はローレベル
の論理値を出力する出力回路をさらに具備する請求項１
記載の差動信号受信回路。 - 【請求項３】 各段の増幅回路が、差動信号を入力して
増幅し、増幅された差動信号を出力することを特徴とす
る請求項１又は２記載の差動信号受信回路。 - 【請求項４】 前記複数段の増幅回路における増幅率が
互いにほぼ等しく設定されている、請求項１〜３のいず
れか１項記載の差動信号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392897A JP2003198265A (ja) | 2001-12-25 | 2001-12-25 | 差動信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392897A JP2003198265A (ja) | 2001-12-25 | 2001-12-25 | 差動信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003198265A true JP2003198265A (ja) | 2003-07-11 |
Family
ID=27600023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001392897A Withdrawn JP2003198265A (ja) | 2001-12-25 | 2001-12-25 | 差動信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003198265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675323B2 (en) | 2006-01-27 | 2010-03-09 | Nec Electronics Corporation | Differential signal receiver |
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
-
2001
- 2001-12-25 JP JP2001392897A patent/JP2003198265A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675323B2 (en) | 2006-01-27 | 2010-03-09 | Nec Electronics Corporation | Differential signal receiver |
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
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Legal Events
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| A300 | Withdrawal of application because of no request for examination |
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