JP4056819B2 - 電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置 - Google Patents
電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
この発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用する電位差検出回路、この電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置に関する。
【０００２】
【従来の技術】
最近、製品のインターフェイスが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としては、ＵＳＢ１．１規格があったが、当該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２．０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、当該値が所定の閾値を超えている場合は、受信データに対して所定の信号再生処理を行い、閾値を超えていない場合は、受信データに対して当該信号再生処理を行わないようにしている。
【０００３】
図１３は、従来のＵＳＢ２．０規格に準拠した受信データ信号処理装置の例を示したブロック図である。
【０００４】
図１３に示す受信データ信号処理装置１００は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ１０１と、該ノーマルレシーバ１０１から出力された信号（ＯＵＴａ）に対して所定の処理を行って出力するディジタル信号処理回路１０２と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号を受信したか否かの検出を行う信号検出用レシーバ１０３とを備えている。
【０００５】
更に、信号検出用レシーバ１０３の出力信号ＯＵＴｂを積分して出力する積分回路１０４と、当該積分回路１０４の出力信号を波形整形して、ノーマルレシーバ１０１のイネーブル制御を行うためのレシーバイネーブル信号ＲＥを生成しノーマルレシーバ１０１に出力するシュミット回路１０５とを備えている。信号検出用レシーバ１０３、積分回路１０４及びシュミット回路１０５は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行い、当該検出結果に応じてノーマルレシーバ１０１の駆動制御を行うシリアルデータ検出回路１０６を構成している。
【０００６】
ＵＳＢ等のシステムでは、アイドル状態の時にはシリアル伝送線路ＤＰ、ＤＭの各ノードがロー（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１０１の出力は不安定状態になり、ディジタル信号処理回路１０２の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ１０３を設け、該信号検出用レシーバ１０３で信号を検出した期間のみ、ノーマルレシーバ１０１が作動するように制御する。このため、信号検出用レシーバ１０３には、閾値にオフセットを設けたものを使用する。
【０００７】
図１４は、図１３の各部の信号例を示したタイミングチャートである。信号検出用レシーバ１０３は、上記したように閾値レベルにオフセットが設けられたレシーバを用いている。そして、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、当該データ信号に応じたパルス信号を生成し出力信号ＯＵＴｂとして出力する。当該出力信号ＯＵＴｂは、積分回路１０４で積分された後、シュミット回路１０５で波形整形されて２値の信号に変換され、レシーバイネーブル信号ＲＥとしてノーマルレシーバ１０１に出力される。
【０００８】
すなわち、シリアルデータ検出回路１０６は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号ＲＥをハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシーバ１０１を作動させる。また、シリアルデータ検出回路１０６は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ１０１の動作を停止させる。
【０００９】
従来の信号検出用レシーバ１０３の回路構成例を図１５、図１６に示す。図１５の信号検出用レシーバ１０３は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１１１と１１２とを異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、ＰＭＯＳトランジスタ１１３のゲートには、一定のバイアス電圧が印加されている。
【００１０】
一方、図１６に示す他の回路例の信号検出用レシーバ１０３信号検出用レシーバ１０３では、ＰＭＯＳトランジスタである入力トランジスタ１２１と１２２は同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、定電流源１３０による定電流ｉａがＰＭＯＳトランジスタ１３１〜１３３によって加えられ、閾値にオフセットが設けられている。
【００１１】
【発明が解決しようとする課題】
しかし、図１５及び図１６に示すような構成では、プロセス、温度等の変動によって、信号検出用レシーバ１０３内のトランジスタの特性が変わり、オフセットが変動するという問題があった。このオフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、そうすると信号検出用レシーバ１０３の動作スピードが低下するという問題が発生する。また、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１２】
この発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、ＵＳＢ規格等に準拠したシリアルデータなどの２点間の電位差を検出する電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を使用した受信データ信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る電位差検出回路は、２点間の電位差を検出する回路において、所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１４】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１５】
また、前記信号検出回路部は、２点間の一方の第１の電位に対してオフセットを設け、他方の第２の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２の電位に対してオフセットを設け、前記第１の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成する。
【００１６】
また、前記信号検出回路は、対応する入力端に前記２点間の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成するとよい。
【００１７】
また、この発明のシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１８】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１９】
又、信号検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、他方の前記シリアルデータ信号の電位に対してオフセットを設け、前記一方のシリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成するとよい。
【００２０】
また、前記信号検出回路は、対応する入力端に前記相反する信号レベルを有する１対のシリアルデータ信号の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成することができる。
【００２１】
さらに、前記信号検出回路部は、所定の一方のシリアルデータに対してオフセットを設け、他方のシリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を保持して出力し、出力信号が電位差を検出したか否かを示す信号を出力するフリップフロップと、前記信号検出部の出力信号が所定時間以上同一電位になると当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成してもよい。
【００２２】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記信号検出部の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成できる。
【００２３】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２４】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２５】
一方、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成すればよい。
【００２６】
また、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成することもできる。
【００２７】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成することもできる。
【００２８】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出と、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成してもよい。
【００２９】
また、この発明の受信データ信号処理装置は、シリアル伝送線路から入力される相反する信号レベルを有する１対のシリアルデータ信号を２値の信号に変換して出力する信号検出部と、当該信号検出部から出力されるディジタル信号に対して所定の処理を行って出力するディジタル信号処理回路と、前記１対のシリアルデータ信号が入力されたか否かの検出を行い、当該シリアルデータ信号の入力が検出されると前記レシーバ回路を作動させるシリアルデータ検出回路とを備える高速シリアル通信システムにおける受信データ信号処理装置において、前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００３０】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
第１の実施形態
図１は、この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図１では、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００３２】
図１において、受信データ信号処理装置１は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ２と、このノーマルレシーバ２から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４とで構成されている。
【００３３】
この発明のシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００３４】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される信号検出部１１と、この信号検出部１１の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２と、を備えている。信号検出部１１は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ１１ａと、このレシーバ１１ａからの出力を２値信号に変換する出力バッファ回路１１ｂと備える。レシーバ１１ａは、閾値に所定のオフセットを有している。出力バッファ回路１１ｂは、後述するように２段のインバータ回路で構成されている。
【００３５】
Ｄフリップフロップ１２の出力端Ｑからノーマルレシーバ２の動作制御を行うためのレシーバイネーブル信号ＲＥが出力され、Ｄフリップフロップ１２のＤ入力端には電源電圧ＶＤＤが印加されている。
【００３６】
また、シリアルデータ検出回路４は、信号検出部１１の出力信号を積分する積分回路１３と、この積分回路１３から出力された信号の波形整形を行って出力するシュミット回路１４と、シュミット回路１４から入力される信号に応じてパルスを生成しＤフリップフロップ１２のリセット信号入力端Ｒに出力するパルス発生回路１５とを備えている。
【００３７】
更に、シリアルデータ検出回路４は、所定の基準電圧Ｖｒが反転入力端に与えられ、非反転入力端が設置され、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ１７と、このリファレンスレシーバ１７からの出力電圧（ＯＵＴ）と、後述するインバータスレッシュ電圧生成回路１６との電圧比較を行い、この比較結果に応じた電圧をレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力するオペアンプ１８とを備えている。
【００３８】
なお、パルス発生回路１５はリセット信号発生回路をなし、リファレンスレシーバ１７は差動増幅回路部をなし、インバータスレッシュ電圧生成回路１６及びオペアンプ１８はオフセット制御回路部をなす。
【００３９】
レシーバ１１ａにおいて、非反転入力端にはシリアル伝送線路ＤＰが、反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続され、出力端は出力バッファ回路１１ｂのインバータの入力部に接続されている。出力バッファ回路１１ｂの出力はＤフリップフロップ１２と積分回路１３に接続されている。
【００４０】
リファレンスレシーバ１７において、反転入力端には基準電圧Ｖｒが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ１７の出力電圧ＯＵＴは、オペアンプ１８の反転入力端に入力され、インバータスレッシュ電圧生成回路１６の出力電圧は、オペアンプ１８の非反転入力端に入力される。オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとしてレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力される。
【００４１】
次に、信号検出回路部１１の内部回路構成につき図２を参照して説明する。図２は、信号検出回路部１１の内部回路例を示した図である。
【００４２】
図２において、信号検出回路部１１は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３と、２段のインバータ回路で構成された出力バッファ回路１１ｂと、で構成されている。
【００４３】
差動増幅回路部２１は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトランジスタ３４、３５で構成されており、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタ３１、３２及びＮＭＯＳトランジスタ３４が直列に接続されている。
【００４４】
また、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の直列回路が、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の直列回路と並列に接続されている。ＮＭＯＳトランジスタ３４及び３５は、それぞれゲートとドレインが接続されてダイオードをなしている。ＰＭＯＳトランジスタ３１のゲートには所定の定電圧が印加されてバイアスされており、ＰＭＯＳトランジスタ３１は定電流源をなしている。ＰＭＯＳトランジスタ３２のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３３のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。
【００４５】
出力回路部２２は、ＰＭＯＳトランジスタ３７、３８及びＮＭＯＳトランジスタ３９、４０で構成されており、ＰＭＯＳトランジスタ３７及び３８はカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれカレントミラー回路を形成している。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０の直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の接続部がレシーバ１１ａの出力端をなし、出力信号が出力バッファ回路１１ｂのノードに与えられる。
【００４６】
ＰＭＯＳトランジスタ３７及び３８の各ゲートは接続されてＰＭＯＳトランジスタ３８のドレインに接続されている。ＮＭＯＳトランジスタ３９のゲートはＮＭＯＳトランジスタ３４のゲートに接続され、この接続部がＮＭＯＳトランジスタ３４のドレインに接続されている。同様に、ＮＭＯＳトランジスタ４０のゲートはＮＭＯＳトランジスタ３５のゲートに接続され、該接続部がＮＭＯＳトランジスタ３５のドレインに接続されている。
【００４７】
次に、オフセット回路部２３は、ＰＭＯＳトランジスタ４１及び４２で構成されており、電源電圧ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは接地電圧に接続され、ＰＭＯＳトランジスタ４２のゲートには、オペアンプ１８からの制御信号Ｓｃが入力されている。
【００４８】
出力バッファ回路１１ｂは、２段のＣＭＯＳインバータで構成される。電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成するＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４が直列に接続され、互いのトランジスタのゲートは接続され、このゲートにレシーバ１１ａの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成するＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が直列に接続され、互いのトランジスタのゲートは接続され、このゲートに前段のインバータの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６の接続ノードから出力バッファ回路１１ｂの出力ＯＵＴ１が出力される。
【００４９】
このような信号検出回路部１１の構成において、ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とする。更に、オフセット回路部２３からＮＭＯＳトランジスタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳトランジスタ３３のドレイン電流をｉ４とする。電流ｉ２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レシーバ１１の閾値にオフセットを設けるためのものである。
【００５０】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して、レシーバ１１の閾値のオフセットが大きくなり、このオフセット値は、オペアンプ１８から入力される制御信号Ｓｃの電圧で調整することができる。すなわち、オペアンプ１８からの入力電圧が小さくなるほど電流ｉ３は大きくなってオフセットが大きくなり、オペアンプ１８からの入力電圧が大きくなるほど電流ｉ３は小さくなってオフセットが小さくなる。このように、オペアンプ１８の出力信号Ｓｃに応じて、レシーバ１１ａのオフセットを調整することができる。
【００５１】
図３は、リファレンスレシーバ１７の内部回路例を示した図である。なお、図３では、図２と同じものは同じ符号で示し、ここではその説明を省略する。
【００５２】
図３において、リファレンスレシーバ１７は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３とで構成されている。即ち、リファレンスレシーバ１７は、上記の信号検出部１１の出力バッファ回路１１ｂを除いたものと同じ構成である。
【００５３】
差動増幅回路部２１において、ＰＭＯＳトランジスタ３２のゲートには接地電圧が入力され、ＰＭＯＳトランジスタ３３のゲートには基準電圧Ｖｒが入力されている。
【００５４】
カレントミラー回路を構成する出力回路部２２のＰＭＯＳトランジスタとＮＭＯＳトランジスタ３９の接続部がリファレンスレシーバ１７の出力端をなし、出力信号ＯＵＴが出力される。
【００５５】
リファレンスレシーバ１７から出力された出力はオペアンプ１８の非反転入力に入力される。オペアンプ１８の反転入力にはインバータスレッシュ電圧生成回路１６からの電圧が入力される。このインバータスレッシュ電圧生成回路１６は、信号検出出力部１１の出力バッファ回路１１ｂの前段のインバータ回路と同じ素子で構成され、インバータのスッレシュ電圧と同じ電圧を発生する。
【００５６】
図４にインバータスレッシュ電圧生成回路１６の内部構成を示す。上記した出力バッファ回路１１ｂはＣＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂの前段のＣＭＯＳインバータ回路と同じサイズでＰＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２を電源ＶＤＤと接地電圧の間に直列に接続する。その接続ノードを各トランジスタのゲート入力し、ＰＭＯＳとＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂのインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００５７】
前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力をオペアンプ１８で比較し、オペアンプ１８からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバ１７とレシーバ１１ｂは同じ手法で行われる。
【００５８】
このように、リファレンスレシーバ１７は、所定の電圧ＶＲが閾値となり、レシーバ１１ａも同じ特性となる。よって、プロセス、温度、電圧等が変化してもレシーバ１１ａの閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。また、従来では、ばらつきを抑える為に、トランジスタの面積を大きくしていたが、自身で調整するのでその必要が無く、高速動作が可能となる。
【００５９】
上記した信号検出部１１、リファレンスレシーバ１７、インバータスレッシュ電圧生成回路１６、オペアンプ１８により構成された電位差検出回路で、ＤＰ、ＤＭ２点間の電位差に基づく検出信号が信号検出部１１より出力される。
【００６０】
一方、ＵＳＢ２．０規格で規定されたシリアルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１．１規格で規定された３．３Ｖからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図４で示したシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路４は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００６１】
次に、図５は、図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートであり、図５を用いてシリアルデータ検出回路４におけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、ＶＰは図２のＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４との接続部の電圧を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５との接続部の電圧を示している。また、Ｖ１は差動出力のオフセット電圧を示しており、このオフセット電圧Ｖ１は基準電圧ＶＲに比例した電圧になる。
【００６２】
信号検出部１１の出力バッファ回路１１ｂの出力信号ＯＵＴ１がＤフリップフロップ１２のクロック信号となり、Ｄフリップフロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されていることから該クロック信号が立ち上がると出力端Ｑからハイレベルのレシーバイネーブル信号ＲＥが出力され、ノーマルレシーバ２を作動させる。信号検出部１１の出力バッファ回路１１ｂから出力された信号ＯＵＴ１は、同時に積分回路１３にも入力され、積分回路１３で積分されてシュミット回路１４に出力される。
【００６３】
シュミット回路１４は、入力された信号を２値の信号に波形整形した信号Ｓ１をパルス発生回路１５に出力する。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されている間は、信号検出部１１からパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号が出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されなくなると、信号検出部１１の出力信号ＯＵＴ１はローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００６４】
パルス発生回路１５は、入力された信号Ｓ１がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号ＳｒとしてＤフリップフロップ１２のリセット信号入力端Ｒに出力する。Ｄフリップフロップ１２は、リセット信号入力端Ｒにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベルからローレベルに立ち下げ、ノーマルレシーバ２の動作を停止させる。
【００６５】
このように、この第１の実施の形態におけるシリアルデータ検出回路は、オペアンプ１８を用いて、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じ電圧になるようにリファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａに対しても行わせ、レシーバ１１ａのオフセットが一定になるようにした。
【００６６】
上記のようにすることにより、ＵＳＢ規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、ＵＳＢ２．０規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【００６７】
第２の実施形態
ＵＳＢ規格においては、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第１の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ２の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ２の動作を停止させないようにしたものをこの発明の第２の実施形態とする。
【００６８】
図６は、この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図６においても、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００６９】
図６における図１との相違点は、レシーバ５１ａと出力バッファ５１ｂからなる信号検出部５１及びＯＲ回路５２を追加したことと、レシーバ５１の追加に伴って図１の積分回路１３の回路構成を変えて積分回路５３にしたことにあり、これらのことから図１のシリアルデータ検出回路４をシリアルデータ検出回路４ａに、図１の受信データ信号処理装置１を受信データ信号処理装置１ａにしたことにある。
【００７０】
図６において、受信データ信号処理装置１ａは、ノーマルレシーバ２と、ディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４ａとで構成されている。
【００７１】
シリアルデータ検出回路４ａは、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４ａは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００７２】
シリアルデータ検出回路４ａは、レシーバ１１ａを有する信号検出部１１と、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続され、１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ５１ａを含む信号検出部５１と、この信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２に対して論理和（ＯＲ）演算を行うＯＲ回路５２と、このＯＲ回路５２の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。
【００７３】
なお、この場合、信号検出部１１のレシーバ１１ａは第１レシーバを、信号検出部５１のレシーバ５１ａは第２レシーバをそれぞれなす。レシーバ５１ａは、レシーバ１１ａと同様、閾値に所定のオフセットを有している。また、シリアルデータ検出回路４ａは、信号検出部１１及び５１の各出力信号を合成して積分する積分回路５３と、この積分回路５３から出力された信号の波形整形を行って出力するシュミット回路１４と、パルス発生回路１５と、基準電圧発生回路１６と、リファレンスレシーバ１７と、オペアンプ１８とを備えている。
【００７４】
信号検出部１１の出力バッファ回路１１ｂの出力端は、ＯＲ回路５２の一方の入力端と積分回路５３にそれぞれ接続されている。また、信号検出部５１のレシーバ５１ａにおいて、非反転入力端にはシリアル伝送線路ＤＭが、反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、出力は出力バッファ回路５１ｂを介してＯＲ回路５２の他方の入力端と積分回路５３にそれぞれ接続されている。
【００７５】
一方、オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとして、シーバ１１、５１及びリファレンスレシーバ１７にそれぞれ出力される。なお、信号検出部５１の内部回路例は、図２の信号検出部１１と同じ構成であることからその説明を省略する。ただし、信号検出部５１の場合、図２のＰＭＯＳトランジスタ３２のゲートにシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳトランジスタ３３のゲートにシリアル伝送線路ＤＰが接続されている。
【００７６】
次に、図７は、図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートであり、図７を用いてシリアルデータ検出回路４ａにおけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、図７では、レシーバ１１ａ及び５１ａの差動出力の各オフセット電圧は、それぞれＶ１となる。
【００７７】
信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤフリップフロップ１２のクロック信号となる。また、レシーバ１１及び５１から出力された各信号ＯＵＴ１、ＯＵＴ２は、同時に積分回路５３にも入力され、積分回路５３で合成し積分されてシュミット回路１４に出力される。
【００７８】
ここで、図８は、図６で示した積分回路５３の内部回路例を示した図であり、図８において、積分回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、６３及びローパスフィルタ６４で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直列に接続されている。更に、ＮＭＯＳトランジスタ６２と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯＳトランジスタ６１のゲートは接地電圧に接続されている。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２及び６３の接続部がローパスフィルタ６４の入力端に接続されている。
【００７９】
ここで、ＮＭＯＳトランジスタ６２及び６３の各電流駆動能力は、ＰＭＯＳトランジスタ６１よりもそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタ６２及び６３の各ゲートに入力されたそれぞれの信号ＯＵＴ１、ＯＵＴ２は、信号レベルが反転されてローパスフィルタ６４に入力され、ローパスフィルタ６４で積分されてシュミット回路１４に出力される。
【００８０】
シュミット回路１４は、入力された信号を２値の信号に波形整形し信号レベルを反転させてパルス発生回路１５に出力することから、図６の場合、シュミット回路１４はインバータ回路をなしている。なお、図１で示した積分回路１３は、図８のＮＭＯＳトランジスタ６３をなくした構成にしてもよく、このようにした場合、図１のシュミット回路１４においてもインバータ回路をなすようにすればよい。
【００８１】
シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されている間は、信号検出部１１及び５１からそれぞれパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号Ｓｒが出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されなくなると、信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２はそれぞれローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００８２】
また、例えば、シリアル伝送線路ＤＰから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路ＤＭからこのローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、信号検出部１１の出力端からはローレベルの信号ＯＵＴ１が出力されるのに対して、信号検出部５１の出力端からはハイレベルの信号ＯＵＴ２が出力されるため、シュミット回路１４の出力信号Ｓ１はハイレベルを維持し、パルス発生回路１５からパルス信号が出力されることはなく、Ｄフリップフロップ１２からはハイレベルのレシーバイネーブル信号ＲＥが出力される。
【００８３】
なお、シリアル伝送線路ＤＭから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路ＤＰ、ＤＭから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路４ａによってノーマルレシーバ２の動作を停止させることをなくすことができる。
【００８４】
このように、この第２の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路ＤＰを信号検出部１１のレシーバ１１ａの非反転入力端と信号検出部のレシーバ５１ａの反転入力端にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシーバ１１ａの反転入力端とレシーバ５１ａの非反転入力端にそれぞれ接続し、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の出力電圧ＯＵＴ及びインバータスレッシュ電圧生成回路１６からの電圧が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａ及び５１ａに対してもそれぞれ行わせ、レシーバ１１ａ及び５１ａのオフセットがそれぞれ一定になるようにした。
【００８５】
このようにすることにより、前記第１の実施形態と同様の効果を得ることができると共に、シリアル伝送線路からの１対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路にこの異常状態のデータを出力することができるため、この後段の回路によって該異常状態に対する処理を行うことができる。
【００８６】
なお、前記第１及び第２の各実施形態では、Ｄフリップフロップ１２は１段である場合を例にして説明したが、このＤフリップフロップ１２の後段に少なくとも１つのＤフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば３つのＤフリップフロップを使用してシフトレジスタを形成する場合、第１段目のＤフリップフロップの出力端Ｑを第２段目のＤフリップフロップのクロック信号入力端に接続し、第２段目のＤフリップフロップの出力端Ｑを第３段目のＤフリップフロップ１２のクロック信号入力端に接続する。
【００８７】
第３段目のＤフリップフロップの出力端Ｑから出力される信号がレシーバイネーブル信号ＲＥとしてノーマルレシーバ２に出力される。また、３つのＤフリップフロップにおいて、各Ｄ入力端にはそれぞれ電源電圧ＶＤＤが印加され、各リセット信号入力端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号ＲＥを誤って出力することが発生しにくくなる。また、Ｄフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【００８８】
また、前記第１及び第２の実施の形態では、Ｄフリップフロップ１２を使用したが、Ｄフリップフロップを使用せずにシュミット回路１４の出力信号Ｓ１をレシーバイネーブル信号ＲＥにすることもできる。このようにした場合、図６は図図９のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【００８９】
また、シリアルデータ受信システムでなくても、異なる２点間の電位差のみを検出するような場合には、積分回路、シュミット回路が必要なく、図１０に示す回路構成で、ばらつきの少ない安定した動作を実現することができる。
【００９０】
上記した実施形態においては、信号検出部１１（または５１）の出力バッファ回路１１ｂ（または５１ｂ）をＣＭＯＳインバータ回路で構成したが、図１１に示すように、ＮＭＯＳトランジスタからなるインバータ回路で構成することもできる。
【００９１】
ＮＭＯＳからなるインバータ回路で構成した出力バッファ回路１１ｂ（または５１ｂ）は、電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成する抵抗７２とＮＭＯＳトランジスタ７１が直列に接続され、ＮＭＯＳトランジスタ７１のゲートにレシーバの出力信号が与えられる。そして、抵抗７２とＮＭＯＳトランジスタ７１の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成する抵抗７４とＮＭＯＳトランジスタ７３が直列に接続され、このゲートに前段のインバータの出力信号が与えられる。そして、抵抗７４とＮＭＯＳトランジスタ７３の接続ノードから出力バッファ回路１１ｂ（５１ｂ）の出力ＯＵＴ１が出力される。
【００９２】
図１１に示すように、出力バッファ回路回路１１ｂ（または５１ｂ）をＮＭＯＳトランジスタからなるインバータ回路で構成した場合、インバータスレッシュ電圧生成回路１６も１段目のインバータと同様の素子で形成される。このインバータスレッシュ電圧生成回路１６の回路構成を図１２に示す。
【００９３】
図１２に示すように、出力バッファ回路１１ｂはＮＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂ（５１ｂ）の前段のＮＭＯＳインバータ回路と同じサイズで抵抗１６３とＮＭＯＳトランジスタ１６４を電源電圧ＶＤＤと接地電圧の間に直列に接続する。その接続ノードをトランジスタのゲート入力し、抵抗とＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂ（５１ｂ）のインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００９４】
【発明の効果】
以上説明したように、この発明の電位差検出回路は、異なる２点間の電位差を検出するシステムにおいて、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて信号検出部の差動増幅回路のオフセット値を決めているので、プロセス、温度等が変動した時でも、その値は変化することなく、安定したシステムを提供することが可能となる。データを受信した時に高速に検出信号を生成することができる。
【００９５】
信号検出部の出力バッファ回路のインバータ回路と同様の回路構成でインバータスレッシュ電圧生成回路を形成し、出力バッファ回路のインバータと同じのスレッシュ電圧を生成して出力する。そして、前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバの出力をオペアンプで比較し、オペアンプからの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路のインバータスレッシュ電圧と、前記リファレンスレシーバの出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバと信号検出部の差動増幅回路も同じ手法で行われる。
【００９６】
この結果、リファレンスレシーバは、所定の電圧が閾値となり、信号検出部の差動増幅回路も同じ特性となる。よって、プロセス、温度、電圧等が変化しても差動増幅回路の閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。
【００９７】
また、この発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【００９８】
具体的には、信号検出回路部に、信号検出部の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【００９９】
また、信号検出回路部に、信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１００】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【０１０１】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１０２】
一方、信号検出回路部において、信号検出部の出力信号を積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０３】
また、信号検出回路部において、第１信号検出部及び第２信号検出部の各出力信号を合成して積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０４】
また、前記差動増幅回路部及び信号検出部は、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、信号検出部のオフセット値の変動を更に低減させることができる。
【０１０５】
また、この発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図２】図１における信号検出部１１の内部回路例を示した回路図である。
【図３】図１におけるリファレンスレシーバ１７の内部回路例を示した回路図である。
【図４】図１におけるインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図５】図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートである。
【図６】この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図７】図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートである。
【図８】図６で示した積分回路５３の内部回路例を示した図である。
【図９】この発明の第２の実施形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図１０】この発明の電位検出回路の他の例を示した回路図である。
【図１１】この発明の用いられる信号検出部の他の例を示した回路図である。
【図１２】図１１に示した信号検出部を用いた場合のインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図１３】 従来の受信データ信号処理装置の例を示したブロック図である。
【図１４】 図１０の各部の信号例を示したタイミングチャートである。
【図１５】 図１０における信号検出用レシーバ１０３の回路例を示した図である。
【図１６】 図１０における信号検出用レシーバ１０３の他の回路例を示した図である。
【符号の説明】
１ 受信データ信号処理装置
２ ノーマルレシーバ
３ ディジタル信号処理回路
４、４ａ シリアルデータ検出回路
１１、５１ 信号検出部
１１ａ、５１ａ レシーバ
１１ｂ、５１ｂ 出力バッファ回路
１２ Ｄフリップフロップ
１３、５３ 積分回路
１４ シュミット回路
１５ パルス発生回路
１６ インバータスレッシュ電圧生成回路
１７ リファレンスレシーバ
１８ オペアンプ
２１ 差動増幅回路部
２２ 出力回路部
２３ オフセット回路部
５２ ＯＲ回路
【発明の属する技術分野】
この発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用する電位差検出回路、この電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を用いた受信データ信号処理装置に関する。
【０００２】
【従来の技術】
最近、製品のインターフェイスが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としては、ＵＳＢ１．１規格があったが、当該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２．０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、当該値が所定の閾値を超えている場合は、受信データに対して所定の信号再生処理を行い、閾値を超えていない場合は、受信データに対して当該信号再生処理を行わないようにしている。
【０００３】
図１３は、従来のＵＳＢ２．０規格に準拠した受信データ信号処理装置の例を示したブロック図である。
【０００４】
図１３に示す受信データ信号処理装置１００は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ１０１と、該ノーマルレシーバ１０１から出力された信号（ＯＵＴａ）に対して所定の処理を行って出力するディジタル信号処理回路１０２と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号を受信したか否かの検出を行う信号検出用レシーバ１０３とを備えている。
【０００５】
更に、信号検出用レシーバ１０３の出力信号ＯＵＴｂを積分して出力する積分回路１０４と、当該積分回路１０４の出力信号を波形整形して、ノーマルレシーバ１０１のイネーブル制御を行うためのレシーバイネーブル信号ＲＥを生成しノーマルレシーバ１０１に出力するシュミット回路１０５とを備えている。信号検出用レシーバ１０３、積分回路１０４及びシュミット回路１０５は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行い、当該検出結果に応じてノーマルレシーバ１０１の駆動制御を行うシリアルデータ検出回路１０６を構成している。
【０００６】
ＵＳＢ等のシステムでは、アイドル状態の時にはシリアル伝送線路ＤＰ、ＤＭの各ノードがロー（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１０１の出力は不安定状態になり、ディジタル信号処理回路１０２の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ１０３を設け、該信号検出用レシーバ１０３で信号を検出した期間のみ、ノーマルレシーバ１０１が作動するように制御する。このため、信号検出用レシーバ１０３には、閾値にオフセットを設けたものを使用する。
【０００７】
図１４は、図１３の各部の信号例を示したタイミングチャートである。信号検出用レシーバ１０３は、上記したように閾値レベルにオフセットが設けられたレシーバを用いている。そして、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、当該データ信号に応じたパルス信号を生成し出力信号ＯＵＴｂとして出力する。当該出力信号ＯＵＴｂは、積分回路１０４で積分された後、シュミット回路１０５で波形整形されて２値の信号に変換され、レシーバイネーブル信号ＲＥとしてノーマルレシーバ１０１に出力される。
【０００８】
すなわち、シリアルデータ検出回路１０６は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号ＲＥをハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシーバ１０１を作動させる。また、シリアルデータ検出回路１０６は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ１０１の動作を停止させる。
【０００９】
従来の信号検出用レシーバ１０３の回路構成例を図１５、図１６に示す。図１５の信号検出用レシーバ１０３は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１１１と１１２とを異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、ＰＭＯＳトランジスタ１１３のゲートには、一定のバイアス電圧が印加されている。
【００１０】
一方、図１６に示す他の回路例の信号検出用レシーバ１０３信号検出用レシーバ１０３では、ＰＭＯＳトランジスタである入力トランジスタ１２１と１２２は同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、定電流源１３０による定電流ｉａがＰＭＯＳトランジスタ１３１〜１３３によって加えられ、閾値にオフセットが設けられている。
【００１１】
【発明が解決しようとする課題】
しかし、図１５及び図１６に示すような構成では、プロセス、温度等の変動によって、信号検出用レシーバ１０３内のトランジスタの特性が変わり、オフセットが変動するという問題があった。このオフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、そうすると信号検出用レシーバ１０３の動作スピードが低下するという問題が発生する。また、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１２】
この発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、ＵＳＢ規格等に準拠したシリアルデータなどの２点間の電位差を検出する電位差検出回路及びこの電位差検出回路を用いたシリアルデータ検出回路並びにこのシリアルデータ検出回路を使用した受信データ信号処理装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る電位差検出回路は、２点間の電位差を検出する回路において、所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１４】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１５】
また、前記信号検出回路部は、２点間の一方の第１の電位に対してオフセットを設け、他方の第２の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２の電位に対してオフセットを設け、前記第１の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成する。
【００１６】
また、前記信号検出回路は、対応する入力端に前記２点間の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成するとよい。
【００１７】
また、この発明のシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００１８】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００１９】
又、信号検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、他方の前記シリアルデータ信号の電位に対してオフセットを設け、前記一方のシリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えるように構成するとよい。
【００２０】
また、前記信号検出回路は、対応する入力端に前記相反する信号レベルを有する１対のシリアルデータ信号の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えるように構成することができる。
【００２１】
さらに、前記信号検出回路部は、所定の一方のシリアルデータに対してオフセットを設け、他方のシリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を保持して出力し、出力信号が電位差を検出したか否かを示す信号を出力するフリップフロップと、前記信号検出部の出力信号が所定時間以上同一電位になると当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成してもよい。
【００２２】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記信号検出部の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成できる。
【００２３】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該フリップフロップを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２４】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えるように構成することもできる。
【００２５】
一方、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成すればよい。
【００２６】
また、前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、を備えるように構成することもできる。
【００２７】
また、前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成することもできる。
【００２８】
さらに、前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出と、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えるように構成してもよい。
【００２９】
また、この発明の受信データ信号処理装置は、シリアル伝送線路から入力される相反する信号レベルを有する１対のシリアルデータ信号を２値の信号に変換して出力する信号検出部と、当該信号検出部から出力されるディジタル信号に対して所定の処理を行って出力するディジタル信号処理回路と、前記１対のシリアルデータ信号が入力されたか否かの検出を行い、当該シリアルデータ信号の入力が検出されると前記レシーバ回路を作動させるシリアルデータ検出回路とを備える高速シリアル通信システムにおける受信データ信号処理装置において、前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えるものである。
【００３０】
具体的には、前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力するように構成する。
【００３１】
【発明の実施の形態】
以下、この発明の実施の形態を図に基づいて説明する。
第１の実施形態
図１は、この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図１では、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００３２】
図１において、受信データ信号処理装置１は、シリアル伝送線路ＤＰ、ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ２と、このノーマルレシーバ２から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４とで構成されている。
【００３３】
この発明のシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００３４】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される信号検出部１１と、この信号検出部１１の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２と、を備えている。信号検出部１１は、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続される１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ１１ａと、このレシーバ１１ａからの出力を２値信号に変換する出力バッファ回路１１ｂと備える。レシーバ１１ａは、閾値に所定のオフセットを有している。出力バッファ回路１１ｂは、後述するように２段のインバータ回路で構成されている。
【００３５】
Ｄフリップフロップ１２の出力端Ｑからノーマルレシーバ２の動作制御を行うためのレシーバイネーブル信号ＲＥが出力され、Ｄフリップフロップ１２のＤ入力端には電源電圧ＶＤＤが印加されている。
【００３６】
また、シリアルデータ検出回路４は、信号検出部１１の出力信号を積分する積分回路１３と、この積分回路１３から出力された信号の波形整形を行って出力するシュミット回路１４と、シュミット回路１４から入力される信号に応じてパルスを生成しＤフリップフロップ１２のリセット信号入力端Ｒに出力するパルス発生回路１５とを備えている。
【００３７】
更に、シリアルデータ検出回路４は、所定の基準電圧Ｖｒが反転入力端に与えられ、非反転入力端が設置され、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ１７と、このリファレンスレシーバ１７からの出力電圧（ＯＵＴ）と、後述するインバータスレッシュ電圧生成回路１６との電圧比較を行い、この比較結果に応じた電圧をレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力するオペアンプ１８とを備えている。
【００３８】
なお、パルス発生回路１５はリセット信号発生回路をなし、リファレンスレシーバ１７は差動増幅回路部をなし、インバータスレッシュ電圧生成回路１６及びオペアンプ１８はオフセット制御回路部をなす。
【００３９】
レシーバ１１ａにおいて、非反転入力端にはシリアル伝送線路ＤＰが、反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続され、出力端は出力バッファ回路１１ｂのインバータの入力部に接続されている。出力バッファ回路１１ｂの出力はＤフリップフロップ１２と積分回路１３に接続されている。
【００４０】
リファレンスレシーバ１７において、反転入力端には基準電圧Ｖｒが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ１７の出力電圧ＯＵＴは、オペアンプ１８の反転入力端に入力され、インバータスレッシュ電圧生成回路１６の出力電圧は、オペアンプ１８の非反転入力端に入力される。オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとしてレシーバ１１ａとリファレンスレシーバ１７にそれぞれ出力される。
【００４１】
次に、信号検出回路部１１の内部回路構成につき図２を参照して説明する。図２は、信号検出回路部１１の内部回路例を示した図である。
【００４２】
図２において、信号検出回路部１１は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３と、２段のインバータ回路で構成された出力バッファ回路１１ｂと、で構成されている。
【００４３】
差動増幅回路部２１は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトランジスタ３４、３５で構成されており、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタ３１、３２及びＮＭＯＳトランジスタ３４が直列に接続されている。
【００４４】
また、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の直列回路が、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の直列回路と並列に接続されている。ＮＭＯＳトランジスタ３４及び３５は、それぞれゲートとドレインが接続されてダイオードをなしている。ＰＭＯＳトランジスタ３１のゲートには所定の定電圧が印加されてバイアスされており、ＰＭＯＳトランジスタ３１は定電流源をなしている。ＰＭＯＳトランジスタ３２のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３３のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。
【００４５】
出力回路部２２は、ＰＭＯＳトランジスタ３７、３８及びＮＭＯＳトランジスタ３９、４０で構成されており、ＰＭＯＳトランジスタ３７及び３８はカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれカレントミラー回路を形成している。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０の直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の接続部がレシーバ１１ａの出力端をなし、出力信号が出力バッファ回路１１ｂのノードに与えられる。
【００４６】
ＰＭＯＳトランジスタ３７及び３８の各ゲートは接続されてＰＭＯＳトランジスタ３８のドレインに接続されている。ＮＭＯＳトランジスタ３９のゲートはＮＭＯＳトランジスタ３４のゲートに接続され、この接続部がＮＭＯＳトランジスタ３４のドレインに接続されている。同様に、ＮＭＯＳトランジスタ４０のゲートはＮＭＯＳトランジスタ３５のゲートに接続され、該接続部がＮＭＯＳトランジスタ３５のドレインに接続されている。
【００４７】
次に、オフセット回路部２３は、ＰＭＯＳトランジスタ４１及び４２で構成されており、電源電圧ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは接地電圧に接続され、ＰＭＯＳトランジスタ４２のゲートには、オペアンプ１８からの制御信号Ｓｃが入力されている。
【００４８】
出力バッファ回路１１ｂは、２段のＣＭＯＳインバータで構成される。電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成するＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４が直列に接続され、互いのトランジスタのゲートは接続され、このゲートにレシーバ１１ａの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４３とＮＭＯＳトランジスタ４４の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成するＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６が直列に接続され、互いのトランジスタのゲートは接続され、このゲートに前段のインバータの出力信号が与えられる。そして、ＰＭＯＳトランジスタ４５とＮＭＯＳトランジスタ４６の接続ノードから出力バッファ回路１１ｂの出力ＯＵＴ１が出力される。
【００４９】
このような信号検出回路部１１の構成において、ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とする。更に、オフセット回路部２３からＮＭＯＳトランジスタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳトランジスタ３３のドレイン電流をｉ４とする。電流ｉ２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レシーバ１１の閾値にオフセットを設けるためのものである。
【００５０】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して、レシーバ１１の閾値のオフセットが大きくなり、このオフセット値は、オペアンプ１８から入力される制御信号Ｓｃの電圧で調整することができる。すなわち、オペアンプ１８からの入力電圧が小さくなるほど電流ｉ３は大きくなってオフセットが大きくなり、オペアンプ１８からの入力電圧が大きくなるほど電流ｉ３は小さくなってオフセットが小さくなる。このように、オペアンプ１８の出力信号Ｓｃに応じて、レシーバ１１ａのオフセットを調整することができる。
【００５１】
図３は、リファレンスレシーバ１７の内部回路例を示した図である。なお、図３では、図２と同じものは同じ符号で示し、ここではその説明を省略する。
【００５２】
図３において、リファレンスレシーバ１７は、差動増幅回路部２１と、カレントミラー回路を構成する出力回路部２２と、オフセット回路部２３とで構成されている。即ち、リファレンスレシーバ１７は、上記の信号検出部１１の出力バッファ回路１１ｂを除いたものと同じ構成である。
【００５３】
差動増幅回路部２１において、ＰＭＯＳトランジスタ３２のゲートには接地電圧が入力され、ＰＭＯＳトランジスタ３３のゲートには基準電圧Ｖｒが入力されている。
【００５４】
カレントミラー回路を構成する出力回路部２２のＰＭＯＳトランジスタとＮＭＯＳトランジスタ３９の接続部がリファレンスレシーバ１７の出力端をなし、出力信号ＯＵＴが出力される。
【００５５】
リファレンスレシーバ１７から出力された出力はオペアンプ１８の非反転入力に入力される。オペアンプ１８の反転入力にはインバータスレッシュ電圧生成回路１６からの電圧が入力される。このインバータスレッシュ電圧生成回路１６は、信号検出出力部１１の出力バッファ回路１１ｂの前段のインバータ回路と同じ素子で構成され、インバータのスッレシュ電圧と同じ電圧を発生する。
【００５６】
図４にインバータスレッシュ電圧生成回路１６の内部構成を示す。上記した出力バッファ回路１１ｂはＣＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂの前段のＣＭＯＳインバータ回路と同じサイズでＰＭＯＳトランジスタ１６１とＮＭＯＳトランジスタ１６２を電源ＶＤＤと接地電圧の間に直列に接続する。その接続ノードを各トランジスタのゲート入力し、ＰＭＯＳとＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂのインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００５７】
前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力をオペアンプ１８で比較し、オペアンプ１８からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバ１７とレシーバ１１ｂは同じ手法で行われる。
【００５８】
このように、リファレンスレシーバ１７は、所定の電圧ＶＲが閾値となり、レシーバ１１ａも同じ特性となる。よって、プロセス、温度、電圧等が変化してもレシーバ１１ａの閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。また、従来では、ばらつきを抑える為に、トランジスタの面積を大きくしていたが、自身で調整するのでその必要が無く、高速動作が可能となる。
【００５９】
上記した信号検出部１１、リファレンスレシーバ１７、インバータスレッシュ電圧生成回路１６、オペアンプ１８により構成された電位差検出回路で、ＤＰ、ＤＭ２点間の電位差に基づく検出信号が信号検出部１１より出力される。
【００６０】
一方、ＵＳＢ２．０規格で規定されたシリアルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１．１規格で規定された３．３Ｖからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図４で示したシリアルデータ検出回路４は、シリアル伝送線路ＤＰ、ＤＭからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路４は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００６１】
次に、図５は、図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートであり、図５を用いてシリアルデータ検出回路４におけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、ＶＰは図２のＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４との接続部の電圧を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５との接続部の電圧を示している。また、Ｖ１は差動出力のオフセット電圧を示しており、このオフセット電圧Ｖ１は基準電圧ＶＲに比例した電圧になる。
【００６２】
信号検出部１１の出力バッファ回路１１ｂの出力信号ＯＵＴ１がＤフリップフロップ１２のクロック信号となり、Ｄフリップフロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されていることから該クロック信号が立ち上がると出力端Ｑからハイレベルのレシーバイネーブル信号ＲＥが出力され、ノーマルレシーバ２を作動させる。信号検出部１１の出力バッファ回路１１ｂから出力された信号ＯＵＴ１は、同時に積分回路１３にも入力され、積分回路１３で積分されてシュミット回路１４に出力される。
【００６３】
シュミット回路１４は、入力された信号を２値の信号に波形整形した信号Ｓ１をパルス発生回路１５に出力する。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されている間は、信号検出部１１からパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号が出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータが入力されなくなると、信号検出部１１の出力信号ＯＵＴ１はローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００６４】
パルス発生回路１５は、入力された信号Ｓ１がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号ＳｒとしてＤフリップフロップ１２のリセット信号入力端Ｒに出力する。Ｄフリップフロップ１２は、リセット信号入力端Ｒにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベルからローレベルに立ち下げ、ノーマルレシーバ２の動作を停止させる。
【００６５】
このように、この第１の実施の形態におけるシリアルデータ検出回路は、オペアンプ１８を用いて、インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバ１７の出力の２つの電位が同じ電圧になるようにリファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａに対しても行わせ、レシーバ１１ａのオフセットが一定になるようにした。
【００６６】
上記のようにすることにより、ＵＳＢ規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、ＵＳＢ２．０規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【００６７】
第２の実施形態
ＵＳＢ規格においては、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第１の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ２の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ２の動作を停止させないようにしたものをこの発明の第２の実施形態とする。
【００６８】
図６は、この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図６では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図６においても、ＵＳＢ２．０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
【００６９】
図６における図１との相違点は、レシーバ５１ａと出力バッファ５１ｂからなる信号検出部５１及びＯＲ回路５２を追加したことと、レシーバ５１の追加に伴って図１の積分回路１３の回路構成を変えて積分回路５３にしたことにあり、これらのことから図１のシリアルデータ検出回路４をシリアルデータ検出回路４ａに、図１の受信データ信号処理装置１を受信データ信号処理装置１ａにしたことにある。
【００７０】
図６において、受信データ信号処理装置１ａは、ノーマルレシーバ２と、ディジタル信号処理回路３と、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４ａとで構成されている。
【００７１】
シリアルデータ検出回路４ａは、シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４ａは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００７２】
シリアルデータ検出回路４ａは、レシーバ１１ａを有する信号検出部１１と、シリアル伝送線路ＤＰ、ＤＭが対応する入力端に接続され、１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ５１ａを含む信号検出部５１と、この信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２に対して論理和（ＯＲ）演算を行うＯＲ回路５２と、このＯＲ回路５２の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。
【００７３】
なお、この場合、信号検出部１１のレシーバ１１ａは第１レシーバを、信号検出部５１のレシーバ５１ａは第２レシーバをそれぞれなす。レシーバ５１ａは、レシーバ１１ａと同様、閾値に所定のオフセットを有している。また、シリアルデータ検出回路４ａは、信号検出部１１及び５１の各出力信号を合成して積分する積分回路５３と、この積分回路５３から出力された信号の波形整形を行って出力するシュミット回路１４と、パルス発生回路１５と、基準電圧発生回路１６と、リファレンスレシーバ１７と、オペアンプ１８とを備えている。
【００７４】
信号検出部１１の出力バッファ回路１１ｂの出力端は、ＯＲ回路５２の一方の入力端と積分回路５３にそれぞれ接続されている。また、信号検出部５１のレシーバ５１ａにおいて、非反転入力端にはシリアル伝送線路ＤＭが、反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、出力は出力バッファ回路５１ｂを介してＯＲ回路５２の他方の入力端と積分回路５３にそれぞれ接続されている。
【００７５】
一方、オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとして、シーバ１１、５１及びリファレンスレシーバ１７にそれぞれ出力される。なお、信号検出部５１の内部回路例は、図２の信号検出部１１と同じ構成であることからその説明を省略する。ただし、信号検出部５１の場合、図２のＰＭＯＳトランジスタ３２のゲートにシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳトランジスタ３３のゲートにシリアル伝送線路ＤＰが接続されている。
【００７６】
次に、図７は、図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートであり、図７を用いてシリアルデータ検出回路４ａにおけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、図７では、レシーバ１１ａ及び５１ａの差動出力の各オフセット電圧は、それぞれＶ１となる。
【００７７】
信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤフリップフロップ１２のクロック信号となる。また、レシーバ１１及び５１から出力された各信号ＯＵＴ１、ＯＵＴ２は、同時に積分回路５３にも入力され、積分回路５３で合成し積分されてシュミット回路１４に出力される。
【００７８】
ここで、図８は、図６で示した積分回路５３の内部回路例を示した図であり、図８において、積分回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２、６３及びローパスフィルタ６４で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直列に接続されている。更に、ＮＭＯＳトランジスタ６２と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯＳトランジスタ６１のゲートは接地電圧に接続されている。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２及び６３の接続部がローパスフィルタ６４の入力端に接続されている。
【００７９】
ここで、ＮＭＯＳトランジスタ６２及び６３の各電流駆動能力は、ＰＭＯＳトランジスタ６１よりもそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタ６２及び６３の各ゲートに入力されたそれぞれの信号ＯＵＴ１、ＯＵＴ２は、信号レベルが反転されてローパスフィルタ６４に入力され、ローパスフィルタ６４で積分されてシュミット回路１４に出力される。
【００８０】
シュミット回路１４は、入力された信号を２値の信号に波形整形し信号レベルを反転させてパルス発生回路１５に出力することから、図６の場合、シュミット回路１４はインバータ回路をなしている。なお、図１で示した積分回路１３は、図８のＮＭＯＳトランジスタ６３をなくした構成にしてもよく、このようにした場合、図１のシュミット回路１４においてもインバータ回路をなすようにすればよい。
【００８１】
シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されている間は、信号検出部１１及び５１からそれぞれパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号Ｓｒが出力される。シリアル伝送線路ＤＰ、ＤＭからシリアルデータ信号が入力されなくなると、信号検出部１１及び５１の各出力信号ＯＵＴ１、ＯＵＴ２はそれぞれローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００８２】
また、例えば、シリアル伝送線路ＤＰから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路ＤＭからこのローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、信号検出部１１の出力端からはローレベルの信号ＯＵＴ１が出力されるのに対して、信号検出部５１の出力端からはハイレベルの信号ＯＵＴ２が出力されるため、シュミット回路１４の出力信号Ｓ１はハイレベルを維持し、パルス発生回路１５からパルス信号が出力されることはなく、Ｄフリップフロップ１２からはハイレベルのレシーバイネーブル信号ＲＥが出力される。
【００８３】
なお、シリアル伝送線路ＤＭから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路ＤＰ、ＤＭから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路４ａによってノーマルレシーバ２の動作を停止させることをなくすことができる。
【００８４】
このように、この第２の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路ＤＰを信号検出部１１のレシーバ１１ａの非反転入力端と信号検出部のレシーバ５１ａの反転入力端にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシーバ１１ａの反転入力端とレシーバ５１ａの非反転入力端にそれぞれ接続し、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の出力電圧ＯＵＴ及びインバータスレッシュ電圧生成回路１６からの電圧が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、このリファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１ａ及び５１ａに対してもそれぞれ行わせ、レシーバ１１ａ及び５１ａのオフセットがそれぞれ一定になるようにした。
【００８５】
このようにすることにより、前記第１の実施形態と同様の効果を得ることができると共に、シリアル伝送線路からの１対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路にこの異常状態のデータを出力することができるため、この後段の回路によって該異常状態に対する処理を行うことができる。
【００８６】
なお、前記第１及び第２の各実施形態では、Ｄフリップフロップ１２は１段である場合を例にして説明したが、このＤフリップフロップ１２の後段に少なくとも１つのＤフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば３つのＤフリップフロップを使用してシフトレジスタを形成する場合、第１段目のＤフリップフロップの出力端Ｑを第２段目のＤフリップフロップのクロック信号入力端に接続し、第２段目のＤフリップフロップの出力端Ｑを第３段目のＤフリップフロップ１２のクロック信号入力端に接続する。
【００８７】
第３段目のＤフリップフロップの出力端Ｑから出力される信号がレシーバイネーブル信号ＲＥとしてノーマルレシーバ２に出力される。また、３つのＤフリップフロップにおいて、各Ｄ入力端にはそれぞれ電源電圧ＶＤＤが印加され、各リセット信号入力端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号ＲＥを誤って出力することが発生しにくくなる。また、Ｄフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【００８８】
また、前記第１及び第２の実施の形態では、Ｄフリップフロップ１２を使用したが、Ｄフリップフロップを使用せずにシュミット回路１４の出力信号Ｓ１をレシーバイネーブル信号ＲＥにすることもできる。このようにした場合、図６は図図９のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【００８９】
また、シリアルデータ受信システムでなくても、異なる２点間の電位差のみを検出するような場合には、積分回路、シュミット回路が必要なく、図１０に示す回路構成で、ばらつきの少ない安定した動作を実現することができる。
【００９０】
上記した実施形態においては、信号検出部１１（または５１）の出力バッファ回路１１ｂ（または５１ｂ）をＣＭＯＳインバータ回路で構成したが、図１１に示すように、ＮＭＯＳトランジスタからなるインバータ回路で構成することもできる。
【００９１】
ＮＭＯＳからなるインバータ回路で構成した出力バッファ回路１１ｂ（または５１ｂ）は、電源電圧ＶＤＤと接地電圧の間に一段目のインバータを構成する抵抗７２とＮＭＯＳトランジスタ７１が直列に接続され、ＮＭＯＳトランジスタ７１のゲートにレシーバの出力信号が与えられる。そして、抵抗７２とＮＭＯＳトランジスタ７１の接続ノードからの出力信号が次段のインバータのゲートに与えられる。同じくＶＤＤと接地電圧の間に、次段のインバータを構成する抵抗７４とＮＭＯＳトランジスタ７３が直列に接続され、このゲートに前段のインバータの出力信号が与えられる。そして、抵抗７４とＮＭＯＳトランジスタ７３の接続ノードから出力バッファ回路１１ｂ（５１ｂ）の出力ＯＵＴ１が出力される。
【００９２】
図１１に示すように、出力バッファ回路回路１１ｂ（または５１ｂ）をＮＭＯＳトランジスタからなるインバータ回路で構成した場合、インバータスレッシュ電圧生成回路１６も１段目のインバータと同様の素子で形成される。このインバータスレッシュ電圧生成回路１６の回路構成を図１２に示す。
【００９３】
図１２に示すように、出力バッファ回路１１ｂはＮＭＯＳインバータ回路で構成されているので、インバータスレッシュ電圧生成回路１６も出力バッファ回路１１ｂ（５１ｂ）の前段のＮＭＯＳインバータ回路と同じサイズで抵抗１６３とＮＭＯＳトランジスタ１６４を電源電圧ＶＤＤと接地電圧の間に直列に接続する。その接続ノードをトランジスタのゲート入力し、抵抗とＮＭＯＳのダイオードを直列に接続した構成にする。そして、接続ノードから出力バッファ回路１１ｂ（５１ｂ）のインバータのスレッシュ電圧と同じ電位のスレッシュ電圧を生成して出力する。
【００９４】
【発明の効果】
以上説明したように、この発明の電位差検出回路は、異なる２点間の電位差を検出するシステムにおいて、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて信号検出部の差動増幅回路のオフセット値を決めているので、プロセス、温度等が変動した時でも、その値は変化することなく、安定したシステムを提供することが可能となる。データを受信した時に高速に検出信号を生成することができる。
【００９５】
信号検出部の出力バッファ回路のインバータ回路と同様の回路構成でインバータスレッシュ電圧生成回路を形成し、出力バッファ回路のインバータと同じのスレッシュ電圧を生成して出力する。そして、前記インバータスレッシュ電圧生成回路１６のインバータスレッシュ電圧と、前記リファレンスレシーバの出力をオペアンプで比較し、オペアンプからの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。即ち、インバータスレッシュ電圧生成回路のインバータスレッシュ電圧と、前記リファレンスレシーバの出力の２つの電位が同じになるように前記オフセット制御が行われる。オフセット制御は、自らのリファレンスレシーバと信号検出部の差動増幅回路も同じ手法で行われる。
【００９６】
この結果、リファレンスレシーバは、所定の電圧が閾値となり、信号検出部の差動増幅回路も同じ特性となる。よって、プロセス、温度、電圧等が変化しても差動増幅回路の閾値は一定となり、システムにおいて、信号の判定レベルが厳しい場合にも対応することが可能となる。
【００９７】
また、この発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【００９８】
具体的には、信号検出回路部に、信号検出部の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【００９９】
また、信号検出回路部に、信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１００】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【０１０１】
また、信号検出回路部に、第１信号検出部及び第２信号検出部の各出力信号のＯＲ演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【０１０２】
一方、信号検出回路部において、信号検出部の出力信号を積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０３】
また、信号検出回路部において、第１信号検出部及び第２信号検出部の各出力信号を合成して積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【０１０４】
また、前記差動増幅回路部及び信号検出部は、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、信号検出部のオフセット値の変動を更に低減させることができる。
【０１０５】
また、この発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図２】図１における信号検出部１１の内部回路例を示した回路図である。
【図３】図１におけるリファレンスレシーバ１７の内部回路例を示した回路図である。
【図４】図１におけるインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図５】図１〜図４で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートである。
【図６】この発明の第２の実施形態におけるシリアルデータ検出回路の例を示した回路図である。
【図７】図６で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートである。
【図８】図６で示した積分回路５３の内部回路例を示した図である。
【図９】この発明の第２の実施形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図１０】この発明の電位検出回路の他の例を示した回路図である。
【図１１】この発明の用いられる信号検出部の他の例を示した回路図である。
【図１２】図１１に示した信号検出部を用いた場合のインバータスレッシュ電圧生成回路１６の内部回路例を示した回路図である。
【図１３】 従来の受信データ信号処理装置の例を示したブロック図である。
【図１４】 図１０の各部の信号例を示したタイミングチャートである。
【図１５】 図１０における信号検出用レシーバ１０３の回路例を示した図である。
【図１６】 図１０における信号検出用レシーバ１０３の他の回路例を示した図である。
【符号の説明】
１ 受信データ信号処理装置
２ ノーマルレシーバ
３ ディジタル信号処理回路
４、４ａ シリアルデータ検出回路
１１、５１ 信号検出部
１１ａ、５１ａ レシーバ
１１ｂ、５１ｂ 出力バッファ回路
１２ Ｄフリップフロップ
１３、５３ 積分回路
１４ シュミット回路
１５ パルス発生回路
１６ インバータスレッシュ電圧生成回路
１７ リファレンスレシーバ
１８ オペアンプ
２１ 差動増幅回路部
２２ 出力回路部
２３ オフセット回路部
５２ ＯＲ回路
Claims (18)
- ２点間の電位差を検出する回路において、
所定の一方の電位に対してオフセットを設け、他方の電位が当該オフセットを設けた電圧よりも大きくなると、電位差を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とする電位差検出回路。 - 前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力することを特徴とする請求項１に記載の電位差検出回路。
- 前記信号検出回路部は、２点間の一方の第１の電位に対してオフセットを設け、他方の第２の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２の電位に対してオフセットを設け、前記第１の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えることを特徴とする請求項１又は２に記載の電位差検出回路。
- 前記信号検出回路は、対応する入力端に前記２点間の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えることを特徴する請求項１乃至３のいずれかに記載の電位差検出回路。
- 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とするシリアルデータ検出回路。 - 前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力することを特徴とする請求項５に記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、他方の前記シリアルデータ信号の電位に対してオフセットを設け、前記一方のシリアルデータ信号の電位との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の出力信号が対応する入力端に入力される論理和回路と、を備えることを特徴とする請求項５又は６に記載のシリアルデータ検出回路。
- 前記信号検出回路は、対応する入力端に前記相反する信号レベルを有する１対のシリアルデータ信号の電位が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、当該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記リファレンス用差動増幅回路部は、前記信号検出回路部の差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路及び前記信号検出回路部のオフセット回路と同じ回路構成で同じ特性を有するオフセット回路と、を備えることを特徴する請求項５乃至７のいずれかに記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方のシリアルデータに対してオフセットを設け、他方のシリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を保持して出力し、出力信号が電位差を検出したか否かを示す信号を出力するフリップフロップと、前記信号検出部の出力信号が所定時間以上同一電位になると当該フリップフロップを初期値にリセットするリセット回路と、を備えることを特徴とする請求項５、６、８のいずれかに記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記信号検出部の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えることを特徴とする請求項５、６、８のいずれかに記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出部と、前記第１の信号検出部及び第の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該フリップフロップを初期値にリセットするリセット回路と、を備えることを特徴とする請求項５、６、８、９のいずれかに記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路を有する第２の信号検出部と、前記第１の信号検出部及び第２の信号検出部の各出力信号が対応する入力端に入力される論理和回路と、当該論理和回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力／直列出力型のシフトレジスタと、前記論理和回路の出力信号が所定時間以上同一電位になると、当該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、を備えることを特徴とする請求項５、６、８、１０のいずれかに記載のシリアルデータ検出回路。
- 前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、を備えることを特徴とする請求項９又は１１に記載のシリアルデータ検出回路。
- 前記リセット回路は、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、当該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、を備えることを特徴とする請求項１０又は１２に記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と当該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する１つの信号検出部と、当該信号検出部の出力信号を積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えることを特徴とする請求項５、６、８のいずれかに記載のシリアルデータ検出回路。
- 前記信号検出回路部は、所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と当該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路と出力バッファ回路とを有する第１の信号検出部と、前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と当該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する差動増幅回路と出力バッファ回路とを有する第２の信号検出と、前記第１の信号検出部及び第２の信号検出部の出力信号を合成し積分して出力する積分回路と、当該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、を備えることを特徴とする請求項７に記載のシリアルデータ検出回路。
- シリアル伝送線路から入力される相反する信号レベルを有する１対のシリアルデータ信号を２値の信号に変換して出力する信号検出部と、当該信号検出部から出力されるディジタル信号に対して所定の処理を行って出力するディジタル信号処理回路と、前記１対のシリアルデータ信号が入力されたか否かの検出を行い、当該シリアルデータ信号の入力が検出されると前記レシーバ回路を作動させるシリアルデータ検出回路とを備える高速シリアル通信システムにおける受信データ信号処理装置において、
前記シリアルデータ検出回路は、所定の一方の前記シリアルデータ信号の電位に対してオフセットを設け、他方の前記シリアルデータ信号の電位が当該オフセットを設けた電圧よりも大きくなると、知り圧データ信号を検出したことを示す所定の信号を出力する差動増幅回路と、この差動増幅回路からの出力に応じて信号を出力する出力バッファ回路と、を有する信号検出回路部と、異なる所定の各定電圧を差動増幅して出力する一方の入力電圧に対してオフセットを設けるリファレンス用差動増幅回路部と、前記出力バッファ回路のスレッシュ電圧と同じ電圧を生成するスレッシュ電圧生成部と、前記リファレンス用差動増幅回路部の出力電圧と前記出力バッファ回路のスレッシュ電圧が同じになるように前記リファレンス用差動増幅回路部のオフセットを制御すると共に、前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、を備えることを特徴とする受信データ信号処理装置。 - 前記出力バッファ回路は、ＣＭＯＳインバータ回路で構成され、前記スレッシュ電圧生成部は、電源電圧と接地電圧の間にＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを直列に接続し、その接続ノードを各トランジスタのゲートに入力し、前記接続ノードからスレッシュ電圧を出力することを特徴とする請求項１７に記載の受信データ信号処理装置。
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