JP3926645B2 - シリアルデータ検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用するシリアルデータ検出回路と該シリアルデータ検出回路を使用した受信データ信号処理装置に関する。
【０００２】
【従来の技術】
近年、製品のインタフェースが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としては、ＵＳＢ１.１規格があったが、該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２.０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、該値が所定のしきい値を超えている場合は、受信データに対して所定の信号再生処理を行い、しきい値を超えていない場合は、受信データに対して該信号再生処理を行わないようにしている。
【０００３】
図１０は、該ＵＳＢ２.０規格に準拠した受信データ信号処理装置の従来例を示したブロック図である。
図１０の受信データ信号処理装置１００は、シリアル伝送線路ＤＰ，ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ１０１と、該ノーマルレシーバ１０１から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路１０２と、シリアル伝送線路ＤＰ，ＤＭからシリアル信号を受信したか否かの検出を行う信号検出用レシーバ１０３とを備えている。
【０００４】
更に、信号検出用レシーバ１０３の出力信号ＯＵＴｂを積分して出力する積分回路１０４と、該積分回路１０４の出力信号を波形整形して、ノーマルレシーバ１０１のイネーブル制御を行うためのレシーバイネーブル信号ＲＥを生成しノーマルレシーバ１０１に出力するシュミット回路１０５とを備えている。信号検出用レシーバ１０３、積分回路１０４及びシュミット回路１０５は、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行い、該検出結果に応じてノーマルレシーバ１０１の駆動制御を行うシリアルデータ検出回路１０６を構成している。
【０００５】
ＵＳＢ等のシステムでは、アイドル状態の時にはシリアル伝送線路ＤＰ，ＤＭの各ノードがロー（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１０１の出力は不安定状態になり、ディジタル信号処理回路１０２の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ１０３を設け、該信号検出用レシーバ１０３で信号を検出した期間のみ、ノーマルレシーバ１０１が作動するように制御する。このため、信号検出用レシーバ１０３には、しきい値にオフセットを設けたものを使用する。
【０００６】
図１１は、図１０の各部の信号例を示したタイミングチャートである。信号検出用レシーバ１０３は、しきい値にオフセットが設けられたレシーバをなし、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信を検出すると、該データ信号に応じたパルス信号を生成し出力信号ＯＵＴｂとして出力する。該出力信号ＯＵＴｂは、積分回路１０４で積分された後、シュミット回路１０５で波形整形されて２値の信号に変換され、レシーバイネーブル信号ＲＥとしてノーマルレシーバ１０１に出力される。
【０００７】
すなわち、シリアルデータ検出回路１０６は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号ＲＥをハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシーバ１０１を作動させる。また、シリアルデータ検出回路１０６は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ１０１の動作を停止させる。
【０００８】
ここで、図１２は、図１０の信号検出用レシーバ１０３の回路例を示した図である。図１２の信号検出用レシーバ１０３は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１１１と１１２を異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、ＰＭＯＳトランジスタ１１３のゲートには、一定のバイアス電圧が印加されている。
【０００９】
一方、図１３は、図１０の信号検出用レシーバ１０３の他の回路例を示した図である。
図１３の信号検出用レシーバ１０３では、ＰＭＯＳトランジスタである入力トランジスタ１２１と１２２は同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、定電流源１３０による定電流ｉａがＰＭＯＳトランジスタ１３１〜１３３によって加えられ、しきい値にオフセットが設けられている。
【００１０】
【発明が解決しようとする課題】
しかし、図１２及び図１３のような構成では、プロセス、温度等の変動によって、信号検出用レシーバ１０３内のトランジスタの特性が変わり、オフセットが変動するという問題があった。該オフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、このようにすると信号検出用レシーバ１０３の動作スピードが低下するという問題が発生すると共に、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、ＵＳＢ規格等に準拠したシリアルデータ検出回路及びシリアルデータ検出回路を使用した受信データ信号処理装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記レシーバの出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えるものである。
【００１４】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記レシーバの出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えるものである。
【００１５】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えるものである。
【００１６】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えるものである。
【００１７】
一方、前記リセット回路は、前記レシーバの出力信号を積分して出力する積分回路と、該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路とを備えるようにした。
【００１８】
また、前記リセット回路は、前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路とを備えるようにしてもよい。
【００２０】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、
を備えるものである。
【００２１】
また、前記レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記差動増幅回路部は、前記レシーバの差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路、及び前記レシーバのオフセット回路と同じ回路構成で同じ特性を有するオフセット回路を備えるようにした。
【００２２】
一方、前記第１レシーバ及び第２レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とをそれぞれ備え、第１レシーバ、第２レシーバ及び前記差動増幅回路部は、同じ回路構成で同じ特性を有する差動増幅回路と、同じ回路構成で同じ特性を有するオフセット回路とをそれぞれ備えるようにした。
【００２４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図１では、ＵＳＢ２.０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
図１において、受信データ信号処理装置１は、シリアル伝送線路ＤＰ，ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ２と、該ノーマルレシーバ２から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４とで構成されている。
【００２５】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００２６】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭが対応する入力端に接続されて１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ１１と、該レシーバ１１の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。レシーバ１１は、しきい値に所定のオフセットを有している。Ｄフリップフロップ１２の出力端Ｑからノーマルレシーバ２の動作制御を行うためのレシーバイネーブル信号ＲＥが出力され、Ｄフリップフロップ１２のＤ入力端には電源電圧ＶＤＤが印加されている。
【００２７】
また、シリアルデータ検出回路４は、レシーバ１１の出力信号を積分する積分回路１３と、該積分回路１３から出力された信号の波形整形を行って出力するシュミット回路１４と、シュミット回路１４から入力される信号に応じてパルスを生成しＤフリップフロップ１２のリセット信号入力端Ｒに出力するパルス発生回路１５とを備えている。
【００２８】
更に、シリアルデータ検出回路４は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１６と、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ１７と、該リファレンスレシーバ１７からの出力電圧Ｖｏ１及びＶｏ２の電圧比較を行い、該比較結果に応じた電圧をレシーバ１１とリファレンスレシーバ１７にそれぞれ出力するオペアンプ１８とを備えている。なお、パルス発生回路１５はリセット信号発生回路をなし、基準電圧発生回路１６及びリファレンスレシーバ１７は差動増幅回路部をなし、オペアンプ１８はオフセット制御回路部をなす。
【００２９】
レシーバ１１において、非反転入力端にはシリアル伝送線路ＤＰが、反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続され、出力端はＤフリップフロップ１２と積分回路１３にそれぞれ接続されている。
リファレンスレシーバ１７において、反転入力端には基準電圧Ｖｒが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ１７の出力電圧Ｖｏ１は、オペアンプ１８の反転入力端に入力され、リファレンスレシーバ１７の出力電圧Ｖｏ２は、オペアンプ１８の非反転入力端に入力される。オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとしてレシーバ１１とリファレンスレシーバ１７にそれぞれ出力される。
【００３０】
ここで、図２は、レシーバ１１の内部回路例を示した図である。
図２において、レシーバ１１は、差動増幅回路部２１と、出力回路部２２と、オフセット回路部２３とで構成されている。
差動増幅回路部２１は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトランジスタ３４，３５で構成されており、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３４が直列に接続されている。
【００３１】
また、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の直列回路が、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の直列回路と並列に接続されている。ＮＭＯＳトランジスタ３４及び３５は、それぞれゲートとドレインが接続されてダイオードをなしている。ＰＭＯＳトランジスタ３１のゲートには所定の定電圧が印加されてバイアスされており、ＰＭＯＳトランジスタ３１は定電流源をなしている。ＰＭＯＳトランジスタ３２のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３３のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。
【００３２】
出力回路部２２は、ＰＭＯＳトランジスタ３７，３８及びＮＭＯＳトランジスタ３９，４０で構成されており、ＰＭＯＳトランジスタ３７及び３８はカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれカレントミラー回路を形成している。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０の直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の接続部がレシーバ１１の出力端をなし、出力信号ＯＵＴ１が出力される。
【００３３】
ＰＭＯＳトランジスタ３７及び３８の各ゲートは接続されてＰＭＯＳトランジスタ３８のドレインに接続されている。ＮＭＯＳトランジスタ３９のゲートはＮＭＯＳトランジスタ３４のゲートに接続され、該接続部がＮＭＯＳトランジスタ３４のドレインに接続されている。同様に、ＮＭＯＳトランジスタ４０のゲートはＮＭＯＳトランジスタ３５のゲートに接続され、該接続部がＮＭＯＳトランジスタ３５のドレインに接続されている。
【００３４】
次に、オフセット回路部２３は、ＰＭＯＳトランジスタ４１及び４２で構成されており、電源電圧ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは接地電圧に接続され、ＰＭＯＳトランジスタ４２のゲートには、オペアンプ１８からの制御信号Ｓｃが入力されている。
【００３５】
このようなレシーバ１１の構成において、ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とする。更に、オフセット回路部２３からＮＭＯＳトランジスタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳトランジスタ３３のドレイン電流をｉ４とする。電流ｉ２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レシーバ１１のしきい値にオフセットを設けるためのものである。
【００３６】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して、レシーバ１１のしきい値のオフセットが大きくなり、該オフセット値は、オペアンプ１８から入力される制御信号Ｓｃの電圧で調整することができる。すなわち、オペアンプ１８からの入力電圧が小さくなるほど電流ｉ３は大きくなってオフセットが大きくなり、オペアンプ１８からの入力電圧が大きくなるほど電流ｉ３は小さくなってオフセットが小さくなる。このように、オペアンプ１８の出力信号Ｓｃに応じて、レシーバ１１のオフセットを調整することができる。
【００３７】
一方、図３は、リファレンスレシーバ１７の内部回路例を示した図である。なお、図３では、図２と同じものは同じ符号で示し、ここではその説明を省略する。
図３において、リファレンスレシーバ１７は、差動増幅回路部２１と、オフセット回路部２３とで構成されている。差動増幅回路部２１において、ＰＭＯＳトランジスタ３２のゲートには接地電圧が入力され、ＰＭＯＳトランジスタ３３のゲートには基準電圧Ｖｒが入力されている。ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の接続部からは出力電圧Ｖｏ１が出力され、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の接続部からは出力電圧Ｖｏ２が出力される。
【００３８】
このように、リファレンスレシーバ１７から出力された差動出力はオペアンプ１８の対応する入力端にそれぞれ入力され、リファレンスレシーバ１７は、オペアンプ１８からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。オペアンプ１８は、リファレンスレシーバ１７の出力電圧Ｖｏ１及びＶｏ２が同じになるようにリファレンスレシーバ１７のオフセットを調整する。このため、レシーバ１１及びリファレンスレシーバ１７は、基準電圧Ｖｒに応じたしきい値となり、プロセス、温度、電源電圧等が変化してもレシーバ１１及びリファレンスレシーバ１７のしきい値は一定になる。
【００３９】
一方、ＵＳＢ２.０規格で規定されたシリアルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１.１規格で規定された３.３Ｖからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図３で示したシリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路４は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００４０】
次に、図４は、図１〜図３で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートであり、図４を用いてシリアルデータ検出回路４におけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、ＶＰは図２のＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４との接続部の電圧を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５との接続部の電圧を示している。また、Ｖ１は差動出力のオフセット電圧を示しており、該オフセット電圧Ｖ１は基準電圧Ｖｒに比例した電圧になる。
【００４１】
レシーバ１１の出力信号ＯＵＴ１がＤフリップフロップ１２のクロック信号となり、Ｄフリップフロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されていることから該クロック信号が立ち上がると出力端Ｑからハイレベルのレシーバイネーブル信号ＲＥが出力され、ノーマルレシーバ２を作動させる。レシーバ１１から出力された信号ＯＵＴ１は、同時に積分回路１３にも入力され、積分回路１３で積分されてシュミット回路１４に出力される。
【００４２】
シュミット回路１４は、入力された信号を２値の信号に波形整形した信号Ｓ１をパルス発生回路１５に出力する。シリアル伝送線路ＤＰ，ＤＭからシリアルデータが入力されている間は、レシーバ１１からパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号が出力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデータが入力されなくなると、レシーバ１１の出力信号ＯＵＴ１はローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００４３】
パルス発生回路１５は、入力された信号Ｓ１がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号ＳｒとしてＤフリップフロップ１２のリセット信号入力端Ｒに出力する。Ｄフリップフロップ１２は、リセット信号入力端Ｒにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベルからローレベルに立ち下げ、ノーマルレシーバ２の動作を停止させる。
【００４４】
このように、本第１の実施の形態におけるシリアルデータ検出回路は、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、該リファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１に対しても行わせ、レシーバ１１のオフセットが一定になるようにした。このようにすることにより、ＵＳＢ規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、ＵＳＢ２.０規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【００４５】
第２の実施の形態．
ＵＳＢ規格においては、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第１の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ２の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ２の動作を停止させないようにしたものを本発明の第２の実施の形態とする。
【００４６】
図５は、本発明の第２の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図５においても、ＵＳＢ２.０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
図５における図１との相違点は、レシーバ５１及びＯＲ回路５２を追加したことと、レシーバ５１の追加に伴って図１の積分回路１３の回路構成を変えて積分回路５３にしたことにあり、これらのことから図１のシリアルデータ検出回路４をシリアルデータ検出回路４ａに、図１の受信データ信号処理装置１を受信データ信号処理装置１ａにしたことにある。
【００４７】
図５において、受信データ信号処理装置１ａは、ノーマルレシーバ２と、ディジタル信号処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４ａとで構成されている。
シリアルデータ検出回路４ａは、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４ａは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００４８】
シリアルデータ検出回路４ａは、レシーバ１１と、シリアル伝送線路ＤＰ，ＤＭが対応する入力端に接続され、１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ５１と、該レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２に対してＯＲ演算を行うＯＲ回路５２と、該ＯＲ回路５２の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。
【００４９】
なお、この場合、レシーバ１１は第１レシーバを、レシーバ５１は第２レシーバをそれぞれなす。レシーバ５１は、レシーバ１１と同様、しきい値に所定のオフセットを有している。また、シリアルデータ検出回路４ａは、レシーバ１１及び５１の各出力信号を合成して積分する積分回路５３と、該積分回路５３から出力された信号の波形整形を行って出力するシュミット回路１４と、パルス発生回路１５と、基準電圧発生回路１６と、リファレンスレシーバ１７と、オペアンプ１８とを備えている。
【００５０】
レシーバ１１の出力端は、ＯＲ回路５２の一方の入力端と積分回路５３にそれぞれ接続されている。また、レシーバ５１において、非反転入力端にはシリアル伝送線路ＤＭが、反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、出力端はＯＲ回路５２の他方の入力端と積分回路５３にそれぞれ接続されている。一方、オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとして、レシーバ１１，５１及びリファレンスレシーバ１７にそれぞれ出力される。なお、レシーバ５１の内部回路例は、図２のレシーバ１１と同じであることからその説明を省略する。ただし、レシーバ５１の場合、図２のＰＭＯＳトランジスタ３２のゲートにシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳトランジスタ３３のゲートにシリアル伝送線路ＤＰが接続されている。
【００５１】
次に、図６は、図５で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートであり、図６を用いてシリアルデータ検出回路４ａにおけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、図６では、レシーバ１１及び５１の差動出力の各オフセット電圧は、それぞれＶ１となる。
レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤフリップフロップ１２のクロック信号となる。また、レシーバ１１及び５１から出力された各信号ＯＵＴ１，ＯＵＴ２は、同時に積分回路５３にも入力され、積分回路５３で合成し積分されてシュミット回路１４に出力される。
【００５２】
ここで、図７は、図５で示した積分回路５３の内部回路例を示した図であり、図７において、積分回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２，６３及びローパスフィルタ６４で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直列に接続されている。更に、ＮＭＯＳトランジスタ６２と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯＳトランジスタ６１のゲートは接地電圧に接続されている。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２及び６３の接続部がローパスフィルタ６４の入力端に接続されている。
【００５３】
ここで、ＮＭＯＳトランジスタ６２及び６３の各電流駆動能力は、ＰＭＯＳトランジスタ６１よりもそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタ６２及び６３の各ゲートに入力されたそれぞれの信号ＯＵＴ１，ＯＵＴ２は、信号レベルが反転されてローパスフィルタ６４に入力され、ローパスフィルタ６４で積分されてシュミット回路１４に出力される。
【００５４】
シュミット回路１４は、入力された信号を２値の信号に波形整形し信号レベルを反転させてパルス発生回路１５に出力することから、図５の場合、シュミット回路１４はインバータ回路をなしている。なお、図１で示した積分回路１３は、図７のＮＭＯＳトランジスタ６３をなくした構成にしてもよく、このようにした場合、図１のシュミット回路１４においてもインバータ回路をなすようにすればよい。
【００５５】
シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されている間は、レシーバ１１及び５１からそれぞれパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号Ｓｒが出力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されなくなると、レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２はそれぞれローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００５６】
また、例えば、シリアル伝送線路ＤＰから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路ＤＭから該ローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、レシーバ１１の出力端からはローレベルの信号ＯＵＴ１が出力されるのに対して、レシーバ５１の出力端からはハイレベルの信号ＯＵＴ２が出力されるため、シュミット回路１４の出力信号Ｓ１はハイレベルを維持し、パルス発生回路１５からパルス信号が出力されることはなく、Ｄフリップフロップ１２からはハイレベルのレシーバイネーブル信号ＲＥが出力される。
【００５７】
なお、シリアル伝送線路ＤＭから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路ＤＰ，ＤＭから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路４ａによってノーマルレシーバ２の動作を停止させることをなくすことができる。
【００５８】
このように、本第２の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路ＤＰをレシーバ１１の非反転入力端とレシーバ５１の反転入力端にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシーバ１１の反転入力端とレシーバ５１の非反転入力端にそれぞれ接続し、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、該リファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１及び５１に対してもそれぞれ行わせ、レシーバ１１及び５１のオフセットがそれぞれ一定になるようにした。
【００５９】
このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、シリアル伝送線路からの１対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行うことができる。
【００６０】
なお、前記第１及び第２の各実施の形態では、Ｄフリップフロップ１２は１段である場合を例にして説明したが、該Ｄフリップフロップ１２の後段に少なくとも１つのＤフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば３つのＤフリップフロップ１２，１２ａ，１２ｂを使用して該シフトレジスタを形成する場合、Ｄフリップフロップ１２の出力端ＱをＤフリップフロップ１２ａのクロック信号入力端に接続し、Ｄフリップフロップ１２ａの出力端ＱをＤフリップフロップ１２ｂのクロック信号入力端に接続する。
【００６１】
Ｄフリップフロップ１２ｂの出力端Ｑから出力される信号がレシーバイネーブル信号ＲＥとしてノーマルレシーバ２に出力される。また、Ｄフリップフロップ１２，１２ａ，１２ｂにおいて、各Ｄ入力端にはそれぞれ電源電圧ＶＤＤが印加され、各リセット信号入力端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号ＲＥを誤って出力することが発生しにくくなる。また、Ｄフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【００６２】
また、前記第１及び第２の実施の形態では、Ｄフリップフロップ１２を使用したが、該Ｄフリップフロップを使用せずにシュミット回路１４の出力信号Ｓ１をレシーバイネーブル信号ＲＥにすることもできる。このようにした場合、図１は図８のように、図５は図９のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【００６３】
【発明の効果】
上記の説明から明らかなように、本発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【００６４】
具体的には、信号検出回路部に、レシーバの出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【００６５】
また、信号検出回路部に、レシーバの出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【００６６】
また、具体的には、信号検出回路部に、第１レシーバ及び第２レシーバの各出力信号のＯＲ演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【００６７】
また、信号検出回路部に、第１レシーバ及び第２レシーバの各出力信号のＯＲ演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【００６８】
一方、信号検出回路部において、レシーバの出力信号を積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【００６９】
また、信号検出回路部において、第１レシーバ及び第２レシーバの各出力信号を合成して積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【００７０】
また、前記差動増幅回路部及びレシーバは、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、レシーバのオフセット値の変動を更に低減させることができる。
【００７１】
一方、前記差動増幅回路部、第１レシーバ及び第２レシーバは、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、各レシーバのオフセット値の変動を更に低減させることができる。
【００７２】
また、本発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。
【図２】 図１におけるレシーバ１１の内部回路例を示した図である。
【図３】 図１におけるリファレンスレシーバ１７の内部回路例を示した図である。
【図４】 図１〜図３で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートである。
【図５】 本発明の第２の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。
【図６】 図５で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートである。
【図７】 図５で示した積分回路５３の内部回路例を示した図である。
【図８】 本発明の第１の実施の形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図９】 本発明の第２の実施の形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図１０】 従来の受信データ信号処理装置の例を示したブロック図である。
【図１１】 図１０の各部の信号例を示したタイミングチャートである。
【図１２】 図１０における信号検出用レシーバ１０３の回路例を示した図である。
【図１３】 図１０における信号検出用レシーバ１０３の他の回路例を示した図である。
【符号の説明】
１，１ａ 受信データ信号処理装置
２ ノーマルレシーバ
３ ディジタル信号処理回路
４，４ａ シリアルデータ検出回路
１１，５１ レシーバ
１２ Ｄフリップフロップ
１３，５３ 積分回路
１４ シュミット回路
１５ パルス発生回路
１６ 基準電圧発生回路
１７ リファレンスレシーバ
１８ オペアンプ
２１ 差動増幅回路部
２２ 出力回路部
２３ オフセット回路部
５２ ＯＲ回路
【発明の属する技術分野】
本発明は、ＵＳＢ等を使用した高速シリアル通信システムに使用するシリアルデータ検出回路と該シリアルデータ検出回路を使用した受信データ信号処理装置に関する。
【０００２】
【従来の技術】
近年、製品のインタフェースが高速化されており、高速シリアル通信を使用したシステムの開発が進んでおり、例えば、このような高速シリアル通信としてＵＳＢを使用したものがある。ＵＳＢの規格としては、ＵＳＢ１.１規格があったが、該規格よりも高速な４８０Ｍｂｐｓの通信速度を得ることができるＵＳＢ２.０規格を使用したシステムの開発が進んでいる。このようなシステムでデータを受信する場合、伝送媒体の接続の有無及び受信データの有無を、信号の振幅レベルの値で判定し、該値が所定のしきい値を超えている場合は、受信データに対して所定の信号再生処理を行い、しきい値を超えていない場合は、受信データに対して該信号再生処理を行わないようにしている。
【０００３】
図１０は、該ＵＳＢ２.０規格に準拠した受信データ信号処理装置の従来例を示したブロック図である。
図１０の受信データ信号処理装置１００は、シリアル伝送線路ＤＰ，ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する通常の信号処理を行うノーマルレシーバ１０１と、該ノーマルレシーバ１０１から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路１０２と、シリアル伝送線路ＤＰ，ＤＭからシリアル信号を受信したか否かの検出を行う信号検出用レシーバ１０３とを備えている。
【０００４】
更に、信号検出用レシーバ１０３の出力信号ＯＵＴｂを積分して出力する積分回路１０４と、該積分回路１０４の出力信号を波形整形して、ノーマルレシーバ１０１のイネーブル制御を行うためのレシーバイネーブル信号ＲＥを生成しノーマルレシーバ１０１に出力するシュミット回路１０５とを備えている。信号検出用レシーバ１０３、積分回路１０４及びシュミット回路１０５は、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行い、該検出結果に応じてノーマルレシーバ１０１の駆動制御を行うシリアルデータ検出回路１０６を構成している。
【０００５】
ＵＳＢ等のシステムでは、アイドル状態の時にはシリアル伝送線路ＤＰ，ＤＭの各ノードがロー（Ｌｏｗ）レベルになる。この時、ノーマルレシーバ１０１の出力は不安定状態になり、ディジタル信号処理回路１０２の信号処理で不具合が発生する場合があった。このような不具合を回避するために、信号検出用レシーバ１０３を設け、該信号検出用レシーバ１０３で信号を検出した期間のみ、ノーマルレシーバ１０１が作動するように制御する。このため、信号検出用レシーバ１０３には、しきい値にオフセットを設けたものを使用する。
【０００６】
図１１は、図１０の各部の信号例を示したタイミングチャートである。信号検出用レシーバ１０３は、しきい値にオフセットが設けられたレシーバをなし、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信を検出すると、該データ信号に応じたパルス信号を生成し出力信号ＯＵＴｂとして出力する。該出力信号ＯＵＴｂは、積分回路１０４で積分された後、シュミット回路１０５で波形整形されて２値の信号に変換され、レシーバイネーブル信号ＲＥとしてノーマルレシーバ１０１に出力される。
【０００７】
すなわち、シリアルデータ検出回路１０６は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信を検出すると、レシーバイネーブル信号ＲＥをハイ（Ｈｉｇｈ）レベルに立ち上げてノーマルレシーバ１０１を作動させる。また、シリアルデータ検出回路１０６は、シリアルデータ信号の受信を検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ１０１の動作を停止させる。
【０００８】
ここで、図１２は、図１０の信号検出用レシーバ１０３の回路例を示した図である。図１２の信号検出用レシーバ１０３は、ノーマルタイプのレシーバと同じ回路構成をなしているが、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）である入力トランジスタ１１１と１１２を異なるサイズのトランジスタにすることによって、オフセットを設けている。なお、ＰＭＯＳトランジスタ１１３のゲートには、一定のバイアス電圧が印加されている。
【０００９】
一方、図１３は、図１０の信号検出用レシーバ１０３の他の回路例を示した図である。
図１３の信号検出用レシーバ１０３では、ＰＭＯＳトランジスタである入力トランジスタ１２１と１２２は同じサイズのＰＭＯＳトランジスタであって差動対をなしている。入力トランジスタ１２１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）との接続部に、定電流源１３０による定電流ｉａがＰＭＯＳトランジスタ１３１〜１３３によって加えられ、しきい値にオフセットが設けられている。
【００１０】
【発明が解決しようとする課題】
しかし、図１２及び図１３のような構成では、プロセス、温度等の変動によって、信号検出用レシーバ１０３内のトランジスタの特性が変わり、オフセットが変動するという問題があった。該オフセットのばらつきを小さくするためには、各入力トランジスタのゲート面積を大きくする方法が考えられるが、このようにすると信号検出用レシーバ１０３の動作スピードが低下するという問題が発生すると共に、抑えることができるオフセットのばらつき範囲にも限界があった。
【００１１】
本発明は、上記のような問題を解決するためになされたものであり、オフセット用の電流量をプロセス、温度等に応じて調整することにより、オフセットのばらつきを低減し高速動作を可能にした、ＵＳＢ規格等に準拠したシリアルデータ検出回路及びシリアルデータ検出回路を使用した受信データ信号処理装置を得ることを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記レシーバの出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えるものである。
【００１４】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記レシーバの出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えるものである。
【００１５】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えるものである。
【００１６】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えるものである。
【００１７】
一方、前記リセット回路は、前記レシーバの出力信号を積分して出力する積分回路と、該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路とを備えるようにした。
【００１８】
また、前記リセット回路は、前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路とを備えるようにしてもよい。
【００２０】
また、この発明に係るシリアルデータ検出回路は、相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、
を備えるものである。
【００２１】
また、前記レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記差動増幅回路部は、前記レシーバの差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路、及び前記レシーバのオフセット回路と同じ回路構成で同じ特性を有するオフセット回路を備えるようにした。
【００２２】
一方、前記第１レシーバ及び第２レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とをそれぞれ備え、第１レシーバ、第２レシーバ及び前記差動増幅回路部は、同じ回路構成で同じ特性を有する差動増幅回路と、同じ回路構成で同じ特性を有するオフセット回路とをそれぞれ備えるようにした。
【００２４】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図１では、ＵＳＢ２.０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
図１において、受信データ信号処理装置１は、シリアル伝送線路ＤＰ，ＤＭから伝送された相反する信号レベルを有する１対のシリアルデータ信号を内部でディジタル信号に変換する、通常の信号処理を行うノーマルレシーバ２と、該ノーマルレシーバ２から出力された信号に対して所定の処理を行って出力するディジタル信号処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４とで構成されている。
【００２５】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４は、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００２６】
シリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭが対応する入力端に接続されて１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ１１と、該レシーバ１１の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。レシーバ１１は、しきい値に所定のオフセットを有している。Ｄフリップフロップ１２の出力端Ｑからノーマルレシーバ２の動作制御を行うためのレシーバイネーブル信号ＲＥが出力され、Ｄフリップフロップ１２のＤ入力端には電源電圧ＶＤＤが印加されている。
【００２７】
また、シリアルデータ検出回路４は、レシーバ１１の出力信号を積分する積分回路１３と、該積分回路１３から出力された信号の波形整形を行って出力するシュミット回路１４と、シュミット回路１４から入力される信号に応じてパルスを生成しＤフリップフロップ１２のリセット信号入力端Ｒに出力するパルス発生回路１５とを備えている。
【００２８】
更に、シリアルデータ検出回路４は、所定の基準電圧Ｖｒを生成して出力する基準電圧発生回路１６と、反転入力端に入力された信号に対してオフセットを設けた差動増幅器をなすリファレンスレシーバ１７と、該リファレンスレシーバ１７からの出力電圧Ｖｏ１及びＶｏ２の電圧比較を行い、該比較結果に応じた電圧をレシーバ１１とリファレンスレシーバ１７にそれぞれ出力するオペアンプ１８とを備えている。なお、パルス発生回路１５はリセット信号発生回路をなし、基準電圧発生回路１６及びリファレンスレシーバ１７は差動増幅回路部をなし、オペアンプ１８はオフセット制御回路部をなす。
【００２９】
レシーバ１１において、非反転入力端にはシリアル伝送線路ＤＰが、反転入力端にはシリアル伝送線路ＤＭがそれぞれ接続され、出力端はＤフリップフロップ１２と積分回路１３にそれぞれ接続されている。
リファレンスレシーバ１７において、反転入力端には基準電圧Ｖｒが入力され、非反転入力端には接地電圧が入力されている。リファレンスレシーバ１７の出力電圧Ｖｏ１は、オペアンプ１８の反転入力端に入力され、リファレンスレシーバ１７の出力電圧Ｖｏ２は、オペアンプ１８の非反転入力端に入力される。オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとしてレシーバ１１とリファレンスレシーバ１７にそれぞれ出力される。
【００３０】
ここで、図２は、レシーバ１１の内部回路例を示した図である。
図２において、レシーバ１１は、差動増幅回路部２１と、出力回路部２２と、オフセット回路部２３とで構成されている。
差動増幅回路部２１は、ＰＭＯＳトランジスタ３１〜３３とＮＭＯＳトランジスタ３４，３５で構成されており、電源電圧ＶＤＤと接地電圧との間にＰＭＯＳトランジスタ３１，３２及びＮＭＯＳトランジスタ３４が直列に接続されている。
【００３１】
また、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の直列回路が、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の直列回路と並列に接続されている。ＮＭＯＳトランジスタ３４及び３５は、それぞれゲートとドレインが接続されてダイオードをなしている。ＰＭＯＳトランジスタ３１のゲートには所定の定電圧が印加されてバイアスされており、ＰＭＯＳトランジスタ３１は定電流源をなしている。ＰＭＯＳトランジスタ３２のゲートは、非反転入力端をなしてシリアル伝送線路ＤＰが接続され、ＰＭＯＳトランジスタ３３のゲートは、反転入力端をなしてシリアル伝送線路ＤＭが接続されている。
【００３２】
出力回路部２２は、ＰＭＯＳトランジスタ３７，３８及びＮＭＯＳトランジスタ３９，４０で構成されており、ＰＭＯＳトランジスタ３７及び３８はカレントミラー回路を形成している。また、ＮＭＯＳトランジスタ３９はＮＭＯＳトランジスタ３４と、ＮＭＯＳトランジスタ４０はＮＭＯＳトランジスタ３５とそれぞれカレントミラー回路を形成している。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の直列回路と、ＰＭＯＳトランジスタ３８とＮＭＯＳトランジスタ４０の直列回路がそれぞれ並列に接続されている。ＰＭＯＳトランジスタ３７とＮＭＯＳトランジスタ３９の接続部がレシーバ１１の出力端をなし、出力信号ＯＵＴ１が出力される。
【００３３】
ＰＭＯＳトランジスタ３７及び３８の各ゲートは接続されてＰＭＯＳトランジスタ３８のドレインに接続されている。ＮＭＯＳトランジスタ３９のゲートはＮＭＯＳトランジスタ３４のゲートに接続され、該接続部がＮＭＯＳトランジスタ３４のドレインに接続されている。同様に、ＮＭＯＳトランジスタ４０のゲートはＮＭＯＳトランジスタ３５のゲートに接続され、該接続部がＮＭＯＳトランジスタ３５のドレインに接続されている。
【００３４】
次に、オフセット回路部２３は、ＰＭＯＳトランジスタ４１及び４２で構成されており、電源電圧ＶＤＤと、ＮＭＯＳトランジスタ３５のドレインとの間に、ＰＭＯＳトランジスタ４１と４２の直列回路が接続されている。ＰＭＯＳトランジスタ４１のゲートは接地電圧に接続され、ＰＭＯＳトランジスタ４２のゲートには、オペアンプ１８からの制御信号Ｓｃが入力されている。
【００３５】
このようなレシーバ１１の構成において、ＮＭＯＳトランジスタ３４のドレイン電流をｉ１とし、ＮＭＯＳトランジスタ３５のドレイン電流をｉ２とする。更に、オフセット回路部２３からＮＭＯＳトランジスタ３５のドレインに流れる電流をｉ３とし、ＰＭＯＳトランジスタ３３のドレイン電流をｉ４とする。電流ｉ２は電流ｉ３と電流ｉ４との和であり、電流ｉ３は、レシーバ１１のしきい値にオフセットを設けるためのものである。
【００３６】
電流ｉ１は、シリアル伝送線路ＤＰからの入力電圧の電圧値で決まり、電流ｉ４は、シリアル伝送線路ＤＭからの入力電圧の電圧値で決まる。電流ｉ３の電流値に比例して、レシーバ１１のしきい値のオフセットが大きくなり、該オフセット値は、オペアンプ１８から入力される制御信号Ｓｃの電圧で調整することができる。すなわち、オペアンプ１８からの入力電圧が小さくなるほど電流ｉ３は大きくなってオフセットが大きくなり、オペアンプ１８からの入力電圧が大きくなるほど電流ｉ３は小さくなってオフセットが小さくなる。このように、オペアンプ１８の出力信号Ｓｃに応じて、レシーバ１１のオフセットを調整することができる。
【００３７】
一方、図３は、リファレンスレシーバ１７の内部回路例を示した図である。なお、図３では、図２と同じものは同じ符号で示し、ここではその説明を省略する。
図３において、リファレンスレシーバ１７は、差動増幅回路部２１と、オフセット回路部２３とで構成されている。差動増幅回路部２１において、ＰＭＯＳトランジスタ３２のゲートには接地電圧が入力され、ＰＭＯＳトランジスタ３３のゲートには基準電圧Ｖｒが入力されている。ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４の接続部からは出力電圧Ｖｏ１が出力され、ＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５の接続部からは出力電圧Ｖｏ２が出力される。
【００３８】
このように、リファレンスレシーバ１７から出力された差動出力はオペアンプ１８の対応する入力端にそれぞれ入力され、リファレンスレシーバ１７は、オペアンプ１８からの比較結果を示す電圧がフィードバックされてオフセットの調整が行われる。オペアンプ１８は、リファレンスレシーバ１７の出力電圧Ｖｏ１及びＶｏ２が同じになるようにリファレンスレシーバ１７のオフセットを調整する。このため、レシーバ１１及びリファレンスレシーバ１７は、基準電圧Ｖｒに応じたしきい値となり、プロセス、温度、電源電圧等が変化してもレシーバ１１及びリファレンスレシーバ１７のしきい値は一定になる。
【００３９】
一方、ＵＳＢ２.０規格で規定されたシリアルデータ信号の振幅は４００ｍＶであり、ＵＳＢ１.１規格で規定された３.３Ｖからかなり小さい値になっている。このようにシリアルデータ信号の振幅が小さくなってデータ受信を判定することが難しくなった場合においても、図１〜図３で示したシリアルデータ検出回路４は、シリアル伝送線路ＤＰ，ＤＭからのシリアルデータ信号の受信判定を正確に行うことができる。また、シリアルデータ検出回路４は、従来のようにオフセットのばらつきを抑制するために入力トランジスタのゲート面積を大きくする必要がなく、高速動作を行うことができる。
【００４０】
次に、図４は、図１〜図３で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートであり、図４を用いてシリアルデータ検出回路４におけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、ＶＰは図２のＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３４との接続部の電圧を示し、ＶＭは図２のＰＭＯＳトランジスタ３３とＮＭＯＳトランジスタ３５との接続部の電圧を示している。また、Ｖ１は差動出力のオフセット電圧を示しており、該オフセット電圧Ｖ１は基準電圧Ｖｒに比例した電圧になる。
【００４１】
レシーバ１１の出力信号ＯＵＴ１がＤフリップフロップ１２のクロック信号となり、Ｄフリップフロップ１２は、Ｄ入力端に電源電圧ＶＤＤが印加されていることから該クロック信号が立ち上がると出力端Ｑからハイレベルのレシーバイネーブル信号ＲＥが出力され、ノーマルレシーバ２を作動させる。レシーバ１１から出力された信号ＯＵＴ１は、同時に積分回路１３にも入力され、積分回路１３で積分されてシュミット回路１４に出力される。
【００４２】
シュミット回路１４は、入力された信号を２値の信号に波形整形した信号Ｓ１をパルス発生回路１５に出力する。シリアル伝送線路ＤＰ，ＤＭからシリアルデータが入力されている間は、レシーバ１１からパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号が出力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデータが入力されなくなると、レシーバ１１の出力信号ＯＵＴ１はローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００４３】
パルス発生回路１５は、入力された信号Ｓ１がハイレベルからローレベルに立ち下がると、所定のワンショットパルスを信号ＳｒとしてＤフリップフロップ１２のリセット信号入力端Ｒに出力する。Ｄフリップフロップ１２は、リセット信号入力端Ｒにハイレベルのパルスが入力されると、該パルスの立ち下がりと同時に出力端Ｑからのレシーバイネーブル信号ＲＥをハイレベルからローレベルに立ち下げ、ノーマルレシーバ２の動作を停止させる。
【００４４】
このように、本第１の実施の形態におけるシリアルデータ検出回路は、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、該リファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１に対しても行わせ、レシーバ１１のオフセットが一定になるようにした。このようにすることにより、ＵＳＢ規格等に規定されたシリアルデータ検出用のレシーバにおけるオフセットのばらつきを低減させることができ、ＵＳＢ２.０規格等のような振幅が小さいシリアルデータ信号の検出を正確かつ高速に行うことができる。
【００４５】
第２の実施の形態．
ＵＳＢ規格においては、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態を禁止している。しかし、前記第１の実施の形態では、このような状態が発生するとシリアルデータ信号が検出できなかったとしてノーマルレシーバ２の動作を停止させるため、前記のような異常状態の発生を検出することができない。そこで、シリアル伝送線路からの１対のシリアルデータ信号が所定のビット長以上ハイレベル又はローレベルである状態が発生してもノーマルレシーバ２の動作を停止させないようにしたものを本発明の第２の実施の形態とする。
【００４６】
図５は、本発明の第２の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。なお、図５では、図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に図１との相違点のみ説明する。また、図５においても、ＵＳＢ２.０規格に準拠する受信データ信号処理装置に使用した場合を例にして示している。
図５における図１との相違点は、レシーバ５１及びＯＲ回路５２を追加したことと、レシーバ５１の追加に伴って図１の積分回路１３の回路構成を変えて積分回路５３にしたことにあり、これらのことから図１のシリアルデータ検出回路４をシリアルデータ検出回路４ａに、図１の受信データ信号処理装置１を受信データ信号処理装置１ａにしたことにある。
【００４７】
図５において、受信データ信号処理装置１ａは、ノーマルレシーバ２と、ディジタル信号処理回路３と、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路４ａとで構成されている。
シリアルデータ検出回路４ａは、シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されたことを検出すると、レシーバイネーブル信号ＲＥをハイレベルに立ち上げてノーマルレシーバ２を作動させる。また、シリアルデータ検出回路４ａは、シリアルデータ信号が入力されたことを検出していない場合は、レシーバイネーブル信号ＲＥをローレベルにしてノーマルレシーバ２の動作を停止させる。
【００４８】
シリアルデータ検出回路４ａは、レシーバ１１と、シリアル伝送線路ＤＰ，ＤＭが対応する入力端に接続され、１対のシリアルデータ信号が入力される差動増幅回路で構成されたレシーバ５１と、該レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２に対してＯＲ演算を行うＯＲ回路５２と、該ＯＲ回路５２の出力信号がクロック信号入力端に入力されたＤフリップフロップ１２とを備えている。
【００４９】
なお、この場合、レシーバ１１は第１レシーバを、レシーバ５１は第２レシーバをそれぞれなす。レシーバ５１は、レシーバ１１と同様、しきい値に所定のオフセットを有している。また、シリアルデータ検出回路４ａは、レシーバ１１及び５１の各出力信号を合成して積分する積分回路５３と、該積分回路５３から出力された信号の波形整形を行って出力するシュミット回路１４と、パルス発生回路１５と、基準電圧発生回路１６と、リファレンスレシーバ１７と、オペアンプ１８とを備えている。
【００５０】
レシーバ１１の出力端は、ＯＲ回路５２の一方の入力端と積分回路５３にそれぞれ接続されている。また、レシーバ５１において、非反転入力端にはシリアル伝送線路ＤＭが、反転入力端にはシリアル伝送線路ＤＰがそれぞれ接続され、出力端はＯＲ回路５２の他方の入力端と積分回路５３にそれぞれ接続されている。一方、オペアンプ１８の出力信号は、オフセットを制御する制御信号Ｓｃとして、レシーバ１１，５１及びリファレンスレシーバ１７にそれぞれ出力される。なお、レシーバ５１の内部回路例は、図２のレシーバ１１と同じであることからその説明を省略する。ただし、レシーバ５１の場合、図２のＰＭＯＳトランジスタ３２のゲートにシリアル伝送線路ＤＭが接続され、図２のＰＭＯＳトランジスタ３３のゲートにシリアル伝送線路ＤＰが接続されている。
【００５１】
次に、図６は、図５で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートであり、図６を用いてシリアルデータ検出回路４ａにおけるレシーバイネーブル信号ＲＥの生成動作例について説明する。なお、図６では、レシーバ１１及び５１の差動出力の各オフセット電圧は、それぞれＶ１となる。
レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２がＯＲ回路５２でＯＲ演算されて得られた信号がＤフリップフロップ１２のクロック信号となる。また、レシーバ１１及び５１から出力された各信号ＯＵＴ１，ＯＵＴ２は、同時に積分回路５３にも入力され、積分回路５３で合成し積分されてシュミット回路１４に出力される。
【００５２】
ここで、図７は、図５で示した積分回路５３の内部回路例を示した図であり、図７において、積分回路５３は、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２，６３及びローパスフィルタ６４で構成されている。電源電圧ＶＤＤと接地電圧との間には、ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２が直列に接続されている。更に、ＮＭＯＳトランジスタ６２と並列にＮＭＯＳトランジスタ６３が接続され、ＰＭＯＳトランジスタ６１のゲートは接地電圧に接続されている。ＮＭＯＳトランジスタ６２のゲートにレシーバ１１からの出力信号ＯＵＴ１が入力され、ＮＭＯＳトランジスタ６３のゲートにレシーバ５１からの出力信号ＯＵＴ２が入力されている。ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２及び６３の接続部がローパスフィルタ６４の入力端に接続されている。
【００５３】
ここで、ＮＭＯＳトランジスタ６２及び６３の各電流駆動能力は、ＰＭＯＳトランジスタ６１よりもそれぞれ大きくし、ＰＭＯＳトランジスタ６１のオン抵抗に対してＮＭＯＳトランジスタ６２及び６３の各オン抵抗は十分に小さいものとする。このようにすることにより、ＮＭＯＳトランジスタ６２及び６３の各ゲートに入力されたそれぞれの信号ＯＵＴ１，ＯＵＴ２は、信号レベルが反転されてローパスフィルタ６４に入力され、ローパスフィルタ６４で積分されてシュミット回路１４に出力される。
【００５４】
シュミット回路１４は、入力された信号を２値の信号に波形整形し信号レベルを反転させてパルス発生回路１５に出力することから、図５の場合、シュミット回路１４はインバータ回路をなしている。なお、図１で示した積分回路１３は、図７のＮＭＯＳトランジスタ６３をなくした構成にしてもよく、このようにした場合、図１のシュミット回路１４においてもインバータ回路をなすようにすればよい。
【００５５】
シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されている間は、レシーバ１１及び５１からそれぞれパルス信号が出力され、この間はパルス発生回路１５の出力端からはローレベルの信号Ｓｒが出力される。シリアル伝送線路ＤＰ，ＤＭからシリアルデータ信号が入力されなくなると、レシーバ１１及び５１の各出力信号ＯＵＴ１，ＯＵＴ２はそれぞれローレベルとなりパルス発生回路１５の出力端からはハイレベルのパルス信号Ｓｒが出力される。
【００５６】
また、例えば、シリアル伝送線路ＤＰから規格で定められた以上の長さのローレベルの信号が入力されると、シリアル伝送線路ＤＭから該ローレベルの長さと同じ長さのハイレベルの信号が入力される。この間、レシーバ１１の出力端からはローレベルの信号ＯＵＴ１が出力されるのに対して、レシーバ５１の出力端からはハイレベルの信号ＯＵＴ２が出力されるため、シュミット回路１４の出力信号Ｓ１はハイレベルを維持し、パルス発生回路１５からパルス信号が出力されることはなく、Ｄフリップフロップ１２からはハイレベルのレシーバイネーブル信号ＲＥが出力される。
【００５７】
なお、シリアル伝送線路ＤＭから規格で定められた以上の長さのローレベルの信号が入力される場合も同様である。このようにして、シリアル伝送線路ＤＰ，ＤＭから規格で定められた以上の時間、信号レベルが反転しない場合が生じても、シリアルデータ検出回路４ａによってノーマルレシーバ２の動作を停止させることをなくすことができる。
【００５８】
このように、本第２の実施の形態におけるシリアルデータ検出回路は、シリアル伝送線路ＤＰをレシーバ１１の非反転入力端とレシーバ５１の反転入力端にそれぞれ接続すると共にシリアル伝送線路ＤＭをレシーバ１１の反転入力端とレシーバ５１の非反転入力端にそれぞれ接続し、オペアンプ１８を用いて、異なる所定の定電圧が入力されたリファレンスレシーバ１７の１対の出力電圧Ｖｏ１及びＶｏ２が、同じ電圧になるように該リファレンスレシーバ１７の差動増幅回路部２１に対するオフセット調整をオフセット回路部２３に行わせると共に、該リファレンスレシーバ１７に対して行わせるオフセット調整と同じオフセット調整をレシーバ１１及び５１に対してもそれぞれ行わせ、レシーバ１１及び５１のオフセットがそれぞれ一定になるようにした。
【００５９】
このようにすることにより、前記第１の実施の形態と同様の効果を得ることができると共に、シリアル伝送線路からの１対のシリアルデータが所定のビット長以上ハイレベル又はローレベルである異常状態が発生してもノーマルレシーバを作動させることができ、後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行うことができる。
【００６０】
なお、前記第１及び第２の各実施の形態では、Ｄフリップフロップ１２は１段である場合を例にして説明したが、該Ｄフリップフロップ１２の後段に少なくとも１つのＤフリップフロップを直列に接続して、直列入力・直列出力型のシフトレジスタを形成するようにしてもよい。例えば３つのＤフリップフロップ１２，１２ａ，１２ｂを使用して該シフトレジスタを形成する場合、Ｄフリップフロップ１２の出力端ＱをＤフリップフロップ１２ａのクロック信号入力端に接続し、Ｄフリップフロップ１２ａの出力端ＱをＤフリップフロップ１２ｂのクロック信号入力端に接続する。
【００６１】
Ｄフリップフロップ１２ｂの出力端Ｑから出力される信号がレシーバイネーブル信号ＲＥとしてノーマルレシーバ２に出力される。また、Ｄフリップフロップ１２，１２ａ，１２ｂにおいて、各Ｄ入力端にはそれぞれ電源電圧ＶＤＤが印加され、各リセット信号入力端Ｒにはそれぞれパルス発生回路１５からの信号Ｓｒがそれぞれ入力されている。このようにすることにより、シリアルデータ信号の検出に要する時間が長くなるが、ノイズ等の要因でレシーバが反応した時にレシーバイネーブル信号ＲＥを誤って出力することが発生しにくくなる。また、Ｄフリップフロップの段数は、受信データ信号処理装置を使用するシステムに応じた数にすればよい。
【００６２】
また、前記第１及び第２の実施の形態では、Ｄフリップフロップ１２を使用したが、該Ｄフリップフロップを使用せずにシュミット回路１４の出力信号Ｓ１をレシーバイネーブル信号ＲＥにすることもできる。このようにした場合、図１は図８のように、図５は図９のようにそれぞれなり、シリアルデータ信号の検出に要する時間が長くなり、プロセス等の変動でも該時間が変わるが、回路規模を小さくすることができる。
【００６３】
【発明の効果】
上記の説明から明らかなように、本発明のシリアルデータ検出回路によれば、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠した安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができる。
【００６４】
具体的には、信号検出回路部に、レシーバの出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用することにより、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができる。
【００６５】
また、信号検出回路部に、レシーバの出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用することによって、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【００６６】
また、具体的には、信号検出回路部に、第１レシーバ及び第２レシーバの各出力信号のＯＲ演算が行われた結果を示す信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができると共に該検出に要する時間を短くすることができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。
【００６７】
また、信号検出回路部に、第１レシーバ及び第２レシーバの各出力信号のＯＲ演算が行われた結果を示す信号を順次保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタを使用するようにした。このことから、シリアルデータ信号の検出を正確に行うことができ、１対のシリアルデータ信号の信号レベルが所定レベルで一定になる時間が所定値を超える異常状態が発生しても後段の回路に該異常状態のデータを出力することができるため、該後段の回路によって該異常状態に対する処理を行わせることができる。更に、ノイズ等の混入に起因するシリアルデータ信号の誤検出を防止することができる。
【００６８】
一方、信号検出回路部において、レシーバの出力信号を積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【００６９】
また、信号検出回路部において、第１レシーバ及び第２レシーバの各出力信号を合成して積分し該積分して得られた信号を２値の信号に変換してシリアルデータ信号を検出したか否かを示す信号を生成するようにした。このことから、回路規模の増大を小さくして回路のレイアウト面積の増加を小さくすることができる。
【００７０】
また、前記差動増幅回路部及びレシーバは、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、レシーバのオフセット値の変動を更に低減させることができる。
【００７１】
一方、前記差動増幅回路部、第１レシーバ及び第２レシーバは、同じ回路構成で同じ特性を有する差動増幅回路、及び同じ回路構成で同じ特性を有するオフセット回路をそれぞれ備えるようにした。このことから、プロセス、温度等が変動した場合においても、各レシーバのオフセット値の変動を更に低減させることができる。
【００７２】
また、本発明の受信データ信号処理装置は、シリアルデータ検出回路において、差動増幅回路部とオフセット制御回路部のフィードバック信号を用いて、信号検出回路部のオフセット値を決めている。このことから、プロセス、温度等が変動した場合においても、該オフセット値の変動を低減させることができ、ＵＳＢ規格等に準拠する安定したシステムを提供することができると共に、シリアルデータを受信した時にシリアルデータ信号を検出したことを示す信号を高速に生成することができるため、シリアルデータ信号の受信を正確に検出することができ、受信した信号に対する正確な信号処理を行うことができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。
【図２】 図１におけるレシーバ１１の内部回路例を示した図である。
【図３】 図１におけるリファレンスレシーバ１７の内部回路例を示した図である。
【図４】 図１〜図３で示したシリアルデータ検出回路４の各部の波形例を示したタイミングチャートである。
【図５】 本発明の第２の実施の形態におけるシリアルデータ検出回路の例を示した回路図である。
【図６】 図５で示したシリアルデータ検出回路４ａの各部の波形例を示したタイミングチャートである。
【図７】 図５で示した積分回路５３の内部回路例を示した図である。
【図８】 本発明の第１の実施の形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図９】 本発明の第２の実施の形態におけるシリアルデータ検出回路の他の例を示した回路図である。
【図１０】 従来の受信データ信号処理装置の例を示したブロック図である。
【図１１】 図１０の各部の信号例を示したタイミングチャートである。
【図１２】 図１０における信号検出用レシーバ１０３の回路例を示した図である。
【図１３】 図１０における信号検出用レシーバ１０３の他の回路例を示した図である。
【符号の説明】
１，１ａ 受信データ信号処理装置
２ ノーマルレシーバ
３ ディジタル信号処理回路
４，４ａ シリアルデータ検出回路
１１，５１ レシーバ
１２ Ｄフリップフロップ
１３，５３ 積分回路
１４ シュミット回路
１５ パルス発生回路
１６ 基準電圧発生回路
１７ リファレンスレシーバ
１８ オペアンプ
２１ 差動増幅回路部
２２ 出力回路部
２３ オフセット回路部
５２ ＯＲ回路
Claims (9)
- 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記レシーバの出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えることを特徴とするシリアルデータ検出回路。 - 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧と該オフセットを設けたシリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する１つのレシーバと、
該レシーバの出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記レシーバの出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えることを特徴とするシリアルデータ検出回路。 - 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号を保持して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすフリップフロップと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該フリップフロップを初期値にリセットするリセット回路と、
を備えることを特徴とするシリアルデータ検出回路。 - 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの各出力信号が対応する入力端に入力されるＯＲ回路と、
該ＯＲ回路の出力信号が入力され、出力信号がシリアルデータ信号を検出したか否かを示す信号をなす直列入力・直列出力型のシフトレジスタと、
前記ＯＲ回路の出力信号が所定時間以上一定になると、該シフトレジスタに格納されたデータを初期値にリセットするリセット回路と、
を備えることを特徴とするシリアルデータ検出回路。 - 前記リセット回路は、
前記レシーバの出力信号を積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、
該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記フリップフロップに対するリセット信号を生成して出力するリセット信号発生回路と、
を備えることを特徴とする請求項１又は３記載のシリアルデータ検出回路。 - 前記リセット回路は、
前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力するシュミット回路と、
該シュミット回路の出力信号における信号レベルの所定の変化に応じて前記シフトレジスタに対するリセット信号を生成して出力するリセット信号発生回路と、
を備えることを特徴とする請求項２又は４記載のシリアルデータ検出回路。 - 相反する信号レベルを有する１対のシリアルデータ信号が入力されたか否かの検出を行うシリアルデータ検出回路において、
所定の一方の前記シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号の電圧が該オフセットを設けたシリアルデータ信号の電圧よりも大きくなると、シリアルデータ信号を検出したことを示す所定の信号を出力する、差動増幅回路を有する信号検出回路部と、
異なる所定の各定電圧を差動増幅して出力する、一方の入力電圧に対してオフセットを設ける差動増幅回路部と、
該差動増幅回路部の各出力信号の電圧が同じになるように、該差動増幅回路部のオフセットを制御すると共に前記信号検出回路部における差動増幅回路のオフセットを制御するオフセット制御回路部と、
を有し、
前記信号検出回路部は、
所定の一方の前記シリアルデータ信号である第１シリアルデータ信号に対してオフセットを設け、他方の前記シリアルデータ信号である第２シリアルデータ信号の電圧と該オフセットを設けた第１シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第１レシーバと、
前記第２シリアルデータ信号に対してオフセットを設け、前記第１シリアルデータ信号の電圧と該オフセットを設けた第２シリアルデータ信号の電圧との電圧差に応じた２値の信号を出力する、差動増幅回路を有する第２レシーバと、
前記第１レシーバ及び第２レシーバの出力信号を合成し積分して出力する積分回路と、
該積分回路の出力信号を２値の信号に変換して出力し、出力信号がシリアルデータ信号を検出したか否かを示す信号をなすシュミット回路と、
を備えることを特徴とするシリアルデータ検出回路。 - 前記レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とを備え、前記差動増幅回路部は、前記レシーバの差動増幅回路と同じ回路構成で同じ特性を有する差動増幅回路、及び前記レシーバのオフセット回路と同じ回路構成で同じ特性を有するオフセット回路を備えることを特徴する請求項１又は３記載のシリアルデータ検出回路。
- 前記第１レシーバ及び第２レシーバは、対応する入力端に前記各シリアルデータ信号が入力される差動増幅回路と、前記オフセット制御回路部からの制御信号に応じて、該差動増幅回路の差動対をなす一方のトランジスタから出力される電流にオフセット電流を加えるオフセット回路とをそれぞれ備え、第１レシーバ、第２レシーバ及び前記差動増幅回路部は、同じ回路構成で同じ特性を有する差動増幅回路と、同じ回路構成で同じ特性を有するオフセット回路とをそれぞれ備えることを特徴する請求項３、４又は７記載のシリアルデータ検出回路。
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