JP2003198265A - Differential signal receiving circuit - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、一般的に差動信号
受信回路に関し、特に、ディスプレイ・インターフェー
スの標準規格であるＤＶＩ（Ｄｉｇｉｔａｌ Ｖｉｓｕ
ａｌ Ｉｎｔｅｒｆａｃｅ）規格による信号伝送におい
て用いられるＴＭＤＳ（Ｔｒａｎｓｉｔｉｏｎ Ｍｉｎ
ｉｍｉｚｅｄ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａ
ｌ）伝送方式によるレシーバにおいて、小振幅差動クロ
ック信号や差動データを受信するために用いられる差動
信号受信回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention generally relates to a differential signal receiving circuit, and more particularly to a DVI (Digital Visual Su) which is a standard of a display interface.
TMDS (Transition Min) used in signal transmission according to the Al Interface standard.
animated Differential Signa
l) The present invention relates to a differential signal receiving circuit used for receiving a small-amplitude differential clock signal and differential data in a receiver of a transmission system.
【０００２】[0002]
【従来の技術】ＤＶＩ規格は、例えば、５ｍ以上も離れ
たパーソナルコンピュータとディスプレイ装置との間で
画像情報を伝送することが可能なインターフェース規格
である。ＤＶＩ規格として、ＲＧＢ（赤、緑、青）の３
つの差動データチャンネルと１つの差動クロックチャン
ネルとを用いたＴＭＤＳ伝送方式が使用される。2. Description of the Related Art The DVI standard is an interface standard capable of transmitting image information between a personal computer and a display device which are separated by 5 m or more. RGB (red, green, blue) 3 as the DVI standard
The TMDS transmission method using one differential data channel and one differential clock channel is used.
【０００３】ＴＭＤＳ伝送方式のレシーバにおいては、
長距離伝送の結果生じる振幅の揺らぎによる差動クロッ
ク信号や差動データのジッタを最小にして、正しいデー
タを抽出しなければならない。従来のＴＭＤＳレシーバ
においては、受信した小振幅の差動信号を、１段の差動
アンプを用いてフルスイングまで増幅していた。In the receiver of TMDS transmission system,
Correct data must be extracted by minimizing the jitter of the differential clock signal and the differential data due to the fluctuation of the amplitude resulting from the long distance transmission. In a conventional TMDS receiver, a received small-amplitude differential signal is amplified to a full swing by using a one-stage differential amplifier.
【０００４】[0004]
【発明が解決しようとする課題】しかしながら、伝送系
における反射やノイズによって小振幅の差動信号の振幅
が揺らぐ場合には、差動アンプのゲインが変化して出力
遅延時間が大きく変化し、差動アンプから出力される信
号に大きなジッタが発生していた。However, when the amplitude of a small-amplitude differential signal fluctuates due to reflection or noise in the transmission system, the gain of the differential amplifier changes and the output delay time greatly changes, resulting in a difference. Large jitter was generated in the signal output from the dynamic amplifier.
【０００５】そこで、上記の点に鑑み、本発明は、ＤＶ
Ｉ規格による信号伝送において用いられるＴＭＤＳ伝送
方式のレシーバ等において、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らぐ場合に、出
力信号のジッタを従来よりも低減することのできる差動
信号受信回路を提供することを目的とする。In view of the above points, the present invention provides a DV
In a receiver of the TMDS transmission system used in signal transmission according to the I standard, when the amplitude of a small-amplitude differential signal fluctuates due to reflection or noise in the transmission system, it is possible to reduce the jitter of the output signal more than before. An object is to provide a dynamic signal receiving circuit.
【０００６】[0006]
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係る差動信号受信回路は、差動信号を受信
し、受信された差動信号の直流レベルを変換する直流レ
ベル変換回路と、直流レベル変換回路から出力された差
動信号をそれぞれ所定の増幅率で増幅する直列接続され
た複数段の増幅回路とを具備する。To solve the above problems, a differential signal receiving circuit according to the present invention receives a differential signal and converts a direct current level of the received differential signal into a direct current level converter. A circuit and a plurality of stages of amplifier circuits connected in series for amplifying the differential signals output from the DC level conversion circuit with a predetermined amplification factor, respectively.
【０００７】この差動信号受信回路は、最終段の増幅回
路から出力された少なくとも１つの信号に基づいて、ハ
イレベル又はローレベルの論理値を出力する出力回路を
さらに具備するようにしても良い。The differential signal receiving circuit may further include an output circuit for outputting a high-level or low-level logical value based on at least one signal output from the final stage amplifier circuit. .
【０００８】ここで、各段の増幅回路が、差動信号を入
力して増幅し、増幅された差動信号を出力するようにし
ても良い。また、複数段の増幅回路における増幅率が互
いにほぼ等しく設定されることが望ましい。Here, the amplifying circuit of each stage may input the differential signal, amplify it, and output the amplified differential signal. Further, it is desirable that the amplification factors of the plurality of stages of amplification circuits are set to be substantially equal to each other.
【０００９】上記のように構成した本発明に係る差動信
号受信回路によれば、受信された差動信号を複数段の増
幅回路によって増幅するので、増幅回路におけるトータ
ルの出力遅延時間が従来よりも減少する。従って、伝送
系における反射やノイズによって差動信号の振幅が揺ら
いでも、差動信号受信回路における出力遅延時間の変動
が小さくなり、出力信号のジッタを低減することができ
る。According to the differential signal receiving circuit of the present invention configured as described above, the received differential signal is amplified by the amplifying circuits of a plurality of stages, so that the total output delay time in the amplifying circuit is larger than that of the conventional one. Also decreases. Therefore, even if the amplitude of the differential signal fluctuates due to reflection or noise in the transmission system, the fluctuation of the output delay time in the differential signal receiving circuit becomes small and the jitter of the output signal can be reduced.
【００１０】[0010]
【発明の実施の形態】以下、図面に基づいて、本発明の
実施の形態について説明する。図１に、本実施形態に係
る差動信号受信回路の構成を示す。この差動信号受信回
路は、受信された差動信号の直流レベルを変換する直流
レベル変換回路１０と、直流レベル変換回路１０から出
力された差動信号をそれぞれ所定の増幅率で増幅する直
列接続された複数段（本実施形態においては３段）の増
幅回路２１〜２３と、最終段の増幅回路２３から出力さ
れた少なくとも１つの信号に基づいてハイレベル又はロ
ーレベルの論理値を出力する出力回路３０とを含んでい
る。BEST MODE FOR CARRYING OUT THE INVENTION Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows the configuration of the differential signal receiving circuit according to this embodiment. This differential signal receiving circuit includes a direct current level conversion circuit 10 for converting a direct current level of a received differential signal, and a serial connection for amplifying a differential signal output from the direct current level conversion circuit 10 with a predetermined amplification factor. An output that outputs a high-level or low-level logic value based on at least one signal output from the plurality of stages (three stages in the present embodiment) of the amplifier circuits 21 to 23 and the final stage amplifier circuit 23. And a circuit 30.
【００１１】直流レベル変換回路１０は、ＴＭＤＳ伝送
方式で伝送された小振幅の差動信号（差動クロック信号
又は差動データ）を差動入力端子を介して受信し、受信
された差動信号の直流レベルを、増幅回路２１〜２３に
よって増幅するのに適した直流レベルに変換する。The DC level conversion circuit 10 receives a small-amplitude differential signal (differential clock signal or differential data) transmitted by the TMDS transmission method via a differential input terminal, and receives the received differential signal. Is converted into a DC level suitable for amplification by the amplifier circuits 21 to 23.
【００１２】第１段の増幅回路２１は、直流レベル変換
回路１０から出力された差動信号を増幅率Ｇ1で増幅す
る差動アンプである。また、第２段の増幅回路２２は、
第１段の増幅回路２１から出力された差動信号を増幅率
Ｇ2で増幅する差動アンプである。さらに、第３段の増
幅回路２３は、第２段の増幅回路２２から出力された差
動信号を増幅率Ｇ3で増幅する差動アンプである。The first-stage amplifier circuit 21 is a differential amplifier which amplifies the differential signal output from the DC level conversion circuit 10 with an amplification factor G 1 . In addition, the second stage amplifier circuit 22 is
This is a differential amplifier that amplifies the differential signal output from the first-stage amplifier circuit 21 with an amplification factor G 2 . Further, the third-stage amplifier circuit 23 is a differential amplifier that amplifies the differential signal output from the second-stage amplifier circuit 22 with an amplification factor G 3 .
【００１３】このように、全体として必要な増幅率を複
数段の増幅回路に分散させることによって、増幅回路に
おけるトータルの出力遅延時間を短縮させることができ
る。増幅回路の数を増やせばトータルの出力遅延時間は
さらに短縮されるが、改善率は落ちて来るので、本実施
形態における様に３段程度の構成とするのが妥当である
と考えられる。ここで、複数段の増幅回路における増幅
率を互いに等しく設定した場合に、トータルの出力遅延
時間を最小にすることができる。従って、本実施形態に
おいては、増幅回路２１〜２３における増幅率Ｇ1、
Ｇ2、Ｇ3を、ほぼ等しく設定することが望ましい。As described above, the total output delay time in the amplifier circuit can be shortened by distributing the necessary amplification factor to the amplifier circuits of a plurality of stages. If the number of amplifier circuits is increased, the total output delay time will be further shortened, but the improvement rate will decrease. Therefore, it is considered appropriate to adopt a configuration of about three stages as in the present embodiment. Here, when the amplification factors in the plurality of stages of amplification circuits are set equal to each other, the total output delay time can be minimized. Therefore, in the present embodiment, the amplification factors G 1 in the amplifier circuits 21 to 23,
It is desirable to set G 2 and G 3 to be substantially equal.
【００１４】出力回路３０は、最終段の増幅回路２３に
よって増幅された差動信号の一方をハイレベル又はロー
レベルの論理値に変換し、この論理値をシングルエンド
の出力信号として出力端子に出力する。The output circuit 30 converts one of the differential signals amplified by the amplifier circuit 23 at the final stage into a high-level or low-level logical value, and outputs this logical value to the output terminal as a single-ended output signal. To do.
【００１５】図２に、本実施形態に係る差動信号受信回
路の出力遅延特性を、従来例と比較して示す。図２にお
いて、横軸は、入力差動信号の振幅を表しており、縦軸
は、この入力差動信号をフルスイングまで増幅する場合
の出力遅延時間を示している。実線は、本実施形態に係
る差動信号受信回路の特性であり、点線は、従来の差動
信号受信回路の特性である。FIG. 2 shows the output delay characteristics of the differential signal receiving circuit according to this embodiment in comparison with the conventional example. In FIG. 2, the horizontal axis represents the amplitude of the input differential signal, and the vertical axis represents the output delay time when the input differential signal is amplified to the full swing. The solid line shows the characteristic of the differential signal receiving circuit according to the present embodiment, and the dotted line shows the characteristic of the conventional differential signal receiving circuit.
【００１６】ＴＭＤＳ伝送方式において、差動信号受信
回路に入力される差動信号の振幅は、標準的には５００
ｍＶP-P程度であると見込まれるが、伝送路の長さの違
い等に対応するために、１５０〜１２００ｍＶP-Pと広
い範囲の規格が規定されている。一方、出力信号はフル
スイングの状態であるので、入力差動信号の大きさによ
って増幅回路の増幅率が変化してしまう。In the TMDS transmission system, the amplitude of the differential signal input to the differential signal receiving circuit is typically 500.
Although it is expected to be about mV PP , a wide range of standards, such as 150 to 1200 mV PP , is specified in order to cope with the difference in the length of the transmission path. On the other hand, since the output signal is in a full swing state, the amplification factor of the amplifier circuit changes depending on the magnitude of the input differential signal.
【００１７】従来の差動信号受信回路において、１段の
差動アンプを用いて小振幅の差動信号をフルスイングま
で増幅する場合には、この差動アンプにおける増幅率が
大きくなり、それに伴い出力遅延時間も大きくなる。従
って、図２に示すように、入力差動信号の振幅が１５０
ｍＶP-Pの場合の出力遅延時間ＤMAX１と、入力差動信号
の振幅が１２００ｍＶP-Pの場合の出力遅延時間ＤMIN１
との間には、大きな差を生じることになる。その結果、
伝送系における反射やノイズによって小振幅の差動信号
の振幅が揺らぐ場合に、出力遅延時間が大きく変化し
て、差動アンプから出力される信号に大きなジッタが発
生していた。In the conventional differential signal receiving circuit, when a single-stage differential amplifier is used to amplify a small-amplitude differential signal to the full swing, the amplification factor of this differential amplifier becomes large, and accordingly, the amplification factor increases. The output delay time also becomes large. Therefore, as shown in FIG. 2, the amplitude of the input differential signal is 150
Output delay time D MAX 1 for mV PP and output delay time D MIN 1 for amplitude of input differential signal of 1200 mV PP
There will be a big difference between and. as a result,
When the amplitude of a small-amplitude differential signal fluctuates due to reflection or noise in the transmission system, the output delay time changes greatly, and large jitter is generated in the signal output from the differential amplifier.
【００１８】一方、本実施形態に係る差動信号受信回路
において、３段の差動アンプを用いて小振幅の差動信号
をフルスイングまで増幅する場合には、各差動アンプに
おける増幅率が小さくなり、これに伴いトータルの出力
遅延時間が従来よりも小さくなる。従って、図２に示す
ように、入力差動信号の振幅が１５０ｍＶP-Pの場合の
出力遅延時間ＤMAX２と、入力差動信号の振幅が１２０
０ｍＶP-Pの場合の出力遅延時間ＤMIN２との間の差が、
従来よりも小さくなる。その結果、伝送系における反射
やノイズによって小振幅の差動信号の振幅が揺らいで
も、出力遅延時間があまり変化せず、差動アンプから出
力される信号のジッタを低減することができる。On the other hand, in the differential signal receiving circuit according to the present embodiment, when a small amplitude differential signal is amplified to a full swing by using three stages of differential amplifiers, the amplification factor of each differential amplifier is As a result, the total output delay time becomes shorter than before. Therefore, as shown in FIG. 2, the output delay time D MAX 2 when the amplitude of the input differential signal is 150 mV PP and the amplitude of the input differential signal is 120
The difference between the output delay time D MIN 2 at 0 mV PP is
It will be smaller than before. As a result, even if the amplitude of a small-amplitude differential signal fluctuates due to reflection or noise in the transmission system, the output delay time does not change so much, and the jitter of the signal output from the differential amplifier can be reduced.
【００１９】本実施形態に係る差動信号受信回路の具体
的な回路例について、図３を参照しながら説明する。図
３において、バイアス発生回路１は、Ｐチャネルトラン
ジスタＱＰ１及びＮチャネルトランジスタＱＮ１〜ＱＮ
３によって構成され、イネーブル信号ＥＮに応じて直流
レベル変換回路１０にバイアス電流を供給する。A specific circuit example of the differential signal receiving circuit according to this embodiment will be described with reference to FIG. In FIG. 3, the bias generation circuit 1 includes a P-channel transistor QP1 and N-channel transistors QN1 to QN.
3 and supplies a bias current to the DC level conversion circuit 10 according to the enable signal EN.
【００２０】直流レベル変換回路１０において、Ｎチャ
ネルトランジスタＱＮ４及びＱＮ５のゲートに、差動入
力端子から差動信号が入力される。Ｎチャネルトランジ
スタＱＮ６及びＱＮ７は、バイアス発生回路１のトラン
ジスタＱＮ２及びＱＮ３とカレントミラーを構成してお
り、イネーブル信号ＥＮに応じてトランジスタＱＮ４に
バイアス電流を流す。同様に、Ｎチャネルトランジスタ
ＱＮ８及びＱＮ９は、バイアス発生回路１のトランジス
タＱＮ２及びＱＮ３とカレントミラーを構成しており、
イネーブル信号ＥＮに応じてトランジスタＱＮ５にバイ
アス電流を流す。これにより、トランジスタＱＮ４及び
ＱＮ５は、１組のソースフォロワとして動作し、入力さ
れた差動信号の直流レベルを変換して、それぞれのソー
スから出力する。In the DC level conversion circuit 10, differential signals are input to the gates of the N-channel transistors QN4 and QN5 from the differential input terminals. The N-channel transistors QN6 and QN7 form a current mirror with the transistors QN2 and QN3 of the bias generation circuit 1, and pass a bias current to the transistor QN4 according to the enable signal EN. Similarly, the N-channel transistors QN8 and QN9 form a current mirror with the transistors QN2 and QN3 of the bias generation circuit 1,
A bias current is passed through the transistor QN5 according to the enable signal EN. As a result, the transistors QN4 and QN5 operate as a set of source followers, convert the DC level of the input differential signal, and output it from their respective sources.
【００２１】第１段の増幅回路２１は、直流レベル変換
回路１０から出力された差動信号を増幅する差動アンプ
である。この差動アンプは、差動信号がゲートに印加さ
れるＮチャネルトランジスタＱＮ１２及びＱＮ１３と、
これらのトランジスタの出力電流の負荷となるＮチャネ
ルトランジスタＱＮ１０及びＱＮ１１と、イネーブル信
号ＥＮに応じて第１段の増幅回路２１を活性化させるＮ
チャネルトランジスタＱＮ１４とを有している。The first-stage amplifier circuit 21 is a differential amplifier that amplifies the differential signal output from the DC level conversion circuit 10. This differential amplifier includes N-channel transistors QN12 and QN13 to which differential signals are applied to their gates,
N-channel transistors QN10 and QN11 which are loads of the output current of these transistors, and N which activates the first-stage amplifier circuit 21 in response to the enable signal EN.
And a channel transistor QN14.
【００２２】第２段の増幅回路２２は、第１段の増幅回
路２１から出力された差動信号を反転及び非反転で増幅
する第１及び第２の差動アンプを含んでいる。各々の差
動アンプは、差動信号がゲートに印加されるＮチャネル
トランジスタＱＮ１５及びＱＮ１６と、これらのトラン
ジスタの出力電流の負荷となるＰチャネルトランジスタ
ＱＰ３及びＱＰ４と、イネーブル信号ＥＮに応じてこの
差動アンプを活性化させるＮチャネルトランジスタＱＮ
１７及びＰチャネルトランジスタＱＰ２とを有してい
る。さらに、各々の差動アンプの出力には、リミッタ用
のＮチャネルトランジスタＱＮ１８が接続されている。The second-stage amplifier circuit 22 includes first and second differential amplifiers for amplifying the differential signal output from the first-stage amplifier circuit 21 by inverting and non-inverting. Each differential amplifier has N-channel transistors QN15 and QN16 to which a differential signal is applied to its gates, P-channel transistors QP3 and QP4 serving as a load of output current of these transistors, and this difference according to the enable signal EN. N-channel transistor QN for activating dynamic amplifier
17 and a P-channel transistor QP2. Furthermore, an N-channel transistor QN18 for limiter is connected to the output of each differential amplifier.
【００２３】第３段の増幅回路２３は、第２段の増幅回
路２２の第１及び第２の差動アンプから出力された差動
信号を増幅する差動アンプである。この差動アンプも、
第２段の増幅回路２２に含まれている各々の差動アンプ
と同様の構成である。The third-stage amplifier circuit 23 is a differential amplifier for amplifying the differential signals output from the first and second differential amplifiers of the second-stage amplifier circuit 22. This differential amplifier also
The configuration is the same as that of each differential amplifier included in the second-stage amplifier circuit 22.
【００２４】出力回路３０は、イネーブル信号と第３段
の増幅回路２３から出力された差動信号との論理積の反
転値を出力するＮＡＮＤ回路２と、ＮＡＮＤ回路２の出
力信号をバッファするための２段の反転回路３及び４と
を有している。これにより、第３段の増幅回路２３の出
力信号の振幅がフルスイングに至らなかった場合でも、
ＮＡＮＤ回路２において信号振幅がハイレベル又はロー
レベルの論理値まで増幅される。The output circuit 30 buffers the output signal of the NAND circuit 2 and the NAND circuit 2 which outputs the inverted value of the logical product of the enable signal and the differential signal output from the amplifier circuit 23 of the third stage. 2 inversion circuits 3 and 4. As a result, even when the amplitude of the output signal of the third-stage amplifier circuit 23 does not reach the full swing,
In the NAND circuit 2, the signal amplitude is amplified to a logical value of high level or low level.
【００２５】[0025]
【発明の効果】以上述べた様に、本発明によれば、受信
された差動信号を複数段の増幅回路によって増幅するの
で、差動信号受信回路におけるトータルの遅延時間が従
来よりも減少する。従って、伝送系における反射やノイ
ズによって小振幅の差動信号の振幅が揺らいでも、差動
信号受信回路における遅延時間の変動が小さくなり、出
力信号のジッタを低減することができる。As described above, according to the present invention, the received differential signal is amplified by the amplifier circuits of a plurality of stages, so that the total delay time in the differential signal receiving circuit is reduced as compared with the conventional case. . Therefore, even if the amplitude of the small-amplitude differential signal fluctuates due to reflection or noise in the transmission system, the fluctuation of the delay time in the differential signal receiving circuit becomes small, and the jitter of the output signal can be reduced.
【図１】 本発明の一実施形態に係る差動信号受信回路
の構成を示すブロック図である。FIG. 1 is a block diagram showing a configuration of a differential signal receiving circuit according to an embodiment of the present invention.
【図２】 本発明の一実施形態に係る差動信号受信回路
の出力遅延特性を従来例と比較して示す図である。FIG. 2 is a diagram showing output delay characteristics of a differential signal receiving circuit according to an embodiment of the present invention in comparison with a conventional example.
【図３】 本発明の一実施形態に係る差動信号受信回路
の具体的な回路例を示す回路図である。FIG. 3 is a circuit diagram showing a specific circuit example of a differential signal receiving circuit according to an embodiment of the present invention.
１ バイアス発生回路 ２ ＮＡＮＤ回路 ３、４ 反転回路 １０ 直流レベル変換回路 ２１〜２３ 増幅回路 ３０ 出力回路 ＱＰ１〜ＱＰ４ Ｐチャネルトランジスタ ＱＮ１〜ＱＮ１８ Ｎチャネルトランジスタ 1 Bias generation circuit 2 NAND circuit 3, 4 inversion circuit 10 DC level conversion circuit 21-23 amplifier circuit 30 output circuit QP1 to QP4 P-channel transistor QN1 to QN18 N-channel transistors
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Claims (4)
の直流レベルを変換する直流レベル変換回路と、 前記直流レベル変換回路から出力された差動信号をそれ
ぞれ所定の増幅率で増幅する直列接続された複数段の増
幅回路と、を具備する差動信号受信回路。1. A direct current level conversion circuit for receiving a differential signal and converting the direct current level of the received differential signal, and amplifying the differential signal output from the direct current level conversion circuit by a predetermined amplification factor. And a plurality of stages of amplifier circuits connected in series.
とも１つの信号に基づいて、ハイレベル又はローレベル
の論理値を出力する出力回路をさらに具備する請求項１
記載の差動信号受信回路。2. An output circuit for outputting a high-level or low-level logic value based on at least one signal output from the final stage amplifier circuit.
The differential signal receiving circuit described.
増幅し、増幅された差動信号を出力することを特徴とす
る請求項１又は２記載の差動信号受信回路。3. The differential signal receiving circuit according to claim 1, wherein the amplifier circuit of each stage inputs and amplifies the differential signal and outputs the amplified differential signal.
互いにほぼ等しく設定されている、請求項１〜３のいず
れか１項記載の差動信号受信回路。4. The differential signal reception circuit according to claim 1, wherein the amplification factors of the plurality of stages of amplification circuits are set to be substantially equal to each other.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392897A JP2003198265A (en) | 2001-12-25 | 2001-12-25 | Differential signal receiving circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001392897A JP2003198265A (en) | 2001-12-25 | 2001-12-25 | Differential signal receiving circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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Family
ID=27600023
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001392897A Withdrawn JP2003198265A (en) | 2001-12-25 | 2001-12-25 | Differential signal receiving circuit |
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| Country | Link |
|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675323B2 (en) | 2006-01-27 | 2010-03-09 | Nec Electronics Corporation | Differential signal receiver |
| JP2010103739A (en) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus |
-
2001
- 2001-12-25 JP JP2001392897A patent/JP2003198265A/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7675323B2 (en) | 2006-01-27 | 2010-03-09 | Nec Electronics Corporation | Differential signal receiver |
| JP2010103739A (en) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | Differential amplifier circuit, high-speed serial interface circuit, integrated circuit device and electronic apparatus |
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