JP2003186045A - オンガラスシングルチップ液晶表示装置 - Google Patents

Abstract

(57)【要約】 【課題】 不良率が減少され、全体的なサイズが減少さ
れた液晶表示装置を提供する。 【解決手段】 映像を表示する液晶表示パネル１１０内
にはロー方向に延在するゲートラインを駆動するゲート
駆動回路１４０およびコラム方向に延在するデータライ
ンをブロック方式に駆動するためのラインブロック選択
回路１５０が形成される。また、前記液晶表示パネル１
１０上にはコントローラ部１８２、メモリ部１８３、レ
ベルシフト部１８４、ソース駆動部１８５、共通電圧発
生部１８６及びＤＣ／ＤＣコンバータ１８７を含む一つ
の統合駆動チップ１８０が装着される。統合駆動チップ
１８０は前記ゲート駆動回路１４０及びラインブロック
選択回路１５０を駆動させるだけでなく、前記液晶表示
パネル１１０の全般的な駆動を制御して映像をディスプ
レーさせる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は液晶表示装置に関す
るものであり、より詳細には、不良率を減少させ、さら
に全体サイズまで減少させることができるオンガラスシ
ングルチップを有する液晶表示装置液晶に関するもので
ある。

【０００２】

【従来の技術】最近、情報処理機器は多様な形態、多様
な機能、より高速の情報処理速度を有するように急速に
発展している。このような情報処理装置で処理される情
報は電気信号の形態を有する。使用者が情報処理装置で
処理された情報を目で確認するためにはインターフェー
ス機能を有するディスプレー装置を必要とする。

【０００３】最近、ＣＲＴ方式のディスプレー装置に比
べて、軽量、小形でありながら、フル−カラー、高解像
度化などの機能を有する液晶表示装置の開発が進んでい
る。

【０００４】この液晶表示装置のうち、二枚の基板に各
々電極が形成され、各電極に印加される電圧をスイッチ
ングするための薄膜トランジスターを備える装置が主に
使用される。このように、薄膜トランジスターを使用す
る液晶表示装置は非結晶形と多結晶形に区分される。

【０００５】多結晶形液晶表示装置は、素子動作を高速
化することができ、素子の低電力駆動が可能であるとい
う長所があり、一方、薄膜トランジスターの製造工程が
複雑であるという短所がある。従って、多結晶形液晶表
示装置は小形ディスプレー装置に主に適用され、非結晶
形液晶表示装置は主にノートブック、ＰＣ、ＬＣＤモニ
ター、ＨＤＴＶなどの大画面ディスプレー装置に適用さ
れる。

【０００６】図１は従来の非結晶形液晶表示装置を示す
平面図である。

【０００７】図１に示すように、非結晶形液晶表示装置
５０は画素アレイが形成された液晶表示パネル１０、液
晶表示パネル１０に駆動信号を提供するための駆動印刷
回路基板３６、４２及び液晶表示パネル１０と駆動印刷
回路基板３６、４２を電気的に連結するためのテープキ
ャリアパッケージ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃ
ｋａｇｅ；以下、ＴＣＰと称する）３２、３８を備え
る。

【０００８】駆動印刷回路基板３６、４２は液晶表示パ
ネル１０に形成された複数のデータラインを駆動するた
めのデータ印刷回路基板３６と液晶表示パネル１０に形
成された複数のゲートラインを駆動するためのゲート印
刷回路基板４２を含む。一方、データ印刷回路基板３６
はデータ側ＴＣＰ３２により複数のデータライン端子部
と連結され、ゲート印刷回路基板４２はゲート側ＴＣＰ
３８により前記複数のゲートライン端子部と連結され
る。

【０００９】この時、データ側ＴＣＰ３２上にチップオ
ンフィルム（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ；以下、ＣＯＦ
と称する）方式にデータ駆動チップ３４が形成され、ゲ
ート側可撓性回路基板３８上にＣＯＦ方式にゲート駆動
チップ４０が形成される。

【００１０】最近、非結晶形液晶表示装置でも多結晶形
液晶表示装置のように液晶表示パネルのガラス基板上に
データ駆動回路及びゲート駆動回路を形成することによ
り、組立工程数を減少しようとする技術開発が進んでい
る。

【００１１】図２はゲート及びデータ駆動回路がパネル
内に内蔵された非結晶形液晶表示装置を示す平面図であ
る。

【００１２】図２に示すように、非結晶形液晶表示装置
９０は画素アレイが形成された表示領域６０ａ及び表示
領域の周辺領域６０ｂを有するガラス基板６０を備え
る。周辺領域６０ｂには複数のデータ駆動チップ６１及
びゲート駆動チップ６２が形成される。この時、複数の
データ駆動チップ６１の出力端子は複数のデータライン
に連結され、複数のゲート駆動チップ６２の出力端子は
複数のゲートラインに連結される。データ駆動チップ６
１及びゲート駆動チップ６２の入力端子は可撓性印刷回
路基板７０を通じて統合印刷回路基板（図示せず）と連
結される。

【００１３】一方、可撓性回路基板７０にはデータ駆動
チップ６１及びゲート駆動チップ６２にタイミング信号
及び映像データ信号を提供するためのコントロール駆動
チップ７１及び共通電圧を発生する共通電圧発生チップ
７２が装着される。

【００１４】このように、ガラス基板６０内にデータ駆
動チップ６１及びゲート駆動チップ６２を装着する構造
は製造費用を低下させ、駆動回路の一体化により電力損
失を最少化することができる。

【００１５】しかし、いろいろな駆動チップをガラス基
板６０上に装着すると、次のような問題点が発生され
る。

【００１６】第一に、ガラス基板に多数個のチップを装
着すると、不良率もチップの個数ほど増加される。即
ち、チップ一つにのみ不良が発生されても液晶表示モジ
ュール全体が不良処理されるために、収率が低下され、
また、不良率が上昇するとともに工程時間も長くなるた
めに、生産性が低下される。

【００１７】第二に、機構的な側面でガラス基板に多数
個のチップを装着すると、液晶表示パネルの大きさが全
体的に増加される。即ち、チップの個数が増加すると、
ガラス基板に形成されるパターンの数が増加され、パタ
ーンの形成空間を確保するためには、液晶表示パネルの
大きさが大きくなるしかない。これにより、サイズが限
定された液晶表示パネルで高解像度を具現することが不
可能である。

【００１８】第三に、チップは液晶表示パネルの一部領
域にのみ装着されるために、液晶表示パネルの構造が左
右対称型がされなくて一側に偏る。従って、液晶表示装
置の大きさがさらに大きくなる。

【００１９】第四に、画面特性の面で、ガラス基板に装
着されるチップの接触抵抗により画質の均一性が低下さ
れる。

【００２０】

【発明が解決しようとする課題】本発明の第１目的は、
チップを装着するに所要される工程時間及び不良率を減
少させることができ、さらに全体的なサイズを減少させ
ることができるオンガラスシングルチップ液晶表示装置
を提供することにある。

【００２１】また、本発明の第２目的は、統合駆動チッ
プのチャンネルの端子とデータラインと互換性を確保す
ることができるオンガラスシングルチップ液晶表示装置
を提供することにある。

【００２２】また、本発明の第３目的は、表示領域の左
右対称的な配置が可能であり、基板上でゲート駆動回路
の十分な形成空間を確保することができるので、高い垂
直解像度を有する装置にも適用可能であるオンガラスシ
ングルチップ液晶表示装置を提供することにある。

【００２３】また、本発明の第４目的は液晶表示装置が
左右対称型をなすことができ、有効ディスプレー面積を
増加させることができるオンガラスシングルチップ液晶
表示装置を提供することにある。

【００２４】

【発明の解決するための手段】上述した目的を達成する
ための本発明によるオンガラスシングルチップ液晶表示
装置は、表示領域及び前記表示領域の周辺領域を含む第
１基板と、前記第１基板と対面する第２基板及び前記第
１及び第２基板間に封入された液晶を含む液晶表示装置
を含む。

【００２５】この時、前記第１基板は、前記表示領域に
マトリックス状に提供される複数のスイッチング素子
と、前記表示領域にマトリックス状に提供され、前記複
数のスイッチング素子のうち、対応するスイッチング素
子の第１電流電極に連結される複数の画素電極と、前記
複数のスイッチング素子のうちの各ロー方向のスイッチ
ング素子の制御電極に共通に連結される複数のゲートラ
インと、前記複数のスイッチング素子のうちの各コラム
方向のスイッチング素子の第２電流電極に共通に連結さ
れる複数のデータラインと、前記複数のゲートラインの
一端が延びた前記周辺領域の第１領域に集積され、前記
複数のゲートラインを順にスキャンニングするためのゲ
ート駆動回路と、前記複数のデータラインが延びた前記
周辺領域の第２領域に取付けられ、外部映像データ及び
外部制御信号を入力して前記ゲート駆動回路部に駆動制
御信号を出力し、前記複数のデータライン各々にアナロ
グ信号を出力する統合駆動チップとを備える。

【００２６】また、本発明の第２目的を達成するための
本発明によるオンガラスシングルチップ液晶表示装置
は、表示領域及び前記表示領域の周辺領域を含む第１基
板と、前記第１基板と対面する第２基板及び前記第１及
び第２基板間に封入される液晶を含む。

【００２７】この時、前記第１基板は、前記表示領域に
マトリックス状に提供される複数のスイッチング素子
と、前記表示領域にマトリックス状に提供され、前記複
数のスイッチング素子のうち、対応するスイッチング素
子の第１電流電極に連結される複数の画素電極と、前記
複数のスイッチング素子のうちの各ロー方向のスイッチ
ング素子の制御電極に共通に連結される複数のゲートラ
インと、前記複数のスイッチング素子のうちの各コラム
方向のスイッチング素子の第２電流電極に共通に連結さ
れる複数のデータラインと、前記複数のゲートラインの
一端が延びた前記周辺領域の第１領域に集積され、前記
複数のゲートラインを順にスクライブラインするための
ゲート駆動回路と、前記複数のデータラインが延びた前
記周辺領域の第２領域に集積され、ブロック単位のアナ
ログ駆動信号を入力し、前記複数のデータラインの各ラ
インブロックを選択し、選択されたラインブロックのデ
ータラインに前記ブロック単位のアナログ駆動信号をス
イッチングするためのラインブロック選択回路部と、前
記第２領域に取付けられ、外部映像データ及び外部制御
信号を入力して前記ゲート駆動回路部に駆動制御信号を
出力し、前記ラインブロック選択回路にララインブロッ
ク選択信号及びブロック単位のアナログ駆動信号を出力
する統合駆動チップを備える。

【００２８】前記統合駆動チップは、前記外部映像デー
タ及び外部制御信号の入力をインターフェースするため
のインターフェース部と、前記外部映像データを貯蔵す
るためのメモリ部と、前記メモリ部から読出されたブロ
ック単位の映像データを入力してブロック単位のアナロ
グ駆動信号を出力するためのソース駆動部と、前記駆動
制御信号及びラインブロック選択信号をレベルシフトし
て出力するためのレベルシフト部と、前記インターフェ
ース部を通じて入力を制御し、前記外部制御信号に応答
し、前記映像データを前記メモリ部に貯蔵し、前記駆動
制御信号及びラインブロック選択信号を生成して前記レ
ベルシフト部に提供し、前記メモリ部に貯蔵された映像
データをブロック単位に読出して前記ソース駆動部に提
供するコントローラ部を備える。

【００２９】前記統合駆動チップは、共通電圧を発生し
て前記液晶表示パネル上に形成された共通電極ラインに
提供するための共通電圧発生部と、外部から電源の供給
を受けて前記電源のレベルをアップ又はダウンさせ、前
記タイミングコントローラ部、レベルシフト部、ソース
駆動部及び共通電圧発生部に提供するためのＤＣ／ＤＣ
コンバータをさらに含む。

【００３０】前記外部制御信号はメインクロック信号、
水平同期信号、垂直同期信号、データイネーブル信号を
含む。この時、前記外部制御信号はモード選択信号をさ
らに含み、前記コントローラ部は前記モード選択信号に
応答して前記ラインブロック選択信号を生成する。

【００３１】前記ブロック単位が水平解像度の１／２で
ある場合に、第１ラインブロックは奇数番目データライ
ンを含み、第２ラインブロックは偶数番目データライン
を含む。

【００３２】この時、前記ラインブロック選択回路は、
前記第１電流電極が前記統合駆動チップのアナログ映像
信号の出力端のうち、対応する出力端子に連結され、第
２電流電極が前記奇数番目データラインのうち、対応す
るデータラインに連結され、制御電極が前記ラインブロ
ック選択信号のうちの対応する一つの選択信号に連結さ
れた複数の第１選択トランジスターと、第１電流電極が
前記統合駆動チップのアナログ映像信号の出力端子のう
ち対応する出力端子に連結され、第２電流電極が前記偶
数番目データラインのうちの対応するデータラインに連
結され、制御電極が前記ラインブロック選択信号のうち
の対応する他の一つの選択信号に連結された複数の第２
選択トランジスターとを含む。

【００３３】前記ブロック単位が水平解像度の１／３で
ある場合に第１ラインブロックは３ｎ−２（ｎは自然
数）番目データラインを含み、第２ラインブロックは３
ｎ−１番目データラインを含み、第３ラインブロックは
３ｎ番目データラインを含む。

【００３４】この時、前記ラインブロック選択回路は、
第１電流電極が前記統合駆動チップのアナログ映像信号
の出力端子のうちの対応する出力端子に連結され、第２
電流電極が前記３ｎ−２番目データラインのうちの対応
するデータラインに連結され、制御電極が前記ラインブ
ロック選択信号のうちの第１選択信号に連結された複数
の第１選択トランジスターと、第１電流電極が前記統合
駆動チップのアナログ映像信号の出力端子のうちの対応
する出力端子に連結され、第２電流電極が前記３ｎ−１
番目データラインのうちの対応するデータラインに連結
され、制御電極が前記ラインブロック選択信号のうちの
第２選択信号に連結された複数の第２選択トランジスタ
ーと、第１電流電極が前記統合駆動チップのアナログ映
像信号の出力端子のうちの対応する出力端子に連結さ
れ、第２電流電極が前記３ｎ番目データラインのうちの
対応するデータラインに連結され、制御電極が前記ライ
ンブロック選択信号のうちの第３選択信号に連結された
複数の第２選択トランジスターとを含む。

【００３５】また、本発明の第３目的を達成するための
本発明によるオンガラスシングルチップ液晶表示装置
は、表示領域及び前記表示領域の周辺領域を含む第１基
板と、前記第１基板と対面する第２基板及び前記第１及
び第２基板間に封入された液晶を含む。

【００３６】この時、前記第１基板は、前記表示領域に
マトリックス状に提供される複数のスイッチング素子
と、前記表示領域にマトリックス状に提供され、前記複
数のスイッチング素子のうちの対応するスイッチング素
子の第１電流電極に連結される複数の画素電極と、前記
複数のスイッチング素子のうちの各ロー方向のスイッチ
ング素子の制御電極に共通に連結される複数のゲートラ
インと、前記複数のスイッチング素子のうちの各コラム
方向のスイッチング素子の第２電流電極に共通に連結さ
れる複数のデータラインと、前記複数のゲートラインの
一端が延びた前記周辺領域の第１領域に集積され、前記
複数のゲートラインのうちの奇数番目ゲートラインを駆
動するための第１ゲート駆動回路と、前記複数のゲート
ラインの他端が延びた前記周辺領域の第２領域に集積さ
れ、前記複数のゲートラインのうちの偶数番目ゲートラ
インを駆動し、前記全てのゲートラインが順にスキャン
ニングされるように、前記第１ゲート駆動回路と複数の
ゲートラインを通じて連結された第２ゲート駆動回路
と、前記複数のデータラインが延びた前記周辺領域の第
３領域に集積され、ブロック単位のアナログ駆動信号を
入力し、前記複数のデータラインの各ラインブロックを
選択し、選択されたラインブロックのデータラインに前
記ブロック単位のアナログ映像信号をスイッチングする
ためのラインブロック選択回路と、前記第３領域に取り
付けられ、外部映像データ及び外部制御信号を入力して
前記ゲート駆動回路に駆動制御信号を出力し、前記ライ
ンブロック選択回路にラインブロック選択信号及びブロ
ック単位のアナログ駆動信号を出力するための統合駆動
チップ備える。

【００３７】また、本発明の第４目的を達成するための
本発明によるオンガラスシングルチップ液晶表示装置
は、表示領域及び前記表示領域の周辺領域を含む第１基
板と、前記第１基板と対面する第２基板及び前記第１及
び第２基板間に封入される液晶を含む。

【００３８】この時、前記第１基板は、前記表示領域に
マトリックス状に提供される複数のスイッチング素子
と、前記表示領域にマトリックス状に提供され、前記複
数のスイッチング素子うちの対応するスイッチング素子
の第１電流電極に連結される複数の画素電極と、前記複
数のスイッチング素子のうちの各ロー方向のスイッチン
グ素子の制御電極に共通に連結される複数のゲートライ
ンと、前記複数のスイッチング素子のうちの各コラム方
向のスイッチング素子の第２電流電極に共通に連結され
る複数のデータラインと、前記複数のデータラインの一
端が延びた周辺領域に集積され、ブロック単位のアナロ
グ駆動信号を入力し、前記複数のデータラインの各ライ
ンブロックを選択し、選択されたラインブロックのデー
タラインに前記ブロック単位のアナログ映像信号をスイ
ッチングするためのラインブロック選択回路と、前記ラ
インブロック選択回路が形成された周辺領域に取付けら
れ、外部映像データ及び外部制御信号を入力して前記複
数のゲートラインのうちの奇数番目ラインに第１ゲート
駆動信号を提供し、前記複数のゲートラインのうちの偶
数番目ラインに第２ゲート駆動信号を提供し、前記ライ
ンブロック選択回路にラインブロック選択信号及びブロ
ック単位のアナログ駆動信号を出力するための統合駆動
チップとを備える。

【００３９】この時、前記統合駆動チップは、前記外部
映像データ及び外部制御信号の入力をインターフェイシ
ングするためのインターフェース部と、前記外部映像デ
ータを貯蔵するためのメモリ部と、前記メモリ部から読
出されたブロック単位の映像データを入力してブロック
単位のアナログ駆動信号を出力するためのソース駆動部
と、第１駆動制御信号、第２駆動制御信号及びラインブ
ロック選択信号をレベルをシフティングして出力するた
めのレベルシフト部と、前記第１駆動制御信号により前
記複数のゲートラインのうちの奇数番目ゲートラインに
第１ゲート駆動信号を提供するための第１ゲート駆動部
と、前記第２駆動制御信号により前記複数のゲートライ
ンのうちの偶数番目ゲートラインに第２ゲート駆動信号
を提供するための第２ゲート駆動部と、前記インターフ
ェース部を通じて入力を制御し、前記外部制御信号に応
答し、前記映像データを前記メモリ部に貯蔵し、前記第
１、第２駆動制御信号及びラインブロック選択信号を生
成して前記レベルシフト部に提供し、前記メモリ部に貯
蔵された映像データをブロック単位に読出して前記ソー
ス駆動部に提供するコントローラ部を備える。

【００４０】上述したオンガラスシングルチップ液晶表
示装置によると、液晶表示パネル上に装着され、前記液
晶表示パネルの全般的な駆動を制御することにより、映
像をディスプレーさせるための統合駆動チップが装着さ
れる。従って、液晶表示装置の不良を最少化することが
でき、全体的なサイズを減少させることができる。

【００４１】

【発明の実施の形態】以下、図面を参照して本発明の望
ましい実施形態を詳細に説明する。

【００４２】図３は、本発明の望ましい一実施形態によ
る液晶表示装置の分解斜視図である。

【００４３】図３に示すように、液晶表示装置５００は
大きく液晶表示パネルアセンブリ１００、バックライト
アセンブリ２００、シャーシ３００及びカバー４００を
含む。

【００４４】液晶表示パネルアセンブリ１００は液晶表
示パネル１１０、可撓性印刷回路基板（Ｆｌｅｘｉｂｌ
ｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ；以下、ＦＰＣと
称する）１９０及び統合駆動チップ１８０を含む。

【００４５】前記液晶表示パネル１１０は下部基板であ
る薄膜トランジスター基板１２０、上部基板であるカラ
ーフィルタ基板１３０及びその間に提供する液晶層（図
示せず）を含む。薄膜トランジスター基板１２０にはａ
−Ｓｉ薄膜工程により表示セルアレイ回路及びゲート駆
動回路が形成される。また、薄膜トランジスター基板１
２０上には統合駆動チップ１８０が取り付けられる。統
合駆動チップ１８０はＦＰＣ１９０により外部回路基板
（図示せず）と電気的に連結される。

【００４６】一方、カラーフィルタ基板１３０にはＲＧ
Ｂ画素及び透明共通電極が形成される。

【００４７】前記バックライトアセンブリ２００はラン
プアセンブリ２２０、導光板２４０、光学シート２６
０、反射板２８０及びモールドフレーム２９０を含む。

【００４８】図４は図３に図示された薄膜トランジスタ
ー基板の一実施形態を示した平面図である。

【００４９】図４に示すように、薄膜トランジスター基
板１２０はカラーフィルタ基板１３０と対応する第１領
域及び対応しない第２領域に区分される。また、第１領
域は表示領域と周辺領域を含み、表示領域にはマトリッ
クス状に提供される複数のスイッチング素子と、ロー方
向に延びた複数のデータラインＤＬと、コラム方向に延
びた複数のゲートラインＧＬが形成される。画素電極は
スイッチング素子の第１電流電極に連結され、ゲートラ
インＧＬはロー方向のスイッチング素子の制御電極に共
通に連結され、データラインＤＬはカラム方向のスイッ
チング素子の第２電流電極に共通に連結される。一方、
表示領域の左側の周辺領域には複数のゲートラインＧＬ
と連結されたゲート駆動回路１４０が集積され、ゲート
駆動回路１４０は、複数のゲートラインを順にスキャン
ニングする。

【００５０】前記薄膜トランジスター基板１２０の第２
領域には、液晶表示パネル１１０の全般的な駆動を制御
するための統合駆動チップ１８０が装着される。統合駆
動チップ１８０には液晶表示パネル１１０の外部に配置
された回路基板から外部映像データ信号１８１ａ及び外
部制御信号１８１ｂが入力される。また、統合駆動チッ
プ１８０はゲート駆動回路１４０に駆動制御信号ＧＣを
出力し、複数のデータラインＤＬにアナログ画素データ
を提供する。

【００５１】この時、統合駆動チップ１８０の外部連結
端子は回路基板と統合駆動チップ１８０を電気的に連結
するためのＦＰＣ１９０と連結される。

【００５２】前記統合駆動チップ１８０の複数の出力端
子のうちの駆動制御信号出力端子は、ゲート駆動回路１
４０の入力端子と連結され、複数のチャンネル端子ＣＨ
は複数のデータラインＤＬに各々連結される。具体的
に、駆動制御信号出力端子は開示信号出力端子、第１ク
ロック信号出力端子、第２クロック信号出力端子、第１
電源電圧端子及び第２電源電圧端子の５個の端子を含
む。

【００５３】図５は、図３に示した薄膜トランジスター
基板の他の実施形態を示した平面図である。

【００５４】図５に示すように、薄膜トランジスター基
板１２０はカラーフィルタ基板１３０と対応する第１領
域及び対応しない第２領域に区分される。また、第１領
域は表示領域と周辺領域を含み、表示領域にはロー方向
へ延びて複数のデータラインＤＬが形成され、コラム方
向に延びて複数のゲートラインＧＬが形成される。一
方、表示領域の左側周辺領域には複数のゲートラインＧ
Ｌと連結されたゲート駆動回路１４０が集積され、表示
領域の上側周辺領域には複数のデータラインＤＬと連結
されたラインブロック選択回路１５０が集積される。

【００５５】この時、薄膜トランジスター基板１２０の
第２領域には、液晶表示パネル１１０の全般的な駆動を
制御するための統合駆動チップ１８０が装着される。統
合駆動チップ１８０には液晶表示パネル１１０の外部に
配置された回路基板から外部映像データ信号１８１ａ及
び外部制御信号１８１ｂが入力される。また、統合駆動
チップ１８０はゲート駆動回路１４０に駆動制御信号Ｇ
Ｃを出力し、複数のデータラインＤＬにアナログ画素デ
ータを提供する。

【００５６】この時、統合駆動チップ１８０の外部連結
端子は回路基板と統合駆動チップ１８０を電気的に連結
するためのＦＰＣ１９０と連結される。

【００５７】統合駆動チップ１８０の複数の出力端子の
うちの駆動制御信号出力端子は、ゲート駆動回路１４０
の入力端子と連結され、ラインブロック選択信号出力端
子はラインブロック選択回路１５０の制御端子と連結さ
れる。一方、複数のチャンネル端子ＣＨは、ラインブロ
ック選択回路１５０の入力端子と連結される。ラインブ
ロック選択回路１５０の出力端子は各々複数のデータラ
インＤＬに連結される。この時、複数のデータラインＤ
Ｌの個数は統合駆動チップ１８０のチャンネル端子ＣＨ
個数の正の定数倍である。ここで、ラインブロック選択
回路１５０は複数のデータラインＤＬの各ラインブロッ
クを選択し、選択されたラインブロックのデータライン
ＤＬにブロック単位のアナログ駆動信号をスイッチング
する。また、ゲート駆動回路１４０に駆動制御信号を出
力し、ラインブロック選択回路１５０にラインブロック
選択信号及びブロック単位のアナログ駆動信号を出力す
る。

【００５８】図６は図４及び図５に図示された統合駆動
チップの内部構成を示したブロック図である。

【００５９】図６に示すように、統合駆動チップ１８０
はインターフェース部１８１、メモリ部１８３、ソース
駆動部１８５、レベルシフト部１８４、共通電圧（Ｖｃ
ｏｍ）発生部１８６及びコントローラ部１８２とを含
む。

【００６０】前記インターフェース部１８１は外部から
外部映像データ信号１８１ａ及び外部制御信号１８１ｂ
の入力を受けてコントローラ部１８２と外部装置のイン
ターフェイシングを実施する。前記インターフェース部
１８１はＣＰＵインターフェース、ビデオグラフィック
ボード（ＶＧＤ）インターフェース及びメディア−Ｑ
（Ｍｅｄｉａ−Ｑ）インターフェースに対して互換性を
有する。

【００６１】前記コントローラ部１８２はインターフェ
ース部１８１から外部映像データ信号１８１ａ及び外部
制御信号１８１ｂの入力を受けて、外部映像データ信号
１８１ａを前記メモリ部１８３に貯蔵する。外部制御信
号１８１ｂは水平及び垂直同期信号、メインクロック信
号、データイネーブル信号及びモード選択信号を含む。
この時、コントローラ部１８２はモード選択信号に応答
してラインブロック選択信号ＴＧを生成する。ここで、
外部映像データ信号１８１ａは、例えばＲＧＢ各々６ビ
ットで合計１８ビットの並列データである。また、モー
ド選択信号とは、データラインをブロック単位に駆動す
るためにブロック単に連結されたＴＧ信号に選択的にハ
イ信号を印加する信号である。つまり、データラインが
二つのブロックに区分された場合、ＴＧ１とＴＧ２はモ
ード選択信号により互いに逆位相の信号として出力され
る。

【００６２】また、コントローラ部１８２は前記レベル
シフト１８４に駆動制御信号ＧＣ及びラインブロック選
択信号ＴＧを提供する。この時、駆動制御信号ＧＣは開
示信号ＳＴ、第１クロック信号ＣＫ、第２クロック信号
ＣＫＢ、第１電源電圧ＶＳＳ及び第２電源電圧ＶＤＤと
を含む。

【００６３】また、コントローラ部１８２はソース駆動
部１８５にデジタル映像データ信号を提供する。即ち、
コントローラ部１８２はメモリ部１８３に貯蔵された外
部映像データ信号１８１ａをブロック単位に出力してソ
ース駆動部１８５に提供する。

【００６４】前記メモリ部１８３はコントローラ部１８
２から提供された外部映像データ信号１８１ａを一時的
に貯蔵する。この時、メモリ部１８３は外部映像データ
信号１８１ａをフレーム（ｆｒａｍｅ）又はライン単位
に貯蔵する。万一、ラインメモリを使用する場合、出力
が３６０チャンネルとすれば、２ラインに該当する３６
０ｘ３ｘ６ｘ２＝１２，９６０ｂｉｔメモリが内蔵され
る。前述のように、メモリ部１８３は、外部映像データ
信号１８１ａをフレーム単位またはライン単位に長蔵す
るが、フレーム単位で貯蔵する場合には、メモリ部１８
３の容量が十分に確保されなければならない。そこで、
メモリ部１８３の容量を減少するには、外部映像データ
信号１８１ａをライン単位に貯蔵する。ここで、２ライ
ン単位に貯蔵すると、１ライン単位に貯蔵する場合と比
較して待機時間の発生を抑制することができる。

【００６５】ソース駆動部１８５はメモリ部１８３から
読出されたブロック単位のデジタル映像データの入力を
受けてブロック単位アナログ画素データを出力する。こ
の時、ソース駆動部１８５の出力端子、即ちチャンネル
端子ＣＨは、複数のデータラインＤＬと連結される。

【００６６】前記レベルシフト部１８４はコントローラ
部１８２から駆動制御信号ＧＣ及びラインブロック選択
信号ＴＧをレベルシフティングして出力する。この時、
レベルシフティングされた駆動制御信号ＧＣはレベルが
シフティングされた開示信号ＳＴ、第１クロック信号Ｃ
Ｋ、第２クロック信号ＣＫＢ、第１電源電圧ＶＳＳ及び
第２電源電圧ＶＤＤなどを含む。

【００６７】また、共通電圧発生部１８６は液晶層の電
圧維持率を高めるために液晶層と並列に形成された共通
電極ラインに共通電圧（Ｖｃｏｍ）を印加する。

【００６８】図７は本発明他の実施形態による統合駆動
チップの内部構成を示すブロック図である。また、図７
に示すようにおいて、図６と同一の構成要素については
同じ参照番号を使用し、その構成要素における説明は省
略する。

【００６９】図７に示すように、統合駆動チップ１８０
はインターフェース部１８１、メモリ部１８３、レベル
シフト部１８４、ソース駆動部１８５、共通電圧発生部
１８６、ＤＣ／ＤＣコンバータ１８７及びコントローラ
部１８２とを含む。

【００７０】ＤＣ／ＤＣコンバータ１８７は外部から提
供される第１ＤＣ電源電圧１８７ａの供給を受けて、第
１ＤＣ電源電圧１８７ａからレベルがアップ又はダウン
された第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、Ｖ
ＣＣを統合駆動チップ１８０の各部に提供する。一般
に、前記ＤＣ／ＤＣコンバータ１８７は７乃至１２Ｖの
第１ＤＣ電源電圧１８７ａの提供を受けて５Ｖの第２Ｄ
Ｃ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣＣにレベル
をアップ又はダウンさせる。

【００７１】前記ＤＣ／ＤＣコンバータ１８７によりダ
ウンされた第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤ
Ｄ、ＶＣＣは前記レベルシフト部１８４、ソース駆動部
１８５、共通電圧発生部１８６及びコントローラ部１８
２に提供される。具体的に、ＤＣ／ＤＣコンバータ１８
７は第２ＤＣ電源電圧ＡＶＤＤ、ＶＳＳ、ＶＤＤ、ＶＣ
Ｃのうちのアナログ駆動電源ＡＶＤＤを前記ソース駆動
部１８５及び共通電圧発生部１８６に提供し、画像駆動
用電源ＶＳＳ、ＶＤＤをレベルシフト部１８４に提供す
る。また、デジタル駆動電源ＶＣＣを前記コントローラ
部１８２に提供する。上記のように、ＤＣ／ＤＣコンバ
ータ１８７は、統合駆動チップ１８０に備えられた各部
位に適切な電圧を印加する。このＤＣ／ＤＣコンバータ
１８７が統合駆動チップ１８０内に設けられることで、
統合駆動チップ１８０外に設けられる場合と比較して、
統合駆動チップ１８０とＤＣ／ＤＣコンバータ１８７と
を電気的に接続する各種配線が不要となる。よって、液
晶表示装置のサイズを小さくすることができ、また配線
形成時に発生される不良による液晶表示装置の収率低下
を低減することができる。

【００７２】以下、図面を参照して統合駆動チップ１８
０からのチャンネル端子と前記データラインＤＬとの間
に連結され統合駆動チップ１８０からの画素データを前
記複数のデータラインＤＬに選択的に印加するためのラ
インブロック選択回路１５０を具体的に説明する。

【００７３】図８は複数のデータラインを二つのブロッ
クに区分して選択的に駆動するための第１ラインブロッ
ク選択回路を具体的に示した平面図であり、図９は第１
ラインブロック選択回路の波形図である。

【００７４】図８に示すように、前記第１ラインブロッ
ク選択回路１５１は前記薄膜トランジスター基板１２０
の上側周辺領域に形成され、統合駆動チップ１８０から
提供されるブロック単位のアナログ画素データを前記複
数のデータライン（ＤＬ１〜ＤＬ２ｍ）に時間差を有し
て印加する。

【００７５】具体的に、第１ラインブロック選択回路１
５１は前記２ｍ個のデータライン（ＤＬ１〜ＤＬ２ｍ）
を２分割して各々ｍ個のデータラインを含む第１ブロッ
ク（ＢＬ１）及び第２ブロック（ＢＬ２）からなる。具
体的に、第１ブロック（ＢＬ１）はｍ個の奇数番目デー
タライン（ＤＬ１〜ＤＬ２ｍ−１）を含み、前記第２ブ
ロック（ＢＬ２）はｍ個の偶数番目データライン（ＤＬ
２〜ＤＬ２ｍ）を含む。

【００７６】この時、前記統合駆動チップ１８０のチャ
ンネル端子（ＣＨ１〜ＣＨｍ）は各々二つのデータライ
ンに共通的に連結される。即ち、統合駆動チップ１８０
の第１チャンネル端子ＣＨは第１及び第２データライン
ＤＬ１、ＤＬ２に共通的に連結される。

【００７７】前記第１ラインブロック選択回路１５１の
第１ブロック（ＢＬ１）は前記統合駆動チップ１８０の
チャンネル端子ＣＨと前記奇数番目データライン（ＤＬ
１〜ＤＬ２ｍ−１）に連結され、前記統合駆動チップ１
８０からの第１ラインブロック選択回路（以下、ＴＧ１
と称する）により駆動される第１選択トランジスターＳ
Ｗ１を含む。また、第２ブロック（ＢＬ２）は前記統合
駆動チップ１８０のチャンネル端子ＣＨと前記偶数番目
データライン（ＤＬ２〜ＤＬ２ｍ）に連結され、統合駆
動チップ１８０からの第２ラインブロック選択回路（以
下、ＴＧ２と称する）により駆動される第２選択トラン
ジスターＳＷ２を含む。この時、前記ＴＧ１信号及びＴ
Ｇ２信号は相互に交互的にハイ区間を有する。

【００７８】具体的に、前記ＴＧ１信号にハイ信号が印
加されると、前記ＴＧ１信号により前記第１選択トラン
ジスターＳＷ１が駆動され、前記チャンネル端子ＣＨか
らのアナログ画素データが前記奇数番目データライン
（ＤＬ１〜ＤＬ２ｍ−１）に印加される。一方、前記Ｔ
Ｇ２信号にハイ信号が印加されると、前記ＴＧ２信号に
より前記第２選択トランジスターＳＷ２が駆動され、前
記チャンネル端子ＣＨからのアナログ画素データが前記
偶数番目データライン（ＤＬ２〜ＤＬ２ｍ）に印加され
る。

【００７９】図９に示すように、前記ゲート駆動回路１
４０により前記複数のゲートライン（ＧＬ１〜ＧＬｎ）
が順に駆動されると、前記複数のゲートライン（ＧＬ１
〜ＧＬｎ）のアクティブ区間で、前記ＴＧ１及びＴＧ２
信号が交互的にハイレベル区間を有する。

【００８０】即ち、前記ＴＧ１信号は前記複数のゲート
ライン（ＧＬ１〜ＧＬｎ）のアクティブ区間の１／２区
間ほどハイレベルを維持し、前記ＴＧ２信号は前記複数
のゲートライン（ＧＬ１〜ＧＬｎ）アクティブ区間であ
るその他の１／２区間ほどハイレベルを維持する。

【００８１】従って、第１ゲートラインＧＬ１アクティ
ブ区間で、前記ＴＧ１信号がハイレベルになると、前記
第１選択トランジスターＳＷ１が駆動され前記第１ブロ
ック（ＢＬ１）のデータライン（ＤＬ２ｍ−１）に前記
アナログ画素データが印加される。また、前記ＴＧ２信
号がハイレベルになると、前記第２選択トランジスター
ＳＷ２が駆動され前記第２ブロック（ＢＬ２）のデータ
ライン（ＤＬ２ｍ）に前記アナログ駆動信号が印加され
る。

【００８２】また、第２ゲートラインＧＬ２アクティブ
区間で、前記ＴＧ１信号がハイレベルになると、前記第
１選択トランジスターＳＷ１が駆動され前記第１ブロッ
ク（ＢＬ１）のデータライン（ＤＬ２ｍ−１）に前記ア
ナログ画素データが印加される。また、前記ＴＧ２信号
がハイレベルになると、前記第２選択トランジスターＳ
Ｗ２が駆動され前記第２ブロック（ＢＬ２）のデータラ
イン（ＤＬ２ｍ）に前記アナログ画素データが印加され
る。

【００８３】図１０は複数のデータラインを三つのブロ
ックに区分して選択的に駆動するための第２ラインブロ
ック選択回路を具体的に示した平面図であり、図１１は
図１０に図示された第２ラインブロック選択回路の波形
図である。

【００８４】図１０に示すように、前記第２ラインブロ
ック選択回路１５２は前記薄膜トランジスター基板１２
０の上側周辺領域に形成され、前記統合駆動チップ１８
０から提供されるブロック単位のアナログ画素データを
前記複数のデータライン（ＤＬ１〜ＤＬ３ｍ）からなっ
たブロックに時間差を有して印加する。

【００８５】具体的に、前記第２ラインブロック選択回
路１５２は前記３ｍ個のデータライン（ＤＬ１〜ＤＬ３
ｍ）を３分割してｍ個のデータラインを含む３個のブロ
ック、即ち、第１、第２及び第３ブロック（ＢＬ１、Ｂ
Ｌ２、ＢＬ３）からなる。この時、前記第１ブロック
（ＢＬ１）はｍ個の１、４、７．．．番目データライン
（ＤＬ３ｍ−２）を含み、前記第２ブロック（ＢＬ２）
はｍ個の２、５、８．．．番目データライン（ＤＬ３ｍ
−１）を含み、前記第３ブロック（ＢＬ３）はｍ個の
３、６、９．．．番目データライン（ＤＬ３ｍ）を含
む。

【００８６】前記統合駆動チップ１８０のチャンネル端
子ＣＨは、各々三つのデータラインに共通的に連結され
る。即ち、統合駆動チップ１８０の第１チャンネル端子
ＣＨ１は、第１、第２及び第３データラインＤＬ１、Ｄ
Ｌ２、ＤＬ３に共通的に連結される。

【００８７】この時、第２ラインブロック選択回路部１
５２の前記第１ブロック（ＢＬ１）は、前記統合駆動チ
ップ１８０のチャンネル端子ＣＨと１、４、７．．．番
目データライン（ＤＬ３ｍ−２）に連結され、前記統合
駆動チップ１８０からの第１ラインブロック選択信号
（以下、ＴＧ１）により駆動される第１選択トランジス
ターＳＷ１を含む。また、第２ブロック（ＢＬ２）は前
記統合駆動チップ１８０のチャンネル端子ＣＨと、前記
２、５、８．．．番目データライン（ＤＬ３ｍ−１）に
連結され、前記統合駆動チップ１８０から第２ラインブ
ロック選択信号（以下、ＴＧ２）により駆動される第２
選択トランジスターＳＷ２を含む。また、前記第３ブロ
ック（ＢＬ３）は前記統合駆動チップ１８０のチャンネ
ル端子ＣＨと前記３、６、９．．．番目データライン
（ＤＬ３ｍ）に連結され、前記統合駆動チップ１８０か
らの第３ラインブロック選択信号（以下、ＴＧ３）によ
り駆動される第３選択トランジスターＳＷ３を含む。こ
の時、前記ＴＧ１、ＴＧ２、ＴＧ３信号は相互に、交互
的にハイ区間を有する。

【００８８】具体的に、前記ＴＧ１信号がハイ信号が印
加されると、前記ＴＧ１信号により前記第１選択トラン
ジスターＳＷ１が駆動され、前記チャンネル端子ＣＨか
らのアナログ画素データが１、４、７．．．番目データ
ライン（ＤＬ３ｍ−２）に印加される。一方、前記ＴＧ
２信号にハイ信号が印加されると、前記ＴＧ２信号によ
り前記第２選択トランジスターＳＷ２が駆動されて前記
チャンネル端子ＣＨからのアナログ画素データが前記
２、５、８．．．番目データライン（ＤＬ３ｍ−１）に
印加される。また、前記ＴＧ３信号にハイ信号が印加さ
れると、前記ＴＧ３信号により前記第３選択トランジス
ターＳＷ３が駆動され、前記チャンネル端子ＣＨからの
アナログ画素データが前記３、６、９．．．番目データ
ライン（ＤＬ３ｍ）に印加される。

【００８９】図１１に示すように、前記ゲートライン駆
動回路１４０により前記複数のゲートライン（ＧＬ１〜
ＧＬｎ）が順に駆動されると、前記複数のゲートライン
（ＧＬ１〜ＧＬｎ）のアクティブ区間で前記ＴＧ１、Ｔ
Ｇ２及びＴＧ３信号が交互的にハイレベル区間を有す
る。即ち、前記ＴＧ１、ＴＧ２及びＴＧ３信号は前記複
数のゲートライン（ＧＬ１〜ＧＬｎ）のアクティブ区間
を１／３に分割し、分割された区間ほどハイレベルを維
持する。

【００９０】従って、第１ゲートラインＧＬ１のアクテ
ィブ区間で前記ＴＧ１信号がハイレベルになると、前記
第１選択トランジスターＳＷ１が駆動され、前記第１ブ
ロック（ＢＬ１）のデータライン（ＤＬ３ｍ−２）に前
記アナログ画素データが印加される。また、前記ＴＧ２
信号がハイレベルになると、前記第２選択トランジスタ
ーSW２が駆動され、前記第２ブロック（ＢＬ２）のデー
タライン（ＤＬ３ｍ−１）に前記アナログ画素データが
印加される。また、前記ＴＧ３信号がハイレベルになる
と、前記第３選択トランジスターＳＷ３が駆動され、前
記第３ブロック（ＢＬ３）のデータライン（ＤＬ３ｍ）
に前記アナログ画素データが印加される。

【００９１】第２ゲートラインＧＬｎのアクティブ区間
で、前記ＴＧ１信号がハイレベルになると、前記第１選
択トランジスターＳＷ１が駆動され、前記第１ブロック
（ＢＬ１）のデータライン（ＤＬ３ｍ−２）に前記アナ
ログ画素データが印加される。また、前記ＴＧ２信号が
ハイレベルになると、前記第２選択トランジスターＳＷ
２が駆動され、前記第２ブロック（ＢＬ２）のデータラ
イン（ＤＬ３ｍ−１）に前記アナログ画素データが印加
される。また、ＴＧ３信号がハイレベルになると、前記
第３選択トランジスターＳＷ３が駆動され、前記第３ブ
ロック（ＢＬ３）のデータライン（ＤＬ３ｍ）に前記ア
ナログ画素データが印加される。

【００９２】図１２は複数のデータラインを四つのブロ
ックに区分して選択的に駆動するための第３ラインブロ
ック選択回路を具体的に示した平面図であり、図１３は
図１２に図示された第３ラインブロック選択回路の波形
図である。

【００９３】図１２に示すように、前記第３ラインブロ
ック選択回路１５３は前記薄膜トランジスター基板１２
０の上側周辺領域に形成され、前記統合駆動チップ１８
０から提供されるブロック単位のアナログ画素データを
前記複数のデータライン（ＤＬ１〜ＤＬ４ｍ）からなっ
たブロックに時間差を有して印加する。

【００９４】具体的に、前記第３ラインブロック選択回
路１５３は前記４ｍ個のデータライン（ＤＬ１〜ＤＬ４
ｍ）を４分割して、ｍ個のデータラインを含む四つのブ
ロック、即ち、第１、第２、第３及び第４ブロックＢＬ
１、ＢＬ２、ＢＬ３、ＢＬ４を有する。この時、第１ブ
ロック（ＢＬ１）はｍ個の１、５、９．．．番目データ
ライン（ＤＬ４ｍ−３）を含み、前記第２ブロック（Ｂ
Ｌ２）はｍ個の２、６、１０．．．番目データライン
（ＤＬ４ｍ−２）を含み、前記第３ブロック（ＢＬ３）
はｍ個の３、７、１１．．．番目データライン（ＤＬ４
ｍ−１）を含み、前記第４ブロック（ＢＬ４）は前記ｍ
個の４、８、１２．．．番目データライン（ＤＬ４ｍ）
を含む。

【００９５】前記統合駆動チップ１８０のチャンネル端
子ＣＨは各々四つのデータラインに共通的に連結され
る。即ち、統合駆動チップ１８０の第１チャンネル端子
ＣＨ１は、第１、第２、第３及び第４データラインＤＬ
１、ＤＬ２、ＤＬ３、ＤＬ４に共通的に連結される。

【００９６】この時、前記第３データライン選択回路１
５３の前記第１ブロック（ＢＬ１）は、前記統合駆動チ
ップ１８０のチャンネル端子ＣＨと前記１、５、
９．．．番目データライン（ＤＬ４ｍ−３）に連結さ
れ、前記統合駆動チップ１８０からの第１ラインブロッ
ク選択信号（以下、ＴＧ１）により駆動される第１選択
トランジスターＳＷ１を含む。また、前記第２ブロック
（ＢＬ２）は前記統合駆動チップ１８０のチャンネル端
子ＣＨと２、６、１０．．．番目データライン（ＤＬ４
ｍ−２）に連結され前記統合駆動チップ１８０からの第
２ラインブロック選択信号（以下、ＴＧ２）により駆動
される第２選択トランジスターＳＷ２を含む。また、前
記第３ブロック（ＢＬ３）は前記統合駆動チップ１８０
のチャンネル端子ＣＨと前記３、７、１１．．．番目デ
ータライン（ＤＬ４ｍ−１）に連結され、前記統合駆動
チップ１８０からの第３ラインブロック選択信号（以
下、ＴＧ３）により駆動される第３選択トランジスター
ＳＷ３を含む。また、前記第４ブロック（ＢＬ４）は前
記統合駆動チップ１８０のチャンネル端子ＣＨと４、
８、１２．．．番目データライン（ＤＬ４ｍ）に連結さ
れ、前記統合駆動チップ１８０からの第４ラインブロッ
ク選択信号（以下、ＴＧ４）により駆動される第４選択
トランジスターＳＷ４を含む。この時、前記ＴＧ１、Ｔ
Ｇ２、ＴＧ３及びＴＧ４信号は交互的にハイ区間を有す
る。

【００９７】具体的に、前記ＴＧ１信号にハイ信号が印
加されると、前記ＴＧ１信号により前記第１選択トラン
ジスターＳＷ１が駆動され、前記チャンネル端子ＣＨか
らのアナログ画素データが前記１、５、９．．．番目デ
ータライン（ＤＬ４ｍ−３）に印加される。一方、前記
ＴＧ２信号にハイ信号が印加されると、前記ＴＧ２信号
により前記第２選択トランジスターＳＷ２が駆動され、
前記チャンネル端子ＣＨからのアナログ画素データが前
記２、６、１０．．．番目データライン（ＤＬ４ｍ−
２）に印加される。また、前記ＴＧ３信号にハイ信号が
印加されると、前記ＴＧ３信号により前記第３選択トラ
ンジスターＳＷ３が駆動され前記チャンネル端子ＣＨか
らアナログ画素データが前記３、７、１１．．．番目デ
ータライン（ＤＬ４ｍ−１）に印加される。また、前記
ＴＧ４信号にハイ信号が印加されると、前記ＴＧ４信号
により前記第４選択トランジスターＳＷ４が駆動され、
前記チャンネル端子ＣＨからのアナログ画素データが前
記４、８、１２．．．番目データライン（ＤＬ４ｍ）に
印加される。

【００９８】図１３に示すように、前記ゲートライン駆
動回路１４０により前記複数のゲートライン（ＧＬ１〜
ＧＬｎ）が順に駆動されると、前記複数のゲートライン
（ＧＬ１〜ＧＬｎ）のアクティブ区間で前記ＴＧ１、Ｔ
Ｇ２、ＴＧ３及びＴＧ４信号交互的にハイレベル区間を
有する。即ち、前記ＴＧ１、ＴＧ２、ＴＧ３及びＴＧ４
信号は前記複数のゲートライン（ＧＬ１〜ＧＬｎ）のア
クティブ区間を１／４に分割して分割された区間ほどハ
イレベルを維持する。

【００９９】従って、第１ゲートラインＧＬ１のアクテ
ィブ区間で前記ＴＧ１信号がハイレベルになると、前記
第１選択トランジスターＳＷ１が駆動され前記第１ブロ
ック（ＢＬ１）のデータライン（ＤＬ４ｍ−３）に前記
アナログ画素データが印加される。また、前記ＴＧ２信
号がハイレベルになると、前記第２選択トランジスター
ＳＷ２が駆動され前記第２ブロック（ＢＬ２）のデータ
ライン（ＤＬ４ｍ−２）に前記アナログ画素データが印
加される。また、前記ＴＧ３信号がハイレベルになる
と、前記第３選択トランジスターＳＷ３が駆動され、前
記第３ブロック（ＢＬ３）のデータライン（ＤＬ４ｍ−
１）に前記アナログ画素データが印加される。また、前
記ＴＧ４信号がハイレベルになると、前記第４選択トラ
ンジスターＳＷ４が駆動され前記第４ブロック（ＢＬ
４）のデータライン（ＤＬ４ｍ）に前記アナログ画素デ
ータが印加される。

【０１００】前記第２ゲートラインＧＬ２のアクティブ
区間で前記ＴＧ１信号がハイレベルになると、前記第１
選択トランジスターＳＷ１が駆動され前記第１ブロック
（ＢＬ１）のデータライン（ＤＬ４ｍ−３）に前記アナ
ログ画素データが印加される。また、前記ＴＧ２信号が
ハイレベルになると、前記第２選択トランジスターＳＷ
２が駆動され、前記第２ブロック（ＢＬ２）のデータラ
イン（ＤＬ４ｍ−２）に前記アナログ画素データが印加
される。また、前記ＴＧ３信号がハイレベルになると、
前記第３選択トランジスターＳＷ３が駆動され前記第３
ブロック（ＢＬ３）のデータライン（ＤＬ４ｍ−１）に
前記アナログ画素データが印加される。また、前記ＴＧ
４信号がハイレベルになると、前記第４選択トランジス
ターＳＷ４が駆動され、前記第４ブロック（ＢＬ４）の
データライン（ＤＬ４ｍ）に前記アナログ画素データが
印加される。

【０１０１】図８乃至図１３に示したように、前記統合
駆動チップ１８０のチャンネル端子ＣＨの個数がｍ個に
固定されたとしても、前記各々のチャンネル端子ＣＨに
共通的に連結されるデータラインの数を２、３、
４．．．に増加させ、前記複数のデータラインに選択的
に画素データを印加することにより、前記液晶表示装置
５００の解像度を多様に具現することができる。つま
り、ブロック単位をデータラインの本数、所謂水平解像
度の１／１、１／２、１／３、１／４．．．にすること
で、解像度を多様に変えることができる。

【０１０２】ただ、前記液晶表示装置５００の解像度を
高めるために、前記メインクロックを２、３、４．．．
に分割すると、前記液晶表示装置５００の画素データが
チャージング（ｃｈａｒｇｉｎｇ）される時間がそのほ
ど減少される。従って、前記画素データのチャージング
時間を考慮して前記液晶表示装置５００の解像度を増加
させることが望ましい。

【０１０３】以下、前記液晶表示パネルの左側周辺領域
に形成されたゲート駆動回路を図面を参照して具体的に
説明する。

【０１０４】図１４は図５に示したゲート駆動回路を構
成する本発明の第１実施形態による第１シフトレジスタ
の構成図である。また、図１５は図１４に図示された第
１シフトレジスタの各ステージの具体的な回路図であ
り、図１６は図１５の出力波形図である。

【０１０５】ここで、図１４乃至図１６は、前記液晶表
示パネルの左側周辺領域に集積されたゲート駆動回路を
示す。

【０１０６】図１４に示すように、ゲート駆動回路１４
０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属連結
された一つの第１シフトレジスタ１４１により構成され
る。即ち、各ステージの出力端子ＯＵＴが次のステージ
の入力端子ＩＮに連結されることにより、前記各ステー
ジが従属的に連結される。前記第１シフトレジスタ１４
１はゲートライン（ＧＬ１〜ＧＬｎ）に対応するｎ個の
ステージ（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステー
ジ（ＳＲＣｎ＋１）により構成される。各ステージは入
力端子ＩＮ、出力端子ＯＵＴ、制御端子ＣＴ、クロック
信号入力端子、第１電源電圧端子ＶＳＳ及び第２電源電
圧端子ＶＤＤを有する。

【０１０７】第一ステージの入力端子ＩＮには、開示信
号ＳＴが入力される。ここで、前記開示信号ＳＴは図５
に図示された前記コントローラ部１８２からの前記垂直
同期信号ＶＳＹＮに同期されたパルス信号である。

【０１０８】各ステージの出力信号（ＯＵＴ１〜ＯＵＴ
ｎ）は対応される各ゲートライン（ＧＬ１〜ＧＬｎ）に
連結される。奇数番目ステージ（ＳＲＣ１、ＳＲＣ３）
には第１クロック信号ＣＫが提供され、偶数番目ステー
ジ（ＳＲＣ２、ＳＲＣ４）には第２クロック信号ＣＫＢ
が提供される。この時、第１クロック信号ＣＫと第２ク
ロック信号ＣＫＢは相互に反対の位相を有する。

【０１０９】各ステージＳＲＣ１、ＳＲＣ２、ＳＲＣ３
の各制御端子ＣＴには、次のステージＳＲＣ２、ＳＲＣ
３、ＳＲＣ４の出力信号（ＯＵＴ２、ＯＵＴ３、ＯＵＴ
４）が制御信号に入力される。即ち、制御端子ＣＴに入
力される制御信号は、前のステージの出力信号をローレ
ベルにダウンさせるために使用される。

【０１１０】従って、各ステージの出力信号が順にアク
ティブ区間（ハイ状態）を有することにより、各出力信
号のアクティブ区間で対応されるゲートラインが順に選
択される。

【０１１１】図１５に示すように、前記第１シフトレジ
スタ１４１の各ステージはプルアップ部１４２、プルダ
ウン部１４４、プルアップ駆動部１４６及びプルダウン
駆動部１４８を含む。

【０１１２】前記プルアップ部１４２はクロック信号入
力端子にドレーンが連結され、第３ノードＮ３にゲート
が連結され、出力端子ＯＵＴにソースが連結された第１
ＮＭＯＳトランジスターＮＴ１により構成される。

【０１１３】前記プルダウン部１４４は出力端子ＯＵＴ
にドレーンが連結され、第４ノードＮ４にゲートが連結
され、ソースが第１電源電圧端子ＶＳＳに連結された第
２ＮＭＯＳトランジスターＮＴ２により構成される。

【０１１４】前記プルアップ駆動部１４６はキャパシタ
Ｃ、第３乃至第５ＮＭＯＳトランジスター（ＮＴ３〜Ｎ
Ｔ５）により構成される。前記キャパシタＣは第３ノー
ドＮ３と出力端子ＯＵＴとの間に連結される。前記第３
ＮＭＯＳトランジスターＮＴ３は第２電源電圧端子ＶＤ
Ｄにドレーンが連結され、入力端子ＩＮにゲートが連結
され、第３ノードＮ３にソースが連結される。前記第４
ＮＭＯＳトランジスターＮＴ４は第３ノードＮ３にドレ
ーンが連結され、制御端子ＣＴにゲートが連結され、ソ
ースが第１電源電圧端子ＶＳＳに連結される。前記第５
ＮＭＯＳトランジスターＮＴ５は第３ノードＮ３にドレ
ーンが連結され、第４ノードＮ４にゲートが連結され、
ソースが第１電源電圧端子ＶＳＳに連結される。

【０１１５】この時、前記第３ＮＭＯＳトランジスター
ＮＴ３のサイズは第５ＮＭＯＳトランジスターＮＴ５の
サイズより約２倍程度大きく形成される。

【０１１６】前記プルダウン駆動部１４８は第６及び第
７ＮＭＯＳトランジスターＮＴ６、ＮＴ７により構成さ
れる。前記第６ＮＭＯＳトランジスターＮＴ６は第２電
源電圧端子ＶＤＤにドレーンとゲートが共通に連結さ
れ、第４ノードＮ４にソースが連結される。前記第７Ｎ
ＭＯＳトランジスターＮＴ７は第４ノードＮ４にドレー
ン連結され、第３ノードＮ３にゲートが連結され、ソー
スが第１電源電圧端子ＶＳＳに連結される。

【０１１７】この時、第６ＮＭＯＳトランジスターＮＴ
６のサイズは第７ＮＭＯＳトランジスターＮＴ７のサイ
ズより約１０倍程度大きく形成される。以上のように、
シフトレジスタの各ステージは、一つのキャパシタＣと
ＮＴ３〜ＮＴ７の５つのトランジスタで構成されている
ので、液晶表示装置のサイズを減少させ、収率を増大さ
せることができる。

【０１１８】図１６に示したように、第１及び第２クロ
ック信号（ＣＫ、ＣＫＢ）と開示信号ＳＴが前記第１シ
フトレジスタ１４１に供給されると、第一のステージＳ
ＲＣ１では、前記開示信号ＳＴのエッジに応答してキャ
パシタＣを充電してプルアップ手段１４２をターンオン
し、前記第１クロック信号ＣＫのハイレベル区間が出力
端子ＯＵＴに第１出力信号ＯＵＴ１に発生される。次の
ゲートラインの駆動信号のエッジに応答してキャパシタ
Ｃを放電し、プルアップ手段１４２をターンオフさせ
る。一方、第３ノードＮ３の電位が放出されることによ
り第７ＮＭＯＳトランジスターＮＴ７がターンオフさ
れ、第４ノードＮ４の電位が上昇する。第４ノードＮ４
の上昇により第５ＮＭＯＳトランジスターＮＴ５がター
ンオンされ、プルアップ手段１４２はターンオフされ
る。また、次のゲートラインの駆動信号のエッジに応答
して前記プルダウン手段１４４をターンオンさせる。以
後、第二ステージＳＲＣ２では、前記第一のステージＳ
ＲＣ１の第１出力信号ＯＵＴ１に応答して、第２クロッ
ク信号ＣＫＢのハイレベル区間が出力端子ＯＵＴに第２
出力信号ＯＵＴ２に発生される。このように、各ステー
ジの出力端子ＯＵＴには第１乃至第ｎ出力信号（ＯＵＴ
１〜ＯＵＴｎ）が順に発生される。

【０１１９】図１７は図５に示したゲート駆動回路を構
成する本発明の第２実施形態による第２シフトレジスタ
の構成図である。

【０１２０】図１７に示すように、前記ゲート駆動回路
１４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属
連結された一つの第２シフトレジスタ１４２により構成
される。即ち、各ステージの出力端子ＯＵＴが次のステ
ージの入力端子ＩＮに連結され、また、前のステージの
制御端子ＣＴに連結されることにより、前記各ステージ
が従属的に連結される。

【０１２１】前記第２シフトレジスタ１４２は前記ゲー
トライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ
（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステージ（ＳＲ
Ｃｎ＋１）により構成される。即ち、一つフレームの間
に前記各ステージが順に駆動されることにより、前記ｎ
個のゲートラインＧＬを順にスキャンニングする。

【０１２２】ここで、前記ダミーステージ（ＳＲＣｎ＋
１）は、前記Ｎ番目ステージＳＲＣｎの制御端子ＣＴに
制御信号を提供するために用意されたステージである。
しかし、前記ダミーステージ（ＳＲＣｎ＋１）はシフト
レジスタの最後のステージとして、次のステージが存在
しないために、前記ダミーステージ（ＳＲＣｎ＋１）の
制御端子ＣＴはフローティング状態になって、前記ダミ
ーステージ（ＳＲＣｎ＋１）が不安定に動作する可能性
がある。

【０１２３】このような、ダミーステージ（ＳＲＣｎ＋
１）の不安定動作を解消するために、図１７に示したよ
うに、前記ダミーステージ（ＳＲＣｎ＋１）の制御端子
ＣＴには第一のステージＳＲＣ１に開示信号を提供する
ための開示信号入力端子が連結される。即ち、前記ダミ
ーステージ（ＳＲＣｎ＋１）の制御端子ＣＴは前記開示
信号を制御信号として供給される。

【０１２４】動作時に、一つのフレームが終わって、次
のフレームのために前記第一のステージＳＲＣ１の開示
信号入力端子にハイレベル区間を有する開示信号が入力
されると、前のフレームで駆動された前記ダミーステー
ジ（ＳＲＣｎ＋１）の制御端子ＣＴには前記開示信号の
ハイレベル区間が制御信号に提供される。

【０１２５】このように、前記ダミーステージ（ＳＲＣ
ｎ+１）の制御端子ＣＴに開示信号が入力される前記第
一のステージＳＲＣ１の入力端子ＩＮと連結させること
により、前記ダミーステージ（ＳＲＣｎ＋１）の不安定
動作を防止することができる。

【０１２６】勿論、前記ダミーステージ（ＳＲＣｎ＋
１）の不安定動作を解消するために、図１８のように、
すぐに前のステージから制御信号を受けることもでき
る。

【０１２７】図１８は図５に図示されたゲート駆動回路
を構成する本発明の第３実施形態による第３シフトレジ
スタの構成図であり、図１９は図１８に図示された第３
シフトレジスタを具体的に示した回路図である。

【０１２８】図１８に示すように、前記ゲート駆動回路
１４０は複数のステージ（ＳＲＣ１〜ＳＲＣｎ）が従属
連結された一つの第３シフトレジスタ１４３により構成
される。即ち、各ステージの出力端子ＯＵＴが次のステ
ージの入力端子ＩＮに連結され、また、前のステージの
制御端子ＣＴに連結されることにより、前記各ステージ
が従属的に連結される。

【０１２９】前記第３シフトレジスタ１４３は前記ゲー
トライン（ＧＬ１〜ＧＬｎ）に対応するｎ個のステージ
（ＳＲＣ１〜ＳＲＣｎ）と一つのダミーステージ（ＳＲ
Ｃｎ＋１）により構成される。ここで、前記ダミーステ
ージ（ＳＲＣｎ＋１）は前記Ｎ番目ステージＳＲＣｎの
制御端子ＣＴに制御信号を提供するために用意されたス
テージである。しかし、前記ダミーステージ（ＳＲＣｎ
＋１）は最後のステージとして、次のステージが存在し
ないために、前記ダミーステージ（ＳＲＣｎ＋１）の制
御端子ＣＴには次のステージの出力端子が連結されな
い。

【０１３０】従って、前記ダミーステージ（ＳＲＣｎ＋
１）の制御端子ＣＴは、前記Ｎ番目ステージＳＲＣｎの
第４ノードＮ４と連結される。

【０１３１】そうすると、添付する図１９を参照して前
記第４ノードＮ４の電位について簡略に説明する。

【０１３２】まず、前記Ｎ番目ステージＳＲＣｎで、前
のステージの出力信号が入力端子ＩＮに提供され、第７
ＮＭＯＳトランジスターＮＴ７をターンオンさせる。従
って、前記第４ノードＮ４の電位が第１電源電圧端子Ｖ
ＳＳにダウンされる。

【０１３３】以後、前記第７ＮＭＯＳトランジスターＮ
Ｔ７がターンオンされても、第６ＮＭＯＳトランジスタ
ーＮＴ６のサイズが前記第７ＮＭＯＳトランジスターＮ
Ｔ７のサイズより約１６倍程度大きいために、第４ノー
ドＮ４は第１電源電圧端子ＶＳＳ状態に続けて維持され
る。この時、Ｎ番目ステージＳＲＣｎの制御端子ＣＴに
提供される前記ダミーステージ（ＳＲＣｎ＋１）の出力
信号がターンオン電圧に上昇すると、前記第７ＮＭＯＳ
トランジスターＮＴ７がターンオフされるので、前記第
６ＮＭＯＳトランジスターＮＴ６を通じて前記第４ノー
ドＮ４に第２電源電圧端子ＶＤＤのみ供給される状態に
なる。従って、前記第４ノードＮ４の電位は第１電源電
圧端子ＶＳＳから第２電源電圧端子ＶＤＤに上昇され始
める。

【０１３４】続いて、前記制御端子ＣＴに印加されるダ
ミーステージ（ＳＲＣｎ＋１）の出力信号がローレベル
に下降され、第４ＮＭＯＳトランジスターＮＴ４がター
ンオフされても、前記第４ノードＮ４は前記第６ＮＭＯ
ＳトランジスターＮＴ６を通じて第２電源電圧端子ＶＤ
Ｄにバイアスされた状態を維持する。

【０１３５】ここで、前記第４ノードＮ４は前記ダミー
ステージ（ＳＲＣｎ＋１）の制御端子ＣＴに連結される
ために、前記第４ノードＮ４の電位により前記ダミース
テージ（ＳＲＣｎ＋１）の第４ＮＭＯＳトランジスター
ＮＴ４がターンオンされることにより、前記ダミーステ
ージ（ＳＲＣｎ＋１）の出力端子ＯＵＴの出力信号をタ
ーンオフ電圧状態に遷移させる。これにより、前記ダミ
ーステージ（ＳＲＣｎ＋１）は安定動作を実施すること
ができる。

【０１３６】このように、前記ダミーステージ（ＳＲＣ
ｎ＋１）の制御端子ＣＴをＮ番目ステージＳＲＣｎの第
４ノードＮ４に連結させることにより、図１７に図示さ
れた本発明の第２実施例による前記第２シフトレジスタ
１４２でのように、前記第一のステージＳＲＣ１の入力
端子ＩＮと前記ダミーステージ（ＳＲＣｎ＋１）の制御
端子ＣＴを連結するための別途の配線を必要としない。

【０１３７】図２０は図３に図示された単一パターン層
からなった可撓性印刷回路基板ＦＰＣを図示した斜視図
である。

【０１３８】図２０に示すように、前記ＦＰＣ１９０は
前記液晶表示パネル１１０の外部に配置される回路基板
及び前記液晶表示パネル１１０を電気的に連結させるた
めの複数のパターン１９１ａを備える。即ち、前記ＦＰ
Ｃ１９０は前記回路基板から発生された信号を前記統合
駆動チップ１８０に提供する役割を有する。

【０１３９】この時、前記統合駆動チップ１８０には外
部映像データ信号１８１ａ及び外部制御信号１８１ｂが
入力される。具体的に、前記外部制御信号１８１ｂは垂
直及び水平同期信号（ＶＳＹＮＣ、ＨＳＹＮＣ）、メイ
ンクロック信号（ＭＣＬＫ）を含む。

【０１４０】即ち、前記統合駆動チップ１８０を前記液
晶表示パネル１００内に装着することにより、前記ＦＰ
Ｃ１９０を通じて前記液晶表示パネル１００に提供され
る信号の数が減少することにより、前記ＦＰＣ１９０に
備えられるパターン１９１ａの数もそれに応じて減少さ
れる。

【０１４１】一方、前記複数のパターン１９１ａは前記
ＦＰＣ１９０の第１フィルム１９１上に形成され、前記
第１フィルム１９１と対向して備えられる第２フィルム
１９２によりカバーされる。上述したように、前記パタ
ーン１９１ａの数減少により、前記ＦＰＣ１９０は単一
パターン層を備えることになる。

【０１４２】図２１は、本発明のまた他の実施形態によ
る液晶表示パネルを図示した平面図である。また、図２
２は図２１に図示された液晶表示パネルを具体的に示し
たブロック図であり、図２３は図２２に図示されたシフ
トレジスタの出力波形図である。

【０１４３】図２１に示すように、前記薄膜トランジス
ター基板１２０はカラーフィルタ基板１３０と対応する
第１領域及び対応しない第２領域に区分される。また、
前記第１領域は表示領域と周辺領域を含み、前記表示領
域にはロー方向に延びて複数のデータラインＤＬが形成
され、コラム方向に延びて複数のゲートラインＧＬが形
成される。

【０１４４】この時、前記表示領域の左右周辺領域に
は、各々第１及び第２ゲート駆動回路１６０、１７０が
左右対称的に配置される。すなわち、前記表示領域の左
側周辺領域には、前記複数のゲートラインＧＬのうちの
奇数番目ラインと連結された第１ゲート駆動回路１６０
が配置され、前記表示領域の右側周辺領域には前記複数
のゲートラインのうちの偶数番目ラインと連結された第
２ゲート駆動回路１７０が配置される。また、前記左側
周辺領域及び右側周辺領域に隣接する上側周辺領域に
は、前記複数のデータラインと連結されたラインブロッ
ク選択回路１５０が配置される。ラインブロック選択回
路１５０は、ブロック単位のアナログ駆動信号を入力
し、複数のデータラインＤＬの各ラインブロックを選択
し、選択されたラインブロックのデータラインＤＬブロ
ック単位のアナログ駆動信号をスイッチングする。

【０１４５】この時、前記薄膜トランジスター基板１２
０の第２領域には前記液晶表示パネル１１０の全般的な
駆動を制御する統合駆動チップ１８０が装着される。前
記統合駆動チップ１８０には前記液晶表示パネル１１０
の外部に配置された回路基板から外部映像データ信号１
８１ａ及び外部制御信号１８１ｂが入力される。また、
前記統合駆動チップ１８０は前記第１及び第２ゲート駆
動回路１６０、１７０の駆動を制御する第１及び第２駆
動制御信号（ＧＣ１、ＧＣ２）を出力し、ラインブロッ
ク選択回路１５０にラインブロック選択信号ＴＧを出力
し、前記複数のデータラインＤＬの各々にアナログ画素
データを出力する。

【０１４６】前記統合駆動チップ１８０の複数の出力端
子のうちの第１及び第２駆動制御信号出力端子は、前記
第１及び第２ゲート駆動回路１６０、１７０の入力端子
と連結され、前記ラインブロック選択信号出力端子は、
前記ラインブロック選択回路１５０の制御端子と連結さ
れる。一方、複数のチャンネル端子ＣＨは前記ラインブ
ロック選択回路１５０の入力端子と連結される。前記ラ
インブロック選択回路１５０の出力端子は各々前記複数
のデータラインＤＬに連結される。

【０１４７】具体的に、前記第１駆動制御信号ＧＣ１は
開示信号ＳＴ、第１クロック信号ＣＫ、第１電源電圧Ｖ
ＯＦＦ又はＶＳＳ及び第２電源電圧ＶＯＮ又はＶＤＤを
含み、前記第２駆動制御信号ＧＣ２は第２クロック信号
ＣＫＢ、第１電源電圧ＶＯＦＦ又はＶＳＳ及び第２電源
電圧ＶＯＮ又はＶＤＤを含む。

【０１４８】図２２に示すように、前記第１ゲート駆動
回路１６０は奇数番目ゲートライン（ＧＬ１〜ＧＬ２ｎ
−１）が延びた表示領域の右側周辺領域に配置され、各
々の出力端子（ＯＵＴ１〜ＯＵＴ２ｎ−１）が前記奇数
番目ゲートライン（ＧＬ１〜ＧＬ２ｎ−１）に連結され
た第１シフトレジスタトランジスター１６１により構成
される。一方、前記第２ゲート駆動回路１７０は偶数番
目ゲートライン（ＧＬ２〜ＧＬ２ｎ）が延びた表示領域
の右側周辺領域に配置され、各々の出力端子（ＯＵＴ２
〜ＯＵＴ２ｎ）が前記偶数番目ゲートライン（ＧＬ２〜
ＧＬ２ｎ）に連結された第２シフトレジスタトランジス
ター１７１により構成される。

【０１４９】前記第１シフトレジスタ１６１のｉ番目ス
テージＳＲＣｉの出力は、ｉ番目ゲートラインＧＬｉを
通じて右側周辺領域に第２シフトレジスタ１７１のｊ番
目ステージＳＲＣｊの入力端子ＩＮｊに提供され、同時
にｊ−ｉ番目ステージ（ＳＲＣｊ−ｉ）の制御端子ＣＴ
ｊ−１に制御信号に提供される。同様に、前記第２シフ
トレジスタ１７１のｊ番目ステージＳＲＣｊの出力は第
１シフトレジスタトランジスター１６１のｉ＋１番目ス
テージＳＲＣｉ＋１の入力端子ＩＮｉ＋１に提供され、
同時に第１シフトレジスタ１６１のｉ番目ステージＳＲ
Ｃｉの制御端子ＣＴｉに制御信号に提供される。ここ
で、ｉ，ｊは例えば、ｉ＝２ｎ−１，ｊ＝２ｎである。

【０１５０】前記第１シフトレジスタ１６１の最後ステ
ージＳＲＣｎ＋１は、ダミーステージに前記第２シフト
レジスタ１７１の最後ステージＳＲＣｎの制御端子ＣＴ
ｎに制御信号を提供するために付加される。

【０１５１】図２３に示すように、奇数番目ゲートライ
ン（ＧＬ１〜ＧＬ２ｎ−１）と偶数番目ゲートライン
（ＧＬ２〜ＧＬ２ｎ）が開示信号ＳＴにより順にシフト
され、前記第１及び第２クロック信号ＣＫ、ＣＫＢに同
期され互いに交互的にスキャンニングされることが分か
る。

【０１５２】一つの水平ラインをなす複数の画素のうち
の奇数番目画素は対応される奇数番目ゲートライン（Ｇ
Ｌ１〜ＧＬ２ｎ−１）により駆動され、偶数番目画素は
対応される偶数番目ゲートライン（ＧＬ２〜ＧＬ２ｎ）
により駆動される。

【０１５３】だから、一つの水平ラインの全ての画素を
駆動するためには、二つのゲートラインＧＬ１、ＧＬ２
が駆動される。従って、ゲートラインの数は２倍に増加
され、垂直解像度が１６０水平ラインである場合には３
２０ゲートラインが配置される。

【０１５４】このようなゲート駆動方式により水平方向
へ隣接する二つの薄膜トランジスターが一つのデータラ
インを共有し、二つの薄膜トランジスターは互いに分離
されたゲートラインに連結される。従って、同一な水平
ラインにある画素であっても奇数番目画素は第１ゲート
駆動回路１６０によりまず充填され、偶数番目画素は第
２ゲート駆動回路１７０により１クロック遅延され充填
される。

【０１５５】図２４は本発明のまた他の実施形態による
液晶表示パネルを具体的に示した平面図である。

【０１５６】図２４に示すように、前記薄膜トランジス
ター基板１２０はカラーフィルタ基板１３０と対応する
第１領域及び対応しない第２領域に区分される。また、
前記第１領域は表示領域と周辺領域を含み、前記表示領
域にはロー方向に延びて複数のデータラインＤＬが形成
され、コラム方向に延びて複数のゲートラインが形成さ
れる。前記表示領域の上側周辺領域には前記複数のデー
タラインＤＬを選択的に駆動するためのラインブロック
選択回路１５０が形成される。

【０１５７】一方、前記第２領域には前記液晶表示パネ
ル１１０の全般的な駆動を制御する統合駆動チップ２０
０が備えられる。

【０１５８】具体的に、前記統合駆動チップ２００に前
記液晶表示パネル１１０の外部に配置された回路基板か
ら外部映像データ信号１８１ａ及び外部制御信号１８１
ｂが入力されると、奇数番目ゲートライン（ＧＬ２ｎ−
１）を駆動するための第１ゲート駆動信号ＧＤ１及び偶
数番目ゲートライン（ＧＬ２ｎ）を駆動するための第２
ゲート駆動信号ＧＤ２を出力する。また、前記統合駆動
チップ２００は前記複数のデータラインＤＬ各々にアナ
ログ画素データを出力する。

【０１５９】前記統合駆動チップ２００の第１ゲート駆
動信号出力端子は、前記奇数番目ゲートライン（ＧＬ２
ｎ−１）と連結され、第２ゲート駆動信号出力端子は前
記偶数番目ゲートライン（ＧＬ２ｎ）と連結される。ま
た、統合駆動チップ２００のチャンネル端子（ＣＨ）は
前記ラインブロック選択回路１５０に連結され、前記統
合駆動チップ２００から出力された選択信号ＴＧはライ
ンブロック選択回路１５０に印加される。

【０１６０】図２５は図２４に図示された統合駆動チッ
プの内部構成を具体的に示したブロックである。図２５
を説明するにおいて、図７に図示された構成要素と同一
な機能を実施する構成要素に対しては同じ参照番号を併
記し、その駆動要素の説明は省略する。

【０１６１】図２５に示すように、前記統合駆動チップ
２００はインターフェース部１８１、メモリ部１８３、
レベルシフト部１８４、ソース駆動部１８５、第１ゲー
ト駆動部１８８、第２ゲート駆動部１８９及びコントロ
ーラ部１８２とを含む。

【０１６２】前記コントローラ部１８２は前記レベルシ
フト部１８４に第１及び第２駆動制御信号ＧＣ１、ＧＣ
２及びラインブロック選択信号ＴＧを提供する。この
時、前記第１及び第２駆動制御信号ＧＣ１、ＧＣ２は開
示信号ＳＴ、第１クロック信号ＣＫ、第２クロック信号
ＣＫＢ、第１電源電圧端子ＶＳＳ及び第２電源電圧端子
ＶＤＤを含む。

【０１６３】前記レベルシフト部１８４は前記コントロ
ーラ部１８２から提供された第１及び第２駆動制御信号
ＧＣ１、ＧＣ２のレベルをシフティングして第１ゲート
駆動部１８８及び第２ゲート駆動部１８９に各々提供す
る。

【０１６４】前記第１ゲート駆動部１８８は前記第１駆
動制御信号ＧＣ１により前記奇数番目ゲートライン（Ｇ
Ｌ２ｎ−１）を駆動するための第１ゲート駆動信号ＧＤ
１を出力し、前記第２ゲート駆動部１８９は前記第２駆
動制御信号ＧＣ２により、前記偶数番目ゲートライン
（ＧＬ２ｎ）を駆動するための第２ゲート駆動信号ＧＤ
２を出力する。

【０１６５】また、前記統合駆動チップ２００は共通電
圧Ｖｃｏｍを発生して前記液晶表示パネル１１０上に形
成された共通電極ラインに提供するための共通電圧発生
部１８６及び外部からＤＣ電源１８７ａの供給を受けて
前記第１ＤＣ電源電圧１８７ａのレベルをアップ又はダ
ウンさせて、前記タイミングコントローラ部１８２、レ
ベルシフト部１８４、ソース駆動部１８５及び共通電圧
発生部１８６に提供するためのＤＣ／ＤＣコンバータ１
８７をさらに含む。統合駆動チップ２００内に、ゲート
ラインを２グループに分離して駆動するための第１ゲー
ト駆動部１８８及び第２ゲート駆動部１８９を内蔵する
ことで、液晶表示パネルに装着される駆動チップが一側
面にのみ取り付けられることとなる。よって、液晶表示
装置のサイズを減少させることができる。

【０１６６】以上、本発明の実施例によって詳細に説明
したが、本発明はこれに限定されず、本発明が属する技
術分野において通常の知識を有するものであれば本発明
の思想と精神を離れることなく、本発明を修正または変
更できるであろう。

【０１６７】

【発明の効果】上述したオンガラスシングルチップ液晶
表示装置によると、表示領域の周辺領域に液晶表示パネ
ルを駆動する一つの統合駆動チップを装着することによ
り、チップを装着するに所要される工程時間及び不良率
を減少させることができ、さらに全体的なサイズを減少
させることができる。

【０１６８】また、表示領域の周辺領域にデータライン
が延びた表示領域の周辺領域にラインブロック選択回路
を表示領域の薄膜トランジスターと同一工程により形成
し、１ライン分の画素データをラインブロック選択回路
を通じて時分割して駆動することにより、前記統合駆動
チップのチャンネル端子と前記データラインとの互換性
を確保することができる。

【０１６９】また、ゲートラインが延びた表示領域の左
右周辺領域にゲートライン駆動回路を表示領域の薄膜ト
ランジスターと同一工程により、ジグザグに配置される
ように形成することにより、表示領域の左右対称的配置
が可能であり、基板上で高い垂直解像度を有した装置に
も適用可能である。

【０１７０】また、液晶表示パネル上に複数のゲートラ
インを駆動するためのゲート駆動部及び複数のデータラ
インを駆動するためのソース駆動部を内蔵する統合駆動
チップを装着することにより、液晶表示装置が左右対称
形からなり、有効ディスプレー面積を増加させることが
できる。

【図面の簡単な説明】

【図１】 従来の非結晶形液晶表示装置の液晶表示パネ
ルを図示した平面図である。

【図２】 従来の非結晶形液晶表示装置の液晶表示パネ
ル上にデータ及びゲート駆動チップが装着された構造を
示した平面図である。

【図３】 本発明の望ましい一実施形態による液晶表示
装置を示した分解斜視図である。

【図４】 図３に図示された薄膜トランジスター基板の
一実施形態を示した平面図である。

【図５】 図３に図示された薄膜トランジスター基板の
また他の実施形態を示した平面図である。

【図６】 図５に図示された統合駆動チップの内部構成
を示したブロック図である。

【図７】 本発明の他の実施形態による統合駆動チップ
の内部構成を示したブロック図である。

【図８】 複数個のデータラインを二つのブロックに区
分して選択的に駆動する第１ラインブロック選択回路を
具体的に図示した回路図である。

【図９】 図８に図示された第１データラインラインブ
ロック選択回路の出力波形図である。

【図１０】 複数個のデータラインを三つのブロックに
区分して選択的に駆動する第２ラインブロック選択回路
を具体的に示した回路図である。

【図１１】 図１０に図示された第２ラインブロック選
択回路の出力波形図である。

【図１２】 複数個のデータラインを四つのブロックに
区分して選択的に駆動する第３ラインブロック選択回路
を具体的に示した平面図である。

【図１３】 図１２に図示された第３ラインブロック選
択回路の出力波形図である。

【図１４】 図５に図示されたゲート駆動回路を構成す
る本発明の第１実施形態による第１シフトレジスタの構
成図である。

【図１５】 図１４に図示されたシフトレジスタの回路
図である。

【図１６】 図１４に図示されたシフトレジスタの出力
波形図である。

【図１７】 図５に図示されたゲート駆動回路を構成す
る本発明の第２実施形態による第２シフトレジスタの構
成図である。

【図１８】 図５に図示されたゲート駆動回路を構成す
る本発明の第３実施形態による第３シフトレジスタの構
成図である。

【図１９】 図１８に図示された第３シフトレジスタを
具体的に示した回路図である。

【図２０】 図３に図示された可撓性印刷回路基板の構
造を具体的に示した斜視図である。

【図２１】 本発明の他の実施形態による液晶表示パネ
ルを示す平面図である。

【図２２】 図２１に図示された第１及び第２ゲート駆
動回路を構成する第４及び第５シフトレジスタの構成図
である。

【図２３】 図２２に図示された第４及び第５シフトレ
ジスタの出力波形図である。

【図２４】 本発明のまた他の実施形態による液晶表示
パネルを示した平面図である。

【図２５】 図２４に図示された統合駆動チップの内部
構成を具体的に示したブロック図である。

【符号の説明】

１００ 液晶表示パネルアセンブリ １１０ 液晶表示パネル １２０ 薄膜トランジスター １３０ カラーフィルタ基板 １５０ ラインブロック選択回路 １６０ 第１ゲート駆動回路 １６１ 第１シフトレジスタトランジスター １７１ 第２シフトレジスタトランジスター １７０ 第２ゲート駆動回路 １８０ 統合駆動チップ １８１ インターフェース部 １８１ａ 外部映像データ信号 １８１ｂ 外部制御信号 １８２ コントローラ部 １８３ メモリ部 １８４ レベルシフト部 １８５ ソース駆動部 １８６ 共通電圧発生部 １９０ ＦＰＣ １９１ 第１フィルム １９２ 第２フィルム ２００ 統合駆動チップ ２２０ ランプアセンブリ ２４０ 導光板 ２６０ 光学シート ２８０ 反射板 ２９０ モールドフレーム ３００ シャーシ ４００ カバー

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６１２ Ｇ０９Ｇ 3/20 ６１２Ｐ ６２１ ６２１Ｌ ６２１Ｍ ６２２ ６２２Ｅ ６２３ ６２３Ｒ ６８０ ６８０Ｇ 3/36 3/36 (72)発明者 李 東 浩 大韓民国京畿道龍仁市器興邑韓城２次アパ ート203棟101号 Ｆターム(参考） 2H092 JA24 NA25 NA29 PA06 PA08 2H093 NC05 NC22 NC34 NC35 NC50 ND53 ND54 5C006 AA22 AF03 AF04 AF42 AF43 AF71 AF84 BB16 BC03 BC11 BC20 BC22 BC23 BC24 BF02 BF03 BF24 BF46 EB04 EB05 FA41 5C080 AA10 BB05 DD22 DD28 FF11 JJ02 JJ03 JJ04 JJ06 5C094 AA15 AA42 AA43 AA45 BA43 DB01 EB10

Claims (27)

【特許請求の範囲】
1. 【請求項１】表示領域及び前記表示領域の周辺領域を含
   む第１基板と、 前記第１基板と対面する第２基板及び前記第１及び第２
   基板間に封入された液晶を含む液晶表示装置において、 前記第１基板は、 前記表示領域にマトリックス状に提供される複数のスイ
   ッチング素子と、 前記表示領域にマトリックス状に提供され、前記複数の
   スイッチング素子うちに対応するスイッチング素子の第
   １電流電極に連結される複数の画素電極と、 前記複数のスイッチング素子のうちの各ロー方向のスイ
   ッチング素子の制御電極に共通に連結される複数のゲー
   トラインと、 前記複数のスイッチング素子のうちの各コラム方向のス
   イッチング素子の第２電流電極に共通に連結される複数
   のデータラインと、 前記複数のゲートラインの一端が延びた前記周辺領域の
   第１領域に集積され、前記複数のゲートラインを順にス
   キャンニングするためのゲート駆動回路と、及び前記複
   数のデータラインが延びた前記周辺領域の第２領域に取
   付けられ、外部映像データ及び外部制御信号を入力して
   前記ゲート駆動回路部に駆動制御信号を出力し、前記複
   数のデータライン各々にアナログ信号を出力する統合駆
   動チップを備える、オンガラスシングルチップ液晶表示
   装置。
2. 【請求項２】表示領域及び前記表示領域の周辺領域を含
   む第１基板と、 前記第１基板と対面する第２基板及び前記第１及び第２
   基板間に封入される液晶を含む液晶表示装置において、 前記第１基板は、 前記表示領域にマトリックス状に提供される複数のスイ
   ッチング素子と、 前記表示領域にマトリックス状に提供され、前記複数の
   スイッチング素子のうち、対応するスイッチング素子の
   第１電流電極に連結される複数の画素電極と、 前記複数のスイッチング素子のうちの各ロー方向のスイ
   ッチング素子の制御電極に共通に連結される複数のゲー
   トラインと、 前記複数のスイッチング素子のうちの各コラム方向のス
   イッチング素子の第２電流電極に共通に連結される複数
   のデータラインと、 前記複数のゲートラインの一端が延びた前記周辺領域の
   第１領域に集積され、前記複数のゲートラインを順にス
   キャンニングするためのゲート駆動回路と、 前記複数のデータラインが延びた前記周辺領域の第２領
   域に集積され、ブロック単位のアナログ駆動信号を入力
   し、前記複数のデータラインの各ラインブロックを選択
   し、選択されたラインブロックのデータラインに前記ブ
   ロック単位のアナログ駆動信号をスイッチングするため
   のラインブロック選択回路部と、 前記第２領域に取付けられ、外部映像データ及び外部制
   御信号を入力して前記ゲート駆動回路部に駆動制御信号
   を出力し、前記ラインブロック選択回路にラインブロッ
   ク選択信号及びブロック単位のアナログ駆動信号を出力
   する統合駆動チップを備える、オンガラスシングルチッ
   プ液晶表示装置。
3. 【請求項３】前記統合駆動チップは、 前記外部映像データ及び外部制御信号の入力をインター
   フェイシングするためのインターフェース部と、 前記外部映像データを貯蔵するためのメモリ部と、 前記メモリ部から読出されたブロック単位の映像データ
   を入力してブロック単位のアナログ駆動信号を出力する
   ためのソース駆動部と、 前記駆動制御信号及びラインブロック選択信号をレベル
   シフティングトして出力するためのレベルシフト部と、 前記インターフェース部を通じて入力された前記外部制
   御信号に応答し、前記外部映像データを前記メモリ部に
   貯蔵し、前記駆動制御信号及びラインブロック選択信号
   を生成して前記レベルシフト部に提供し、前記メモリ部
   に貯蔵された映像データをブロック単位に読出して前記
   ソース駆動部に提供するコントローラ部とを備える、請
   求項２に記載のオンガラスシングルチップ液晶表示装
   置。
4. 【請求項４】前記メモリ部はフレーム単位の貯蔵容量を
   有する、請求項３に記載のオンガラスシングルチップ液
   晶表示装置。
5. 【請求項５】前記メモリ部は２ライン単位の貯蔵容量を
   有する、請求項３に記載のオンガラスシングルチップ液
   晶表示装置。
6. 【請求項６】前記インターフェース部はＣＰＵインター
   フェース、ビデオグラフィックボードインターフェース
   及びメディア−Ｑインターフェースに対して互換性を有
   する、請求項３に記載のオンガラスシングルチップ液晶
   表示装置。
7. 【請求項７】前記統合駆動チップは、 共通電圧を発生して前記液晶表示パネル上に形成された
   共通電極ラインに提供するための共通電圧発生部と、 外部から電源の供給を受けて前記電圧のレベルアップ又
   はレベルダウンさせ、前記コントローラ部、レベルシフ
   ト部、ソース駆動部及び共通電圧発生部に提供するため
   のＤＣ／ＤＣコンバータをさらに含む、請求項３に記載
   のオンガラスシングルチップ液晶表示装置。
8. 【請求項８】前記外部映像データはＲＧＢ各々６ビット
   ずつ、和１８ビットの並列データであり、前記外部制御
   信号はメインクロック信号、水平同期信号、垂直同期信
   号、データイネーブル信号を含む、請求項２に記載のオ
   ンガラスシングルチップ液晶表示装置。
9. 【請求項９】前記外部制御信号はモード選択信号をさら
   に含み、前記コントローラ部は前記モード選択信号に応
   答して前記ラインブロック選択信号を生成する、請求項
   ８に記載のオンガラスシングルチップ液晶表示装置。
10. 【請求項１０】前記ブロック単位は水平解像度の１／
    １、１／２、１／３又は１／４のうちのいずれか一つで
    ある、請求項２に記載のオンガラスシングルチップ液晶
    表示装置。
11. 【請求項１１】前記ブロック単位が水平解像度の１／２
    である場合に、第１ラインブロックは奇数番目データラ
    インを含み、第２ラインブロックは偶数番目データライ
    ンを含む、請求項１０に記載のオンガラスシングルチッ
    プ液晶表示装置。
12. 【請求項１２】前記ラインブロック選択回路は、 前記第１電流電極が前記統合駆動チップのアナログ駆動
    信号の第１出力端うち、対応する第１出力端子に連結さ
    れ、第２電流電極が前記奇数番目データラインのうち、
    対応するデータラインに連結され、制御電極が前記ライ
    ンブロック選択信号のうちの対応する第１選択信号に連
    結された複数の第１選択トランジスターと、 第１電流電極が前記統合駆動チップのアナログ映像信号
    の第１出力端子のうち、対応する第１出力端子に連結さ
    れ、第２電流電極が前記偶数番目データラインのうち、
    対応するデータラインに連結され、制御電極が前記ライ
    ンブロック選択信号のうちの対応する第２選択信号に連
    結された複数の第２選択トランジスターとを含む、請求
    項１１に記載のオンガラスシングルチップ液晶表示装
    置。
13. 【請求項１３】前記ブロック単位が水平解像度の１／３
    である場合に第１ラインブロックは３ｎ−２（ｎは自然
    数）番目データラインを含み、第２ラインブロックは３
    ｎ−１番目データラインを含み、第３ラインブロックは
    ３ｎ番目データラインを含む、請求項１０に記載のオン
    ガラスシングルチップ液晶表示装置。
14. 【請求項１４】前記ラインブロック選択回路は、 第１電流電極が前記統合駆動チップのアナログ駆動信号
    の第１出力端子うち、対応する第１出力端子に連結さ
    れ、第２電流電極が前記３ｎ−２番目データラインのう
    ちの対応するデータラインに連結され、制御電極が前記
    ラインブロック選択信号のうちの第１選択信号に連結さ
    れた複数の第１選択トランジスターと、 第１電流電極が前記統合駆動チップのアナログ駆動信号
    の第１出力端子のうちの対応する第１出力端子に連結さ
    れ、第２電流電極が前記３ｎ−１番目データラインのう
    ちの対応するデータラインに連結され、制御電極が前記
    ラインブロック選択信号のうちの第２選択信号に連結さ
    れた複数の第２選択トランジスターと、 第１電流電極が前記統合駆動チップのアナログ駆動信号
    の第１出力端子うちの対応する第１出力端子に連結さ
    れ、第２電流電極が前記３ｎ番目データラインのうちの
    対応するデータラインに連結され、制御電極が前記ライ
    ンブロック選択信号のうちの第３選択信号に連結された
    複数の第３選択トランジスターとを含む、請求項１３に
    記載のオンガラスシングルチップ液晶表示装置。
15. 【請求項１５】前記駆動制御信号は開示信号、第１クロ
    ック信号及び第２クロック信号を含む、請求項２に記載
    のオンガラスシングルチップ液晶表示装置。
16. 【請求項１６】前記ゲート駆動回路部は、 複数のステージが従属連結され、各々ステージの出力信
    号により前記複数のゲートラインを順に選択するシフト
    レジスタにより構成され、第一ステージの入力端子には
    前記開示信号が印加され、 前記各ステージは、 前のステージの出力端子に結合されたゲートラインが連
    結された入力端子と、 対応するゲートラインが連結された出力端子と、 次のゲートラインが連結された制御端子と、 対応するクロック信号が入力されるクロック端子と、 前記出力端子に前記第１クロック信号及び第２クロック
    信号のうちの対応されるクロック信号を提供するプルア
    ップ手段と、 前記出力端子に第１電源電圧を提供するプルダウン手段
    と、 前記プルアップ手段の入力ノードに連結され、前記入力
    端子に印加される入力信号のエッジに応答してキャパシ
    タを充填して前記プルアップ手段をターンオンさせ、前
    記制御端子に印加される次のゲートラインの駆動信号の
    エッジに応答して前記キャパシタを放電させ、前記プル
    アップ手段をターンオフさせるプルアップ駆動手段と、 前記プルダウン手段の入力ノードに連結され、前記プル
    アップ手段の入力ノードと連結され、前記プルアップ手
    段をターンオフさせ、次のゲートラインの駆動信号のエ
    ッジに応答して前記プルダウン手段をターンオンさせる
    プルダウン駆動手段を備える、請求項１５に記載のオン
    ガラスシングルチップ液晶表示装置。
17. 【請求項１７】前記プルアップ駆動手段は、 前記プルアップ手段の入力ノードと前記出力端子に連結
    されたキャパシタと、 ドレーンが第２電源電圧に連結され、入力端子にゲート
    が連結され、前記プルアップ手段の入力ノードにソース
    が連結された第１トランジスターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記制御端子にゲートが連結され、ソースが前記第
    １電源電圧に連結された第２トランジスターと、 前記プルアップ手段の入力ノードにドレーンが連結さ
    れ、前記プルダウン手段の入力ノードにゲートが連結さ
    れ、ソースが前記第１電源電圧に連結された第３トラン
    ジスターとを備える、請求項１６に記載のオンガラスシ
    ングルチップ液晶表示装置。
18. 【請求項１８】前記プルダウン駆動手段は、 第２電源電圧にドレーンとゲートが共通に連結され、ソ
    ースが前記プルダウン手段の入力ノードに連結された第
    ４トランジスターと、 前記プルダウン手段の入力ノードにドレーンが連結さ
    れ、前記プルアップ手段の入力ノードにゲートが連結さ
    れ、ソースが前記第１電源電圧と連結された第５トラン
    ジスターとを備える、請求項１６に記載のオンガラスシ
    ングルチップ液晶表示装置。
19. 【請求項１９】前記シフトレジスタの最後ステージの制
    御端子は、前記第一ステージの入力端子に連結される、
    請求項１６に記載のオンガラスシングルチップ液晶表示
    装置。
20. 【請求項２０】前記シフトレジスタの最後ステージの制
    御端子は、前のステージのプルダウン手段の入力ノード
    に連結される、請求項１６に記載のオンガラスシングル
    チップ液晶表示装置。
21. 【請求項２１】前記第１基板と接続され前記統合駆動チ
    ップに前記外部映像データ及び外部制御信号を提供する
    ためのパターンが単一層に形成された可撓性印刷回路基
    板をさらに含む、請求項２に記載のオンガラスシングル
    チップ液晶表示装置。
22. 【請求項２２】表示領域及び前記表示領域の周辺領域を
    含む第１基板と、 前記第１基板と対面する第２基板及び前記第１及び第２
    基板間に封入された液晶を含む液晶表示装置において、 前記第１基板は、 前記表示領域にマトリックス状に提供される複数のスイ
    ッチング素子と、 前記表示領域にマトリックス状に提供され、前記複数の
    スイッチング素子のうち、対応するスイッチング素子の
    第１電流電極に連結される複数の画素電極と、 前記複数のスイッチング素子のうちの各ロー方向のスイ
    ッチング素子の制御電極に共通に連結される複数のゲー
    トラインと、 前記複数のスイッチング素子のうちの各コラム方向のス
    イッチング素子の第２電流電極に共通に連結される複数
    のデータラインと、 前記複数のゲートラインの一端が延びた前記周辺領域の
    第１領域に集積され、前記複数のゲートラインのうちの
    奇数番目ゲートラインを駆動するための第１ゲート駆動
    回路と、 前記複数のゲートラインの他端が延びた前記周辺領域の
    第２領域に集積され、前記複数のゲートラインのうちの
    偶数番目ゲートラインを駆動し、前記複数のゲートライ
    ンが順にスキャンニングされるように、前記第１ゲート
    駆動回路と複数のゲートラインを通じて連結された第２
    ゲート駆動回路と、 前記複数のデータラインが延びた前記周辺領域の第３領
    域に集積され、ブロック単位のアナログ駆動信号を入力
    し、前記複数のデータラインの各ラインブロックを選択
    し、選択されたラインブロックのデータラインに前記ブ
    ロック単位のアナログ駆動信号をスイッチングするため
    のラインブロック選択回路と、 前記第３領域に取り付けられ、外部映像データ及び外部
    制御信号を入力して前記第１及び第２ゲート駆動回路に
    駆動制御信号を出力し、前記ラインブロック選択回路に
    ラインブロック選択信号及びブロック単位のアナログ駆
    動信号を出力するための統合駆動チップとを備える、オ
    ンガラスシングルチップ液晶表示装置。
23. 【請求項２３】表示領域及び前記表示領域の周辺領域を
    含む第１基板と、 前記第１基板と対面する第２基板及び前記第１及び第２
    基板間に封入される液晶を含む液晶表示装置において、 前記第１基板は、 前記表示領域にマトリックス状に提供される複数のスイ
    ッチング素子と、 前記表示領域にマトリックス状に提供され、前記複数の
    スイッチング素子のうち、対応するスイッチング素子の
    第１電流電極に連結される複数の画素電極と、 前記複数のスイッチング素子のうちの各ロー方向のスイ
    ッチング素子の制御電極に共通に連結される複数のゲー
    トラインと、 前記複数のスイッチング素子のうちの各コラム方向のス
    イッチング素子の第２電流電極に共通に連結される複数
    のデータラインと、 前記複数のデータラインの一端が延びた周辺領域に集積
    され、ブロック単位のアナログ駆動信号を入力し、前記
    複数のデータラインの各ラインブロックを選択し、選択
    されたラインブロックのデータラインに前記ブロック単
    位のアナログ駆動信号をスイッチングするためのライン
    ブロック選択回路と、 前記ラインブロック選択回路が形成された周辺領域に取
    付けられ、外部映像データ及び外部制御信号を入力して
    前記複数のゲートラインのうちの奇数番目ラインに第１
    ゲート駆動信号を提供し、前記複数のゲートラインのう
    ちの偶数番目ラインに第２ゲート駆動信号を提供し、前
    記ラインブロック選択回路にラインブロック選択信号及
    びブロック単位のアナログ駆動信号を出力するための統
    合駆動チップとを備える、オンガラスシングルチップ液
    晶表示装置。
24. 【請求項２４】前記統合駆動チップは、 前記外部映像データ及び外部制御信号の入力をインター
    フェイシングするためのインターフェース部と、 前記外部映像データを貯蔵するためのメモリ部と、 前記メモリ部から読出されたブロック単位の映像データ
    を入力してブロック単位のアナログ駆動信号を出力する
    ためのソース駆動部と、 第１駆動制御信号、第２駆動制御信号及びラインブロッ
    ク選択信号のレベルをシフティングトして出力するため
    のレベルシフト部と、 前記第１駆動制御信号により前記複数のゲートラインの
    うちの奇数番目ゲートラインに第１ゲート駆動信号を提
    供するための第１ゲート駆動部と、 前記第２駆動制御信号により前記複数のゲートラインの
    うちの偶数番目ゲートラインに第２ゲート駆動信号を提
    供するための第２ゲート駆動部と、 前記インターフェース部を通じて入力された前記外部制
    御信号に応答し、前記外部映像データを前記メモリ部に
    貯蔵し、前記第１、第２駆動制御信号及びラインブロッ
    ク選択信号を生成して前記レベルシフト部に提供し、前
    記メモリ部に貯蔵された映像データをブロック単位に読
    出して前記ソース駆動部に提供するコントローラ部を備
    える、請求項２３に記載のオンガラスシングルチップ液
    晶表示装置。
25. 【請求項２５】前記統合駆動チップの第１ゲート駆動信
    号出力端子は、前記複数のゲートラインの一端が延びた
    前記周辺領域で前記複数のゲートラインのうちの奇数番
    目ゲートラインと連結される、請求項２４に記載のオン
    ガラスシングルチップ液晶表示装置。
26. 【請求項２６】前記統合駆動チップの第２ゲート駆動信
    号出力端子は、前記複数のゲートラインの他端が延びた
    前記周辺領域で、前記複数のゲートラインのうちの偶数
    番目ゲートラインと連結される、請求項２４に記載のオ
    ンガラスシングルチップ液晶表示装置。
27. 【請求項２７】前記統合駆動チップは、 共通電圧を発生して前記液晶表示パネル上に形成された
    共通電極ラインに提供するための共通電圧発生部と、 外部から電圧の供給を受けて前記外部電圧のレベルアッ
    プ又はダウンさせ、前記コントローラ部、レベルシフト
    部、ソース駆動部及び共通電圧発生部に提供するための
    ＤＣ／ＤＣコンバータをさらに含む、請求項２４に記載
    のオンガラスシングルチップ液晶表示装置。