JP4705493B2 - 半導体集積回路 - Google Patents
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Description
入力された動作パターン入力信号に応じた出力信号を出力する第1の論理回路と、
入力された第1の遅延付加信号に応じた遅延量で、前記第1の論理回路の出力を遅延させて出力する第1の遅延付加回路と、
前記第1の遅延付加回路の出力を外部に出力する入出力端子と、
前記第1の論理回路の出力を外部に出力する基準入出力端子と、
入力された第2の遅延付加信号に応じた遅延量で、入力された信号を遅延させて出力する第2の遅延付加回路と、
2つの入力信号に応じた動作パターン出力信号を出力する第2の論理回路とを備え、
前記第2の遅延付加回路は、前記第1の論理回路の出力が前記基準入出力端子からループバックされて入力され、
前記第2の論理回路は、前記2つの入力信号の一方として、前記第1の遅延付加回路の出力が前記入出力端子からループバックされて入力されるとともに、前記2つの入力信号の他方として、前記第2の遅延付加回路の出力が入力されるように構成されていることを特徴とする。
請求項1の半導体集積回路であって、
トリガとして入力されたパターン発生開始信号に応じて、前記動作パターン入力信号を生成するとともに、前記第1の遅延付加回路および第2の遅延付加回路のそれぞれに設定する遅延量である遅延設定条件が遅延設定信号として入力され、前記遅延設定条件に応じた前記第1の遅延付加信号と第2の遅延付加信号を生成し、前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号か否かの判定をして、判定結果を出力する自己診断回路をさらに備えたことを特徴とする。
請求項2の半導体集積回路であって、
複数種類の遅延設定条件で前記判定を前記自己診断回路が行なうように、前記パターン発生開始信号と遅延設定信号を生成して、前記自己診断回路を制御する自己診断制御回路をさらに備えたことを特徴とする。
請求項3の半導体集積回路であって、
前記自己診断制御回路は、前記自己診断回路が出力した判定結果を前記遅延設定条件に対応させて記憶するように構成されていることを特徴とする。
請求項4の半導体集積回路であって、
前記自己診断制御回路は、同一の遅延設定条件で、指定された検査回数の判定を前記自己診断回路が繰り返すように制御することを特徴とする。
請求項5の半導体集積回路であって、
前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号であった回数と前記遅延設定条件に基づいて、ジッターの範囲を解析し、解析結果が所定の規格範囲内か否かを判定して、その判定結果を出力する解析判定回路をさらに備えたことを特徴とする。
図1は、本発明の実施形態1に係る半導体集積回路100の構成を示すブロック図である。半導体集積回路100は、同図に示すように、第1の論理回路101、第2の論理回路102、第1の遅延付加回路103、第2の遅延付加回路104、入出力端子105、および基準入出力端子106を備えている。
基準入出力端子106に入力される基準入出力信号S112に対する入出力端子105に入力される入出力信号S110のACタイミング検査を行なう際の動作を説明する。この検査では、入出力端子105における第1の遅延信号S106と基準入出力端子106における基準出力信号S103がACタイミング規格を満たすように、第1の遅延付加回路103の遅延付加量を調整し、これらの信号をそれぞれ入出力端子105と基準入出力端子106とから第2の論理回路102にループバックさせる。そして、ループバックさせた信号を第2の論理回路102に入力し、それにより動作した第2の論理回路102の出力に基づいて、半導体集積回路100の良否を判断する。
次に、基準入出力端子106から出力される基準入出力信号S112と、入出力端子105から出力される入出力信号S110のACタイミング検査を行なう際の動作を説明する。
図2は、本発明の実施形態2に係る半導体集積回路200の構成を示すブロック図である。半導体集積回路200は、同図に示すように、実施形態1の半導体集積回路100に自己診断回路210が追加されて構成されている。なお、以下に説明する各実施形態において、前記実施形態1等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
半導体集積回路200では、遅延設定信号S202を種々のパターンで入力することによって、ACタイミング検査(マージン評価)が可能である。しかし、評価すべきACタイミング規格を満たす信号を作りだすためには、遅延設定信号S202による設定が多数回必要となり、マージン評価においては、評価工数の増大へとつながる。そこで、実施形態3では、LSIテスター等で一々遅延設定信号S202を繰り返し生成する必要がない半導体集積回路の例を説明する。
上記の半導体集積回路300は、ACタイミング検査の間、遅延設定値と検査判定結果の関係を絶えずモニターする必要があり、マージン評価では、モニターするためのパターン数の増大が見込まれる。そこで、実施形態4では、このようなモニターが不要な半導体集積回路の例を説明する。
図5は、本発明の実施形態5に係る半導体集積回路500の構成を示すブロック図である。半導体集積回路500は、同図に示すように、実施形態4の自己診断制御回路310を自己診断制御回路510に代えて構成されている。
図6は、本発明の実施形態6に係る半導体集積回路600の構成を示すブロック図である。半導体集積回路600は、同図に示すように、実施形態5の半導体集積回路500に、さらに解析判定回路610が追加されて構成されている。
101 第1の論理回路
102 第2の論理回路
103 第1の遅延付加回路
104 第2の遅延付加回路
105 入出力端子
106 基準入出力端子
200 半導体集積回路
210 自己診断回路
211 パターン発生回路
212 遅延付加設定回路
213 パターン比較回路
300 半導体集積回路
310 自己診断制御回路
400 半導体集積回路
401 判定記憶回路
500 半導体集積回路
511 テストカウンター回路
600 半導体集積回路
610 解析判定回路
Claims (6)
- 入力された動作パターン入力信号に応じた出力信号を出力する第1の論理回路と、
入力された第1の遅延付加信号に応じた遅延量で、前記第1の論理回路の出力を遅延させて出力する第1の遅延付加回路と、
前記第1の遅延付加回路の出力を外部に出力する入出力端子と、
前記第1の論理回路の出力を外部に出力する基準入出力端子と、
入力された第2の遅延付加信号に応じた遅延量で、入力された信号を遅延させて出力する第2の遅延付加回路と、
2つの入力信号に応じた動作パターン出力信号を出力する第2の論理回路とを備え、
前記第2の遅延付加回路は、前記第1の論理回路の出力が前記基準入出力端子からループバックされて入力され、
前記第2の論理回路は、前記2つの入力信号の一方として、前記第1の遅延付加回路の出力が前記入出力端子からループバックされて入力されるとともに、前記2つの入力信号の他方として、前記第2の遅延付加回路の出力が入力されるように構成されていることを特徴とする半導体集積回路。 - 請求項1の半導体集積回路であって、
トリガとして入力されたパターン発生開始信号に応じて、前記動作パターン入力信号を生成するとともに、前記第1の遅延付加回路および第2の遅延付加回路のそれぞれに設定する遅延量である遅延設定条件が遅延設定信号として入力され、前記遅延設定条件に応じた前記第1の遅延付加信号と第2の遅延付加信号を生成し、前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号か否かの判定をして、判定結果を出力する自己診断回路をさらに備えたことを特徴とする半導体集積回路。 - 請求項2の半導体集積回路であって、
複数種類の遅延設定条件で前記判定を前記自己診断回路が行なうように、前記パターン発生開始信号と遅延設定信号を生成して、前記自己診断回路を制御する自己診断制御回路をさらに備えたことを特徴とする半導体集積回路。 - 請求項3の半導体集積回路であって、
前記自己診断制御回路は、前記自己診断回路が出力した判定結果を前記遅延設定条件に対応させて記憶するように構成されていることを特徴とする半導体集積回路。 - 請求項4の半導体集積回路であって、
前記自己診断制御回路は、同一の遅延設定条件で、指定された検査回数の判定を前記自己診断回路が繰り返すように制御することを特徴とする半導体集積回路。 - 請求項5の半導体集積回路であって、
前記動作パターン出力信号が前記動作パターン入力信号に対応する所望の信号であった回数と前記遅延設定条件に基づいて、ジッターの範囲を解析し、解析結果が所定の規格範囲内か否かを判定して、その判定結果を出力する解析判定回路をさらに備えたことを特徴とする半導体集積回路。
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