JPH1138100A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH1138100A JPH1138100A JP9194004A JP19400497A JPH1138100A JP H1138100 A JPH1138100 A JP H1138100A JP 9194004 A JP9194004 A JP 9194004A JP 19400497 A JP19400497 A JP 19400497A JP H1138100 A JPH1138100 A JP H1138100A
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000007493 shaping process Methods 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 17
- 238000000034 method Methods 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000006870 function Effects 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 238000011161 development Methods 0.000 description 2
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- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31708—Analysis of signal quality
- G01R31/31709—Jitter measurements; Jitter generators
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
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Abstract
(57)【要約】
【課題】 高速で低ジッタの高速クロック信号を発生し
てＤＵＴに供給する半導体試験装置。 【解決手段】 これを解決する手段の構成として、半
導体試験装置の基準クロック発生器１１からの基準クロ
ックを整形するフレーム・プロセッサ１２と、フレー
ム・プロセッサ１２からの整形された基準クロックを逓
倍するフェイズ・ロック・ループ２０と、フェイズ・
ロック・ループ２０で逓倍された高速クロック信号をＤ
ＵＴに適する電圧の高速クロック信号に再生するドライ
バ１４と、から構成して解決した。
てＤＵＴに供給する半導体試験装置。 【解決手段】 これを解決する手段の構成として、半
導体試験装置の基準クロック発生器１１からの基準クロ
ックを整形するフレーム・プロセッサ１２と、フレー
ム・プロセッサ１２からの整形された基準クロックを逓
倍するフェイズ・ロック・ループ２０と、フェイズ・
ロック・ループ２０で逓倍された高速クロック信号をＤ
ＵＴに適する電圧の高速クロック信号に再生するドライ
バ１４と、から構成して解決した。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体ＩＣ試験
装置のＤＵＴ（半導体ＩＣ）に与えるクロック信号を発
生するＤＵＴ用クロック信号発生器に関し、特に高速で
低ジッタのクロック信号を発生させてＤＵＴに与え、高
速で高精度にＤＵＴを試験できる半導体ＩＣ試験装置に
関する。
装置のＤＵＴ（半導体ＩＣ）に与えるクロック信号を発
生するＤＵＴ用クロック信号発生器に関し、特に高速で
低ジッタのクロック信号を発生させてＤＵＴに与え、高
速で高精度にＤＵＴを試験できる半導体ＩＣ試験装置に
関する。
【０００２】
【従来の技術】始めに従来の半導体試験装置の概略につ
いて説明する。図４に半導体試験装置の基本的な構成図
を示す。テスト・プロセッサ１は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器２はＤＵＴ（被試験デバイス）９に
与える印加パターンとパターン比較器７に与える期待値
パターンを生成する。タイミング発生器３は装置全体の
テストタイミングを取るためにタイミング・パルス信号
を発生して波形整形器４やパターン比較器７等に与え、
テストのタイミングを取る。
いて説明する。図４に半導体試験装置の基本的な構成図
を示す。テスト・プロセッサ１は装置全体の制御を行
い、テスタ・バスにより各ユニットに制御信号を与え
る。パターン発生器２はＤＵＴ（被試験デバイス）９に
与える印加パターンとパターン比較器７に与える期待値
パターンを生成する。タイミング発生器３は装置全体の
テストタイミングを取るためにタイミング・パルス信号
を発生して波形整形器４やパターン比較器７等に与え、
テストのタイミングを取る。
【０００３】波形整形器４はパターン発生器２からの印
加パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果の論理パターンとパターン発生
器２からの期待値パターンとを論理比較して一致・不一
致を検出し、ＤＵＴ９の良否判定を行う。不良の場合に
はフェイルメモリ８に情報を与え、パターン発生器２か
らの情報と共に記憶させ、後に不良解析が行われる。
加パターンを信号波形に整形しドライバ５を経て、ＤＵ
Ｔ９にテスト信号を与える。ＤＵＴ９からの応答信号は
コンパレータ６で電圧比較され、その結果の論理信号を
パターン比較器７に与える。パターン比較器７はコンパ
レータ６からの試験結果の論理パターンとパターン発生
器２からの期待値パターンとを論理比較して一致・不一
致を検出し、ＤＵＴ９の良否判定を行う。不良の場合に
はフェイルメモリ８に情報を与え、パターン発生器２か
らの情報と共に記憶させ、後に不良解析が行われる。
【０００４】ところで、半導体ＩＣの発展はめざまし
く、益々高度に集積化され、最近のＬＳＩ（大規模集積
回路）では組合せ回路と記憶素子が複雑な順序回路で構
成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテ
ストするために、ＬＳＳＤ( Level Sensitive Scan Des
ign)技法が用いられている。このＬＳＳＤでは、内部の
記憶素子が外部ピンからアクセスできるようにスキャン
可能なフリップフロップを使用し、それらを直列接続す
ることによって限られた数の外部ピンより多数のフリッ
プフロップをアクセスすることができるようになってい
るスキャン設計技法であり、いわゆるスキャン・テスト
ができる。このＬＳＩには、外部クロックの入力ピンも
付けられている。
く、益々高度に集積化され、最近のＬＳＩ（大規模集積
回路）では組合せ回路と記憶素子が複雑な順序回路で構
成されるＬＳＩも出てきた。これらの複雑なＬＳＩをテ
ストするために、ＬＳＳＤ( Level Sensitive Scan Des
ign)技法が用いられている。このＬＳＳＤでは、内部の
記憶素子が外部ピンからアクセスできるようにスキャン
可能なフリップフロップを使用し、それらを直列接続す
ることによって限られた数の外部ピンより多数のフリッ
プフロップをアクセスすることができるようになってい
るスキャン設計技法であり、いわゆるスキャン・テスト
ができる。このＬＳＩには、外部クロックの入力ピンも
付けられている。
【０００５】ＤＵＴ９であるＬＳＩの発展に伴って、半
導体試験装置も発展している。従来のシェアード・リソ
ース・テスタ(Shared Resource Tester)からＶＬＳＩ用
ではパーピン・リソース・テスタ( Per-pin Resource T
ester)という高度なテスタも現れている。シェアード・
テスタとかパーピン・テスタともいう。ここで、シェア
ード・テスタとは複数のリソース（タイミング発生器、
リファレンス電圧等）を全てのテスタ・ピンで共有して
いるテスタのことをいい、パーピン・テスタとはＤＵＴ
に印加するテスト・パラメータが各ピン独立に設定でき
る機能を持つテスタをいう。パーピン・テスタはテスト
・パラメータを各ピン共通に使用するシェアード・テス
タに比べ、複雑なテスト・パターン及びタイミング等の
条件の発生が可能なために、高度化する論理ＩＣのテス
トに向いている。
導体試験装置も発展している。従来のシェアード・リソ
ース・テスタ(Shared Resource Tester)からＶＬＳＩ用
ではパーピン・リソース・テスタ( Per-pin Resource T
ester)という高度なテスタも現れている。シェアード・
テスタとかパーピン・テスタともいう。ここで、シェア
ード・テスタとは複数のリソース（タイミング発生器、
リファレンス電圧等）を全てのテスタ・ピンで共有して
いるテスタのことをいい、パーピン・テスタとはＤＵＴ
に印加するテスト・パラメータが各ピン独立に設定でき
る機能を持つテスタをいう。パーピン・テスタはテスト
・パラメータを各ピン共通に使用するシェアード・テス
タに比べ、複雑なテスト・パターン及びタイミング等の
条件の発生が可能なために、高度化する論理ＩＣのテス
トに向いている。
【０００６】従ってパーピン・テスタでは、図４に示す
タイミング発生器３と波形整形器４とを各ピン毎にまと
めて割り当てている。この各ピン対応のタイミング発生
器３と波形整形器４等をまとめたものをフレーム・プロ
セッサ（ＦＰ： Frame Processor）という。つまり、Ｆ
Ｐとはピン信号生成部分をいい、従来のタイミング発生
器３、波形整形器４、パターン比較器７、キャリブレー
ションユニットをまとめたものを各ピンに割り付けてい
る。この機能により、従来のシェアード・テスタに比べ
て、各ピン毎に独立した自由なタイミング、波形を出力
できる。具体的にいうと、各ピンに対して、single fra
meと呼ばれる試験サイクル毎に波形を作ったフレームを
組み合わせることで、試験全体の波形を設定できる。こ
のときのフレーム数は機種によって異なるが、４種類か
ら３２種類が用意されており、更に１種類のフレーム内
で８パターン分からの波形選択ができる。この発明は上
記のパーピン・テスタで考案されたが、シェアード・テ
スタでも当然適応できる。
タイミング発生器３と波形整形器４とを各ピン毎にまと
めて割り当てている。この各ピン対応のタイミング発生
器３と波形整形器４等をまとめたものをフレーム・プロ
セッサ（ＦＰ： Frame Processor）という。つまり、Ｆ
Ｐとはピン信号生成部分をいい、従来のタイミング発生
器３、波形整形器４、パターン比較器７、キャリブレー
ションユニットをまとめたものを各ピンに割り付けてい
る。この機能により、従来のシェアード・テスタに比べ
て、各ピン毎に独立した自由なタイミング、波形を出力
できる。具体的にいうと、各ピンに対して、single fra
meと呼ばれる試験サイクル毎に波形を作ったフレームを
組み合わせることで、試験全体の波形を設定できる。こ
のときのフレーム数は機種によって異なるが、４種類か
ら３２種類が用意されており、更に１種類のフレーム内
で８パターン分からの波形選択ができる。この発明は上
記のパーピン・テスタで考案されたが、シェアード・テ
スタでも当然適応できる。
【０００７】ところで、半導体試験装置では一般的に基
準クロックの周波数に合わせて内部の回路や部品の最大
動作速度が設計されている。例えば、基準クロック周波
数が１００ＭＨｚであると、フレーム・プロッセサ（Ｆ
Ｐ）の最大動作速度は１００ＭＨｚを越える程度で設計
されている。基準クロック周波数が２００ＭＨｚである
と、ＦＰも２００ＭＨｚでは充分に動作するように設計
されている。ところが、ＤＵＴであるＬＳＩは高速化が
進み、クロック周波数が６００ＭＨｚや８００ＭＨｚの
ものから、１，２００ＭＨｚのものまで開発されてい
る。そこで、半導体試験装置側ではインタリーブ(Inter
leave)方式を採用して、２倍速や３倍速と同等なテスト
速度を得ている。インタリーブとは、交互配置のことで
ある。ＤＵＴ用クロック発生手段もインタリーブ方式で
数倍速のクロック信号を得ていた。
準クロックの周波数に合わせて内部の回路や部品の最大
動作速度が設計されている。例えば、基準クロック周波
数が１００ＭＨｚであると、フレーム・プロッセサ（Ｆ
Ｐ）の最大動作速度は１００ＭＨｚを越える程度で設計
されている。基準クロック周波数が２００ＭＨｚである
と、ＦＰも２００ＭＨｚでは充分に動作するように設計
されている。ところが、ＤＵＴであるＬＳＩは高速化が
進み、クロック周波数が６００ＭＨｚや８００ＭＨｚの
ものから、１，２００ＭＨｚのものまで開発されてい
る。そこで、半導体試験装置側ではインタリーブ(Inter
leave)方式を採用して、２倍速や３倍速と同等なテスト
速度を得ている。インタリーブとは、交互配置のことで
ある。ＤＵＴ用クロック発生手段もインタリーブ方式で
数倍速のクロック信号を得ていた。
【０００８】図５に従来のＤＵＴ用クロック発生器の構
成図をパーピン・テスタで示す。図中、１１は基準クロ
ック発生器、１２1 と１２ｉはＦＰ、１３はＰＭＵＸ
（ピン・マルチプレクサ）、１４はドライバ、１５は出
力端子、９はＤＵＴ、１０はクロック入力端子である。
基準クロック発生器１１で生成した出力波形は、図６の
ようにジッタ１７を含んでいる。この出力された基準ク
ロックは、例えば１００ＭＨｚとすると一周期は１０ｎ
ｓである。
成図をパーピン・テスタで示す。図中、１１は基準クロ
ック発生器、１２1 と１２ｉはＦＰ、１３はＰＭＵＸ
（ピン・マルチプレクサ）、１４はドライバ、１５は出
力端子、９はＤＵＴ、１０はクロック入力端子である。
基準クロック発生器１１で生成した出力波形は、図６の
ようにジッタ１７を含んでいる。この出力された基準ク
ロックは、例えば１００ＭＨｚとすると一周期は１０ｎ
ｓである。
【０００９】ＦＰが１つであれば、出力端子１５から１
００ＭＨｚのクロックパルスを出力する。ＦＰを２つ設
けてＦＰ１２1 のパルスはそのままに、ＦＰ１２2 のパ
ルスを５ｎｓ遅延させてピン・マルチプレクサ（ＰＭＵ
Ｘ）１３で論理和（オア）をとると、等価的に２００Ｍ
Ｈｚのクロック信号を出力できる。ＦＰを３つ設け、そ
れぞれ（１０／３）ｎｓづつずらしてオアすると３００
ＭＨｚの高速クロック信号得られる。従来のインタリー
ブ技法である。
００ＭＨｚのクロックパルスを出力する。ＦＰを２つ設
けてＦＰ１２1 のパルスはそのままに、ＦＰ１２2 のパ
ルスを５ｎｓ遅延させてピン・マルチプレクサ（ＰＭＵ
Ｘ）１３で論理和（オア）をとると、等価的に２００Ｍ
Ｈｚのクロック信号を出力できる。ＦＰを３つ設け、そ
れぞれ（１０／３）ｎｓづつずらしてオアすると３００
ＭＨｚの高速クロック信号得られる。従来のインタリー
ブ技法である。
【００１０】
【発明が解決しようとする課題】ところで、フレーム・
プロセッサ（ＦＰ）を１０個設けて、各ＦＰに１ｎｓづ
つ遅延させてＰＭＵＸ１３でオアすると、等価的に１，
０００ＭＨｚの高速クロック信号が得られるはずであ
る。しかしながら、図６に示すジッタ１７の発生幅が大
きいままなので、精度の高い試験が困難である。高速Ｉ
Ｃの高精度テストのためには高速で低ジッタの高速クロ
ック信号が必要なのである。
プロセッサ（ＦＰ）を１０個設けて、各ＦＰに１ｎｓづ
つ遅延させてＰＭＵＸ１３でオアすると、等価的に１，
０００ＭＨｚの高速クロック信号が得られるはずであ
る。しかしながら、図６に示すジッタ１７の発生幅が大
きいままなので、精度の高い試験が困難である。高速Ｉ
Ｃの高精度テストのためには高速で低ジッタの高速クロ
ック信号が必要なのである。
【００１１】また、より高速のクロック信号を得るため
には多くのＦＰ１２ｉからの出力パルスをオアする必要
があり、膨大なハードウェア量となってしまい、コスト
ダウンすることができない。この発明は、低速でジッタ
の大きい基準クロックからでも高速でジッタをできる限
り少なくし、より安価なＤＵＴ用高速クロック信号の発
生手段を提供することにある。
には多くのＦＰ１２ｉからの出力パルスをオアする必要
があり、膨大なハードウェア量となってしまい、コスト
ダウンすることができない。この発明は、低速でジッタ
の大きい基準クロックからでも高速でジッタをできる限
り少なくし、より安価なＤＵＴ用高速クロック信号の発
生手段を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この第１発明は低速でジッタの大きい入力波形より
フェイズ・ロック・ループを用いて、高速で低ジッタの
ＤＵＴ用クロック信号を得るようにした。また第２発明
はＤＵＴの発展による要求に従い、例えばスキャン・テ
ストの場合のように、ＤＵＴに必要な任意の高速クロッ
ク信号数を供給し、一定期間供給を中止し、再び任意の
高速クロック信号数を供給することができる同期式出力
制御回路を第１発明に付加したものである。第３発明は
第１発明と第２発明に用いるフェイズ・ロック・ループ
で、任意の逓倍率で逓倍した高速クロック信号を得るよ
うにしたものである。第４発明は従来のシェアード・テ
スタに適用したものである。
に、この第１発明は低速でジッタの大きい入力波形より
フェイズ・ロック・ループを用いて、高速で低ジッタの
ＤＵＴ用クロック信号を得るようにした。また第２発明
はＤＵＴの発展による要求に従い、例えばスキャン・テ
ストの場合のように、ＤＵＴに必要な任意の高速クロッ
ク信号数を供給し、一定期間供給を中止し、再び任意の
高速クロック信号数を供給することができる同期式出力
制御回路を第１発明に付加したものである。第３発明は
第１発明と第２発明に用いるフェイズ・ロック・ループ
で、任意の逓倍率で逓倍した高速クロック信号を得るよ
うにしたものである。第４発明は従来のシェアード・テ
スタに適用したものである。
【００１３】第１発明の構成は次による。半導体試験
装置の基準クロック発生器からの基準クロックを整形す
るフレーム・プロセッサと、フレーム・プロセッサか
らの整形された基準クロックを逓倍するフェイズ・ロッ
ク・ループと、フェイズ・ロック・ループで逓倍され
た高速クロック信号をＤＵＴに適する電圧の高速クロッ
ク信号に再生するドライバと、から構成される。
装置の基準クロック発生器からの基準クロックを整形す
るフレーム・プロセッサと、フレーム・プロセッサか
らの整形された基準クロックを逓倍するフェイズ・ロッ
ク・ループと、フェイズ・ロック・ループで逓倍され
た高速クロック信号をＤＵＴに適する電圧の高速クロッ
ク信号に再生するドライバと、から構成される。
【００１４】第２発明の構成は次による。半導体試験
装置の基準クロック発生器の基準クロックを整形する第
１フレーム・プロセッサと、第１フレーム・プロセッ
サからの整形された基準クロックを逓倍するフェイズ・
ロック・ループと、基準クロック発生器からのゲート
信号を生成し出力する第２フレーム・プロセッサと、
第２フレーム・プロセッサからのゲート信号をフェイズ
・ロック・ループで逓倍された高速クロック信号に同期
させたゲート信号に再生し、フェイズ・ロック・ループ
からの高速クロック信号を１パルス単位で高速クロック
信号数の出力を制御する同期式出力制御回路と、同期
式出力制御回路からの高速クロック信号をＤＵＴに適す
る電圧の高速クロック信号に再生するドライバと、から
構成される。
装置の基準クロック発生器の基準クロックを整形する第
１フレーム・プロセッサと、第１フレーム・プロセッ
サからの整形された基準クロックを逓倍するフェイズ・
ロック・ループと、基準クロック発生器からのゲート
信号を生成し出力する第２フレーム・プロセッサと、
第２フレーム・プロセッサからのゲート信号をフェイズ
・ロック・ループで逓倍された高速クロック信号に同期
させたゲート信号に再生し、フェイズ・ロック・ループ
からの高速クロック信号を１パルス単位で高速クロック
信号数の出力を制御する同期式出力制御回路と、同期
式出力制御回路からの高速クロック信号をＤＵＴに適す
る電圧の高速クロック信号に再生するドライバと、から
構成される。
【００１５】第３発明の構成は次による。第１発明と第
２発明でのフェイズ・ロック・ループ内にプログラマブ
ル・カウンタを設け、データ・バスからのデータをプロ
グラマブル・カウンタに与えて任意の逓倍率に変更でき
る構成とする。第４発明は上記第１、第２、第３発明の
フレーム・プロセッサを従来のシェアード・リソース・
テスタのタイミング発生器と波形整形器に置き換えて構
成したものである。
２発明でのフェイズ・ロック・ループ内にプログラマブ
ル・カウンタを設け、データ・バスからのデータをプロ
グラマブル・カウンタに与えて任意の逓倍率に変更でき
る構成とする。第４発明は上記第１、第２、第３発明の
フレーム・プロセッサを従来のシェアード・リソース・
テスタのタイミング発生器と波形整形器に置き換えて構
成したものである。
【００１６】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を、図３に図２の
各点の波形図を示す。図４、図５と同一部分には同一符
号を付す。先ず、図１について第１発明と第３発明につ
いて説明する。
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を、図３に図２の
各点の波形図を示す。図４、図５と同一部分には同一符
号を付す。先ず、図１について第１発明と第３発明につ
いて説明する。
【００１７】基準クロック発生器１１で生成した基準ク
ロックはフレーム・プロセッサ１２に与えられて整形さ
れる。ここで、基準クロック・パルスの繰り返し周波数
は、例えば１００ＭＨｚとし、ＤＵＴ９の与える高速ク
ロック信号を８００ＭＨｚとする。フレーム・プロセッ
サ１２で整形されたクロック信号には、ジッタを含んで
いる。そこで、整形されたクロック信号をフェーズ・ロ
ック・ループ２０で８倍に逓倍して低ジッタの高速クロ
ック信号を生成する。この高速、低ジッタの高速クロッ
ク信号をドライバ１４でＤＵＴ９に適する電圧のクロッ
ク信号に再生して出力端子１５より、ＤＵＴ９の外部ク
ロック入力端子に与える。
ロックはフレーム・プロセッサ１２に与えられて整形さ
れる。ここで、基準クロック・パルスの繰り返し周波数
は、例えば１００ＭＨｚとし、ＤＵＴ９の与える高速ク
ロック信号を８００ＭＨｚとする。フレーム・プロセッ
サ１２で整形されたクロック信号には、ジッタを含んで
いる。そこで、整形されたクロック信号をフェーズ・ロ
ック・ループ２０で８倍に逓倍して低ジッタの高速クロ
ック信号を生成する。この高速、低ジッタの高速クロッ
ク信号をドライバ１４でＤＵＴ９に適する電圧のクロッ
ク信号に再生して出力端子１５より、ＤＵＴ９の外部ク
ロック入力端子に与える。
【００１８】フェーズ・ロック・ループ２０の構成は、
基本的には、入力周波数を低減率Ｒで低減するリファレ
ンス・カウンタ２１と、２つの入力信号の位相差を比較
してその位相差に応じた補正パルスを出力する位相比較
器２２と、補正パルスの高周波成分を除去し、直流成分
のみをＶＣＯに与えるループ・フィルタ２３と、入力電
圧で発振周波数を制御する電圧制御発振器２４と、電圧
制御発振器２４の発振周波数を受けて低減率Ｍで分周す
るプリスケーラ２５で構成される。この場合のフェーズ
・ロック・ループ２０の逓倍率は、Ｆout ＝（Ｍ／Ｒ）
×Ｆin となる。従って、８逓倍することは、Ｍ値をＲ
値の８倍し設定するとよい。
基本的には、入力周波数を低減率Ｒで低減するリファレ
ンス・カウンタ２１と、２つの入力信号の位相差を比較
してその位相差に応じた補正パルスを出力する位相比較
器２２と、補正パルスの高周波成分を除去し、直流成分
のみをＶＣＯに与えるループ・フィルタ２３と、入力電
圧で発振周波数を制御する電圧制御発振器２４と、電圧
制御発振器２４の発振周波数を受けて低減率Ｍで分周す
るプリスケーラ２５で構成される。この場合のフェーズ
・ロック・ループ２０の逓倍率は、Ｆout ＝（Ｍ／Ｒ）
×Ｆin となる。従って、８逓倍することは、Ｍ値をＲ
値の８倍し設定するとよい。
【００１９】上記のフェーズ・ロック・ループ２０の基
本構成は、逓倍数が一定である。それではＤＵＴ９のク
ロック周波数が異なるＤＵＴには適用困難になる。そこ
で、この発明では可変逓倍機能を持たせた。プリスケー
ラ２５の後にプログラマブル・カウンタ２６を設け、デ
ータ・バス２８より低減率を設定できるようにする。そ
のためにはＮビットのラッチ回路２７を設けると便利で
ある。プログラマブル・カウンタ２６の設定低減率をＮ
とすると、フェーズ・ロック・ループ２０の逓倍率は、
Ｆout ＝（Ｎ×Ｍ／Ｒ）×Ｆin となる。従って、Ｒ＝
Ｍ とすると、Ｆout ＝Ｎ×Ｆin となる。プログラマ
ブル・カウンタ２６への設定によって、１、２、…、
Ｎ、までの整数倍の逓倍を実現することができる。
本構成は、逓倍数が一定である。それではＤＵＴ９のク
ロック周波数が異なるＤＵＴには適用困難になる。そこ
で、この発明では可変逓倍機能を持たせた。プリスケー
ラ２５の後にプログラマブル・カウンタ２６を設け、デ
ータ・バス２８より低減率を設定できるようにする。そ
のためにはＮビットのラッチ回路２７を設けると便利で
ある。プログラマブル・カウンタ２６の設定低減率をＮ
とすると、フェーズ・ロック・ループ２０の逓倍率は、
Ｆout ＝（Ｎ×Ｍ／Ｒ）×Ｆin となる。従って、Ｒ＝
Ｍ とすると、Ｆout ＝Ｎ×Ｆin となる。プログラマ
ブル・カウンタ２６への設定によって、１、２、…、
Ｎ、までの整数倍の逓倍を実現することができる。
【００２０】図２は、フェーズ・ロック・ループ２０か
ら出力される高速クロック信号を同期式出力制御回路３
０のゲート回路３３に通過させることにより、任意の数
の高速クロック信号をＤＵＴ９に供給する第２発明の構
成図である。
ら出力される高速クロック信号を同期式出力制御回路３
０のゲート回路３３に通過させることにより、任意の数
の高速クロック信号をＤＵＴ９に供給する第２発明の構
成図である。
【００２１】基準クロック発生器１１からの基準クロッ
クを、第１フレーム・プロセッサ１２1 で整形し（図３
Ａ）、フェーズ・ロック・ループ２０で３逓倍して（図
３Ｂ）、高速クロック信号を生成する。第１フレーム・
プロセッサ１２1 で整形したクロック信号の周波数は上
がるが、ジッタはそのままであってジッタの発生幅はＴ
jitterと大きい（図３Ａ）が、フェーズ・ロック・ルー
プ２０は基準クロックを３逓倍すると共にジッタを低減
する（図３Ｂ）。第２フレーム・プロセッサ１２2 から
のゲート制御信号のジッタはそのまま残っている（図３
Ｃ）。従って、このままでは高速クロック信号の出力制
御には使えない。そこで、同期式出力制御回路３０のＤ
タイプ・フリップフロップ３２のＤ端子に与え、クロッ
ク端子に高速クロック信号を与えてリタイミングをと
り、その出力信号（図３Ｅ）をゲート回路３３の制御信
号とする。
クを、第１フレーム・プロセッサ１２1 で整形し（図３
Ａ）、フェーズ・ロック・ループ２０で３逓倍して（図
３Ｂ）、高速クロック信号を生成する。第１フレーム・
プロセッサ１２1 で整形したクロック信号の周波数は上
がるが、ジッタはそのままであってジッタの発生幅はＴ
jitterと大きい（図３Ａ）が、フェーズ・ロック・ルー
プ２０は基準クロックを３逓倍すると共にジッタを低減
する（図３Ｂ）。第２フレーム・プロセッサ１２2 から
のゲート制御信号のジッタはそのまま残っている（図３
Ｃ）。従って、このままでは高速クロック信号の出力制
御には使えない。そこで、同期式出力制御回路３０のＤ
タイプ・フリップフロップ３２のＤ端子に与え、クロッ
ク端子に高速クロック信号を与えてリタイミングをと
り、その出力信号（図３Ｅ）をゲート回路３３の制御信
号とする。
【００２２】フェーズ・ロック・ループ２０からの高速
クロック信号を遅延器３１で遅延時間Ｔｄだけ遅らせる
（図Ｄ）。この遅延させた高速クロック信号をＤタイプ
・フリップフロップ３２の出力信号（図３Ｅ）で制御さ
れたゲート回路３３に与えると、その出力信号は３つの
高速クロック信号のみとなる（図３Ｆ）。よって、第２
フレーム・プロセッサ１２2 からのゲート制御信号のジ
ッタが大きくても、リタイミングをとることにより、正
確に高速クロック信号の出力を１パルス単位で制御可能
となった。ここで図３Ｂ及びＣに示す高速クロック信号
のパルス幅Ｔpwとジッタの発生幅ＴjitterとＴsetup の
時間関係を、Ｔjitter＋Ｔsetup ＜２×Ｔpw になるよ
うに設計する必要がある。
クロック信号を遅延器３１で遅延時間Ｔｄだけ遅らせる
（図Ｄ）。この遅延させた高速クロック信号をＤタイプ
・フリップフロップ３２の出力信号（図３Ｅ）で制御さ
れたゲート回路３３に与えると、その出力信号は３つの
高速クロック信号のみとなる（図３Ｆ）。よって、第２
フレーム・プロセッサ１２2 からのゲート制御信号のジ
ッタが大きくても、リタイミングをとることにより、正
確に高速クロック信号の出力を１パルス単位で制御可能
となった。ここで図３Ｂ及びＣに示す高速クロック信号
のパルス幅Ｔpwとジッタの発生幅ＴjitterとＴsetup の
時間関係を、Ｔjitter＋Ｔsetup ＜２×Ｔpw になるよ
うに設計する必要がある。
【００２３】
【発明の効果】以上詳細に説明したように、この発明
は、半導体試験装置のフレーム・プロセッサ（ＦＰ）１
２から出力するクロック信号が低速でジッタの大きいも
のであっても、この発明を採用することにより高速で低
ジッタの高速クロック信号を生成し、ＤＵＴに供給する
ことができるようになった。
は、半導体試験装置のフレーム・プロセッサ（ＦＰ）１
２から出力するクロック信号が低速でジッタの大きいも
のであっても、この発明を採用することにより高速で低
ジッタの高速クロック信号を生成し、ＤＵＴに供給する
ことができるようになった。
【００２４】更に、フェーズ・ロック・ループ２０に可
変逓倍機能を持たせたことにより、様々な倍率の高速で
低ジッタのクロック信号を発生することが可能になっ
た。更に、同期式出力制御回路３０を設けることによ
り、必要な数の高速クロック信号を任意に出力できるよ
うになった。しかも、高倍率の高速クロック信号を発生
させてもハードウェアの量は非常に小さい。この発明の
技術的効果は大である。
変逓倍機能を持たせたことにより、様々な倍率の高速で
低ジッタのクロック信号を発生することが可能になっ
た。更に、同期式出力制御回路３０を設けることによ
り、必要な数の高速クロック信号を任意に出力できるよ
うになった。しかも、高倍率の高速クロック信号を発生
させてもハードウェアの量は非常に小さい。この発明の
技術的効果は大である。
【図１】本発明の一実施例の構成図である。
【図２】本発明の他の実施例の構成図である。
【図３】図２の発明の波形図である。Ａは第１ＦＰ１２
1 の出力波形図、ＢはＰＬＬ２０の出力波形図、Ｃは第
２ＦＰ１２2 の出力波形図、Ｄは遅延器３１の出力波形
図、ＥはＤタイプ・フリップフロップ３２の出力波形
図、Ｆはドライバ１４の出力波形図である。
1 の出力波形図、ＢはＰＬＬ２０の出力波形図、Ｃは第
２ＦＰ１２2 の出力波形図、Ｄは遅延器３１の出力波形
図、ＥはＤタイプ・フリップフロップ３２の出力波形
図、Ｆはドライバ１４の出力波形図である。
【図４】従来の半導体試験装置の一例の構成基本図であ
る。
る。
【図５】従来のＦＰでのＤＵＴ用クロック発生手段の構
成図である。
成図である。
【図６】図５の場合のクロック波形図である。
１ テスト・プロセッサ ２ パターン発生器 ３ タイミング発生器 ４ 波形整形器 ５ ドライバ ６ コンパレータ ７ パターン比較器 ８ フェイルメモリ ９ ＤＵＴ（被測定デバイス） １０ クロック入力端子 １１ 基準クロック発生器 １２、１２1 、１２2 、１２ｉ フレーム・プロセッ
サ（ＦＰ） １３ ＰＭＵＸ（ピン・マルチプレクサ） １４ ドライバ １５ 出力端子 １７ ジッタ ２０ フェイズ・ロック・ループ（ＰＬＬ） ２１ リファレンス・カウンタ ( Reference Counte
r) ２２ 位相比較器( Phase Detector) ２３ フィルタ ( Loop Filter) ２４ ＶＣＯ（電圧制御発振器） ２５ プリスケーラ ( Prescaler) ２６ プログラマブル・カウンタ ( Programable Cou
nter) ２７ ラッチ回路 ２８ データ・バス ３０ 同期式出力制御回路( SOC:Synchronous Output
Control) ３１ 遅延器 ３２ Ｄタイプ・フリップフロップ ３３ ゲート回路
サ（ＦＰ） １３ ＰＭＵＸ（ピン・マルチプレクサ） １４ ドライバ １５ 出力端子 １７ ジッタ ２０ フェイズ・ロック・ループ（ＰＬＬ） ２１ リファレンス・カウンタ ( Reference Counte
r) ２２ 位相比較器( Phase Detector) ２３ フィルタ ( Loop Filter) ２４ ＶＣＯ（電圧制御発振器） ２５ プリスケーラ ( Prescaler) ２６ プログラマブル・カウンタ ( Programable Cou
nter) ２７ ラッチ回路 ２８ データ・バス ３０ 同期式出力制御回路( SOC:Synchronous Output
Control) ３１ 遅延器 ３２ Ｄタイプ・フリップフロップ ３３ ゲート回路
Claims (4)
- 【請求項１】 半導体試験装置からＤＵＴのクロック入
力端に与えるクロック信号の発生手段において、 半導体試験装置の基準クロック発生器からの基準クロッ
クを整形するフレーム・プロセッサと、 上記フレーム・プロセッサからの整形された基準クロッ
クを所定に逓倍するフェイズ・ロック・ループと、 上記フェイズ・ロック・ループで逓倍されたクロック信
号を所定の振幅に変換して出力するドライバと、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 半導体試験装置からＤＵＴのクロック入
力端に与えるクロック信号の発生手段において、 半導体試験装置の基準クロック発生器の基準クロックを
整形する第１フレーム・プロセッサと、 上記第１フレーム・プロセッサからの整形された基準ク
ロックを所定に逓倍するフェイズ・ロック・ループと、 基準クロック発生器からのゲート信号を生成し出力する
第２フレーム・プロセッサと、 上記第２フレーム・プロセッサからのゲート信号を上記
フェイズ・ロック・ループで逓倍されたクロック信号に
同期させたゲート信号に生成し、上記フェイズ・ロック
・ループからのクロック信号を該ゲート信号でクロック
信号の出力を制御する同期式出力制御回路と、 上記同期式出力制御回路からのクロック信号を所定の振
幅に変換して出力するドライバと、 を具備することを特徴とする半導体試験装置。 - 【請求項３】 フェイズ・ロック・ループは、ループ内
にプログラマブル・カウンタを設け、データ・バスから
のデータを上記プログラマブル・カウンタに与えて任意
の逓倍率に変更できるフェイズ・ロック・ループである
ことを特徴とする請求項１又は２記載の半導体試験装
置。 - 【請求項４】 フレーム・プロセッサをシェアード・リ
ソース・テスタのタイミング発生器と波形整形器に置き
換えたことを特徴とする請求項１、２又は３記載の半導
体試験装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194004A JPH1138100A (ja) | 1997-07-18 | 1997-07-18 | 半導体試験装置 |
| US09/115,661 US6275057B1 (en) | 1997-07-18 | 1998-07-15 | Semiconductor test system having high frequency and low jitter clock generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9194004A JPH1138100A (ja) | 1997-07-18 | 1997-07-18 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1138100A true JPH1138100A (ja) | 1999-02-12 |
Family
ID=16317377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194004A Pending JPH1138100A (ja) | 1997-07-18 | 1997-07-18 | 半導体試験装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6275057B1 (ja) |
| JP (1) | JPH1138100A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002075337A2 (en) * | 2001-03-20 | 2002-09-26 | Nptest, Inc. | Low-jitter clock for test system |
| WO2003042709A1 (fr) * | 2001-11-13 | 2003-05-22 | Advantest Corporation | Generateur de synchronisation et appareil d'essai |
| JP2008503735A (ja) * | 2004-06-24 | 2008-02-07 | アジレント・テクノロジーズ・インク | 改善したジッタ発生 |
| JP2008249481A (ja) * | 2007-03-30 | 2008-10-16 | Nec Electronics Corp | Ｐｌｌ回路を備える半導体装置 |
| WO2009066356A1 (ja) * | 2007-11-21 | 2009-05-28 | Advantest Corporation | 同期回路および同期方法、ならびにそれを用いた試験装置 |
| US8042015B2 (en) | 2008-08-11 | 2011-10-18 | Samsung Electronics Co., Ltd. | High-speed semiconductor memory test device |
| KR102599709B1 (ko) * | 2023-09-05 | 2023-11-08 | (주) 에이블리 | 반도체검사장비 핀 드라이버 장치 및 그 운용방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11264857A (ja) | 1998-03-19 | 1999-09-28 | Advantest Corp | 半導体試験装置 |
| US6553529B1 (en) * | 1999-07-23 | 2003-04-22 | Teradyne, Inc. | Low cost timing system for highly accurate multi-modal semiconductor testing |
| JP4274672B2 (ja) * | 2000-03-30 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6383822B1 (en) * | 2000-03-30 | 2002-05-07 | Advanced Micro Devices | Methodology for testing and qualifying an integrated circuit by measuring an operating frequency as a function of adjusted timing edges |
| JP2003156543A (ja) * | 2001-11-20 | 2003-05-30 | Advantest Corp | 半導体試験装置 |
| US7249298B2 (en) * | 2002-04-30 | 2007-07-24 | Samsung Electronics Co., Ltd. | Multiple scan chains with pin sharing |
| US20050179459A1 (en) * | 2004-02-17 | 2005-08-18 | Texas Instruments Incorporated | Method and system for testing an electronic device |
| US7315574B2 (en) * | 2004-05-03 | 2008-01-01 | Dft Microsystems, Inc. | System and method for generating a jittered test signal |
| US7516381B2 (en) * | 2005-04-21 | 2009-04-07 | Panasonic Corporation | Integrated circuit test system |
| US7375570B2 (en) * | 2005-06-15 | 2008-05-20 | Lsi Logic Corporation | High-speed TDF testing on low cost testers using on-chip pulse generators and dual ATE references for rapidchip and ASIC devices |
| US7590509B2 (en) | 2005-06-23 | 2009-09-15 | Hewlett-Packard Development Company, L.P. | System and method for testing a processor |
| US8327204B2 (en) * | 2005-10-27 | 2012-12-04 | Dft Microsystems, Inc. | High-speed transceiver tester incorporating jitter injection |
| US7555275B2 (en) | 2006-04-14 | 2009-06-30 | Viasat, Inc. | Systems, methods and devices for dual closed loop modulation controller for nonlinear RF amplifier |
| US7681091B2 (en) * | 2006-07-14 | 2010-03-16 | Dft Microsystems, Inc. | Signal integrity measurement systems and methods using a predominantly digital time-base generator |
| JP2010518760A (ja) * | 2007-02-09 | 2010-05-27 | ディー・エフ・ティー・マイクロシステムズ・インコーポレーテッド | ハイスピード・シリアル・リンクのミッション環境における、該ハイスピード・シリアル・リンクの物理層テスティングのためのシステム及び方法 |
| US20080267264A1 (en) * | 2007-04-26 | 2008-10-30 | Scranton Timothy F | Low phase noise clock generator for device under test |
| US7917319B2 (en) * | 2008-02-06 | 2011-03-29 | Dft Microsystems Inc. | Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits |
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| US5373255A (en) * | 1993-07-28 | 1994-12-13 | Motorola, Inc. | Low-power, jitter-compensated phase locked loop and method therefor |
| US5886536A (en) * | 1995-07-20 | 1999-03-23 | Advantest Corp. | Semiconductor tester synchronized with external clock |
-
1997
- 1997-07-18 JP JP9194004A patent/JPH1138100A/ja active Pending
-
1998
- 1998-07-15 US US09/115,661 patent/US6275057B1/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7093177B2 (en) | 2001-03-20 | 2006-08-15 | Schlumberger Technologies, Inc. | Low-jitter clock for test system |
| WO2002075337A2 (en) * | 2001-03-20 | 2002-09-26 | Nptest, Inc. | Low-jitter clock for test system |
| WO2002075337A3 (en) * | 2001-03-20 | 2003-10-23 | Nptest Inc | Low-jitter clock for test system |
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| KR100926031B1 (ko) | 2001-11-13 | 2009-11-11 | 주식회사 아도반테스토 | 타이밍 발생 장치 및 시험 장치 |
| US6842061B2 (en) | 2001-11-13 | 2005-01-11 | Advantest Corporation | Timing generating apparatus and test apparatus |
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| US8042015B2 (en) | 2008-08-11 | 2011-10-18 | Samsung Electronics Co., Ltd. | High-speed semiconductor memory test device |
| KR102599709B1 (ko) * | 2023-09-05 | 2023-11-08 | (주) 에이블리 | 반도체검사장비 핀 드라이버 장치 및 그 운용방법 |
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| US6275057B1 (en) | 2001-08-14 |
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