JP2003168702A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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信太郎 森
Fumihiko Terayama
文彦 寺山
Koichi Komoriya
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Abstract

(57)【要約】 【課題】 ＰＡＤとＬＥＡＤ間のボンディングワイヤの
接続を容易かつ確実にする半導体集積回路装置を得るこ
とを目的とする。 【解決手段】 各々が複数のＰＡＤ４０ａ〜４０ｅ，４
１ａ〜４１ｅ，４２ａ〜４２ｄを備えた２つの半導体集
積回路チップ２０，３０と、半導体集積回路チップの配
列の周囲に配置された複数のＬＥＡＤ５０ａ〜５０ｄ
と、複数のボンディングワイヤ６０ａ〜６０ｅ，６１ａ
〜６１ｄとを有し、複数のボンディングワイヤは、一方
の半導体集積回路チップ３０をまたがることがないよう
に接続されて、もう一方の集積回路半導体チップ２０の
ＰＡＤ４０ａ〜４０ｅとＬＥＡＤ５０ａ〜５０ｄ間の配
線を可能にする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、Ｉ／Ｆ（Ｉｎｔ
ｅｒｆａｃｅ：インタフェース）機能を付加した半導体
集積回路チップを用いたＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ
ａ Ｐａｃｋａｇｅ）の半導体集積回路装置に関するも
のである。
【０００２】
【従来の技術】図１８は、従来のＳＩＰ（Ｓｙｓｔｅｍ
Ｉｎ ａ Ｐａｃｋａｇｅ）の半導体集積回路装置
（従来例１）の平面図であり、図において、１０はボン
ディングパッド（ボンディングＰＡＤ）であり、２０は
ボンディングＰＡＤ１０の上に配置された半導体集積回
路チップＡ（Ｃｈｉｐ Ａ）であり、３５はボンディン
グＰＡＤ１０の上に配置されたＩ／Ｆ機能を含まない半
導体集積回路チップＢ（Ｃｈｉｐ Ｂ）である。４０ａ
〜４０ｅおよび４３ａ〜４３ｅはＣｈｉｐ Ａ２０のパ
ッド（ＰＡＤ）であり、４１ａ〜４１ｅおよび４２ａ〜
４２ｄはＣｈｉｐＢ３５のパッド（ＰＡＤ）である。５
０ａ〜５０ｆおよび５１ａ〜５１ｉはボンディングＰＡ
Ｄ１０の周囲に配置された接続用のリード（ＬＥＡＤ）
である。６０ｂ，６０ｄ，６０ｅは、Ｃｈｉｐ Ａ２０
とＣｈｉｐ Ｂ３５またはＬＥＡＤ５０ａ〜５０ｆとを
接続するボンディングワイヤであり、６２ａ，６２ｂ，
６２ｄ，６２ｆは、Ｃｈｉｐ Ａ２０とＬＥＡＤ５１ａ
〜５１ｉとを接続するボンディングワイヤであり，６１
ａ〜６１ｄはＣｈｉｐ Ｂ３５とＬＥＡＤ５０ａ〜５０
ｆとを接続するボンディングワイヤである。
【０００３】次に、動作について説明する。ボンディン
グワイヤ６２ｂ，６２ｄは、各々、Ｃｈｉｐ Ａ２０の
ＰＡＤ４３ａ，４３ｂをＬＥＡＤ５１ｂ，５１ｄに接続
し、ボンディングワイヤ６１ａ，６１ｂ，６１ｃ，６１
ｄは、各々、Ｃｈｉｐ Ｂ３５のＰＡＤ４２ａ，４２
ｂ，４２ｃ，４２ｄをＬＥＡＤ５０ａ，５０ｃ，５０
ｄ，５０ｅに接続している。ボンディングワイヤ６０ｄ
は、Ｃｈｉｐ Ａ２０のＰＡＤ４０ｄをＣｈｉｐ Ｂ３
５のＰＡＤ４１ｄに接続している。これらのボンディン
グワイヤ６２ｂ，６２ｄ，６１ａ，６１ｂ，６１ｃ，６
１ｄ，６０ｄは、隣接するＰＡＤとＬＥＡＤ間または隣
接するＰＡＤ間を接続するものなので、Ｃｈｉｐ Ａ２
０またはＣｈｉｐＢ３５をまたがるようには配線されて
いない。
【０００４】これに対して、ボンディングワイヤ６０
ｂ，６０ｅは、各々、Ｃｈｉｐ Ａ２０のＰＡＤ４０
ｂ，４０ｅをＬＥＡＤ５０ｂ，５０ｆに接続し、ボンデ
ィングワイヤ６２ａ，６２ｆは、各々、Ｃｈｉｐ Ａ２
０のＰＡＤ４０ａ，４０ｃをＬＥＡＤ５１ａ，５１ｆに
接続している。これらのボンディングワイヤ６０ｂ，６
０ｅ，６２ａ，６２ｆは、隣接していないＰＡＤとＬＥ
ＡＤ間を接続するものなので、Ｃｈｉｐ ＡまたはＣｈ
ｉｐ Ｂをまたがるように配線されている。
【０００５】図１９は、従来のＳＩＰ（Ｓｙｓｔｅｍ
Ｉｎ ａ Ｐａｃｋａｇｅ）の半導体集積回路装置（従
来例２）の平面図であり、図において、１６はボンディ
ングＰＡＤであり、２５３はボンディングＰＡＤ１６の
上に配置されたＣｈｉｐ Ａであり、２５４はボンディ
ングＰＡＤ１６の上に配置されたＣｈｉｐ Ｂである。
３１１ａ〜３１１ｈ，３１１ｐはＣｈｉｐ Ａ２５３の
ＰＡＤであり、３１２ｉ，３１２ｊはＣｈｉｐ Ｂ２５
４のＰＡＤである。３２１ａ，３２１ｃ，３２１ｅ，３
２１ｇ，３２１ｉ，３２１ｊはボンディングＰＡＤ１６
の周囲に配置された信号用ＬＥＡＤであり、３２２ｂ，
３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐは電源ＬＥＡ
Ｄである。３６１ａ，３６１ｂはボンディングＰＡＤ固
定用ＬＥＡＤである。３５２ａ〜３５２ｈ，３５３ｉ，
３５３ｊはボンディングワイヤである。
【０００６】次に動作について説明する。信号用ＬＥＡ
Ｄ３２１ａ，３２１ｃ，３２１ｅ，３２１ｇ，３２１
ｉ，３２１ｊは、各々、Ｃｈｉｐ Ａ２５３のＰＡＤ３
１１ａ，３１１ｃ，３１１ｅ，３１１ｇ、Ｃｈｉｐ Ｂ
２５４のＰＡＤ３１２ｉ，３１２ｊに、ボンディングワ
イヤ３５２ａ，３５２ｃ，３５２ｅ，３５２ｇ，３５３
ｉ，３５３ｊによって接続されている。電源ＬＥＡＤ３
２２ｂ，３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐは、
各々、Ｃｈｉｐ Ａ２５３のＰＡＤ３１１ｂ，３１１
ｄ，３１１ｆ，３１１ｈ，３１１ｐに、ボンディングワ
イヤ３５２ｂ，３５２ｄ，３５２ｆ，３５２ｈ，３５２
ｐに接続されている。ボンディングＰＡＤ１６は、ボン
ディングＰＡＤ固定用ＬＥＡＤ３０１ａ，３６１ｂによ
って固定されている。
【０００７】ＰＡＤ３１１ｂ，３１１ｄ，３１１ｆ，３
１１ｈ，３１１ｐは、対応する電源ＬＥＡＤ３２２ｂ，
３２２ｄ，３２２ｆ，３２２ｈ，３２２ｐに接続されて
電源が供給されるので、電源が供給されるＰＡＤと同じ
個数の電源ＬＥＡＤが設けられている。
【０００８】
【発明が解決しようとする課題】従来の半導体集積回路
装置は以上のように構成されているので、複数のチップ
が搭載される場合に、さらにチップサイズを縮小する
と、ボンディングワイヤの数が同一または増加された場
合、チップのＰＡＤとＬＥＡＤ間が隣接していない個所
では、ＰＡＤとＬＥＡＤ間のボンディングワイヤの接続
が困難となり、チップサイズの縮小化が妨げられている
という課題があった。
【０００９】また、複数のチップが搭載される場合に、
さらにチップサイズを縮小すると、ボンディングワイヤ
の数が同一または増加された場合、チップのＰＡＤとＬ
ＥＡＤ間が隣接していない個所では、安定した電源の供
給が困難となり、チップサイズの縮小化が妨げられてい
るという課題があった。
【００１０】更に、複数のチップが隣接して配置されて
いるので、チップの発熱による各チップへの温度の影響
が避けられず、さらにチップサイズを縮小すると、この
ような各チップへの温度の影響を考慮する必要から、チ
ップ内温度分布の状況を確認しなければならないという
課題があった。
【００１１】この発明は上記のような課題を解決するた
めになされたもので、ＰＡＤとＬＥＡＤ間のボンディン
グワイヤの接続を容易かつ確実にする半導体集積回路装
置を得ることを目的とする。
【００１２】また、この発明は、安定した電源の供給を
確実にする半導体集積回路装置を得ることを目的とす
る。
【００１３】さらに、この発明は、チップ内温度分布の
状況を確認することができる半導体集積回路装置を得る
ことを目的とする。
【００１４】
【課題を解決するための手段】この発明に係る半導体集
積回路装置は、各々が複数のＰＡＤを備えた少なくとも
２つの半導体集積回路チップと、半導体集積回路チップ
の配列の周囲に配置された複数のＬＥＡＤと、複数のボ
ンディングワイヤとを有し、複数のボンディングワイヤ
は、一方の半導体集積回路チップをまたがることがない
ように接続されて、もう一方の集積回路半導体チップの
ＰＡＤとＬＥＡＤ間の配線を可能にしたものである。
【００１５】この発明に係る半導体集積回路装置は、一
方の半導体集積回路チップが、もう一方の半導体集積回
路チップとＬＥＡＤ間のＩ／Ｆ機能を有するものであ
る。
【００１６】この発明に係る半導体集積回路装置は、複
数のＰＡＤを備えた第３の半導体集積回路チップを更に
有し、第３の半導体集積回路チップが、もう一方の半導
体集積回路チップと一方の半導体集積回路チップ間のＩ
／Ｆ機能と、一方の半導体集積回路チップとＬＥＡＤ間
のＩ／Ｆ機能とを有するものである。
【００１７】この発明に係る半導体集積回路装置は、一
方の半導体集積回路チップの下に配置された第３の半導
体集積回路チップと、第３の半導体集積回路チップの上
に一方の半導体集積回路チップと隣接して配置された、
複数のＰＡＤを備えた高さ調整半導体集積回路チップと
を更に有し、高さ調整半導体集積回路チップが、もう一
方の半導体集積回路チップとＬＥＡＤ間のＩ／Ｆ機能を
有し、高さ調整半導体集積回路チップの複数のＰＡＤ
が、もう一方の半導体集積回路チップの複数のＰＡＤと
同一平面上に配置されているものである。
【００１８】この発明に係る半導体集積回路装置は、一
方の半導体集積回路チップの下に配置された、複数のＰ
ＡＤを備えたＩ／Ｆ半導体集積回路チップを更に有し、
Ｉ／Ｆ半導体集積回路チップが、もう一方の半導体集積
回路チップとＬＥＡＤ間のＩ／Ｆ機能を有するものであ
る。
【００１９】この発明に係る半導体集積回路装置は、一
方の半導体集積回路チップの下を延在して、もう一方の
半導体集積回路チップに隣接した位置に達するＬＥＡＤ
が含まれているものである。
【００２０】この発明に係る半導体集積回路装置は、Ｉ
／Ｆ機能が、配線素子、ドライバ素子、レシーバ素子、
および双方向バッファ素子の集合から選択された少なく
ともひとつの素子を含むものである。
【００２１】この発明に係る半導体集積回路装置は、複
数のＰＡＤを備えた半導体集積回路チップと、半導体集
積回路チップの周囲に配置された複数のＬＥＡＤと、複
数のＬＥＡＤのうちのひとつのＬＥＡＤを、複数のＰＡ
Ｄのうちの２つのＰＡＤに接続する２つのボンディング
ワイヤとを有するものである。
【００２２】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、２つのボンディングワイヤによ
ってひとつのＬＥＡＤに接続された２つのＰＡＤ間の電
流を測定して２つのボンディングワイヤの接続テストを
行うためのＰＡＤを含むものである。
【００２３】この発明に係る半導体集積回路装置は、複
数のＰＡＤを備えた半導体集積回路チップと、半導体集
積回路チップの周囲に配置された複数のＬＥＡＤと、半
導体集積回路チップ内の電源間を接続するボンディング
ワイヤとを有するものである。
【００２４】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、半導体集積回路チップ内の電源
間の電流を測定して電源間を接続するボンディングワイ
ヤの接続テストを行うためのＰＡＤを含むものである。
【００２５】この発明に係る半導体集積回路装置は、複
数のＰＡＤを備えた半導体集積回路チップと、半導体集
積回路チップの配列の周囲に配置されたひとつまたは複
数のＬＥＡＤと、複数のボンディングワイヤとを有し、
複数のＬＥＡＤのうちの少なくともひとつのＬＥＡＤ
が、複数のボンディングワイヤのうちの対応するボンデ
ィングワイヤによって、複数のＰＡＤのうちの２つ以上
のＰＡＤに接続されているものである。
【００２６】この発明に係る半導体集積回路装置は、２
つ以上のＰＡＤに接続されたＬＥＡＤが、半導体集積回
路チップの配列の周囲に沿って延在する部分を含むもの
である。
【００２７】この発明に係る半導体集積回路装置は、２
つ以上のＰＡＤに接続されたＬＥＡＤが、半導体集積回
路チップの配列の周囲に沿って延在する部分を含み、２
つ以上のＰＡＤに接続されたＬＥＡＤとは別のＬＥＡＤ
に、ボンディングワイヤによって接続されているもので
ある。
【００２８】この発明に係る半導体集積回路装置は、２
つ以上のＰＡＤに接続されたＬＥＡＤが、半導体集積回
路チップの配列の周囲に沿って延在する部分を含むもの
である。
【００２９】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、ひとつのＬＥＡＤに接続された
２つ以上のＰＡＤの各々の間の電流を測定して各ＰＡＤ
間を接続するボンディングワイヤの接続テストを行うた
めのＰＡＤを含むものである。
【００３０】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、測定される２つのＰＡＤを選択
するためのセレクタを更に有するものである。
【００３１】この発明に係る半導体集積回路装置は、複
数のＰＡＤを備えた半導体集積回路チップと、半導体集
積回路チップ内の温度分布を測定するための複数の温度
センサーとを有するものである。
【００３２】この発明に係る半導体集積回路装置は、複
数の温度センサーが、直列接続された複数の温度センサ
ーからなる列として半導体集積回路チップ内に配置され
ているものである。
【００３３】この発明に係る半導体集積回路装置は、複
数の温度センサーが、直列接続された複数の温度センサ
ーからなる列が互いに並列接続された複数の列として半
導体集積回路チップ内に配置されているものである。
【００３４】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、温度センサーを選択するための
セレクタを更に有するものである。
【００３５】この発明に係る半導体集積回路装置は、半
導体集積回路チップが、温度センサーからなる列を選択
するためのスイッチと、各列の温度センサーを選択する
ためのセレクタとを更に有するものである。
【００３６】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
半導体集積回路装置を示す平面図である。図１におい
て、１は半導体集積回路装置である。１０はボンディン
グパッド（ボンディングＰＡＤ）であり、２０は、ボン
ディングＰＡＤ１０の上に配置された半導体集積回路チ
ップＡ（Ｃｈｉｐ Ａ）であり、３０は、ボンディング
ＰＡＤ１０の上に配置されたインタフェース機能（Ｉ／
Ｆ機能）を含む半導体集積回路チップＢ（Ｃｈｉｐ
Ｂ）である。４０ａ〜４０ｅはＣｈｉｐ Ａ２０のパッ
ド（ＰＡＤ）であり、４１ａ〜４１ｅ，４２ａ〜４２ｄ
はＣｈｉｐ Ｂ３０のパッド（ＰＡＤ）である。５０ａ
〜５０ｄは、ボンディングＰＡＤ１０の上に配置された
Ｃｈｉｐ Ａ２０およびＣｈｉｐ Ｂ３０の配列の周囲
に配置されたリード（ＬＥＡＤ）である。６０ａ〜６０
ｅ，６１ａ〜６１ｄは、ボンディングワイヤである。７
０ａはＣｈｉｐ Ｂ３０のＩ／Ｆ機能をなす配線素子で
あり、７０ｂはＣｈｉｐ Ｂ３０のＩ／Ｆ機能をなすド
ライバ素子であり、７０ｃはＣｈｉｐ Ｂ３０のＩ／Ｆ
機能をなすレシーバ素子であり、７０ｄはＣｈｉｐ Ｂ
３０のＩ／Ｆ機能をなす双方向バッファ素子である。
【００３７】次に接続について説明する。Ｃｈｉｐ Ａ
２０のＰＡＤ４０ａ，４０ｂ，４０ｃ，４０ｄ，４０ｅ
は、各々、ボンディングワイヤ６０ａ，６０ｂ，６０
ｃ，６０ｄ，６０ｅによって、Ｃｈｉｐ Ｂ３０のＰＡ
Ｄ４１ａ，４１ｂ，４１ｃ，４１ｄ，４１ｅに接続され
ている。Ｃｈｉｐ Ｂ３０のＰＡＤ４２ａ，４２ｂ，４
２ｃ，４２ｄは、各々、ボンディングワイヤ６１ａ，６
１ｂ，６１ｃ，６１ｄによって、ＬＥＡＤ５０ａ，５０
ｂ，５０ｃ，５０ｄに接続されている。
【００３８】Ｃｈｉｐ Ｂ３０のＰＡＤ４１ａとＰＡＤ
４２ａとの間には、Ｉ／Ｆ機能をなす配線素子７０ａが
接続されている。Ｃｈｉｐ Ｂ３０のＰＡＤ４１ｂとＰ
ＡＤ４２ｃとの間には、Ｉ／Ｆ機能をなすドライバ素子
７０ｂが接続されている。Ｃｈｉｐ Ｂ３０のＰＡＤ４
１ｃとＰＡＤ４２ｂとの間には、Ｉ／Ｆ機能をなすレシ
ーバ素子７０ｃが接続されている。Ｃｈｉｐ Ｂ３０の
ＰＡＤ４１ｄおよびＰＡＤ４１ｅとＰＡＤ４２ｄとの間
には、Ｉ／Ｆ機能をなす双方向バッファ素子７０ｄが接
続されている。
【００３９】この実施の形態１の半導体集積回路装置１
は、Ｃｈｉｐ Ａ２０とＬＥＡＤ５０ａ〜５０ｄとの間
の配線を行うために、Ｃｈｉｐ Ａ２０とＬＥＡＤ５０
ａ〜５０ｄとの間にＩ／Ｆ機能を含むＣｈｉｐ Ｂ３０
を配置している。ＣｈｉｐＡ２０のＰＡＤ４０ａとＬＥ
ＡＤ５０ａを接続する場合には、Ｃｈｉｐ Ｂ３０の配
線素子７０ａを経由して接続している。Ｃｈｉｐ Ａ２
０のＰＡＤ４０ｂとＬＥＡＤ５０ｃを接続する場合に
は、Ｃｈｉｐ Ｂ３０のドライバ素子７０ｂを経由して
接続している。Ｃｈｉｐ Ａ２０のＰＡＤ４０ｃとＬＥ
ＡＤ５０ｂを接続する場合には、Ｃｈｉｐ Ｂ３０のレ
シーバ素子７０ｃを経由して接続している。Ｃｈｉｐ
Ａ２０のＰＡＤ４０ｄおよびＰＡＤ４０ｅとＬＥＡＤ５
０ｄを接続する場合には、Ｃｈｉｐ Ｂ３０の双方向バ
ッファ素子７０ｄを経由して接続している。
【００４０】図１では、Ｃｈｉｐ Ｂ３０のドライバ素
子７０ｂおよびレシーバ素子７０ｃが、Ｃｈｉｐ Ｂ３
０内で互いに交差して設けられているが、その他の配線
素子７０ａおよび双方向バッファ素子７０ｄが、他の素
子と交差するように設けられてもよい。また、図１で
は、Ｉ／Ｆ機能として、配線素子７０ａ、ドライバ素子
７０ｂ、レシーバ素子７０ｃ、および双方向バッファ素
子７０ｄがひとつずつ設けられているが、Ｉ／Ｆ機能
は、これら４種類の素子からなる集合から選択された少
なくともひとつの種類の素子からなるようにしてもよ
い。
【００４１】次に動作について説明する。Ｃｈｉｐ Ａ
２０のＰＡＤ４０ａは、Ｃｈｉｐ Ｂ３０の配線素子７
０ａを経由してＬＥＡＤ５０ａに接続されているので、
ＰＡＤ４０ａとＬＥＡＤ５０ａとの間で信号の伝達（Ｌ
ＥＡＤ５０ａが信号用ＬＥＡＤの場合）または電力の供
給（ＬＥＡＤ５０ａが電源ＬＥＡＤの場合）が行われ
る。
【００４２】Ｃｈｉｐ Ａ２０のＰＡＤ４０ｂは、Ｃｈ
ｉｐ Ｂ３０のドライバ素子７０ｂを経由してＬＥＡＤ
５０ｃに接続されているので、ＰＡＤ４０ｂから出力さ
れた信号がドライバ素子７０ｂを介してＬＥＡＤ５０ｃ
に出力される。
【００４３】Ｃｈｉｐ Ａ２０のＰＡＤ４０ｃは、Ｃｈ
ｉｐ Ｂ３０のレシーバ素子７０ｃを経由してＬＥＡＤ
５０ｂに接続されているので、ＬＥＡＤ５０ｂに入力さ
れた信号がレシーバ素子７０ｃを介してＰＡＤ４０ｃに
入力される。
【００４４】Ｃｈｉｐ Ａ２０のＰＡＤ４０ｄおよびＰ
ＡＤ４０ｅは、Ｃｈｉｐ Ｂ３０の双方向バッファ素子
７０ｄを経由してＬＥＡＤ５０ｄに接続されているの
で、ＰＡＤ４０ｄから出力された信号が双方向バッファ
素子７０ｄを介してＬＥＡＤ５０ｄに出力され、ＬＥＡ
Ｄ５０ｄに入力された信号が双方向バッファ素子７０ｄ
を介してＰＡＤ４０ｅに入力される。
【００４５】以上のように、この実施の形態１の半導体
集積回路装置１は、各々が複数のＰＡＤ（ＰＡＤ４０ａ
〜４０ｅ，４１ａ〜４１ｅ，４２ａ〜４２ｄ）を備えた
少なくとも２つの半導体集積回路チップ（Ｃｈｉｐ Ａ
２０、Ｃｈｉｐ Ｂ３０）と、半導体集積回路チップの
配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ５０
ａ〜５０ｄ）と、複数のボンディングワイヤ（ボンディ
ングワイヤ６０ａ〜６０ｅ，６１ａ〜６１ｄ）とを有
し、複数のボンディングワイヤは、一方の半導体集積回
路チップ（Ｃｈｉｐ Ｂ３０）をまたがることがないよ
うに接続されて、もう一方の集積回路半導体チップ（Ｃ
ｈｉｐ Ａ２０）のＰＡＤ（ＰＡＤ４０ａ〜４０ｅ）と
ＬＥＡＤ（ＬＥＡＤ５０ａ〜５０ｄ）間の配線を可能に
する。
【００４６】更に、この実施の形態１の半導体集積回路
装置１は、一方の半導体集積回路チップ（Ｃｈｉｐ ３
０Ｂ）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ
Ａ２０）とＬＥＡＤ（ＬＥＡＤ５０ａ〜５０ｄ）間の
Ｉ／Ｆ機能を有する。
【００４７】更に、この実施の形態１の半導体集積回路
装置１は、Ｉ／Ｆ機能が、配線素子（７０ａ）、ドライ
バ素子（７０ｂ）、レシーバ素子（７０ｃ）、および双
方向バッファ素子（７０ｄ）の集合から選択された少な
くともひとつの素子を含む。
【００４８】以上のように、この実施の形態１によれ
ば、Ｉ／Ｆ機能を含むＣｈｉｐ Ｂ３０を介してＣｈｉ
ｐ Ａ２０とＬＥＡＤ５０ａ〜５０ｄを接続するように
したので、Ｃｈｉｐ Ｂ３０をまたがる長いボンディン
グワイヤの配線をなくすことができ、またＣｈｉｐ Ａ
２０とＬＥＡＤ５０ａ〜５０ｄ間の配線を交差すること
もできる効果が得られる。また、Ｃｈｉｐ Ａ２０とＬ
ＥＡＤ５０ａ〜５０ｄをドライバ素子７０ｂ、レシーバ
素子７０ｃ、および双方向バッファ素子７０ｄを経由し
て接続することができる効果が得られる。
【００４９】実施の形態２．図２は、この発明の実施の
形態２による半導体集積回路装置を示す平面図である。
図２において、２は半導体集積回路装置である。１１は
ボンディングパッド（ボンディングＰＡＤ）であり、２
１はボンディングＰＡＤ１１の上に配置された半導体集
積回路チップＡ（Ｃｈｉｐ Ａ）であり、８０はボンデ
ィングＰＡＤ１１の上に配置されたインタフェース機能
（Ｉ／Ｆ機能）を含む半導体集積回路チップ（Ｉ／Ｆ
Ｃｈｉｐ）であり、３１はＩ／Ｆ Ｃｈｉｐ８０のＩ／
Ｆ機能が設けられている部分の間の上に配置された半導
体集積回路チップ（ＣｈｉｐＢ）である。９０ａ〜９０
ｄはＣｈｉｐ Ａ２１のパッド（ＰＡＤ）であり、９１
ａ〜９１ｄ，９２ａ〜９２ｅ，９５ａ〜９５ｅ，９６ａ
〜９６ｄはＩ／Ｆ Ｃｈｉｐ８０のパッド（ＰＡＤ）で
あり、９３ａ〜９３ｅ，９４ａ〜９４ｅはＣｈｉｐ Ｂ
３１のパッド（ＰＡＤ）である。１００ａ〜１００ｄ
は、ボンディングＰＡＤ１１の上に配置されたＣｈｉｐ
Ａ２１およびＩ／Ｆ Ｃｈｉｐ８０の配列の周囲に配
置されたリード（ＬＥＡＤ）である。１１０ａ〜１１０
ｄ，１１１ａ〜１１１ｅ，１１２ａ〜１１２ｅ，１１３
ａ〜１１３ｄはボンディングワイヤである。１２０ａ，
１２１ａはＩ／Ｆ Ｃｈｉｐ８０のＩ／Ｆ機能をなす配
線素子であり、１２０ｂ，１２１ｂはＩ／Ｆ Ｃｈｉｐ
８０のＩ／Ｆ機能をなすドライバ素子であり、１２０
ｃ，１２１ｃはＩ／Ｆ Ｃｈｉｐ８０のＩ／Ｆ機能をな
すレシーバ素子であり、１２０ｄ，１２１ｄはＩ／Ｆ
Ｃｈｉｐ８０のＩ／Ｆ機能をなす双方向バッファ素子で
ある。
【００５０】次に接続について説明する。Ｃｈｉｐ Ａ
２１のＰＡＤ９０ａ，９０ｂ，９０ｃ，９０ｄは、各
々、ボンディングワイヤ１１０ａ，１１０ｂ，１１０
ｃ，１１０ｄによって、Ｉ／Ｆ Ｃｈｉｐ８０のＰＡＤ
９１ａ，９１ｂ，９１ｃ，９１ｄに接続されている。Ｉ
／ＦＣｈｉｐ８０のＰＡＤ９２ａ，９２ｂ，９２ｃ，９
２ｄ，９２ｅは、各々、ボンディングワイヤ１１１ａ，
１１１ｂ，１１１ｃ，１１１ｄ，１１１ｅによって、Ｃ
ｈｉｐ Ｂ３１のＰＡＤ９３ａ，９３ｂ，９３ｃ，９３
ｄ，９３ｅに接続されている。Ｃｈｉｐ Ｂ３１のＰＡ
Ｄ９４ａ，９４ｂ，９４ｃ，９４ｄ，９４ｅは、各々、
ボンディングワイヤ１１２ａ，１１２ｂ，１１２ｃ，１
１２ｄ，１１２ｅによって、Ｉ／Ｆ Ｃｈｉｐ８０のＰ
ＡＤ９５ａ，９５ｂ，９５ｃ，９５ｄ，９５ｅに接続さ
れている。Ｉ／Ｆ Ｃｈｉｐ８０のＰＡＤ９６ａ，９６
ｂ，９６ｃ，９６ｄは、各々、ボンディングワイヤ１１
３ａ，１１３ｂ，１１３ｃ，１１３ｄによって、ＬＥＡ
Ｄ１００ａ，１００ｂ，１００ｃ，１００ｄに接続され
ている。
【００５１】Ｉ／Ｆ Ｃｈｉｐ８０のＰＡＤ９１ａとＰ
ＡＤ９２ａとの間およびＰＡＤ９５ａとＰＡＤ９６ａと
の間には、各々、Ｉ／Ｆ機能をなす配線素子１２０ａお
よび配線素子１２１ａが接続されている。Ｉ／Ｆ Ｃｈ
ｉｐ８０のＰＡＤ９１ｂとＰＡＤ９２ｃとの間およびＰ
ＡＤ９５ｂとＰＡＤ９６ｃとの間には、各々、Ｉ／Ｆ機
能をなすレシーバ素子１２０ｃおよびドライバ素子１２
１ｂが接続されている。Ｉ／Ｆ Ｃｈｉｐ８０のＰＡＤ
９１ｃとＰＡＤ９２ｂとの間およびＰＡＤ９５ｃとＰＡ
Ｄ９６ｂとの間には、各々、Ｉ／Ｆ機能をなすドライバ
素子１２０ｂおよびレシーバ素子１２１ｃが接続されて
いる。Ｉ／Ｆ Ｃｈｉｐ８０のＰＡＤ９１ｄとＰＡＤ９
２ｄおよびＰＡＤ９２ｅとの間およびＰＡＤ９５ｄおよ
びＰＡＤ９５ｅとＰＡＤ９６ｄとの間には、各々、Ｉ／
Ｆ機能をなす双方向バッファ素子１２０ｄおよび双方向
バッファ素子１２１ｄが接続されている。
【００５２】この実施の形態２の半導体集積回路装置２
は、Ｃｈｉｐ Ａ２１とＣｈｉｐＢ３１との間およびＣ
ｈｉｐ Ｂ３１とＬＥＡＤ１００ａ〜１００ｄとの間の
配線を行うために、Ｃｈｉｐ Ａ２１とＬＥＡＤ１００
ａ〜１００ｄとの間にＩ／Ｆ Ｃｈｉｐ８０を配置し、
Ｉ／Ｆ Ｃｈｉｐ８０のＩ／Ｆ機能が設けられている部
分の間の上にＣｈｉｐ Ｂ３１を配置している。Ｃｈｉ
ｐ Ａ２１のＰＡＤ９０ａとＣｈｉｐ Ｂ３１のＰＡＤ
９３ａを接続する場合には、Ｉ／Ｆ Ｃｈｉｐ８０の配
線素子１２０ａを経由して接続している。Ｃｈｉｐ Ｂ
３１のＰＡＤ９４ａとＬＥＡＤ１００ａを接続する場合
には、Ｉ／Ｆ Ｃｈｉｐ８０の配線素子１２１ａを経由
して接続している。Ｃｈｉｐ Ａ２１のＰＡＤ９０ｂと
Ｃｈｉｐ Ｂ３１のＰＡＤ９３ｃを接続する場合には、
Ｉ／Ｆ Ｃｈｉｐ８０のレシーバ素子１２０ｃを経由し
て接続している。Ｃｈｉｐ Ｂ３１のＰＡＤ９４ｂとＬ
ＥＡＤ１００ｃを接続する場合には、Ｉ／Ｆ Ｃｈｉｐ
８０のドライバ素子１２１ｂを経由して接続している。
Ｃｈｉｐ Ａ２１のＰＡＤ９０ｃとＣｈｉｐ Ｂ３１の
ＰＡＤ９３ｂを接続する場合には、Ｉ／Ｆ Ｃｈｉｐ８
０のドライバ素子１２０ｂを経由して接続している。Ｃ
ｈｉｐ Ｂ３１のＰＡＤ９４ｃとＬＥＡＤ１００ｂを接
続する場合には、Ｉ／Ｆ Ｃｈｉｐ８０のレシーバ素子
１２１ｃを経由して接続している。Ｃｈｉｐ Ａ２１の
ＰＡＤ９０ｄとＣｈｉｐ Ｂ３１のＰＡＤ９３ｄおよび
ＰＡＤ９３ｅとを接続する場合には、Ｉ／Ｆ Ｃｈｉｐ
８０の双方向バッファ素子１２０ｄを経由して接続して
いる。Ｃｈｉｐ Ｂ３１のＰＡＤ９４ｄおよびＰＡＤ９
４ｅとＬＥＡＤ１００ｄを接続する場合には、Ｉ／ＦＣ
ｈｉｐ８０の双方向バッファ素子１２１ｄを経由して接
続している。
【００５３】図２では、Ｉ／Ｆ Ｃｈｉｐ８０のドライ
バ素子１２０ｂおよびレシーバ素子１２０ｃ、およびド
ライバ素子１２１ｂおよびレシーバ素子１２１ｃが、各
々、Ｉ／Ｆ Ｃｈｉｐ８０内で互いに交差して設けられ
ているが、その他の配線素子１２０ａ，１２１ａおよび
双方向バッファ素子１２０ｄ，１２１ｄが、他の素子と
交差するように設けられてもよい。また、図２では、Ｉ
／Ｆ機能として、配線素子１２０ａ，１２１ａ、ドライ
バ素子１２０ｂ，１２１ｂ、レシーバ素子１２０ｃ，１
２１ｃ、および双方向バッファ素子１２０ｄ，１２１ｄ
が設けられているが、Ｉ／Ｆ機能は、これら４種類の素
子からなる集合から選択された少なくともひとつの種類
の素子からなるようにしてもよい。
【００５４】次に動作について説明する。Ｃｈｉｐ Ｂ
３１のＰＡＤ９４ａは、Ｉ／Ｆ Ｃｈｉｐ８０の配線素
子１２１ａを経由してＬＥＡＤ１００ａに接続されてい
るので、ＰＡＤ９４ａとＬＥＡＤ１００ａとの間で信号
の伝達（ＬＥＡＤ１００ａが信号用ＬＥＡＤの場合）ま
たは電力の供給（ＬＥＡＤ１００ａが電源ＬＥＡＤの場
合）が行われる。
【００５５】Ｃｈｉｐ Ｂ３１のＰＡＤ９４ｂは、Ｉ／
Ｆ Ｃｈｉｐ８０のドライバ素子１２１ｂを経由してＬ
ＥＡＤ１００ｃに接続されているので、ＰＡＤ９４ｂか
ら出力された信号がドライバ素子１２１ｂを介してＬＥ
ＡＤ１００ｃに出力される。
【００５６】Ｃｈｉｐ Ｂ３１のＰＡＤ９４ｃは、Ｉ／
Ｆ Ｃｈｉｐ８０のレシーバ素子１２１ｃを経由してＬ
ＥＡＤ１００ｂに接続されているので、ＬＥＡＤ１００
ｂに入力された信号がレシーバ素子１２１ｃを介してＰ
ＡＤ９４ｃに入力される。
【００５７】Ｃｈｉｐ Ｂ３１のＰＡＤ９４ｄおよびＰ
ＡＤ９４ｅは、Ｉ／Ｆ Ｃｈｉｐ８０の双方向バッファ
素子１２１ｄを経由してＬＥＡＤ１００ｄに接続されて
いるので、ＰＡＤ９４ｄから出力された信号が双方向バ
ッファ素子１２１ｄを介してＬＥＡＤ１００ｄに出力さ
れ、ＬＥＡＤ１００ｄに入力された信号が双方向バッフ
ァ素子１２１ｄを介してＰＡＤ９４ｅに入力される。
【００５８】Ｃｈｉｐ Ｂ３１のＰＡＤ９３ａは、Ｉ／
Ｆ Ｃｈｉｐ８０の配線素子１２０ａを経由してＣｈｉ
ｐ Ａ２１のＰＡＤ９０ａに接続されているので、ＰＡ
Ｄ９３ａとＰＡＤ９０ａとの間で信号の伝達（ＰＡＤ９
３ａが信号用ＰＡＤの場合）または電力の供給（ＰＡＤ
９３ａが電源ＰＡＤの場合）が行われる。
【００５９】Ｃｈｉｐ Ｂ３１のＰＡＤ９３ｂは、Ｉ／
Ｆ Ｃｈｉｐ８０のドライバ素子１２０ｂを経由してＣ
ｈｉｐ Ａ２１のＰＡＤ９０ｃに接続されているので、
ＰＡＤ９３ｂから出力された信号がドライバ素子１２０
ｂを介してＰＡＤ９０ｃに供給される。
【００６０】Ｃｈｉｐ Ｂ３１のＰＡＤ９３ｃは、Ｉ／
Ｆ Ｃｈｉｐ８０のレシーバ素子１２０ｃを経由してＣ
ｈｉｐ Ａ２１のＰＡＤ９０ｂに接続されているので、
ＰＡＤ９０ｂから出力された信号がレシーバ素子１２０
ｃを介してＰＡＤ９３ｃに供給される。
【００６１】Ｃｈｉｐ Ｂ３１のＰＡＤ９３ｄおよびＰ
ＡＤ９３ｅは、Ｉ／Ｆ Ｃｈｉｐ８０の双方向バッファ
素子１２０ｄを経由してＣｈｉｐ Ａ２１のＰＡＤ９０
ｄに接続されているので、ＰＡＤ９３ｄから出力された
信号が双方向バッファ素子１２０ｄを介してＰＡＤ９０
ｄに供給され、ＰＡＤ９０ｄから出力された信号が双方
向バッファ素子１２０ｄを介してＰＡＤ９３ｅに供給さ
れる。
【００６２】以上のように、この実施の形態２の半導体
集積回路装置２は、各々が複数のＰＡＤ（ＰＡＤ９０ａ
〜９０ｄ、ＰＡＤ９３ａ〜９３ｅ、ＰＡＤ９４ａ〜９４
ｅ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ
Ａ２１、Ｃｈｉｐ Ｂ３１）と、半導体集積回路チップ
の配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ１
００ａ〜１００ｄ）と、複数のボンディングワイヤ（ボ
ンディングワイヤ１１１ａ〜１１１ｅ，１１２ａ〜１１
２ｅ，１１３ａ〜１１３ｄ）とを有し、複数のボンディ
ングワイヤは、一方の半導体集積回路チップ（Ｃｈｉｐ
Ｂ３１）をまたがることがないように接続されて、も
う一方の集積回路半導体チップ（Ｃｈｉｐ Ａ２１）の
ＰＡＤ（ＰＡＤ９０ａ〜９０ｄ）とＬＥＡＤ（ＬＥＡＤ
１００ａ〜１００ｄ）間の配線を可能にする。
【００６３】更に、この実施の形態２の半導体集積回路
装置２は、複数のＰＡＤ（ＰＡＤ９１ａ〜９１ｄ，９２
ａ〜９２ｅ，９５ａ〜９５ｅ，９６ａ〜９６ｄ）を備え
た第３の半導体集積回路チップ（Ｉ／Ｆ Ｃｈｉｐ８
０）を更に有し、第３の半導体集積回路チップ（Ｉ／Ｆ
Ｃｈｉｐ８０）が、もう一方の半導体集積回路チップ
（Ｃｈｉｐ Ａ２１）と一方の半導体集積回路チップ
（Ｃｈｉｐ Ｂ３１）間のＩ／Ｆ機能と、一方の半導体
集積回路チップ（Ｃｈｉｐ Ｂ３１）とＬＥＡＤ（ＬＥ
ＡＤ１００ａ〜１００ｄ）間のＩ／Ｆ機能とを有する。
【００６４】更に、この実施の形態２の半導体集積回路
装置２は、Ｉ／Ｆ機能が、配線素子（１２０ａ，１２１
ａ）、ドライバ素子（１２０ｂ，１２１ｂ）、レシーバ
素子（１２０ｃ，１２１ｃ）、および双方向バッファ素
子（１２０ｄ，１２１ｄ）の集合から選択された少なく
ともひとつの素子を含む。
【００６５】以上のように、この実施の形態２によれ
ば、Ｉ／Ｆ機能を含むＩ／Ｆ Ｃｈｉｐ８０を介してＣ
ｈｉｐ Ａ２１とＣｈｉｐ Ｂ３１、およびＣｈｉｐ
Ｂ３１とＬＥＡＤ１００ａ〜１００ｄを接続するように
したので、Ｃｈｉｐ Ａ２１とＬＥＡＤ１００ａ〜１０
０ｄを接続する場合にＣｈｉｐ Ｂ３１をまたがる長い
ボンディングワイヤの配線をなくすことができ、またＣ
ｈｉｐ Ａ２１とＬＥＡＤ１００ａ〜１００ｄ間の配線
を交差することもできる効果が得られる。また、Ｃｈｉ
ｐ Ａ２１とＬＥＡＤ１００ａ〜１００ｄをドライバ素
子１２０ｂ，１２１ｂ、レシーバ素子１２０ｃ，１２１
ｃ、および双方向バッファ素子１２０ｄ，１２１ｄを経
由して接続することができる効果が得られる。更に、Ｃ
ｈｉｐ Ｂ３１とＣｈｉｐ Ａ２１を接続する場合、お
よびＣｈｉｐ Ｂ３１とＬＥＡＤ１００ａ〜１００ｄを
接続する場合に、Ｉ／Ｆ Ｃｈｉｐ８０をまたがる長い
ボンディングワイヤの配線をなくすことができ、Ｃｈｉ
ｐ Ｂ３１とＣｈｉｐ Ａ２１間、およびＣｈｉｐ Ｂ
３１とＬＥＡＤ１００ａ〜１００ｄ間の配線を交差する
こともできる効果が得られる。また、Ｃｈｉｐ Ｂ３１
とＣｈｉｐ Ａ２１、およびＣｈｉｐ Ｂ３１とＬＥＡ
Ｄ１００ａ〜１００ｄをドライバ素子１２０ｂ，１２１
ｂ、レシーバ素子１２０ｃ，１２１ｃ、および双方向バ
ッファ素子１２０ｄ，１２１ｄを経由して接続すること
ができる効果が得られる。
【００６６】実施の形態３．図３は、この発明の実施の
形態３による半導体集積回路装置を示す平面図である。
図４は、図３の線ＩＶ−ＩＶに沿った断面図であり、図
５は、図３の線Ｖ−Ｖに沿った断面図である。図４にお
いて、３は半導体集積回路装置である。１２はボンディ
ングパッド（ボンディングＰＡＤ）であり、２２はボン
ディングＰＡＤ１２の上に配置された半導体集積回路チ
ップＡ（Ｃｈｉｐ Ａ）であり、８１はボンディングＰ
ＡＤ１２の上に配置されたインタフェース機能（Ｉ／Ｆ
機能）を含むＩ／Ｆ半導体集積回路チップ（Ｉ／Ｆ Ｃ
ｈｉｐ）であり、３２はＩ／ＦＣｈｉｐ８１の上に配置
された半導体集積回路チップＢ（Ｃｈｉｐ Ｂ）であ
り、１３０はＩ／Ｆ Ｃｈｉｐ８１の上に配置されたイ
ンタフェース機能（Ｉ／Ｆ機能）を含む高さ調整半導体
集積回路チップ（高さ調整Ｃｈｉｐ）である。１４０ａ
〜１４０ｊはＣｈｉｐ Ａ２２のパッド（ＰＡＤ）であ
り、１４１ａ〜１４１ｅ，１４２ａ〜１４２ｄは高さ調
整Ｃｈｉｐ１３０のパッド（ＰＡＤ）であり、１４１ｆ
〜１４１ｊ，１４２ｆ〜１４２ｊはＣｈｉｐ Ｂ３２の
パッド（ＰＡＤ）である。１５０ａ〜１５０ｄ，１５０
ｆ〜１５０ｊは、ボンディングＰＡＤ１２の上に配置さ
れたＣｈｉｐ Ａ２２およびＩ／Ｆ Ｃｈｉｐ８１の配
列の周囲に配置されたリード（ＬＥＡＤ）である。１６
０ａ〜１６０ｊ，１６１ａ〜１６１ｄ，１６１ｆ〜１６
１ｊはボンディングワイヤである。１７０ａは高さ調整
Ｃｈｉｐ１３０のＩ／Ｆ機能をなす配線素子であり、１
７０ｂは高さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなすド
ライバ素子であり、１７０ｃは高さ調整Ｃｈｉｐ１３０
のＩ／Ｆ機能をなすレシーバ素子であり、１７０ｄは高
さ調整Ｃｈｉｐ１３０のＩ／Ｆ機能をなす双方向バッフ
ァ素子である。
【００６７】次に接続について説明する。Ｃｈｉｐ Ａ
２２のＰＡＤ１４０ａ，１４０ｂ，１４０ｃ，１４０
ｄ，１４０ｅは、各々、ボンディングワイヤ１６０ａ，
１６０ｂ，１６０ｃ，１６０ｄ，１６０ｅによって、高
さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ，１４１ｂ，１
４１ｃ，１４１ｄ，１４１ｅに接続されている。高さ調
整Ｃｈｉｐ１３０のＰＡＤ１４２ａ，１４２ｂ，１４２
ｃ，１４２ｄは、各々、ボンディングワイヤ１６１ａ，
１６１ｂ，１６１ｃ，１６１ｄによって、ＬＥＡＤ１５
０ａ，１５０ｂ，１５０ｃ，１５０ｄに接続されてい
る。高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ〜１４１
ｅ，１４２ａ〜１４２ｄは、Ｃｈｉｐ Ａ２２のＰＡＤ
１４０ａ〜１４０ｅと同一平面に配置されるような高さ
に配置されている。Ｃｈｉｐ Ａ２２のＰＡＤ１４０
ｆ，１４０ｇ，１４０ｈ，１４０ｉ，１４０ｊは、各
々、ボンディングワイヤ１６０ｆ，１６０ｇ，１６０
ｈ，１６０ｉ，１６０ｊによって、Ｃｈｉｐ Ｂ３２の
ＰＡＤ１４１ｆ，１４１ｇ，１４１ｈ，１４１ｉ，１４
１ｊに接続されている。Ｃｈｉｐ Ｂ３２のＰＡＤ１４
２ｆ，１４２ｇ，１４２ｈ，１４２ｉ，１４２ｊは、各
々、ボンディングワイヤ１６１ｆ，１６１ｇ，１６１
ｈ，１６１ｉ，１６１ｊによって、ＬＥＡＤ１５０ｆ，
１５０ｇ，１５０ｈ，１５０ｉ，１５０ｊに接続されて
いる。
【００６８】高さ調整Ｃｈｉｐ１３０のＰＡＤ１４１ａ
とＰＡＤ１４２ａとの間にはＩ／Ｆ機能をなす配線素子
１７０ａが接続されている。高さ調整Ｃｈｉｐ１３０の
ＰＡＤ１４１ｂとＰＡＤ１４２ｃとの間にはＩ／Ｆ機能
をなすドライバ素子１７０ｂが接続されている。高さ調
整Ｃｈｉｐ１３０のＰＡＤ１４１ｃとＰＡＤ１４２ｂと
の間にはＩ／Ｆ機能をなすおよびレシーバ素子１７０ｃ
が接続されている。高さ調整Ｃｈｉｐ１３０のＰＡＤ１
４１ｄおよびＰＡＤ１４１ｅとＰＡＤ１４２ｄとの間に
はＩ／Ｆ機能をなす双方向バッファ素子１７０ｄが接続
されている。
【００６９】この実施の形態３の半導体集積回路装置３
は、Ｃｈｉｐ Ａ２２とＬＥＡＤ１５０ａ〜１５０ｄと
の間の配線を行うために、Ｃｈｉｐ Ａ２２とＬＥＡＤ
１５０ａ〜１５０ｄとの間に配置されたＩ／Ｆ Ｃｈｉ
ｐ８１の上に高さ調整Ｉ／ＦＣｈｉｐ１３０を配置して
いる。また、Ｉ／Ｆ Ｃｈｉｐ８１の高さ調整Ｉ／Ｆ
Ｃｈｉｐ１３０が配置されていない部分には、Ｃｈｉｐ
Ｂ３２が配置されている。Ｃｈｉｐ Ａ２２のＰＡＤ
１４０ａとＬＥＡＤ１５０ａを接続する場合には、高さ
調整Ｉ／Ｆ Ｃｈｉｐ１３０の配線素子１７０ａを経由
して接続している。Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｂ
とＬＥＡＤ１５０ｃを接続する場合には、高さ調整Ｉ／
Ｆ Ｃｈｉｐ１３０のドライバ素子１７０ｂを経由して
接続している。Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｃとＬ
ＥＡＤ１５０ｂを接続する場合には、高さ調整Ｉ／Ｆ
Ｃｈｉｐ１３０のレシーバ素子１７０ｃを経由して接続
している。Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｄおよびＰ
ＡＤ１４０ｅとＬＥＡＤ１５０ｄを接続する場合には、
高さ調整Ｉ／Ｆ Ｃｈｉｐ１３０の双方向バッファ素子
１７０ｄを経由して接続している。
【００７０】図３では、高さ調整Ｉ／Ｆ Ｃｈｉｐ１３
０のドライバ素子１７０ｂおよびレシーバ素子１７０ｃ
が、高さ調整Ｉ／Ｆ Ｃｈｉｐ１３０内で互いに交差し
て設けられているが、その他の配線素子１７０ａおよび
双方向バッファ素子１７０ｄが、他の素子と交差するよ
うに設けられてもよい。また、図３では、Ｉ／Ｆ機能と
して、配線素子１７０ａ、ドライバ素子１７０ｂ、レシ
ーバ素子１７０ｃ、および双方向バッファ素子１７０ｄ
がひとつずつ設けられているが、Ｉ／Ｆ機能は、これら
４種類の素子からなる集合から選択された少なくともひ
とつの種類の素子からなるようにしてもよい。
【００７１】次に動作について説明する。Ｃｈｉｐ Ａ
２２のＰＡＤ１４０ａは、高さ調整Ｉ／Ｆ Ｃｈｉｐ１
３０の配線素子１７０ａを経由してＬＥＡＤ１５０ａに
接続されているので、ＰＡＤ１４０ａとＬＥＡＤ１５０
ａとの間で信号の伝達（ＬＥＡＤ１５０ａが信号用ＬＥ
ＡＤの場合）または電力の供給（ＬＥＡＤ１５０ａが電
源ＬＥＡＤの場合）が行われる。
【００７２】Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｂは、高
さ調整Ｉ／Ｆ Ｃｈｉｐ１３０のドライバ素子１７０ｂ
を経由してＬＥＡＤ１５０ｃに接続されているので、Ｐ
ＡＤ１４０ｂから出力された信号がドライバ素子１７０
ｂを介してＬＥＡＤ１５０ｃに出力される。
【００７３】Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｃは、高
さ調整Ｉ／Ｆ Ｃｈｉｐ１３０のレシーバ素子１７０ｃ
を経由してＬＥＡＤ１５０ｂに接続されているので、Ｌ
ＥＡＤ１５０ｂに入力された信号がレシーバ素子１７０
ｃを介してＰＡＤ１４０ｃに入力される。
【００７４】Ｃｈｉｐ Ａ２２のＰＡＤ１４０ｄおよび
ＰＡＤ１４０ｅは、高さ調整Ｉ／ＦＣｈｉｐ１３０の双
方向バッファ素子１７０ｄを経由してＬＥＡＤ１５０ｄ
に接続されているので、ＰＡＤ１４０ｄから出力された
信号が双方向バッファ素子１７０ｄを介してＬＥＡＤ１
５０ｄに出力され、ＬＥＡＤ１５０ｄに入力された信号
が双方向バッファ素子１７０ｄを介してＰＡＤ１４０ｅ
に入力される。
【００７５】以上のように、この実施の形態３の半導体
集積回路装置３は、各々が複数のＰＡＤ（ＰＡＤ１４０
ａ〜１４０ｊ，１４１ｆ〜１４１ｊ，１４２ｆ〜１４２
ｊ）を備えた２つの半導体集積回路チップ（Ｃｈｉｐ
Ａ２２、Ｃｈｉｐ Ｂ３２）と、半導体集積回路チップ
の配列の周囲に配置された複数のＬＥＡＤ（ＬＥＡＤ１
５０ａ〜１５０ｊ）と、複数のボンディングワイヤ（ボ
ンディングワイヤ１６０ａ〜１６０ｊ，１６１ａ〜１６
１ｄ，１６１ｆ〜１６１ｊ）とを有し、複数のボンディ
ングワイヤは、一方の半導体集積回路チップ（Ｃｈｉｐ
Ｂ３２）をまたがることがないように接続されて、も
う一方の集積回路半導体チップ（Ｃｈｉｐ Ａ２２）の
ＰＡＤ（ＰＡＤ１４０ａ〜１４０ｊ）とＬＥＡＤ（ＬＥ
ＡＤ１５０ａ〜１５０ｄ）間の配線を可能する。
【００７６】更に、この実施の形態３の半導体集積回路
装置３は、一方の半導体集積回路チップ（Ｃｈｉｐ Ｂ
３２）の下に配置された第３の半導体集積回路チップ
（Ｉ／Ｆ Ｃｈｉｐ８１）と、第３の半導体集積回路チ
ップ（Ｉ／Ｆ Ｃｈｉｐ８１）の上に一方の半導体集積
回路チップ（Ｃｈｉｐ Ｂ３２）と隣接して配置され
た、複数のＰＡＤ（ＰＡＤ１４１ａ〜１４１ｅ，１４２
ａ〜１４２ｄ）を備えた高さ調整半導体集積回路チップ
（高さ調整Ｃｈｉｐ１３０）とを更に有し、高さ調整半
導体集積回路チップ（高さ調整Ｃｈｉｐ１３０）が、も
う一方の半導体集積回路チップ（Ｃｈｉｐ Ａ２２）と
ＬＥＡＤ（ＬＥＡＤ１５０ａ〜１５０ｄ）間のＩ／Ｆ機
能を有し、高さ調整半導体集積回路チップ（高さ調整Ｃ
ｈｉｐ１３０）の複数のＰＡＤ（ＰＡＤ１４１ａ〜１４
１ｅ，１４２ａ〜１４２ｄ）が、もう一方の半導体集積
回路チップ（Ｃｈｉｐ Ａ２２）の複数のＰＡＤ（ＰＡ
Ｄ１４０ａ〜１４０ｊ）と同一平面上に配置されてい
る。
【００７７】更に、この実施の形態３の半導体集積回路
装置３は、Ｉ／Ｆ機能が、配線素子（１７０ａ）、ドラ
イバ素子（１７０ｂ）、レシーバ素子（１７０ｃ）、お
よび双方向バッファ素子（１７０ｄ）の集合から選択さ
れた少なくともひとつの素子を含む。
【００７８】以上のように、この実施の形態３によれ
ば、Ｉ／Ｆ Ｃｈｉｐ８１の上にＣｈｉｐ Ｂ３２と隣
接して配置されたＩ／Ｆ機能を含む高さ調整Ｃｈｉｐ１
３０を介してＣｈｉｐ Ａ２２とＬＥＡＤ１５０ａ〜１
５０ｄを接続するようにしたので、Ｃｈｉｐ Ａ２２と
ＬＥＡＤ１５０ａ〜１５０ｄを接続する場合にＣｈｉｐ
Ｂ３２をまたがる長いボンディングワイヤの配線をなく
すことができ、またＣｈｉｐ Ａ２２とＬＥＡＤ１５０
ａ〜１５０ｄ間の配線を交差することもできる効果が得
られる。また、Ｃｈｉｐ Ａ２２とＬＥＡＤ１５０ａ〜
１５０ｄをドライバ素子１７０ｂ、レシーバ素子１７０
ｃ、および双方向バッファ素子１７０ｄを経由して接続
することができる効果が得られる。また、高さ調整Ｃｈ
ｉｐ１３０のＰＡＤ１４１ａ〜１４１ｅ，１４２ａ〜１
４２ｄをＣｈｉｐ Ａ２２のＰＡＤ１４０ａ〜１４０ｊ
と同一平面に配置されるようにしたので、ワイヤリング
（配線）を容易に行える効果が得られる。
【００７９】実施の形態４．図６は、この発明の実施の
形態４による半導体集積回路装置の平面図である。図７
は、図６の線ＶＩＩ−ＶＩＩに沿った断面図であり、半
導体集積回路装置の構造をわかり易く示すために図６の
線ＶＩＩａ−ＶＩＩａに沿った断面に現れる構成要素も
示している。図６において、４は半導体集積回路装置で
ある。１３はボンディングパッド（ボンディングＰＡ
Ｄ）であり、２３はボンディングＰＡＤ１３の上に配置
された半導体集積回路チップＡ（Ｃｈｉｐ Ａ）であ
り、８２は、ボンディングＰＡＤ１３の上に配置された
インタフェース機能（Ｉ／Ｆ機能）を含む半導体集積回
路チップ（Ｉ／Ｆ Ｃｈｉｐ）であり、３３は、Ｉ／Ｆ
Ｃｈｉｐ８２の上に配置された半導体集積回路チップ
Ｂ（Ｃｈｉｐ Ｂ）である。１８０ａ〜１８０ｈはＣｈ
ｉｐ Ａ２３のパッド（ＰＡＤ）であり、１８１ａ，１
８１ｃ，１８１ｅ，１８１ｇ，１８１ｈ、１８４ａ，１
８４ｃ，１８４ｅ，１８４ｇは、Ｉ／Ｆ Ｃｈｉｐ８２
のパッド（ＰＡＤ）であり、１８２ｂ，１８２ｄ，１８
２ｆ，１８３ｂ，１８３ｄ，１８３ｆはＣｈｉｐ Ｂ３
３のパッド（ＰＡＤ）である。１９０ａ〜１９０ｇは、
ボンディングＰＡＤ１３の上に配置されたＣｈｉｐ Ａ
２３およびＩ／Ｆ Ｃｈｉｐ８２の配列の周囲に配置さ
れたリード（ＬＥＡＤ）である。２００ａ〜２００ｈ，
２０１ａ〜２０１ｇはボンディングワイヤである。２１
０ａはＩ／Ｆ Ｃｈｉｐ８２のＩ／Ｆ機能をなす配線素
子であり、２１０ｂはＩ／Ｆ Ｃｈｉｐ８２のＩ／Ｆ機
能をなすドライバ素子であり、２１０ｃはＩ／Ｆ Ｃｈ
ｉｐ８２のＩ／Ｆ機能をなすレシーバ素子であり、２１
０ｄはＩ／Ｆ Ｃｈｉｐ８２のＩ／Ｆ機能をなす双方向
バッファ素子である。
【００８０】次に接続について説明する。Ｃｈｉｐ Ａ
２３のＰＡＤ１８０ａ，１８０ｃ，１８０ｅ，１８０
ｇ，１８０ｈは、各々、ボンディングワイヤ２００ａ，
２００ｃ，２００ｅ，２００ｇ，２００ｈによって、Ｉ
／Ｆ Ｃｈｉｐ８２のＰＡＤ１８１ａ，１８１ｃ，１８
１ｅ，１８１ｇ，１８１ｈに接続されている。Ｃｈｉｐ
Ａ２３のＰＡＤ１８０ｂ，１８０ｄ，１８０ｆは、各
々、ボンディングワイヤ２００ｂ，２００ｄ，２００ｆ
によって、Ｃｈｉｐ Ｂ３３のＰＡＤ１８２ｂ，１８２
ｄ，１８２ｆに接続されている。Ｉ／Ｆ Ｃｈｉｐ８２
のＰＡＤ１８４ａ，１８４ｃ，１８４ｅ，１８４ｇは、
各々、ボンディングワイヤ２０１ａ，２０１ｃ，２０１
ｅ，２０１ｇによって、ＬＥＡＤ１９０ａ，１９０ｃ，
１９０ｅ，１９０ｇに接続されている。Ｃｈｉｐ Ｂ３
３のＰＡＤ１８３ｂ，１８３ｄ，１８３ｆは、各々、ボ
ンディングワイヤ２０１ｂ，２０１ｄ，２０１ｆによっ
て、ＬＥＡＤ１９０ｂ，１９０ｄ，１９０ｆに接続され
ている。
【００８１】Ｉ／Ｆ Ｃｈｉｐ８２のＰＡＤ１８１ａと
ＰＡＤ１８４ａとの間にはＩ／Ｆ機能をなす配線素子２
１０ａが接続されている。Ｉ／Ｆ Ｃｈｉｐ８２のＰＡ
Ｄ１８１ｃとＰＡＤ１８４ｅとの間にはＩ／Ｆ機能をな
すドライバ素子２１０ｂが接続されている。Ｉ／Ｆ Ｃ
ｈｉｐ８２のＰＡＤ１８１ｅとＰＡＤ１８４ｃとの間に
はＩ／Ｆ機能をなすレシーバ素子２１０ｃが接続されて
いる。Ｉ／Ｆ Ｃｈｉｐ８２のＰＡＤ１８１ｇおよびＰ
ＡＤ１８１ｈとＰＡＤ１８４ｇとの間にはＩ／Ｆ機能を
なす双方向バッファ素子２１０ｄが接続されている。
【００８２】この実施の形態４の半導体集積回路装置４
は、Ｃｈｉｐ Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇと
の間の配線を行うために、Ｃｈｉｐ Ａ２３とＬＥＡＤ
１９０ａ〜１９０ｇとの間に配置されたＣｈｉｐ Ｂ３
３の下にＩ／Ｆ Ｃｈｉｐ８２を配置している。Ｃｈｉ
ｐ Ａ２３のＰＡＤ１８０ａとＬＥＡＤ１９０ａを接続
する場合には、Ｉ／Ｆ Ｃｈｉｐ８２の配線素子２１０
ａを経由して接続している。Ｃｈｉｐ Ａ２３のＰＡＤ
１８０ｃとＬＥＡＤ１９０ｅを接続する場合には、Ｉ／
Ｆ Ｃｈｉｐ８２のドライバ素子２１０ｂを経由して接
続している。Ｃｈｉｐ Ａ２３のＰＡＤ１８０ｅとＬＥ
ＡＤ１９０ｃを接続する場合には、Ｉ／Ｆ Ｃｈｉｐ８
２のレシーバ素子２１０ｃを経由して接続している。Ｃ
ｈｉｐＡ２３のＰＡＤ１８０ｇおよびＰＡＤ１８０ｈと
ＬＥＡＤ１９０ｇを接続する場合には、Ｉ／Ｆ Ｃｈｉ
ｐ８２の双方向バッファ素子２１０ｄを経由して接続し
ている。
【００８３】図６では、Ｉ／Ｆ Ｃｈｉｐ８２のドライ
バ素子２１０ｂおよびレシーバ素子２１０ｃが、Ｉ／Ｆ
Ｃｈｉｐ８２内で互いに交差して設けられているが、
その他の配線素子２１０ａおよび双方向バッファ素子２
１０ｄが、他の素子と交差するように設けられてもよ
い。また、図６では、Ｉ／Ｆ機能として、配線素子２１
０ａ、ドライバ素子２１０ｂ、レシーバ素子２１０ｃ、
および双方向バッファ素子２１０ｄがひとつずつ設けら
れているが、Ｉ／Ｆ機能は、これら４種類の素子からな
る集合から選択された少なくともひとつの種類の素子か
らなるようにしてもよい。
【００８４】次に動作について説明する。Ｃｈｉｐ Ａ
２３のＰＡＤ１８０ａは、Ｉ／Ｆ Ｃｈｉｐ８２の配線
素子２１０ａを経由してＬＥＡＤ１９０ａに接続されて
いるので、ＰＡＤ１８０ａとＬＥＡＤ１９０ａとの間で
信号の伝達（ＬＥＡＤ１９０ａが信号用ＬＥＡＤの場
合）または電力の供給（ＬＥＡＤ１９０ａが電源ＬＥＡ
Ｄの場合）が行われる。
【００８５】Ｃｈｉｐ Ａ２３のＰＡＤ１８０ｃは、Ｉ
／Ｆ Ｃｈｉｐ８２のドライバ素子２１０ｂを経由して
ＬＥＡＤ１９０ｅに接続されているので、ＰＡＤ１８０
ｃから出力された信号がドライバ素子２１０ｂを介して
ＬＥＡＤ１９０ｅに出力される。
【００８６】Ｃｈｉｐ Ａ２３のＰＡＤ１８０ｅは、Ｉ
／Ｆ Ｃｈｉｐ８２のレシーバ素子２１０ｃを経由して
ＬＥＡＤ１９０ｃに接続されているので、ＬＥＡＤ１９
０ｃに入力された信号がレシーバ素子２１０ｃを介して
ＰＡＤ１８０ｅに入力される。
【００８７】Ｃｈｉｐ Ａ２３のＰＡＤ１８０ｇおよび
ＰＡＤ１８０ｈは、Ｉ／Ｆ Ｃｈｉｐ８２の双方向バッ
ファ素子２１０ｄを経由してＬＥＡＤ１９０ｇに接続さ
れているので、ＰＡＤ１８０ｇから出力された信号が双
方向バッファ素子２１０ｄを介してＬＥＡＤ１９０ｇに
出力され、ＬＥＡＤ１９０ｇに入力された信号が双方向
バッファ素子２１０ｄを介してＰＡＤ１８０ｈに入力さ
れる。
【００８８】以上のように、この実施の形態４の半導体
集積回路装置４は、各々が複数のＰＡＤ（ＰＡＤ１８０
ａ〜１８０ｈ，１８２ｂ，１８２ｄ，１８２ｆ，１８３
ｂ，１８３ｄ，１８３ｆ）を備えた２つの半導体集積回
路チップ（Ｃｈｉｐ Ａ２３、Ｃｈｉｐ Ｂ３３）と、
半導体集積回路チップの配列の周囲に配置された複数の
ＬＥＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）と、複数のボ
ンディングワイヤ（ボンディングワイヤ２００ａ〜２０
０ｈ，２０１ａ〜２０１ｇ）とを有し、複数のボンディ
ングワイヤ（ボンディングワイヤ２００ａ〜２００ｈ，
２０１ａ〜２０１ｇ）は、一方の半導体集積回路チップ
（Ｃｈｉｐ Ｂ３３）をまたがることがないように接続
されて、もう一方の集積回路半導体チップ（Ｃｈｉｐ
Ａ２３）のＰＡＤ（ＰＡＤ１８０ａ〜１８０ｈ）とＬＥ
ＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）間の配線を可能に
する。
【００８９】更に、この実施の形態４の半導体集積回路
装置４は、一方の半導体集積回路チップ（Ｃｈｉｐ Ｂ
３３）の下に配置された、複数のＰＡＤ（ＰＡＤ１８１
ａ，１８１ｃ，１８１ｅ，１８１ｇ，１８１ｈ，１８４
ａ，１８４ｃ，１８４ｅ，１８４ｇ）を備えたＩ／Ｆ半
導体集積回路チップ（Ｉ／Ｆ Ｃｈｉｐ８２）を更に有
し、Ｉ／Ｆ半導体集積回路チップ（Ｉ／Ｆ Ｃｈｉｐ８
２）が、もう一方の半導体集積回路チップ（Ｃｈｉｐ
Ａ２３）とＬＥＡＤ（ＬＥＡＤ１９０ａ〜１９０ｇ）間
のＩ／Ｆ機能を有する。
【００９０】更に、この実施の形態４の半導体集積回路
装置４は、Ｉ／Ｆ機能が、配線素子（２１０ａ）、ドラ
イバ素子（２１０ｂ）、レシーバ素子（２１０ｃ）、お
よび双方向バッファ素子（２１０ｄ）の集合から選択さ
れた少なくともひとつの素子を含む。
【００９１】以上のように、この実施の形態４によれ
ば、Ｃｈｉｐ Ｂ３３の下に配置されたＩ／Ｆ機能を含
むＩ／Ｆ Ｃｈｉｐ８２を介してＣｈｉｐ Ａ２３とＬ
ＥＡＤ１９０ａ〜１９０ｇを接続するようにしたので、
Ｃｈｉｐ Ａ２３とＬＥＡＤ１９０ａ〜１９０ｇを接続
する場合にＣｈｉｐ Ｂ３３をまたがる長いボンディン
グワイヤの配線をなくすことができ、またＣｈｉｐ Ａ
２３とＬＥＡＤ１９０ａ〜１９０ｇ間の配線を交差する
こともできる効果が得られる。また、ＣｈｉｐＡ２３と
ＬＥＡＤ１９０ａ〜１９０ｇをドライバ素子２１０ｂ、
レシーバ素子２１０ｃ、および双方向バッファ素子２１
０ｄを経由して接続することができる効果が得られる。
また、Ｉ／Ｆ機能を含むＩ／ＦＣｈｉｐ８２をＣｈｉｐ
Ｂ３３の下に配置したので、ＳＩＰの半導体集積回路
全体の面積を削減できる効果が得られる。
【００９２】実施の形態５．図８は、この発明の実施の
形態５による半導体集積回路装置の平面図である。図９
は、図８の線ＩＸ−ＩＸに沿った断面図であり、半導体
集積回路装置の構造をわかり易く示すために図８の線Ｉ
Ｘａ−ＩＸａおよび線ＩＸｂ−ＩＸｂに沿った断面に現
れる構成要素も示している。図８において、５は半導体
集積回路装置である。１４はボンディングパッド（ボン
ディングＰＡＤ）であり、２４はボンディングＰＡＤ１
４の上に配置された半導体集積回路チップＡ（Ｃｈｉｐ
Ａ）であり、３４はボンディングＰＡＤ１４の上に配
置された半導体集積回路チップＢ（ＣｈｉｐＢ）であ
る。２２０ａ〜２２０ｄは、Ｃｈｉｐ Ａのパッド（Ｐ
ＡＤ）であり、２２１ｂ，２２２ｂは、Ｃｈｉｐ Ｂ３
４のパッド（ＰＡＤ）である。２３０ａ〜２３０ｄは、
ボンディングＰＡＤ１４の上に配置されたＣｈｉｐＡ２
４およびＣｈｉｐ Ｂ３４の配列の周囲に配置されたリ
ード（ＬＥＡＤ）である。２４０ａ〜２４０ｄ，２４１
ｂはボンディングワイヤである。ＬＥＡＤ２３０ｃ，２
３０ｄは、Ｃｈｉｐ Ｂ３４の下を延在して、Ｃｈｉｐ
Ａ２４に隣接した位置に達している。
【００９３】次に接続について説明する。Ｃｈｉｐ Ａ
２４のＰＡＤ２２０ａは、ボンディングワイヤ２４０ａ
によってＬＥＡＤ２３０ａに接続されている。このボン
ディングワイヤ２４０ａによる接続は、Ｃｈｉｐ Ｂ３
４をまたがっているので、この発明の半導体集積回路装
置の意図する構造ではないが、以下に説明するこの実施
の形態５の構造の特徴との比較のために図示した。Ｃｈ
ｉｐ Ａ２４のＰＡＤ２２０ｂはボンディングワイヤ２
４０ｂによってＣｈｉｐ Ｂ３４のＰＡＤ２２１ｂに接
続されている。Ｃｈｉｐ Ａ２４のＰＡＤ２２０ｃ，２
２０ｄは、各々、ボンディングワイヤ２４０ｃ，２４０
ｄによって、ＬＥＡＤ２３０ｃ，２３０ｄに接続されて
いる。
【００９４】この実施の形態５の半導体集積回路装置で
は、Ｃｈｉｐ Ａ２４のＰＡＤ２２０ｃ，２２０ｄは、
各々、Ｃｈｉｐ Ｂ３４の下を延在してＣｈｉｐ Ａ２
４に隣接した位置に達しているＬＥＡＤ２３０ｃ，２３
０ｄに、ボンディングワイヤ２４０ｃ，２４０ｄによっ
て接続されている。このように、ＬＥＡＤ２３０ｃ，２
３０ｄがＣｈｉｐ Ｂ３４の下を延在してＣｈｉｐ Ａ
２４に隣接した位置に達しているので、ＬＥＡＤ２３０
ａにＰＡＤ２２０ａを接続するためのボンディングワイ
ヤ２４０ａのようにＣｈｉｐ Ｂ３４をまたがることな
く、ボンディングワイヤ２４０ｃ，２４０ｄを配線する
ことができる。
【００９５】次に動作について説明する。Ｃｈｉｐ Ａ
２４のＰＡＤ２２０ｂは、ボンディングワイヤ２４０ｂ
によってＣｈｉｐ Ｂ３４のＰＡＤ２２１ｂと接続され
ているので、ＰＡＤ２２０ｂとＰＡＤ２２１ｂとの間で
は、信号の伝達または電力の供給が行われる。Ｃｈｉｐ
Ａ２４のＰＡＤ２２０ｃはボンディングワイヤ２４０ｃ
によってＬＥＡＤ２３０ｃに接続されているので、ＰＡ
Ｄ２２０ｃとＬＥＡＤ２３０ｃとの間で信号の伝達（Ｌ
ＥＡＤ２３０ｃが信号用ＬＥＡＤの場合）または電力の
供給（ＬＥＡＤ２３０ｃが電源ＬＥＡＤの場合）が行わ
れる。Ｃｈｉｐ Ａ２４のＰＡＤ２２０ｄはボンディン
グワイヤ２４０ｄによってＬＥＡＤ２３０ｄに接続され
ているので、ＰＡＤ２２０ｄとＬＥＡＤ２３０ｄとの間
で信号の伝達（ＬＥＡＤ２３０ｄが信号用ＬＥＡＤの場
合）または電力の供給（ＬＥＡＤ２３０ｄが電源ＬＥＡ
Ｄの場合）が行われる。Ｃｈｉｐ Ｂ３４のＰＡＤ２２
２ｂはボンディングワイヤ２４１ｂによってＬＥＡＤ２
３０ｂに接続されているので、ＰＡＤ２２２ｂとＬＥＡ
Ｄ２３０ｂとの間で信号の伝達（ＬＥＡＤ２３０ｂが信
号用ＬＥＡＤの場合）または電力の供給（ＬＥＡＤ２３
０ｂが電源ＬＥＡＤの場合）が行われる。
【００９６】以上のように、この実施の形態５の半導体
集積回路装置５は、各々が複数のＰＡＤ（ＰＡＤ２２０
ａ〜２２０ｄ，２２１ｂ，２２２ｂ）を備えた２つの半
導体集積回路チップ（Ｃｈｉｐ Ａ２４、Ｃｈｉｐ Ｂ
３４）と、半導体集積回路チップの配列の周囲に配置さ
れた複数のＬＥＡＤ（ＬＥＡＤ２３０ａ〜２３０ｄ）
と、複数のボンディングワイヤ（ボンディングワイヤ２
４０ｂ〜２４０ｄ，２４１ｂ）とを有し、複数のボンデ
ィングワイヤ（ボンディングワイヤ２４０ｂ〜２４０
ｄ，２４１ｂ）は、一方の半導体集積回路チップ（Ｃｈ
ｉｐ Ｂ３４）をまたがることがないように接続され
て、もう一方の集積回路半導体チップ（Ｃｈｉｐ Ａ２
４）のＰＡＤ（２２０ｂ〜２２０ｄ）とＬＥＡＤ（ＬＥ
ＡＤ２３０ｂ〜２３０ｄ）間の配線を可能にする。
【００９７】更に、この実施の形態５の半導体集積回路
装置５は、一方の半導体集積回路チップ（Ｃｈｉｐ Ｂ
３４）の下を延在して、もう一方の半導体集積回路チッ
プ（Ｃｈｉｐ Ａ２４）に隣接した位置に達するＬＥＡ
Ｄが含まれている。
【００９８】以上のように、この実施の形態５によれ
ば、Ｃｈｉｐ Ｂ３４の下を延在してＣｈｉｐ Ａ２４
に隣接した位置に達するＬＥＡＤを設けたので、Ｃｈｉ
ｐ Ａ２４とＬＥＡＤ間のワイヤリング（配線）を最短
で行える効果が得られる。
【００９９】実施の形態６．図１０は、この発明の実施
の形態６による半導体集積回路装置の平面図である。図
１０において、６は半導体集積回路装置であり、２５０
は半導体集積回路チップ（Ｃｈｉｐ）である。２６０ａ
〜２６０ｄはＣｈｉｐ２５０のパッド（ＰＡＤ）であ
り、２７０ａ〜２７０ｄはＣｈｉｐ２５０の周囲に配置
されたリード（ＬＥＡＤ）である。２８０ａ，２８０ｂ
はボンディングワイヤである。２９０は内部に直流電源
（図示していない）を備えた電流計である。３００ａ，
３００ｂ，３００ｃはＣｈｉｐ２５０のチップ内配線で
ある。
【０１００】次に接続について説明する。Ｃｈｉｐ２５
０のＰＡＤ２６０ａおよびＰＡＤ２６０ｂは、各々、ボ
ンディングワイヤ２８０ａおよびボンディングワイヤ２
８０ｂによってＬＥＡＤ２７０ｂに接続されている。Ｐ
ＡＤ２６０ａは、チップ内配線３００ｂによってＰＡＤ
２６０ｄに接続されている。ＰＡＤ２６０ｂは、チップ
内配線３００ｃによってＰＡＤ２６０ｃに接続されてい
る。ＰＡＤ２６０ａおよびＰＡＤ２６０ｂはチップ内配
線３００ａによって互いに接続されている。ＰＡＤ２６
０ｃとＰＡＤ２６０ｄの間には、電流計２９０が接続さ
れている。
【０１０１】図１０の半導体集積回路装置では、ＰＡＤ
２６０ａおよびＰＡＤ２６０ｂはチップ内配線３００ａ
によって互いに接続されているが、ＰＡＤ２６０ａおよ
びＰＡＤ２６０ｂはチップ内配線３００ａによって接続
されていなくてもよい。また、電流計２９０は、チップ
内配線３００ｂによってＰＡＤ２６０ａに接続されたＰ
ＡＤ２６０ｄと、チップ内配線３００ｃによってＰＡＤ
２６０ｂに接続されたＰＡＤ２６０ｃとの間に接続され
ているが、ＰＡＤ２６０ａとＰＡＤ２６０ｂとの間に直
接接続されていてもよい。
【０１０２】次に動作について説明する。Ｃｈｉｐ２５
０のＰＡＤ２６０ａおよびＰＡＤ２６０ｂは、各々、ボ
ンディングワイヤ２８０ａおよびボンディングワイヤ２
８０ｂによってＬＥＡＤ２７０ｂに接続されているの
で、ＰＡＤ２６０ａとＬＥＡＤ２７０ｂの間およびＰＡ
Ｄ２６０ｂとＬＥＡＤ２７０ｂの間では、信号の伝達
（ＬＥＡＤ２７０ｂが信号用ＬＥＡＤの場合）または電
力の供給（ＬＥＡＤ２７０ｂが電源ＬＥＡＤの場合）が
行われる。
【０１０３】この実施の形態６で行われる電流計２９０
による接続テストは以下のような原理に基づく。まず、
ＰＡＤ２６０ａおよびＰＡＤ２６０ｂの両方がＬＥＡＤ
２７０ｂに接続されている場合、電流計２９０によって
測定される電流が流れる経路は、ＰＡＤ２６０ｄ−チッ
プ内配線３００ｂ−チップ内配線３００ａ（およびＰＡ
Ｄ２６０ａとＰＡＤ２６０ｂの間の図示されていないそ
の他のチップ内配線）−チップ内配線３００ｃ−ＰＡＤ
２６０ｃという第１の経路と、ＰＡＤ２６０ｄ−チップ
内配線３００ｂ−ＰＡＤ２６０ａ−ホンディングワイヤ
２８０ａ−ＬＥＡＤ２７０ｂ−ボンディングワイヤ２８
０ｂ−ＰＡＤ２６０ｂ−チップ内配線３００ｃ−ＰＡＤ
２６０ｃという第２の経路の２つの経路である。
【０１０４】次に、ＰＡＤ２６０ａおよびＰＡＤ２６０
ｂの何れかまたは両方がＬＥＡＤ２７０ｂに接続されて
いない場合、電流計２９０によって測定される電流が流
れる経路は、上述された第１の経路のみとなる。したが
って、第１の経路および第２の経路の両方を電流が流れ
る場合（すなわち、ＰＡＤ２６０ａおよびＰＡＤ２６０
ｂの両方がＬＥＡＤ２７０ｂに接続されている場合）に
比べて、電流が流れる経路の抵抗値が高くなり、電流値
は少なくなる。
【０１０５】したがって、ＰＡＤ２６０ａおよびＰＡＤ
２６０ｂの両方がＬＥＡＤ２７０ｂに接続されている場
合の電流値を正常な値として、この正常な値よりも相対
的に電流値が低い場合をＰＡＤ２６０ａおよびＰＡＤ２
６０ｂとＬＥＡＤ２７０ｂ間の接続が切断されていると
判定することにより、接続テストが行われる。
【０１０６】以上のように、この実施の形態６の半導体
集積回路装置６は、複数のＰＡＤ（ＰＡＤ２６０ａ〜２
６０ｄ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５
０）と、半導体集積回路チップ（Ｃｈｉｐ２５０）の周
囲に配置された複数のＬＥＡＤ（ＬＥＡＤ２７０ａ〜２
７０ｄ）と、複数のＬＥＡＤ（ＬＥＡＤ２７０ａ〜２７
０ｄ）のうちのひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）
を、複数のＰＡＤ（ＰＡＤ２６０ａ〜２６０ｄ）のうち
の２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）に接続す
る２つのボンディングワイヤ（２８０ａ，２８０ｂ）と
を有する。
【０１０７】更に、この実施の形態６の半導体集積回路
装置６は、半導体集積回路チップ（Ｃｈｉｐ２５０）
が、２つのボンディングワイヤ（２８０ａ，２８０ｂ）
によってひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）に接続
された２つのＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）間の
電流を測定して２つのボンディングワイヤの接続テスト
を行うためのＰＡＤ（ＰＡＤ２６０ｃ，２６０ｄ）を含
む。
【０１０８】以上のように、この実施の形態６によれ
ば、ひとつのＬＥＡＤ（ＬＥＡＤ２７０ｂ）から２つの
ＰＡＤ（ＰＡＤ２６０ａ，２６０ｂ）にワイヤリング
（配線）したので、使用するＬＥＡＤの数を削減できる
効果が得られる。また、ひとつのＬＥＡＤ（ＬＥＡＤ２
７０ｂ）に接続された２つのＰＡＤ（ＰＡＤ２６０ａ，
２６０ｂ）間の電流を測定して２つのボンディングワイ
ヤの接続テストを行うためのＰＡＤ（ＰＡＤ２６０ｃ，
２６０ｄ）を含むようにしたので、両方のＰＡＤがボン
ディングワイヤによってＬＥＡＤに接続されているか否
かの接続テストを行うことができる効果が得られる。
【０１０９】実施の形態７．図１１は、この発明の実施
の形態７による半導体集積回路装置の平面図である。図
１１において、７は半導体集積回路装置であり、２５１
は半導体集積回路チップ（Ｃｈｉｐ）である。２６１ａ
〜２６１ｅはＣｈｉｐ２５１のパッド（ＰＡＤ）であ
り、２７１ａ〜２７１ｄはＣｈｉｐ２５１の周囲に配置
されたリード（ＬＥＡＤ）である。２８１ａ，２８１ｂ
はボンディングワイヤである。２９１は内部に直流電源
（図示していない）を備えた電流計である。３０１ａ〜
３０１ｄはＣｈｉｐ２５１のチップ内配線である。
【０１１０】次に接続について説明する。Ｃｈｉｐ２５
１のＰＡＤ２６１ｃはボンディングワイヤ２８１ｂによ
ってＬＥＡＤ２７１ｂに接続されている。ＰＡＤ２６１
ａおよびＰＡＤ２６１ｂは、各々、チップ内配線３０１
ａおよびチップ内配線３０１ｂに接続されていて、ＰＡ
Ｄ２６１ｂはチップ内配線３０１ｂによってＰＡＤ２６
１ｃに接続されている。ＰＡＤ２６１ａおよびＰＡＤ２
６１ｂは、ボディングワイヤ２８１ａによって互いに接
続されている。ＰＡＤ２６１ｄおよびＰＡＤ２６１ｅ
は、各々、チップ内配線３０１ｄおよびチップ内配線３
０１ｃによって、ＰＡＤ２６１ｂおよびＰＡＤ２６１ａ
に接続されている。ＰＡＤ２６１ｄとＰＡＤ２６１ｅの
間には、電流計２９１が接続されている。
【０１１１】図１１の半導体集積回路装置では、電流計
２９１は、チップ内配線３０１ｄによってＰＡＤ２６１
ｂに接続されたＰＡＤ２６１ｄと、チップ内配線３０１
ｃによってＰＡＤ２６１ａに接続されたＰＡＤ２６１ｅ
との間に接続されているが、ＰＡＤ２６１ｂとＰＡＤ２
６１ａとの間に直接接続されていてもよい。
【０１１２】次に動作について説明する。Ｃｈｉｐ２５
１のＰＡＤ２６１ｃはボンディングワイヤ２８１ｂによ
ってＬＥＡＤ２７１ｂに接続され、ＰＡＤ２６１ｂはチ
ップ内配線３０１ｂによってＰＡＤ２６１ｃに接続さ
れ、ＰＡＤ２６１ａはボンディングワイヤ２８１ａによ
ってＰＡＤ２６１ｂに接続されている。したがって、Ｐ
ＡＤ２６１ａおよびＰＡＤ２６１ｂとＬＥＡＤ２７１ｂ
との間では、信号の伝達（ＬＥＡＤ２７１ｂが信号用Ｌ
ＥＡＤの場合）または電力の供給（ＬＥＡＤ２７１ｂが
電源ＬＥＡＤの場合）が行われる。図１１では、チップ
内配線３０１ａおよびチップ内配線３０１ｂが電源用の
チップ内配線として、ＬＥＡＤ２７１ｂが電源ＬＥＡＤ
として、各々、示されている。
【０１１３】この実施の形態７で行われる電流計２９１
による接続テストは以下のような原理に基づく。まず、
ＰＡＤ２６１ａとＰＡＤ２６１ｂがボンディングワイヤ
２８１ａによって接続されている場合、電流計２９１に
よって測定される電流が流れる経路は、ＰＡＤ２６１ｅ
−チップ内配線３０１ｃ−ＰＡＤ２６１ａ−ボンディン
グワイヤ２８１ａ−ＰＡＤ２６１ｂ−チップ内配線３０
１ｄ−ＰＡＤ２６１ｄという第１の経路と、ＰＡＤ２６
１ｅ−チップ内配線３０１ｃ−ＰＡＤ２６１ａ−ＰＡＤ
２６１ａとＰＡＤ２６１ｂの間の図示されていないその
他のチップ内配線−ＰＡＤ２６１ｂ−チップ内配線３０
１ｄ−ＰＡＤ２６１ｄという第２の経路という２つの経
路である。
【０１１４】次に、ＰＡＤ２６１ａおよびＰＡＤ２６１
ｂがボンディングワイヤ２８１ａによって互いに接続さ
れていない場合、電流計２９１によって測定される電流
が流れる経路は、上述された第２の経路のみとなる。し
たがって、第１の経路および第２の経路の両方を電流が
流れる場合（すなわち、ＰＡＤ２６１ａおよびＰＡＤ２
６１ｂがボンディングワイヤ２８１ａによって互いに接
続されている場合）に比べて、電流が流れる経路の抵抗
値が高くなり、電流値は少なくなる。
【０１１５】したがって、ＰＡＤ２６１ａおよびＰＡＤ
２６１ｂがボンディングワイヤ２８１ａによって互いに
接続されている場合の電流値を正常な値として、この正
常な値よりも相対的に電流値が低い場合をＰＡＤ２６１
ａおよびＰＡＤ２６１ｂ間の接続が切断されていると判
定することにより、接続テストが行われる。
【０１１６】以上のように、この実施の形態７の半導体
集積回路装置７は、複数のＰＡＤ（ＰＡＤ２６１ａ〜２
６１ｅ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５
１）と、半導体集積回路チップ（Ｃｈｉｐ２５１）の周
囲に配置された複数のＬＥＡＤ（ＬＥＡＤ２７１ａ〜２
７１ｄ）と、半導体集積回路チップ（Ｃｈｉｐ２５１）
内の電源（チップ内配線３０１ａ，３０１ｂ）間を接続
するボンディングワイヤ（ボンディングワイヤ２８１
ａ）とを有する。
【０１１７】更に、この実施の形態７の半導体集積回路
装置７は、半導体集積回路チップ（Ｃｈｉｐ２５１）
が、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源
（チップ内配線３０１ａ，３０１ｄ）間の電流を測定し
て電源間を接続するボンディングワイヤ（ボンディング
ワイヤ２８１ａ）の接続テストを行うためのＰＡＤ（Ｐ
ＡＤ２６１ｄ，２６１ｅ）を含む。
【０１１８】以上のように、この実施の形態７によれ
ば、半導体集積回路チップ（Ｃｈｉｐ２５１）内の電源
（チップ内配線３０１ａ，３０１ｂ）間をボンディング
ワイヤ（ボンディングワイヤ２８１ａ）で接続したの
で、電源間の電源強化が可能であり、電源配線領域の面
積を削減して半導体集積回路チップの面積を削減するこ
とが可能であるという効果が得られる。また、半導体集
積回路チップ（Ｃｈｉｐ２５１）内の電源（チップ内配
線３０１ａ，３０１ｄ）間の電流を測定して電源間を接
続するボンディングワイヤ（ボンディングワイヤ２８１
ａ）の接続テストを行うためのＰＡＤ（ＰＡＤ２６１
ｄ，２６１ｅ）を含むようにしたので、電源間がボンデ
ィングワイヤによって接続されているか否かの接続テス
トを行うことができる効果が得られる。
【０１１９】実施の形態８．図１２は、この発明の実施
の形態８による半導体集積回路装置の平面図である。図
１２において、８は半導体集積回路装置であり、１５は
ボンディングパッド（ボンディングＰＡＤ）である。２
５２はボンティグＰＡＤ１５の上に配置された半導体集
積回路チップ（Ｃｈｉｐ）である。３１０ａ〜３１０
ｄ，３１０ｊ〜３１０ｌ，３１０ｒ，３１０ｕ〜３１０
ｗは、Ｃｈｉｐ２５２のパッド（ＰＡＤ）である。３２
０ｋ，３２０ｌ，３２０ｒは、ボンディングＰＡＤ１５
の上に配置されたＣｈｉｐ２５２の配列の周囲に配置さ
れたリード（ＬＥＡＤ）である。３３０ａ，３３０ｂ
は、電源リード（ＶＤＤ）であり、３３０ａ１はＶＤＤ
３３０ａの外向きに延在する部分であり、３３０ａ２，
３３０ａ３は、ＶＤＤ３３０ａのＣｈｉｐ２５２の配列
の周囲に沿って延在する部分であり、３３０ｂ１はＶＤ
Ｄ３３０ｂの外向きに延在する部分であり、３３０ｂ
２，３３０ｂ３は、ＶＤＤ３３０ｂのＣｈｉｐ２５２の
配列の周囲に沿って延在する部分である。３４０ａ，３
４０ｂは、グランドリード（ＧＮＤ）であり、３４０ａ
１はＧＮＤ３４０ａの外向きに延在する部分であり、３
４０ａ２，３４０ａ３は、ＧＮＤ３４０ａのＣｈｉｐ２
５２の配列の周囲に沿って延在する部分であり、３４０
ｂ１はＧＮＤ３４０ｂの外向きに延在する部分であり、
３４０ｂ２，３４０ｂ３は、ＧＮＤ３４０ｂのＣｈｉｐ
２５２の配列の周囲に沿って延在する部分である。３５
０ａ〜３５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５
０ｕ〜３５０ｗ，３５１ａ，３５１ｂはボンディングワ
イヤである。３６０ａ，３６０ｂは、ボンディングＰＡ
Ｄ１５を固定するためのボンディングＰＡＤ固定用リー
ド（ＬＥＡＤ）である。
【０１２０】次に接続について説明する。Ｃｈｉｐ２５
２のＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ
は、各々、ボンディングワイヤ３５０ａ，３５０ｃ，３
５０ｕ，３５０ｗによって、ＶＤＤ３３０ｂに接続され
ている。ＰＡＤ３１０ｂ，３１０ｄ，３１０ｖは、各
々、ボンディングワイヤ３５０ｂ，３５０ｄ，３５０ｖ
によって、ＧＮＤ３４０ｂに接続されている。ＰＡＤ３
１０ｊは、ボンディングワイヤ３５０ｊによってＧＮＤ
３４０ａに接続されている。ＰＡＤ３１０ｋ，３１０
ｌ，３１０ｒは、各々、ボンディングワイヤ３５０ｋ，
３５０ｌ，３５０ｒによって、ＬＥＡＤ３２０ｋ，３２
０ｌ，３２０ｒに接続されている。ＶＤＤ３３０ａおよ
びＶＤＤ３３０ｂはボンディングワイヤ３５１ａによっ
て互いに接続されている。ＧＮＤ３４０ａおよびＧＮＤ
３４０ｂはボンディングワイヤ３５１ｂによって互いに
接続されている。
【０１２１】図１２の半導体集積回路装置では、ＶＤＤ
３３０ａおよびＶＤＤ３３０ｂの両方が、Ｃｈｉｐ２５
２の周囲に沿って延在する部分と、ボンディングＰＡＤ
固定用ＬＥＡＤ３６０ｂに沿って延在する部分とを有す
るが、ＶＤＤ３３０ａおよびＶＤＤ３３０ｂのいずれか
一方は、Ｃｈｉｐ２５２の周囲に沿って延在する部分の
みを有するものでもよい。同様に、ＧＮＤ３４０ａおよ
びＧＮＤ３４０ｂの両方が、Ｃｈｉｐ２５２の周囲に沿
って延在する部分と、ボンディングＰＡＤ固定用ＬＥＡ
Ｄ３６０ａに沿って延在する部分とを有するが、ＧＮＤ
３４０ａおよびＧＮＤ３４０ｂのいずれか一方は、Ｃｈ
ｉｐ２５２の周囲に沿って延在する部分のみを有するも
のでもよい。
【０１２２】次に動作について説明する。ＰＡＤ３１０
ｋ，３１０ｌ，３１０ｒは、各々、信号用のＬＥＡＤ３
２０ｋ，３２０ｌ，３２０ｒに接続されているので、こ
れらのＰＡＤとＬＥＡＤとの間では信号の伝達が行われ
る。ＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０ｗ
は、ＶＤＤ３３０ｂに接続されているので、これらのＰ
ＡＤには電源電圧が供給される。ＰＡＤ３１０ｂ，３１
０ｄ，３１０ｖはＧＮＤ３４０ｂに、ＰＡＤ３１０ｊは
ＧＮＤ３４０ａに接続されているので、これらのＰＡＤ
にはグランド電位が供給される。
【０１２３】以上のように、この実施の形態８の半導体
集積回路装置８は、複数のＰＡＤ（ＰＡＤ３１０ａ〜３
１０ｄ，３１０ｊ〜３１０ｌ，３１０ｒ，３１０ｕ〜３
１０ｗ）を備えた半導体集積回路チップ（Ｃｈｉｐ２５
２）と、半導体集積回路チップ（Ｃｈｉｐ２５２）の配
列の周囲に配置されたひとつまたは複数のＬＥＡＤ（Ｌ
ＥＡＤ３２０ｋ，３２０ｌ，３２０ｒ、ＶＤＤ３３０
ａ，３３０ｂ、ＧＮＤ３４０ａ，３４０ｂ）と、複数の
ボンディングワイヤ（ボンディングワイヤ３５０ａ〜３
５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５０ｕ〜３
５０ｗ）とを有し、複数のＬＥＡＤのうちの少なくとも
ひとつのＬＥＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）
が、複数のボンディングワイヤのうちの対応するボンデ
ィングワイヤ（ボンディングワイヤ３１０ａ，３１０
ｃ，３１０ｕ，３１０ｗ）によって、複数のＰＡＤのう
ちの２つ以上のＰＡＤ（ＰＡＤ３１０ａ，３１０ｃ，３
１０ｕ，３１０ｗ）に接続されている。
【０１２４】更に、この実施の形態８の半導体集積回路
装置８は、２つ以上のＰＡＤに接続されたＬＥＡＤ（Ｖ
ＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、半導体集積回路チ
ップ（Ｃｈｉｐ２５２）の配列の周囲に沿って延在する
部分（３３０ｂ２，３３０ｂ３，３４０ｂ２，３４０ｂ
３）を含む。
【０１２５】以上のように、この実施の形態８によれ
ば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡ
Ｄ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、複数のボン
ディングワイヤのうちの対応するボンディングワイヤ
（ボンディングワイヤ３１０ａ，３１０ｃ，３１０ｕ，
３１０ｗ）によって、複数のＰＡＤのうちの２つ以上の
ＰＡＤ（ＰＡＤ３１０ａ，３１０ｃ，３１０ｕ，３１０
ｗ）に接続されるようにしたので、半導体集積回路チッ
プ内の複数のＰＡＤに電源を供給することが可能である
という効果が得られる。
【０１２６】また、２つ以上のＰＡＤに接続されたＬＥ
ＡＤ（ＶＤＤ３３０ｂ、ＧＮＤ３４０ｂ）が、半導体集
積回路チップ（Ｃｈｉｐ２５２）の配列の周囲に沿って
延在する部分（３３０ｂ２，３３０ｂ３，３４０ｂ２，
３４０ｂ３）を含むようにしたので、半導体集積回路チ
ップ周辺のどの方向からでも、複数のＰＡＤに電源およ
びグランドを容易に接続できるという効果が得られる。
【０１２７】実施の形態９．図１３は、この発明の実施
の形態９による半導体集積回路装置の平面図である。図
１３において、９は半導体集積回路装置であり、１６は
ボンディングパッド（ボンディングＰＡＤ）である。２
５３はボンディングＰＡＤ１６の上に配置された半導体
集積回路チップＡ（Ｃｈｉｐ Ａ）であり、２５４はボ
ンディングＰＡＤ１６の上に配置された半導体集積回路
チップＢ（Ｃｈｉｐ Ｂ）である。３１１ａ〜３１１
ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐは、Ｃｈ
ｉｐ Ａ２５３のパッド（ＰＡＤ）であり、３１２ｈ，
３１２ｉはＣｈｉｐ Ｂ２５４のパッド（ＰＡＤ）であ
る。３２１ａ〜３２１ｉは、ボンディングＰＡＤ１６の
上に配置されたＣｈｉｐ Ａ２５３およびＣｈｉｐ Ｂ
２５４の配列の周囲に配置されたリード（ＬＥＡＤ）で
ある。３３１ａ，３３１ｂ，３３１ｃは、電源ＬＥＡＤ
である。３５２ａ〜３５２ｈ，３５２ｊ，３５２ｍ，３
５２ｎ，３５２ｐ，３５３ｈ，３５３ｉ，３５４ａ，３
５４ｂは、ボンディングワイヤである。３６１ａ，３６
１ｂは、ボンディングＰＡＤ１６を固定するためのボン
ディングＰＡＤ固定用リード（ＬＥＡＤ）である。
【０１２８】次に接続について説明する。Ｃｈｉｐ Ａ
２５３のＰＡＤ３１１ａ，３１１ｂ，３１１ｄ，３１１
ｅ，３１１ｇ，３１１ｊ，３１１ｍは、各々、ボンディ
ングワイヤ３５２ａ，３５２ｂ，３５２ｄ，３５２ｅ，
３５２ｇ，３５２ｊ，３５２ｍよって、ＬＥＡＤ３２１
ａ，３２１ｂ，３２１ｄ，３２１ｅ，３２１ｇ，３２１
ｆ，３２１ｃに接続されている。Ｃｈｉｐ Ｂ２５４の
ＰＡＤ３１２ｈ，３１２ｉは、各々、ボンディングワイ
ヤ３５３ｈ，３５３ｉによって、ＬＥＡＤ３２１ｈ，３
２１ｉに接続されている。Ｃｈｉｐ Ａ２５３のＰＡＤ
３１１ｃ，３１１ｆ，３１１ｎは、各々、ボンディング
ワイヤ３５２ｃ，３５２ｆ，３５２ｎによって、電源Ｌ
ＥＡＤ３３１ｃに接続されている。Ｃｈｉｐ Ａ２５３
のＰＡＤ３１１ｈ，３１１ｐは、各々、ボンディングワ
イヤ３５２ｈ，３５２ｐによって、電源ＬＥＡＤ３３１
ａ，３３１ｂに接続されている。
【０１２９】図１３の半導体集積回路装置では、電源Ｌ
ＥＡＤ３３１ｃはＣｈｉｐ Ａ２５３の周囲に沿って延
在する部分のみを有するが、電源ＬＥＡＤ３３１ｃの両
端部から半導体集積回路装置の外側に向けてその他のＬ
ＥＡＤに沿って延在する２つの部分を更に有するもので
もよい。また、Ｃｈｉｐ Ａ２５３の周囲に沿って延在
する部分を含むもうひとつのＬＥＡＤを更に設けて、電
源ＬＥＡＤ３３１ｃを電源電圧用のＬＥＡＤ（ＶＤＤ）
として使用し、もうひとつのＬＥＡＤをグランド用のＬ
ＥＡＤ（ＧＮＤ）として使用するようにしてもよい。
【０１３０】次に動作について説明する。Ｃｈｉｐ Ａ
２５３のＰＡＤ３１１ａ，３１１ｂ，３１１ｄ，３１１
ｅ，３１１ｇ，３１１ｊ，３１１ｍ、およびＣｈｉｐ
Ｂ２５４のＰＡＤ３１２ｈ，３１２ｉは、各々、信号用
のＬＥＡＤ３２１ａ，３２１ｂ，３２１ｄ，３２１ｅ，
３２１ｇ，３２１ｆ，３２１ｃ，３２１ｈ，３２１ｉに
接続されているので、これらのＰＡＤとＬＥＡＤとの間
では信号の伝達が行われる。ＰＡＤ３１１ｃ，３１１
ｆ，３１１ｎは、電源ＬＥＡＤ３３１ｃに接続されてい
て、電源ＬＥＡＤ３３１ｃは外部の電源に接続された電
源ＬＥＡＤ３３１ａ，３３１ｂに接続されているので、
これらのＰＡＤには電源電圧が供給される。ＰＡＤ３１
１ｈ，３１１ｐは、各々、外部の電源に接続された電源
ＬＥＡＤ３３１ａ，３３１ｂに接続されているので、こ
れらのＰＡＤには電源電圧が供給される。
【０１３１】以上のように、この実施の形態９の半導体
集積回路装置９は、複数のＰＡＤ（ＰＡＤ３１１ａ〜３
１１ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐ，３
１２ｈ，３１２ｉ）を備えた半導体集積回路チップ（Ｃ
ｈｉｐ Ａ２５３、ＣｈｉｐＢ２５４）と、半導体集積
回路チップ（Ｃｈｉｐ Ａ２５３、Ｃｈｉｐ Ｂ２５
４）の配列の周囲に配置されたひとつまたは複数のＬＥ
ＡＤ（ＬＥＡＤ３２１ａ〜３２１ｉ，３３１ａ〜３３１
ｃ）と、複数のボンディングワイヤ（３５２ａ〜３５２
ｈ，３５２ｊ，３５２ｍ，３５２ｎ，３５２ｐ，３５３
ｈ，３５３ｉ，３５４ａ，３５４ｂ）とを有し、複数の
ＬＥＡＤのうちの少なくともひとつのＬＥＡＤ（ＬＥＡ
Ｄ３３１ｃ）が、複数のボンディングワイヤのうちの対
応するボンディングワイヤ（３５２ｃ，３５２ｆ，３５
２ｎ）によって、複数のＰＡＤのうちの２つ以上のＰＡ
Ｄ（ＰＡＤ３１１ｃ，３１１ｆ，３１１ｎ）に接続され
ている。
【０１３２】更に、この実施の形態９の半導体集積回路
装置９は、２つ以上のＰＡＤに接続されたＬＥＡＤ（Ｌ
ＥＡＤ３３１ｃ）が、半導体集積回路チップの配列の周
囲に沿って延在する部分を含み、２つ以上のＰＡＤに接
続されたＬＥＡＤとは別のＬＥＡＤ（ＬＥＡＤ３３１
ａ，３３１ｂ）に、ボンディングワイヤ（３５４ａ，３
５４ｂ）によって接続されている。
【０１３３】以上のように、この実施の形態９によれ
ば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡ
Ｄ（ＬＥＡＤ３３１ｃ）が、複数のボンディングワイヤ
のうちの対応するボンディングワイヤ（３５２ｃ，３５
２ｆ，３５２ｎ）によって、複数のＰＡＤのうちの２つ
以上のＰＡＤ（ＰＡＤ３１１ｃ，３１１ｆ，３１１ｎ）
に接続されるようにしたので、半導体集積回路チップ内
の複数のＰＡＤに電源を供給することが可能であるとい
う効果が得られる。
【０１３４】また、２つ以上のＰＡＤに接続されたＬＥ
ＡＤ（ＬＥＡＤ３３１ｃ）が、半導体集積回路チップの
配列の周囲に沿って延在する部分を含み、２つ以上のＰ
ＡＤに接続されたＬＥＡＤとは別のＬＥＡＤ（ＬＥＡＤ
３３１ａ，３３１ｂ）に、ボンディングワイヤ（３５４
ａ，３５４ｂ）によって接続されるようにしたので、外
部の電源に直接接続されないＬＥＡＤから複数のＰＡＤ
に電源を供給して、従来電源用のＬＥＡＤとして使用さ
れていたＬＥＡＤを信号用のＬＥＡＤとして使用するこ
とができるという効果が得られる。
【０１３５】実施の形態１０．図１４は、この発明の実
施の形態１０による半導体集積回路装置の平面図であ
る。図１５は、この実施の形態１０による半導体集積回
路装置の模式図である。図１４において、５０１は半導
体集積回路装置であり、２５５は半導体集積回路チップ
（Ｃｈｉｐ）である。３３２は、Ｃｈｉｐ２５５の配列
の周囲に配置された電源リード（ＬＥＡＤ）であり、３
３２ａは、電源ＬＥＡＤ３３２の外向きに延在する部分
であり、３３２ｂ，３３２ｃは、電源ＬＥＡＤ３３２の
Ｃｈｉｐ２５５の配列の周囲に沿って延在する部分であ
る。３７０ｊ，３７０ｋ，３７０ｐ，３７０ｕ〜３７０
ｘは、Ｃｈｉｐ２５５のパッド（ＰＡＤ）である。３５
５ｕ〜３５５ｘはボンディングワイヤである。３０２
ｊ，３０２ｋ，３０２ｐ，３０２ｕ〜３０２ｘは、Ｃｈ
ｉｐ ２５５のチップ内配線である。２９２は内部に直
流電源（図示されていない）を備えた電流計である。４
００はセレクタであり、４１０はレジスタである。図１
５において、４２０ａは、ＰＡＤ３７０ｕとＰＡＤ３７
０ｖの間の抵抗値を表す抵抗であり、４２０ｂは、ＰＡ
Ｄ３７０ｖとＰＡＤ３７０ｗの間の抵抗値を表す抵抗で
あり、４２０ｃは、ＰＡＤ３７０ｗとＰＡＤ３７０ｕの
間の抵抗値を表す抵抗である。
【０１３６】次に接続について説明する。ＰＡＤ３７０
ｕ，３７０ｖ，３７０ｗ，３７０ｘは、各々、ボンディ
ングワイヤ３５５ｕ，３５５ｖ，３５５ｗ，３５５ｘに
よって、電源ＬＥＡＤ３３２に接続されている。ＰＡＤ
３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘは、各々、チ
ップ内配線３０２ｕ，３０２ｖ，３０２ｗ，３０２ｘに
よって、セレクタ４００に接続されている。ＰＡＤ３７
０ｊ，３７０ｋは電流計２９２に接続されている。ＰＡ
Ｄ３７０ｊ，３７０ｋは、各々、チップ内配線３０２
ｊ，３０２ｋによってセレクタ４００に接続されてい
る。ＰＡＤ３７０ｐはチップ内配線３０２ｐによってレ
ジスタ４１０に接続されている。
【０１３７】図１４の半導体集積回路装置では、電源Ｌ
ＥＡＤ３３２に加えてもうひとつのＬＥＡＤを設けて、
電源ＬＥＡＤ３３２を電源電圧用のＬＥＡＤ（ＶＤＤ）
として使用し、もうひとつのＬＥＡＤをグランド用のＬ
ＥＡＤ（ＧＮＤ）として使用するようにしてもよい。
【０１３８】次に動作について説明する。Ｃｈｉｐ２５
５のＰＡＤ３７０ｕ〜３７０ｘは電源ＬＥＡＤ３２２に
接続されているので、これらのＰＡＤには電源電圧が供
給される。ＰＡＤ３７０ｐはレジスタ４１０に接続され
ているので、ＰＡＤ３７０ｐから入力された選択データ
がレジスタ４１０に入力されて記憶される。電流計２９
２が接続されたＰＡＤ３７０ｊおよび３７０ｋは、各
々、チップ内配線３０２ｊおよびチップ内配線３０２ｋ
によってセレクタ４００に接続されているので、レジス
タ４１０に記憶された選択データに基づいてセレクタ４
００が選択したＰＡＤ３７０ｕ〜３７０ｘのうちの２つ
のＰＡＤの間を流れる電流が、電流計２９２によって測
定される。
【０１３９】この実施の形態１０での接続テストは以下
のようにして行われる。図１５に示すように、ＰＡＤ３
７０ｕ，３７０ｖ，３７０ｗの３つのＰＡＤの間の接続
テストを行う場合について説明する。セレクタ４００
は、レジスタ４１０に記憶された選択データに基づい
て、例えばＰＡＤ３７０ｕとＰＡＤ３７０ｖを選択し
て、ＰＡＤ３７０ｕが接続されたチップ内配線３０２ｕ
をチップ内配線３０２ｋに接続し、ＰＡＤ３７０ｖが接
続されたチップ内配線３０２ｖをチップ内配線３０２ｊ
に接続する。これにより、電流計２９２は、ＰＡＤ３７
０ｕおよびＰＡＤ３７０ｖに接続されて、ＰＡＤ３７０
ｕおよびＰＡＤ３７０ｖ間の抵抗値（抵抗４２０ａが表
す値）に応じた電流値が測定される。したがって、ＰＡ
Ｄ３７０ｕおよびＰＡＤ３７０ｖが、各々、ボンディン
グワイヤ３５５ｕおよびボンディングワイヤ３５５ｖに
よって電源ＬＥＡＤ３３２に接続されている場合の電流
値を正常な値として、この正常な値よりも相対的に電流
値が低い場合をＰＡＤ３７０ｕおよびＰＡＤ３７０ｖ間
の接続が切断されていると判定することにより、接続テ
ストが行われる。セレクタ４００によってその他のＰＡ
Ｄの組み合わせが選択された場合も同様に接続テストが
行われる。
【０１４０】以上のように、この実施の形態１０の半導
体集積回路装置５０１は、複数のＰＡＤ（ＰＡＤ３７０
ｊ，３７０ｋ，３７０ｐ，３７０ｕ〜３７０ｘ）を備え
た半導体集積回路チップ（Ｃｈｉｐ２５５）と、半導体
集積回路チップ（Ｃｈｉｐ２５５）の配列の周囲に配置
されたひとつまたは複数のＬＥＡＤ（電源ＬＥＡＤ３３
２）と、複数のボンディングワイヤ（ボンディングワイ
ヤ３５５ｕ〜３５５ｘ）とを有し、複数のＬＥＡＤのう
ちの少なくともひとつのＬＥＡＤ（電源ＬＥＡＤ３３
２）が、複数のボンディングワイヤのうちの対応するボ
ンディングワイヤ（ボンディングワイヤ３５５ｕ〜３５
５ｘ）によって、複数のＰＡＤのうちの２つ以上のＰＡ
Ｄ（ＰＡＤ３７０ｕ，３７０ｖ，３７０ｗ，３７０ｘ）
に接続されている。
【０１４１】更に、この実施の形態１０の半導体集積回
路装置５０１は、２つ以上のＰＡＤに接続されたＬＥＡ
Ｄ（電源ＬＥＡＤ３３２）が、半導体集積回路チップ
（Ｃｈｉｐ２５５）の配列の周囲に沿って延在する部分
（３３２ｂ，３３２ｃ）を含む。
【０１４２】更に、この実施の形態１０の半導体集積回
路装置５０１は、半導体集積回路チップ（Ｃｈｉｐ２５
５）が、ひとつのＬＥＡＤに接続された２つ以上のＰＡ
Ｄ（ＰＡＤ３７０ｕ〜３７０ｘ）の各々の間の電流を測
定して各ＰＡＤ間を接続するボンディングワイヤ（３５
５ｕ〜３５５ｘ）の接続テストを行うためのＰＡＤ（Ｐ
ＡＤ３７０ｊ，３７０ｋ）を含む。
【０１４３】更に、この実施の形態１０の半導体集積回
路装置５０１は、半導体集積回路チップ（Ｃｈｉｐ２５
５）が、測定される２つのＰＡＤを選択するためのセレ
クタ（４００）を更に有する。
【０１４４】以上のように、この実施の形態１０によれ
ば、複数のＬＥＡＤのうちの少なくともひとつのＬＥＡ
Ｄ（電源ＬＥＡＤ３３２）が、複数のボンディングワイ
ヤのうちの対応するボンディングワイヤ（ボンディング
ワイヤ３５５ｕ〜３５５ｘ）によって、複数のＰＡＤの
うちの２つ以上のＰＡＤ（ＰＡＤ３７０ｕ，３７０ｖ，
３７０ｗ，３７０ｘ）に接続されるようにしたので、半
導体集積回路チップ内の複数のＰＡＤに電源を供給する
ことが可能であるという効果が得られる。
【０１４５】また、２つ以上のＰＡＤに接続されたＬＥ
ＡＤ（電源ＬＥＡＤ３３２）が、半導体集積回路チップ
（Ｃｈｉｐ２５５）の配列の周囲に沿って延在する部分
（３３２ｂ，３３２ｃ）を含むようにしたので、半導体
集積回路チップ周辺のどの方向からでも、複数のＰＡＤ
に電源およびグランドを容易に接続できるという効果が
得られる。
【０１４６】また、半導体集積回路チップ（Ｃｈｉｐ２
５５）が、ひとつのＬＥＡＤに接続された２つ以上のＰ
ＡＤ（ＰＡＤ３７０ｕ〜３７０ｘ）の各々の間の電流を
測定して各ＰＡＤ間を接続するボンディングワイヤ（３
５５ｕ〜３５５ｘ）の接続テストを行うためのＰＡＤ
（ＰＡＤ３７０ｊ，３７０ｋ）を含むようにしたので、
各ＰＡＤがボンディングワイヤによってＬＥＡＤに接続
されているか否かの接続テストを行うことができる効果
が得られる。
【０１４７】また、半導体集積回路チップ（Ｃｈｉｐ２
５５）が、測定される２つのＰＡＤを選択するためのセ
レクタ（４００）を更に有するので、接続テストを行う
ＰＡＤを選択して電流の測定を行うことができる効果が
得られる。
【０１４８】実施の形態１１．図１６は、この発明の実
施の形態１１による半導体集積回路装置の平面図であ
る。図１６において、５０２は半導体集積回路装置であ
り、２５６は半導体集積回路チップ（Ｃｈｉｐ）であ
る。４３０ａ〜４３０ｃはＣｈｉｐ２５６のパッド（Ｐ
ＡＤ）であり、４８０ａ，４８０ｂ，４８１ａ〜４８１
ｅはチップ内配線である。４４０ａ〜４４０ｄは、温度
センサーをなすダイオードである。４０１はセレクタで
あり、４５０は電圧計である。４６０はグランド（ＧＮ
Ｄ）である。
【０１４９】次に接続について説明する。ダイオード４
４０ａ〜４４０ｄは直列接続されていて、ダイオード４
４０ａのアノード、ダイオード４４０ｂのアノード、ダ
イオード４４０ｃのアノード、ダイオード４４０ｄのア
ノード、およびダイオード４４０ｄのカソードは、各
々、チップ内配線４８１ａ，４８１ｂ，４８１ｃ，４８
１ｄ，４８１ｅによってセレクタ４０１に接続されてい
る。ダイオード４４０ａのアノードはＰＡＤ４３０ｃに
も接続されていて、ダイオード４４０ｄのカソードはグ
ランド（ＧＮＤ）４６０にも接続されている。ＰＡＤ４
３０ｃには直列接続されたダイオード４４０ａ〜４４０
ｄに電流を流すための外部電源（図示されていない）が
接続される。図１６に示すように、直列接続されたダイ
オード４４０ａ〜４４０ｄは、Ｃｈｉｐ２５６の平面上
の一方向に沿って直線状に配置されている。セレクタ４
０１はチップ内配線４８０ａおよびチップ内配線４８０
ｂによって、ＰＡＤ４３０ａおよびＰＡＤ４３０ｂに接
続されていて、ＰＡＤ４３０ａおよびＰＡＤ４３０ｂ間
には電圧計４５０が接続されている。セレクタ４０１に
はレジスタ（図示されていない）が接続されていて、こ
のレジスタにはＰＡＤ（図示されていない）が接続され
ている。
【０１５０】次に動作について説明する。セレクタ４０
１はレジスタ（図示されていない）に記憶された選択デ
ータに基づいて、ダイオード４４０ａ〜４４０ｄのいず
れかひとつのダイオードを選択するために、チップ内配
線４８１ａ〜４８１ｅのうちの一組のチップ内配線を、
ＰＡＤ４３０ａおよびＰＡＤ４３０ｂに接続されたチッ
プ内配線４８０ａおよびチップ内配線４８０ｂに接続す
る。電圧計４５０は、セレクタ４０１を介してＰＡＤ４
３０ａおよびＰＡＤ４３０ｂに接続された一組のチップ
内配線が接続されたダイオードのアノード・カソード間
の電圧を測定する。電圧計４５０によって測定された電
圧から、セレクタ４０１によって選択されたダイオード
が配置された場所のＣｈｉｐ２５６の温度を知ることが
できる。セレクタ４０１は、レジスタ（図示されていな
い）に記憶された選択データに基づいて、ダイオード４
４０ａ〜４４０ｄのうちの連続して接続された２つ以上
のダイオードを選択して、これら連続して接続された２
つ以上のダイオードの全体の電圧を電圧計４５０で測定
することもできる。
【０１５１】以上のように、この実施の形態１１の半導
体集積回路装置５０２は、複数のＰＡＤ（ＰＡＤ４３０
ａ〜４３０ｃ）を備えた半導体集積回路チップ（Ｃｈｉ
ｐ２５６）と、半導体集積回路チップ（Ｃｈｉｐ２５
６）内の温度分布を測定するための複数の温度センサー
（４４０ａ〜４４０ｄ）とを有する。
【０１５２】更に、この実施の形態１１の半導体集積回
路装置５０２は、複数の温度センサー（４４０ａ〜４４
０ｄ）が、直列接続された複数の温度センサーからなる
列として半導体集積回路チップ内に配置されている。
【０１５３】更に、この実施の形態１１の半導体集積回
路装置５０２は、半導体集積回路チップ（Ｃｈｉｐ２５
６）が、温度センサー（４４０ａ〜４４０ｄ）を選択す
るためのセレクタ（４０１）を更に有する。
【０１５４】以上のように、この実施の形態１１によれ
ば、半導体集積回路チップ（Ｃｈｉｐ２５６）内の温度
分布を測定するための複数の温度センサー（４４０ａ〜
４４０ｄ）を有するので、半導体集積回路チップ（Ｃｈ
ｉｐ２５６）内の温度分布を知ることで、半導体集積回
路チップ（Ｃｈｉｐ２５６）内の温度分布の想定をして
半導体集積回路チップのサイズを縮小化することができ
る効果が得られる。
【０１５５】また、複数の温度センサー（４４０ａ〜４
４０ｄ）が、直列接続された複数の温度センサーからな
る列として半導体集積回路チップ内に配置されているの
で、温度センサーからなる列に沿った場所の温度分布を
知ることができる効果が得られる。
【０１５６】また、半導体集積回路チップ（Ｃｈｉｐ２
５６）が、温度センサー（４４０ａ〜４４０ｄ）を選択
するためのセレクタ（４０１）を更に有するので、各温
度センサーが配置された場所の温度を測定できる効果が
得られる。
【０１５７】実施の形態１２．図１７は、この発明の実
施の形態１２による半導体集積回路装置の平面図であ
る。図１７において、５０３は半導体集積回路装置であ
り、２５７は半導体集積回路チップ（Ｃｈｉｐ）であ
る。４３１ａ〜４３１ｃはＣｈｉｐ２５７のパッド（Ｐ
ＡＤ）であり、４８２ａ，４８２ｂ，４８３ａ〜４８１
ｅ，４８４ａ〜４８４ｃ，４８５ａ〜４８５ｃ，４８６
はチップ内配線である。４４１ａ〜４４１ｄ，４４２ａ
〜４４２ｄ，４４３ａ〜４４３ｄは、温度センサーをな
すダイオードである。４０２はセレクタであり、４５１
は電圧計である。４６１ａ〜４６１ｃはグランド（ＧＮ
Ｄ）である。４７０はスイッチである。
【０１５８】次に接続について説明する。ダイオード４
４１ａ〜４４１ｄは直列接続されていて、ダイオード４
４１ａのアノード、ダイオード４４１ｂのアノード、ダ
イオード４４１ｃのアノード、ダイオード４４１ｄのア
ノード、およびダイオード４４１ｄのカソードは、各
々、チップ内配線４８３ａ，４８３ｂ，４８３ｃ，４８
３ｄ，４８３ｅによってセレクタ４０２に接続されてい
る。ダイオード４４２ａ〜４４２ｄ、およびダイオード
４４３ａ〜４４３ｄは、各々、直列接続されていて、ダ
イオード４４１ａ〜４４１ｄと同様にセレクタ４０２に
接続されている。ダイオード４４１ａのアノードはチッ
プ内配線４８４ａによってスイッチ４７０にも接続され
ていて、ダイオード４４１ｄのカソードはチップ内配線
４８５ａによってグランド（ＧＮＤ）４６１ａにも接続
されている。ダイオード４４２ａのアノードはチップ内
配線４８４ｂによってスイッチ４７０にも接続されてい
て、ダイオード４４２ｄのカソードはチップ内配線４８
５ｂによってグランド（ＧＮＤ）４６１ｂにも接続され
ている。ダイオード４４３ａのアノードはチップ内配線
４８４ｃによってスイッチ４７０にも接続されていて、
ダイオード４４３ｄのカソードはチップ内配線４８５ｃ
によってグランド（ＧＮＤ）４６１ｃにも接続されてい
る。図１７に示すように、直列接続されたダイオード４
４１ａ〜４４１ｄ、直列接続されたダイオード４４２ａ
〜４４２ｄ、および直列接続されたダイオード４４３ａ
〜４４３ｄは、各々、Ｃｈｉｐ２５７の平面上の一方向
に沿って直線状に配置された複数の温度センサーからな
る列を構成し、これら複数の温度センサーからなる列
が、互いに並列接続されてＣｈｉｐ２５７の平面上の前
記一方向と直交する方向に沿って配置されている。セレ
クタ４０２はチップ内配線４８２ａおよびチップ内配線
４８２ｂによって、ＰＡＤ４３１ａおよびＰＡＤ４３１
ｂに接続されていて、ＰＡＤ４３１ａおよびＰＡＤ４３
１ｂ間には電圧計４５１が接続されている。セレクタ４
０２にはレジスタ（図示されていない）が接続されてい
て、このレジスタにはＰＡＤ（図示されていない）が接
続されている。スイッチ４７０はチップ内配線４８６に
よってＰＡＤ４３１ｃに接続されている。ＰＡＤ４３１
ｃには直列接続されたダイオード４４１ａ〜４４１ｄ，
４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄに電流を流す
ための外部電源（図示されていない）が接続される。
【０１５９】次に動作について説明する。スイッチ４７
０はレジスタ（図示されていない）に記憶された選択デ
ータに基づいて、直列接続されたダイオードからなる列
４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜
４４３ｄのいずれかひとつの列を選択するために、チッ
プ内配線４８４ａ〜４８４ｃのいずれかひとつをＰＡＤ
４３１ｃに接続する。セレクタ４０２はレジスタ（図示
されていない）に記憶された選択データに基づいて、ス
イッチ４７０によって選択された直列接続されたダイオ
ードの列のいずれかひとつのダイオードを選択するため
に、チップ内配線４８３ａ〜４８３ｅのうちの一組のチ
ップ内配線を、ＰＡＤ４３１ａおよびＰＡＤ４３１ｂに
接続されたチップ内配線４８２ａおよびチップ内配線４
８２ｂに接続する。電圧計４５１は、セレクタ４０２を
介してＰＡＤ４３１ａおよびＰＡＤ４３１ｂに接続され
た一組のチップ内配線が接続されたダイオードのアノー
ド・カソード間の電圧を測定する。電圧計４５１によっ
て測定された電圧から、セレクタ４０２によって選択さ
れたダイオードが配置された場所のＣｈｉｐ２５７の温
度を知ることができる。セレクタ４０２は、レジスタ
（図示されていない）に記憶された選択データに基づい
て、スイッチ４７０によって選択された直列接続された
ダイオードの列の連続して接続された２つ以上のダイオ
ードを選択して、これら連続して接続された２つ以上の
ダイオードの全体の電圧を電圧計４５１で測定すること
もできる。
【０１６０】以上のように、この実施の形態１２の半導
体集積回路装置５０３は、複数のＰＡＤ（ＰＡＤ４３１
ａ〜４３１ｃ）を備えた半導体集積回路チップ（Ｃｈｉ
ｐ２５７）と、半導体集積回路チップ（Ｃｈｉｐ２５
７）内の温度分布を測定するための複数の温度センサー
（４４１ａ〜４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ
〜４４３ｄ）とを有する。
【０１６１】更に、この実施の形態１２の半導体集積回
路装置５０３は、複数の温度センサー（４４１ａ〜４４
１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）が、
直列接続された複数の温度センサーからなる列が互いに
並列接続された複数の列（４４１ａ〜４４１ｄ，４４２
ａ〜４４２ｄ，４４３ａ〜４４３ｄ）として半導体集積
回路チップ内に配置されている
【０１６２】更に、この実施の形態１２の半導体集積回
路装置５０３は、半導体集積回路チップ（Ｃｈｉｐ２５
７）が、温度センサーからなる列を選択するためのスイ
ッチ（４７０）と、各列の温度センサーを選択するため
のセレクタ（４０２）とを更に有する。
【０１６３】以上のように、この実施の形態１２によれ
ば、半導体集積回路チップ（Ｃｈｉｐ２５７）内の温度
分布を測定するための複数の温度センサー（４４１ａ〜
４４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）
を有するので、半導体集積回路チップ（Ｃｈｉｐ２５
７）内の温度分布を知ることで、半導体集積回路チップ
（Ｃｈｉｐ２５７）内の温度分布の想定をして半導体集
積回路チップのサイズを縮小化することができる効果が
得られる。
【０１６４】また、複数の温度センサー（４４１ａ〜４
４１ｄ，４４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）
が、直列接続された複数の温度センサーからなる列が互
いに並列接続された複数の列（４４１ａ〜４４１ｄ，４
４２ａ〜４４２ｄ，４４３ａ〜４４３ｄ）として半導体
集積回路チップ内に配置されているので、温度センサー
からなる列の各々の列に沿った場所の温度分布を知るこ
とができる効果が得られる。
【０１６５】また、半導体集積回路チップ（Ｃｈｉｐ２
５７）が、温度センサーからなる列を選択するためのス
イッチ（４７０）と、各列の温度センサーを選択するた
めのセレクタ（４０２）とを更に有するので、各温度セ
ンサーが配置された場所の温度を測定できる効果が得ら
れる。
【０１６６】
【発明の効果】以上のように、この発明によれば、複数
のボンディングワイヤは、一方の半導体集積回路チップ
をまたがることがないように接続されて、もう一方の半
導体集積回路チップのＰＡＤとＬＥＡＤ間の配線をする
ように構成したので、一方の半導体集積回路チップをま
たがる長いボンディングワイヤの配線をなくすことがで
き、ＰＡＤとＬＥＡＤ間のボンディングワイヤの接続を
容易かつ確実にするという効果がある。
【０１６７】この発明によれば、Ｉ／Ｆ機能を含む半導
体集積回路チップを介してもう一方の半導体集積回路チ
ップとＬＥＡＤを接続するようにしたので、一方の半導
体集積回路チップをまたがる長いボンディングワイヤの
配線をなくすことができ、もう一方の半導体集積回路チ
ップとＬＥＡＤ間の配線を交差することもできる効果が
ある。また、もう一方の半導体集積回路チップとＬＥＡ
Ｄをドライバ素子、レシーバ素子、および双方向バッフ
ァ素子を経由して接続することができる効果がある。
【０１６８】この発明によれば、Ｉ／Ｆ機能を含む半導
体集積回路チップを介してもう一方の半導体集積回路チ
ップと一方の半導体集積回路チップ、および一方の半導
体集積回路チップとＬＥＡＤを接続するようにしたの
で、一方の半導体集積回路チップをまたがる長いボンデ
ィングワイヤの配線をなくすことができ、もう一方の半
導体集積回路チップとＬＥＡＤ間の配線を交差すること
もできる効果がある。また、もう一方の半導体集積回路
チップとＬＥＡＤをドライバ素子、レシーバ素子、およ
び双方向バッファ素子を経由して接続することができる
効果がある。更に、一方の半導体集積回路チップともう
一方の半導体集積回路チップを接続する場合、および一
方の半導体集積回路チップとＬＥＡＤを接続する場合
に、Ｉ／Ｆ機能を含む半導体集積回路チップをまたがる
長いボンディングワイヤの配線をなくすことができ、一
方の半導体集積回路チップともう一方の半導体集積回路
チップ間、および一方の半導体集積回路チップとＬＥＡ
Ｄ間の配線を交差することもできる効果がある。また、
一方の半導体集積回路チップともう一方の半導体集積回
路チップ、および一方の半導体集積回路チップとＬＥＡ
Ｄをドライバ素子、レシーバ素子、および双方向バッフ
ァ素子を経由して接続することができる効果がある。
【０１６９】この発明によれば、Ｉ／Ｆ機能を含む半導
体集積回路チップの上に一方の半導体集積回路チップと
隣接して配置されたＩ／Ｆ機能を含む高さ調整半導体集
積回路チップを介してもう一方の半導体集積回路チップ
とＬＥＡＤを接続するようにしたので、もう一方の半導
体集積回路チップとＬＥＡＤを接続する場合に一方の半
導体集積回路チップをまたがる長いボンディングワイヤ
の配線をなくすことができ、またもう一方の半導体集積
回路チップとＬＥＡＤ間の配線を交差することもできる
効果がある。また、もう一方の半導体集積回路チップと
ＬＥＡＤをドライバ素子、レシーバ素子、および双方向
バッファ素子を経由して接続することができる効果があ
る。また、高さ調整半導体集積回路チップのＰＡＤをも
う一方の半導体集積回路チップのＰＡＤと同一平面に配
置されるようにしたので、ワイヤリング（配線）を容易
に行える効果がある。
【０１７０】この発明によれば、一方の半導体集積回路
チップの下に配置されたＩ／Ｆ機能を含む半導体集積回
路チップを介してもう一方の半導体集積回路チップとＬ
ＥＡＤを接続するようにしたので、もう一方の半導体集
積回路チップとＬＥＡＤを接続する場合に一方の半導体
集積回路チップをまたがる長いボンディングワイヤの配
線をなくすことができ、またもう一方の半導体集積回路
チップとＬＥＡＤ間の配線を交差することもできる効果
がある。また、もう一方の半導体集積回路チップとＬＥ
ＡＤをドライバ素子、レシーバ素子、および双方向バッ
ファ素子を経由して接続することができる効果がある。
また、Ｉ／Ｆ機能を含む半導体集積回路チップを一方の
半導体集積回路チップの下に配置したので、ＳＩＰの半
導体集積回路全体の面積を削減できる効果がある。
【０１７１】この発明によれば、一方の半導体集積回路
チップの下を延在してもう一方の半導体集積回路チップ
に隣接した位置に達するＬＥＡＤを設けたので、一方の
半導体集積回路チップとＬＥＡＤ間のワイヤリング（配
線）を最短で行える効果がある。
【０１７２】この発明によれば、Ｉ／Ｆ機能が、配線素
子、ドライバ素子、レシーバ素子、および双方向バッフ
ァ素子の集合から選択された少なくともひとつの素子を
含むようにしたので、ＰＡＤとＬＥＡＤ間に伝達される
信号または電力に応じて、ＰＡＤとＬＥＡＤ間の配線に
適切な機能を設定できる効果がある。
【０１７３】この発明によれば、ひとつのＬＥＡＤから
２つのＰＡＤにワイヤリング（配線）したので、使用す
るＬＥＡＤの数を削減できる効果がある。
【０１７４】この発明によれば、ひとつのＬＥＡＤに接
続された２つのＰＡＤ間の電流を測定して２つのボンデ
ィングワイヤの接続テストを行うためのＰＡＤを含むよ
うにしたので、両方のＰＡＤがボンディングワイヤによ
ってＬＥＡＤに接続されているか否かの接続テストを行
うことができる効果がある。
【０１７５】この発明によれば、半導体集積回路チップ
内の電源間をボンディングワイヤで接続したので、電源
間の電源強化が可能であり、電源配線領域の面積を削減
して半導体集積回路チップの面積を削減することが可能
であるという効果がある。
【０１７６】この発明によれば、半導体集積回路チップ
内の電源間の電流を測定して電源間を接続するボンディ
ングワイヤの接続テストを行うためのＰＡＤを含むよう
にしたので、電源間がボンディングワイヤによって接続
されているか否かの接続テストを行うことができる効果
がある。
【０１７７】この発明によれば、複数のＬＥＡＤのうち
の少なくともひとつのＬＥＡＤが、複数のボンディング
ワイヤのうちの対応するボンディングワイヤによって、
複数のＰＡＤのうちの２つ以上のＰＡＤに接続されるよ
うにしたので、半導体集積回路チップ内の複数のＰＡＤ
に電源を供給することが可能であるという効果がある。
【０１７８】この発明によれば、２つ以上のＰＡＤに接
続されたＬＥＡＤが、半導体集積回路チップの配列の周
囲に沿って延在する部分を含むようにしたので、半導体
集積回路チップ周辺のどの方向からでも、複数のＰＡＤ
に電源およびグランドを容易に接続できるという効果が
ある。
【０１７９】この発明によれば、２つ以上のＰＡＤに接
続されたＬＥＡＤが、半導体集積回路チップの配列の周
囲に沿って延在する部分を含み、２つ以上のＰＡＤに接
続されたＬＥＡＤとは別のＬＥＡＤに、ボンディングワ
イヤによって接続されるようにしたので、外部の電源に
直接接続されないＬＥＡＤから複数のＰＡＤに電源を供
給して、従来電源用のＬＥＡＤとして使用されていたＬ
ＥＡＤを信号用のＬＥＡＤとして使用することができる
という効果がある。
【０１８０】この発明によれば、２つ以上のＰＡＤに接
続されたＬＥＡＤが、半導体集積回路チップの配列の周
囲に沿って延在する部分を含むようにしたので、半導体
集積回路チップ周辺のどの方向からでも、複数のＰＡＤ
に電源およびグランドを容易に接続できるという効果が
ある。
【０１８１】この発明によれば、半導体集積回路チップ
が、ひとつのＬＥＡＤに接続された２つ以上のＰＡＤの
各々の間の電流を測定して各ＰＡＤ間を接続するボンデ
ィングワイヤの接続テストを行うためのＰＡＤを含むよ
うにしたので、各ＰＡＤがボンディングワイヤによって
ＬＥＡＤに接続されているか否かの接続テストを行うこ
とができる効果がある。
【０１８２】この発明によれば、半導体集積回路チップ
が、測定される２つのＰＡＤを選択するためのセレクタ
を更に有するので、接続テストを行うＰＡＤを選択して
電流の測定を行うことができる効果がある。
【０１８３】この発明によれば、半導体集積回路チップ
内の温度分布を測定するための複数の温度センサーを有
するので、半導体集積回路チップ内の温度分布を知るこ
とで、半導体集積回路チップ内の温度分布の想定をして
半導体集積回路チップのサイズを縮小化することができ
る効果がある。
【０１８４】この発明によれば、複数の温度センサー
が、直列接続された複数の温度センサーからなる列とし
て半導体集積回路チップ内に配置されているので、温度
センサーからなる列に沿った場所の温度分布を知ること
ができる効果がある。
【０１８５】この発明によれば、複数の温度センサー
が、直列接続された複数の温度センサーからなる列が互
いに並列接続された複数の列として半導体集積回路チッ
プ内に配置されているので、温度センサーからなる列の
各々の列に沿った場所の温度分布を知ることができる効
果がある。
【０１８６】この発明によれば、半導体集積回路チップ
が、温度センサーを選択するためのセレクタを更に有す
るので、各温度センサーが配置された場所の温度を測定
できる効果がある。
【０１８７】この発明によれば、半導体集積回路チップ
が、温度センサーからなる列を選択するためのスイッチ
と、各列の温度センサーを選択するためのセレクタとを
更に有するので、各温度センサーが配置された場所の温
度を測定できる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１による半導体集積回
路装置の平面図である。
【図２】 この発明の実施の形態２による半導体集積回
路装置の平面図である。
【図３】 この発明の実施の形態３による半導体集積回
路装置の平面図である。
【図４】 図３の線ＩＶ−ＩＶに沿った断面図である。
【図５】 図３の線Ｖ−Ｖに沿った断面図である。
【図６】 この発明の実施の形態４による半導体集積回
路装置の平面図である。
【図７】 図６の線ＶＩＩ−ＶＩＩに沿った断面図であ
る。
【図８】 この発明の実施の形態５による半導体集積回
路装置の平面図である。
【図９】 図８の線ＩＸ−ＩＸに沿った断面図である。
【図１０】 この発明の実施の形態６による半導体集積
回路装置の平面図である。
【図１１】 この発明の実施の形態７による半導体集積
回路装置の平面図である。
【図１２】 この発明の実施の形態８による半導体集積
回路装置の平面図である。
【図１３】 この発明の実施の形態９による半導体集積
回路装置の平面図である。
【図１４】 この発明の実施の形態１０による半導体集
積回路装置の平面図である。
【図１５】 この発明の実施の形態１０による半導体集
積回路装置の模式図である。
【図１６】 この発明の実施の形態１１による半導体集
積回路装置の平面図である。
【図１７】 この発明の実施の形態１２による半導体集
積回路装置の平面図である。
【図１８】 従来のＳＩＰの半導体集積回路装置（従来
例１）の平面図である。
【図１９】 従来のＳＩＰの半導体集積回路装置（従来
例２）の平面図である。
【符号の説明】
１，２，３，４，５，６，７，８，９ 半導体集積回路
装置、１０，１１，１２，１３，１４，１５，１６ ボ
ンディングＰＡＤ、２０，２１，２２，２３，２４ Ｃ
ｈｉｐ Ａ、３０，３１，３２，３３，３４，３５ Ｃ
ｈｉｐ Ｂ、４０ａ〜４０ｅ ＰＡＤ、４１ａ〜４１ｅ
ＰＡＤ、４２ａ〜４２ｄ ＰＡＤ、５０ａ〜５０ｄ
ＬＥＡＤ、６０ａ〜６０ｅ ボンディングワイヤ、６１
ａ〜６１ｄ ボンディングワイヤ、７０ａ 配線素子、
７０ｂ ドライバ素子、７０ｃレシーバ素子、７０ｄ
双方向バッファ素子、８０，８１，８２ Ｉ／Ｆ Ｃｈ
ｉｐ、９０ａ〜９０ｄ ＰＡＤ、９１ａ〜９１ｄ ＰＡ
Ｄ、９２ａ〜９２ｅ ＰＡＤ、９３ａ〜９３ｅ ＰＡ
Ｄ、９４ａ〜９４ｅ ＰＡＤ、９５ａ〜９５ｅ ＰＡ
Ｄ、９６ａ〜９６ｄ ＰＡＤ、１００ａ〜１００ｄ Ｌ
ＥＡＤ、１１０ａ〜１１０ｄ ボンディングワイヤ、１
１１ａ〜１１１ｅ ボンディングワイヤ、１１２ａ〜１
１２ｅ ボンディングワイヤ、１１３ａ〜１１３ｄ ボ
ンディングワイヤ、１２０ａ，１２１ａ 配線素子、１
２０ｂ，１２１ｂ ドライバ素子、１２０ｃ，１２１ｃ
レシーバ素子、１２０ｄ，１２１ｄ 双方向バッファ
素子、１３０ 高さ調整用 Ｃｈｉｐ、１４０ａ〜１４
０ｊ ＰＡＤ、１４１ａ〜１４１ｊ ＰＡＤ、１４２ａ
〜１４２ｄ，１４２ｆ〜１４２ｊ ＰＡＤ、１５０ａ〜
１５０ｄ，１５０ｆ〜１５０ｊ ＬＥＡＤ、１６０ａ〜
１６０ｊ ボンディングワイヤ、１６１ａ〜１６１ｄ，
１６１ｆ〜１６１ｊ ボンディングワイヤ、１７０ａ
配線素子、１７０ｂ ドライバ素子、１７０ｃ レシー
バ素子、１７０ｄ双方向バッファ素子、１８０ａ〜１８
０ｈ ＰＡＤ、１８１ａ，１８１ｃ，１８１ｅ，１８１
ｇ，１８１ｈ ＰＡＤ、１８２ｂ，１８２ｄ，１８２ｆ
ＰＡＤ、１８３ｂ，１８３ｄ，１８３ｆ ＰＡＤ、１
８４ａ，１８４ｃ，１８４ｅ，１８４ｇ ＰＡＤ、１９
０ａ〜１９０ｇ ＬＥＡＤ、２００ａ〜２００ｈ ボン
ディングワイヤ、２０１ａ〜２０１ｇ ボンディングワ
イヤ、２１０ａ 配線素子、２１０ｂ ドライバ素子、
２１０ｃ レシーバ素子、２１０ｄ 双方向バッファ素
子、２２０ａ〜２２０ｄ ＰＡＤ、２２１ｂ ＰＡＤ、
２２２ｂ ＰＡＤ、２３０ａ〜２３０ｄ ＬＥＡＤ、２
４０ａ〜２４０ｄ ボンディングワイヤ、２４１ｂ ボ
ンディングワイヤ、２５０，２５１，２５２ Ｃｈｉ
ｐ、２５３ Ｃｈｉｐ Ａ、２５４ Ｃｈｉｐ Ｂ、２
５５，２５６，２５７ Ｃｈｉｐ、２６０ａ〜２６０ｄ
ＰＡＤ、２６１ａ〜２６１ｅ ＰＡＤ、２７０ａ〜２
７０ｄ ＬＥＡＤ、２７１ａ〜２７１ｄ ＬＥＡＤ、２
８０ａ，２８０ｂ ボンディングワイヤ、２８１ａ，２
８１ｂ ボンディングワイヤ、２９０，２９１，２９２
電流計、３００ａ，３００ｂ，３００ｃ チップ内配
線、３０１ａ〜３０１ｄ チップ内配線、３０２ｊ，３
０２ｋ，３０２ｐ，３０２ｕ，３０２ｖ，３０２ｗ，３
０２ｘ チップ内配線、３１０ａ，３１０ｂ，３１０
ｃ，３１０ｄ，３１０ｊ，３１０ｋ，３１０ｌ，３１０
ｒ，３１０ｕ，３１０ｖ，３１０ｗ ＰＡＤ、３１１ａ
〜３１１ｈ，３１１ｊ，３１１ｍ，３１１ｎ，３１１ｐ
ＰＡＤ、３１２ｈ，３１２ｉ ＰＡＤ、３２０ｋ，３
２０ｌ，３２０ｒ ＬＥＡＤ、３２１ａ〜３２１ｉ Ｌ
ＥＡＤ、３３０ａ，３３０ｂ ＶＤＤ、３３０ａ１，３
３０ｂ１外向きに延在する部分、３３０ａ２，３３０ａ
３，３３０ｂ２，３３０ｂ３ 周囲に沿って延在する部
分、３３１ａ，３３１ｂ，３３１ｃ 電源ＬＥＡＤ、３
３２ 電源ＬＥＡＤ、３３２ａ 外向きに延在する部
分、３３２ｂ，３３２ｃ 周囲に沿って延在する部分、
３４０ａ，３４０ｂ ＧＮＤ、３４０ａ１，３４０ｂ１
外向きに延在する部分、３４０ａ２，３４０ａ３，３
４０ｂ２，３４０ｂ３周囲に沿って延在する部分、３５
０ａ〜３５０ｄ，３５０ｊ〜３５０ｌ，３５０ｒ，３５
０ｕ〜３５０ｗ ボンディングワイヤ、３５１ａ，３５
１ｂ ボンディングワイヤ、３５２ａ〜３５２ｈ，３５
２ｊ，３５２ｍ，３５２ｎ，３５２ｐボンディングワイ
ヤ、３５３ｈ，３５３ｉ ボンディングワイヤ、３５４
ａ，３５４ｂ ボンディングワイヤ、３５５ｕ〜３５５
ｘ ボンディングワイヤ、３６０ａ，３６０ｂ ボンデ
ィングＰＡＤ固定用ＬＥＡＤ、３６１ａ，３６１ｂボン
ディングＰＡＤ固定用ＬＥＡＤ、３７０ｊ，３７０ｋ，
３７０ｐ，３７０ｕ〜３７０ｘ ＰＡＤ、４００，４０
１，４０２ セレクタ、４１０ レジスタ、４２０ａ
抵抗ＲＡ、４２０ｂ 抵抗ＲＢ、４２０ｃ 抵抗ＲＣ、
４３０ａ〜４３０ｃ ＰＡＤ、４３１ａ〜４３１ｃ Ｐ
ＡＤ、４４０ａ〜４４０ｄ ダイオード、４４１ａ〜４
４１ｄ ダイオード、４４２ａ〜４４２ｄ ダイオー
ド、４４３ａ〜４４３ｄ ダイオード、４５０，４５１
電圧計、４６０ ＧＮＤ、４６１ａ〜４６１ｃ ＧＮ
Ｄ、４７０ スイッチ、４８０ａ，４８０ｂ チップ内
配線、４８１ａ〜４８１ｅ チップ内配線、４８２ａ，
４８２ｂ チップ内配線、４８３ａ〜４８３ｅ チップ
内配線、４８４ａ〜４８４ｃ チップ内配線、４８５ａ
〜４８５ｃ チップ内配線、４８６ チップ内配線、５
０１，５０２，５０３ 半導体集積回路装置。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺山 文彦 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 小森谷 浩一 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F044 AA01 AA12 5J056 AA02 AA11 BB53 BB59 BB60 CC00 DD55 EE00 FF10 KK02

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 各々が複数のＰＡＤを備えた少なくとも
    ２つの半導体集積回路チップと、 上記半導体集積回路チップの配列の周囲に配置された複
    数のＬＥＡＤと、 複数のボンディングワイヤとを有し、 上記複数のボンディングワイヤは、一方の半導体集積回
    路チップをまたがることがないように接続されて、もう
    一方の集積回路半導体チップの上記ＰＡＤと上記ＬＥＡ
    Ｄ間の配線を可能にしたことを特徴とする半導体集積回
    路装置。
  2. 【請求項２】 一方の半導体集積回路チップが、もう一
    方の半導体集積回路チップとＬＥＡＤ間のＩ／Ｆ機能を
    有することを特徴とする請求項１記載の半導体集積回路
    装置。
  3. 【請求項３】 複数のＰＡＤを備えた第３の半導体集積
    回路チップを更に有し、 上記第３の半導体集積回路チップが、もう一方の半導体
    集積回路チップと一方の半導体集積回路チップ間のＩ／
    Ｆ機能と、上記一方の半導体集積回路チップとＬＥＡＤ
    間のＩ／Ｆ機能とを有することを特徴とする請求項１記
    載の半導体集積回路装置。
  4. 【請求項４】 一方の半導体集積回路チップの下に配置
    された第３の半導体集積回路チップと、 上記第３の半導体集積回路チップの上に上記一方の半導
    体集積回路チップと隣接して配置された、複数のＰＡＤ
    を備えた高さ調整半導体集積回路チップとを更に有し、 上記高さ調整半導体集積回路チップが、もう一方の半導
    体集積回路チップとＬＥＡＤ間のＩ／Ｆ機能を有し、 上記高さ調整半導体集積回路チップの上記複数のＰＡＤ
    が、もう一方の半導体集積回路チップの複数のＰＡＤと
    同一平面上に配置されていることを特徴とする請求項１
    記載の半導体集積回路装置。
  5. 【請求項５】 一方の半導体集積回路チップの下に配置
    された、複数のＰＡＤを備えたＩ／Ｆ半導体集積回路チ
    ップを更に有し、 上記Ｉ／Ｆ半導体集積回路チップが、もう一方の半導体
    集積回路チップとＬＥＡＤ間のＩ／Ｆ機能を有すること
    を特徴とする請求項１記載の半導体集積回路装置。
  6. 【請求項６】 一方の半導体集積回路チップの下を延在
    して、もう一方の半導体集積回路チップに隣接した位置
    に達するＬＥＡＤが含まれていることを特徴とする請求
    項１記載の半導体集積回路装置。
  7. 【請求項７】 Ｉ／Ｆ機能が、配線素子、ドライバ素
    子、レシーバ素子、および双方向バッファ素子の集合か
    ら選択された少なくともひとつの素子を含むことを特徴
    とする請求項２、請求項３、請求項４および請求項５の
    うちのいずれか１項記載の半導体集積回路装置。
  8. 【請求項８】 複数のＰＡＤを備えた半導体集積回路チ
    ップと、 上記半導体集積回路チップの周囲に配置された複数のＬ
    ＥＡＤと、 上記複数のＬＥＡＤのうちのひとつのＬＥＡＤを、上記
    複数のＰＡＤのうちの２つのＰＡＤに接続する２つのボ
    ンディングワイヤとを有することを特徴とする半導体集
    積回路装置。
  9. 【請求項９】 半導体集積回路チップが、 ２つのボンディングワイヤによってひとつのＬＥＡＤに
    接続された２つのＰＡＤ間の電流を測定して上記２つの
    ボンディングワイヤの接続テストを行うためのＰＡＤを
    含むことを特徴とする請求項８記載の半導体集積回路装
    置。
  10. 【請求項１０】 複数のＰＡＤを備えた半導体集積回路
    チップと、 上記半導体集積回路チップの周囲に配置された複数のＬ
    ＥＡＤと、 上記半導体集積回路チップ内の電源間を接続するボンデ
    ィングワイヤとを有することを特徴とする半導体集積回
    路装置。
  11. 【請求項１１】 半導体集積回路チップが、 上記半導体集積回路チップ内の電源間の電流を測定して
    上記電源間を接続するボンディングワイヤの接続テスト
    を行うためのＰＡＤを含むことを特徴とする請求項１０
    記載の半導体集積回路装置。
  12. 【請求項１２】 複数のＰＡＤを備えた半導体集積回路
    チップと、 上記半導体集積回路チップの配列の周囲に配置されたひ
    とつまたは複数のＬＥＡＤと、 複数のボンディングワイヤとを有し、 上記複数のＬＥＡＤのうちの少なくともひとつのＬＥＡ
    Ｄが、上記複数のボンディングワイヤのうちの対応する
    ボンディングワイヤによって、上記複数のＰＡＤのうち
    の２つ以上のＰＡＤに接続されていることを特徴とする
    半導体集積回路装置。
  13. 【請求項１３】 ２つ以上のＰＡＤに接続されたＬＥＡ
    Ｄが、 半導体集積回路チップの配列の周囲に沿って延在する部
    分を含むことを特徴とする請求項１２記載の半導体集積
    回路装置。
  14. 【請求項１４】 ２つ以上のＰＡＤに接続されたＬＥＡ
    Ｄが、 半導体集積回路チップの配列の周囲に沿って延在する部
    分を含み、 ２つ以上のＰＡＤに接続された上記ＬＥＡＤとは別のＬ
    ＥＡＤに、ボンディングワイヤによって接続されている
    ことを特徴とする請求項１２記載の半導体集積回路装
    置。
  15. 【請求項１５】 ２つ以上のＰＡＤに接続されたＬＥＡ
    Ｄが、 半導体集積回路チップの配列の周囲に沿って延在する部
    分を含むことを特徴とする請求項１２記載の半導体集積
    回路装置。
  16. 【請求項１６】 半導体集積回路チップが、 ひとつのＬＥＡＤに接続された２つ以上のＰＡＤの各々
    の間の電流を測定して各ＰＡＤ間を接続するボンディン
    グワイヤの接続テストを行うためのＰＡＤを含むことを
    特徴とする請求項１５記載の半導体集積回路装置。
  17. 【請求項１７】 半導体集積回路チップが、測定される
    ２つのＰＡＤを選択するためのセレクタを更に有するこ
    とを特徴とする請求項１６記載の半導体集積回路装置。
  18. 【請求項１８】 複数のＰＡＤを備えた半導体集積回路
    チップと、 上記半導体集積回路チップ内の温度分布を測定するため
    の複数の温度センサーとを有することを特徴とする半導
    体集積回路装置。
  19. 【請求項１９】 複数の温度センサーが、 直列接続された複数の温度センサーからなる列として半
    導体集積回路チップ内に配置されていることを特徴とす
    る請求項１８記載の半導体集積回路装置。
  20. 【請求項２０】 複数の温度センサーが、 直列接続された複数の温度センサーからなる列が互いに
    並列接続された複数の列として半導体集積回路チップ内
    に配置されていることを特徴とする請求項１８記載の半
    導体集積回路装置。
  21. 【請求項２１】 半導体集積回路チップが、温度センサ
    ーを選択するためのセレクタを更に有することを特徴と
    する請求項１９記載の半導体集積回路装置。
  22. 【請求項２２】 半導体集積回路チップが、 温度センサーからなる列を選択するためのスイッチと、 各列の温度センサーを選択するためのセレクタとを更に
    有することを特徴とする請求項２０記載の半導体集積回
    路装置。
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DE10235251A DE10235251A1 (de) 2001-12-03 2002-08-01 Integrierte Halbleiterschaltungseinrichtung
KR10-2002-0045724A KR100491234B1 (ko) 2001-12-03 2002-08-02 반도체 집적 회로 장치
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005300485A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置
JP2006049586A (ja) * 2004-08-05 2006-02-16 Matsushita Electric Ind Co Ltd 半導体装置
JP2013093483A (ja) * 2011-10-27 2013-05-16 Semiconductor Components Industries Llc 半導体装置及びその製造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4097613B2 (ja) * 2004-03-09 2008-06-11 三菱電機株式会社 半導体装置
JP4357344B2 (ja) * 2004-04-16 2009-11-04 株式会社ルネサステクノロジ 半導体装置
US7808115B2 (en) * 2004-05-03 2010-10-05 Broadcom Corporation Test circuit under pad
US20060157866A1 (en) * 2005-01-20 2006-07-20 Le Thoai T Signal redistribution using bridge layer for multichip module
US7443011B2 (en) * 2006-02-10 2008-10-28 Marvell International Technology Ltd. System and method for routing supply voltages or other signals between side-by-side die and a lead frame for system in a package (SIP) devices
USRE45029E1 (en) 2007-12-24 2014-07-22 Uniforce Tech Limited Liability Company Thermal sensors for stacked dies
JP2010010653A (ja) * 2008-05-26 2010-01-14 Panasonic Corp 回路基板、リードフレーム、半導体装置及びその製造方法
US20110108974A1 (en) * 2009-11-06 2011-05-12 Mediatek Inc. Power and signal distribution of integrated circuits
US8687378B2 (en) * 2011-10-17 2014-04-01 Murata Manufacturing Co., Ltd. High-frequency module
JP5752657B2 (ja) * 2012-09-10 2015-07-22 株式会社東芝 半導体装置
CN104637911B (zh) 2013-11-08 2019-07-05 恩智浦美国有限公司 具有路由基板的基于引线框架的半导体装置
JP6395304B2 (ja) 2013-11-13 2018-09-26 ローム株式会社 半導体装置および半導体モジュール
US20150221592A1 (en) * 2014-02-03 2015-08-06 Chetan Verma Semiconductor device with package-level decoupling capacitors formed with bond wires
US10135545B2 (en) * 2016-06-20 2018-11-20 Oclaro Japan, Inc. Optical receiver module and optical module
KR102455427B1 (ko) * 2017-12-20 2022-10-17 삼성전자주식회사 반도체 패키지 및 이의 제조 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6030152A (ja) 1983-07-28 1985-02-15 Toshiba Corp 集積回路
JPS6173359A (ja) 1984-09-18 1986-04-15 Fujitsu Ltd 半導体装置
US5096852A (en) * 1988-06-02 1992-03-17 Burr-Brown Corporation Method of making plastic encapsulated multichip hybrid integrated circuits
JP3011510B2 (ja) * 1990-12-20 2000-02-21 株式会社東芝 相互連結回路基板を有する半導体装置およびその製造方法
JPH04273451A (ja) * 1991-02-28 1992-09-29 Nippon Steel Corp 半導体装置
JP2936799B2 (ja) 1991-05-27 1999-08-23 トヨタ自動車株式会社 樹脂封止型マルチチップパッケージ
JPH05343609A (ja) 1992-06-04 1993-12-24 Nec Corp 半導体集積回路装置
JPH06151685A (ja) 1992-11-04 1994-05-31 Mitsubishi Electric Corp Ｍｃｐ半導体装置
JP2861686B2 (ja) 1992-12-02 1999-02-24 日本電気株式会社 マルチチップモジュール
JPH0783035B2 (ja) * 1993-02-01 1995-09-06 日本電気株式会社 半導体装置
US5625235A (en) * 1995-06-15 1997-04-29 National Semiconductor Corporation Multichip integrated circuit module with crossed bonding wires
US5751015A (en) * 1995-11-17 1998-05-12 Micron Technology, Inc. Semiconductor reliability test chip
JPH1032306A (ja) 1996-05-13 1998-02-03 Matsushita Electric Ind Co Ltd 半導体装置
JP2811170B2 (ja) * 1996-06-28 1998-10-15 株式会社後藤製作所 樹脂封止型半導体装置及びその製造方法
US5789816A (en) * 1996-10-04 1998-08-04 United Microelectronics Corporation Multiple-chip integrated circuit package including a dummy chip
JPH10335366A (ja) * 1997-05-30 1998-12-18 Sanyo Electric Co Ltd 半導体装置
JP3191743B2 (ja) 1997-09-30 2001-07-23 富士ゼロックス株式会社 機能変更可能な半導体装置
US6159765A (en) * 1998-03-06 2000-12-12 Microchip Technology, Incorporated Integrated circuit package having interchip bonding and method therefor
JP2000068316A (ja) * 1998-08-21 2000-03-03 Sony Corp 集積回路装置
JP2000223657A (ja) 1999-02-03 2000-08-11 Rohm Co Ltd 半導体装置およびそれに用いる半導体チップ
JP3062691B1 (ja) 1999-02-26 2000-07-12 株式会社三井ハイテック 半導体装置
US6291881B1 (en) * 1999-03-04 2001-09-18 United Microelectronics Corp. Dual silicon chip package
US6777785B1 (en) 1999-08-25 2004-08-17 Winbond Electronics Corp. Lead frame containing a master and a slave IC chips and a testing circuit embedded within the master IC chip
KR20010064907A (ko) * 1999-12-20 2001-07-11 마이클 디. 오브라이언 와이어본딩 방법 및 이를 이용한 반도체패키지
US6441501B1 (en) * 2000-09-30 2002-08-27 Siliconware Precision Industries Co., Ltd. Wire-bonded semiconductor device with improved wire arrangement scheme for minimizing abnormal wire sweep
KR20030009627A (ko) * 2001-07-23 2003-02-05 삼성전자주식회사 수평 이중 실장한 반도체 칩 패키지

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005300485A (ja) * 2004-04-16 2005-10-27 Renesas Technology Corp 半導体装置
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