JPH09207383A - 境界走査試験アーキテクチャを有するｌｅｄ印刷ヘッド及びそれに用いる駆動チップ - Google Patents

Abstract

(57)【要約】 【課題】 通常の画像データのローディング及び印刷動
作を中断せず、かつ駆動チップへの専用二次データ経路
を必要とせずに、或るレジスタに任意にアクセス可能と
する。 【解決手段】 複数の駆動ＩＣチップ等の記録素子を有
するノンインパクト印刷ヘッド。各ＩＣチップ４０は印
刷ヘッド上の各記録素子に対する電流搬送チャネル及び
ＩＣ制御手段を含む。制御手段は試験回路インタフェー
スを提供する回路を含み、インタフェースは、ａ）更新
コマンド信号の入力及び試験回路に対するクロック入力
に対する試験アクセスポート；ｂ）チップ内に試験デー
タ及び制御データを入力する試験データ入力端子；ｃ）
入力端子に接続され、そのドライバ制御用データを格納
した複数の第１レジスタ；ｄ）隣りのチップへ試験デー
タ及び制御データを出力する試験データ出力端子；ｅ）
第１レジスタ及び出力端子に接続され、出力端子からの
試験及び制御のデータを選択する選択手段を含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ノンインパクト・
プリンタ装置および記録のための方法に関し、そのプリ
ンタ装置の一部を形成している印刷ヘッドに流れるデー
タおよび他の信号を制御するための回路に関するもので
ある。

【０００２】

【従来の技術、及び、発明が解決しようとする課題】集
積回路（ＩＣ）の機能がますます増加し、そしてそのよ
うなＩＣをサポートしているボードを従来の技法によっ
て試験することがますます難しくなってきている。この
理由のために、電気電子技術者協会（ＩＥＥＥ）は、境
界走査として知られている技法によって回路ボードを試
験するための標準規格（１１４９．１）を採択した。こ
のＩＥＥＥ １１４９．１の提案は１９８８年３月に出
版されたドキュメント「ＪＴＡＧ境界走査アーキテクチ
ャ バージョン２．０（ＪＴＡＧ Ｂｏｕｎｄａｒｙ
Ｓｃａｎ Ａｒｃｈｉｔｅｃｔｕｒｅ Ｖｅｒｓｉｏｎ
２．０）」の中に記述されている、ヨーロッパおよび北
アメリカの「共同試験活動グループ（Ｊｏｉｎｔ Ｔｅ
ｓｔ Ａｃｔｉｏｎ Ｇｒｏｕｐ）」（ＪＴＡＧ）によ
って採用されている境界走査アーキテクチャと実質的に
同じである。

【０００３】ＪＴＡＧおよびＩＥＥＥの境界走査アーキ
テクチャに従って、デバイス（すなわち、集積回路）の
中の個々の境界走査セルは、直列にリンクされて境界走
査レジスタを形成する。各デバイスの試験アクセス・ポ
ート（ＴＡＰ）コントローラの制御下で、外部的に生成
された試験ベクトルＴＤＩの各ビットが次々に連続した
セルの中にシフトされる。それ以降、各「出力」セル
（すなわち、その並列出力が別のセルに対して供給され
るセル）の中のビットが各「入力」セル（すなわち、そ
の並列入力が出力セルに結合されているセル）に対して
印加される。各「入力」セルの並列入力におけるビット
は捕捉される（すなわち、そのセルの中に元々シフトさ
れていたビットの代わりに保持される）。ビットが捕捉
された後、そのビットはすべてのセルからシフトされて
出され、故障が存在しない時に作られる期待されるベク
トルの中のビットと比較される。どこか違っている箇所
があれば、それはセル間の接続が故障していることを示
している。

【０００４】米国特許第５，１２６，７５９号および米
国特許第５，２５３，９３４号の中で、印刷ヘッド上に
ある複数の各駆動ＩＣに対して制御信号および画像信号
を入力するための複数の入力線を備えている光放射ダイ
オード（ＬＥＤ）印刷ヘッドについて記述されている。
電源（Ｖ_CCおよびＶ_DD）およびグラウンドの他に、露光
クロック信号（ＥＸＰＣＬＫ）、ラッチ信号、トークン
・ビット信号、トークン・ビットをシフトするためのト
ークン・ビット・クロック信号および、駆動チップの中
でデータをラッチするための方向を決定するためのトー
クン・ビット方向信号が含まれている。上記特許の中で
記されているように、露光クロック信号は記録されるべ
きピクセルに関係付けられた画像データの複数のビット
に従って、各ＬＥＤのオン時間（変調されたパルス幅）
を制御するためのドライバによって使われる非線形のク
ロック・パルスを提供する。トークン・ビット信号は、
複数ビットのデータ信号をラッチするための特定のＬＥ
Ｄに関係付けられているラッチ・レジスタを指定するた
めに使われる。データがドライバの中のデータ・バスに
対して提供されている時、トークン・ビット、トークン
・クロック信号およびトークン・ビットの方向信号によ
って、適切な画像データが対応しているラッチ・レジス
タの中に捕捉される。その時、それぞれのデータを画像
データおよび露光クロック・パルスによって決定される
それぞれの期間の間印刷することができる。前記制御信
号の他に、各種の動作モードを検出するために駆動チッ
プに対して追加の選択信号が提供される。これらのモー
ドの中にはマルチプレックスされたデータ信号がすべて
の駆動チップに共通の２つのレジスタ（ＬＲＥＦおよび
ＧＲＥＦ）にアクセスできる２つのモードがある。これ
らのレジスタは、ドライバの電流出力レベルをバイアス
するために使われる。さらに、或る余分のチャネルの中
の駆動電流の端子を制御する「バイアス・モニタ」出力
を活性化することができるモードがある。これらの追加
の機能は、すべて同じ線上で時間的にシリアルにアクセ
スされる。この同じ線上に画像データを渡すノーマル動
作は、定義された動作モードのうちの１つであるので、
ノーマル動作時、すなわち、画像データがその信号線上
で渡されている時にはこれらの他の機能のモードにアク
セスすることが禁止される。

【０００５】通常の画像データのローディング及び印刷
の動作を中断することなしに、そして、駆動チップへの
専用の二次データ経路を必要とせずに、任意の時に、或
るレジスタ、例えば、ＬＲＥＦ及びＧＲＥＦレジスタに
アクセスできることが望ましい。また、駆動チップに対
する境界走査などの標準のＩＥＥＥ１１４９．１の試験
性機能を提供しながら、専用の二次データ経路を必要と
せずに駆動チップ上の追加の制御機能にアクセスできる
ことも望ましい。また、現在のピクセルラインを記録し
ている間に、その次のピクセルラインの記録を制御する
ために制御データを使うことができるように、印刷に影
響せずに駆動チップに対してその制御機能のための制御
データを提供できることも望ましい。

【０００６】

【課題を解決するための手段】本発明の１つの態様に従
って、複数の記録素子を有するノンインパクト印刷ヘッ
ドで使うための駆動ＩＣチップが提供され、前記駆動Ｉ
Ｃチップが、印刷ヘッド上のそれぞれの記録素子に対し
て電流を流すように動作することができる複数の電流搬
送チャネルを含んでいる駆動手段と；その駆動手段の動
作を制御するための制御手段とを備えてなり；その制御
手段が試験回路インタフェースを提供するための回路手
段を含んでいて、その試験回路インタフェースが（ａ）
前記試験回路に対して更新コマンド信号の入力およびク
ロック入力のための試験アクセス・ポートと；（ｂ）試
験データおよび制御データを前記チップに入力するため
の試験データ入力端子と；（ｃ）試験データ入力端子に
接続されている複数の第１レジスタがあって、前記第１
レジスタの少なくとも１つが駆動手段の動作を制御する
ための制御データを記憶している、複数の第１レジスタ
と；（ｄ）試験データおよび制御データを前記チップか
ら隣のチップへ出力するための試験データ出力端子と；
（ｅ）前記試験データ出力端子からの出力のために試験
データおよび制御データを選択するための、前記第１レ
ジスタおよび前記試験データ出力端子に接続されている
選択手段とを含んでいる。

【０００７】本発明の他の態様に従って、記録素子と；
記録のために、前記記録素子を駆動するための電流を生
成するための集積回路駆動手段とを備えてなる印刷ヘッ
ドが提供され、前記駆動手段は、前記記録素子によって
現在のピクセルを記録するための第１の画像データを記
憶するための手段と、次のピクセルを記録するための第
２の画像データを記憶するための手段とを含み；その駆
動手段はそのドライバ上の接続性を試験するための境界
走査アーキテクチャを有するレジスタ手段を含んでいる
試験回路手段を含み、その試験回路手段はデータ入力端
子とデータ出力端子とを含んでいて；そのレジスタ手段
は非試験モードにおいて駆動手段の動作のための制御機
能を決定するための画像データ以外の制御データを記憶
するための手段を含み、前記レジスタ手段に、第２の画
像データのローディングおよび第１のデータの印刷中
に、その第１の画像データの印刷中にドライバの前記制
御機能に影響することなしに、新しい制御データを記憶
するための手段と；前記第１のデータの記録の後に、新
しい制御データに従って前記第２の画像データを記録す
るための前記機能の制御に影響するように前記制御機能
を更新する信号を提供するための手段とを備えている。

【０００８】本発明のさらにもう１つの態様に従って、
複数の記録素子を使っているノンインパクト印刷の方法
が提供される。その方法は現在のピクセルラインを記録
するためのそれぞれの記録素子に対して電流を流すため
に動作することができる複数の電流搬送チャネルを選択
的に励起するステップと；そのチャネルの電流の動作を
制御するステップとを含み；その制御ステップが（ａ）
前記試験回路に対する更新コマンド信号およびクロック
入力を受信するための試験アクセス・ポートを含んでい
る、試験回路インタフェースを提供するステップと；
（ｂ）その次のピクセルを記録するためのチャネルの電
流に影響することなしに現在のピクセルラインを記録す
るために記録素子の動作中にその試験データ入力端子に
接続されている複数の第１レジスタ・セルに、次のピク
セルのラインを記録するためにチャネルの電流を制御す
るために新しい制御データを入力するステップとを含ん
でいる。

【０００９】本発明のさらにもう１つの態様において
は、複数の記録素子と；記録のためにそれぞれの記録素
子を駆動するための電流を生成するための複数の集積回
路の駆動手段とを備えてなる印刷ヘッドが提供され、各
集積回路駆動手段はそれぞれの記録素子によって現在の
ピクセルを記録するための第１の画像データを記憶する
ための手段と、次のピクセルを記録するために第２の画
像データを記憶するための手段と；ドライバについての
接続性を試験するためのレジスタ手段を含んでいる試験
回路手段とを含んでいて、その試験回路手段はデータ入
力端子および試験データ出力端子を含んでいて、レジス
タ手段は非試験モードにおいて駆動手段の動作に対する
制御機能を決定するための、画像データ以外の制御デー
タを記憶するための手段を含んでいる。

【００１０】

【発明の実施の形態】本発明の上記、および他の目的お
よび機能は、付属図面を参照して以下の説明から明らか
となる。図１は、ＬＥＤチップのアレー上に形成された
ＬＥＤを駆動するための複数の駆動チップを含む、本発
明による印刷ヘッドのブロック図；図２は、モジュール
構造による図１の印刷ヘッドを示す、図１のインタフェ
ース・ボードおよび印刷ヘッドの印刷部分のレイアウト
図；図３はインタフェース・ボードおよび図１の印刷ヘ
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図；図４は、図
２のインタフェース・ボード上の信号のいくつかをさら
に詳細に示した回路図；図５は、本発明による駆動チッ
プ上に提供されている回路の一部分のブロック図；図６
および図７−図９は図５の駆動チップの電流駆動部分の
回路図；図１０は、従来の技術において知られている境
界走査レジスタの概念図；図１１は、既知の境界走査レ
ジスタのセルの動作を示している図；図１２は、従来の
技術において知られているような境界走査レジスタの中
のセルとしての動作に適している回路の一つの形式のブ
ロック図形式での一例；図１３は集積回路上の素子の接
続性を試験するためのＩＥＥＥ １１４９．１のアーキ
テクチャの既知の回路を示しているブロック図；図１４
は、本発明に従って実装されているＩＥＥＥ １１４
９．１のアーキテクチャを示す、図５の駆動チップの一
部分を示しているブロック図；図１５は、画像データを
ラッチするために使われているトークン信号のトークン
方向自動センシングを提供する、図５の駆動チップ上で
使われている回路の略図；図１６は、ＬＥＤチップ・ア
レー上のそれぞれの記録素子にそれぞれのすべての駆動
チャネルが接続されている場合を示す、図５の駆動チッ
プを示している印刷ヘッドの略図；図１７は、いくつか
の駆動チャネルが使われていない、低解像度のＬＥＤチ
ップ・アレーで使われている同じ駆動チップを示してい
る印刷ヘッドの略図；図１８は、不使用の駆動チャネル
には画像データがラッチされないようにする、トークン
のスキップ機能を備えるための図５の駆動チップ上で使
われる回路の略図；図１９は、ＩＥＥＥ １１４９．１
タイプのセルに関係付けられている追加の信号線を示
す、図１５に示されている回路の一部分の略図；図２０
は、ＪＴＡＧアーキテクチャ型の６個の駆動チップの直
列接続を示す略図；図２１−図２３は、図１４に示され
ている特定のデータ・レジスタにロードするためのＴＡ
Ｐコントローラに対する信号入力を示しているタイミン
グ図である。

【００１１】以下の説明においては、本発明を形成して
いる１つまたはそれ以上の典型的な実施形態に関する詳
細が示される。本明細書で特には示されていないか、あ
るいは記述されていない装置および／または回路は、従
来技術において知られているものの中から選択すること
ができる。

【００１２】この分野の技術において知られているよう
に、ＬＥＤの印刷ヘッドはチップ・アレーの形に作られ
た単独のＬＥＤラインを含んでいる。各アレーは、例え
ば、６００ドット／インチ（ＤＰＩ）（２３．６２ドッ
ト／ｍｍ）の分解能において、例えば１９２個のＬＥＤ
を含み、あるいは、４００ＤＰＩ（１５．７５ドット／
ｍｍ）において１２８個のＬＥＤを、あるいは３００Ｄ
ＰＩ（１１．８１ドット／ｍｍ）において９６個のＬＥ
Ｄを含んでいる。図１から分かるように、アレー３１
は、数千個のＬＥＤ３０の単独ラインが提供されるよう
に印刷ヘッド２０上で端から端へマウントされている。
駆動ＩＣチップ４０は、このＬＥＤのラインの片側また
は両側に取り付けることができ、そして、これらの駆動
ＩＣチップはピクセル（画素）記録期間の間にどのＬＥ
Ｄがオンにされるべきか、すなわち、照明されるべきか
を決定するためのデータ信号を扱うため、およびオンに
されるＬＥＤに対して駆動電流を提供するための回路を
含んでいる。一つの代表的な応用においては、二つの駆
動チップが一つのチップ・アレー上の１２８個のＬＥＤ
を駆動するための回路を含んでいる。これらの駆動チッ
プのうちの一つは６４個の奇数番号のＬＥＤを駆動する
ために使われ、他のチップは、６４個の偶数番号のＬＥ
Ｄを駆動するために使われる。並列の信号搬送線３３−
３９が、印刷ヘッドの動作を制御するために論理制御ユ
ニットおよび電源からの信号を伝えるために設けられて
いる。

【００１３】図２を参照すると、印刷ヘッドは米国特許
第５，３１７，３４４号の中で記述されているように、
モジュール上にマウントされている駆動チップおよびＬ
ＥＤチップ・アレーを備えることができる。この特許の
内容は、参照によって本明細書に組み込まれている。こ
の特許の中で、ＬＥＤ印刷ヘッドは、金属または金属コ
ートされたセラミックのタイルを備えており、その上に
複数の駆動チップ（４０）およびＬＥＤチップ・アレー
（３１）が支持されている。一対のスプレッダ・ボード
（ＳＢ）が駆動チップの外側に用意されており、それら
が接続される各種の駆動チップに対して信号を分配する
ために設けられている。隣接しているモジュール上のス
プレッダ・ボードは、そのタイルのエッジの近くにある
ボンド・パッドおよびワイヤー・パッドによってデージ
ー・チェーンに接続されている。ＬＥＤアレーおよび駆
動チップは、スプレッダ・ボード上に取り付けられても
よい。

【００１４】モジュール構造によって、印刷ヘッドの支
持構造またはベース上にマウントする前に、モジュール
の別々のアッセンブリおよび試験が可能である。しか
し、モジュール構造は、一例に過ぎず、本発明に従っ
て、印刷ヘッドはモジュール構造でなくても組み立てる
ことができる。また、印刷ヘッドに付随しているものと
してインタフェース・ボードがある。ここで図２、図３
および図４を参照すると、インタフェース・ボード（２
１）は、３２Ｋ×８のフラッシュ・メモリ（４１）（電
気的に消去可能なＰＲＯＭ）、アナログ−ディジタル変
換器（５１）（ＡＤＣ）、フラッシュ・メモリとの間で
データの読み書きを制御し、ＡＤＣの動作を制御するた
めの制御チップ（５２）、コネクタおよび終端回路網お
よび、各種の他のリードおよび、例えば、抵抗、コンデ
ンサ、および基準電源など、インタフェース・ボードを
含んでいる回路ボード上に取り付けられている特定のコ
ンポーネントをイネーブルするためによく知られている
コンポーネントを含んでいる。ここで図５を参照する
と、関係付けられているＬＥＤチップ・アレー上の６４
個の対応しているＬＥＤを選択的に駆動するための、６
４個のチャネルにパルス幅変調の電流を生成することを
第一の機能とする駆動ＩＣチップ（４０）の機能部分の
略図が示されている。これらの各チャネルは、この例で
は６ビットの画像データを記憶するためのデータ・ラッ
チ・レジスタ２４を含んでおり、そのデータは、グレイ
・レベルのデータ信号の補正された画像データ信号を表
し、この信号はこの印刷ヘッド上のＬＥＤの非一様性に
対して補正されている。補正前のグレイ・レベル・デー
タ信号は、１、２または４個のビットを使ってピクセル
のグレイ・レベルを定義することができる。

【００１５】コンピュータ、ワード・プロセッサ、イメ
ージ・スキャナまたは、他のディジタル化された画像デ
ータのソース（図示せず）などのデータ・ソースはラス
タ画像プロセッサを含むことができるデータ・プロセッ
サ（図示せず）に対して画像データ信号を提供する。デ
ータ・プロセッサは、マーキング・エンジン・コントロ
ーラ（ＭＥＣ）（５０）からのクロック・パルスの制御
下で、印刷ヘッドへ供給されるラスタ化されたデータ出
力および制御信号を含んでいる複数の出力を提供する。
さらに、ＭＥＣ（５０）は信号線１７を経由して露光ク
ロック・パルスをダウン／アップ・カウンタ１８（図
５）に提供し、そのカウンタはＭＥＣからの信号によっ
てイネーブルされると、そのクロック・パルスをカウン
トし、複数の信号線を備えている出力においてそのカウ
ンタの状態のディジタル信号表現を提供する。通常、そ
のようなカウンタは、そのカウントの最下位ビットを表
している１本の信号線、およびそれより上位の他のビッ
トを表している線を備えている。米国特許第４，７５
０，０１０号の中で、エイヤーズ（Ａｙｅｒｓ）他の名
前で完全に記述される技法（その内容はこの参照によっ
て本明細書に組み込まれている）に従って、カウンタ１
８の出力は各記録素子３０、すなわち、この実施形態に
おいてはＬＥＤに関係付けられているコンパレータ１９
（図５参照）の第１の組の入力端子（Ｘ）に対して提供
されている。複数の対応している各データ・ラッチ・レ
ジスタ２４からの複数のデータ信号線が、各コンパレー
タ１９に付随している第２の組の入力端子（Ｙ）に対し
て提供される。コンパレータ１９はすべてカウンタ１８
の出力をそれぞれのデータの値と比較する。ここで説明
されるように、各コンパレータに対して提供される画像
データ信号は、特定のピクセルの記録のためのそれぞれ
のＬＥＤ３０をイネーブルするのに必要なオン時間また
は期間に関連する。ＬＥＤのラインによって単独ライン
のドットの印刷中に各コンパレータ１９に対して提供さ
れる画像データ信号は、その特定のラインのドットに対
するＬＥＤによって画像受取り媒体上に露光されるべき
必要なピクセルまたはドットの密度に関係付けられてい
る。データＤＡ（０：５）の６本の独立の線は、各動作
サイクルの間に各ＬＥＤの出力のグレイ・スケールの変
化を可能にする６ビットのディジタル画像信号を提供す
る。各サイクルにおいて、各コンパレータに対するデー
タ線は、１０進で０から６３までの量を表している２進
の６ビットの信号を含むことができる。そのデータ信号
線は、バス、すなわち、複数のデータ線を含み、それは
以下に説明されるように印刷ヘッドのこのセグメントに
関係付けられている駆動チップの中のすべてのデータ・
レジスタに対して同時に提供される。

【００１６】一つのＬＥＤ、例えば、ＬＥＤ１が２０ク
ロック期間＋ＴＭＩＮに等しい期間の間イネーブルされ
る場合を考える。ＴＭＩＮは、あらかじめ設定されてい
る最小のＬＥＤオン時間である。信号線ＬＬＡＴＣＨ上
のスタート・パルスに応答してカウンタ１８がイネーブ
ルされ、１０進で６３から０へ向かって信号線１７から
の露光クロック・パルスをカウントし始める。そのクロ
ック・パルスは、可変のプログラム可能な期間を持つよ
うに生成することができることに留意されたい。カウン
タ１８の６ビットの出力は、各コンパレータの端子Ｘに
おける一組の入力に対して結合されている。このカウン
タは、ここで２進形式での１０進数１０を表しているこ
のコンパレータの端子Ｙでの別の組の入力におけるデー
タ入力と比較される。「マッチ」した時、すなわち、端
子Ｘのカウント値が１０になると、コンパレータ１９の
出力端子において一つのパルスが提供され、定電流ドラ
イバ２３がＬＥＤ１に対する電流を流し始めてそれを維
持する。カウンタが０までカウント・ダウンした後、そ
のカウンタは、期間ＴＭＩＮの間追加のクロック・パル
スをカウントすることが禁止される。ＴＭＩＮは、カウ
ンタの中にプログラムされるか、あるいは他の適切な手
段によって提供される。この所定の期間ＴＭＩＮの後
（使われている場合）、そのカウンタはそのアップ・モ
ードでカウントするように設定され、クロック・パルス
をふたたびカウントし始める。カウンタがそのカウント
・アップ・モードで１０進数１０に達すると、ＬＥＤに
対する電流が止まる。他のＬＥＤでも同様に動作する
が、それぞれのデータは、オンおよびオフするためのカ
ウント値が異なっている必要がある。これらのＬＥＤが
備えていることになる共通の事項は、それぞれの電流パ
ルスがすべて中央に合わせられて発生する、すなわち、
それぞれの電流パルスの中央の点が同時に発生すること
である。必要な場合、非対称の露光クロック波形をカウ
ント・ダウンおよびカウント・アップの間に、信号線１
７上でカウンタ１８に対して入力することができ、その
パルスがセンター・パルス幅変調型でないようにするこ
とができる。しかし、各ラインの印刷時の各ＬＥＤに対
するパルスの持続時間は、それぞれの画像データ信号に
従って変化する。また、非線形クロックを使っているク
ロック方式に関して、米国特許第５，３００，９６０号
も参照される。その内容はこの参照によって組み込まれ
ている。この後者の参考資料の中に示されているよう
に、ＬＥＤごとに異なる光出力に対する補正は、各ＬＥ
Ｄの特性に従ってグレイ・レベルの画像データを調整す
ることによって提供することができる。従って、ＬＥＤ
に対するデータは、そのＬＥＤの露光特性によって修正
されたデータを表す入力カウントを端子Ｙにおいて提供
するように補正または修正することができる。例えば、
光の放射が比較的強いＬＥＤの場合、その補正されたデ
ータは、平均的な光の放射特性のＬＥＤの場合に端子Ｙ
に提供されるカウント値を減らすようにグレイ・レベル
のデータ・ビットを修正したものになる。ＬＥＤに対す
る駆動電流の平衡を取るための他の回路が以下に説明さ
れる。

【００１７】＜データのローディング＞画像データ信号
は、奇数番号のＬＥＤに対する画像データ信号および偶
数番号のＬＥＤに対する画像データ信号に従って、デー
タ・プロセッサによって出力される。さらに、データは
高い番号のＬＥＤと低い番号のＬＥＤに対するデータに
さらに分割され、図３（ラインＤＡ、ＤＳＡ、ＤＢ、Ｄ
ＳＢ）に示されているようにそれぞれのトークン・ビッ
トの制御下で同時に印刷ヘッドへ４組の６ビット・デー
タが送られる。さらに高度な分割が可能である。例え
ば、印刷ヘッドは三つのセグメント、すなわち、低い番
号のＬＥＤ、中間の番号のＬＥＤおよび高い番号のＬＥ
Ｄを奇数および偶数の番号のＬＥＤに分割して考え、６
組の６ビット・データがあると考えることができる。こ
こで説明は、低い番号の奇数番号のＬＥＤに対するデー
タ信号だけに関して行われる。というのは、他のＬＥＤ
に対する動作および回路は同じだからである。データの
ラインＤＡ（０：５）はそれぞれがディジタルのビット
（０または１）を表している信号を転送している独立の
信号線であり、それぞれの信号を集めて１０進数で０か
ら６３までのディジタルの６ビットの数値を定義する。
この画像データ信号は、印刷ヘッド上で画像データ信号
バスを構成する信号線ＤＡ（０：５）に沿って渡され
る。各ＬＥＤに関連して、ドットまたはピクセルの単独
のラインを印刷するための各動作サイクルの間に、この
バスからデータをラッチするためのデータ・ラッチ・レ
ジスタ信号２４（図５）がある。以下に説明されるよう
に、トークン・ビットが特定のＬＥＤに関係付けられた
データ・レジスタ手段をイネーブルするために使われ、
他のＬＥＤに関係付けられている他のデータ・ラッチ・
レジスタ手段がそれぞれのデータを待っている間に、そ
のデータを受け入れるようにする。

【００１８】各ＬＥＤに対するデータ・ラッチ・レジス
タ手段２４は、６本のデータ線の各々に対する一対のラ
ッチまたは双安定マルチバイブレータを含んでいる。そ
の一対のラッチは、マスタースレーブの関係で接続され
ており、マスター・ラッチのイネーブル入力端子におけ
るトークン・ビット信号に応答して、マスター・ラッチ
のデータ入力端子の画像データ信号によってそのマスタ
ー・ラッチの出力が、その画像データ信号に依存して変
化するか、あるいは同じ値に止まるかのいずれかとな
る。各ＬＥＤのデータ・レジスタ手段の中の６個のマス
ター・ラッチは、トークン・ビット・シフト・レジスタ
２８からのトークン・ビット信号を同時に受け取るため
にそれぞれの信号線２７（そのような信号線の内の３
本、すなわち、２７¹ 、２７²³、および２７¹²⁷ が示さ
れている）に対して共通に接続されていることが分か
る。

【００１９】図５および図１８を参照すると、トークン
・ビット・シフト・レジスタ２８はトークン・ビット・
シフト・レジスタのコア２６を含んでいる。コア２６は
一連のフリップフロップ２９を含んでおり、フリップフ
ロップ２９はそのクロック端子にトークン・クロック・
パルス（ＳＨＦＴＣＬＫ）が印加されていて、各データ
入力端子にはトークン・ビット入力を表している信号が
入っている。別々のトークン・ビット信号（ＬＴＯＫＥ
Ｎ、ＲＴＯＫＥＮ）が偶数および奇数番号のＬＥＤに対
する偶数および奇数のトークン・ビット・シフト・レジ
スタに対して提供され、そのトークン信号が、それぞれ
の駆動チップを通じて左から右へ、または右から左への
いずれかの方向にシフトされるようになることに留意さ
れたい。これらのフリップフロップ２９の出力は、直列
になっている次のフリップフロップ２９のデータ入力端
子へ接続されている。イネーブル入力および方向制御付
きのバッファ３１が、フリップフロップ２９に結合され
ていて、トークン・ビット・シフト・レジスタ２８に沿
って、トークン・ビットをシフトするための方向のプロ
グラム可能な制御が行えるようになっている。印刷ヘッ
ドの奇数の下位番号の４分の１に対する図５の中の左か
ら右へシフトされているトークン・ビットの場合、信号
線ＪＴ＿ＤＩＲ（トークンの方向）が、適切な論理レベ
ルに設定されて、信号線ＬＴＯＫＥＮ上でトークン・ビ
ットが左から右へ通過するように設定される。このよう
に、クロック・パルス（ＳＨＦＴＣＬＫ）に応答して、
トークン・ビットはトークン・ビット・シフト・レジス
タ２８の段から段へ（図５の中では左から右へ）渡さ
れ、それに従ってそれぞれのデータ・ラッチ・レジスタ
２４のすべてのマスター・ラッチをイネーブルするため
にそれぞれの信号線２７上に順次出力される。シフト・
レジスタ２８の段から段へトークン・ビットが移動する
ことによって、補正された画像データ・ビットが、信号
線ＤＡ（０：５）上に発生し、それは、印刷ヘッドのこ
の４分の１のすべてのデータ・レジスタがそれぞれの６
ビットのデータを受け取るまで左から右へ順にデータ・
レジスタ２４によって受け取られる。次に、ラッチ・イ
ネーブル信号が信号線ＬＬＡＴＣＨ上でローにパルスが
印加されることによって、それぞれのスレーブ・ラッチ
がそれぞれの出力においてデータをラッチするようにな
る。スレーブ・ラッチのそれぞれの出力は、上記の技法
に従って各ＬＥＤに対する露光の持続時間を決定するた
めにそれぞれのコンパレータ１９のデータ入力端子Ｙに
伝えられる。ここでマスター・ラッチは現在のピクセル
のラインが記録されている間に次のラインのドットまた
はピクセルが記録されるようにするために画像データ信
号を受け取ることができる状態になっている。

【００２０】ＬＬＡＴＣＨがその不活性レベルに戻った
後、特定のコンパレータ１９の出力が論理ハイ・レベル
にある間にＥＸＰＣＬＫの最初の立ち上がりエッジにお
いて、その関係付けられた定電流ドライバ２３がデータ
・ラッチ・レジスタ２４のスレーブ・ラッチの出力の中
のデータによって決定される期間の間イネーブルされ
る。

【００２１】＜電流ドライバ＞電流駆動回路の一つは、
米国特許第５，１２６，７５９号の記述を参照すること
ができる。これは参照によって本明細書に組み込まれて
いる。従来技術で知られている他の回路を使うこともで
き、本発明にとっては、特定の回路は重要でないことを
理解されたい。代表的な応用においては、生成されたイ
ネーブル信号によってトランジスタがスイッチとして働
き、トランジスタＱ１、Ｑ２（図９）および一連のディ
ジタル的に制御されるトランジスタによって形成される
マスター回路を含んでいる電流ミラー駆動回路の一部を
形成する。ディジタル的に制御されるトランジスタにつ
いての詳細は、図７および図８についての以下の説明で
明らかになる。簡単に言えば、これらのディジタル的に
制御されるトランジスタは、選択的にターン・オンされ
て、信号Ｉ（チップ・バイアス）を設定し、それによっ
てこの駆動チップによって駆動されるＬＥＤに対する必
要な電流レベルを規制する。図９に記されているよう
に、ＬＥＤの一つ、すなわち、ＬＥＤ１を駆動するため
の回路が示されている。駆動チップは、例えば、１２８
個のＬＥＤを備えているＬＥＤチップ・アレーの中の、
例えば、６４個の奇数番号のＬＥＤを駆動するために、
以下に説明されるような適切な回路を駆動チップが備え
ることになることは理解される。そのＬＥＤチップ・ア
レーの他の側にある別の駆動チップが６４個の偶数番号
のＬＥＤをドライブするために使われることになる。

【００２２】駆動チップのマスター回路を流れる電流
は、信号線１１７上に電位ＶＧ１を確立する。ＬＥＤ１
と直列に接続されている二つのトランジスタＱ３、Ｑ４
があり、これらのトランジスタは各チャネル内のスレー
ブ回路の一部分を形成している。トランジスタＱ３は常
に導通状態になるように、バイアスされていて、一方ト
ランジスタＱ４はオンまたはオフにスイッチされ、電流
がＬＥＤ１に流されるかどうかを制御するためのトラン
ジスタである。トランジスタＱ４のゲートまたは制御電
極は、ＬＥＤがオンされるかされないか、およびオンさ
れる時間の長さを制御する図５の回路のデータ駆動のイ
ネーブル手段に結合されている。グレイ・レベルの印刷
ヘッドにおいて上で述べられているように、そのＬＥＤ
は印刷ヘッドに対するグレイ・レベルが補正された画像
データ信号入力によって決定される持続期間の間オンに
されることになる。

【００２３】上記のように、トランジスタＱ４は、該当
のピクセルを記録するためのデータ・ビットによって制
御される時間間隔の間、ＬＥＤ１に対して電流を流す。
このピクセルを記録するため電流のレベルは、電流レベ
ルＩ（チップ・バイアス）に応答する電流ミラーによっ
て制御される。Ｉ（チップ・バイアス）を生成するため
の回路についてここで説明する。

【００２４】トランジスタＱ４がオンされると、ミラー
によって流れる電流は、トランジスタＱ２を通って流れ
る電流に等しいか、あるいはそれに比例している電流と
なる。トランジスタＱ２に流れる電流は、さらにＩ（チ
ップ・バイアス）に等しい。ここで図７および図８を参
照すると、この電流Ｉ（チップ・バイアス）はさらに、
温度補償された電流源１７２、第１グループの８個のデ
ィジタル的に制御されるＮＭＯＳＦＥＴトランジスタＱ
２５、Ｑ２６．．．、Ｑ３１、Ｑ３２および第２のグル
ープの８個のディジタル的に制御されるＮＭＯＳＦＥＴ
トランジスタＱ５、Ｑ６．．．、Ｑ１１、Ｑ１２から成
る三つのファクタによって制御される。第１のグループ
には、非ディジタル的に制御されるＮＭＯＳＦＥＴトラ
ンジスタＱ３３が関係付けられている。同様に、第２の
グループには、非ディジタル的に制御されるＮＭＯＳＦ
ＥＴトランジスタＱ１３が関係付けられている。図７お
よび図８に注記されているように、トランジスタのすべ
てが示されているわけではなく、各グループの中で提供
されているディジタル的に制御されるトランジスタの個
数が制御のレベルを決定する。トランジスタＱ２
５、．．．、Ｑ３２は、並列に接続されているトランジ
スタであり、それぞれのゲート幅／ゲート長の比は、そ
れぞれの電流が２のべき乗で重み付けられるようにスケ
ールされている。トランジスタＱ５、．．．、Ｑ３２も
同様にスケーリングされている。

【００２５】ディジタル的に制御される各トランジスタ
は、そのトランジスタに関係付けられているそれぞれの
２個のトランジスタ・スイッチ回路に対して印加される
論理信号によって制御される。例えば、ＮＭＯＳＦＥＴ
トランジスタＱ２５０およびＱ２５１によって定義され
る回路によって、高レベルの論理信号がトランジスタＱ
２５０のゲートに印加されていて、低レベルの論理信号
がトランジスタＱ２５１のゲートに印加されている時
に、トランジスタＱ２５を通して電流が流れる。どの電
流搬送用トランジスタがオンにされるかを制御するため
の論理信号は、８ビットのディジタル・ワードを記憶し
ているＬＲＥＦレジスタ、および８個の電流導通トラン
ジスタＱ２５、．．．Ｑ３２のそれぞれをオンにするた
めの必要な電流制御信号を表しているその８ビットの補
数を提供する論理回路によって制御される。連続してオ
ンになっているトランジスタＱ３３と組み合わせて、こ
のグループのトランジスタはＬＥＤ電流の「ローカライ
ズされた」制御のために使われる。これによって、ＬＲ
ＥＦレジスタに記憶されているディジタル・ワードが、
この駆動チップに固有のものであり、各ＬＥＤが必要な
光出力レベルを提供するまで、この駆動チップによって
駆動されるＬＥＤに対する駆動電流の調整によって決定
されることを意味する。このディジタル・ワードは、Ｍ
ＥＣの中のメモリから、あるいは印刷ヘッドのインタフ
ェース・ボード２１上に設けられているフラッシュ・メ
モリ４１からＬＲＥＦレジスタに入力することができ
る。

【００２６】また、このディジタル・ワードは、以下に
説明されるように駆動チップの温度に応答して変更され
る場合もある。簡単に言えば、各駆動チップ上の余分の
電流ミラー・チャネル１５２（図５）からの電流のレベ
ルが温度の測度として使われる。この電流によって生成
される電圧がディジタル化され、レジスタＬＲＥＦおよ
びＧＲＥＦの中のディジタル・ワードに基づく値と比較
される。それに応答して、新しいディジタル・ワード
が、例えば、ＭＥＣの中のメモリに記憶されているアル
ゴリズムに従って、電流レベルが変えられる必要がある
場合に、レジスタＬＲＥＦに新しいディジタル・ワード
が書き込まれる。スタートアップ時に、ＭＥＣはレジス
タＬＲＥＦおよびＧＲＥＦの中に置かれるためのディジ
タル・ワードの特定の組に対するデフォルトの設定値を
印刷ヘッドに対して提供するようにプログラムされてい
る。

【００２７】米国特許第４，８３１，３９５号の中で示
されているように（この内容はこの参照によって組み込
まれている）、ＭＥＣは、各ＬＥＤの以前の活性化のカ
ウント値を維持し、印刷ヘッドのエージング特性に基づ
いてプログラムに従って制御電圧を調整することができ
るようにプログラムされている。

【００２８】代わりに、オペレータまたはサービス技術
者がオペレータ制御パネルを経由して密度に対する調整
がなされる必要があることを示すことができる。

【００２９】この初期校正の後、そして、印刷ヘッドが
繰り返し使われた後、温度およびエージ・ファクタが両
方とも光の出力を劣化させるように働く。エージングに
よる影響は一般にすべてのＬＥＤに対して類似してお
り、８ビットのディジタル・ワードの調整およびそのレ
ジスタＧＲＥＦの中に格納されている８ビットの補数の
調整によって補正される。

【００３０】レジスタＧＲＥＦの中に格納されているデ
ィジタル・ワードは８個の電流搬送ＮＭＯＳＦＥＴトラ
ンジスタＱ５、．．．、Ｑ１２を制御する。このグルー
プのトランジスタに付随しているのが、連続して導通し
ているＮＭＯＳＦＥＴトランジスタＱ１３である。この
トランジスタのゲート幅／長さの比は、このトランジス
タがディジタル的に重み付けられ、それによって異なる
電流搬送特性を有するように設計することができる。レ
ジスタＧＲＥＦの中に格納されている８ビットのワード
は、他の駆動チップ上の同じＧＲＥＦレジスタの中に格
納されているものと同じである。例えば、各種のセンサ
によって決定されるような、あるいは印刷ヘッドのエー
ジとして電子写真プロセス（ＥＰ）における状態が変化
するので、新しい８ビットのディジタル・ワードがＬＣ
Ｕまたはインタフェース・ボードによって計算され、レ
ジスタＧＲＥＦに入力される。プロセスの変化またはエ
ージングのためのこの８ビット・ワードの計算は類似の
印刷ヘッドを使って行われる実験的な決定に基づくか、
あるいは各ＬＥＤまたは選択されたＬＥＤからの出力を
センスする光センサを使う、この印刷ヘッドの校正に基
づいて行うことができる。あるいは、光電導体および／
または湿度、温度およびＥＰプロセスに影響する他のフ
ァクタについて記録されたパッチをセンスすることによ
って行われる。レジスタＧＲＥＦを更新するためのデー
タもフラッシュ・メモリ４１に格納することができる。

【００３１】上記のように、チップごとの光出力のＬＥ
Ｄの一様性を維持するための調整用の第３のファクタは
温度補償された電流源１７２（図７）である。この電流
源は温度の上昇に応答してＬＥＤに対する電流をブース
トするのを支援する温度センサおよび回路を含んでい
る。これを実現するための各種の回路はよく知られてい
る。例えば、グレイおよびメイヤーの「アナログ集積回
路の解析および設計（Ａｎａｌｙｓｉｓ ａｎｄ Ｄｅ
ｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔｅｄ
Ｃｉｒｃｕｉｔｓ）」第２版の７３３−７３５ページ
および図１２．２８を参照されたい。その内容はこの参
照によって組み込まれている。このテキストの中では、
いわゆるＶＴ（熱電圧）基準型電流源についての記述が
示されている。そのような回路を設けることによって、
適切な温度係数を有する抵抗、出力電流Ｉｏが駆動チッ
プの温度上昇に伴って増加するように提供される。

【００３２】＜境界走査試験＞境界走査試験の概念は、
ずっと以前に提案され、いくつかのＩＣメーカによって
各種の形式で実装されることに成功している。その基本
概念は単純にはデバイスの入力および出力を内部の、す
なわち、「コア」ロジックから隔離することである。こ
の概念が一般的に図１０に示されている。それは、各入
力および出力とコア・ロジックとの間に境界走査セルを
追加することに関係する。これらのセルは、チップの周
辺の回りにシフト・レジスタの「リング」を形成し、並
列にロードされる以外に直列にロードおよびアンロード
されるようにすることができる。これらのセルの動作お
よび構造を以下に簡単に説明する。

【００３３】境界走査を使って次のようないくつかの基
本的な機能を実行することができる。 １． シリアルの入力および出力ピンを経由して、境界
走査レジスタにデータをシフトして入れること、および
シフトして取り出すことができる。 ２． コア・ロジックを、そのデバイスの一次入力およ
び出力から隔離して試験することができる。これは「内
部的」試験と呼ばれている。データがコアに印加され、
その応答が境界走査レジスタを経由して捕捉される。こ
れは印加されるべきデータをコア・ロジックの入力に対
してシフト・インし、そしてコア・ロジックの出力から
の応答をシフト・アウトする必要がある。前のデータが
シフト・アウトされている間に、新しいデータをそのデ
バイスにシフト・インすることができるので、両方の動
作が１ステップで実行できる。 ３． また、コア・ロジックは、一つのデバイスから次
のデバイスへの相互接続の試験を容易にするために無視
されるようにすることもできる。そのデバイスの一次出
力は、境界走査セルから駆動され、その一次入力の値は
境界走査セルの中に捕捉される。これは「外部的」試験
と呼ばれる。

【００３４】図１１を参照して、レジスタを構成する個
々の境界走査セルは２種類の基本モードにおいて３種類
の基本機能を実行することができる。各境界走査セル
は、シフト・レジスタ・セルのフリップフロップ（Ｓ
Ｒ）および出力のラッチまたはフリップフロップ（Ｏ
Ｌ）から構成される。

【００３５】ノーマル・モードにおいては、そのセルは
出力データが入力に等しいようにトランスペアレントで
ある。試験モードにおいては、セルの出力は出力ラッチ
（ＯＬ）の中の値によって駆動される。捕捉機能によっ
てデータがシフト・レジスタのフリップフロップ（Ｓ
Ｒ）の中にラッチされる。シフト機能によってセルのシ
リアル入力にあるデータがＳＲの中にラッチされる。こ
れによってデータはそのセルがチェーンの中に接続され
ている時にシフトすることができる。更新機能によっ
て、ＳＲからのデータがＯＬにラッチされる結果とな
る。３種類の各機能は二つのモードのいずれかにおいて
実行することができ、多くの有用な機能が可能になる。

【００３６】境界走査セルの一例が図１２に示されてい
る。この図から分かるように、データは並列データ入力
ピンまたはシリアル・データ入力ピン（前のセルから
の）からマルチプレクサ４２に対して入力される。アク
ティブなＳｈｉｆｔ ＤＲ信号に応答して、信号線の一
つからのデータがフリップフロップＳＲの入力に入れら
れる。ＳＲのクロック入力におけるアクティブなＣｌｏ
ｃｋ ＤＲ信号に応答して、データはフリップフロップ
ＳＲの出力へ出力される。このデータを次のシフト・レ
ジスタ・セルの中にシフトするか、あるいは出力ラッチ
を経由して並列出力のために保持することができる。出
力ラッチＯＬに対して提供されているアクティブなＵｐ
ｄａｔｅ ＤＲ信号によって、データはマルチプレクサ
４３を経由してセルの並列データ出力ピンに転送され
る。上記の「ノーマル」モードの動作において、そのセ
ルは基本的にデータ信号に対して「トランスペアレン
ト」であり、従って、マルチプレクサ４３に対して入力
されているデータ選択信号に応答して、並列データ入力
ピンのデータが直接に並列データ出力ピンへ出力され
る。相互接続の試験のために「外部的」試験が実行さ
れ、ボードが境界走査セルを経由して駆動およびセンス
できる相互接続の単なる集合体に過ぎないようになる。
個々のコンポーネントのコア・ロジックの試験のため
に、「内部的」試験が実行され、コアが回路の他の部分
から実効的に隔離される。また、「サンプル」動作も境
界走査で使うことができ、それによってデータが境界走
査セルの中に捕捉されてシフト・アウトされる間にノー
マル・モードにおいて回路が動作することができる。そ
のような機能は、試験ロジックが機能ロジックから完全
に独立していることを必要とする。

【００３７】標準規格ＩＥＥＥ １１４９．１より以前
には、境界走査の同じ実装を採用するために一つのボー
ド上に異なるメーカからの標準部品およびＡＳＩＣコン
ポーネントが混在することができるような標準規格は存
在していなかった。テスト・ピンの数を統合化するため
にＩＣに対するテスト・ポートを標準化し、試験ロジッ
クの制御のための共通のプロトコルを提供することの必
要性がいくつかのメーカによって指摘された。元のＪＴ
ＡＧ仕様が実質的にＩＥＥＥに対して標準として提案さ
れ、１９９０年２月にＩＥＥＥ １１４９．１として承
認された。

【００３８】その標準規格に対する基本アーキテクチャ
７０の実装の一例が図１３に示されている。この図は一
つのデバイス上の試験ロジックだけを表している。四つ
の入力ピンおよび一つの出力ピンが示されている。ＴＭ
Ｓ、ＴＣＫ、およびＴＲＳＴの入力が試験アクセス・ポ
ート・コントローラ（Ｔｅｓｔ Ａｃｃｅｓｓ Ｐｏｒ
ｔ Ｃｏｎｔｒｏｌｌｅｒ）６８（ＴＡＰ）に対して印
加されている。ＴＡＰコントローラ６８は、そのデバイ
スの中のすべての試験ロジックに対するアクセスを制御
するよく知られたタイプのステート・マシンである。Ｔ
ＤＩ（ＴｅｓｔＤａｔａ Ｉｎ）（試験データ入力）ピ
ンはシリアル・データ入力であり、それはこの試験ロジ
ックの中のすべてのレジスタのシリアル入力に対して並
列に接続されている。ＴＤＯ（Ｔｅｓｔ Ｄａｔａ Ｏ
ｕｔ）（試験データ出力）ピンはシリアル出力ピンであ
り、それはマルチプレクサ４４を経由して試験ロジック
の中のレジスタの任意の一つから出力される。レジスタ
７２、７４、７６および７８はマルチプレクサ６８によ
ってマルチプレックスされてデコーダ回路からの信号の
制御下で、マルチプレクサ４４に対してレジスタのうち
の一つの出力を提供し、マルチプレクサはさらに命令レ
ジスタ８０からデータの符号化された命令を受け取る。
マルチプレクサ４４の出力は、ＴＡＰコントローラから
の信号に従って命令レジスタまたはマルチプレクサ６８
によって選択されたレジスタの中のデータの出力を選択
する。ＴＭＳ（ｔｅｓｔ ｍｏｄｅ ｓｅｌｅｃｔ）
（試験モード選択）は、ＴＡＰコントローラの状態を遷
移させる信号である。ＴＣＫ（ｔｅｓｔ ｃｌｏｃｋ）
（試験クロック）はすべてのＪＴＡＧ試験ロジックのク
ロックとして使われるＴＡＰコントローラへのクロック
入力である。ＴＲＳＴ（ｔｅｓｔ ｒｅｓｅｔ）（試験
リセット）は、ＴＡＰコントローラに対する非同期リセ
ット信号である。ＴＲＳＴは試験ロジックをリセットす
るために、そのデバイスの中に組み込まれているパワー
アップ・リセット機能がある場合、オプションとするこ
とができる。

【００３９】境界走査レジスタ７２が文脈の都合から図
のトップに示されている。このレジスタの中の各段は、
このＩＥＥＥ １１４９．１境界走査回路を組み込んで
いるＩＣデバイス上の入力または出力ピンの経路の中の
一つの境界走査セルである。境界走査セルに対する並列
データの入力および出力は、ここには示されていない
が、「ノーマル」モードにおける動作を提供するために
通常は存在している。次にデバイスＩＤレジスタ７４が
示されている。このＩＤレジスタは、そのデバイスから
読まれるべきコンポーネントをユニークに識別するハー
ド符号化値を含んでいるオプションのレジスタである。
そのユニークな符号の検出を通じて、ＩＤレジスタによ
って正しいデバイスが回路上にマウントされていること
を知ることができる。バイパス・レジスタ７６は、その
デバイス上で特定の試験機能が実行されていない時に、
そのデバイスを通るデータ経路を短絡するために使われ
る単純な単独ビット・シフト・レジスタである。それに
は並列出力はなく、選択された時はその走査経路の中の
別のデバイスとの間でのデータのシフトの量が最小限に
保たれるように、単独のＴＣＫでそのデバイスを通して
データを渡すために使われる。図に示されている内部走
査経路レジスタ７８は、デバイスの試験のための内部走
査経路にアクセスするために使うことができるユーザ定
義のデータ・レジスタの一例である。命令レジスタ８０
によって特定の一つのデータ・レジスタの挙動および選
択を制御するために、特定のコードをシフト・インする
ことができる。命令レジスタは、境界走査レジスタに非
常によく似ていて、データがそのレジスタを通してシフ
トされる間に並列出力が変化するのを防ぐために「シャ
ドー・レジスタ」を含んでいる。命令レジスタ（ＩＲ）
は、デュアル・レジスタなので、命令のシフト時に並列
出力の状態が変わることはない。ＩＲの中に命令のコー
ドがシフト・インされた後、Ｕｐｄａｔｅ−ＩＲステー
トがＴＡＰの中に入力される時、その並列出力の状態が
変化する。

【００４０】デコード・ロジック８２は、命令レジスタ
の中にシフトして入れられた命令をデコードするために
使われる組合せロジックのブロックである。このブロッ
クは、どのレジスタが選択されるか、およびＴＡＰコン
トローラからのデータ・レジスタ制御信号が各データ・
レジスタに対してどのように適用されるかを決定するブ
ロックである。図１３から分かるように、ＴＡＰコント
ローラは、ＩＲに対する一組のクロックおよび制御信号
を備えており、そしてすべてのデータ・レジスタに対し
て使われる同様な組を備えている。これらのクロックお
よび制御信号は、同時には一つのデータ・レジスタだけ
に適用されるものであり、従ってデコード・ロジック
は、その信号を適切なレジスタに向かわせなければなら
ない。同時に、非選択のデータ・レジスタに対する制御
信号が適切な状態に必ずなるようにもしなければならな
い。そのデコード・ロジックは厳密に組合せロジックで
あり、ＩＲの並列出力にどんな命令が存在していてもそ
れに応答する。標準の命令の例としては、すべて１のコ
ードのＢＹＰＡＳＳ命令がある。そのようなコードはバ
イパス・レジスタを選択し、ＴＤＩ入力に入ってくるデ
ータが単独ビットのバイパス・レジスタを通ってシフト
され、ＴＤＯ出力端子から迅速に出力されて走査チェー
ンの中の他のデバイスに達するようにすることができ
る。

【００４１】もう一つの標準の命令は、ＥＸＴＥＳＴ
（ｅｘｔｅｒｎａｌ ｔｅｓｔ（外部的テスト））に対
するものであり、そのＩＲコードはすべて０である。こ
れは、境界走査レジスタを選択し、デバイス間の相互接
続が試験されるようにする。Ｓａｍｐｌｅ／Ｐｒｅｌｏ
ａｄ命令などの境界走査レジスタを選択するような命令
などの他のコードも提供されている。これによって、並
列入力にあるデータがサンプルされて、境界走査レジス
タが指定のデータでプリロードされる。さらに、他のコ
ードとしてはＩＮＴＥＳＴ命令があり、これは境界走査
レジスタを選択する。これによって、境界走査レジスタ
を通るシフト・データを経由してコア・ロジックを試験
することができる。

【００４２】ＴＤＯピンはデータ・レジスタまたは命令
レジスタの一つのシリアル出力から導かれる。このピン
は試験ロジックの中のすべてのものと違って、ＴＣＫの
立ち下がりエッジで変化することが要求される。ＴＤＯ
出力に示されているＤフリップフロップ４５は、この機
能を実現するためにＴＣＫの立ち下がりエッジでクロッ
クされている。この規則の意図するところは、一つのデ
バイスから次のデバイスへのシフト・レジスタの動作で
レーシングが起きないようにすることである。ＴＤＯピ
ンは３ステートの出力でもあり、それはデータがピンか
らシフト・アウトされている時にだけイネーブルされ
る。

【００４３】＜駆動チップのアーキテクチャ＞印刷ヘッ
ドの駆動チップ、すなわち、ＩＣ４０の一部分の回路図
にはＩＥＥＥ１１４９．１のアーキテクチャを定義して
いる回路があり、それについて図１４を参照しながら説
明する。図１４において、ＴＡＰコントローラ６９’に
よって制御できる各種のレジスタが示されている。この
コントローラは上記のようにステート・マシンであり、
その入力に入ってくる信号の順序に従って、あらかじめ
プログラムされた論理で状態が変化する。図１３と図１
４との比較において説明されるように、ＪＴＡＧの駆動
チップのアーキテクチャ９０は、ＩＥＥＥ １１４９．
１の最小限のアーキテクチャに対して、別々の８ビット
ＬＲＥＦおよびＧＲＥＦレジスタ４８、４７のそれぞれ
と、シグネチャー／解析（Ｓ／Ａ）走査レジスタ５７
と、制御レジスタ５４と、そしてＢＩＡＳＭレジスタ５
８とを追加している。内部的走査経路レジスタおよびデ
バイスＩＤレジスタは、図１４に示されている特定の実
施形態においては提供されていない。

【００４４】図７も参照して、ＧＲＥＦレジスタ４７
は、デュアル・レジスタである。すなわち、図１２を参
照して記述されたように、各セルはＳＲおよびＯＬの組
合せを備え、ＴＡＰコントローラ６９’がＵｐｄａｔｅ
ＤＲステートに入るまではその出力が変化しないよう
になっている。ＧＲＥＦレジスタは８ビットの２進の重
み付けられた値を格納している。それは、その書込み回
路のグローバルな電流規制制御値を決定する。「グロー
バル」という言葉は、その印刷ヘッド上の駆動チップの
各々が、ＧＲＥＦのデータ値と同じ値がロードされたそ
れぞれのＧＲＥＦレジスタを備えることを意味してい
る。このレジスタのリセット時に、その並列出力はすべ
てディジタルの１になる。ＧＲＥＦレジスタの識別は、
ＴＤＩ入力パッドを経由して命令シフト・レジスタ４６
にシリアルに入力されるディジタル命令によって提供さ
れる。次に、ＧＲＥＦレジスタを識別するこの命令がデ
コード・ロジック４９に対して並列に出力され、その
後、デコード・ロジックは命令をデコードし、ＧＲＥＦ
レジスタをイネーブルする。次にデータはＴＤＩ入力パ
ッドを経由して各駆動チップのＧＲＥＦレジスタへシリ
アルに入力される。ＬＲＥＦレジスタ４８は同様なタイ
プのレジスタであり、ＧＲＥＦレジスタと同様な方法で
ロードされる。ただし、印刷ヘッド上の各駆動チップ
は、ＬＲＥＦレジスタの中の値とは異なるデータを受け
取ることができる。リセット時に、すべての駆動チップ
の中のＧＲＥＦおよびＬＲＥＦレジスタのそれぞれに同
じ値、例えば、１０進で１２８を置くことができる。そ
の８ビットのＬＲＥＦの値はそのローカル値、すなわ
ち、各チップ個別にそのチップに対する電流規制制御値
を決定する。

【００４５】ＧＲＥＦおよびＬＲＥＦに対する値は、イ
ンタフェース・ボード上のフラッシュ・メモリ４１の中
に格納することができる。上記のように、ＬＲＥＦの値
は、各チップの余分の電流発生回路１５２（図５）の中
の電流の定期的な試験、すなわち、バイアス・モニタ・
モードＢＩＡＳＭによって変えられることが決定され
る。各チップの余分の電流発生回路の中の電流の解析に
応答してＭＥＣ５０は、ＬＲＥＦに対する新しい値が用
意されて、次のピクセル・ラインの記録期間（メインの
走査方向）の間にそのＬＥＤを駆動するための電流を変
えるために、そのチップのＬＲＥＦレジスタ４８の中に
提供されてロードされるかどうかを決定する。ＭＥＣ
は、その電流制御における変化を必要とすると決定され
たチップに対して新しい値をダウンロードするためにフ
ラッシュ・メモリに対して信号を提供する。

【００４６】ＩＥＥＥ １１４９．１のアーキテクチャ
は、ここに記述されているような駆動ＩＣの中に集積化
されると、ＩＥＥＥ １１４９．１のレジスタ・ローデ
ィングと一緒にピクセルまたは画像露光データの同時ロ
ーディングを有利にサポートする。特に、現在記録中の
ピクセルの記録のためのチャネルの中の電流のレベルを
変えさせずに、補正されたピクセル画像データを記録す
るための露光クロッキング・サイクルの間にＧＲＥＦお
よびＬＲＥＦのＩＥＥＥ １１４９．１のレジスタ４
７、４８にロードすることができる。その新しいＬＲＥ
ＦおよびＧＲＥＦデータが、現在記録されつつあるピク
セルに対する電流を変化させない理由は、現在記録中の
ピクセルの現在のラインを記録するための露光クロッキ
ング・サイクルが完了するまでＵＰＤＡＴＥ−ＤＲ信号
が入力されないことを、ＴＡＰコントローラ６９’に対
する信号によってマーキング・エンジンのコントローラ
が保証しているからである。ＧＲＥＦおよびＬＲＥＦな
どのＩＥＥＥ １１４９．１のデータ・レジスタのロー
ディングも、次のラインの補正されたピクセル画像デー
タが駆動チップのデータ・レジスタ２４にロードされて
いるのと同時並行的に、すなわち、同時に発生させるこ
とができる。というのは、ＧＲＥＦおよびＲＲＥＦ信号
は、ＴＤＩ−ＴＤＯの信号線によってクロック・インさ
れており、その信号線はその補正された画像データが搬
送されている画像データ・バスとは分離されていて独立
しているからである。

【００４７】図２０を参照すると、駆動ＩＣチップＵ１
−Ｕ６のシリアル相互接続構成が示されている。これら
のＪＴＡＧデバイスのＴＤＩおよびＴＤＯ信号線を使っ
て印刷ヘッド上のシリアル相互接続の性質を示すために
駆動チップ４０が６個だけ示されている。しかし、例え
ば、シリアル／パラレルなどの他の接続方式を使うこと
ができるが、印刷ヘッド上で以下に説明されるシリアル
相互接続方式に従って、これらのもっと多くのデバイス
が相互接続される可能性があることは理解される。ＴＭ
ＳおよびＴＣＫの信号線は、各デバイスに対して並列に
配線されている。これは、これらのＪＴＡＧデバイス
は、すべてそれぞれのＴＡＰコントローラのステート・
マシンと協調して印加されるＴＭＳおよびＴＣＫ信号に
協調して動作することを意味している。この方式で接続
されるすべてのデバイスは、常に与えた時刻においてＴ
ＡＰコントローラと同じステートにある。しかし、これ
は各デバイスに同時に同じ命令がロードされていなけれ
ばならないことを意味するものではない。

【００４８】例えば、駆動チップＵ４を内部的に試験す
るためには、先ず最初にすべてのデバイス（Ｕ１−Ｕ
６）の命令レジスタに正しい命令が走査されてロードさ
れる。その後、信号がＴＡＰコントローラに対して印加
され、これらのコントローラがデコード・ロジック・デ
バイスおよび命令レジスタに対して信号を出力し、その
データ・レジスタの中に、そしてデータ・レジスタから
データを走査する。最初に、すべての駆動チップ・デバ
イス上のＴＡＰコントローラはＳｈｉｆｔ−ＩＲステー
トになり、ＴＤＩからのデータを走査し始める。そのビ
ット・ストリームは、Ｕ４の命令レジスタに対する正し
い位置の中にＩＮＴＥＳＴに対するコードを含んでお
り、一方、ＢＹＰＡＳＳ命令に対するコードが、他のデ
バイスに対する命令レジスタ４６のすべてに置かれてい
る。命令が更新された後、走査の経路は、Ｕ１、Ｕ２、
Ｕ３、Ｕ５、およびＵ６のバイパス・レジスタ、および
例えば、Ｕ４の境界走査レジスタ５３から構成される。
Ｕ４の境界走査レジスタの中にデータを走査するには、
すべてのＴＡＰコントローラは、Ｓｈｉｆｔ−ＤＲステ
ートに入り、ＴＤＩからデータを走査し始める。Ｕ１か
らＵ３までの経路は、三つのバイパス・レジスタから構
成され、各デバイスのバイパス・レジスタのサイズが１
ビットだけであるので、その経路の長さは３ビットにな
る。Ｕ４を通る経路の長さは、その境界走査レジスタの
長さであり、Ｕ５およびＵ６を通る経路の長さは、二つ
のバイパス・レジスタに対する２ビットである。データ
が全体のチェーンの中に走査して入れられた時、境界走
査レジスタは更新され、データがＵ４の内部ロジックに
対して適用される。内部ロジックからのデータを観察す
るために、すべてのＴＡＰコントローラはＣａｐｔｕｒ
ｅ−ＤＲステートを通ってデータをデータ・レジスタの
中に捕捉する。ＢＹＰＡＳＳ命令がロードされているデ
バイスは、それぞれのバイパス・レジスタの中に０を捕
捉し、一方、Ｕ４の内部ロジックの出力はＵ４の境界走
査レジスタの中に捕捉される。次にＳｈｉｆｔ−ＤＲス
テートに入ってその観測されたデータがシフト・アウト
される。これらの応答の観測およびデータの印加の二つ
の操作を組み合わせることができる。というのは、新し
いデータがシフト・インされるのと同時にシフト・アウ
トすることができるからである。ＴＡＰコントローラの
ステート・マシンは、それ自身でそのことを行う。とい
うのは、捕捉の操作は常に走査の前に実行されて、その
後に更新操作が続くからである。内部試験の場合、シフ
ト・インされるデータは新しく入力される刺激値とな
り、一方シフト・アウトされるデータは、入力の刺激と
して以前にシフトされたデータからの応答の結果とな
る。

【００４９】一つのボード上のＪＴＡＧデバイスの相互
接続は、４本または５本の信号線のシリアル試験バスを
形成する。それは、マーキング・エンジン・コントロー
ラ（ＭＥＣ）の制御下にある。ＭＥＣは、ＴＭＳおよび
ＴＣＫの低レベルのトグルを処理し、ＴＤＩに対するデ
ータを用意し、そしてＴＤＯから入ってくるデータを受
け付ける。代わりに、そのデータは、ＭＥＣによって提
供される命令に従ってフラッシュ・メモリから提供する
こともできる。そして、データは同様にトランシーバ・
チップを使ってフラッシュ・メモリに対して提供するこ
とができる。

【００５０】図２１の中で、一組の電流制御データがＬ
ＲＥＦレジスタの中にロードされる場合のタイミング図
が示されている。ＴＡＰコントローラに対するＴＭＳ入
力上の信号は、このＬＲＥＦ値でロードされるべき特定
のＩＣチップ４０の命令レジスタをＣａｐｔｕｒｅ−Ｉ
Ｒのステートに置く。次に、その命令レジスタにはＬＲ
ＥＦレジスタに対するコードがロードされ、このレジス
タはＴＡＰコントローラからのクロック・パルスに応答
してＴＤＩ入力から命令レジスタにシフトされる。次
に、ＴＭＳ信号線上の信号は、ＴＡＰコントローラに対
して一つの信号を提供し、その信号は、その命令レジス
タをＵＰＤＡＴＥ−ＩＲのステートに変化させ、その中
でその命令レジスタの中に格納されているコード化され
た命令がデコード・ロジックに対して出力されることに
なり、デコード・ロジックはクロックの制御およびＴＡ
Ｐコントローラの出力のステートに応答して、このデー
タ・レジスタをＣａｐｔｕｒｅ−ＤＲステートに置き換
えるためにＬＲＥＦレジスタを選択する。次に、ＬＲＥ
Ｆレジスタに対するデータがＴＡＰコントローラのクロ
ック制御の下に、ＴＤＩ入力の中にＬＲＥＦレジスタに
対してシフト・インされる。これは、画像データが画像
データ・バス上に送り込まれていて、トークン・ビット
に応答してデータのラッチ・レジスタの中にラッチされ
ている間に同時に行われることができる。トークン・ビ
ットは、チップの中の一つの境界走査レジスタのセルに
入るが、ＴＤＩ入力線を経由してノーマル動作には入ら
ない。現在の記録期間がメインの走査線記録期間の間に
一つのラインのピクセルの記録に対して終了した後、Ｕ
ｐｄａｔｅ−ＤＲ信号がＴＡＰコントローラによって提
供される。これによって、ＬＲＥＦレジスタの出力がト
ランジスタの制御に使われ、次のラインのピクセルを記
録するための次に続くメイン走査線期間の間に図７−図
９に示されている電流制御回路の電流制御に影響する。
ＵＰＤＡＴＥ−ＤＲ命令は、ＬＲＥＦレジスタの出力を
変化させたい時は常に提供される。

【００５１】図２２において、タイミング図が示されて
おり、その中でＬＲＥＦおよびＧＲＥＦを単独の組み合
わせられたレジスタとして情報をローディングするため
の信号が示されている。ＬＲＥＦおよびＧＲＥＦを別々
のレジスタとしてそれぞれに対して異なる命令レジスタ
（ＩＲ）コードと、ＬＲＥＦとＧＲＥＦを一つの組み合
わせられたレジスタとして扱う第３のＩＲコードがある
ことによって、更新データをどちらかのレジスタ、ある
いは同時に両方のレジスタを更新することができる。

【００５２】ＢＩＡＳＭレジスタ５８もデュアル・レジ
スタであるが、サイズは単独ビットである。このビット
がセットされると、すなわち、並列出力がディジタルの
１になると、バイアス監視チャネル、すなわち、駆動Ｉ
Ｃに対する余分の電流発生チャネル１５２（図５）の定
電流ドライバ２３’がイネーブルされる。リセットされ
ると、このレジスタの並列出力は０にセットされる。特
定の駆動チップの中のバイアス監視チャネルがイネーブ
ルされると、その余分の電流発生チャネルがマスター回
路の電流に対するスレーブ化された電流を生成する。余
分のチャネル１５２の中の定電流ドライバ２３’は他の
駆動チャネル２３の回路と同様であるので、その余分の
チャネルの中の電流は正規の駆動チャネルの電流駆動能
力の指示を提供する。ここで使われている用語「スレー
ブ化」はスレーブ・チャネルの電流がマスター・チャネ
ルの電流と等しいか、あるいはそれに比例しているか、
あるいはそれに関係付けられた他のあらかじめ定められ
た値であることを意味する。次に、ＢＩＡＳＭ電流が信
号線３７を経由してインタフェース・ボードへ出力され
る。その中で、Ａ／Ｄ変換器５１がそれをディジタル化
し、対応している値をフラッシュ・メモリ４１へ入力す
る。各駆動チップからのＢＩＡＳＭ電流の値はフラッシ
ュ・メモリに格納され、その駆動チップに対する更新Ｇ
ＲＥＦデータに対する必要性を知るためにＭＥＣ５０へ
ダウンロードされる。

【００５３】図２３はイネーブル・ビットをＢＩＡＳＭ
またはバイアス監視レジスタ５０の単独ビットのデータ
・レジスタの中にロードするためのタイミング図であ
る。図２３のタイミング図は図２１のタイミング図に似
ているが、命令レジスタにはＢＩＡＳＭレジスタのコー
ドがロードされ、論理１などの単独ビットのデータだけ
が提供される点が異なっている。このビットは適切な駆
動チップのＢＩＡＳＭレジスタの中に捕捉され、ＴＡＰ
コントローラのＵｐｄａｔｅ−ＤＲのステートの変化時
に、そのレジスタの中のイネーブル・ビットがこの駆動
チップの中の余分の電流発生チャネルをイネーブルす
る。

【００５４】上記のように、特定の駆動チップの正規の
動作を制御するために、その駆動チップの中にデータを
入力することは他の各駆動チップに対する命令を使って
提供される。他の各駆動チップは、それぞれのバイパス
・レジスタをイネーブルし、変更されるべきデータを持
っているレジスタをｃａｐｔｕｒｅ−ＤＲステートに置
き、現在のピクセルのラインを記録するために使われて
いる制御データがシフト・アウトされて、それぞれのＢ
ＹＰＡＳＳレジスタを通って下流のすべての駆動チップ
を通るようにする。また、新しいデータも提供され、上
流の駆動チップのバイパス・レジスタを通ってその新し
い制御データを受け取るためのデータ・レジスタへシフ
トされる。現在のラインのピクセルに対する露光期間の
後、あるいは新しい制御データを使って記録を開始した
い時、更新命令がＴＭＳ信号線の上の信号に応答してＴ
ＡＰコントローラによって提供される。

【００５５】Ｉ／Ｏ（入力／出力）境界走査レジスタ５
３は、ＩＥＥＥ １１４９．１標準規格によって要求さ
れている１３ビットのレジスタであり、入力を監視し、
そして出力を制御することによってデバイスの接続性を
検証するために使われる。また、それはデバイスの試験
時にそのデバイスの入力を制御し、出力を監視するため
にも使うことができる。このレジスタの中の１３個の各
セルは、印刷ヘッドに接続されている異なるＩ／Ｏ（入
力／出力）と関係付けられている。従って、この駆動チ
ップに関係付けられている６本の補正された画像データ
の各信号線は、それぞれのセルを持っている。二つのト
ークン・ビット・セル、すなわち、二つのトークン・ビ
ット信号（ＬＴＯＫＥＮおよびＲＴＯＫＥＮ）の各々に
対して一つのセルがある。トークン・ビットが右から左
へシフトされるようにイネーブルする信号（ＳＨＦＴＲ
ＴＬ）に対して一つのセルが提供され、トークン・ビッ
トが左から右へシフトされるようにイネーブルする信号
（ＳＨＦＴＬＴＲ）に対してもう一つのセルが提供され
ている。また、ラッチ信号（ＬＬＡＴＣＨ）、トークン
・ビットをシフトするためのクロック信号（ＳＨＦＴＣ
ＬＫ）および露光クロック・パルス（ＥＸＰＣＬＫ）に
対しても別々のセルが提供されている。従って、ＩＥＥ
Ｅ １１４９．１標準規格の中で規定されているよう
な、それぞれのラインに関係付けられているそれぞれの
信号線の接続性を確認するために、これらの任意のレジ
スタの中に一つのビットを入力することができる。

【００５６】シグネチャー解析（Ｓ／Ａ）走査レジスタ
５７は、駆動ＩＣの６４個の各出力チャネルのディジタ
ル部分の出力を監視するために使われる６４ビットのレ
ジスタである。６４個の各駆動チップのコンパレータ
（１９）の出力は、正規の露光サイクルの間に各Ｓ／Ａ
走査レジスタのセルの中の対応しているフリップフロッ
プをトグルするために使われる。このレジスタはシグネ
チャー解析を実行することができる線形フィードバック
・シフト・レジスタ（ＬＦＳＲ）として構成することが
でき、試験モード時に既知のパターンが既知のシグネチ
ャーを作り出すようにされる。その既知のシグネチャー
はクロック信号（ＴＣＫ）およびＴＡＰコントローラの
信号ＴＭＳ、およびＴＤＯによってシフト・アウトする
ことができる。これによって駆動ＩＣの機能のディジタ
ル部分を検証することができる。そのレジスタの中のビ
ットは、それと同じ番号の駆動チャネルに対応してい
る。従って、一つのＬＥＤがそれぞれのコンパレータか
らの出力に応答してオンされる時、対応しているＳ／Ａ
走査レジスタのフリップフロップがトグルされる。一つ
の好ましい実施形態においては、ＬＥＤをオン／オフす
るためのクリーンなエッジを提供するために、各コンパ
レータ１９の出力が対応しているＳ／Ａ走査レジスタ・
セル（５７¹．．．５７¹²⁷）（図５）のフリップフロッ
プをトグルするために使うことができ、次にそのフリッ
プフロップはそれぞれの各チャネルのトランジスタＱ４
（図９）をオン／オフするために使われる。また、Ｓ／
Ａ走査レジスタのフリップフロップを経由してＬＥＤを
制御することによって、パワーアップ時にＳ／Ａ走査レ
ジスタの出力をディスエーブル状態にすることもでき、
それによってパワーアップ時にそのＬＥＤに対する電力
をブロックすることができる。パワーアップに応答し
て、各駆動チップの制御レジスタには、そのＳ／Ａ走査
レジスタの出力状態をディスエーブルする一つのビット
がその出力にロードされる。

【００５７】制御レジスタ５４は、複数ビットのレジス
タであり、その中で各レジスタ・セルがドライバの動作
モードを決定する。例えば、３００または４００ＤＰＩ
の分解能、トークンの方向およびトークンの方向のイネ
ーブルなどを決定する。一つのレジスタ・セルの中のビ
ットは、分解能の動作が４００ＤＰＩまたは３００ＤＰ
Ｉであるかどうかを定義する。第２のレジスタ・セルの
中のビットは、特定のチップに対してトークンの方向が
右から左へか、あるいは左から右へかのいずれが設定さ
れているかを定義する。第３のレジスタ・セルは、その
トークンの方向がディスエーブルされているか、あるい
はイネーブルされているかを決定する。第４のレジスタ
・セルは、その駆動チャネルのすべてがイネーブルされ
ているか、あるいはディスエーブルされているかどうか
を決定する。第５のレジスタ・セルは、境界走査レジス
タが並列のシグネチャー解析を実行するために必要な試
験モードに入るようにイネーブルするために使うことが
できる一つのビットを提供する。これらのモードのさら
に重要なもののそれぞれの動作についての詳細は以下に
説明される。

【００５８】＜ＢＩＡＳＭ値のサンプリング＞各駆動チ
ップの余分の電流発生チャネル１５２の中の電流をサン
プルするために、印刷ヘッド上のすべての駆動チップの
命令レジスタの中に一つの命令が読み込まれ、デュアル
・レジスタである単独ビットのＢＩＡＳＭレジスタ５０
を識別する。この命令は、インタフェース・ボード上に
取り付けられていてＭＥＣ（５０）からのコマンドに応
答する７４ ＡＢＴ １８５０２（テキサスインスツル
メンツ製）などのトランシーバ・チップ５２から発せら
れる。次にＳｈｉｆｔコマンドが駆動チップのＢＩＡＳ
Ｍレジスタ５８に対して提供され、これらのレジスタの
データをシフト・アウトすることによってこれらのレジ
スタの中に現在入っているすべてのデータをフラッシュ
する。ここで印刷ヘッドは７６個の駆動チップを含んで
いて、すべての駆動チップのそれぞれのＢＩＡＳＭレジ
スタはＴＤＩ、ＴＤＯの入力および出力を経由してシフ
ト・レジスタとして接続されていることに留意された
い。すべてのＢＩＡＳＭレジスタがクリアされた状態
で、最初の駆動チップのＢＩＡＳＭレジスタの中にＴＤ
Ｉ入力を経由して「１」がシフト・インされ、更新命令
がＴＡＰコントローラ経由で提供される（図２３参
照）。次にディジタルの「１」がＢＩＡＳＭレジスタ５
０の中のラッチの出力段に対して出力され、余分の電流
発生チャネル１５２の中の定電流ドライバ２３’をイネ
ーブルする。このチャネルは、上記のようにこの駆動チ
ップ上の他の駆動回路と類似しているが、ＬＥＤには接
続されていない。この余分のチャネルの中に生成される
アナログ電流は、Ａ／Ｄ変換器５１に接続されている共
通の信号線３７上で搬送され、次にインタフェース・ボ
ード上のＡ／Ｄ変換器５１の中に読み込まれ、トランシ
ーバ・チップ５２からのコマンドに応答して、その値が
ディジタル化される。変換動作に十分なようにあらかじ
め割り当てられた一定の時間の後、Ａ／Ｄ変換器はディ
ジタル化された結果をトランシーバ・チップ上で境界走
査レジスタに対して出力するためのコマンドを受け取
る。次にトランシーバは、メモリ読出しコマンドをフラ
ッシュ・メモリに対して提供し、フラッシュ・メモリ
は、そのアドレス入力において、特定の駆動チップから
のＢＩＡＳＭ電流のディジタル化された値を受け取る。
最初の駆動チップの余分の電流発生チャネルの中の電流
の値を読み取った後、第２の駆動チップの余分の電流発
生チャネルの中の電流が、第２の駆動チップのＢＩＡＳ
Ｍレジスタ５０の中にディジタルの「１」をシフトする
ことによって、そして第１の駆動チップのＢＩＡＳＭレ
ジスタ５０の中にディジタルの「０」をシフトすること
によって読み取られる。これは、更新命令に応答して、
第１の駆動チップのチャネル２３’からの電流が停止
し、第２の駆動チップのチャネル２３’から電流が流れ
始めるようにする。この電流値はまた、フラッシュ・メ
モリの中にも格納され、そのプロセスは各駆動チップに
対して繰り返される。各駆動チップの余分の電流発生チ
ャネルからの電流値がフラッシュ・メモリに格納された
後、その駆動チップに対する対応しているＧＲＥＦおよ
びＬＲＥＦの値の付いたこの電流の値がフラッシュ・メ
モリからＭＥＣ５０へダウンロードされる。ＭＥＣはこ
れらの値を動作が正しい場合のデータと比較し、グロー
バルな変更が必要かどうか、すなわち、すべての駆動チ
ップのＧＲＥＦ値が更新されなければならないかどうか
を決定し、あるいはいくつかの駆動チップのＬＲＥＦ値
だけがそれぞれ更新されなければならないかどうかを決
定する。通常、余分の電流発生チャネルにおいて生成さ
れつつある比較的小さな電流によって示されるように、
印刷ヘッド上で一様に温度が増加している場合、各駆動
チップに対して同じ新しいＧＲＥＦ値が提供される。し
かし、印刷ヘッド上の温度が場所によって異なる場合、
或る駆動チップのＬＲＥＦを変えることができる。ＬＲ
ＥＦおよび／またはＧＲＥＦの新しい値はＴＤＩ−ＴＤ
Ｏの信号線を使って該当の命令によって使われる駆動チ
ップのＬＲＥＦまたはＧＲＥＦにシリアルにロードさ
れ、そして、読み戻される。ＧＲＥＦに対する変更が行
われる時、同じ命令が提供されてすべての駆動チップが
新しいＧＲＥＦの値を受け取る。

【００５９】＜トークン方向の自動センシング＞上記の
ように、現代の印刷ヘッドに対する標準の構築方法は、
図１およびさらに図２にも示されているように、ＬＥＤ
アレーのラインと平行に多くの駆動ＩＣを位置合わせす
る方法である。図２は上記の印刷ヘッドのモジュール構
造を示している。いくつかの応用（高密度のＬＥＤ素子
−ＤＰＩ、および高スループット・システム）に対し
て、ＬＥＤアレーの両側に駆動ＩＣを整列させることが
望ましい。論理信号が一つの端において発生し、その点
から駆動ＩＣの長さだけ伝播することが望ましいので、
これによって信号が一つの行（奇数番号の駆動ＩＣ）上
の駆動ＩＣの左側に入り、そして他の行（偶数番号の駆
動ＩＣ）上の駆動ＩＣの右側に入るようにする。駆動Ｉ
Ｃの内部では、トークンが、図１の中で奇数番号のＬＥ
Ｄに対して見られるように個々のＬＥＤ駆動チャネルを
通じてトークンが左から右へシフトされなければなら
ず、偶数番号のＬＥＤに対して逆に図１に示されている
ように右から左へシフトされなければならない。現在ま
でにこの問題は二つの方法で解決されている。第１の方
法は一つが左から右へシフトし、一方、他のものは右か
ら左へシフトする別々の部分を生成する方法である。各
部分は、極端に似ているので、これは導入するのに混乱
を招く。第２の解決策は米国特許第４，７４６，９４１
号に記載されているように、駆動ＩＣ上に方向の論理信
号入力を追加する方法である。例えば、その入力がハイ
の状態にある場合、データまたはトークンはその駆動Ｉ
Ｃの内部で一つの方向にシフトされる。その入力がロー
状態にある場合、データまたはトークンは反対の方向に
シフトされる。

【００６０】以下に説明される回路は、トークンがチッ
プを通って伝播することになる方向を自分でセンスす
る。この解決策は余分の方向入力を必要とせず、いずれ
の駆動行の中でも使うことができる一つの部分を生成す
る。余分の入力が不要になるので、サイズおよび部品の
コストが減少し、結果として、その印刷ヘッドのアッセ
ンブリにおいて必要なワイヤーボンドの数が減少する。
この解決策によって二つの行の駆動ＩＣを必要とするデ
バイスに対して共通の一つの部分が生成される。

【００６１】駆動ＩＣのトークン方向自動センシング回
路は、左側および右側のトークン入力の両方を監視して
いて、どの側の入力が最初に変化したかを知ることによ
って単純にその駆動ＩＣの中でのトークンのシフトされ
る方向を決定する。各駆動ＩＣは二つのトークン・パッ
ド、一つはその駆動ＩＣに入ってくるトークン信号を受
け取るためのもの、そして他は隣の駆動ＩＣに対してト
ークン信号を出力するために使われるものを含んでいる
ことに留意されたい。左側のトークン入力の論理状態が
最初に変化した場合、そのシフトは左から右へ行われる
べきである。右側の入力の論理状態が最初に変化した場
合、そのシフトは右から左へ行われるべきである。

【００６２】ここで、図１５を参照すると、トークンの
方向の自己センシングを行うために使われ論理回路の詳
細が示されている。駆動ＩＣは一つの内部方向レジスタ
（ＤＲＥＧ）を備えている。パワーアップ時またはパワ
ーオン・リセット（ＰＯＲ）信号がＭＥＣ（５０）によ
って提供される時、その方向レジスタの（ＤＲＥＧ）の
出力（ＳＨＦＬＴＲおよびＳＨＦＲＴＬ）は、両方とも
論理ローにセットされ、それによって境界走査レジスタ
のセル１２２、１２６の出力ＬＴＲ−ＯＥおよびＲＴＬ
−ＯＥがローになり、左側のトークン入力（ＬＴＯＫＥ
Ｎ）および右側のトークン入力（ＲＴＯＫＥＮ）の信号
線の両方がそれぞれの入力モードがイネーブルされた状
態になり、一方、バッファまたはトライステート・イン
バータＴＳ１およびＴＳ２の動作を禁止することによっ
て両方の出力モードをディスエーブルする。上記のよう
に、トークンのビットまたはパルスは第１の駆動チップ
に入力され、それが脱出して第２の駆動チップに入力さ
れるまで、その駆動チップの各種のチャネルを通過する
信号である。このプロセスは同じデータ・バスに対して
アクセスする駆動チップの数に従って、第２、第３、な
どの駆動チップに対して繰り返される。トークン・パル
ス（ハイ）が最初にＬＴＯＫＥＮ上に受け取られると、
そのシフト方向は次のように設定される。信号ＬＴＯＫ
ＥＮは、シフト・インされ、境界走査レジスタのセル１
２０のＬＴＲＴＩＮ信号線をハイにセットする。これに
よってＮＡＮＤゲート１３０の出力がローになり、ＳＲ
フリップフロップまたはラッチ（ＦＦ＃１）のＳ入力に
供給され、さらにそれによってＳＲフリップフロップの
Ｑ出力がハイになり、それがマルチプレクサ（ＭＵＸ＃
１）に供給される。フリップフロップまたはラッチの状
態の変化は、よく知られているように、その他にそれぞ
れデバイスのクロック入力に対して提供されるクロック
・パルスによって制御される。ノーマル・モードの動作
においては、マルチプレクサの出力のステート・マシ
ン、ＳＲフリップフロップのＱ出力および、従って、Ｓ
ＨＦＬＴＲがハイになる。ＳＨＦＬＴＲがハイになる
と、境界走査レジスタのセル１２２のＬＴＲ＿ＯＥの出
力信号線がハイになり、それはその境界走査セル１２４
のＳＥＬ入力をハイに遷移させることによってＲＴＯＫ
ＥＮ信号が出力専用として働くようにし、それによって
ＬＴＲＴＯＵＴとＬＴ＿ＯＵＴとの間でトークン・ビッ
トが左から右へシフトされるようにセル１２４の方向性
動作を設定し、ＲＴＯＫＥＮに対する出力におけるバッ
ファ回路（ＴＳ２）をイネーブルする。セル１２４のＳ
ＥＬ入力が論理ハイにセットされると、それはＲＴ−Ｉ
Ｎ端子に対する信号入力がセル１２４から出力されるこ
とを禁止する。バッファ回路（ＴＳ２）がイネーブルさ
れると、セル１２４のＬＴ−ＯＵＴ端子から出力される
信号がそのバッファ回路を通ってＲＴＯＫＥＮ信号線に
到達することが許される。この他に、ＳＨＦＬＴＲがハ
イになると、それはＤＲＥＧのＲＴＯＫＥＮ側にあるＮ
ＡＮＤゲート１３２の一つの入力に対してインバータ１
４０を通じてフィードバックされる。このＮＡＮＤゲー
ト１３２の入力がローになることによってＧＲＥＧのＲ
ＴＯＫＥＮ側がロック・アウトされ、信号またはノイズ
によってその駆動ＩＣのシフト方向が後でスイッチされ
ることが防止される。

【００６３】トークン・ビット・レジスタ「コア」ロジ
ック２８は、駆動チップの６４個のトークン・レジスタ
を表し、その中でＳＨＦＲＴＬおよびＳＨＦＬＴＲは、
その駆動ＩＣの内部でのシフトの方向を設定するように
働く信号の制御線を表し（図１８も参照）、そしてＬＴ
ＲＴＩＮおよびＲＴＬＴＩＮは、トークン・シフト・レ
ジスタのコア２８の中にトークン・ビット信号を搬送す
る信号線を表し、そのコアはこの駆動ＩＣの例の中では
６４個のトークン・ビット・レジスタを含んでいる。図
１８を参照して以下に説明されるように、信号線ＳＨＦ
ＲＴＬおよびＳＨＦＬＴＲは或るバッファをイネーブル
およびディスエーブルするために使われ、その駆動チッ
プの中でのトークン・ビットのシフト方向を制御する。
トークンの方向の自動センシングによる右から左へのシ
フト方向の制御を行うプロセスも同様である。上記のよ
うに、パワーアップ時またはパワーオン・リセット時
に、レジスタ１２０、１２４のトークン・ビットの入力
モードは両方ともそれぞれの出力モードがディスエーブ
ルされた状態で動作すると仮定する。トークン・ビット
・パルス（ハイ）が先ず最初に信号線ＲＴＯＫＥＮ上で
受信された時、そして増幅後に境界走査レジスタのセル
１２４のＲＴ−ＩＮ入力に入力された時、シフト方向が
境界走査レジスタのセル１２４の出力におけるＲＴＬＴ
ＩＮがハイになることによって設定される。これによっ
て、ＮＡＮＤゲート１３２の出力がローになる。ＮＡＮ
Ｄゲート１３２の出力はＳＲフリップフロップまたはラ
ッチＦＦ２のＳ入力に対して入力される。そのＳＲフリ
ップフロップのＱ出力は次にハイになり、それはマルチ
プレクサＭＵＸ＃２に対して入力される。通常モードの
動作においては、ＭＵＸ＃２の出力の状態はＦＦ＃２の
Ｑ出力とマッチしており、従って信号線ＳＨＦＲＴＬが
ハイになる。ＳＨＦＲＴＬの信号がハイのレベルになる
と、境界走査レジスタのセル１２６の出力信号線ＲＴＬ
＿ＯＥがハイになり、それにより、境界走査レジスタの
セル１２０のＳＥＬ入力線をハイにすることによってＬ
ＴＯＫＥＮが出力専用として機能するようにイネーブル
される。それによってＲＴＬＴＯＵＴとＲＴ−ＯＵＴと
の間でトークン・ビットが右から左へシフトされるよう
にセル１２０の方向性の動作が設定され、ＬＴＯＫＥＮ
に対する出力においてバッファ回路（ＴＳＩ）がイネー
ブルされる。セル１２０のＳＥＬ入力が論理ハイにセッ
トされると、端子ＬＴ−ＩＮに対する信号入力がセル１
２０から出力されるのが禁止される。バッファ回路（Ｔ
Ｓ１）がイネーブルされると、セル１２４のＲＴ−ＯＵ
Ｔ端子からの信号出力がバッファ回路を通ってＬＴＯＫ
ＥＮ信号線へ到達することが許される。さらに、ＳＨＦ
ＲＴＬがハイになると、それは方向レジスタＤＲＥＧの
ＬＴＯＫＥＮ側にあるＮＡＮＤゲート１３０の一つの入
力に対してインバータ１４２を通じてフィードバックさ
れる。そのインバータの出力のローがＮＡＮＤゲート１
３０に入力されると、方向レジスタのＬＴＯＫＥＮ側が
ロック・アウトされ、後で信号またはノイズによってそ
の駆動ＩＣのシフト方向がスイッチされるのを禁止す
る。

【００６４】図１９において、信号の入力および出力、
ＪＴＡＧ境界走査セル１２６および１２０および方向レ
ジスタＤＲＥＧおよび各駆動チップ４０の一部を形成し
ているコア・ロジック２６の回路図の詳細が示されてい
る。境界走査セル１２６は、既知のＴＳＯＯＯＬＪ単方
向ＳＣＯＰＥ（テキサス州ダラスのテキサスインスツル
メンツの商標）セルとして実現され、一方、境界走査セ
ル１２０は、ＴＳＢＯＯＬＪの双方向ＳＣＯＰＥセルと
して実現される。図１９において、各コンポーネントに
関係付けられている入力および出力の信号線には、ＪＴ
ＡＧの指定された入力としての指示および図１５の特定
の回路の中でその信号が表す機能入力としての表示記号
が付いている。例えば、トークン・ビットを表している
信号ＬＴＯＫＥＮは、境界走査セル１２０への信号線Ｄ
ＩＮ Ａにおける入力である。ＤＩＮ Ａという用語
は、ＴＳＢＯＯＬＪに対するデータ入力信号線の一つに
対するメーカの識別子である。等価的に、この入力はＬ
Ｔ＿ＩＮとしても識別され、それは図１５の中のこの信
号線に対する用語に対応している。各信号線に対するメ
ーカの指定記号は、そのセルの外側に示されており、一
方、図２の回路図の中で割り当てられている信号線に対
する機能的指示子は、そのセルの内部に示されている。
セル１２６、１２０およびＤＲＥＧおよびコア２８の間
の接続を理解し易くするために、その信号線は接続され
た状態では示されておらず、代わりに共通の接続は丸で
囲んだ番号によって示され、その中で同じ丸で囲まれた
番号は共通の接続を表している。

【００６５】メーカの識別子を使って説明すると、信号
線ＡおよびＢは、それぞれＳＣＯＰＥセル機能に対する
制御信号を提供しているモード選択入力信号線である。
ＤＩＮ信号線は、システム・データを入力するためのシ
ステム・データ入力線である。ＤＯＵＴ信号線はシステ
ム・モードにある時、それぞれのＤＩＮ信号線上に存在
しているデータを通すように動作するシステム・データ
出力信号線である。試験モードにおいては、ＤＯＵＴ信
号線は試験データのビットを渡す。ＤＭＸ信号線はデー
タ出力マルチプレックス制御として動作し、試験データ
またはシステム・データがＤＯＵＴ上に現われているか
どうかを決定する。ＨＯＬＤＺは試験出力ラッチ・イネ
ーブル信号線である。一つのバイナリ・レベルにおいて
は、そのセルの出力ラッチは現在の状態に止まってい
る。第２のバイナリ・レベルにおいては、そのセルの出
力ラッチにはそのセルの一部分を含んでいる内部の入力
レジスタの現在状態がロードされる。ＴＣＫは制御信号
ＡおよびＢによって選択されたデータを持つ入力レジス
タに対するハイ・アクティブのクロック入力を提供する
試験クロック入力である。ＴＤＩ信号線は、前のセルの
ＴＤＯ出力線からシリアルの走査データ入力を提供する
試験データ入力線である。ＴＤＯの信号線は、それ以降
のセルのＴＤＩ入力線に対してシリアルの走査データ出
力を提供する試験データ出力線である。

【００６６】＜トークンの方向制御＞トークンのシフト
の方向を決定するための自動方向センシング回路の他
に、この駆動ＩＣチップをより柔軟に使うためにＩＥＥ
Ｅ １１４９．１インタフェースによってシフトの方向
を強制的に決める代替機能も提供されている。上記の説
明の中で、命令レジスタ４６（図１４）の中の一つの命
令によって、制御レジスタ５４を選択できることが示さ
れた。その制御レジスタのビットの一つ（例えば、ビッ
ト２）は、シフトの方向を決定し、一方この制御レジス
タのビット３をハイ状態にセットすることによって、ビ
ット２の中に設定された方向が上記のトークン方向自動
センシング回路に優先する。ふたたび図１５を参照する
と、ＪＴ＿ＤＩＲ＿ＥＮ信号線の状態（制御レジスタの
中のビット３によってセットされた）が方向レジスタ
（ＤＲＥＧ）の中の２つのマルチプレクサ（ＭＵＸ ＃
１およびＭＵＸ ＃２）を制御する。ＪＴ＿ＤＩＲ＿Ｅ
Ｎがハイの時、二つのマルチプレクサはＳＲフリップフ
ロップ（ＦＦ１およびＦＦ２）の出力を無視する。ＳＨ
ＦＬＴＲおよびＳＨＦＲＴＬの信号線の状態は、ＪＴ＿
ＤＩＲ信号線の状態によって決定される。ＪＴ＿ＤＴＲ
信号線の信号がハイの場合、ＳＨＦＲＴＬ信号線がハイ
になり、一方、ＳＨＦＲＴＬ信号線はローになる。ＪＴ
＿ＤＩＲの状態は制御レジスタのビット２の状態によっ
て決定される。境界走査セル１２０、１２２、１２４、
１２６、およびＬＴＯＫＥＮおよびＲＴＯＫＥＮ出力に
及ぼすインパクトは上記の自己センシング回路によって
制御される場合と同じである。

【００６７】印刷ヘッドのレベルにおいても、この設計
は大きな利点を有する。この設計によってシフト・チェ
ーンの発信源がどこであって、そのトークンの流れの方
向はどちらであるかに関して高いレベルの柔軟性が得ら
れる。印刷ヘッドの長さを通過し、そしてすべての駆動
ＩＣに対して利用できるトークン信号によって、駆動チ
ップのＬＴＯＫＥＮおよびＲＴＯＫＥＮ入力がＴＯＫＥ
Ｎ信号線に対してワイヤーボンディングされている印刷
ヘッドの構成を決定することができる（図３参照）。印
刷ヘッドが四つのセグメントから構成されていて、下位
の偶数番号のＬＥＤ、下位の奇数番号のＬＥＤ、上位の
偶数番号のＬＥＤおよび上位の奇数番号のＬＥＤを駆動
するためのドライバがあると仮定すると、そのトークン
信号に対して付加される各セグメントのヘッドにおいて
必要となる駆動チップは４個で済む。各セグメントの中
の残りのチップは、同じセグメントの中の前のチップの
トークン出力からトークン信号を受け取る。これによっ
て、シフト・クロックの速度を設計のリミットにまで保
つのに必要なだけの数のシフト・チェーンを形成するこ
とができ、そして、その設計が必要とするデータのロー
ドの方向をどんな方向にでも決めることができる。ま
た、各駆動チップからトークンの方向信号線に対する配
線のジャンパも不要になる。

【００６８】＜スキップ・ロジックによるトークン・チ
ェーン＞印刷ヘッドに対する現在の標準の分解能レベル
は２００、２４０、３００、４００、４８０および６０
０ＤＰＩである。組み立てにおける製造工具および部品
の共通性のために、３００ＤＰＩの場合は９６個のＬＥ
Ｄ、４００ＤＰＩの場合は１２８個のＬＥＤ、そして６
００ＤＰＩの場合は１９２個のＬＥＤ（あるいは、これ
と等価な比率の）を含んでいることがＬＥＤアレーを製
造するために望ましい。というのは、これによってＬＥ
ＤアレーのＩＣの長さが同じになるからである。現在、
電流駆動ＩＣが設計される時、それは一つだけの特定の
分解能で使うように設計される。しかし、複数の分解能
のＬＥＤアレーで動作することができる単独の電流駆動
ＩＣがあれば非常に便利である。

【００６９】ここで記述された駆動ＩＣチップの設計
（ＬＥＤアレーの両側に駆動チップがある）は、４００
ＤＰＩ（合計１２８個のＬＥＤ）の分解能を持つＬＥＤ
アレーをサポートすることができる。さらに、４個ごと
の出力がスキップされるようにする動作モードも提供さ
れるので、９６個のチャネルだけがアクティブになり
（各駆動チップにおいては４８個）、そして３００ＤＰ
ＩのＬＥＤもサポートすることができる。図１６を参照
すると、電流駆動ＩＣ６（例えば、４００ＤＰＩの最大
分解能の）は４００ＤＰＩのＬＥＤアレー１上の対応し
ているＬＥＤ２に対してワイヤーボンド５からワイヤー
ボンド・パッド４を経由して接続されているワイヤーボ
ンド・パッド７を備えている。そのパッド７は、それぞ
れ対応しているＩＣドライバのチャネルから駆動電流を
出力するための接続端子を備えている。図１６および図
１７に示されている例においては、説明を簡単にするた
めに各ＬＥＤアレーの反対側には駆動チップが一つだけ
しか示されていない。上記のように、より一般的な応用
においては、各ＬＥＤアレーの両側に駆動チップがあ
る。例えば、図に示されていない奇数番号のＬＥＤに対
して別の駆動チップが存在して接続されていると仮定す
ることができる。ワイヤーボンド・パッド４は、ＬＥＤ
アレー１の上の金属トレース３によってＬＥＤ２に電気
的に接続されている。同じ電流駆動ＩＣ６（そのうちの
二つは駆動チップ６ａ、６ｂとして識別されている）
が、図１７に示されており、３００ＤＰＩのＬＥＤアレ
ー１ａおよび１ｂに接続されている。平均的に、四番目
ごとの出力チャネルおよびワイヤーボンド・パッド１２
ａ、１２ｂは、ＬＥＤアレー１ａ、１ｂには接続され
ず、結果として一つの４００ＤＰＩ電流駆動ＩＣが３０
０ＤＰＩのＬＥＤアレーを駆動している。

【００７０】６００ＤＰＩのＬＥＤアレーを駆動するた
めに、１９２個の出力を備えている駆動ＩＣはここで説
明している技法に従って、一つおきの駆動ドライバ・チ
ャネルをスキップすることによって３００ＤＰＩのＬＥ
Ｄアレーをサポートするように適用させることもでき
る。さらに、平均して三番目ごとの出力をスキップし
て、４００ＤＰＩのＬＥＤアレーをサポートするモード
も追加することができる。

【００７１】従って、同じ部品を複数のタイプの印刷ヘ
ッドに対して使えることによって、これらのチップの使
用量が増える結果となり、電流駆動ＩＣのコストが下が
る可能性があることは理解される。さらに、駆動動作電
流レベルをプログラムできる電流駆動ＩＣによって、電
流駆動ＩＣが、異なる分解能の異なるＬＥＤアレーによ
って必要とされる、異なる電流レベルにマッチするよう
に調整することができる。

【００７２】さらに、１つまたはそれ以上の出力チャネ
ルが故障していることが試験によって分かっている駆動
チップを、それらのチャネルがより低いＬＥＤ分解能に
おいては使われない場合に、低いＬＥＤ分解能で使うこ
とができる。

【００７３】駆動ＩＣに対するこの複数分解能の互換性
を実現するためにＩＥＥＥ １１４９．１のアーキテク
チャに付随する制御レジスタのセルがモード選択のため
に提供され、個々のモードが特定の分解能のＬＥＤアレ
ーでの動作に対応する。上記のように、制御レジスタの
状態はＩＥＥＥ １１４９．１のシリアル・バスＴＤ
Ｉ、ＴＣＫ、ＴＭＳによって変化させることができる。
これは電流駆動ＩＣのどのチャネルがディスエーブルさ
れるかを制御することができる多くの実装方法のうちの
好ましい実装の一つに過ぎない。例えば、他の方法とし
て、専用のモード選択信号線を使う方法もある。

【００７４】図１８を参照すると、トークン・ビット・
レジスタ２６、すなわち、スキップ・ロジックを持つチ
ェーンの回路図が示されている。上記のように、トーク
ン・チェーンは画像データを適切なデータ・ラッチ・レ
ジスタ２４（図５）の中にラッチさせるように使うため
に、段から段へトークン・ビットを移動させるように適
応される。トークン・チェーンは一連のフリップフロッ
プ・レジスタ・セル２９（図にはＦＦ４、ＦＦ５、ＦＦ
６だけが示されている）を含み、そのレジスタ・セルの
うちの一つがそれぞれの電流駆動チャネルの画像データ
・ラッチの部分に関係付けられている。従って、定格で
は６４個の駆動電流ドライバ・チャネルをサポートする
駆動ＩＣに対して、６４個のフリップフロップ・レジス
タ・セル２９があるが、ここではトークン・チェーンう
ちの３段だけが示されている。トークン信号線（２
７）、トークン４、トークン５およびトークン６は、一
つのフリップフロップからそれぞれ出力され、そしてそ
れぞれのデータ・ラッチ・レジスタ２４に接続されてい
る。フリップフロップ２９に対する入力は、そのフリッ
プフロップのクロック入力におけるトークン・クロック
信号線（ＳＨＦＴＣＬＫ）、そのフリップフロップのＤ
入力におけるトークン・ビット信号入力およびそのフリ
ップフロップのクリア入力におけるリセット信号入力で
ある。トークン・チェーンは、左から右へ、あるいは右
から左への方向において選択的に動作できるので、トー
クン・ビット信号を定義された方向に通過させるインバ
ータをイネーブルするそれぞれの制御信号（左から右へ
のシフト制御（ＳＨＦＬＴＲ）、右から左への制御信号
（ＳＨＦＲＴＬ）を備えた３ステートのインバータまた
はバッファ１３１または、その代わりにマルチプレクサ
が設けられる。

【００７５】図１８の実施形態において、シフト方向の
制御信号がトークン・ビット信号を左から右への方向へ
通過するようにトークン・チェーンをイネーブルすると
仮定する。すなわち、論理信号ＳＨＦＬＴＲがこの駆動
チップのトークン・ビット・レジスタのコア２６に入力
され、それは或るバッファ１３１をイネーブルするよう
な論理レベルであって、トークン・ビット信号を通過さ
せ、一方信号ＳＨＦＲＴＬは他のバッファ１３１がトー
クン・ビット信号を渡すのを禁止するための論理レベル
になっている。単独のディジタル・ビットを表すトーク
ン・ビット信号もＦＦ３（図示せず）から出力され、Ｆ
Ｆ４に入力されると仮定し、ＦＦ４の出力は次のトーク
ン・クロック・パルス（ＳＨＦＴＣＬＫ）の一つのエッ
ジに応答して変化すると仮定する。次に二次トークン・
ビット信号がＦＦ４の第１出力から出力され、トークン
４の信号線２７４上でＦＦ４および第４の電流駆動チャ
ネルに関係付けられているデータ・ラッチ・レジスタ２
４に対して通信され、それらが画像データ・バスＤＡ
（０：５）上に現在ある６ビットの補正された画像デー
タ信号をラッチするようにする。また、ＦＦ４はバッフ
ァ１３１からＦＦ５のＤ入力へ接続されている一次出力
信号線上にもトークン・ビット出力を提供する。次のト
ークン・クロック信号において、ＦＦ５はトークン５の
信号線２７５上にトークン・ビット信号を出力する。こ
の信号はＦＦ５および第５の駆動チャネルに関係付けら
れている画像データ・レジスタによって画像データ・バ
ス上に現在現われている画像データをラッチする。次
に、トークン・ビット信号がＦＦ５の二次出力信号線か
らマルチプレクサ６０の一つの入力に対して出力され、
マルチプレクサ６０はそのトークン・ビットをバッファ
１３１からＦＦ６のＤ入力に対して出力するようにイネ
ーブルされ、ＦＦ６は次のＳＨＦＴＣＬＫにおいてトー
クン・ビットをトークン６の信号線２７６上に出力する
ように機能し、そしてそのトークン・ビットをトークン
・レジスタ・セル７にも渡す。ＭＥＣ（５０）は、この
駆動ＩＣが接続されているトークン・クロック信号に同
期してデータ・バス上に特定のチャネルに対して適切な
データを提供するようにプログラムされている。

【００７６】上記の説明は、例えば、その駆動チップが
４００ＤＰＩのＬＥＤチップを例えば、６４個のすべて
が動作している駆動チャネルでサポートしているので、
どのレジスタもスキップされないと仮定している。例え
ば、３００ＤＰＩのＬＥＤチップ・アレーが、例えば、
９６個のＬＥＤでサポートされ、これらのＬＥＤのうち
の４８個が一つの駆動チップによって駆動される場合、
各駆動ＩＣチップの中の４番目ごとのドライバがディス
エーブルされ、従ってデータ・バスＤＡ（０：５）上の
画像データは、ディスエーブルされているチャネルに関
連しているレジスタ・セルの中にはラッチされない。ト
ークン・ビットがチャネルのうちの一つ、例えばトーク
ン５のチャネルをスキップするためには、マルチプレク
サ６０は論理デバイス１５６の出力からの信号によっ
て、ＦＦ４の一次トークン・ビット出力に接続されてい
るマルチプレクサの二次入力信号線上の一つの入力がマ
ルチプレクサ６０によって出力されるようにイネーブル
され、一方論理デバイス１５６から出力される信号がＦ
Ｆ５をクリアまたは禁止するように働くように設定され
る。従って、ＦＦ４からのトークン・ビット出力はＦＦ
５には影響することができず（ＦＦ５が禁止されている
ので）、その代わりにイネーブルされているマルチプレ
クサ６０を経由してＦＦ６へスキップすることが許され
る。論理デバイス５６からの信号は、この機能に関係付
けられているＩＥＥＥ １１４９．１の制御レジスタ・
セル５５の中の一つのビット、すなわち、４００ＤＰＩ
／３００ＤＰＩビットまたはスキップ・ビットに応答す
る。そのビットはスキップ・モードが活性化されるかど
うかを定義している。論理デバイス１５６はこのスキッ
プ・ビットに応答し、いずれかの方向にスキップされる
べき駆動ＩＣの中の１５の他のあらかじめ選択された同
様なレジスタと同様に、ＦＦ５のトークン・レジスタ段
をリセット状態に保持する一つの信号または制御ビット
を生成する。

【００７７】右から左への方向のトークン・チェーンの
動作も同様である。この場合、ＩＥＥＥ １１４９．１
の制御レジスタ・セル５５の中に格納されているビット
が、スキップ・モードがアクティブであることを示し、
右から左への制御信号（ＳＨＦＲＴＬ）が右から左への
３ステート・インバータまたはバッファ１３１をイネー
ブルし、そして左から右へのシフト制御信号（ＳＨＦＬ
ＴＲ）が左から右への３ステート・インバータまたはバ
ッファをディスエーブルしている時に、マルチプレクサ
６２がＦＦ６からＦＦ４へのトークン・ビットの選択的
スキップを許すように働く。

【００７８】ＬＥＤチップに相対的な駆動チップのサイ
ズに依存して、あまり多くの出力チャネルごとにスキッ
プするのは、同じ駆動ＩＣを複数密度のＬＥＤアレーに
対して使う問題に対する最良の解決策とはならない可能
性がある。これは図１３（ｂ）を参照して説明される次
の理由のために発生する。図１７は、図１６に示されて
いる駆動ＩＣチップ６に対する同じ駆動ＩＣ６ａ、６ｂ
を示しているが、チップ・アレー上のＬＥＤの数が図１
６に示されているＬＥＤアレー１より少ないＬＥＤチッ
プ・アレー１ａ、１ｂに接続されている。

【００７９】印刷ヘッドを作る時、すなわち、印刷ヘッ
ドまたはモジュール・サポート上でのＬＥＤアレーのア
ッセンブリにおいて、画像の品質を最大にするために、
ＬＥＤチップ・アレー（１ａ、１ｂ）の各々における隣
接するＬＥＤの間の間隔と同じ間隔をＬＥＤアレー・チ
ップの境界にまたがって終りのＬＥＤ２ａ、２ｂの間に
設けることが望ましい。これによってＬＥＤアレー間の
ギャップ９が小さくなり、結果として印刷ヘッドの作成
時にそれらがウェーハから切り離される時に十分正確な
寸法の制御が必要となり、相対的配置が非常に正確であ
る必要が生じる。電流駆動ＩＣチップ６ａ、６ｂは、そ
の長さがＬＥＤアレーより大幅に小さくなるようなサイ
ズである場合、正確な配置を必要としない。ワイヤー・
ボンド５ａの取付けの曲がりを最小にするために、製造
における支援のために駆動チップのＩＣの長さが減らさ
れるにつれて、外側の駆動ＩＣチャネル（すなわち、駆
動ＩＣの端に近いもの）のスキップがより少なくなるこ
と、および内部の出力駆動ＩＣチャネルのスキップが多
くなることが望ましい。その結果、４番目ごとのチャネ
ルを、あるいはそれに対応するボンド・パッド１２ａを
スキップすることは最適でない可能性があり、むしろ駆
動ＩＣチップ６ａおよびＬＥＤアレー１ａの両方におけ
るワイヤーボンド・パッド４ａおよび７ａの位置に依存
する、さらに複雑な解決策が必要となる。そのようなこ
とに関してのさらに詳しい説明は、ここで説明されてい
る駆動チップの動作を理解する上では本質的ではない。
従って、それぞれのチップ上で最も接近しているボンド
・パッドに対する接続が行えるように、駆動チャネルに
対するＬＥＤアレー・チップの接続に対して提供される
駆動ＩＣとＬＥＤアレーとの間の接続を決定するための
計算を行うことができる。しかし、スキップされるチャ
ネルの数、例えば１６が同じままであり、そしてドライ
バの動作が同じなので、必要なのは、駆動ＩＣが３００
ＤＰＩのモードで使われる時にどのチャネルがスキップ
されるべきかを識別すること、そして関与するチャネル
に対する適切な接続によってスキップされるために使わ
れるマルチプレクサ６０、６２を配置するようにその駆
動ＩＣを設計することだけである。

【００８０】本発明は、ＬＥＤ印刷ヘッドの特定の一例
を参照して説明されてきたが、レーザ、熱的、電磁的、
インクジェット、などの他のタイプの記録素子を組み込
んでいる印刷ヘッドを採用することができることを理解
されたい。

【００８１】印刷ヘッドを制御するための手段としてＩ
ＥＥＥ １１４９．１のアーキテクチャを使うことには
二つの利点がある。ノーマル動作時に使われる一次画像
データの経路ではなく、印刷ヘッドに対する制御信号を
提供するために二次データ経路を利用することによっ
て、印刷ヘッドが画像データをロードしている間および
情報のラインを露光している間に、ここで説明されたよ
うに印刷ヘッドの構成を変更することが可能となる。Ｉ
ＥＥＥ １１４９．１の標準規格および、ここで説明さ
れた駆動チップの設計の実装の内部で新しい動作構成を
ロードして、その新しい構成のイネーブルをホールド・
オフすることが可能である（現在記録中のピクセルのラ
インの露光時の動作を変更しないようにして）。これに
よって、ノーマル動作における印刷ヘッドの使用が制限
されるのは、すべての構成データをシリアルにロードす
るために必要な長さ（そして、それに対応している時
間）ではなく、更新コマンドの長さによってのみ制限さ
れるという利点が生じる。これによって、スキップ・フ
レームを導入する必要がなくなり、あるいは記録中の画
像フレーム間の長さ／時間を増加させなくて済む。第２
の利点は、ＩＥＥＥ １１４９．１のインタフェースを
使うことによって、第３のシリアル・データ経路に対す
る必要性が回避されることである。これによって信号分
配ボードの費用／複雑度が減少し、そしてワイヤーボン
ドの数が減り、しかも印刷ヘッドのテスタビリティが改
善される。

【００８２】本発明は、それについての好ましい実施形
態を特に参照して詳細に記述されてきたが、本発明の精
神および範囲の中で各種の変形および修正が可能である
ことを理解されたい。

【図面の簡単な説明】

【図１】 本発明による印刷ヘッドのブロック図であ
り、この印刷ヘッドはＬＥＤチップのアレー上に形成さ
れたＬＥＤを駆動するための複数の駆動チップを含んで
いる。

【図２】 図１のインタフェース・ボードおよび印刷ヘ
ッドの印刷部分のレイアウト図であり、モジュール構造
による図１の印刷ヘッドを示している。

【図３】 インタフェース・ボードおよび図１の印刷ヘ
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図である。

【図４】 図２のインタフェース・ボード上の信号のい
くつかをさらに詳細に示した回路図である。

【図５】 本発明による駆動チップ上に提供されている
回路の一部分のブロック図である。

【図６】 図５の駆動チップの電流駆動部の回路図であ
る図７ないし図９の関係を説明した図である。

【図７】 図５の駆動チップの電流駆動部の部分回路図
である。

【図８】 図５の駆動チップの電流駆動部の部分回路図
である。

【図９】 図５の駆動チップの電流駆動部の部分回路図
である。

【図１０】 従来の技術において知られている境界走査
レジスタの概念図である。

【図１１】 既知の境界走査レジスタのセルの動作を示
している図である。

【図１２】 従来の技術において知られているような境
界走査レジスタの中のセルとしての動作に適している回
路の一つの形式のブロック図形式での一例である。

【図１３】 集積回路上の素子の接続性を試験するため
のＩＥＥＥ １１４９．１のアーキテクチャの既知の回
路を示しているブロック図である。

【図１４】 図５の駆動チップの一部分を示しているブ
ロック図であり、本発明に従って実装されているＩＥＥ
Ｅ １１４９．１のアーキテクチャを示している。

【図１５】 図５の駆動チップ上で使われている回路の
略図であり、画像データをラッチするために使われてい
るトークン信号のトークン方向自動センシングを提供し
ている。

【図１６】 図５の駆動チップを示している印刷ヘッド
の略図であり、ＬＥＤチップ・アレー上のそれぞれの記
録素子にそれぞれのすべての駆動チャネルが接続されて
いる場合を示している。

【図１７】 いくつかの駆動チャネルが使われていな
い、低解像度のＬＥＤチップ・アレーで使われている同
じ駆動チップを示している印刷ヘッドの略図である。

【図１８】 不使用の駆動チャネルには画像データがラ
ッチされないようにする、トークンのスキップ機能を備
えるための図５の駆動チップ上で使われる回路の略図で
ある。

【図１９】 図１５に示されている回路の一部分の略図
であり、ＩＥＥＥ１１４９．１タイプのセルに関係付け
られている追加の信号線を示している。

【図２０】 ＪＴＡＧアーキテクチャ型の６個の駆動チ
ップの直列接続を示す略図である。

【図２１】 図１４に示されているＬＲＥＦレジスタに
ロードするためのＴＡＰコントローラに対する信号入力
を示しているタイミング図である。

【図２２】 図１４に示されているＬＲＥＦ及びＧＲＥ
Ｆの組合せレジスタにロードするためのＴＡＰコントロ
ーラに対する信号入力を示しているタイミング図であ
る。

【図２３】 図１４に示されているＢＩＡＳＭ又はバイ
アス監視レジスタにロードするためのＴＡＰコントロー
ラに対する信号入力を示しているタイミング図である。

【符号の説明】

１８ ダウン／アップ・カウンタ １９ コンパレータ ２０ 印刷ヘッド ２１ インタフェース・ボード ２３ 定電流ドライバ ２４ データ・ラッチ・レジスタ ３０ ＬＥＤ ３１ ＬＥＤチップ・アレー ３３−３９ 信号搬送線 ４０ 駆動ＩＣチップ ４１ フラッシュ・メモリ ５０ マーキング・エンジン・コントローラ（ＭＥＣ） ５１ アナログ−ディジタル変換器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 トレイシー・フォックス アメリカ合衆国・ニューヨーク・14626・ ロチェスター・ラスティ・レーン・35 (72)発明者 エドワード・マイケル・ケリー アメリカ合衆国・ニューヨーク・14580・ ウェブスター・フィンチィングフィール ド・レーン・653 (72)発明者 マイケル・ウィリアム・マターン アメリカ合衆国・ニューヨーク・14464・ ハムリン・ルーズヴェルト・ハイウェイ・ 2654 (72)発明者 カール・マイケル・ペトゥルゼリ アメリカ合衆国・ニューヨーク・14450・ フェアポート・サンドパイパー・ヒル・18

Claims (4)

【特許請求の範囲】
1. 【請求項１】 複数の記録素子を有するノンインパクト
   印刷ヘッドで使うための駆動ＩＣチップであって、 印刷ヘッド上のそれぞれの記録素子に対して電流を流す
   ように働く複数の電流搬送チャネルを含んでいる駆動手
   段と、 該駆動手段の動作を制御するための制御手段とを備えて
   なり、 該制御手段が、試験回路インタフェースを提供するため
   の回路手段を含み、該試験回路インタフェースが、 （ａ）前記試験回路に対する更新コマンド信号の入力お
   よびクロック入力に対する試験アクセス・ポートと、 （ｂ）試験データおよび制御データを前記チップに入力
   するための試験データ入力端子と、 （ｃ）試験データ入力端子に複数の第１レジスタが接続
   されていて、前記第１レジスタのうちの少なくとも１つ
   が駆動手段の動作を制御するための制御データを記憶し
   ている、複数の第１レジスタと、 （ｄ）前記チップから隣接しているチップへ試験データ
   および制御データを出力するための試験データ出力端子
   と、 （ｅ）前記第１レジスタおよび前記試験データ出力端子
   に接続されていて、前記試験データ出力端子から出力す
   るための試験および制御のデータを選択するための選択
   手段とを備えてなる駆動ＩＣチップ。
2. 【請求項２】 印刷ヘッドであって、 記録素子と、 記録のために記録素子を駆動するための、電流を生成す
   る集積回路駆動手段とを備えてなり、該駆動手段が、記
   録素子によって現在のピクセルを記録するための第１の
   画像データを記憶する手段と、それ以降のピクセルを記
   録するための第２の画像データを記憶するための手段と
   を含み、 該駆動手段が、ドライバにおける接続性を試験するため
   の境界走査アーキテクチャを有するレジスタ手段を含ん
   でいる試験回路手段を含み、該試験回路手段が、データ
   入力端子およびデータ出力端子を含み、 該レジスタ手段が、画像データ以外に非試験モードにお
   いて前記駆動手段の動作に対して制御機能を決定するた
   めの制御データを記憶するための手段を含み、 第２の画像データのローディング時、および第１のデー
   タの印刷時に新しい制御データを前記レジスタ手段に、
   第１の画像データの印刷時にドライバの前記制御機能に
   影響せずに記憶するための手段と、 前記第２の画像データの記録のための前記機能の制御に
   影響するように、前記第１のデータの記録後に、前記新
   しい制御データに従って前記制御機能を更新する信号を
   提供するための手段とを備えてなる印刷ヘッド。
3. 【請求項３】 複数の記録素子を使用しているノンイン
   パクト印刷の方法であって、 ピクセルの現在のラインを記録するために、それぞれの
   記録素子に対して電流を流すように動作することができ
   る複数の電流搬送チャネルを選択的に励起するステップ
   と、 チャネルの電流の動作を制御するステップとを含み、 該制御ステップが、 （ａ）前記試験回路に対する更新コマンド信号の入力お
   よびクロック入力を受信するための試験アクセス・ポー
   トを含む試験回路インタフェースを提供するステップ
   と、 （ｂ）ピクセルの現在のラインを記録するために記録素
   子の動作中に、それ以降のピクセルのラインを記録する
   ためのチャネルにおける電流に影響せずに、その試験デ
   ータ入力端子に接続されている複数の第１レジスタ・セ
   ルにピクセルのそれ以降のラインを記録するためにチャ
   ネルの電流を制御するために、新しい制御データを入力
   するステップとを含む方法。
4. 【請求項４】 複数の記録素子と、 記録のために、それぞれの記録素子を駆動するための電
   流を生成するための複数の集積回路駆動手段とを備えて
   なり、 各集積回路駆動手段が、 （ａ）それぞれの記録素子によって現在のピクセルを記
   録するための第１の画像データを記憶するための手段お
   よび、その次のピクセルを記録するために第２の画像デ
   ータを記憶するための手段と、 （ｂ）ドライバにおける接続性を試験するためのレジス
   タ手段を含む試験回路手段とを含んでいて、該試験回路
   手段が、試験データ入力端子および試験データ出力端子
   を含み、該レジスタ手段が、非試験モードにおいて駆動
   手段の動作のための制御機能を決定するための画像デー
   タ以外の制御データを記憶するための手段を含んでいる
   印刷ヘッド。