JPH09207383A - 境界走査試験アーキテクチャを有するled印刷ヘッド及びそれに用いる駆動チップ - Google Patents
境界走査試験アーキテクチャを有するled印刷ヘッド及びそれに用いる駆動チップInfo
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- JPH09207383A JPH09207383A JP35551996A JP35551996A JPH09207383A JP H09207383 A JPH09207383 A JP H09207383A JP 35551996 A JP35551996 A JP 35551996A JP 35551996 A JP35551996 A JP 35551996A JP H09207383 A JPH09207383 A JP H09207383A
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- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 通常の画像データのローディング及び印刷動
作を中断せず、かつ駆動チップへの専用二次データ経路
を必要とせずに、或るレジスタに任意にアクセス可能と
する。 【解決手段】 複数の駆動ICチップ等の記録素子を有
するノンインパクト印刷ヘッド。各ICチップ40は印
刷ヘッド上の各記録素子に対する電流搬送チャネル及び
IC制御手段を含む。制御手段は試験回路インタフェー
スを提供する回路を含み、インタフェースは、a)更新
コマンド信号の入力及び試験回路に対するクロック入力
に対する試験アクセスポート;b)チップ内に試験デー
タ及び制御データを入力する試験データ入力端子;c)
入力端子に接続され、そのドライバ制御用データを格納
した複数の第1レジスタ;d)隣りのチップへ試験デー
タ及び制御データを出力する試験データ出力端子;e)
第1レジスタ及び出力端子に接続され、出力端子からの
試験及び制御のデータを選択する選択手段を含む。
作を中断せず、かつ駆動チップへの専用二次データ経路
を必要とせずに、或るレジスタに任意にアクセス可能と
する。 【解決手段】 複数の駆動ICチップ等の記録素子を有
するノンインパクト印刷ヘッド。各ICチップ40は印
刷ヘッド上の各記録素子に対する電流搬送チャネル及び
IC制御手段を含む。制御手段は試験回路インタフェー
スを提供する回路を含み、インタフェースは、a)更新
コマンド信号の入力及び試験回路に対するクロック入力
に対する試験アクセスポート;b)チップ内に試験デー
タ及び制御データを入力する試験データ入力端子;c)
入力端子に接続され、そのドライバ制御用データを格納
した複数の第1レジスタ;d)隣りのチップへ試験デー
タ及び制御データを出力する試験データ出力端子;e)
第1レジスタ及び出力端子に接続され、出力端子からの
試験及び制御のデータを選択する選択手段を含む。
Description
【0001】
【発明の属する技術分野】本発明は、ノンインパクト・
プリンタ装置および記録のための方法に関し、そのプリ
ンタ装置の一部を形成している印刷ヘッドに流れるデー
タおよび他の信号を制御するための回路に関するもので
ある。
プリンタ装置および記録のための方法に関し、そのプリ
ンタ装置の一部を形成している印刷ヘッドに流れるデー
タおよび他の信号を制御するための回路に関するもので
ある。
【0002】
【従来の技術、及び、発明が解決しようとする課題】集
積回路(IC)の機能がますます増加し、そしてそのよ
うなICをサポートしているボードを従来の技法によっ
て試験することがますます難しくなってきている。この
理由のために、電気電子技術者協会(IEEE)は、境
界走査として知られている技法によって回路ボードを試
験するための標準規格(1149.1)を採択した。こ
のIEEE 1149.1の提案は1988年3月に出
版されたドキュメント「JTAG境界走査アーキテクチ
ャ バージョン2.0(JTAG Boundary
Scan Architecture Version
2.0)」の中に記述されている、ヨーロッパおよび北
アメリカの「共同試験活動グループ(Joint Te
st Action Group)」(JTAG)によ
って採用されている境界走査アーキテクチャと実質的に
同じである。
積回路(IC)の機能がますます増加し、そしてそのよ
うなICをサポートしているボードを従来の技法によっ
て試験することがますます難しくなってきている。この
理由のために、電気電子技術者協会(IEEE)は、境
界走査として知られている技法によって回路ボードを試
験するための標準規格(1149.1)を採択した。こ
のIEEE 1149.1の提案は1988年3月に出
版されたドキュメント「JTAG境界走査アーキテクチ
ャ バージョン2.0(JTAG Boundary
Scan Architecture Version
2.0)」の中に記述されている、ヨーロッパおよび北
アメリカの「共同試験活動グループ(Joint Te
st Action Group)」(JTAG)によ
って採用されている境界走査アーキテクチャと実質的に
同じである。
【0003】JTAGおよびIEEEの境界走査アーキ
テクチャに従って、デバイス(すなわち、集積回路)の
中の個々の境界走査セルは、直列にリンクされて境界走
査レジスタを形成する。各デバイスの試験アクセス・ポ
ート(TAP)コントローラの制御下で、外部的に生成
された試験ベクトルTDIの各ビットが次々に連続した
セルの中にシフトされる。それ以降、各「出力」セル
(すなわち、その並列出力が別のセルに対して供給され
るセル)の中のビットが各「入力」セル(すなわち、そ
の並列入力が出力セルに結合されているセル)に対して
印加される。各「入力」セルの並列入力におけるビット
は捕捉される(すなわち、そのセルの中に元々シフトさ
れていたビットの代わりに保持される)。ビットが捕捉
された後、そのビットはすべてのセルからシフトされて
出され、故障が存在しない時に作られる期待されるベク
トルの中のビットと比較される。どこか違っている箇所
があれば、それはセル間の接続が故障していることを示
している。
テクチャに従って、デバイス(すなわち、集積回路)の
中の個々の境界走査セルは、直列にリンクされて境界走
査レジスタを形成する。各デバイスの試験アクセス・ポ
ート(TAP)コントローラの制御下で、外部的に生成
された試験ベクトルTDIの各ビットが次々に連続した
セルの中にシフトされる。それ以降、各「出力」セル
(すなわち、その並列出力が別のセルに対して供給され
るセル)の中のビットが各「入力」セル(すなわち、そ
の並列入力が出力セルに結合されているセル)に対して
印加される。各「入力」セルの並列入力におけるビット
は捕捉される(すなわち、そのセルの中に元々シフトさ
れていたビットの代わりに保持される)。ビットが捕捉
された後、そのビットはすべてのセルからシフトされて
出され、故障が存在しない時に作られる期待されるベク
トルの中のビットと比較される。どこか違っている箇所
があれば、それはセル間の接続が故障していることを示
している。
【0004】米国特許第5,126,759号および米
国特許第5,253,934号の中で、印刷ヘッド上に
ある複数の各駆動ICに対して制御信号および画像信号
を入力するための複数の入力線を備えている光放射ダイ
オード(LED)印刷ヘッドについて記述されている。
電源(VCCおよびVDD)およびグラウンドの他に、露光
クロック信号(EXPCLK)、ラッチ信号、トークン
・ビット信号、トークン・ビットをシフトするためのト
ークン・ビット・クロック信号および、駆動チップの中
でデータをラッチするための方向を決定するためのトー
クン・ビット方向信号が含まれている。上記特許の中で
記されているように、露光クロック信号は記録されるべ
きピクセルに関係付けられた画像データの複数のビット
に従って、各LEDのオン時間(変調されたパルス幅)
を制御するためのドライバによって使われる非線形のク
ロック・パルスを提供する。トークン・ビット信号は、
複数ビットのデータ信号をラッチするための特定のLE
Dに関係付けられているラッチ・レジスタを指定するた
めに使われる。データがドライバの中のデータ・バスに
対して提供されている時、トークン・ビット、トークン
・クロック信号およびトークン・ビットの方向信号によ
って、適切な画像データが対応しているラッチ・レジス
タの中に捕捉される。その時、それぞれのデータを画像
データおよび露光クロック・パルスによって決定される
それぞれの期間の間印刷することができる。前記制御信
号の他に、各種の動作モードを検出するために駆動チッ
プに対して追加の選択信号が提供される。これらのモー
ドの中にはマルチプレックスされたデータ信号がすべて
の駆動チップに共通の2つのレジスタ(LREFおよび
GREF)にアクセスできる2つのモードがある。これ
らのレジスタは、ドライバの電流出力レベルをバイアス
するために使われる。さらに、或る余分のチャネルの中
の駆動電流の端子を制御する「バイアス・モニタ」出力
を活性化することができるモードがある。これらの追加
の機能は、すべて同じ線上で時間的にシリアルにアクセ
スされる。この同じ線上に画像データを渡すノーマル動
作は、定義された動作モードのうちの1つであるので、
ノーマル動作時、すなわち、画像データがその信号線上
で渡されている時にはこれらの他の機能のモードにアク
セスすることが禁止される。
国特許第5,253,934号の中で、印刷ヘッド上に
ある複数の各駆動ICに対して制御信号および画像信号
を入力するための複数の入力線を備えている光放射ダイ
オード(LED)印刷ヘッドについて記述されている。
電源(VCCおよびVDD)およびグラウンドの他に、露光
クロック信号(EXPCLK)、ラッチ信号、トークン
・ビット信号、トークン・ビットをシフトするためのト
ークン・ビット・クロック信号および、駆動チップの中
でデータをラッチするための方向を決定するためのトー
クン・ビット方向信号が含まれている。上記特許の中で
記されているように、露光クロック信号は記録されるべ
きピクセルに関係付けられた画像データの複数のビット
に従って、各LEDのオン時間(変調されたパルス幅)
を制御するためのドライバによって使われる非線形のク
ロック・パルスを提供する。トークン・ビット信号は、
複数ビットのデータ信号をラッチするための特定のLE
Dに関係付けられているラッチ・レジスタを指定するた
めに使われる。データがドライバの中のデータ・バスに
対して提供されている時、トークン・ビット、トークン
・クロック信号およびトークン・ビットの方向信号によ
って、適切な画像データが対応しているラッチ・レジス
タの中に捕捉される。その時、それぞれのデータを画像
データおよび露光クロック・パルスによって決定される
それぞれの期間の間印刷することができる。前記制御信
号の他に、各種の動作モードを検出するために駆動チッ
プに対して追加の選択信号が提供される。これらのモー
ドの中にはマルチプレックスされたデータ信号がすべて
の駆動チップに共通の2つのレジスタ(LREFおよび
GREF)にアクセスできる2つのモードがある。これ
らのレジスタは、ドライバの電流出力レベルをバイアス
するために使われる。さらに、或る余分のチャネルの中
の駆動電流の端子を制御する「バイアス・モニタ」出力
を活性化することができるモードがある。これらの追加
の機能は、すべて同じ線上で時間的にシリアルにアクセ
スされる。この同じ線上に画像データを渡すノーマル動
作は、定義された動作モードのうちの1つであるので、
ノーマル動作時、すなわち、画像データがその信号線上
で渡されている時にはこれらの他の機能のモードにアク
セスすることが禁止される。
【0005】通常の画像データのローディング及び印刷
の動作を中断することなしに、そして、駆動チップへの
専用の二次データ経路を必要とせずに、任意の時に、或
るレジスタ、例えば、LREF及びGREFレジスタに
アクセスできることが望ましい。また、駆動チップに対
する境界走査などの標準のIEEE1149.1の試験
性機能を提供しながら、専用の二次データ経路を必要と
せずに駆動チップ上の追加の制御機能にアクセスできる
ことも望ましい。また、現在のピクセルラインを記録し
ている間に、その次のピクセルラインの記録を制御する
ために制御データを使うことができるように、印刷に影
響せずに駆動チップに対してその制御機能のための制御
データを提供できることも望ましい。
の動作を中断することなしに、そして、駆動チップへの
専用の二次データ経路を必要とせずに、任意の時に、或
るレジスタ、例えば、LREF及びGREFレジスタに
アクセスできることが望ましい。また、駆動チップに対
する境界走査などの標準のIEEE1149.1の試験
性機能を提供しながら、専用の二次データ経路を必要と
せずに駆動チップ上の追加の制御機能にアクセスできる
ことも望ましい。また、現在のピクセルラインを記録し
ている間に、その次のピクセルラインの記録を制御する
ために制御データを使うことができるように、印刷に影
響せずに駆動チップに対してその制御機能のための制御
データを提供できることも望ましい。
【0006】
【課題を解決するための手段】本発明の1つの態様に従
って、複数の記録素子を有するノンインパクト印刷ヘッ
ドで使うための駆動ICチップが提供され、前記駆動I
Cチップが、印刷ヘッド上のそれぞれの記録素子に対し
て電流を流すように動作することができる複数の電流搬
送チャネルを含んでいる駆動手段と;その駆動手段の動
作を制御するための制御手段とを備えてなり;その制御
手段が試験回路インタフェースを提供するための回路手
段を含んでいて、その試験回路インタフェースが(a)
前記試験回路に対して更新コマンド信号の入力およびク
ロック入力のための試験アクセス・ポートと;(b)試
験データおよび制御データを前記チップに入力するため
の試験データ入力端子と;(c)試験データ入力端子に
接続されている複数の第1レジスタがあって、前記第1
レジスタの少なくとも1つが駆動手段の動作を制御する
ための制御データを記憶している、複数の第1レジスタ
と;(d)試験データおよび制御データを前記チップか
ら隣のチップへ出力するための試験データ出力端子と;
(e)前記試験データ出力端子からの出力のために試験
データおよび制御データを選択するための、前記第1レ
ジスタおよび前記試験データ出力端子に接続されている
選択手段とを含んでいる。
って、複数の記録素子を有するノンインパクト印刷ヘッ
ドで使うための駆動ICチップが提供され、前記駆動I
Cチップが、印刷ヘッド上のそれぞれの記録素子に対し
て電流を流すように動作することができる複数の電流搬
送チャネルを含んでいる駆動手段と;その駆動手段の動
作を制御するための制御手段とを備えてなり;その制御
手段が試験回路インタフェースを提供するための回路手
段を含んでいて、その試験回路インタフェースが(a)
前記試験回路に対して更新コマンド信号の入力およびク
ロック入力のための試験アクセス・ポートと;(b)試
験データおよび制御データを前記チップに入力するため
の試験データ入力端子と;(c)試験データ入力端子に
接続されている複数の第1レジスタがあって、前記第1
レジスタの少なくとも1つが駆動手段の動作を制御する
ための制御データを記憶している、複数の第1レジスタ
と;(d)試験データおよび制御データを前記チップか
ら隣のチップへ出力するための試験データ出力端子と;
(e)前記試験データ出力端子からの出力のために試験
データおよび制御データを選択するための、前記第1レ
ジスタおよび前記試験データ出力端子に接続されている
選択手段とを含んでいる。
【0007】本発明の他の態様に従って、記録素子と;
記録のために、前記記録素子を駆動するための電流を生
成するための集積回路駆動手段とを備えてなる印刷ヘッ
ドが提供され、前記駆動手段は、前記記録素子によって
現在のピクセルを記録するための第1の画像データを記
憶するための手段と、次のピクセルを記録するための第
2の画像データを記憶するための手段とを含み;その駆
動手段はそのドライバ上の接続性を試験するための境界
走査アーキテクチャを有するレジスタ手段を含んでいる
試験回路手段を含み、その試験回路手段はデータ入力端
子とデータ出力端子とを含んでいて;そのレジスタ手段
は非試験モードにおいて駆動手段の動作のための制御機
能を決定するための画像データ以外の制御データを記憶
するための手段を含み、前記レジスタ手段に、第2の画
像データのローディングおよび第1のデータの印刷中
に、その第1の画像データの印刷中にドライバの前記制
御機能に影響することなしに、新しい制御データを記憶
するための手段と;前記第1のデータの記録の後に、新
しい制御データに従って前記第2の画像データを記録す
るための前記機能の制御に影響するように前記制御機能
を更新する信号を提供するための手段とを備えている。
記録のために、前記記録素子を駆動するための電流を生
成するための集積回路駆動手段とを備えてなる印刷ヘッ
ドが提供され、前記駆動手段は、前記記録素子によって
現在のピクセルを記録するための第1の画像データを記
憶するための手段と、次のピクセルを記録するための第
2の画像データを記憶するための手段とを含み;その駆
動手段はそのドライバ上の接続性を試験するための境界
走査アーキテクチャを有するレジスタ手段を含んでいる
試験回路手段を含み、その試験回路手段はデータ入力端
子とデータ出力端子とを含んでいて;そのレジスタ手段
は非試験モードにおいて駆動手段の動作のための制御機
能を決定するための画像データ以外の制御データを記憶
するための手段を含み、前記レジスタ手段に、第2の画
像データのローディングおよび第1のデータの印刷中
に、その第1の画像データの印刷中にドライバの前記制
御機能に影響することなしに、新しい制御データを記憶
するための手段と;前記第1のデータの記録の後に、新
しい制御データに従って前記第2の画像データを記録す
るための前記機能の制御に影響するように前記制御機能
を更新する信号を提供するための手段とを備えている。
【0008】本発明のさらにもう1つの態様に従って、
複数の記録素子を使っているノンインパクト印刷の方法
が提供される。その方法は現在のピクセルラインを記録
するためのそれぞれの記録素子に対して電流を流すため
に動作することができる複数の電流搬送チャネルを選択
的に励起するステップと;そのチャネルの電流の動作を
制御するステップとを含み;その制御ステップが(a)
前記試験回路に対する更新コマンド信号およびクロック
入力を受信するための試験アクセス・ポートを含んでい
る、試験回路インタフェースを提供するステップと;
(b)その次のピクセルを記録するためのチャネルの電
流に影響することなしに現在のピクセルラインを記録す
るために記録素子の動作中にその試験データ入力端子に
接続されている複数の第1レジスタ・セルに、次のピク
セルのラインを記録するためにチャネルの電流を制御す
るために新しい制御データを入力するステップとを含ん
でいる。
複数の記録素子を使っているノンインパクト印刷の方法
が提供される。その方法は現在のピクセルラインを記録
するためのそれぞれの記録素子に対して電流を流すため
に動作することができる複数の電流搬送チャネルを選択
的に励起するステップと;そのチャネルの電流の動作を
制御するステップとを含み;その制御ステップが(a)
前記試験回路に対する更新コマンド信号およびクロック
入力を受信するための試験アクセス・ポートを含んでい
る、試験回路インタフェースを提供するステップと;
(b)その次のピクセルを記録するためのチャネルの電
流に影響することなしに現在のピクセルラインを記録す
るために記録素子の動作中にその試験データ入力端子に
接続されている複数の第1レジスタ・セルに、次のピク
セルのラインを記録するためにチャネルの電流を制御す
るために新しい制御データを入力するステップとを含ん
でいる。
【0009】本発明のさらにもう1つの態様において
は、複数の記録素子と;記録のためにそれぞれの記録素
子を駆動するための電流を生成するための複数の集積回
路の駆動手段とを備えてなる印刷ヘッドが提供され、各
集積回路駆動手段はそれぞれの記録素子によって現在の
ピクセルを記録するための第1の画像データを記憶する
ための手段と、次のピクセルを記録するために第2の画
像データを記憶するための手段と;ドライバについての
接続性を試験するためのレジスタ手段を含んでいる試験
回路手段とを含んでいて、その試験回路手段はデータ入
力端子および試験データ出力端子を含んでいて、レジス
タ手段は非試験モードにおいて駆動手段の動作に対する
制御機能を決定するための、画像データ以外の制御デー
タを記憶するための手段を含んでいる。
は、複数の記録素子と;記録のためにそれぞれの記録素
子を駆動するための電流を生成するための複数の集積回
路の駆動手段とを備えてなる印刷ヘッドが提供され、各
集積回路駆動手段はそれぞれの記録素子によって現在の
ピクセルを記録するための第1の画像データを記憶する
ための手段と、次のピクセルを記録するために第2の画
像データを記憶するための手段と;ドライバについての
接続性を試験するためのレジスタ手段を含んでいる試験
回路手段とを含んでいて、その試験回路手段はデータ入
力端子および試験データ出力端子を含んでいて、レジス
タ手段は非試験モードにおいて駆動手段の動作に対する
制御機能を決定するための、画像データ以外の制御デー
タを記憶するための手段を含んでいる。
【0010】
【発明の実施の形態】本発明の上記、および他の目的お
よび機能は、付属図面を参照して以下の説明から明らか
となる。図1は、LEDチップのアレー上に形成された
LEDを駆動するための複数の駆動チップを含む、本発
明による印刷ヘッドのブロック図;図2は、モジュール
構造による図1の印刷ヘッドを示す、図1のインタフェ
ース・ボードおよび印刷ヘッドの印刷部分のレイアウト
図;図3はインタフェース・ボードおよび図1の印刷ヘ
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図;図4は、図
2のインタフェース・ボード上の信号のいくつかをさら
に詳細に示した回路図;図5は、本発明による駆動チッ
プ上に提供されている回路の一部分のブロック図;図6
および図7−図9は図5の駆動チップの電流駆動部分の
回路図;図10は、従来の技術において知られている境
界走査レジスタの概念図;図11は、既知の境界走査レ
ジスタのセルの動作を示している図;図12は、従来の
技術において知られているような境界走査レジスタの中
のセルとしての動作に適している回路の一つの形式のブ
ロック図形式での一例;図13は集積回路上の素子の接
続性を試験するためのIEEE 1149.1のアーキ
テクチャの既知の回路を示しているブロック図;図14
は、本発明に従って実装されているIEEE 114
9.1のアーキテクチャを示す、図5の駆動チップの一
部分を示しているブロック図;図15は、画像データを
ラッチするために使われているトークン信号のトークン
方向自動センシングを提供する、図5の駆動チップ上で
使われている回路の略図;図16は、LEDチップ・ア
レー上のそれぞれの記録素子にそれぞれのすべての駆動
チャネルが接続されている場合を示す、図5の駆動チッ
プを示している印刷ヘッドの略図;図17は、いくつか
の駆動チャネルが使われていない、低解像度のLEDチ
ップ・アレーで使われている同じ駆動チップを示してい
る印刷ヘッドの略図;図18は、不使用の駆動チャネル
には画像データがラッチされないようにする、トークン
のスキップ機能を備えるための図5の駆動チップ上で使
われる回路の略図;図19は、IEEE 1149.1
タイプのセルに関係付けられている追加の信号線を示
す、図15に示されている回路の一部分の略図;図20
は、JTAGアーキテクチャ型の6個の駆動チップの直
列接続を示す略図;図21−図23は、図14に示され
ている特定のデータ・レジスタにロードするためのTA
Pコントローラに対する信号入力を示しているタイミン
グ図である。
よび機能は、付属図面を参照して以下の説明から明らか
となる。図1は、LEDチップのアレー上に形成された
LEDを駆動するための複数の駆動チップを含む、本発
明による印刷ヘッドのブロック図;図2は、モジュール
構造による図1の印刷ヘッドを示す、図1のインタフェ
ース・ボードおよび印刷ヘッドの印刷部分のレイアウト
図;図3はインタフェース・ボードおよび図1の印刷ヘ
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図;図4は、図
2のインタフェース・ボード上の信号のいくつかをさら
に詳細に示した回路図;図5は、本発明による駆動チッ
プ上に提供されている回路の一部分のブロック図;図6
および図7−図9は図5の駆動チップの電流駆動部分の
回路図;図10は、従来の技術において知られている境
界走査レジスタの概念図;図11は、既知の境界走査レ
ジスタのセルの動作を示している図;図12は、従来の
技術において知られているような境界走査レジスタの中
のセルとしての動作に適している回路の一つの形式のブ
ロック図形式での一例;図13は集積回路上の素子の接
続性を試験するためのIEEE 1149.1のアーキ
テクチャの既知の回路を示しているブロック図;図14
は、本発明に従って実装されているIEEE 114
9.1のアーキテクチャを示す、図5の駆動チップの一
部分を示しているブロック図;図15は、画像データを
ラッチするために使われているトークン信号のトークン
方向自動センシングを提供する、図5の駆動チップ上で
使われている回路の略図;図16は、LEDチップ・ア
レー上のそれぞれの記録素子にそれぞれのすべての駆動
チャネルが接続されている場合を示す、図5の駆動チッ
プを示している印刷ヘッドの略図;図17は、いくつか
の駆動チャネルが使われていない、低解像度のLEDチ
ップ・アレーで使われている同じ駆動チップを示してい
る印刷ヘッドの略図;図18は、不使用の駆動チャネル
には画像データがラッチされないようにする、トークン
のスキップ機能を備えるための図5の駆動チップ上で使
われる回路の略図;図19は、IEEE 1149.1
タイプのセルに関係付けられている追加の信号線を示
す、図15に示されている回路の一部分の略図;図20
は、JTAGアーキテクチャ型の6個の駆動チップの直
列接続を示す略図;図21−図23は、図14に示され
ている特定のデータ・レジスタにロードするためのTA
Pコントローラに対する信号入力を示しているタイミン
グ図である。
【0011】以下の説明においては、本発明を形成して
いる1つまたはそれ以上の典型的な実施形態に関する詳
細が示される。本明細書で特には示されていないか、あ
るいは記述されていない装置および/または回路は、従
来技術において知られているものの中から選択すること
ができる。
いる1つまたはそれ以上の典型的な実施形態に関する詳
細が示される。本明細書で特には示されていないか、あ
るいは記述されていない装置および/または回路は、従
来技術において知られているものの中から選択すること
ができる。
【0012】この分野の技術において知られているよう
に、LEDの印刷ヘッドはチップ・アレーの形に作られ
た単独のLEDラインを含んでいる。各アレーは、例え
ば、600ドット/インチ(DPI)(23.62ドッ
ト/mm)の分解能において、例えば192個のLED
を含み、あるいは、400DPI(15.75ドット/
mm)において128個のLEDを、あるいは300D
PI(11.81ドット/mm)において96個のLE
Dを含んでいる。図1から分かるように、アレー31
は、数千個のLED30の単独ラインが提供されるよう
に印刷ヘッド20上で端から端へマウントされている。
駆動ICチップ40は、このLEDのラインの片側また
は両側に取り付けることができ、そして、これらの駆動
ICチップはピクセル(画素)記録期間の間にどのLE
Dがオンにされるべきか、すなわち、照明されるべきか
を決定するためのデータ信号を扱うため、およびオンに
されるLEDに対して駆動電流を提供するための回路を
含んでいる。一つの代表的な応用においては、二つの駆
動チップが一つのチップ・アレー上の128個のLED
を駆動するための回路を含んでいる。これらの駆動チッ
プのうちの一つは64個の奇数番号のLEDを駆動する
ために使われ、他のチップは、64個の偶数番号のLE
Dを駆動するために使われる。並列の信号搬送線33−
39が、印刷ヘッドの動作を制御するために論理制御ユ
ニットおよび電源からの信号を伝えるために設けられて
いる。
に、LEDの印刷ヘッドはチップ・アレーの形に作られ
た単独のLEDラインを含んでいる。各アレーは、例え
ば、600ドット/インチ(DPI)(23.62ドッ
ト/mm)の分解能において、例えば192個のLED
を含み、あるいは、400DPI(15.75ドット/
mm)において128個のLEDを、あるいは300D
PI(11.81ドット/mm)において96個のLE
Dを含んでいる。図1から分かるように、アレー31
は、数千個のLED30の単独ラインが提供されるよう
に印刷ヘッド20上で端から端へマウントされている。
駆動ICチップ40は、このLEDのラインの片側また
は両側に取り付けることができ、そして、これらの駆動
ICチップはピクセル(画素)記録期間の間にどのLE
Dがオンにされるべきか、すなわち、照明されるべきか
を決定するためのデータ信号を扱うため、およびオンに
されるLEDに対して駆動電流を提供するための回路を
含んでいる。一つの代表的な応用においては、二つの駆
動チップが一つのチップ・アレー上の128個のLED
を駆動するための回路を含んでいる。これらの駆動チッ
プのうちの一つは64個の奇数番号のLEDを駆動する
ために使われ、他のチップは、64個の偶数番号のLE
Dを駆動するために使われる。並列の信号搬送線33−
39が、印刷ヘッドの動作を制御するために論理制御ユ
ニットおよび電源からの信号を伝えるために設けられて
いる。
【0013】図2を参照すると、印刷ヘッドは米国特許
第5,317,344号の中で記述されているように、
モジュール上にマウントされている駆動チップおよびL
EDチップ・アレーを備えることができる。この特許の
内容は、参照によって本明細書に組み込まれている。こ
の特許の中で、LED印刷ヘッドは、金属または金属コ
ートされたセラミックのタイルを備えており、その上に
複数の駆動チップ(40)およびLEDチップ・アレー
(31)が支持されている。一対のスプレッダ・ボード
(SB)が駆動チップの外側に用意されており、それら
が接続される各種の駆動チップに対して信号を分配する
ために設けられている。隣接しているモジュール上のス
プレッダ・ボードは、そのタイルのエッジの近くにある
ボンド・パッドおよびワイヤー・パッドによってデージ
ー・チェーンに接続されている。LEDアレーおよび駆
動チップは、スプレッダ・ボード上に取り付けられても
よい。
第5,317,344号の中で記述されているように、
モジュール上にマウントされている駆動チップおよびL
EDチップ・アレーを備えることができる。この特許の
内容は、参照によって本明細書に組み込まれている。こ
の特許の中で、LED印刷ヘッドは、金属または金属コ
ートされたセラミックのタイルを備えており、その上に
複数の駆動チップ(40)およびLEDチップ・アレー
(31)が支持されている。一対のスプレッダ・ボード
(SB)が駆動チップの外側に用意されており、それら
が接続される各種の駆動チップに対して信号を分配する
ために設けられている。隣接しているモジュール上のス
プレッダ・ボードは、そのタイルのエッジの近くにある
ボンド・パッドおよびワイヤー・パッドによってデージ
ー・チェーンに接続されている。LEDアレーおよび駆
動チップは、スプレッダ・ボード上に取り付けられても
よい。
【0014】モジュール構造によって、印刷ヘッドの支
持構造またはベース上にマウントする前に、モジュール
の別々のアッセンブリおよび試験が可能である。しか
し、モジュール構造は、一例に過ぎず、本発明に従っ
て、印刷ヘッドはモジュール構造でなくても組み立てる
ことができる。また、印刷ヘッドに付随しているものと
してインタフェース・ボードがある。ここで図2、図3
および図4を参照すると、インタフェース・ボード(2
1)は、32K×8のフラッシュ・メモリ(41)(電
気的に消去可能なPROM)、アナログ−ディジタル変
換器(51)(ADC)、フラッシュ・メモリとの間で
データの読み書きを制御し、ADCの動作を制御するた
めの制御チップ(52)、コネクタおよび終端回路網お
よび、各種の他のリードおよび、例えば、抵抗、コンデ
ンサ、および基準電源など、インタフェース・ボードを
含んでいる回路ボード上に取り付けられている特定のコ
ンポーネントをイネーブルするためによく知られている
コンポーネントを含んでいる。ここで図5を参照する
と、関係付けられているLEDチップ・アレー上の64
個の対応しているLEDを選択的に駆動するための、6
4個のチャネルにパルス幅変調の電流を生成することを
第一の機能とする駆動ICチップ(40)の機能部分の
略図が示されている。これらの各チャネルは、この例で
は6ビットの画像データを記憶するためのデータ・ラッ
チ・レジスタ24を含んでおり、そのデータは、グレイ
・レベルのデータ信号の補正された画像データ信号を表
し、この信号はこの印刷ヘッド上のLEDの非一様性に
対して補正されている。補正前のグレイ・レベル・デー
タ信号は、1、2または4個のビットを使ってピクセル
のグレイ・レベルを定義することができる。
持構造またはベース上にマウントする前に、モジュール
の別々のアッセンブリおよび試験が可能である。しか
し、モジュール構造は、一例に過ぎず、本発明に従っ
て、印刷ヘッドはモジュール構造でなくても組み立てる
ことができる。また、印刷ヘッドに付随しているものと
してインタフェース・ボードがある。ここで図2、図3
および図4を参照すると、インタフェース・ボード(2
1)は、32K×8のフラッシュ・メモリ(41)(電
気的に消去可能なPROM)、アナログ−ディジタル変
換器(51)(ADC)、フラッシュ・メモリとの間で
データの読み書きを制御し、ADCの動作を制御するた
めの制御チップ(52)、コネクタおよび終端回路網お
よび、各種の他のリードおよび、例えば、抵抗、コンデ
ンサ、および基準電源など、インタフェース・ボードを
含んでいる回路ボード上に取り付けられている特定のコ
ンポーネントをイネーブルするためによく知られている
コンポーネントを含んでいる。ここで図5を参照する
と、関係付けられているLEDチップ・アレー上の64
個の対応しているLEDを選択的に駆動するための、6
4個のチャネルにパルス幅変調の電流を生成することを
第一の機能とする駆動ICチップ(40)の機能部分の
略図が示されている。これらの各チャネルは、この例で
は6ビットの画像データを記憶するためのデータ・ラッ
チ・レジスタ24を含んでおり、そのデータは、グレイ
・レベルのデータ信号の補正された画像データ信号を表
し、この信号はこの印刷ヘッド上のLEDの非一様性に
対して補正されている。補正前のグレイ・レベル・デー
タ信号は、1、2または4個のビットを使ってピクセル
のグレイ・レベルを定義することができる。
【0015】コンピュータ、ワード・プロセッサ、イメ
ージ・スキャナまたは、他のディジタル化された画像デ
ータのソース(図示せず)などのデータ・ソースはラス
タ画像プロセッサを含むことができるデータ・プロセッ
サ(図示せず)に対して画像データ信号を提供する。デ
ータ・プロセッサは、マーキング・エンジン・コントロ
ーラ(MEC)(50)からのクロック・パルスの制御
下で、印刷ヘッドへ供給されるラスタ化されたデータ出
力および制御信号を含んでいる複数の出力を提供する。
さらに、MEC(50)は信号線17を経由して露光ク
ロック・パルスをダウン/アップ・カウンタ18(図
5)に提供し、そのカウンタはMECからの信号によっ
てイネーブルされると、そのクロック・パルスをカウン
トし、複数の信号線を備えている出力においてそのカウ
ンタの状態のディジタル信号表現を提供する。通常、そ
のようなカウンタは、そのカウントの最下位ビットを表
している1本の信号線、およびそれより上位の他のビッ
トを表している線を備えている。米国特許第4,75
0,010号の中で、エイヤーズ(Ayers)他の名
前で完全に記述される技法(その内容はこの参照によっ
て本明細書に組み込まれている)に従って、カウンタ1
8の出力は各記録素子30、すなわち、この実施形態に
おいてはLEDに関係付けられているコンパレータ19
(図5参照)の第1の組の入力端子(X)に対して提供
されている。複数の対応している各データ・ラッチ・レ
ジスタ24からの複数のデータ信号線が、各コンパレー
タ19に付随している第2の組の入力端子(Y)に対し
て提供される。コンパレータ19はすべてカウンタ18
の出力をそれぞれのデータの値と比較する。ここで説明
されるように、各コンパレータに対して提供される画像
データ信号は、特定のピクセルの記録のためのそれぞれ
のLED30をイネーブルするのに必要なオン時間また
は期間に関連する。LEDのラインによって単独ライン
のドットの印刷中に各コンパレータ19に対して提供さ
れる画像データ信号は、その特定のラインのドットに対
するLEDによって画像受取り媒体上に露光されるべき
必要なピクセルまたはドットの密度に関係付けられてい
る。データDA(0:5)の6本の独立の線は、各動作
サイクルの間に各LEDの出力のグレイ・スケールの変
化を可能にする6ビットのディジタル画像信号を提供す
る。各サイクルにおいて、各コンパレータに対するデー
タ線は、10進で0から63までの量を表している2進
の6ビットの信号を含むことができる。そのデータ信号
線は、バス、すなわち、複数のデータ線を含み、それは
以下に説明されるように印刷ヘッドのこのセグメントに
関係付けられている駆動チップの中のすべてのデータ・
レジスタに対して同時に提供される。
ージ・スキャナまたは、他のディジタル化された画像デ
ータのソース(図示せず)などのデータ・ソースはラス
タ画像プロセッサを含むことができるデータ・プロセッ
サ(図示せず)に対して画像データ信号を提供する。デ
ータ・プロセッサは、マーキング・エンジン・コントロ
ーラ(MEC)(50)からのクロック・パルスの制御
下で、印刷ヘッドへ供給されるラスタ化されたデータ出
力および制御信号を含んでいる複数の出力を提供する。
さらに、MEC(50)は信号線17を経由して露光ク
ロック・パルスをダウン/アップ・カウンタ18(図
5)に提供し、そのカウンタはMECからの信号によっ
てイネーブルされると、そのクロック・パルスをカウン
トし、複数の信号線を備えている出力においてそのカウ
ンタの状態のディジタル信号表現を提供する。通常、そ
のようなカウンタは、そのカウントの最下位ビットを表
している1本の信号線、およびそれより上位の他のビッ
トを表している線を備えている。米国特許第4,75
0,010号の中で、エイヤーズ(Ayers)他の名
前で完全に記述される技法(その内容はこの参照によっ
て本明細書に組み込まれている)に従って、カウンタ1
8の出力は各記録素子30、すなわち、この実施形態に
おいてはLEDに関係付けられているコンパレータ19
(図5参照)の第1の組の入力端子(X)に対して提供
されている。複数の対応している各データ・ラッチ・レ
ジスタ24からの複数のデータ信号線が、各コンパレー
タ19に付随している第2の組の入力端子(Y)に対し
て提供される。コンパレータ19はすべてカウンタ18
の出力をそれぞれのデータの値と比較する。ここで説明
されるように、各コンパレータに対して提供される画像
データ信号は、特定のピクセルの記録のためのそれぞれ
のLED30をイネーブルするのに必要なオン時間また
は期間に関連する。LEDのラインによって単独ライン
のドットの印刷中に各コンパレータ19に対して提供さ
れる画像データ信号は、その特定のラインのドットに対
するLEDによって画像受取り媒体上に露光されるべき
必要なピクセルまたはドットの密度に関係付けられてい
る。データDA(0:5)の6本の独立の線は、各動作
サイクルの間に各LEDの出力のグレイ・スケールの変
化を可能にする6ビットのディジタル画像信号を提供す
る。各サイクルにおいて、各コンパレータに対するデー
タ線は、10進で0から63までの量を表している2進
の6ビットの信号を含むことができる。そのデータ信号
線は、バス、すなわち、複数のデータ線を含み、それは
以下に説明されるように印刷ヘッドのこのセグメントに
関係付けられている駆動チップの中のすべてのデータ・
レジスタに対して同時に提供される。
【0016】一つのLED、例えば、LED1が20ク
ロック期間+TMINに等しい期間の間イネーブルされ
る場合を考える。TMINは、あらかじめ設定されてい
る最小のLEDオン時間である。信号線LLATCH上
のスタート・パルスに応答してカウンタ18がイネーブ
ルされ、10進で63から0へ向かって信号線17から
の露光クロック・パルスをカウントし始める。そのクロ
ック・パルスは、可変のプログラム可能な期間を持つよ
うに生成することができることに留意されたい。カウン
タ18の6ビットの出力は、各コンパレータの端子Xに
おける一組の入力に対して結合されている。このカウン
タは、ここで2進形式での10進数10を表しているこ
のコンパレータの端子Yでの別の組の入力におけるデー
タ入力と比較される。「マッチ」した時、すなわち、端
子Xのカウント値が10になると、コンパレータ19の
出力端子において一つのパルスが提供され、定電流ドラ
イバ23がLED1に対する電流を流し始めてそれを維
持する。カウンタが0までカウント・ダウンした後、そ
のカウンタは、期間TMINの間追加のクロック・パル
スをカウントすることが禁止される。TMINは、カウ
ンタの中にプログラムされるか、あるいは他の適切な手
段によって提供される。この所定の期間TMINの後
(使われている場合)、そのカウンタはそのアップ・モ
ードでカウントするように設定され、クロック・パルス
をふたたびカウントし始める。カウンタがそのカウント
・アップ・モードで10進数10に達すると、LEDに
対する電流が止まる。他のLEDでも同様に動作する
が、それぞれのデータは、オンおよびオフするためのカ
ウント値が異なっている必要がある。これらのLEDが
備えていることになる共通の事項は、それぞれの電流パ
ルスがすべて中央に合わせられて発生する、すなわち、
それぞれの電流パルスの中央の点が同時に発生すること
である。必要な場合、非対称の露光クロック波形をカウ
ント・ダウンおよびカウント・アップの間に、信号線1
7上でカウンタ18に対して入力することができ、その
パルスがセンター・パルス幅変調型でないようにするこ
とができる。しかし、各ラインの印刷時の各LEDに対
するパルスの持続時間は、それぞれの画像データ信号に
従って変化する。また、非線形クロックを使っているク
ロック方式に関して、米国特許第5,300,960号
も参照される。その内容はこの参照によって組み込まれ
ている。この後者の参考資料の中に示されているよう
に、LEDごとに異なる光出力に対する補正は、各LE
Dの特性に従ってグレイ・レベルの画像データを調整す
ることによって提供することができる。従って、LED
に対するデータは、そのLEDの露光特性によって修正
されたデータを表す入力カウントを端子Yにおいて提供
するように補正または修正することができる。例えば、
光の放射が比較的強いLEDの場合、その補正されたデ
ータは、平均的な光の放射特性のLEDの場合に端子Y
に提供されるカウント値を減らすようにグレイ・レベル
のデータ・ビットを修正したものになる。LEDに対す
る駆動電流の平衡を取るための他の回路が以下に説明さ
れる。
ロック期間+TMINに等しい期間の間イネーブルされ
る場合を考える。TMINは、あらかじめ設定されてい
る最小のLEDオン時間である。信号線LLATCH上
のスタート・パルスに応答してカウンタ18がイネーブ
ルされ、10進で63から0へ向かって信号線17から
の露光クロック・パルスをカウントし始める。そのクロ
ック・パルスは、可変のプログラム可能な期間を持つよ
うに生成することができることに留意されたい。カウン
タ18の6ビットの出力は、各コンパレータの端子Xに
おける一組の入力に対して結合されている。このカウン
タは、ここで2進形式での10進数10を表しているこ
のコンパレータの端子Yでの別の組の入力におけるデー
タ入力と比較される。「マッチ」した時、すなわち、端
子Xのカウント値が10になると、コンパレータ19の
出力端子において一つのパルスが提供され、定電流ドラ
イバ23がLED1に対する電流を流し始めてそれを維
持する。カウンタが0までカウント・ダウンした後、そ
のカウンタは、期間TMINの間追加のクロック・パル
スをカウントすることが禁止される。TMINは、カウ
ンタの中にプログラムされるか、あるいは他の適切な手
段によって提供される。この所定の期間TMINの後
(使われている場合)、そのカウンタはそのアップ・モ
ードでカウントするように設定され、クロック・パルス
をふたたびカウントし始める。カウンタがそのカウント
・アップ・モードで10進数10に達すると、LEDに
対する電流が止まる。他のLEDでも同様に動作する
が、それぞれのデータは、オンおよびオフするためのカ
ウント値が異なっている必要がある。これらのLEDが
備えていることになる共通の事項は、それぞれの電流パ
ルスがすべて中央に合わせられて発生する、すなわち、
それぞれの電流パルスの中央の点が同時に発生すること
である。必要な場合、非対称の露光クロック波形をカウ
ント・ダウンおよびカウント・アップの間に、信号線1
7上でカウンタ18に対して入力することができ、その
パルスがセンター・パルス幅変調型でないようにするこ
とができる。しかし、各ラインの印刷時の各LEDに対
するパルスの持続時間は、それぞれの画像データ信号に
従って変化する。また、非線形クロックを使っているク
ロック方式に関して、米国特許第5,300,960号
も参照される。その内容はこの参照によって組み込まれ
ている。この後者の参考資料の中に示されているよう
に、LEDごとに異なる光出力に対する補正は、各LE
Dの特性に従ってグレイ・レベルの画像データを調整す
ることによって提供することができる。従って、LED
に対するデータは、そのLEDの露光特性によって修正
されたデータを表す入力カウントを端子Yにおいて提供
するように補正または修正することができる。例えば、
光の放射が比較的強いLEDの場合、その補正されたデ
ータは、平均的な光の放射特性のLEDの場合に端子Y
に提供されるカウント値を減らすようにグレイ・レベル
のデータ・ビットを修正したものになる。LEDに対す
る駆動電流の平衡を取るための他の回路が以下に説明さ
れる。
【0017】<データのローディング>画像データ信号
は、奇数番号のLEDに対する画像データ信号および偶
数番号のLEDに対する画像データ信号に従って、デー
タ・プロセッサによって出力される。さらに、データは
高い番号のLEDと低い番号のLEDに対するデータに
さらに分割され、図3(ラインDA、DSA、DB、D
SB)に示されているようにそれぞれのトークン・ビッ
トの制御下で同時に印刷ヘッドへ4組の6ビット・デー
タが送られる。さらに高度な分割が可能である。例え
ば、印刷ヘッドは三つのセグメント、すなわち、低い番
号のLED、中間の番号のLEDおよび高い番号のLE
Dを奇数および偶数の番号のLEDに分割して考え、6
組の6ビット・データがあると考えることができる。こ
こで説明は、低い番号の奇数番号のLEDに対するデー
タ信号だけに関して行われる。というのは、他のLED
に対する動作および回路は同じだからである。データの
ラインDA(0:5)はそれぞれがディジタルのビット
(0または1)を表している信号を転送している独立の
信号線であり、それぞれの信号を集めて10進数で0か
ら63までのディジタルの6ビットの数値を定義する。
この画像データ信号は、印刷ヘッド上で画像データ信号
バスを構成する信号線DA(0:5)に沿って渡され
る。各LEDに関連して、ドットまたはピクセルの単独
のラインを印刷するための各動作サイクルの間に、この
バスからデータをラッチするためのデータ・ラッチ・レ
ジスタ信号24(図5)がある。以下に説明されるよう
に、トークン・ビットが特定のLEDに関係付けられた
データ・レジスタ手段をイネーブルするために使われ、
他のLEDに関係付けられている他のデータ・ラッチ・
レジスタ手段がそれぞれのデータを待っている間に、そ
のデータを受け入れるようにする。
は、奇数番号のLEDに対する画像データ信号および偶
数番号のLEDに対する画像データ信号に従って、デー
タ・プロセッサによって出力される。さらに、データは
高い番号のLEDと低い番号のLEDに対するデータに
さらに分割され、図3(ラインDA、DSA、DB、D
SB)に示されているようにそれぞれのトークン・ビッ
トの制御下で同時に印刷ヘッドへ4組の6ビット・デー
タが送られる。さらに高度な分割が可能である。例え
ば、印刷ヘッドは三つのセグメント、すなわち、低い番
号のLED、中間の番号のLEDおよび高い番号のLE
Dを奇数および偶数の番号のLEDに分割して考え、6
組の6ビット・データがあると考えることができる。こ
こで説明は、低い番号の奇数番号のLEDに対するデー
タ信号だけに関して行われる。というのは、他のLED
に対する動作および回路は同じだからである。データの
ラインDA(0:5)はそれぞれがディジタルのビット
(0または1)を表している信号を転送している独立の
信号線であり、それぞれの信号を集めて10進数で0か
ら63までのディジタルの6ビットの数値を定義する。
この画像データ信号は、印刷ヘッド上で画像データ信号
バスを構成する信号線DA(0:5)に沿って渡され
る。各LEDに関連して、ドットまたはピクセルの単独
のラインを印刷するための各動作サイクルの間に、この
バスからデータをラッチするためのデータ・ラッチ・レ
ジスタ信号24(図5)がある。以下に説明されるよう
に、トークン・ビットが特定のLEDに関係付けられた
データ・レジスタ手段をイネーブルするために使われ、
他のLEDに関係付けられている他のデータ・ラッチ・
レジスタ手段がそれぞれのデータを待っている間に、そ
のデータを受け入れるようにする。
【0018】各LEDに対するデータ・ラッチ・レジス
タ手段24は、6本のデータ線の各々に対する一対のラ
ッチまたは双安定マルチバイブレータを含んでいる。そ
の一対のラッチは、マスタースレーブの関係で接続され
ており、マスター・ラッチのイネーブル入力端子におけ
るトークン・ビット信号に応答して、マスター・ラッチ
のデータ入力端子の画像データ信号によってそのマスタ
ー・ラッチの出力が、その画像データ信号に依存して変
化するか、あるいは同じ値に止まるかのいずれかとな
る。各LEDのデータ・レジスタ手段の中の6個のマス
ター・ラッチは、トークン・ビット・シフト・レジスタ
28からのトークン・ビット信号を同時に受け取るため
にそれぞれの信号線27(そのような信号線の内の3
本、すなわち、271 、2723、および27127 が示さ
れている)に対して共通に接続されていることが分か
る。
タ手段24は、6本のデータ線の各々に対する一対のラ
ッチまたは双安定マルチバイブレータを含んでいる。そ
の一対のラッチは、マスタースレーブの関係で接続され
ており、マスター・ラッチのイネーブル入力端子におけ
るトークン・ビット信号に応答して、マスター・ラッチ
のデータ入力端子の画像データ信号によってそのマスタ
ー・ラッチの出力が、その画像データ信号に依存して変
化するか、あるいは同じ値に止まるかのいずれかとな
る。各LEDのデータ・レジスタ手段の中の6個のマス
ター・ラッチは、トークン・ビット・シフト・レジスタ
28からのトークン・ビット信号を同時に受け取るため
にそれぞれの信号線27(そのような信号線の内の3
本、すなわち、271 、2723、および27127 が示さ
れている)に対して共通に接続されていることが分か
る。
【0019】図5および図18を参照すると、トークン
・ビット・シフト・レジスタ28はトークン・ビット・
シフト・レジスタのコア26を含んでいる。コア26は
一連のフリップフロップ29を含んでおり、フリップフ
ロップ29はそのクロック端子にトークン・クロック・
パルス(SHFTCLK)が印加されていて、各データ
入力端子にはトークン・ビット入力を表している信号が
入っている。別々のトークン・ビット信号(LTOKE
N、RTOKEN)が偶数および奇数番号のLEDに対
する偶数および奇数のトークン・ビット・シフト・レジ
スタに対して提供され、そのトークン信号が、それぞれ
の駆動チップを通じて左から右へ、または右から左への
いずれかの方向にシフトされるようになることに留意さ
れたい。これらのフリップフロップ29の出力は、直列
になっている次のフリップフロップ29のデータ入力端
子へ接続されている。イネーブル入力および方向制御付
きのバッファ31が、フリップフロップ29に結合され
ていて、トークン・ビット・シフト・レジスタ28に沿
って、トークン・ビットをシフトするための方向のプロ
グラム可能な制御が行えるようになっている。印刷ヘッ
ドの奇数の下位番号の4分の1に対する図5の中の左か
ら右へシフトされているトークン・ビットの場合、信号
線JT_DIR(トークンの方向)が、適切な論理レベ
ルに設定されて、信号線LTOKEN上でトークン・ビ
ットが左から右へ通過するように設定される。このよう
に、クロック・パルス(SHFTCLK)に応答して、
トークン・ビットはトークン・ビット・シフト・レジス
タ28の段から段へ(図5の中では左から右へ)渡さ
れ、それに従ってそれぞれのデータ・ラッチ・レジスタ
24のすべてのマスター・ラッチをイネーブルするため
にそれぞれの信号線27上に順次出力される。シフト・
レジスタ28の段から段へトークン・ビットが移動する
ことによって、補正された画像データ・ビットが、信号
線DA(0:5)上に発生し、それは、印刷ヘッドのこ
の4分の1のすべてのデータ・レジスタがそれぞれの6
ビットのデータを受け取るまで左から右へ順にデータ・
レジスタ24によって受け取られる。次に、ラッチ・イ
ネーブル信号が信号線LLATCH上でローにパルスが
印加されることによって、それぞれのスレーブ・ラッチ
がそれぞれの出力においてデータをラッチするようにな
る。スレーブ・ラッチのそれぞれの出力は、上記の技法
に従って各LEDに対する露光の持続時間を決定するた
めにそれぞれのコンパレータ19のデータ入力端子Yに
伝えられる。ここでマスター・ラッチは現在のピクセル
のラインが記録されている間に次のラインのドットまた
はピクセルが記録されるようにするために画像データ信
号を受け取ることができる状態になっている。
・ビット・シフト・レジスタ28はトークン・ビット・
シフト・レジスタのコア26を含んでいる。コア26は
一連のフリップフロップ29を含んでおり、フリップフ
ロップ29はそのクロック端子にトークン・クロック・
パルス(SHFTCLK)が印加されていて、各データ
入力端子にはトークン・ビット入力を表している信号が
入っている。別々のトークン・ビット信号(LTOKE
N、RTOKEN)が偶数および奇数番号のLEDに対
する偶数および奇数のトークン・ビット・シフト・レジ
スタに対して提供され、そのトークン信号が、それぞれ
の駆動チップを通じて左から右へ、または右から左への
いずれかの方向にシフトされるようになることに留意さ
れたい。これらのフリップフロップ29の出力は、直列
になっている次のフリップフロップ29のデータ入力端
子へ接続されている。イネーブル入力および方向制御付
きのバッファ31が、フリップフロップ29に結合され
ていて、トークン・ビット・シフト・レジスタ28に沿
って、トークン・ビットをシフトするための方向のプロ
グラム可能な制御が行えるようになっている。印刷ヘッ
ドの奇数の下位番号の4分の1に対する図5の中の左か
ら右へシフトされているトークン・ビットの場合、信号
線JT_DIR(トークンの方向)が、適切な論理レベ
ルに設定されて、信号線LTOKEN上でトークン・ビ
ットが左から右へ通過するように設定される。このよう
に、クロック・パルス(SHFTCLK)に応答して、
トークン・ビットはトークン・ビット・シフト・レジス
タ28の段から段へ(図5の中では左から右へ)渡さ
れ、それに従ってそれぞれのデータ・ラッチ・レジスタ
24のすべてのマスター・ラッチをイネーブルするため
にそれぞれの信号線27上に順次出力される。シフト・
レジスタ28の段から段へトークン・ビットが移動する
ことによって、補正された画像データ・ビットが、信号
線DA(0:5)上に発生し、それは、印刷ヘッドのこ
の4分の1のすべてのデータ・レジスタがそれぞれの6
ビットのデータを受け取るまで左から右へ順にデータ・
レジスタ24によって受け取られる。次に、ラッチ・イ
ネーブル信号が信号線LLATCH上でローにパルスが
印加されることによって、それぞれのスレーブ・ラッチ
がそれぞれの出力においてデータをラッチするようにな
る。スレーブ・ラッチのそれぞれの出力は、上記の技法
に従って各LEDに対する露光の持続時間を決定するた
めにそれぞれのコンパレータ19のデータ入力端子Yに
伝えられる。ここでマスター・ラッチは現在のピクセル
のラインが記録されている間に次のラインのドットまた
はピクセルが記録されるようにするために画像データ信
号を受け取ることができる状態になっている。
【0020】LLATCHがその不活性レベルに戻った
後、特定のコンパレータ19の出力が論理ハイ・レベル
にある間にEXPCLKの最初の立ち上がりエッジにお
いて、その関係付けられた定電流ドライバ23がデータ
・ラッチ・レジスタ24のスレーブ・ラッチの出力の中
のデータによって決定される期間の間イネーブルされ
る。
後、特定のコンパレータ19の出力が論理ハイ・レベル
にある間にEXPCLKの最初の立ち上がりエッジにお
いて、その関係付けられた定電流ドライバ23がデータ
・ラッチ・レジスタ24のスレーブ・ラッチの出力の中
のデータによって決定される期間の間イネーブルされ
る。
【0021】<電流ドライバ>電流駆動回路の一つは、
米国特許第5,126,759号の記述を参照すること
ができる。これは参照によって本明細書に組み込まれて
いる。従来技術で知られている他の回路を使うこともで
き、本発明にとっては、特定の回路は重要でないことを
理解されたい。代表的な応用においては、生成されたイ
ネーブル信号によってトランジスタがスイッチとして働
き、トランジスタQ1、Q2(図9)および一連のディ
ジタル的に制御されるトランジスタによって形成される
マスター回路を含んでいる電流ミラー駆動回路の一部を
形成する。ディジタル的に制御されるトランジスタにつ
いての詳細は、図7および図8についての以下の説明で
明らかになる。簡単に言えば、これらのディジタル的に
制御されるトランジスタは、選択的にターン・オンされ
て、信号I(チップ・バイアス)を設定し、それによっ
てこの駆動チップによって駆動されるLEDに対する必
要な電流レベルを規制する。図9に記されているよう
に、LEDの一つ、すなわち、LED1を駆動するため
の回路が示されている。駆動チップは、例えば、128
個のLEDを備えているLEDチップ・アレーの中の、
例えば、64個の奇数番号のLEDを駆動するために、
以下に説明されるような適切な回路を駆動チップが備え
ることになることは理解される。そのLEDチップ・ア
レーの他の側にある別の駆動チップが64個の偶数番号
のLEDをドライブするために使われることになる。
米国特許第5,126,759号の記述を参照すること
ができる。これは参照によって本明細書に組み込まれて
いる。従来技術で知られている他の回路を使うこともで
き、本発明にとっては、特定の回路は重要でないことを
理解されたい。代表的な応用においては、生成されたイ
ネーブル信号によってトランジスタがスイッチとして働
き、トランジスタQ1、Q2(図9)および一連のディ
ジタル的に制御されるトランジスタによって形成される
マスター回路を含んでいる電流ミラー駆動回路の一部を
形成する。ディジタル的に制御されるトランジスタにつ
いての詳細は、図7および図8についての以下の説明で
明らかになる。簡単に言えば、これらのディジタル的に
制御されるトランジスタは、選択的にターン・オンされ
て、信号I(チップ・バイアス)を設定し、それによっ
てこの駆動チップによって駆動されるLEDに対する必
要な電流レベルを規制する。図9に記されているよう
に、LEDの一つ、すなわち、LED1を駆動するため
の回路が示されている。駆動チップは、例えば、128
個のLEDを備えているLEDチップ・アレーの中の、
例えば、64個の奇数番号のLEDを駆動するために、
以下に説明されるような適切な回路を駆動チップが備え
ることになることは理解される。そのLEDチップ・ア
レーの他の側にある別の駆動チップが64個の偶数番号
のLEDをドライブするために使われることになる。
【0022】駆動チップのマスター回路を流れる電流
は、信号線117上に電位VG1を確立する。LED1
と直列に接続されている二つのトランジスタQ3、Q4
があり、これらのトランジスタは各チャネル内のスレー
ブ回路の一部分を形成している。トランジスタQ3は常
に導通状態になるように、バイアスされていて、一方ト
ランジスタQ4はオンまたはオフにスイッチされ、電流
がLED1に流されるかどうかを制御するためのトラン
ジスタである。トランジスタQ4のゲートまたは制御電
極は、LEDがオンされるかされないか、およびオンさ
れる時間の長さを制御する図5の回路のデータ駆動のイ
ネーブル手段に結合されている。グレイ・レベルの印刷
ヘッドにおいて上で述べられているように、そのLED
は印刷ヘッドに対するグレイ・レベルが補正された画像
データ信号入力によって決定される持続期間の間オンに
されることになる。
は、信号線117上に電位VG1を確立する。LED1
と直列に接続されている二つのトランジスタQ3、Q4
があり、これらのトランジスタは各チャネル内のスレー
ブ回路の一部分を形成している。トランジスタQ3は常
に導通状態になるように、バイアスされていて、一方ト
ランジスタQ4はオンまたはオフにスイッチされ、電流
がLED1に流されるかどうかを制御するためのトラン
ジスタである。トランジスタQ4のゲートまたは制御電
極は、LEDがオンされるかされないか、およびオンさ
れる時間の長さを制御する図5の回路のデータ駆動のイ
ネーブル手段に結合されている。グレイ・レベルの印刷
ヘッドにおいて上で述べられているように、そのLED
は印刷ヘッドに対するグレイ・レベルが補正された画像
データ信号入力によって決定される持続期間の間オンに
されることになる。
【0023】上記のように、トランジスタQ4は、該当
のピクセルを記録するためのデータ・ビットによって制
御される時間間隔の間、LED1に対して電流を流す。
このピクセルを記録するため電流のレベルは、電流レベ
ルI(チップ・バイアス)に応答する電流ミラーによっ
て制御される。I(チップ・バイアス)を生成するため
の回路についてここで説明する。
のピクセルを記録するためのデータ・ビットによって制
御される時間間隔の間、LED1に対して電流を流す。
このピクセルを記録するため電流のレベルは、電流レベ
ルI(チップ・バイアス)に応答する電流ミラーによっ
て制御される。I(チップ・バイアス)を生成するため
の回路についてここで説明する。
【0024】トランジスタQ4がオンされると、ミラー
によって流れる電流は、トランジスタQ2を通って流れ
る電流に等しいか、あるいはそれに比例している電流と
なる。トランジスタQ2に流れる電流は、さらにI(チ
ップ・バイアス)に等しい。ここで図7および図8を参
照すると、この電流I(チップ・バイアス)はさらに、
温度補償された電流源172、第1グループの8個のデ
ィジタル的に制御されるNMOSFETトランジスタQ
25、Q26...、Q31、Q32および第2のグル
ープの8個のディジタル的に制御されるNMOSFET
トランジスタQ5、Q6...、Q11、Q12から成
る三つのファクタによって制御される。第1のグループ
には、非ディジタル的に制御されるNMOSFETトラ
ンジスタQ33が関係付けられている。同様に、第2の
グループには、非ディジタル的に制御されるNMOSF
ETトランジスタQ13が関係付けられている。図7お
よび図8に注記されているように、トランジスタのすべ
てが示されているわけではなく、各グループの中で提供
されているディジタル的に制御されるトランジスタの個
数が制御のレベルを決定する。トランジスタQ2
5、...、Q32は、並列に接続されているトランジ
スタであり、それぞれのゲート幅/ゲート長の比は、そ
れぞれの電流が2のべき乗で重み付けられるようにスケ
ールされている。トランジスタQ5、...、Q32も
同様にスケーリングされている。
によって流れる電流は、トランジスタQ2を通って流れ
る電流に等しいか、あるいはそれに比例している電流と
なる。トランジスタQ2に流れる電流は、さらにI(チ
ップ・バイアス)に等しい。ここで図7および図8を参
照すると、この電流I(チップ・バイアス)はさらに、
温度補償された電流源172、第1グループの8個のデ
ィジタル的に制御されるNMOSFETトランジスタQ
25、Q26...、Q31、Q32および第2のグル
ープの8個のディジタル的に制御されるNMOSFET
トランジスタQ5、Q6...、Q11、Q12から成
る三つのファクタによって制御される。第1のグループ
には、非ディジタル的に制御されるNMOSFETトラ
ンジスタQ33が関係付けられている。同様に、第2の
グループには、非ディジタル的に制御されるNMOSF
ETトランジスタQ13が関係付けられている。図7お
よび図8に注記されているように、トランジスタのすべ
てが示されているわけではなく、各グループの中で提供
されているディジタル的に制御されるトランジスタの個
数が制御のレベルを決定する。トランジスタQ2
5、...、Q32は、並列に接続されているトランジ
スタであり、それぞれのゲート幅/ゲート長の比は、そ
れぞれの電流が2のべき乗で重み付けられるようにスケ
ールされている。トランジスタQ5、...、Q32も
同様にスケーリングされている。
【0025】ディジタル的に制御される各トランジスタ
は、そのトランジスタに関係付けられているそれぞれの
2個のトランジスタ・スイッチ回路に対して印加される
論理信号によって制御される。例えば、NMOSFET
トランジスタQ250およびQ251によって定義され
る回路によって、高レベルの論理信号がトランジスタQ
250のゲートに印加されていて、低レベルの論理信号
がトランジスタQ251のゲートに印加されている時
に、トランジスタQ25を通して電流が流れる。どの電
流搬送用トランジスタがオンにされるかを制御するため
の論理信号は、8ビットのディジタル・ワードを記憶し
ているLREFレジスタ、および8個の電流導通トラン
ジスタQ25、...Q32のそれぞれをオンにするた
めの必要な電流制御信号を表しているその8ビットの補
数を提供する論理回路によって制御される。連続してオ
ンになっているトランジスタQ33と組み合わせて、こ
のグループのトランジスタはLED電流の「ローカライ
ズされた」制御のために使われる。これによって、LR
EFレジスタに記憶されているディジタル・ワードが、
この駆動チップに固有のものであり、各LEDが必要な
光出力レベルを提供するまで、この駆動チップによって
駆動されるLEDに対する駆動電流の調整によって決定
されることを意味する。このディジタル・ワードは、M
ECの中のメモリから、あるいは印刷ヘッドのインタフ
ェース・ボード21上に設けられているフラッシュ・メ
モリ41からLREFレジスタに入力することができ
る。
は、そのトランジスタに関係付けられているそれぞれの
2個のトランジスタ・スイッチ回路に対して印加される
論理信号によって制御される。例えば、NMOSFET
トランジスタQ250およびQ251によって定義され
る回路によって、高レベルの論理信号がトランジスタQ
250のゲートに印加されていて、低レベルの論理信号
がトランジスタQ251のゲートに印加されている時
に、トランジスタQ25を通して電流が流れる。どの電
流搬送用トランジスタがオンにされるかを制御するため
の論理信号は、8ビットのディジタル・ワードを記憶し
ているLREFレジスタ、および8個の電流導通トラン
ジスタQ25、...Q32のそれぞれをオンにするた
めの必要な電流制御信号を表しているその8ビットの補
数を提供する論理回路によって制御される。連続してオ
ンになっているトランジスタQ33と組み合わせて、こ
のグループのトランジスタはLED電流の「ローカライ
ズされた」制御のために使われる。これによって、LR
EFレジスタに記憶されているディジタル・ワードが、
この駆動チップに固有のものであり、各LEDが必要な
光出力レベルを提供するまで、この駆動チップによって
駆動されるLEDに対する駆動電流の調整によって決定
されることを意味する。このディジタル・ワードは、M
ECの中のメモリから、あるいは印刷ヘッドのインタフ
ェース・ボード21上に設けられているフラッシュ・メ
モリ41からLREFレジスタに入力することができ
る。
【0026】また、このディジタル・ワードは、以下に
説明されるように駆動チップの温度に応答して変更され
る場合もある。簡単に言えば、各駆動チップ上の余分の
電流ミラー・チャネル152(図5)からの電流のレベ
ルが温度の測度として使われる。この電流によって生成
される電圧がディジタル化され、レジスタLREFおよ
びGREFの中のディジタル・ワードに基づく値と比較
される。それに応答して、新しいディジタル・ワード
が、例えば、MECの中のメモリに記憶されているアル
ゴリズムに従って、電流レベルが変えられる必要がある
場合に、レジスタLREFに新しいディジタル・ワード
が書き込まれる。スタートアップ時に、MECはレジス
タLREFおよびGREFの中に置かれるためのディジ
タル・ワードの特定の組に対するデフォルトの設定値を
印刷ヘッドに対して提供するようにプログラムされてい
る。
説明されるように駆動チップの温度に応答して変更され
る場合もある。簡単に言えば、各駆動チップ上の余分の
電流ミラー・チャネル152(図5)からの電流のレベ
ルが温度の測度として使われる。この電流によって生成
される電圧がディジタル化され、レジスタLREFおよ
びGREFの中のディジタル・ワードに基づく値と比較
される。それに応答して、新しいディジタル・ワード
が、例えば、MECの中のメモリに記憶されているアル
ゴリズムに従って、電流レベルが変えられる必要がある
場合に、レジスタLREFに新しいディジタル・ワード
が書き込まれる。スタートアップ時に、MECはレジス
タLREFおよびGREFの中に置かれるためのディジ
タル・ワードの特定の組に対するデフォルトの設定値を
印刷ヘッドに対して提供するようにプログラムされてい
る。
【0027】米国特許第4,831,395号の中で示
されているように(この内容はこの参照によって組み込
まれている)、MECは、各LEDの以前の活性化のカ
ウント値を維持し、印刷ヘッドのエージング特性に基づ
いてプログラムに従って制御電圧を調整することができ
るようにプログラムされている。
されているように(この内容はこの参照によって組み込
まれている)、MECは、各LEDの以前の活性化のカ
ウント値を維持し、印刷ヘッドのエージング特性に基づ
いてプログラムに従って制御電圧を調整することができ
るようにプログラムされている。
【0028】代わりに、オペレータまたはサービス技術
者がオペレータ制御パネルを経由して密度に対する調整
がなされる必要があることを示すことができる。
者がオペレータ制御パネルを経由して密度に対する調整
がなされる必要があることを示すことができる。
【0029】この初期校正の後、そして、印刷ヘッドが
繰り返し使われた後、温度およびエージ・ファクタが両
方とも光の出力を劣化させるように働く。エージングに
よる影響は一般にすべてのLEDに対して類似してお
り、8ビットのディジタル・ワードの調整およびそのレ
ジスタGREFの中に格納されている8ビットの補数の
調整によって補正される。
繰り返し使われた後、温度およびエージ・ファクタが両
方とも光の出力を劣化させるように働く。エージングに
よる影響は一般にすべてのLEDに対して類似してお
り、8ビットのディジタル・ワードの調整およびそのレ
ジスタGREFの中に格納されている8ビットの補数の
調整によって補正される。
【0030】レジスタGREFの中に格納されているデ
ィジタル・ワードは8個の電流搬送NMOSFETトラ
ンジスタQ5、...、Q12を制御する。このグルー
プのトランジスタに付随しているのが、連続して導通し
ているNMOSFETトランジスタQ13である。この
トランジスタのゲート幅/長さの比は、このトランジス
タがディジタル的に重み付けられ、それによって異なる
電流搬送特性を有するように設計することができる。レ
ジスタGREFの中に格納されている8ビットのワード
は、他の駆動チップ上の同じGREFレジスタの中に格
納されているものと同じである。例えば、各種のセンサ
によって決定されるような、あるいは印刷ヘッドのエー
ジとして電子写真プロセス(EP)における状態が変化
するので、新しい8ビットのディジタル・ワードがLC
Uまたはインタフェース・ボードによって計算され、レ
ジスタGREFに入力される。プロセスの変化またはエ
ージングのためのこの8ビット・ワードの計算は類似の
印刷ヘッドを使って行われる実験的な決定に基づくか、
あるいは各LEDまたは選択されたLEDからの出力を
センスする光センサを使う、この印刷ヘッドの校正に基
づいて行うことができる。あるいは、光電導体および/
または湿度、温度およびEPプロセスに影響する他のフ
ァクタについて記録されたパッチをセンスすることによ
って行われる。レジスタGREFを更新するためのデー
タもフラッシュ・メモリ41に格納することができる。
ィジタル・ワードは8個の電流搬送NMOSFETトラ
ンジスタQ5、...、Q12を制御する。このグルー
プのトランジスタに付随しているのが、連続して導通し
ているNMOSFETトランジスタQ13である。この
トランジスタのゲート幅/長さの比は、このトランジス
タがディジタル的に重み付けられ、それによって異なる
電流搬送特性を有するように設計することができる。レ
ジスタGREFの中に格納されている8ビットのワード
は、他の駆動チップ上の同じGREFレジスタの中に格
納されているものと同じである。例えば、各種のセンサ
によって決定されるような、あるいは印刷ヘッドのエー
ジとして電子写真プロセス(EP)における状態が変化
するので、新しい8ビットのディジタル・ワードがLC
Uまたはインタフェース・ボードによって計算され、レ
ジスタGREFに入力される。プロセスの変化またはエ
ージングのためのこの8ビット・ワードの計算は類似の
印刷ヘッドを使って行われる実験的な決定に基づくか、
あるいは各LEDまたは選択されたLEDからの出力を
センスする光センサを使う、この印刷ヘッドの校正に基
づいて行うことができる。あるいは、光電導体および/
または湿度、温度およびEPプロセスに影響する他のフ
ァクタについて記録されたパッチをセンスすることによ
って行われる。レジスタGREFを更新するためのデー
タもフラッシュ・メモリ41に格納することができる。
【0031】上記のように、チップごとの光出力のLE
Dの一様性を維持するための調整用の第3のファクタは
温度補償された電流源172(図7)である。この電流
源は温度の上昇に応答してLEDに対する電流をブース
トするのを支援する温度センサおよび回路を含んでい
る。これを実現するための各種の回路はよく知られてい
る。例えば、グレイおよびメイヤーの「アナログ集積回
路の解析および設計(Analysis and De
sign of Analog Integrated
Circuits)」第2版の733−735ページ
および図12.28を参照されたい。その内容はこの参
照によって組み込まれている。このテキストの中では、
いわゆるVT(熱電圧)基準型電流源についての記述が
示されている。そのような回路を設けることによって、
適切な温度係数を有する抵抗、出力電流Ioが駆動チッ
プの温度上昇に伴って増加するように提供される。
Dの一様性を維持するための調整用の第3のファクタは
温度補償された電流源172(図7)である。この電流
源は温度の上昇に応答してLEDに対する電流をブース
トするのを支援する温度センサおよび回路を含んでい
る。これを実現するための各種の回路はよく知られてい
る。例えば、グレイおよびメイヤーの「アナログ集積回
路の解析および設計(Analysis and De
sign of Analog Integrated
Circuits)」第2版の733−735ページ
および図12.28を参照されたい。その内容はこの参
照によって組み込まれている。このテキストの中では、
いわゆるVT(熱電圧)基準型電流源についての記述が
示されている。そのような回路を設けることによって、
適切な温度係数を有する抵抗、出力電流Ioが駆動チッ
プの温度上昇に伴って増加するように提供される。
【0032】<境界走査試験>境界走査試験の概念は、
ずっと以前に提案され、いくつかのICメーカによって
各種の形式で実装されることに成功している。その基本
概念は単純にはデバイスの入力および出力を内部の、す
なわち、「コア」ロジックから隔離することである。こ
の概念が一般的に図10に示されている。それは、各入
力および出力とコア・ロジックとの間に境界走査セルを
追加することに関係する。これらのセルは、チップの周
辺の回りにシフト・レジスタの「リング」を形成し、並
列にロードされる以外に直列にロードおよびアンロード
されるようにすることができる。これらのセルの動作お
よび構造を以下に簡単に説明する。
ずっと以前に提案され、いくつかのICメーカによって
各種の形式で実装されることに成功している。その基本
概念は単純にはデバイスの入力および出力を内部の、す
なわち、「コア」ロジックから隔離することである。こ
の概念が一般的に図10に示されている。それは、各入
力および出力とコア・ロジックとの間に境界走査セルを
追加することに関係する。これらのセルは、チップの周
辺の回りにシフト・レジスタの「リング」を形成し、並
列にロードされる以外に直列にロードおよびアンロード
されるようにすることができる。これらのセルの動作お
よび構造を以下に簡単に説明する。
【0033】境界走査を使って次のようないくつかの基
本的な機能を実行することができる。 1. シリアルの入力および出力ピンを経由して、境界
走査レジスタにデータをシフトして入れること、および
シフトして取り出すことができる。 2. コア・ロジックを、そのデバイスの一次入力およ
び出力から隔離して試験することができる。これは「内
部的」試験と呼ばれている。データがコアに印加され、
その応答が境界走査レジスタを経由して捕捉される。こ
れは印加されるべきデータをコア・ロジックの入力に対
してシフト・インし、そしてコア・ロジックの出力から
の応答をシフト・アウトする必要がある。前のデータが
シフト・アウトされている間に、新しいデータをそのデ
バイスにシフト・インすることができるので、両方の動
作が1ステップで実行できる。 3. また、コア・ロジックは、一つのデバイスから次
のデバイスへの相互接続の試験を容易にするために無視
されるようにすることもできる。そのデバイスの一次出
力は、境界走査セルから駆動され、その一次入力の値は
境界走査セルの中に捕捉される。これは「外部的」試験
と呼ばれる。
本的な機能を実行することができる。 1. シリアルの入力および出力ピンを経由して、境界
走査レジスタにデータをシフトして入れること、および
シフトして取り出すことができる。 2. コア・ロジックを、そのデバイスの一次入力およ
び出力から隔離して試験することができる。これは「内
部的」試験と呼ばれている。データがコアに印加され、
その応答が境界走査レジスタを経由して捕捉される。こ
れは印加されるべきデータをコア・ロジックの入力に対
してシフト・インし、そしてコア・ロジックの出力から
の応答をシフト・アウトする必要がある。前のデータが
シフト・アウトされている間に、新しいデータをそのデ
バイスにシフト・インすることができるので、両方の動
作が1ステップで実行できる。 3. また、コア・ロジックは、一つのデバイスから次
のデバイスへの相互接続の試験を容易にするために無視
されるようにすることもできる。そのデバイスの一次出
力は、境界走査セルから駆動され、その一次入力の値は
境界走査セルの中に捕捉される。これは「外部的」試験
と呼ばれる。
【0034】図11を参照して、レジスタを構成する個
々の境界走査セルは2種類の基本モードにおいて3種類
の基本機能を実行することができる。各境界走査セル
は、シフト・レジスタ・セルのフリップフロップ(S
R)および出力のラッチまたはフリップフロップ(O
L)から構成される。
々の境界走査セルは2種類の基本モードにおいて3種類
の基本機能を実行することができる。各境界走査セル
は、シフト・レジスタ・セルのフリップフロップ(S
R)および出力のラッチまたはフリップフロップ(O
L)から構成される。
【0035】ノーマル・モードにおいては、そのセルは
出力データが入力に等しいようにトランスペアレントで
ある。試験モードにおいては、セルの出力は出力ラッチ
(OL)の中の値によって駆動される。捕捉機能によっ
てデータがシフト・レジスタのフリップフロップ(S
R)の中にラッチされる。シフト機能によってセルのシ
リアル入力にあるデータがSRの中にラッチされる。こ
れによってデータはそのセルがチェーンの中に接続され
ている時にシフトすることができる。更新機能によっ
て、SRからのデータがOLにラッチされる結果とな
る。3種類の各機能は二つのモードのいずれかにおいて
実行することができ、多くの有用な機能が可能になる。
出力データが入力に等しいようにトランスペアレントで
ある。試験モードにおいては、セルの出力は出力ラッチ
(OL)の中の値によって駆動される。捕捉機能によっ
てデータがシフト・レジスタのフリップフロップ(S
R)の中にラッチされる。シフト機能によってセルのシ
リアル入力にあるデータがSRの中にラッチされる。こ
れによってデータはそのセルがチェーンの中に接続され
ている時にシフトすることができる。更新機能によっ
て、SRからのデータがOLにラッチされる結果とな
る。3種類の各機能は二つのモードのいずれかにおいて
実行することができ、多くの有用な機能が可能になる。
【0036】境界走査セルの一例が図12に示されてい
る。この図から分かるように、データは並列データ入力
ピンまたはシリアル・データ入力ピン(前のセルから
の)からマルチプレクサ42に対して入力される。アク
ティブなShift DR信号に応答して、信号線の一
つからのデータがフリップフロップSRの入力に入れら
れる。SRのクロック入力におけるアクティブなClo
ck DR信号に応答して、データはフリップフロップ
SRの出力へ出力される。このデータを次のシフト・レ
ジスタ・セルの中にシフトするか、あるいは出力ラッチ
を経由して並列出力のために保持することができる。出
力ラッチOLに対して提供されているアクティブなUp
date DR信号によって、データはマルチプレクサ
43を経由してセルの並列データ出力ピンに転送され
る。上記の「ノーマル」モードの動作において、そのセ
ルは基本的にデータ信号に対して「トランスペアレン
ト」であり、従って、マルチプレクサ43に対して入力
されているデータ選択信号に応答して、並列データ入力
ピンのデータが直接に並列データ出力ピンへ出力され
る。相互接続の試験のために「外部的」試験が実行さ
れ、ボードが境界走査セルを経由して駆動およびセンス
できる相互接続の単なる集合体に過ぎないようになる。
個々のコンポーネントのコア・ロジックの試験のため
に、「内部的」試験が実行され、コアが回路の他の部分
から実効的に隔離される。また、「サンプル」動作も境
界走査で使うことができ、それによってデータが境界走
査セルの中に捕捉されてシフト・アウトされる間にノー
マル・モードにおいて回路が動作することができる。そ
のような機能は、試験ロジックが機能ロジックから完全
に独立していることを必要とする。
る。この図から分かるように、データは並列データ入力
ピンまたはシリアル・データ入力ピン(前のセルから
の)からマルチプレクサ42に対して入力される。アク
ティブなShift DR信号に応答して、信号線の一
つからのデータがフリップフロップSRの入力に入れら
れる。SRのクロック入力におけるアクティブなClo
ck DR信号に応答して、データはフリップフロップ
SRの出力へ出力される。このデータを次のシフト・レ
ジスタ・セルの中にシフトするか、あるいは出力ラッチ
を経由して並列出力のために保持することができる。出
力ラッチOLに対して提供されているアクティブなUp
date DR信号によって、データはマルチプレクサ
43を経由してセルの並列データ出力ピンに転送され
る。上記の「ノーマル」モードの動作において、そのセ
ルは基本的にデータ信号に対して「トランスペアレン
ト」であり、従って、マルチプレクサ43に対して入力
されているデータ選択信号に応答して、並列データ入力
ピンのデータが直接に並列データ出力ピンへ出力され
る。相互接続の試験のために「外部的」試験が実行さ
れ、ボードが境界走査セルを経由して駆動およびセンス
できる相互接続の単なる集合体に過ぎないようになる。
個々のコンポーネントのコア・ロジックの試験のため
に、「内部的」試験が実行され、コアが回路の他の部分
から実効的に隔離される。また、「サンプル」動作も境
界走査で使うことができ、それによってデータが境界走
査セルの中に捕捉されてシフト・アウトされる間にノー
マル・モードにおいて回路が動作することができる。そ
のような機能は、試験ロジックが機能ロジックから完全
に独立していることを必要とする。
【0037】標準規格IEEE 1149.1より以前
には、境界走査の同じ実装を採用するために一つのボー
ド上に異なるメーカからの標準部品およびASICコン
ポーネントが混在することができるような標準規格は存
在していなかった。テスト・ピンの数を統合化するため
にICに対するテスト・ポートを標準化し、試験ロジッ
クの制御のための共通のプロトコルを提供することの必
要性がいくつかのメーカによって指摘された。元のJT
AG仕様が実質的にIEEEに対して標準として提案さ
れ、1990年2月にIEEE 1149.1として承
認された。
には、境界走査の同じ実装を採用するために一つのボー
ド上に異なるメーカからの標準部品およびASICコン
ポーネントが混在することができるような標準規格は存
在していなかった。テスト・ピンの数を統合化するため
にICに対するテスト・ポートを標準化し、試験ロジッ
クの制御のための共通のプロトコルを提供することの必
要性がいくつかのメーカによって指摘された。元のJT
AG仕様が実質的にIEEEに対して標準として提案さ
れ、1990年2月にIEEE 1149.1として承
認された。
【0038】その標準規格に対する基本アーキテクチャ
70の実装の一例が図13に示されている。この図は一
つのデバイス上の試験ロジックだけを表している。四つ
の入力ピンおよび一つの出力ピンが示されている。TM
S、TCK、およびTRSTの入力が試験アクセス・ポ
ート・コントローラ(Test Access Por
t Controller)68(TAP)に対して印
加されている。TAPコントローラ68は、そのデバイ
スの中のすべての試験ロジックに対するアクセスを制御
するよく知られたタイプのステート・マシンである。T
DI(TestData In)(試験データ入力)ピ
ンはシリアル・データ入力であり、それはこの試験ロジ
ックの中のすべてのレジスタのシリアル入力に対して並
列に接続されている。TDO(Test Data O
ut)(試験データ出力)ピンはシリアル出力ピンであ
り、それはマルチプレクサ44を経由して試験ロジック
の中のレジスタの任意の一つから出力される。レジスタ
72、74、76および78はマルチプレクサ68によ
ってマルチプレックスされてデコーダ回路からの信号の
制御下で、マルチプレクサ44に対してレジスタのうち
の一つの出力を提供し、マルチプレクサはさらに命令レ
ジスタ80からデータの符号化された命令を受け取る。
マルチプレクサ44の出力は、TAPコントローラから
の信号に従って命令レジスタまたはマルチプレクサ68
によって選択されたレジスタの中のデータの出力を選択
する。TMS(test mode select)
(試験モード選択)は、TAPコントローラの状態を遷
移させる信号である。TCK(test clock)
(試験クロック)はすべてのJTAG試験ロジックのク
ロックとして使われるTAPコントローラへのクロック
入力である。TRST(test reset)(試験
リセット)は、TAPコントローラに対する非同期リセ
ット信号である。TRSTは試験ロジックをリセットす
るために、そのデバイスの中に組み込まれているパワー
アップ・リセット機能がある場合、オプションとするこ
とができる。
70の実装の一例が図13に示されている。この図は一
つのデバイス上の試験ロジックだけを表している。四つ
の入力ピンおよび一つの出力ピンが示されている。TM
S、TCK、およびTRSTの入力が試験アクセス・ポ
ート・コントローラ(Test Access Por
t Controller)68(TAP)に対して印
加されている。TAPコントローラ68は、そのデバイ
スの中のすべての試験ロジックに対するアクセスを制御
するよく知られたタイプのステート・マシンである。T
DI(TestData In)(試験データ入力)ピ
ンはシリアル・データ入力であり、それはこの試験ロジ
ックの中のすべてのレジスタのシリアル入力に対して並
列に接続されている。TDO(Test Data O
ut)(試験データ出力)ピンはシリアル出力ピンであ
り、それはマルチプレクサ44を経由して試験ロジック
の中のレジスタの任意の一つから出力される。レジスタ
72、74、76および78はマルチプレクサ68によ
ってマルチプレックスされてデコーダ回路からの信号の
制御下で、マルチプレクサ44に対してレジスタのうち
の一つの出力を提供し、マルチプレクサはさらに命令レ
ジスタ80からデータの符号化された命令を受け取る。
マルチプレクサ44の出力は、TAPコントローラから
の信号に従って命令レジスタまたはマルチプレクサ68
によって選択されたレジスタの中のデータの出力を選択
する。TMS(test mode select)
(試験モード選択)は、TAPコントローラの状態を遷
移させる信号である。TCK(test clock)
(試験クロック)はすべてのJTAG試験ロジックのク
ロックとして使われるTAPコントローラへのクロック
入力である。TRST(test reset)(試験
リセット)は、TAPコントローラに対する非同期リセ
ット信号である。TRSTは試験ロジックをリセットす
るために、そのデバイスの中に組み込まれているパワー
アップ・リセット機能がある場合、オプションとするこ
とができる。
【0039】境界走査レジスタ72が文脈の都合から図
のトップに示されている。このレジスタの中の各段は、
このIEEE 1149.1境界走査回路を組み込んで
いるICデバイス上の入力または出力ピンの経路の中の
一つの境界走査セルである。境界走査セルに対する並列
データの入力および出力は、ここには示されていない
が、「ノーマル」モードにおける動作を提供するために
通常は存在している。次にデバイスIDレジスタ74が
示されている。このIDレジスタは、そのデバイスから
読まれるべきコンポーネントをユニークに識別するハー
ド符号化値を含んでいるオプションのレジスタである。
そのユニークな符号の検出を通じて、IDレジスタによ
って正しいデバイスが回路上にマウントされていること
を知ることができる。バイパス・レジスタ76は、その
デバイス上で特定の試験機能が実行されていない時に、
そのデバイスを通るデータ経路を短絡するために使われ
る単純な単独ビット・シフト・レジスタである。それに
は並列出力はなく、選択された時はその走査経路の中の
別のデバイスとの間でのデータのシフトの量が最小限に
保たれるように、単独のTCKでそのデバイスを通して
データを渡すために使われる。図に示されている内部走
査経路レジスタ78は、デバイスの試験のための内部走
査経路にアクセスするために使うことができるユーザ定
義のデータ・レジスタの一例である。命令レジスタ80
によって特定の一つのデータ・レジスタの挙動および選
択を制御するために、特定のコードをシフト・インする
ことができる。命令レジスタは、境界走査レジスタに非
常によく似ていて、データがそのレジスタを通してシフ
トされる間に並列出力が変化するのを防ぐために「シャ
ドー・レジスタ」を含んでいる。命令レジスタ(IR)
は、デュアル・レジスタなので、命令のシフト時に並列
出力の状態が変わることはない。IRの中に命令のコー
ドがシフト・インされた後、Update−IRステー
トがTAPの中に入力される時、その並列出力の状態が
変化する。
のトップに示されている。このレジスタの中の各段は、
このIEEE 1149.1境界走査回路を組み込んで
いるICデバイス上の入力または出力ピンの経路の中の
一つの境界走査セルである。境界走査セルに対する並列
データの入力および出力は、ここには示されていない
が、「ノーマル」モードにおける動作を提供するために
通常は存在している。次にデバイスIDレジスタ74が
示されている。このIDレジスタは、そのデバイスから
読まれるべきコンポーネントをユニークに識別するハー
ド符号化値を含んでいるオプションのレジスタである。
そのユニークな符号の検出を通じて、IDレジスタによ
って正しいデバイスが回路上にマウントされていること
を知ることができる。バイパス・レジスタ76は、その
デバイス上で特定の試験機能が実行されていない時に、
そのデバイスを通るデータ経路を短絡するために使われ
る単純な単独ビット・シフト・レジスタである。それに
は並列出力はなく、選択された時はその走査経路の中の
別のデバイスとの間でのデータのシフトの量が最小限に
保たれるように、単独のTCKでそのデバイスを通して
データを渡すために使われる。図に示されている内部走
査経路レジスタ78は、デバイスの試験のための内部走
査経路にアクセスするために使うことができるユーザ定
義のデータ・レジスタの一例である。命令レジスタ80
によって特定の一つのデータ・レジスタの挙動および選
択を制御するために、特定のコードをシフト・インする
ことができる。命令レジスタは、境界走査レジスタに非
常によく似ていて、データがそのレジスタを通してシフ
トされる間に並列出力が変化するのを防ぐために「シャ
ドー・レジスタ」を含んでいる。命令レジスタ(IR)
は、デュアル・レジスタなので、命令のシフト時に並列
出力の状態が変わることはない。IRの中に命令のコー
ドがシフト・インされた後、Update−IRステー
トがTAPの中に入力される時、その並列出力の状態が
変化する。
【0040】デコード・ロジック82は、命令レジスタ
の中にシフトして入れられた命令をデコードするために
使われる組合せロジックのブロックである。このブロッ
クは、どのレジスタが選択されるか、およびTAPコン
トローラからのデータ・レジスタ制御信号が各データ・
レジスタに対してどのように適用されるかを決定するブ
ロックである。図13から分かるように、TAPコント
ローラは、IRに対する一組のクロックおよび制御信号
を備えており、そしてすべてのデータ・レジスタに対し
て使われる同様な組を備えている。これらのクロックお
よび制御信号は、同時には一つのデータ・レジスタだけ
に適用されるものであり、従ってデコード・ロジック
は、その信号を適切なレジスタに向かわせなければなら
ない。同時に、非選択のデータ・レジスタに対する制御
信号が適切な状態に必ずなるようにもしなければならな
い。そのデコード・ロジックは厳密に組合せロジックで
あり、IRの並列出力にどんな命令が存在していてもそ
れに応答する。標準の命令の例としては、すべて1のコ
ードのBYPASS命令がある。そのようなコードはバ
イパス・レジスタを選択し、TDI入力に入ってくるデ
ータが単独ビットのバイパス・レジスタを通ってシフト
され、TDO出力端子から迅速に出力されて走査チェー
ンの中の他のデバイスに達するようにすることができ
る。
の中にシフトして入れられた命令をデコードするために
使われる組合せロジックのブロックである。このブロッ
クは、どのレジスタが選択されるか、およびTAPコン
トローラからのデータ・レジスタ制御信号が各データ・
レジスタに対してどのように適用されるかを決定するブ
ロックである。図13から分かるように、TAPコント
ローラは、IRに対する一組のクロックおよび制御信号
を備えており、そしてすべてのデータ・レジスタに対し
て使われる同様な組を備えている。これらのクロックお
よび制御信号は、同時には一つのデータ・レジスタだけ
に適用されるものであり、従ってデコード・ロジック
は、その信号を適切なレジスタに向かわせなければなら
ない。同時に、非選択のデータ・レジスタに対する制御
信号が適切な状態に必ずなるようにもしなければならな
い。そのデコード・ロジックは厳密に組合せロジックで
あり、IRの並列出力にどんな命令が存在していてもそ
れに応答する。標準の命令の例としては、すべて1のコ
ードのBYPASS命令がある。そのようなコードはバ
イパス・レジスタを選択し、TDI入力に入ってくるデ
ータが単独ビットのバイパス・レジスタを通ってシフト
され、TDO出力端子から迅速に出力されて走査チェー
ンの中の他のデバイスに達するようにすることができ
る。
【0041】もう一つの標準の命令は、EXTEST
(external test(外部的テスト))に対
するものであり、そのIRコードはすべて0である。こ
れは、境界走査レジスタを選択し、デバイス間の相互接
続が試験されるようにする。Sample/Prelo
ad命令などの境界走査レジスタを選択するような命令
などの他のコードも提供されている。これによって、並
列入力にあるデータがサンプルされて、境界走査レジス
タが指定のデータでプリロードされる。さらに、他のコ
ードとしてはINTEST命令があり、これは境界走査
レジスタを選択する。これによって、境界走査レジスタ
を通るシフト・データを経由してコア・ロジックを試験
することができる。
(external test(外部的テスト))に対
するものであり、そのIRコードはすべて0である。こ
れは、境界走査レジスタを選択し、デバイス間の相互接
続が試験されるようにする。Sample/Prelo
ad命令などの境界走査レジスタを選択するような命令
などの他のコードも提供されている。これによって、並
列入力にあるデータがサンプルされて、境界走査レジス
タが指定のデータでプリロードされる。さらに、他のコ
ードとしてはINTEST命令があり、これは境界走査
レジスタを選択する。これによって、境界走査レジスタ
を通るシフト・データを経由してコア・ロジックを試験
することができる。
【0042】TDOピンはデータ・レジスタまたは命令
レジスタの一つのシリアル出力から導かれる。このピン
は試験ロジックの中のすべてのものと違って、TCKの
立ち下がりエッジで変化することが要求される。TDO
出力に示されているDフリップフロップ45は、この機
能を実現するためにTCKの立ち下がりエッジでクロッ
クされている。この規則の意図するところは、一つのデ
バイスから次のデバイスへのシフト・レジスタの動作で
レーシングが起きないようにすることである。TDOピ
ンは3ステートの出力でもあり、それはデータがピンか
らシフト・アウトされている時にだけイネーブルされ
る。
レジスタの一つのシリアル出力から導かれる。このピン
は試験ロジックの中のすべてのものと違って、TCKの
立ち下がりエッジで変化することが要求される。TDO
出力に示されているDフリップフロップ45は、この機
能を実現するためにTCKの立ち下がりエッジでクロッ
クされている。この規則の意図するところは、一つのデ
バイスから次のデバイスへのシフト・レジスタの動作で
レーシングが起きないようにすることである。TDOピ
ンは3ステートの出力でもあり、それはデータがピンか
らシフト・アウトされている時にだけイネーブルされ
る。
【0043】<駆動チップのアーキテクチャ>印刷ヘッ
ドの駆動チップ、すなわち、IC40の一部分の回路図
にはIEEE1149.1のアーキテクチャを定義して
いる回路があり、それについて図14を参照しながら説
明する。図14において、TAPコントローラ69’に
よって制御できる各種のレジスタが示されている。この
コントローラは上記のようにステート・マシンであり、
その入力に入ってくる信号の順序に従って、あらかじめ
プログラムされた論理で状態が変化する。図13と図1
4との比較において説明されるように、JTAGの駆動
チップのアーキテクチャ90は、IEEE 1149.
1の最小限のアーキテクチャに対して、別々の8ビット
LREFおよびGREFレジスタ48、47のそれぞれ
と、シグネチャー/解析(S/A)走査レジスタ57
と、制御レジスタ54と、そしてBIASMレジスタ5
8とを追加している。内部的走査経路レジスタおよびデ
バイスIDレジスタは、図14に示されている特定の実
施形態においては提供されていない。
ドの駆動チップ、すなわち、IC40の一部分の回路図
にはIEEE1149.1のアーキテクチャを定義して
いる回路があり、それについて図14を参照しながら説
明する。図14において、TAPコントローラ69’に
よって制御できる各種のレジスタが示されている。この
コントローラは上記のようにステート・マシンであり、
その入力に入ってくる信号の順序に従って、あらかじめ
プログラムされた論理で状態が変化する。図13と図1
4との比較において説明されるように、JTAGの駆動
チップのアーキテクチャ90は、IEEE 1149.
1の最小限のアーキテクチャに対して、別々の8ビット
LREFおよびGREFレジスタ48、47のそれぞれ
と、シグネチャー/解析(S/A)走査レジスタ57
と、制御レジスタ54と、そしてBIASMレジスタ5
8とを追加している。内部的走査経路レジスタおよびデ
バイスIDレジスタは、図14に示されている特定の実
施形態においては提供されていない。
【0044】図7も参照して、GREFレジスタ47
は、デュアル・レジスタである。すなわち、図12を参
照して記述されたように、各セルはSRおよびOLの組
合せを備え、TAPコントローラ69’がUpdate
DRステートに入るまではその出力が変化しないよう
になっている。GREFレジスタは8ビットの2進の重
み付けられた値を格納している。それは、その書込み回
路のグローバルな電流規制制御値を決定する。「グロー
バル」という言葉は、その印刷ヘッド上の駆動チップの
各々が、GREFのデータ値と同じ値がロードされたそ
れぞれのGREFレジスタを備えることを意味してい
る。このレジスタのリセット時に、その並列出力はすべ
てディジタルの1になる。GREFレジスタの識別は、
TDI入力パッドを経由して命令シフト・レジスタ46
にシリアルに入力されるディジタル命令によって提供さ
れる。次に、GREFレジスタを識別するこの命令がデ
コード・ロジック49に対して並列に出力され、その
後、デコード・ロジックは命令をデコードし、GREF
レジスタをイネーブルする。次にデータはTDI入力パ
ッドを経由して各駆動チップのGREFレジスタへシリ
アルに入力される。LREFレジスタ48は同様なタイ
プのレジスタであり、GREFレジスタと同様な方法で
ロードされる。ただし、印刷ヘッド上の各駆動チップ
は、LREFレジスタの中の値とは異なるデータを受け
取ることができる。リセット時に、すべての駆動チップ
の中のGREFおよびLREFレジスタのそれぞれに同
じ値、例えば、10進で128を置くことができる。そ
の8ビットのLREFの値はそのローカル値、すなわ
ち、各チップ個別にそのチップに対する電流規制制御値
を決定する。
は、デュアル・レジスタである。すなわち、図12を参
照して記述されたように、各セルはSRおよびOLの組
合せを備え、TAPコントローラ69’がUpdate
DRステートに入るまではその出力が変化しないよう
になっている。GREFレジスタは8ビットの2進の重
み付けられた値を格納している。それは、その書込み回
路のグローバルな電流規制制御値を決定する。「グロー
バル」という言葉は、その印刷ヘッド上の駆動チップの
各々が、GREFのデータ値と同じ値がロードされたそ
れぞれのGREFレジスタを備えることを意味してい
る。このレジスタのリセット時に、その並列出力はすべ
てディジタルの1になる。GREFレジスタの識別は、
TDI入力パッドを経由して命令シフト・レジスタ46
にシリアルに入力されるディジタル命令によって提供さ
れる。次に、GREFレジスタを識別するこの命令がデ
コード・ロジック49に対して並列に出力され、その
後、デコード・ロジックは命令をデコードし、GREF
レジスタをイネーブルする。次にデータはTDI入力パ
ッドを経由して各駆動チップのGREFレジスタへシリ
アルに入力される。LREFレジスタ48は同様なタイ
プのレジスタであり、GREFレジスタと同様な方法で
ロードされる。ただし、印刷ヘッド上の各駆動チップ
は、LREFレジスタの中の値とは異なるデータを受け
取ることができる。リセット時に、すべての駆動チップ
の中のGREFおよびLREFレジスタのそれぞれに同
じ値、例えば、10進で128を置くことができる。そ
の8ビットのLREFの値はそのローカル値、すなわ
ち、各チップ個別にそのチップに対する電流規制制御値
を決定する。
【0045】GREFおよびLREFに対する値は、イ
ンタフェース・ボード上のフラッシュ・メモリ41の中
に格納することができる。上記のように、LREFの値
は、各チップの余分の電流発生回路152(図5)の中
の電流の定期的な試験、すなわち、バイアス・モニタ・
モードBIASMによって変えられることが決定され
る。各チップの余分の電流発生回路の中の電流の解析に
応答してMEC50は、LREFに対する新しい値が用
意されて、次のピクセル・ラインの記録期間(メインの
走査方向)の間にそのLEDを駆動するための電流を変
えるために、そのチップのLREFレジスタ48の中に
提供されてロードされるかどうかを決定する。MEC
は、その電流制御における変化を必要とすると決定され
たチップに対して新しい値をダウンロードするためにフ
ラッシュ・メモリに対して信号を提供する。
ンタフェース・ボード上のフラッシュ・メモリ41の中
に格納することができる。上記のように、LREFの値
は、各チップの余分の電流発生回路152(図5)の中
の電流の定期的な試験、すなわち、バイアス・モニタ・
モードBIASMによって変えられることが決定され
る。各チップの余分の電流発生回路の中の電流の解析に
応答してMEC50は、LREFに対する新しい値が用
意されて、次のピクセル・ラインの記録期間(メインの
走査方向)の間にそのLEDを駆動するための電流を変
えるために、そのチップのLREFレジスタ48の中に
提供されてロードされるかどうかを決定する。MEC
は、その電流制御における変化を必要とすると決定され
たチップに対して新しい値をダウンロードするためにフ
ラッシュ・メモリに対して信号を提供する。
【0046】IEEE 1149.1のアーキテクチャ
は、ここに記述されているような駆動ICの中に集積化
されると、IEEE 1149.1のレジスタ・ローデ
ィングと一緒にピクセルまたは画像露光データの同時ロ
ーディングを有利にサポートする。特に、現在記録中の
ピクセルの記録のためのチャネルの中の電流のレベルを
変えさせずに、補正されたピクセル画像データを記録す
るための露光クロッキング・サイクルの間にGREFお
よびLREFのIEEE 1149.1のレジスタ4
7、48にロードすることができる。その新しいLRE
FおよびGREFデータが、現在記録されつつあるピク
セルに対する電流を変化させない理由は、現在記録中の
ピクセルの現在のラインを記録するための露光クロッキ
ング・サイクルが完了するまでUPDATE−DR信号
が入力されないことを、TAPコントローラ69’に対
する信号によってマーキング・エンジンのコントローラ
が保証しているからである。GREFおよびLREFな
どのIEEE 1149.1のデータ・レジスタのロー
ディングも、次のラインの補正されたピクセル画像デー
タが駆動チップのデータ・レジスタ24にロードされて
いるのと同時並行的に、すなわち、同時に発生させるこ
とができる。というのは、GREFおよびRREF信号
は、TDI−TDOの信号線によってクロック・インさ
れており、その信号線はその補正された画像データが搬
送されている画像データ・バスとは分離されていて独立
しているからである。
は、ここに記述されているような駆動ICの中に集積化
されると、IEEE 1149.1のレジスタ・ローデ
ィングと一緒にピクセルまたは画像露光データの同時ロ
ーディングを有利にサポートする。特に、現在記録中の
ピクセルの記録のためのチャネルの中の電流のレベルを
変えさせずに、補正されたピクセル画像データを記録す
るための露光クロッキング・サイクルの間にGREFお
よびLREFのIEEE 1149.1のレジスタ4
7、48にロードすることができる。その新しいLRE
FおよびGREFデータが、現在記録されつつあるピク
セルに対する電流を変化させない理由は、現在記録中の
ピクセルの現在のラインを記録するための露光クロッキ
ング・サイクルが完了するまでUPDATE−DR信号
が入力されないことを、TAPコントローラ69’に対
する信号によってマーキング・エンジンのコントローラ
が保証しているからである。GREFおよびLREFな
どのIEEE 1149.1のデータ・レジスタのロー
ディングも、次のラインの補正されたピクセル画像デー
タが駆動チップのデータ・レジスタ24にロードされて
いるのと同時並行的に、すなわち、同時に発生させるこ
とができる。というのは、GREFおよびRREF信号
は、TDI−TDOの信号線によってクロック・インさ
れており、その信号線はその補正された画像データが搬
送されている画像データ・バスとは分離されていて独立
しているからである。
【0047】図20を参照すると、駆動ICチップU1
−U6のシリアル相互接続構成が示されている。これら
のJTAGデバイスのTDIおよびTDO信号線を使っ
て印刷ヘッド上のシリアル相互接続の性質を示すために
駆動チップ40が6個だけ示されている。しかし、例え
ば、シリアル/パラレルなどの他の接続方式を使うこと
ができるが、印刷ヘッド上で以下に説明されるシリアル
相互接続方式に従って、これらのもっと多くのデバイス
が相互接続される可能性があることは理解される。TM
SおよびTCKの信号線は、各デバイスに対して並列に
配線されている。これは、これらのJTAGデバイス
は、すべてそれぞれのTAPコントローラのステート・
マシンと協調して印加されるTMSおよびTCK信号に
協調して動作することを意味している。この方式で接続
されるすべてのデバイスは、常に与えた時刻においてT
APコントローラと同じステートにある。しかし、これ
は各デバイスに同時に同じ命令がロードされていなけれ
ばならないことを意味するものではない。
−U6のシリアル相互接続構成が示されている。これら
のJTAGデバイスのTDIおよびTDO信号線を使っ
て印刷ヘッド上のシリアル相互接続の性質を示すために
駆動チップ40が6個だけ示されている。しかし、例え
ば、シリアル/パラレルなどの他の接続方式を使うこと
ができるが、印刷ヘッド上で以下に説明されるシリアル
相互接続方式に従って、これらのもっと多くのデバイス
が相互接続される可能性があることは理解される。TM
SおよびTCKの信号線は、各デバイスに対して並列に
配線されている。これは、これらのJTAGデバイス
は、すべてそれぞれのTAPコントローラのステート・
マシンと協調して印加されるTMSおよびTCK信号に
協調して動作することを意味している。この方式で接続
されるすべてのデバイスは、常に与えた時刻においてT
APコントローラと同じステートにある。しかし、これ
は各デバイスに同時に同じ命令がロードされていなけれ
ばならないことを意味するものではない。
【0048】例えば、駆動チップU4を内部的に試験す
るためには、先ず最初にすべてのデバイス(U1−U
6)の命令レジスタに正しい命令が走査されてロードさ
れる。その後、信号がTAPコントローラに対して印加
され、これらのコントローラがデコード・ロジック・デ
バイスおよび命令レジスタに対して信号を出力し、その
データ・レジスタの中に、そしてデータ・レジスタから
データを走査する。最初に、すべての駆動チップ・デバ
イス上のTAPコントローラはShift−IRステー
トになり、TDIからのデータを走査し始める。そのビ
ット・ストリームは、U4の命令レジスタに対する正し
い位置の中にINTESTに対するコードを含んでお
り、一方、BYPASS命令に対するコードが、他のデ
バイスに対する命令レジスタ46のすべてに置かれてい
る。命令が更新された後、走査の経路は、U1、U2、
U3、U5、およびU6のバイパス・レジスタ、および
例えば、U4の境界走査レジスタ53から構成される。
U4の境界走査レジスタの中にデータを走査するには、
すべてのTAPコントローラは、Shift−DRステ
ートに入り、TDIからデータを走査し始める。U1か
らU3までの経路は、三つのバイパス・レジスタから構
成され、各デバイスのバイパス・レジスタのサイズが1
ビットだけであるので、その経路の長さは3ビットにな
る。U4を通る経路の長さは、その境界走査レジスタの
長さであり、U5およびU6を通る経路の長さは、二つ
のバイパス・レジスタに対する2ビットである。データ
が全体のチェーンの中に走査して入れられた時、境界走
査レジスタは更新され、データがU4の内部ロジックに
対して適用される。内部ロジックからのデータを観察す
るために、すべてのTAPコントローラはCaptur
e−DRステートを通ってデータをデータ・レジスタの
中に捕捉する。BYPASS命令がロードされているデ
バイスは、それぞれのバイパス・レジスタの中に0を捕
捉し、一方、U4の内部ロジックの出力はU4の境界走
査レジスタの中に捕捉される。次にShift−DRス
テートに入ってその観測されたデータがシフト・アウト
される。これらの応答の観測およびデータの印加の二つ
の操作を組み合わせることができる。というのは、新し
いデータがシフト・インされるのと同時にシフト・アウ
トすることができるからである。TAPコントローラの
ステート・マシンは、それ自身でそのことを行う。とい
うのは、捕捉の操作は常に走査の前に実行されて、その
後に更新操作が続くからである。内部試験の場合、シフ
ト・インされるデータは新しく入力される刺激値とな
り、一方シフト・アウトされるデータは、入力の刺激と
して以前にシフトされたデータからの応答の結果とな
る。
るためには、先ず最初にすべてのデバイス(U1−U
6)の命令レジスタに正しい命令が走査されてロードさ
れる。その後、信号がTAPコントローラに対して印加
され、これらのコントローラがデコード・ロジック・デ
バイスおよび命令レジスタに対して信号を出力し、その
データ・レジスタの中に、そしてデータ・レジスタから
データを走査する。最初に、すべての駆動チップ・デバ
イス上のTAPコントローラはShift−IRステー
トになり、TDIからのデータを走査し始める。そのビ
ット・ストリームは、U4の命令レジスタに対する正し
い位置の中にINTESTに対するコードを含んでお
り、一方、BYPASS命令に対するコードが、他のデ
バイスに対する命令レジスタ46のすべてに置かれてい
る。命令が更新された後、走査の経路は、U1、U2、
U3、U5、およびU6のバイパス・レジスタ、および
例えば、U4の境界走査レジスタ53から構成される。
U4の境界走査レジスタの中にデータを走査するには、
すべてのTAPコントローラは、Shift−DRステ
ートに入り、TDIからデータを走査し始める。U1か
らU3までの経路は、三つのバイパス・レジスタから構
成され、各デバイスのバイパス・レジスタのサイズが1
ビットだけであるので、その経路の長さは3ビットにな
る。U4を通る経路の長さは、その境界走査レジスタの
長さであり、U5およびU6を通る経路の長さは、二つ
のバイパス・レジスタに対する2ビットである。データ
が全体のチェーンの中に走査して入れられた時、境界走
査レジスタは更新され、データがU4の内部ロジックに
対して適用される。内部ロジックからのデータを観察す
るために、すべてのTAPコントローラはCaptur
e−DRステートを通ってデータをデータ・レジスタの
中に捕捉する。BYPASS命令がロードされているデ
バイスは、それぞれのバイパス・レジスタの中に0を捕
捉し、一方、U4の内部ロジックの出力はU4の境界走
査レジスタの中に捕捉される。次にShift−DRス
テートに入ってその観測されたデータがシフト・アウト
される。これらの応答の観測およびデータの印加の二つ
の操作を組み合わせることができる。というのは、新し
いデータがシフト・インされるのと同時にシフト・アウ
トすることができるからである。TAPコントローラの
ステート・マシンは、それ自身でそのことを行う。とい
うのは、捕捉の操作は常に走査の前に実行されて、その
後に更新操作が続くからである。内部試験の場合、シフ
ト・インされるデータは新しく入力される刺激値とな
り、一方シフト・アウトされるデータは、入力の刺激と
して以前にシフトされたデータからの応答の結果とな
る。
【0049】一つのボード上のJTAGデバイスの相互
接続は、4本または5本の信号線のシリアル試験バスを
形成する。それは、マーキング・エンジン・コントロー
ラ(MEC)の制御下にある。MECは、TMSおよび
TCKの低レベルのトグルを処理し、TDIに対するデ
ータを用意し、そしてTDOから入ってくるデータを受
け付ける。代わりに、そのデータは、MECによって提
供される命令に従ってフラッシュ・メモリから提供する
こともできる。そして、データは同様にトランシーバ・
チップを使ってフラッシュ・メモリに対して提供するこ
とができる。
接続は、4本または5本の信号線のシリアル試験バスを
形成する。それは、マーキング・エンジン・コントロー
ラ(MEC)の制御下にある。MECは、TMSおよび
TCKの低レベルのトグルを処理し、TDIに対するデ
ータを用意し、そしてTDOから入ってくるデータを受
け付ける。代わりに、そのデータは、MECによって提
供される命令に従ってフラッシュ・メモリから提供する
こともできる。そして、データは同様にトランシーバ・
チップを使ってフラッシュ・メモリに対して提供するこ
とができる。
【0050】図21の中で、一組の電流制御データがL
REFレジスタの中にロードされる場合のタイミング図
が示されている。TAPコントローラに対するTMS入
力上の信号は、このLREF値でロードされるべき特定
のICチップ40の命令レジスタをCapture−I
Rのステートに置く。次に、その命令レジスタにはLR
EFレジスタに対するコードがロードされ、このレジス
タはTAPコントローラからのクロック・パルスに応答
してTDI入力から命令レジスタにシフトされる。次
に、TMS信号線上の信号は、TAPコントローラに対
して一つの信号を提供し、その信号は、その命令レジス
タをUPDATE−IRのステートに変化させ、その中
でその命令レジスタの中に格納されているコード化され
た命令がデコード・ロジックに対して出力されることに
なり、デコード・ロジックはクロックの制御およびTA
Pコントローラの出力のステートに応答して、このデー
タ・レジスタをCapture−DRステートに置き換
えるためにLREFレジスタを選択する。次に、LRE
Fレジスタに対するデータがTAPコントローラのクロ
ック制御の下に、TDI入力の中にLREFレジスタに
対してシフト・インされる。これは、画像データが画像
データ・バス上に送り込まれていて、トークン・ビット
に応答してデータのラッチ・レジスタの中にラッチされ
ている間に同時に行われることができる。トークン・ビ
ットは、チップの中の一つの境界走査レジスタのセルに
入るが、TDI入力線を経由してノーマル動作には入ら
ない。現在の記録期間がメインの走査線記録期間の間に
一つのラインのピクセルの記録に対して終了した後、U
pdate−DR信号がTAPコントローラによって提
供される。これによって、LREFレジスタの出力がト
ランジスタの制御に使われ、次のラインのピクセルを記
録するための次に続くメイン走査線期間の間に図7−図
9に示されている電流制御回路の電流制御に影響する。
UPDATE−DR命令は、LREFレジスタの出力を
変化させたい時は常に提供される。
REFレジスタの中にロードされる場合のタイミング図
が示されている。TAPコントローラに対するTMS入
力上の信号は、このLREF値でロードされるべき特定
のICチップ40の命令レジスタをCapture−I
Rのステートに置く。次に、その命令レジスタにはLR
EFレジスタに対するコードがロードされ、このレジス
タはTAPコントローラからのクロック・パルスに応答
してTDI入力から命令レジスタにシフトされる。次
に、TMS信号線上の信号は、TAPコントローラに対
して一つの信号を提供し、その信号は、その命令レジス
タをUPDATE−IRのステートに変化させ、その中
でその命令レジスタの中に格納されているコード化され
た命令がデコード・ロジックに対して出力されることに
なり、デコード・ロジックはクロックの制御およびTA
Pコントローラの出力のステートに応答して、このデー
タ・レジスタをCapture−DRステートに置き換
えるためにLREFレジスタを選択する。次に、LRE
Fレジスタに対するデータがTAPコントローラのクロ
ック制御の下に、TDI入力の中にLREFレジスタに
対してシフト・インされる。これは、画像データが画像
データ・バス上に送り込まれていて、トークン・ビット
に応答してデータのラッチ・レジスタの中にラッチされ
ている間に同時に行われることができる。トークン・ビ
ットは、チップの中の一つの境界走査レジスタのセルに
入るが、TDI入力線を経由してノーマル動作には入ら
ない。現在の記録期間がメインの走査線記録期間の間に
一つのラインのピクセルの記録に対して終了した後、U
pdate−DR信号がTAPコントローラによって提
供される。これによって、LREFレジスタの出力がト
ランジスタの制御に使われ、次のラインのピクセルを記
録するための次に続くメイン走査線期間の間に図7−図
9に示されている電流制御回路の電流制御に影響する。
UPDATE−DR命令は、LREFレジスタの出力を
変化させたい時は常に提供される。
【0051】図22において、タイミング図が示されて
おり、その中でLREFおよびGREFを単独の組み合
わせられたレジスタとして情報をローディングするため
の信号が示されている。LREFおよびGREFを別々
のレジスタとしてそれぞれに対して異なる命令レジスタ
(IR)コードと、LREFとGREFを一つの組み合
わせられたレジスタとして扱う第3のIRコードがある
ことによって、更新データをどちらかのレジスタ、ある
いは同時に両方のレジスタを更新することができる。
おり、その中でLREFおよびGREFを単独の組み合
わせられたレジスタとして情報をローディングするため
の信号が示されている。LREFおよびGREFを別々
のレジスタとしてそれぞれに対して異なる命令レジスタ
(IR)コードと、LREFとGREFを一つの組み合
わせられたレジスタとして扱う第3のIRコードがある
ことによって、更新データをどちらかのレジスタ、ある
いは同時に両方のレジスタを更新することができる。
【0052】BIASMレジスタ58もデュアル・レジ
スタであるが、サイズは単独ビットである。このビット
がセットされると、すなわち、並列出力がディジタルの
1になると、バイアス監視チャネル、すなわち、駆動I
Cに対する余分の電流発生チャネル152(図5)の定
電流ドライバ23’がイネーブルされる。リセットされ
ると、このレジスタの並列出力は0にセットされる。特
定の駆動チップの中のバイアス監視チャネルがイネーブ
ルされると、その余分の電流発生チャネルがマスター回
路の電流に対するスレーブ化された電流を生成する。余
分のチャネル152の中の定電流ドライバ23’は他の
駆動チャネル23の回路と同様であるので、その余分の
チャネルの中の電流は正規の駆動チャネルの電流駆動能
力の指示を提供する。ここで使われている用語「スレー
ブ化」はスレーブ・チャネルの電流がマスター・チャネ
ルの電流と等しいか、あるいはそれに比例しているか、
あるいはそれに関係付けられた他のあらかじめ定められ
た値であることを意味する。次に、BIASM電流が信
号線37を経由してインタフェース・ボードへ出力され
る。その中で、A/D変換器51がそれをディジタル化
し、対応している値をフラッシュ・メモリ41へ入力す
る。各駆動チップからのBIASM電流の値はフラッシ
ュ・メモリに格納され、その駆動チップに対する更新G
REFデータに対する必要性を知るためにMEC50へ
ダウンロードされる。
スタであるが、サイズは単独ビットである。このビット
がセットされると、すなわち、並列出力がディジタルの
1になると、バイアス監視チャネル、すなわち、駆動I
Cに対する余分の電流発生チャネル152(図5)の定
電流ドライバ23’がイネーブルされる。リセットされ
ると、このレジスタの並列出力は0にセットされる。特
定の駆動チップの中のバイアス監視チャネルがイネーブ
ルされると、その余分の電流発生チャネルがマスター回
路の電流に対するスレーブ化された電流を生成する。余
分のチャネル152の中の定電流ドライバ23’は他の
駆動チャネル23の回路と同様であるので、その余分の
チャネルの中の電流は正規の駆動チャネルの電流駆動能
力の指示を提供する。ここで使われている用語「スレー
ブ化」はスレーブ・チャネルの電流がマスター・チャネ
ルの電流と等しいか、あるいはそれに比例しているか、
あるいはそれに関係付けられた他のあらかじめ定められ
た値であることを意味する。次に、BIASM電流が信
号線37を経由してインタフェース・ボードへ出力され
る。その中で、A/D変換器51がそれをディジタル化
し、対応している値をフラッシュ・メモリ41へ入力す
る。各駆動チップからのBIASM電流の値はフラッシ
ュ・メモリに格納され、その駆動チップに対する更新G
REFデータに対する必要性を知るためにMEC50へ
ダウンロードされる。
【0053】図23はイネーブル・ビットをBIASM
またはバイアス監視レジスタ50の単独ビットのデータ
・レジスタの中にロードするためのタイミング図であ
る。図23のタイミング図は図21のタイミング図に似
ているが、命令レジスタにはBIASMレジスタのコー
ドがロードされ、論理1などの単独ビットのデータだけ
が提供される点が異なっている。このビットは適切な駆
動チップのBIASMレジスタの中に捕捉され、TAP
コントローラのUpdate−DRのステートの変化時
に、そのレジスタの中のイネーブル・ビットがこの駆動
チップの中の余分の電流発生チャネルをイネーブルす
る。
またはバイアス監視レジスタ50の単独ビットのデータ
・レジスタの中にロードするためのタイミング図であ
る。図23のタイミング図は図21のタイミング図に似
ているが、命令レジスタにはBIASMレジスタのコー
ドがロードされ、論理1などの単独ビットのデータだけ
が提供される点が異なっている。このビットは適切な駆
動チップのBIASMレジスタの中に捕捉され、TAP
コントローラのUpdate−DRのステートの変化時
に、そのレジスタの中のイネーブル・ビットがこの駆動
チップの中の余分の電流発生チャネルをイネーブルす
る。
【0054】上記のように、特定の駆動チップの正規の
動作を制御するために、その駆動チップの中にデータを
入力することは他の各駆動チップに対する命令を使って
提供される。他の各駆動チップは、それぞれのバイパス
・レジスタをイネーブルし、変更されるべきデータを持
っているレジスタをcapture−DRステートに置
き、現在のピクセルのラインを記録するために使われて
いる制御データがシフト・アウトされて、それぞれのB
YPASSレジスタを通って下流のすべての駆動チップ
を通るようにする。また、新しいデータも提供され、上
流の駆動チップのバイパス・レジスタを通ってその新し
い制御データを受け取るためのデータ・レジスタへシフ
トされる。現在のラインのピクセルに対する露光期間の
後、あるいは新しい制御データを使って記録を開始した
い時、更新命令がTMS信号線の上の信号に応答してT
APコントローラによって提供される。
動作を制御するために、その駆動チップの中にデータを
入力することは他の各駆動チップに対する命令を使って
提供される。他の各駆動チップは、それぞれのバイパス
・レジスタをイネーブルし、変更されるべきデータを持
っているレジスタをcapture−DRステートに置
き、現在のピクセルのラインを記録するために使われて
いる制御データがシフト・アウトされて、それぞれのB
YPASSレジスタを通って下流のすべての駆動チップ
を通るようにする。また、新しいデータも提供され、上
流の駆動チップのバイパス・レジスタを通ってその新し
い制御データを受け取るためのデータ・レジスタへシフ
トされる。現在のラインのピクセルに対する露光期間の
後、あるいは新しい制御データを使って記録を開始した
い時、更新命令がTMS信号線の上の信号に応答してT
APコントローラによって提供される。
【0055】I/O(入力/出力)境界走査レジスタ5
3は、IEEE 1149.1標準規格によって要求さ
れている13ビットのレジスタであり、入力を監視し、
そして出力を制御することによってデバイスの接続性を
検証するために使われる。また、それはデバイスの試験
時にそのデバイスの入力を制御し、出力を監視するため
にも使うことができる。このレジスタの中の13個の各
セルは、印刷ヘッドに接続されている異なるI/O(入
力/出力)と関係付けられている。従って、この駆動チ
ップに関係付けられている6本の補正された画像データ
の各信号線は、それぞれのセルを持っている。二つのト
ークン・ビット・セル、すなわち、二つのトークン・ビ
ット信号(LTOKENおよびRTOKEN)の各々に
対して一つのセルがある。トークン・ビットが右から左
へシフトされるようにイネーブルする信号(SHFTR
TL)に対して一つのセルが提供され、トークン・ビッ
トが左から右へシフトされるようにイネーブルする信号
(SHFTLTR)に対してもう一つのセルが提供され
ている。また、ラッチ信号(LLATCH)、トークン
・ビットをシフトするためのクロック信号(SHFTC
LK)および露光クロック・パルス(EXPCLK)に
対しても別々のセルが提供されている。従って、IEE
E 1149.1標準規格の中で規定されているよう
な、それぞれのラインに関係付けられているそれぞれの
信号線の接続性を確認するために、これらの任意のレジ
スタの中に一つのビットを入力することができる。
3は、IEEE 1149.1標準規格によって要求さ
れている13ビットのレジスタであり、入力を監視し、
そして出力を制御することによってデバイスの接続性を
検証するために使われる。また、それはデバイスの試験
時にそのデバイスの入力を制御し、出力を監視するため
にも使うことができる。このレジスタの中の13個の各
セルは、印刷ヘッドに接続されている異なるI/O(入
力/出力)と関係付けられている。従って、この駆動チ
ップに関係付けられている6本の補正された画像データ
の各信号線は、それぞれのセルを持っている。二つのト
ークン・ビット・セル、すなわち、二つのトークン・ビ
ット信号(LTOKENおよびRTOKEN)の各々に
対して一つのセルがある。トークン・ビットが右から左
へシフトされるようにイネーブルする信号(SHFTR
TL)に対して一つのセルが提供され、トークン・ビッ
トが左から右へシフトされるようにイネーブルする信号
(SHFTLTR)に対してもう一つのセルが提供され
ている。また、ラッチ信号(LLATCH)、トークン
・ビットをシフトするためのクロック信号(SHFTC
LK)および露光クロック・パルス(EXPCLK)に
対しても別々のセルが提供されている。従って、IEE
E 1149.1標準規格の中で規定されているよう
な、それぞれのラインに関係付けられているそれぞれの
信号線の接続性を確認するために、これらの任意のレジ
スタの中に一つのビットを入力することができる。
【0056】シグネチャー解析(S/A)走査レジスタ
57は、駆動ICの64個の各出力チャネルのディジタ
ル部分の出力を監視するために使われる64ビットのレ
ジスタである。64個の各駆動チップのコンパレータ
(19)の出力は、正規の露光サイクルの間に各S/A
走査レジスタのセルの中の対応しているフリップフロッ
プをトグルするために使われる。このレジスタはシグネ
チャー解析を実行することができる線形フィードバック
・シフト・レジスタ(LFSR)として構成することが
でき、試験モード時に既知のパターンが既知のシグネチ
ャーを作り出すようにされる。その既知のシグネチャー
はクロック信号(TCK)およびTAPコントローラの
信号TMS、およびTDOによってシフト・アウトする
ことができる。これによって駆動ICの機能のディジタ
ル部分を検証することができる。そのレジスタの中のビ
ットは、それと同じ番号の駆動チャネルに対応してい
る。従って、一つのLEDがそれぞれのコンパレータか
らの出力に応答してオンされる時、対応しているS/A
走査レジスタのフリップフロップがトグルされる。一つ
の好ましい実施形態においては、LEDをオン/オフす
るためのクリーンなエッジを提供するために、各コンパ
レータ19の出力が対応しているS/A走査レジスタ・
セル(571...57127)(図5)のフリップフロッ
プをトグルするために使うことができ、次にそのフリッ
プフロップはそれぞれの各チャネルのトランジスタQ4
(図9)をオン/オフするために使われる。また、S/
A走査レジスタのフリップフロップを経由してLEDを
制御することによって、パワーアップ時にS/A走査レ
ジスタの出力をディスエーブル状態にすることもでき、
それによってパワーアップ時にそのLEDに対する電力
をブロックすることができる。パワーアップに応答し
て、各駆動チップの制御レジスタには、そのS/A走査
レジスタの出力状態をディスエーブルする一つのビット
がその出力にロードされる。
57は、駆動ICの64個の各出力チャネルのディジタ
ル部分の出力を監視するために使われる64ビットのレ
ジスタである。64個の各駆動チップのコンパレータ
(19)の出力は、正規の露光サイクルの間に各S/A
走査レジスタのセルの中の対応しているフリップフロッ
プをトグルするために使われる。このレジスタはシグネ
チャー解析を実行することができる線形フィードバック
・シフト・レジスタ(LFSR)として構成することが
でき、試験モード時に既知のパターンが既知のシグネチ
ャーを作り出すようにされる。その既知のシグネチャー
はクロック信号(TCK)およびTAPコントローラの
信号TMS、およびTDOによってシフト・アウトする
ことができる。これによって駆動ICの機能のディジタ
ル部分を検証することができる。そのレジスタの中のビ
ットは、それと同じ番号の駆動チャネルに対応してい
る。従って、一つのLEDがそれぞれのコンパレータか
らの出力に応答してオンされる時、対応しているS/A
走査レジスタのフリップフロップがトグルされる。一つ
の好ましい実施形態においては、LEDをオン/オフす
るためのクリーンなエッジを提供するために、各コンパ
レータ19の出力が対応しているS/A走査レジスタ・
セル(571...57127)(図5)のフリップフロッ
プをトグルするために使うことができ、次にそのフリッ
プフロップはそれぞれの各チャネルのトランジスタQ4
(図9)をオン/オフするために使われる。また、S/
A走査レジスタのフリップフロップを経由してLEDを
制御することによって、パワーアップ時にS/A走査レ
ジスタの出力をディスエーブル状態にすることもでき、
それによってパワーアップ時にそのLEDに対する電力
をブロックすることができる。パワーアップに応答し
て、各駆動チップの制御レジスタには、そのS/A走査
レジスタの出力状態をディスエーブルする一つのビット
がその出力にロードされる。
【0057】制御レジスタ54は、複数ビットのレジス
タであり、その中で各レジスタ・セルがドライバの動作
モードを決定する。例えば、300または400DPI
の分解能、トークンの方向およびトークンの方向のイネ
ーブルなどを決定する。一つのレジスタ・セルの中のビ
ットは、分解能の動作が400DPIまたは300DP
Iであるかどうかを定義する。第2のレジスタ・セルの
中のビットは、特定のチップに対してトークンの方向が
右から左へか、あるいは左から右へかのいずれが設定さ
れているかを定義する。第3のレジスタ・セルは、その
トークンの方向がディスエーブルされているか、あるい
はイネーブルされているかを決定する。第4のレジスタ
・セルは、その駆動チャネルのすべてがイネーブルされ
ているか、あるいはディスエーブルされているかどうか
を決定する。第5のレジスタ・セルは、境界走査レジス
タが並列のシグネチャー解析を実行するために必要な試
験モードに入るようにイネーブルするために使うことが
できる一つのビットを提供する。これらのモードのさら
に重要なもののそれぞれの動作についての詳細は以下に
説明される。
タであり、その中で各レジスタ・セルがドライバの動作
モードを決定する。例えば、300または400DPI
の分解能、トークンの方向およびトークンの方向のイネ
ーブルなどを決定する。一つのレジスタ・セルの中のビ
ットは、分解能の動作が400DPIまたは300DP
Iであるかどうかを定義する。第2のレジスタ・セルの
中のビットは、特定のチップに対してトークンの方向が
右から左へか、あるいは左から右へかのいずれが設定さ
れているかを定義する。第3のレジスタ・セルは、その
トークンの方向がディスエーブルされているか、あるい
はイネーブルされているかを決定する。第4のレジスタ
・セルは、その駆動チャネルのすべてがイネーブルされ
ているか、あるいはディスエーブルされているかどうか
を決定する。第5のレジスタ・セルは、境界走査レジス
タが並列のシグネチャー解析を実行するために必要な試
験モードに入るようにイネーブルするために使うことが
できる一つのビットを提供する。これらのモードのさら
に重要なもののそれぞれの動作についての詳細は以下に
説明される。
【0058】<BIASM値のサンプリング>各駆動チ
ップの余分の電流発生チャネル152の中の電流をサン
プルするために、印刷ヘッド上のすべての駆動チップの
命令レジスタの中に一つの命令が読み込まれ、デュアル
・レジスタである単独ビットのBIASMレジスタ50
を識別する。この命令は、インタフェース・ボード上に
取り付けられていてMEC(50)からのコマンドに応
答する74 ABT 18502(テキサスインスツル
メンツ製)などのトランシーバ・チップ52から発せら
れる。次にShiftコマンドが駆動チップのBIAS
Mレジスタ58に対して提供され、これらのレジスタの
データをシフト・アウトすることによってこれらのレジ
スタの中に現在入っているすべてのデータをフラッシュ
する。ここで印刷ヘッドは76個の駆動チップを含んで
いて、すべての駆動チップのそれぞれのBIASMレジ
スタはTDI、TDOの入力および出力を経由してシフ
ト・レジスタとして接続されていることに留意された
い。すべてのBIASMレジスタがクリアされた状態
で、最初の駆動チップのBIASMレジスタの中にTD
I入力を経由して「1」がシフト・インされ、更新命令
がTAPコントローラ経由で提供される(図23参
照)。次にディジタルの「1」がBIASMレジスタ5
0の中のラッチの出力段に対して出力され、余分の電流
発生チャネル152の中の定電流ドライバ23’をイネ
ーブルする。このチャネルは、上記のようにこの駆動チ
ップ上の他の駆動回路と類似しているが、LEDには接
続されていない。この余分のチャネルの中に生成される
アナログ電流は、A/D変換器51に接続されている共
通の信号線37上で搬送され、次にインタフェース・ボ
ード上のA/D変換器51の中に読み込まれ、トランシ
ーバ・チップ52からのコマンドに応答して、その値が
ディジタル化される。変換動作に十分なようにあらかじ
め割り当てられた一定の時間の後、A/D変換器はディ
ジタル化された結果をトランシーバ・チップ上で境界走
査レジスタに対して出力するためのコマンドを受け取
る。次にトランシーバは、メモリ読出しコマンドをフラ
ッシュ・メモリに対して提供し、フラッシュ・メモリ
は、そのアドレス入力において、特定の駆動チップから
のBIASM電流のディジタル化された値を受け取る。
最初の駆動チップの余分の電流発生チャネルの中の電流
の値を読み取った後、第2の駆動チップの余分の電流発
生チャネルの中の電流が、第2の駆動チップのBIAS
Mレジスタ50の中にディジタルの「1」をシフトする
ことによって、そして第1の駆動チップのBIASMレ
ジスタ50の中にディジタルの「0」をシフトすること
によって読み取られる。これは、更新命令に応答して、
第1の駆動チップのチャネル23’からの電流が停止
し、第2の駆動チップのチャネル23’から電流が流れ
始めるようにする。この電流値はまた、フラッシュ・メ
モリの中にも格納され、そのプロセスは各駆動チップに
対して繰り返される。各駆動チップの余分の電流発生チ
ャネルからの電流値がフラッシュ・メモリに格納された
後、その駆動チップに対する対応しているGREFおよ
びLREFの値の付いたこの電流の値がフラッシュ・メ
モリからMEC50へダウンロードされる。MECはこ
れらの値を動作が正しい場合のデータと比較し、グロー
バルな変更が必要かどうか、すなわち、すべての駆動チ
ップのGREF値が更新されなければならないかどうか
を決定し、あるいはいくつかの駆動チップのLREF値
だけがそれぞれ更新されなければならないかどうかを決
定する。通常、余分の電流発生チャネルにおいて生成さ
れつつある比較的小さな電流によって示されるように、
印刷ヘッド上で一様に温度が増加している場合、各駆動
チップに対して同じ新しいGREF値が提供される。し
かし、印刷ヘッド上の温度が場所によって異なる場合、
或る駆動チップのLREFを変えることができる。LR
EFおよび/またはGREFの新しい値はTDI−TD
Oの信号線を使って該当の命令によって使われる駆動チ
ップのLREFまたはGREFにシリアルにロードさ
れ、そして、読み戻される。GREFに対する変更が行
われる時、同じ命令が提供されてすべての駆動チップが
新しいGREFの値を受け取る。
ップの余分の電流発生チャネル152の中の電流をサン
プルするために、印刷ヘッド上のすべての駆動チップの
命令レジスタの中に一つの命令が読み込まれ、デュアル
・レジスタである単独ビットのBIASMレジスタ50
を識別する。この命令は、インタフェース・ボード上に
取り付けられていてMEC(50)からのコマンドに応
答する74 ABT 18502(テキサスインスツル
メンツ製)などのトランシーバ・チップ52から発せら
れる。次にShiftコマンドが駆動チップのBIAS
Mレジスタ58に対して提供され、これらのレジスタの
データをシフト・アウトすることによってこれらのレジ
スタの中に現在入っているすべてのデータをフラッシュ
する。ここで印刷ヘッドは76個の駆動チップを含んで
いて、すべての駆動チップのそれぞれのBIASMレジ
スタはTDI、TDOの入力および出力を経由してシフ
ト・レジスタとして接続されていることに留意された
い。すべてのBIASMレジスタがクリアされた状態
で、最初の駆動チップのBIASMレジスタの中にTD
I入力を経由して「1」がシフト・インされ、更新命令
がTAPコントローラ経由で提供される(図23参
照)。次にディジタルの「1」がBIASMレジスタ5
0の中のラッチの出力段に対して出力され、余分の電流
発生チャネル152の中の定電流ドライバ23’をイネ
ーブルする。このチャネルは、上記のようにこの駆動チ
ップ上の他の駆動回路と類似しているが、LEDには接
続されていない。この余分のチャネルの中に生成される
アナログ電流は、A/D変換器51に接続されている共
通の信号線37上で搬送され、次にインタフェース・ボ
ード上のA/D変換器51の中に読み込まれ、トランシ
ーバ・チップ52からのコマンドに応答して、その値が
ディジタル化される。変換動作に十分なようにあらかじ
め割り当てられた一定の時間の後、A/D変換器はディ
ジタル化された結果をトランシーバ・チップ上で境界走
査レジスタに対して出力するためのコマンドを受け取
る。次にトランシーバは、メモリ読出しコマンドをフラ
ッシュ・メモリに対して提供し、フラッシュ・メモリ
は、そのアドレス入力において、特定の駆動チップから
のBIASM電流のディジタル化された値を受け取る。
最初の駆動チップの余分の電流発生チャネルの中の電流
の値を読み取った後、第2の駆動チップの余分の電流発
生チャネルの中の電流が、第2の駆動チップのBIAS
Mレジスタ50の中にディジタルの「1」をシフトする
ことによって、そして第1の駆動チップのBIASMレ
ジスタ50の中にディジタルの「0」をシフトすること
によって読み取られる。これは、更新命令に応答して、
第1の駆動チップのチャネル23’からの電流が停止
し、第2の駆動チップのチャネル23’から電流が流れ
始めるようにする。この電流値はまた、フラッシュ・メ
モリの中にも格納され、そのプロセスは各駆動チップに
対して繰り返される。各駆動チップの余分の電流発生チ
ャネルからの電流値がフラッシュ・メモリに格納された
後、その駆動チップに対する対応しているGREFおよ
びLREFの値の付いたこの電流の値がフラッシュ・メ
モリからMEC50へダウンロードされる。MECはこ
れらの値を動作が正しい場合のデータと比較し、グロー
バルな変更が必要かどうか、すなわち、すべての駆動チ
ップのGREF値が更新されなければならないかどうか
を決定し、あるいはいくつかの駆動チップのLREF値
だけがそれぞれ更新されなければならないかどうかを決
定する。通常、余分の電流発生チャネルにおいて生成さ
れつつある比較的小さな電流によって示されるように、
印刷ヘッド上で一様に温度が増加している場合、各駆動
チップに対して同じ新しいGREF値が提供される。し
かし、印刷ヘッド上の温度が場所によって異なる場合、
或る駆動チップのLREFを変えることができる。LR
EFおよび/またはGREFの新しい値はTDI−TD
Oの信号線を使って該当の命令によって使われる駆動チ
ップのLREFまたはGREFにシリアルにロードさ
れ、そして、読み戻される。GREFに対する変更が行
われる時、同じ命令が提供されてすべての駆動チップが
新しいGREFの値を受け取る。
【0059】<トークン方向の自動センシング>上記の
ように、現代の印刷ヘッドに対する標準の構築方法は、
図1およびさらに図2にも示されているように、LED
アレーのラインと平行に多くの駆動ICを位置合わせす
る方法である。図2は上記の印刷ヘッドのモジュール構
造を示している。いくつかの応用(高密度のLED素子
−DPI、および高スループット・システム)に対し
て、LEDアレーの両側に駆動ICを整列させることが
望ましい。論理信号が一つの端において発生し、その点
から駆動ICの長さだけ伝播することが望ましいので、
これによって信号が一つの行(奇数番号の駆動IC)上
の駆動ICの左側に入り、そして他の行(偶数番号の駆
動IC)上の駆動ICの右側に入るようにする。駆動I
Cの内部では、トークンが、図1の中で奇数番号のLE
Dに対して見られるように個々のLED駆動チャネルを
通じてトークンが左から右へシフトされなければなら
ず、偶数番号のLEDに対して逆に図1に示されている
ように右から左へシフトされなければならない。現在ま
でにこの問題は二つの方法で解決されている。第1の方
法は一つが左から右へシフトし、一方、他のものは右か
ら左へシフトする別々の部分を生成する方法である。各
部分は、極端に似ているので、これは導入するのに混乱
を招く。第2の解決策は米国特許第4,746,941
号に記載されているように、駆動IC上に方向の論理信
号入力を追加する方法である。例えば、その入力がハイ
の状態にある場合、データまたはトークンはその駆動I
Cの内部で一つの方向にシフトされる。その入力がロー
状態にある場合、データまたはトークンは反対の方向に
シフトされる。
ように、現代の印刷ヘッドに対する標準の構築方法は、
図1およびさらに図2にも示されているように、LED
アレーのラインと平行に多くの駆動ICを位置合わせす
る方法である。図2は上記の印刷ヘッドのモジュール構
造を示している。いくつかの応用(高密度のLED素子
−DPI、および高スループット・システム)に対し
て、LEDアレーの両側に駆動ICを整列させることが
望ましい。論理信号が一つの端において発生し、その点
から駆動ICの長さだけ伝播することが望ましいので、
これによって信号が一つの行(奇数番号の駆動IC)上
の駆動ICの左側に入り、そして他の行(偶数番号の駆
動IC)上の駆動ICの右側に入るようにする。駆動I
Cの内部では、トークンが、図1の中で奇数番号のLE
Dに対して見られるように個々のLED駆動チャネルを
通じてトークンが左から右へシフトされなければなら
ず、偶数番号のLEDに対して逆に図1に示されている
ように右から左へシフトされなければならない。現在ま
でにこの問題は二つの方法で解決されている。第1の方
法は一つが左から右へシフトし、一方、他のものは右か
ら左へシフトする別々の部分を生成する方法である。各
部分は、極端に似ているので、これは導入するのに混乱
を招く。第2の解決策は米国特許第4,746,941
号に記載されているように、駆動IC上に方向の論理信
号入力を追加する方法である。例えば、その入力がハイ
の状態にある場合、データまたはトークンはその駆動I
Cの内部で一つの方向にシフトされる。その入力がロー
状態にある場合、データまたはトークンは反対の方向に
シフトされる。
【0060】以下に説明される回路は、トークンがチッ
プを通って伝播することになる方向を自分でセンスす
る。この解決策は余分の方向入力を必要とせず、いずれ
の駆動行の中でも使うことができる一つの部分を生成す
る。余分の入力が不要になるので、サイズおよび部品の
コストが減少し、結果として、その印刷ヘッドのアッセ
ンブリにおいて必要なワイヤーボンドの数が減少する。
この解決策によって二つの行の駆動ICを必要とするデ
バイスに対して共通の一つの部分が生成される。
プを通って伝播することになる方向を自分でセンスす
る。この解決策は余分の方向入力を必要とせず、いずれ
の駆動行の中でも使うことができる一つの部分を生成す
る。余分の入力が不要になるので、サイズおよび部品の
コストが減少し、結果として、その印刷ヘッドのアッセ
ンブリにおいて必要なワイヤーボンドの数が減少する。
この解決策によって二つの行の駆動ICを必要とするデ
バイスに対して共通の一つの部分が生成される。
【0061】駆動ICのトークン方向自動センシング回
路は、左側および右側のトークン入力の両方を監視して
いて、どの側の入力が最初に変化したかを知ることによ
って単純にその駆動ICの中でのトークンのシフトされ
る方向を決定する。各駆動ICは二つのトークン・パッ
ド、一つはその駆動ICに入ってくるトークン信号を受
け取るためのもの、そして他は隣の駆動ICに対してト
ークン信号を出力するために使われるものを含んでいる
ことに留意されたい。左側のトークン入力の論理状態が
最初に変化した場合、そのシフトは左から右へ行われる
べきである。右側の入力の論理状態が最初に変化した場
合、そのシフトは右から左へ行われるべきである。
路は、左側および右側のトークン入力の両方を監視して
いて、どの側の入力が最初に変化したかを知ることによ
って単純にその駆動ICの中でのトークンのシフトされ
る方向を決定する。各駆動ICは二つのトークン・パッ
ド、一つはその駆動ICに入ってくるトークン信号を受
け取るためのもの、そして他は隣の駆動ICに対してト
ークン信号を出力するために使われるものを含んでいる
ことに留意されたい。左側のトークン入力の論理状態が
最初に変化した場合、そのシフトは左から右へ行われる
べきである。右側の入力の論理状態が最初に変化した場
合、そのシフトは右から左へ行われるべきである。
【0062】ここで、図15を参照すると、トークンの
方向の自己センシングを行うために使われ論理回路の詳
細が示されている。駆動ICは一つの内部方向レジスタ
(DREG)を備えている。パワーアップ時またはパワ
ーオン・リセット(POR)信号がMEC(50)によ
って提供される時、その方向レジスタの(DREG)の
出力(SHFLTRおよびSHFRTL)は、両方とも
論理ローにセットされ、それによって境界走査レジスタ
のセル122、126の出力LTR−OEおよびRTL
−OEがローになり、左側のトークン入力(LTOKE
N)および右側のトークン入力(RTOKEN)の信号
線の両方がそれぞれの入力モードがイネーブルされた状
態になり、一方、バッファまたはトライステート・イン
バータTS1およびTS2の動作を禁止することによっ
て両方の出力モードをディスエーブルする。上記のよう
に、トークンのビットまたはパルスは第1の駆動チップ
に入力され、それが脱出して第2の駆動チップに入力さ
れるまで、その駆動チップの各種のチャネルを通過する
信号である。このプロセスは同じデータ・バスに対して
アクセスする駆動チップの数に従って、第2、第3、な
どの駆動チップに対して繰り返される。トークン・パル
ス(ハイ)が最初にLTOKEN上に受け取られると、
そのシフト方向は次のように設定される。信号LTOK
ENは、シフト・インされ、境界走査レジスタのセル1
20のLTRTIN信号線をハイにセットする。これに
よってNANDゲート130の出力がローになり、SR
フリップフロップまたはラッチ(FF#1)のS入力に
供給され、さらにそれによってSRフリップフロップの
Q出力がハイになり、それがマルチプレクサ(MUX#
1)に供給される。フリップフロップまたはラッチの状
態の変化は、よく知られているように、その他にそれぞ
れデバイスのクロック入力に対して提供されるクロック
・パルスによって制御される。ノーマル・モードの動作
においては、マルチプレクサの出力のステート・マシ
ン、SRフリップフロップのQ出力および、従って、S
HFLTRがハイになる。SHFLTRがハイになる
と、境界走査レジスタのセル122のLTR_OEの出
力信号線がハイになり、それはその境界走査セル124
のSEL入力をハイに遷移させることによってRTOK
EN信号が出力専用として働くようにし、それによって
LTRTOUTとLT_OUTとの間でトークン・ビッ
トが左から右へシフトされるようにセル124の方向性
動作を設定し、RTOKENに対する出力におけるバッ
ファ回路(TS2)をイネーブルする。セル124のS
EL入力が論理ハイにセットされると、それはRT−I
N端子に対する信号入力がセル124から出力されるこ
とを禁止する。バッファ回路(TS2)がイネーブルさ
れると、セル124のLT−OUT端子から出力される
信号がそのバッファ回路を通ってRTOKEN信号線に
到達することが許される。この他に、SHFLTRがハ
イになると、それはDREGのRTOKEN側にあるN
ANDゲート132の一つの入力に対してインバータ1
40を通じてフィードバックされる。このNANDゲー
ト132の入力がローになることによってGREGのR
TOKEN側がロック・アウトされ、信号またはノイズ
によってその駆動ICのシフト方向が後でスイッチされ
ることが防止される。
方向の自己センシングを行うために使われ論理回路の詳
細が示されている。駆動ICは一つの内部方向レジスタ
(DREG)を備えている。パワーアップ時またはパワ
ーオン・リセット(POR)信号がMEC(50)によ
って提供される時、その方向レジスタの(DREG)の
出力(SHFLTRおよびSHFRTL)は、両方とも
論理ローにセットされ、それによって境界走査レジスタ
のセル122、126の出力LTR−OEおよびRTL
−OEがローになり、左側のトークン入力(LTOKE
N)および右側のトークン入力(RTOKEN)の信号
線の両方がそれぞれの入力モードがイネーブルされた状
態になり、一方、バッファまたはトライステート・イン
バータTS1およびTS2の動作を禁止することによっ
て両方の出力モードをディスエーブルする。上記のよう
に、トークンのビットまたはパルスは第1の駆動チップ
に入力され、それが脱出して第2の駆動チップに入力さ
れるまで、その駆動チップの各種のチャネルを通過する
信号である。このプロセスは同じデータ・バスに対して
アクセスする駆動チップの数に従って、第2、第3、な
どの駆動チップに対して繰り返される。トークン・パル
ス(ハイ)が最初にLTOKEN上に受け取られると、
そのシフト方向は次のように設定される。信号LTOK
ENは、シフト・インされ、境界走査レジスタのセル1
20のLTRTIN信号線をハイにセットする。これに
よってNANDゲート130の出力がローになり、SR
フリップフロップまたはラッチ(FF#1)のS入力に
供給され、さらにそれによってSRフリップフロップの
Q出力がハイになり、それがマルチプレクサ(MUX#
1)に供給される。フリップフロップまたはラッチの状
態の変化は、よく知られているように、その他にそれぞ
れデバイスのクロック入力に対して提供されるクロック
・パルスによって制御される。ノーマル・モードの動作
においては、マルチプレクサの出力のステート・マシ
ン、SRフリップフロップのQ出力および、従って、S
HFLTRがハイになる。SHFLTRがハイになる
と、境界走査レジスタのセル122のLTR_OEの出
力信号線がハイになり、それはその境界走査セル124
のSEL入力をハイに遷移させることによってRTOK
EN信号が出力専用として働くようにし、それによって
LTRTOUTとLT_OUTとの間でトークン・ビッ
トが左から右へシフトされるようにセル124の方向性
動作を設定し、RTOKENに対する出力におけるバッ
ファ回路(TS2)をイネーブルする。セル124のS
EL入力が論理ハイにセットされると、それはRT−I
N端子に対する信号入力がセル124から出力されるこ
とを禁止する。バッファ回路(TS2)がイネーブルさ
れると、セル124のLT−OUT端子から出力される
信号がそのバッファ回路を通ってRTOKEN信号線に
到達することが許される。この他に、SHFLTRがハ
イになると、それはDREGのRTOKEN側にあるN
ANDゲート132の一つの入力に対してインバータ1
40を通じてフィードバックされる。このNANDゲー
ト132の入力がローになることによってGREGのR
TOKEN側がロック・アウトされ、信号またはノイズ
によってその駆動ICのシフト方向が後でスイッチされ
ることが防止される。
【0063】トークン・ビット・レジスタ「コア」ロジ
ック28は、駆動チップの64個のトークン・レジスタ
を表し、その中でSHFRTLおよびSHFLTRは、
その駆動ICの内部でのシフトの方向を設定するように
働く信号の制御線を表し(図18も参照)、そしてLT
RTINおよびRTLTINは、トークン・シフト・レ
ジスタのコア28の中にトークン・ビット信号を搬送す
る信号線を表し、そのコアはこの駆動ICの例の中では
64個のトークン・ビット・レジスタを含んでいる。図
18を参照して以下に説明されるように、信号線SHF
RTLおよびSHFLTRは或るバッファをイネーブル
およびディスエーブルするために使われ、その駆動チッ
プの中でのトークン・ビットのシフト方向を制御する。
トークンの方向の自動センシングによる右から左へのシ
フト方向の制御を行うプロセスも同様である。上記のよ
うに、パワーアップ時またはパワーオン・リセット時
に、レジスタ120、124のトークン・ビットの入力
モードは両方ともそれぞれの出力モードがディスエーブ
ルされた状態で動作すると仮定する。トークン・ビット
・パルス(ハイ)が先ず最初に信号線RTOKEN上で
受信された時、そして増幅後に境界走査レジスタのセル
124のRT−IN入力に入力された時、シフト方向が
境界走査レジスタのセル124の出力におけるRTLT
INがハイになることによって設定される。これによっ
て、NANDゲート132の出力がローになる。NAN
Dゲート132の出力はSRフリップフロップまたはラ
ッチFF2のS入力に対して入力される。そのSRフリ
ップフロップのQ出力は次にハイになり、それはマルチ
プレクサMUX#2に対して入力される。通常モードの
動作においては、MUX#2の出力の状態はFF#2の
Q出力とマッチしており、従って信号線SHFRTLが
ハイになる。SHFRTLの信号がハイのレベルになる
と、境界走査レジスタのセル126の出力信号線RTL
_OEがハイになり、それにより、境界走査レジスタの
セル120のSEL入力線をハイにすることによってL
TOKENが出力専用として機能するようにイネーブル
される。それによってRTLTOUTとRT−OUTと
の間でトークン・ビットが右から左へシフトされるよう
にセル120の方向性の動作が設定され、LTOKEN
に対する出力においてバッファ回路(TSI)がイネー
ブルされる。セル120のSEL入力が論理ハイにセッ
トされると、端子LT−INに対する信号入力がセル1
20から出力されるのが禁止される。バッファ回路(T
S1)がイネーブルされると、セル124のRT−OU
T端子からの信号出力がバッファ回路を通ってLTOK
EN信号線へ到達することが許される。さらに、SHF
RTLがハイになると、それは方向レジスタDREGの
LTOKEN側にあるNANDゲート130の一つの入
力に対してインバータ142を通じてフィードバックさ
れる。そのインバータの出力のローがNANDゲート1
30に入力されると、方向レジスタのLTOKEN側が
ロック・アウトされ、後で信号またはノイズによってそ
の駆動ICのシフト方向がスイッチされるのを禁止す
る。
ック28は、駆動チップの64個のトークン・レジスタ
を表し、その中でSHFRTLおよびSHFLTRは、
その駆動ICの内部でのシフトの方向を設定するように
働く信号の制御線を表し(図18も参照)、そしてLT
RTINおよびRTLTINは、トークン・シフト・レ
ジスタのコア28の中にトークン・ビット信号を搬送す
る信号線を表し、そのコアはこの駆動ICの例の中では
64個のトークン・ビット・レジスタを含んでいる。図
18を参照して以下に説明されるように、信号線SHF
RTLおよびSHFLTRは或るバッファをイネーブル
およびディスエーブルするために使われ、その駆動チッ
プの中でのトークン・ビットのシフト方向を制御する。
トークンの方向の自動センシングによる右から左へのシ
フト方向の制御を行うプロセスも同様である。上記のよ
うに、パワーアップ時またはパワーオン・リセット時
に、レジスタ120、124のトークン・ビットの入力
モードは両方ともそれぞれの出力モードがディスエーブ
ルされた状態で動作すると仮定する。トークン・ビット
・パルス(ハイ)が先ず最初に信号線RTOKEN上で
受信された時、そして増幅後に境界走査レジスタのセル
124のRT−IN入力に入力された時、シフト方向が
境界走査レジスタのセル124の出力におけるRTLT
INがハイになることによって設定される。これによっ
て、NANDゲート132の出力がローになる。NAN
Dゲート132の出力はSRフリップフロップまたはラ
ッチFF2のS入力に対して入力される。そのSRフリ
ップフロップのQ出力は次にハイになり、それはマルチ
プレクサMUX#2に対して入力される。通常モードの
動作においては、MUX#2の出力の状態はFF#2の
Q出力とマッチしており、従って信号線SHFRTLが
ハイになる。SHFRTLの信号がハイのレベルになる
と、境界走査レジスタのセル126の出力信号線RTL
_OEがハイになり、それにより、境界走査レジスタの
セル120のSEL入力線をハイにすることによってL
TOKENが出力専用として機能するようにイネーブル
される。それによってRTLTOUTとRT−OUTと
の間でトークン・ビットが右から左へシフトされるよう
にセル120の方向性の動作が設定され、LTOKEN
に対する出力においてバッファ回路(TSI)がイネー
ブルされる。セル120のSEL入力が論理ハイにセッ
トされると、端子LT−INに対する信号入力がセル1
20から出力されるのが禁止される。バッファ回路(T
S1)がイネーブルされると、セル124のRT−OU
T端子からの信号出力がバッファ回路を通ってLTOK
EN信号線へ到達することが許される。さらに、SHF
RTLがハイになると、それは方向レジスタDREGの
LTOKEN側にあるNANDゲート130の一つの入
力に対してインバータ142を通じてフィードバックさ
れる。そのインバータの出力のローがNANDゲート1
30に入力されると、方向レジスタのLTOKEN側が
ロック・アウトされ、後で信号またはノイズによってそ
の駆動ICのシフト方向がスイッチされるのを禁止す
る。
【0064】図19において、信号の入力および出力、
JTAG境界走査セル126および120および方向レ
ジスタDREGおよび各駆動チップ40の一部を形成し
ているコア・ロジック26の回路図の詳細が示されてい
る。境界走査セル126は、既知のTSOOOLJ単方
向SCOPE(テキサス州ダラスのテキサスインスツル
メンツの商標)セルとして実現され、一方、境界走査セ
ル120は、TSBOOLJの双方向SCOPEセルと
して実現される。図19において、各コンポーネントに
関係付けられている入力および出力の信号線には、JT
AGの指定された入力としての指示および図15の特定
の回路の中でその信号が表す機能入力としての表示記号
が付いている。例えば、トークン・ビットを表している
信号LTOKENは、境界走査セル120への信号線D
IN Aにおける入力である。DIN Aという用語
は、TSBOOLJに対するデータ入力信号線の一つに
対するメーカの識別子である。等価的に、この入力はL
T_INとしても識別され、それは図15の中のこの信
号線に対する用語に対応している。各信号線に対するメ
ーカの指定記号は、そのセルの外側に示されており、一
方、図2の回路図の中で割り当てられている信号線に対
する機能的指示子は、そのセルの内部に示されている。
セル126、120およびDREGおよびコア28の間
の接続を理解し易くするために、その信号線は接続され
た状態では示されておらず、代わりに共通の接続は丸で
囲んだ番号によって示され、その中で同じ丸で囲まれた
番号は共通の接続を表している。
JTAG境界走査セル126および120および方向レ
ジスタDREGおよび各駆動チップ40の一部を形成し
ているコア・ロジック26の回路図の詳細が示されてい
る。境界走査セル126は、既知のTSOOOLJ単方
向SCOPE(テキサス州ダラスのテキサスインスツル
メンツの商標)セルとして実現され、一方、境界走査セ
ル120は、TSBOOLJの双方向SCOPEセルと
して実現される。図19において、各コンポーネントに
関係付けられている入力および出力の信号線には、JT
AGの指定された入力としての指示および図15の特定
の回路の中でその信号が表す機能入力としての表示記号
が付いている。例えば、トークン・ビットを表している
信号LTOKENは、境界走査セル120への信号線D
IN Aにおける入力である。DIN Aという用語
は、TSBOOLJに対するデータ入力信号線の一つに
対するメーカの識別子である。等価的に、この入力はL
T_INとしても識別され、それは図15の中のこの信
号線に対する用語に対応している。各信号線に対するメ
ーカの指定記号は、そのセルの外側に示されており、一
方、図2の回路図の中で割り当てられている信号線に対
する機能的指示子は、そのセルの内部に示されている。
セル126、120およびDREGおよびコア28の間
の接続を理解し易くするために、その信号線は接続され
た状態では示されておらず、代わりに共通の接続は丸で
囲んだ番号によって示され、その中で同じ丸で囲まれた
番号は共通の接続を表している。
【0065】メーカの識別子を使って説明すると、信号
線AおよびBは、それぞれSCOPEセル機能に対する
制御信号を提供しているモード選択入力信号線である。
DIN信号線は、システム・データを入力するためのシ
ステム・データ入力線である。DOUT信号線はシステ
ム・モードにある時、それぞれのDIN信号線上に存在
しているデータを通すように動作するシステム・データ
出力信号線である。試験モードにおいては、DOUT信
号線は試験データのビットを渡す。DMX信号線はデー
タ出力マルチプレックス制御として動作し、試験データ
またはシステム・データがDOUT上に現われているか
どうかを決定する。HOLDZは試験出力ラッチ・イネ
ーブル信号線である。一つのバイナリ・レベルにおいて
は、そのセルの出力ラッチは現在の状態に止まってい
る。第2のバイナリ・レベルにおいては、そのセルの出
力ラッチにはそのセルの一部分を含んでいる内部の入力
レジスタの現在状態がロードされる。TCKは制御信号
AおよびBによって選択されたデータを持つ入力レジス
タに対するハイ・アクティブのクロック入力を提供する
試験クロック入力である。TDI信号線は、前のセルの
TDO出力線からシリアルの走査データ入力を提供する
試験データ入力線である。TDOの信号線は、それ以降
のセルのTDI入力線に対してシリアルの走査データ出
力を提供する試験データ出力線である。
線AおよびBは、それぞれSCOPEセル機能に対する
制御信号を提供しているモード選択入力信号線である。
DIN信号線は、システム・データを入力するためのシ
ステム・データ入力線である。DOUT信号線はシステ
ム・モードにある時、それぞれのDIN信号線上に存在
しているデータを通すように動作するシステム・データ
出力信号線である。試験モードにおいては、DOUT信
号線は試験データのビットを渡す。DMX信号線はデー
タ出力マルチプレックス制御として動作し、試験データ
またはシステム・データがDOUT上に現われているか
どうかを決定する。HOLDZは試験出力ラッチ・イネ
ーブル信号線である。一つのバイナリ・レベルにおいて
は、そのセルの出力ラッチは現在の状態に止まってい
る。第2のバイナリ・レベルにおいては、そのセルの出
力ラッチにはそのセルの一部分を含んでいる内部の入力
レジスタの現在状態がロードされる。TCKは制御信号
AおよびBによって選択されたデータを持つ入力レジス
タに対するハイ・アクティブのクロック入力を提供する
試験クロック入力である。TDI信号線は、前のセルの
TDO出力線からシリアルの走査データ入力を提供する
試験データ入力線である。TDOの信号線は、それ以降
のセルのTDI入力線に対してシリアルの走査データ出
力を提供する試験データ出力線である。
【0066】<トークンの方向制御>トークンのシフト
の方向を決定するための自動方向センシング回路の他
に、この駆動ICチップをより柔軟に使うためにIEE
E 1149.1インタフェースによってシフトの方向
を強制的に決める代替機能も提供されている。上記の説
明の中で、命令レジスタ46(図14)の中の一つの命
令によって、制御レジスタ54を選択できることが示さ
れた。その制御レジスタのビットの一つ(例えば、ビッ
ト2)は、シフトの方向を決定し、一方この制御レジス
タのビット3をハイ状態にセットすることによって、ビ
ット2の中に設定された方向が上記のトークン方向自動
センシング回路に優先する。ふたたび図15を参照する
と、JT_DIR_EN信号線の状態(制御レジスタの
中のビット3によってセットされた)が方向レジスタ
(DREG)の中の2つのマルチプレクサ(MUX #
1およびMUX #2)を制御する。JT_DIR_E
Nがハイの時、二つのマルチプレクサはSRフリップフ
ロップ(FF1およびFF2)の出力を無視する。SH
FLTRおよびSHFRTLの信号線の状態は、JT_
DIR信号線の状態によって決定される。JT_DTR
信号線の信号がハイの場合、SHFRTL信号線がハイ
になり、一方、SHFRTL信号線はローになる。JT
_DIRの状態は制御レジスタのビット2の状態によっ
て決定される。境界走査セル120、122、124、
126、およびLTOKENおよびRTOKEN出力に
及ぼすインパクトは上記の自己センシング回路によって
制御される場合と同じである。
の方向を決定するための自動方向センシング回路の他
に、この駆動ICチップをより柔軟に使うためにIEE
E 1149.1インタフェースによってシフトの方向
を強制的に決める代替機能も提供されている。上記の説
明の中で、命令レジスタ46(図14)の中の一つの命
令によって、制御レジスタ54を選択できることが示さ
れた。その制御レジスタのビットの一つ(例えば、ビッ
ト2)は、シフトの方向を決定し、一方この制御レジス
タのビット3をハイ状態にセットすることによって、ビ
ット2の中に設定された方向が上記のトークン方向自動
センシング回路に優先する。ふたたび図15を参照する
と、JT_DIR_EN信号線の状態(制御レジスタの
中のビット3によってセットされた)が方向レジスタ
(DREG)の中の2つのマルチプレクサ(MUX #
1およびMUX #2)を制御する。JT_DIR_E
Nがハイの時、二つのマルチプレクサはSRフリップフ
ロップ(FF1およびFF2)の出力を無視する。SH
FLTRおよびSHFRTLの信号線の状態は、JT_
DIR信号線の状態によって決定される。JT_DTR
信号線の信号がハイの場合、SHFRTL信号線がハイ
になり、一方、SHFRTL信号線はローになる。JT
_DIRの状態は制御レジスタのビット2の状態によっ
て決定される。境界走査セル120、122、124、
126、およびLTOKENおよびRTOKEN出力に
及ぼすインパクトは上記の自己センシング回路によって
制御される場合と同じである。
【0067】印刷ヘッドのレベルにおいても、この設計
は大きな利点を有する。この設計によってシフト・チェ
ーンの発信源がどこであって、そのトークンの流れの方
向はどちらであるかに関して高いレベルの柔軟性が得ら
れる。印刷ヘッドの長さを通過し、そしてすべての駆動
ICに対して利用できるトークン信号によって、駆動チ
ップのLTOKENおよびRTOKEN入力がTOKE
N信号線に対してワイヤーボンディングされている印刷
ヘッドの構成を決定することができる(図3参照)。印
刷ヘッドが四つのセグメントから構成されていて、下位
の偶数番号のLED、下位の奇数番号のLED、上位の
偶数番号のLEDおよび上位の奇数番号のLEDを駆動
するためのドライバがあると仮定すると、そのトークン
信号に対して付加される各セグメントのヘッドにおいて
必要となる駆動チップは4個で済む。各セグメントの中
の残りのチップは、同じセグメントの中の前のチップの
トークン出力からトークン信号を受け取る。これによっ
て、シフト・クロックの速度を設計のリミットにまで保
つのに必要なだけの数のシフト・チェーンを形成するこ
とができ、そして、その設計が必要とするデータのロー
ドの方向をどんな方向にでも決めることができる。ま
た、各駆動チップからトークンの方向信号線に対する配
線のジャンパも不要になる。
は大きな利点を有する。この設計によってシフト・チェ
ーンの発信源がどこであって、そのトークンの流れの方
向はどちらであるかに関して高いレベルの柔軟性が得ら
れる。印刷ヘッドの長さを通過し、そしてすべての駆動
ICに対して利用できるトークン信号によって、駆動チ
ップのLTOKENおよびRTOKEN入力がTOKE
N信号線に対してワイヤーボンディングされている印刷
ヘッドの構成を決定することができる(図3参照)。印
刷ヘッドが四つのセグメントから構成されていて、下位
の偶数番号のLED、下位の奇数番号のLED、上位の
偶数番号のLEDおよび上位の奇数番号のLEDを駆動
するためのドライバがあると仮定すると、そのトークン
信号に対して付加される各セグメントのヘッドにおいて
必要となる駆動チップは4個で済む。各セグメントの中
の残りのチップは、同じセグメントの中の前のチップの
トークン出力からトークン信号を受け取る。これによっ
て、シフト・クロックの速度を設計のリミットにまで保
つのに必要なだけの数のシフト・チェーンを形成するこ
とができ、そして、その設計が必要とするデータのロー
ドの方向をどんな方向にでも決めることができる。ま
た、各駆動チップからトークンの方向信号線に対する配
線のジャンパも不要になる。
【0068】<スキップ・ロジックによるトークン・チ
ェーン>印刷ヘッドに対する現在の標準の分解能レベル
は200、240、300、400、480および60
0DPIである。組み立てにおける製造工具および部品
の共通性のために、300DPIの場合は96個のLE
D、400DPIの場合は128個のLED、そして6
00DPIの場合は192個のLED(あるいは、これ
と等価な比率の)を含んでいることがLEDアレーを製
造するために望ましい。というのは、これによってLE
DアレーのICの長さが同じになるからである。現在、
電流駆動ICが設計される時、それは一つだけの特定の
分解能で使うように設計される。しかし、複数の分解能
のLEDアレーで動作することができる単独の電流駆動
ICがあれば非常に便利である。
ェーン>印刷ヘッドに対する現在の標準の分解能レベル
は200、240、300、400、480および60
0DPIである。組み立てにおける製造工具および部品
の共通性のために、300DPIの場合は96個のLE
D、400DPIの場合は128個のLED、そして6
00DPIの場合は192個のLED(あるいは、これ
と等価な比率の)を含んでいることがLEDアレーを製
造するために望ましい。というのは、これによってLE
DアレーのICの長さが同じになるからである。現在、
電流駆動ICが設計される時、それは一つだけの特定の
分解能で使うように設計される。しかし、複数の分解能
のLEDアレーで動作することができる単独の電流駆動
ICがあれば非常に便利である。
【0069】ここで記述された駆動ICチップの設計
(LEDアレーの両側に駆動チップがある)は、400
DPI(合計128個のLED)の分解能を持つLED
アレーをサポートすることができる。さらに、4個ごと
の出力がスキップされるようにする動作モードも提供さ
れるので、96個のチャネルだけがアクティブになり
(各駆動チップにおいては48個)、そして300DP
IのLEDもサポートすることができる。図16を参照
すると、電流駆動IC6(例えば、400DPIの最大
分解能の)は400DPIのLEDアレー1上の対応し
ているLED2に対してワイヤーボンド5からワイヤー
ボンド・パッド4を経由して接続されているワイヤーボ
ンド・パッド7を備えている。そのパッド7は、それぞ
れ対応しているICドライバのチャネルから駆動電流を
出力するための接続端子を備えている。図16および図
17に示されている例においては、説明を簡単にするた
めに各LEDアレーの反対側には駆動チップが一つだけ
しか示されていない。上記のように、より一般的な応用
においては、各LEDアレーの両側に駆動チップがあ
る。例えば、図に示されていない奇数番号のLEDに対
して別の駆動チップが存在して接続されていると仮定す
ることができる。ワイヤーボンド・パッド4は、LED
アレー1の上の金属トレース3によってLED2に電気
的に接続されている。同じ電流駆動IC6(そのうちの
二つは駆動チップ6a、6bとして識別されている)
が、図17に示されており、300DPIのLEDアレ
ー1aおよび1bに接続されている。平均的に、四番目
ごとの出力チャネルおよびワイヤーボンド・パッド12
a、12bは、LEDアレー1a、1bには接続され
ず、結果として一つの400DPI電流駆動ICが30
0DPIのLEDアレーを駆動している。
(LEDアレーの両側に駆動チップがある)は、400
DPI(合計128個のLED)の分解能を持つLED
アレーをサポートすることができる。さらに、4個ごと
の出力がスキップされるようにする動作モードも提供さ
れるので、96個のチャネルだけがアクティブになり
(各駆動チップにおいては48個)、そして300DP
IのLEDもサポートすることができる。図16を参照
すると、電流駆動IC6(例えば、400DPIの最大
分解能の)は400DPIのLEDアレー1上の対応し
ているLED2に対してワイヤーボンド5からワイヤー
ボンド・パッド4を経由して接続されているワイヤーボ
ンド・パッド7を備えている。そのパッド7は、それぞ
れ対応しているICドライバのチャネルから駆動電流を
出力するための接続端子を備えている。図16および図
17に示されている例においては、説明を簡単にするた
めに各LEDアレーの反対側には駆動チップが一つだけ
しか示されていない。上記のように、より一般的な応用
においては、各LEDアレーの両側に駆動チップがあ
る。例えば、図に示されていない奇数番号のLEDに対
して別の駆動チップが存在して接続されていると仮定す
ることができる。ワイヤーボンド・パッド4は、LED
アレー1の上の金属トレース3によってLED2に電気
的に接続されている。同じ電流駆動IC6(そのうちの
二つは駆動チップ6a、6bとして識別されている)
が、図17に示されており、300DPIのLEDアレ
ー1aおよび1bに接続されている。平均的に、四番目
ごとの出力チャネルおよびワイヤーボンド・パッド12
a、12bは、LEDアレー1a、1bには接続され
ず、結果として一つの400DPI電流駆動ICが30
0DPIのLEDアレーを駆動している。
【0070】600DPIのLEDアレーを駆動するた
めに、192個の出力を備えている駆動ICはここで説
明している技法に従って、一つおきの駆動ドライバ・チ
ャネルをスキップすることによって300DPIのLE
Dアレーをサポートするように適用させることもでき
る。さらに、平均して三番目ごとの出力をスキップし
て、400DPIのLEDアレーをサポートするモード
も追加することができる。
めに、192個の出力を備えている駆動ICはここで説
明している技法に従って、一つおきの駆動ドライバ・チ
ャネルをスキップすることによって300DPIのLE
Dアレーをサポートするように適用させることもでき
る。さらに、平均して三番目ごとの出力をスキップし
て、400DPIのLEDアレーをサポートするモード
も追加することができる。
【0071】従って、同じ部品を複数のタイプの印刷ヘ
ッドに対して使えることによって、これらのチップの使
用量が増える結果となり、電流駆動ICのコストが下が
る可能性があることは理解される。さらに、駆動動作電
流レベルをプログラムできる電流駆動ICによって、電
流駆動ICが、異なる分解能の異なるLEDアレーによ
って必要とされる、異なる電流レベルにマッチするよう
に調整することができる。
ッドに対して使えることによって、これらのチップの使
用量が増える結果となり、電流駆動ICのコストが下が
る可能性があることは理解される。さらに、駆動動作電
流レベルをプログラムできる電流駆動ICによって、電
流駆動ICが、異なる分解能の異なるLEDアレーによ
って必要とされる、異なる電流レベルにマッチするよう
に調整することができる。
【0072】さらに、1つまたはそれ以上の出力チャネ
ルが故障していることが試験によって分かっている駆動
チップを、それらのチャネルがより低いLED分解能に
おいては使われない場合に、低いLED分解能で使うこ
とができる。
ルが故障していることが試験によって分かっている駆動
チップを、それらのチャネルがより低いLED分解能に
おいては使われない場合に、低いLED分解能で使うこ
とができる。
【0073】駆動ICに対するこの複数分解能の互換性
を実現するためにIEEE 1149.1のアーキテク
チャに付随する制御レジスタのセルがモード選択のため
に提供され、個々のモードが特定の分解能のLEDアレ
ーでの動作に対応する。上記のように、制御レジスタの
状態はIEEE 1149.1のシリアル・バスTD
I、TCK、TMSによって変化させることができる。
これは電流駆動ICのどのチャネルがディスエーブルさ
れるかを制御することができる多くの実装方法のうちの
好ましい実装の一つに過ぎない。例えば、他の方法とし
て、専用のモード選択信号線を使う方法もある。
を実現するためにIEEE 1149.1のアーキテク
チャに付随する制御レジスタのセルがモード選択のため
に提供され、個々のモードが特定の分解能のLEDアレ
ーでの動作に対応する。上記のように、制御レジスタの
状態はIEEE 1149.1のシリアル・バスTD
I、TCK、TMSによって変化させることができる。
これは電流駆動ICのどのチャネルがディスエーブルさ
れるかを制御することができる多くの実装方法のうちの
好ましい実装の一つに過ぎない。例えば、他の方法とし
て、専用のモード選択信号線を使う方法もある。
【0074】図18を参照すると、トークン・ビット・
レジスタ26、すなわち、スキップ・ロジックを持つチ
ェーンの回路図が示されている。上記のように、トーク
ン・チェーンは画像データを適切なデータ・ラッチ・レ
ジスタ24(図5)の中にラッチさせるように使うため
に、段から段へトークン・ビットを移動させるように適
応される。トークン・チェーンは一連のフリップフロッ
プ・レジスタ・セル29(図にはFF4、FF5、FF
6だけが示されている)を含み、そのレジスタ・セルの
うちの一つがそれぞれの電流駆動チャネルの画像データ
・ラッチの部分に関係付けられている。従って、定格で
は64個の駆動電流ドライバ・チャネルをサポートする
駆動ICに対して、64個のフリップフロップ・レジス
タ・セル29があるが、ここではトークン・チェーンう
ちの3段だけが示されている。トークン信号線(2
7)、トークン4、トークン5およびトークン6は、一
つのフリップフロップからそれぞれ出力され、そしてそ
れぞれのデータ・ラッチ・レジスタ24に接続されてい
る。フリップフロップ29に対する入力は、そのフリッ
プフロップのクロック入力におけるトークン・クロック
信号線(SHFTCLK)、そのフリップフロップのD
入力におけるトークン・ビット信号入力およびそのフリ
ップフロップのクリア入力におけるリセット信号入力で
ある。トークン・チェーンは、左から右へ、あるいは右
から左への方向において選択的に動作できるので、トー
クン・ビット信号を定義された方向に通過させるインバ
ータをイネーブルするそれぞれの制御信号(左から右へ
のシフト制御(SHFLTR)、右から左への制御信号
(SHFRTL)を備えた3ステートのインバータまた
はバッファ131または、その代わりにマルチプレクサ
が設けられる。
レジスタ26、すなわち、スキップ・ロジックを持つチ
ェーンの回路図が示されている。上記のように、トーク
ン・チェーンは画像データを適切なデータ・ラッチ・レ
ジスタ24(図5)の中にラッチさせるように使うため
に、段から段へトークン・ビットを移動させるように適
応される。トークン・チェーンは一連のフリップフロッ
プ・レジスタ・セル29(図にはFF4、FF5、FF
6だけが示されている)を含み、そのレジスタ・セルの
うちの一つがそれぞれの電流駆動チャネルの画像データ
・ラッチの部分に関係付けられている。従って、定格で
は64個の駆動電流ドライバ・チャネルをサポートする
駆動ICに対して、64個のフリップフロップ・レジス
タ・セル29があるが、ここではトークン・チェーンう
ちの3段だけが示されている。トークン信号線(2
7)、トークン4、トークン5およびトークン6は、一
つのフリップフロップからそれぞれ出力され、そしてそ
れぞれのデータ・ラッチ・レジスタ24に接続されてい
る。フリップフロップ29に対する入力は、そのフリッ
プフロップのクロック入力におけるトークン・クロック
信号線(SHFTCLK)、そのフリップフロップのD
入力におけるトークン・ビット信号入力およびそのフリ
ップフロップのクリア入力におけるリセット信号入力で
ある。トークン・チェーンは、左から右へ、あるいは右
から左への方向において選択的に動作できるので、トー
クン・ビット信号を定義された方向に通過させるインバ
ータをイネーブルするそれぞれの制御信号(左から右へ
のシフト制御(SHFLTR)、右から左への制御信号
(SHFRTL)を備えた3ステートのインバータまた
はバッファ131または、その代わりにマルチプレクサ
が設けられる。
【0075】図18の実施形態において、シフト方向の
制御信号がトークン・ビット信号を左から右への方向へ
通過するようにトークン・チェーンをイネーブルすると
仮定する。すなわち、論理信号SHFLTRがこの駆動
チップのトークン・ビット・レジスタのコア26に入力
され、それは或るバッファ131をイネーブルするよう
な論理レベルであって、トークン・ビット信号を通過さ
せ、一方信号SHFRTLは他のバッファ131がトー
クン・ビット信号を渡すのを禁止するための論理レベル
になっている。単独のディジタル・ビットを表すトーク
ン・ビット信号もFF3(図示せず)から出力され、F
F4に入力されると仮定し、FF4の出力は次のトーク
ン・クロック・パルス(SHFTCLK)の一つのエッ
ジに応答して変化すると仮定する。次に二次トークン・
ビット信号がFF4の第1出力から出力され、トークン
4の信号線274上でFF4および第4の電流駆動チャ
ネルに関係付けられているデータ・ラッチ・レジスタ2
4に対して通信され、それらが画像データ・バスDA
(0:5)上に現在ある6ビットの補正された画像デー
タ信号をラッチするようにする。また、FF4はバッフ
ァ131からFF5のD入力へ接続されている一次出力
信号線上にもトークン・ビット出力を提供する。次のト
ークン・クロック信号において、FF5はトークン5の
信号線275上にトークン・ビット信号を出力する。こ
の信号はFF5および第5の駆動チャネルに関係付けら
れている画像データ・レジスタによって画像データ・バ
ス上に現在現われている画像データをラッチする。次
に、トークン・ビット信号がFF5の二次出力信号線か
らマルチプレクサ60の一つの入力に対して出力され、
マルチプレクサ60はそのトークン・ビットをバッファ
131からFF6のD入力に対して出力するようにイネ
ーブルされ、FF6は次のSHFTCLKにおいてトー
クン・ビットをトークン6の信号線276上に出力する
ように機能し、そしてそのトークン・ビットをトークン
・レジスタ・セル7にも渡す。MEC(50)は、この
駆動ICが接続されているトークン・クロック信号に同
期してデータ・バス上に特定のチャネルに対して適切な
データを提供するようにプログラムされている。
制御信号がトークン・ビット信号を左から右への方向へ
通過するようにトークン・チェーンをイネーブルすると
仮定する。すなわち、論理信号SHFLTRがこの駆動
チップのトークン・ビット・レジスタのコア26に入力
され、それは或るバッファ131をイネーブルするよう
な論理レベルであって、トークン・ビット信号を通過さ
せ、一方信号SHFRTLは他のバッファ131がトー
クン・ビット信号を渡すのを禁止するための論理レベル
になっている。単独のディジタル・ビットを表すトーク
ン・ビット信号もFF3(図示せず)から出力され、F
F4に入力されると仮定し、FF4の出力は次のトーク
ン・クロック・パルス(SHFTCLK)の一つのエッ
ジに応答して変化すると仮定する。次に二次トークン・
ビット信号がFF4の第1出力から出力され、トークン
4の信号線274上でFF4および第4の電流駆動チャ
ネルに関係付けられているデータ・ラッチ・レジスタ2
4に対して通信され、それらが画像データ・バスDA
(0:5)上に現在ある6ビットの補正された画像デー
タ信号をラッチするようにする。また、FF4はバッフ
ァ131からFF5のD入力へ接続されている一次出力
信号線上にもトークン・ビット出力を提供する。次のト
ークン・クロック信号において、FF5はトークン5の
信号線275上にトークン・ビット信号を出力する。こ
の信号はFF5および第5の駆動チャネルに関係付けら
れている画像データ・レジスタによって画像データ・バ
ス上に現在現われている画像データをラッチする。次
に、トークン・ビット信号がFF5の二次出力信号線か
らマルチプレクサ60の一つの入力に対して出力され、
マルチプレクサ60はそのトークン・ビットをバッファ
131からFF6のD入力に対して出力するようにイネ
ーブルされ、FF6は次のSHFTCLKにおいてトー
クン・ビットをトークン6の信号線276上に出力する
ように機能し、そしてそのトークン・ビットをトークン
・レジスタ・セル7にも渡す。MEC(50)は、この
駆動ICが接続されているトークン・クロック信号に同
期してデータ・バス上に特定のチャネルに対して適切な
データを提供するようにプログラムされている。
【0076】上記の説明は、例えば、その駆動チップが
400DPIのLEDチップを例えば、64個のすべて
が動作している駆動チャネルでサポートしているので、
どのレジスタもスキップされないと仮定している。例え
ば、300DPIのLEDチップ・アレーが、例えば、
96個のLEDでサポートされ、これらのLEDのうち
の48個が一つの駆動チップによって駆動される場合、
各駆動ICチップの中の4番目ごとのドライバがディス
エーブルされ、従ってデータ・バスDA(0:5)上の
画像データは、ディスエーブルされているチャネルに関
連しているレジスタ・セルの中にはラッチされない。ト
ークン・ビットがチャネルのうちの一つ、例えばトーク
ン5のチャネルをスキップするためには、マルチプレク
サ60は論理デバイス156の出力からの信号によっ
て、FF4の一次トークン・ビット出力に接続されてい
るマルチプレクサの二次入力信号線上の一つの入力がマ
ルチプレクサ60によって出力されるようにイネーブル
され、一方論理デバイス156から出力される信号がF
F5をクリアまたは禁止するように働くように設定され
る。従って、FF4からのトークン・ビット出力はFF
5には影響することができず(FF5が禁止されている
ので)、その代わりにイネーブルされているマルチプレ
クサ60を経由してFF6へスキップすることが許され
る。論理デバイス56からの信号は、この機能に関係付
けられているIEEE 1149.1の制御レジスタ・
セル55の中の一つのビット、すなわち、400DPI
/300DPIビットまたはスキップ・ビットに応答す
る。そのビットはスキップ・モードが活性化されるかど
うかを定義している。論理デバイス156はこのスキッ
プ・ビットに応答し、いずれかの方向にスキップされる
べき駆動ICの中の15の他のあらかじめ選択された同
様なレジスタと同様に、FF5のトークン・レジスタ段
をリセット状態に保持する一つの信号または制御ビット
を生成する。
400DPIのLEDチップを例えば、64個のすべて
が動作している駆動チャネルでサポートしているので、
どのレジスタもスキップされないと仮定している。例え
ば、300DPIのLEDチップ・アレーが、例えば、
96個のLEDでサポートされ、これらのLEDのうち
の48個が一つの駆動チップによって駆動される場合、
各駆動ICチップの中の4番目ごとのドライバがディス
エーブルされ、従ってデータ・バスDA(0:5)上の
画像データは、ディスエーブルされているチャネルに関
連しているレジスタ・セルの中にはラッチされない。ト
ークン・ビットがチャネルのうちの一つ、例えばトーク
ン5のチャネルをスキップするためには、マルチプレク
サ60は論理デバイス156の出力からの信号によっ
て、FF4の一次トークン・ビット出力に接続されてい
るマルチプレクサの二次入力信号線上の一つの入力がマ
ルチプレクサ60によって出力されるようにイネーブル
され、一方論理デバイス156から出力される信号がF
F5をクリアまたは禁止するように働くように設定され
る。従って、FF4からのトークン・ビット出力はFF
5には影響することができず(FF5が禁止されている
ので)、その代わりにイネーブルされているマルチプレ
クサ60を経由してFF6へスキップすることが許され
る。論理デバイス56からの信号は、この機能に関係付
けられているIEEE 1149.1の制御レジスタ・
セル55の中の一つのビット、すなわち、400DPI
/300DPIビットまたはスキップ・ビットに応答す
る。そのビットはスキップ・モードが活性化されるかど
うかを定義している。論理デバイス156はこのスキッ
プ・ビットに応答し、いずれかの方向にスキップされる
べき駆動ICの中の15の他のあらかじめ選択された同
様なレジスタと同様に、FF5のトークン・レジスタ段
をリセット状態に保持する一つの信号または制御ビット
を生成する。
【0077】右から左への方向のトークン・チェーンの
動作も同様である。この場合、IEEE 1149.1
の制御レジスタ・セル55の中に格納されているビット
が、スキップ・モードがアクティブであることを示し、
右から左への制御信号(SHFRTL)が右から左への
3ステート・インバータまたはバッファ131をイネー
ブルし、そして左から右へのシフト制御信号(SHFL
TR)が左から右への3ステート・インバータまたはバ
ッファをディスエーブルしている時に、マルチプレクサ
62がFF6からFF4へのトークン・ビットの選択的
スキップを許すように働く。
動作も同様である。この場合、IEEE 1149.1
の制御レジスタ・セル55の中に格納されているビット
が、スキップ・モードがアクティブであることを示し、
右から左への制御信号(SHFRTL)が右から左への
3ステート・インバータまたはバッファ131をイネー
ブルし、そして左から右へのシフト制御信号(SHFL
TR)が左から右への3ステート・インバータまたはバ
ッファをディスエーブルしている時に、マルチプレクサ
62がFF6からFF4へのトークン・ビットの選択的
スキップを許すように働く。
【0078】LEDチップに相対的な駆動チップのサイ
ズに依存して、あまり多くの出力チャネルごとにスキッ
プするのは、同じ駆動ICを複数密度のLEDアレーに
対して使う問題に対する最良の解決策とはならない可能
性がある。これは図13(b)を参照して説明される次
の理由のために発生する。図17は、図16に示されて
いる駆動ICチップ6に対する同じ駆動IC6a、6b
を示しているが、チップ・アレー上のLEDの数が図1
6に示されているLEDアレー1より少ないLEDチッ
プ・アレー1a、1bに接続されている。
ズに依存して、あまり多くの出力チャネルごとにスキッ
プするのは、同じ駆動ICを複数密度のLEDアレーに
対して使う問題に対する最良の解決策とはならない可能
性がある。これは図13(b)を参照して説明される次
の理由のために発生する。図17は、図16に示されて
いる駆動ICチップ6に対する同じ駆動IC6a、6b
を示しているが、チップ・アレー上のLEDの数が図1
6に示されているLEDアレー1より少ないLEDチッ
プ・アレー1a、1bに接続されている。
【0079】印刷ヘッドを作る時、すなわち、印刷ヘッ
ドまたはモジュール・サポート上でのLEDアレーのア
ッセンブリにおいて、画像の品質を最大にするために、
LEDチップ・アレー(1a、1b)の各々における隣
接するLEDの間の間隔と同じ間隔をLEDアレー・チ
ップの境界にまたがって終りのLED2a、2bの間に
設けることが望ましい。これによってLEDアレー間の
ギャップ9が小さくなり、結果として印刷ヘッドの作成
時にそれらがウェーハから切り離される時に十分正確な
寸法の制御が必要となり、相対的配置が非常に正確であ
る必要が生じる。電流駆動ICチップ6a、6bは、そ
の長さがLEDアレーより大幅に小さくなるようなサイ
ズである場合、正確な配置を必要としない。ワイヤー・
ボンド5aの取付けの曲がりを最小にするために、製造
における支援のために駆動チップのICの長さが減らさ
れるにつれて、外側の駆動ICチャネル(すなわち、駆
動ICの端に近いもの)のスキップがより少なくなるこ
と、および内部の出力駆動ICチャネルのスキップが多
くなることが望ましい。その結果、4番目ごとのチャネ
ルを、あるいはそれに対応するボンド・パッド12aを
スキップすることは最適でない可能性があり、むしろ駆
動ICチップ6aおよびLEDアレー1aの両方におけ
るワイヤーボンド・パッド4aおよび7aの位置に依存
する、さらに複雑な解決策が必要となる。そのようなこ
とに関してのさらに詳しい説明は、ここで説明されてい
る駆動チップの動作を理解する上では本質的ではない。
従って、それぞれのチップ上で最も接近しているボンド
・パッドに対する接続が行えるように、駆動チャネルに
対するLEDアレー・チップの接続に対して提供される
駆動ICとLEDアレーとの間の接続を決定するための
計算を行うことができる。しかし、スキップされるチャ
ネルの数、例えば16が同じままであり、そしてドライ
バの動作が同じなので、必要なのは、駆動ICが300
DPIのモードで使われる時にどのチャネルがスキップ
されるべきかを識別すること、そして関与するチャネル
に対する適切な接続によってスキップされるために使わ
れるマルチプレクサ60、62を配置するようにその駆
動ICを設計することだけである。
ドまたはモジュール・サポート上でのLEDアレーのア
ッセンブリにおいて、画像の品質を最大にするために、
LEDチップ・アレー(1a、1b)の各々における隣
接するLEDの間の間隔と同じ間隔をLEDアレー・チ
ップの境界にまたがって終りのLED2a、2bの間に
設けることが望ましい。これによってLEDアレー間の
ギャップ9が小さくなり、結果として印刷ヘッドの作成
時にそれらがウェーハから切り離される時に十分正確な
寸法の制御が必要となり、相対的配置が非常に正確であ
る必要が生じる。電流駆動ICチップ6a、6bは、そ
の長さがLEDアレーより大幅に小さくなるようなサイ
ズである場合、正確な配置を必要としない。ワイヤー・
ボンド5aの取付けの曲がりを最小にするために、製造
における支援のために駆動チップのICの長さが減らさ
れるにつれて、外側の駆動ICチャネル(すなわち、駆
動ICの端に近いもの)のスキップがより少なくなるこ
と、および内部の出力駆動ICチャネルのスキップが多
くなることが望ましい。その結果、4番目ごとのチャネ
ルを、あるいはそれに対応するボンド・パッド12aを
スキップすることは最適でない可能性があり、むしろ駆
動ICチップ6aおよびLEDアレー1aの両方におけ
るワイヤーボンド・パッド4aおよび7aの位置に依存
する、さらに複雑な解決策が必要となる。そのようなこ
とに関してのさらに詳しい説明は、ここで説明されてい
る駆動チップの動作を理解する上では本質的ではない。
従って、それぞれのチップ上で最も接近しているボンド
・パッドに対する接続が行えるように、駆動チャネルに
対するLEDアレー・チップの接続に対して提供される
駆動ICとLEDアレーとの間の接続を決定するための
計算を行うことができる。しかし、スキップされるチャ
ネルの数、例えば16が同じままであり、そしてドライ
バの動作が同じなので、必要なのは、駆動ICが300
DPIのモードで使われる時にどのチャネルがスキップ
されるべきかを識別すること、そして関与するチャネル
に対する適切な接続によってスキップされるために使わ
れるマルチプレクサ60、62を配置するようにその駆
動ICを設計することだけである。
【0080】本発明は、LED印刷ヘッドの特定の一例
を参照して説明されてきたが、レーザ、熱的、電磁的、
インクジェット、などの他のタイプの記録素子を組み込
んでいる印刷ヘッドを採用することができることを理解
されたい。
を参照して説明されてきたが、レーザ、熱的、電磁的、
インクジェット、などの他のタイプの記録素子を組み込
んでいる印刷ヘッドを採用することができることを理解
されたい。
【0081】印刷ヘッドを制御するための手段としてI
EEE 1149.1のアーキテクチャを使うことには
二つの利点がある。ノーマル動作時に使われる一次画像
データの経路ではなく、印刷ヘッドに対する制御信号を
提供するために二次データ経路を利用することによっ
て、印刷ヘッドが画像データをロードしている間および
情報のラインを露光している間に、ここで説明されたよ
うに印刷ヘッドの構成を変更することが可能となる。I
EEE 1149.1の標準規格および、ここで説明さ
れた駆動チップの設計の実装の内部で新しい動作構成を
ロードして、その新しい構成のイネーブルをホールド・
オフすることが可能である(現在記録中のピクセルのラ
インの露光時の動作を変更しないようにして)。これに
よって、ノーマル動作における印刷ヘッドの使用が制限
されるのは、すべての構成データをシリアルにロードす
るために必要な長さ(そして、それに対応している時
間)ではなく、更新コマンドの長さによってのみ制限さ
れるという利点が生じる。これによって、スキップ・フ
レームを導入する必要がなくなり、あるいは記録中の画
像フレーム間の長さ/時間を増加させなくて済む。第2
の利点は、IEEE 1149.1のインタフェースを
使うことによって、第3のシリアル・データ経路に対す
る必要性が回避されることである。これによって信号分
配ボードの費用/複雑度が減少し、そしてワイヤーボン
ドの数が減り、しかも印刷ヘッドのテスタビリティが改
善される。
EEE 1149.1のアーキテクチャを使うことには
二つの利点がある。ノーマル動作時に使われる一次画像
データの経路ではなく、印刷ヘッドに対する制御信号を
提供するために二次データ経路を利用することによっ
て、印刷ヘッドが画像データをロードしている間および
情報のラインを露光している間に、ここで説明されたよ
うに印刷ヘッドの構成を変更することが可能となる。I
EEE 1149.1の標準規格および、ここで説明さ
れた駆動チップの設計の実装の内部で新しい動作構成を
ロードして、その新しい構成のイネーブルをホールド・
オフすることが可能である(現在記録中のピクセルのラ
インの露光時の動作を変更しないようにして)。これに
よって、ノーマル動作における印刷ヘッドの使用が制限
されるのは、すべての構成データをシリアルにロードす
るために必要な長さ(そして、それに対応している時
間)ではなく、更新コマンドの長さによってのみ制限さ
れるという利点が生じる。これによって、スキップ・フ
レームを導入する必要がなくなり、あるいは記録中の画
像フレーム間の長さ/時間を増加させなくて済む。第2
の利点は、IEEE 1149.1のインタフェースを
使うことによって、第3のシリアル・データ経路に対す
る必要性が回避されることである。これによって信号分
配ボードの費用/複雑度が減少し、そしてワイヤーボン
ドの数が減り、しかも印刷ヘッドのテスタビリティが改
善される。
【0082】本発明は、それについての好ましい実施形
態を特に参照して詳細に記述されてきたが、本発明の精
神および範囲の中で各種の変形および修正が可能である
ことを理解されたい。
態を特に参照して詳細に記述されてきたが、本発明の精
神および範囲の中で各種の変形および修正が可能である
ことを理解されたい。
【図1】 本発明による印刷ヘッドのブロック図であ
り、この印刷ヘッドはLEDチップのアレー上に形成さ
れたLEDを駆動するための複数の駆動チップを含んで
いる。
り、この印刷ヘッドはLEDチップのアレー上に形成さ
れたLEDを駆動するための複数の駆動チップを含んで
いる。
【図2】 図1のインタフェース・ボードおよび印刷ヘ
ッドの印刷部分のレイアウト図であり、モジュール構造
による図1の印刷ヘッドを示している。
ッドの印刷部分のレイアウト図であり、モジュール構造
による図1の印刷ヘッドを示している。
【図3】 インタフェース・ボードおよび図1の印刷ヘ
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図である。
ッドの印刷部分と、マーキング・エンジン・コントロー
ラとの間の信号の流れを示している回路図である。
【図4】 図2のインタフェース・ボード上の信号のい
くつかをさらに詳細に示した回路図である。
くつかをさらに詳細に示した回路図である。
【図5】 本発明による駆動チップ上に提供されている
回路の一部分のブロック図である。
回路の一部分のブロック図である。
【図6】 図5の駆動チップの電流駆動部の回路図であ
る図7ないし図9の関係を説明した図である。
る図7ないし図9の関係を説明した図である。
【図7】 図5の駆動チップの電流駆動部の部分回路図
である。
である。
【図8】 図5の駆動チップの電流駆動部の部分回路図
である。
である。
【図9】 図5の駆動チップの電流駆動部の部分回路図
である。
である。
【図10】 従来の技術において知られている境界走査
レジスタの概念図である。
レジスタの概念図である。
【図11】 既知の境界走査レジスタのセルの動作を示
している図である。
している図である。
【図12】 従来の技術において知られているような境
界走査レジスタの中のセルとしての動作に適している回
路の一つの形式のブロック図形式での一例である。
界走査レジスタの中のセルとしての動作に適している回
路の一つの形式のブロック図形式での一例である。
【図13】 集積回路上の素子の接続性を試験するため
のIEEE 1149.1のアーキテクチャの既知の回
路を示しているブロック図である。
のIEEE 1149.1のアーキテクチャの既知の回
路を示しているブロック図である。
【図14】 図5の駆動チップの一部分を示しているブ
ロック図であり、本発明に従って実装されているIEE
E 1149.1のアーキテクチャを示している。
ロック図であり、本発明に従って実装されているIEE
E 1149.1のアーキテクチャを示している。
【図15】 図5の駆動チップ上で使われている回路の
略図であり、画像データをラッチするために使われてい
るトークン信号のトークン方向自動センシングを提供し
ている。
略図であり、画像データをラッチするために使われてい
るトークン信号のトークン方向自動センシングを提供し
ている。
【図16】 図5の駆動チップを示している印刷ヘッド
の略図であり、LEDチップ・アレー上のそれぞれの記
録素子にそれぞれのすべての駆動チャネルが接続されて
いる場合を示している。
の略図であり、LEDチップ・アレー上のそれぞれの記
録素子にそれぞれのすべての駆動チャネルが接続されて
いる場合を示している。
【図17】 いくつかの駆動チャネルが使われていな
い、低解像度のLEDチップ・アレーで使われている同
じ駆動チップを示している印刷ヘッドの略図である。
い、低解像度のLEDチップ・アレーで使われている同
じ駆動チップを示している印刷ヘッドの略図である。
【図18】 不使用の駆動チャネルには画像データがラ
ッチされないようにする、トークンのスキップ機能を備
えるための図5の駆動チップ上で使われる回路の略図で
ある。
ッチされないようにする、トークンのスキップ機能を備
えるための図5の駆動チップ上で使われる回路の略図で
ある。
【図19】 図15に示されている回路の一部分の略図
であり、IEEE1149.1タイプのセルに関係付け
られている追加の信号線を示している。
であり、IEEE1149.1タイプのセルに関係付け
られている追加の信号線を示している。
【図20】 JTAGアーキテクチャ型の6個の駆動チ
ップの直列接続を示す略図である。
ップの直列接続を示す略図である。
【図21】 図14に示されているLREFレジスタに
ロードするためのTAPコントローラに対する信号入力
を示しているタイミング図である。
ロードするためのTAPコントローラに対する信号入力
を示しているタイミング図である。
【図22】 図14に示されているLREF及びGRE
Fの組合せレジスタにロードするためのTAPコントロ
ーラに対する信号入力を示しているタイミング図であ
る。
Fの組合せレジスタにロードするためのTAPコントロ
ーラに対する信号入力を示しているタイミング図であ
る。
【図23】 図14に示されているBIASM又はバイ
アス監視レジスタにロードするためのTAPコントロー
ラに対する信号入力を示しているタイミング図である。
アス監視レジスタにロードするためのTAPコントロー
ラに対する信号入力を示しているタイミング図である。
18 ダウン/アップ・カウンタ 19 コンパレータ 20 印刷ヘッド 21 インタフェース・ボード 23 定電流ドライバ 24 データ・ラッチ・レジスタ 30 LED 31 LEDチップ・アレー 33−39 信号搬送線 40 駆動ICチップ 41 フラッシュ・メモリ 50 マーキング・エンジン・コントローラ(MEC) 51 アナログ−ディジタル変換器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トレイシー・フォックス アメリカ合衆国・ニューヨーク・14626・ ロチェスター・ラスティ・レーン・35 (72)発明者 エドワード・マイケル・ケリー アメリカ合衆国・ニューヨーク・14580・ ウェブスター・フィンチィングフィール ド・レーン・653 (72)発明者 マイケル・ウィリアム・マターン アメリカ合衆国・ニューヨーク・14464・ ハムリン・ルーズヴェルト・ハイウェイ・ 2654 (72)発明者 カール・マイケル・ペトゥルゼリ アメリカ合衆国・ニューヨーク・14450・ フェアポート・サンドパイパー・ヒル・18
Claims (4)
- 【請求項1】 複数の記録素子を有するノンインパクト
印刷ヘッドで使うための駆動ICチップであって、 印刷ヘッド上のそれぞれの記録素子に対して電流を流す
ように働く複数の電流搬送チャネルを含んでいる駆動手
段と、 該駆動手段の動作を制御するための制御手段とを備えて
なり、 該制御手段が、試験回路インタフェースを提供するため
の回路手段を含み、該試験回路インタフェースが、 (a)前記試験回路に対する更新コマンド信号の入力お
よびクロック入力に対する試験アクセス・ポートと、 (b)試験データおよび制御データを前記チップに入力
するための試験データ入力端子と、 (c)試験データ入力端子に複数の第1レジスタが接続
されていて、前記第1レジスタのうちの少なくとも1つ
が駆動手段の動作を制御するための制御データを記憶し
ている、複数の第1レジスタと、 (d)前記チップから隣接しているチップへ試験データ
および制御データを出力するための試験データ出力端子
と、 (e)前記第1レジスタおよび前記試験データ出力端子
に接続されていて、前記試験データ出力端子から出力す
るための試験および制御のデータを選択するための選択
手段とを備えてなる駆動ICチップ。 - 【請求項2】 印刷ヘッドであって、 記録素子と、 記録のために記録素子を駆動するための、電流を生成す
る集積回路駆動手段とを備えてなり、該駆動手段が、記
録素子によって現在のピクセルを記録するための第1の
画像データを記憶する手段と、それ以降のピクセルを記
録するための第2の画像データを記憶するための手段と
を含み、 該駆動手段が、ドライバにおける接続性を試験するため
の境界走査アーキテクチャを有するレジスタ手段を含ん
でいる試験回路手段を含み、該試験回路手段が、データ
入力端子およびデータ出力端子を含み、 該レジスタ手段が、画像データ以外に非試験モードにお
いて前記駆動手段の動作に対して制御機能を決定するた
めの制御データを記憶するための手段を含み、 第2の画像データのローディング時、および第1のデー
タの印刷時に新しい制御データを前記レジスタ手段に、
第1の画像データの印刷時にドライバの前記制御機能に
影響せずに記憶するための手段と、 前記第2の画像データの記録のための前記機能の制御に
影響するように、前記第1のデータの記録後に、前記新
しい制御データに従って前記制御機能を更新する信号を
提供するための手段とを備えてなる印刷ヘッド。 - 【請求項3】 複数の記録素子を使用しているノンイン
パクト印刷の方法であって、 ピクセルの現在のラインを記録するために、それぞれの
記録素子に対して電流を流すように動作することができ
る複数の電流搬送チャネルを選択的に励起するステップ
と、 チャネルの電流の動作を制御するステップとを含み、 該制御ステップが、 (a)前記試験回路に対する更新コマンド信号の入力お
よびクロック入力を受信するための試験アクセス・ポー
トを含む試験回路インタフェースを提供するステップ
と、 (b)ピクセルの現在のラインを記録するために記録素
子の動作中に、それ以降のピクセルのラインを記録する
ためのチャネルにおける電流に影響せずに、その試験デ
ータ入力端子に接続されている複数の第1レジスタ・セ
ルにピクセルのそれ以降のラインを記録するためにチャ
ネルの電流を制御するために、新しい制御データを入力
するステップとを含む方法。 - 【請求項4】 複数の記録素子と、 記録のために、それぞれの記録素子を駆動するための電
流を生成するための複数の集積回路駆動手段とを備えて
なり、 各集積回路駆動手段が、 (a)それぞれの記録素子によって現在のピクセルを記
録するための第1の画像データを記憶するための手段お
よび、その次のピクセルを記録するために第2の画像デ
ータを記憶するための手段と、 (b)ドライバにおける接続性を試験するためのレジス
タ手段を含む試験回路手段とを含んでいて、該試験回路
手段が、試験データ入力端子および試験データ出力端子
を含み、該レジスタ手段が、非試験モードにおいて駆動
手段の動作のための制御機能を決定するための画像デー
タ以外の制御データを記憶するための手段を含んでいる
印刷ヘッド。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US581,025 | 1995-12-28 | ||
US08/581,025 US5859657A (en) | 1995-12-28 | 1995-12-28 | Led printhead and driver chip for use therewith having boundary scan test architecture |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09207383A true JPH09207383A (ja) | 1997-08-12 |
Family
ID=24323595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35551996A Pending JPH09207383A (ja) | 1995-12-28 | 1996-12-03 | 境界走査試験アーキテクチャを有するled印刷ヘッド及びそれに用いる駆動チップ |
Country Status (4)
Country | Link |
---|---|
US (1) | US5859657A (ja) |
JP (1) | JPH09207383A (ja) |
DE (1) | DE19654135A1 (ja) |
GB (1) | GB2308664B (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006132994A (ja) * | 2004-11-02 | 2006-05-25 | Nec Electronics Corp | バウンダリスキャン回路内臓lsi |
JP2018537793A (ja) * | 2015-12-16 | 2018-12-20 | ナグラビジョン エス アー | ハードウェアインテグリティチェック |
Families Citing this family (29)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6786420B1 (en) | 1997-07-15 | 2004-09-07 | Silverbrook Research Pty. Ltd. | Data distribution mechanism in the form of ink dots on cards |
US6618117B2 (en) | 1997-07-12 | 2003-09-09 | Silverbrook Research Pty Ltd | Image sensing apparatus including a microcontroller |
US7110024B1 (en) | 1997-07-15 | 2006-09-19 | Silverbrook Research Pty Ltd | Digital camera system having motion deblurring means |
AUPP088597A0 (en) * | 1997-12-12 | 1998-01-08 | Silverbrook Research Pty Ltd | An image production system (IR06) |
US6690419B1 (en) | 1997-07-15 | 2004-02-10 | Silverbrook Research Pty Ltd | Utilising eye detection methods for image processing in a digital image camera |
US6624848B1 (en) | 1997-07-15 | 2003-09-23 | Silverbrook Research Pty Ltd | Cascading image modification using multiple digital cameras incorporating image processing |
US20040119829A1 (en) | 1997-07-15 | 2004-06-24 | Silverbrook Research Pty Ltd | Printhead assembly for a print on demand digital camera system |
US6879341B1 (en) | 1997-07-15 | 2005-04-12 | Silverbrook Research Pty Ltd | Digital camera system containing a VLIW vector processor |
US6061078A (en) * | 1997-12-23 | 2000-05-09 | Eastman Kodak Company | Non-impact printer apparatus and method of printing with improved control of emitter pulsewidth modulation duration |
JP2942230B2 (ja) * | 1998-01-12 | 1999-08-30 | キヤノン株式会社 | 画像形成装置及び発光装置 |
US6389566B1 (en) * | 1998-06-02 | 2002-05-14 | S3 Incorporated | Edge-triggered scan flip-flop and one-pass scan synthesis methodology |
US6219812B1 (en) * | 1998-06-11 | 2001-04-17 | Sun Microsystems, Inc. | Apparatus and method for interfacing boundary-scan circuitry with DTL output drivers |
AUPP702098A0 (en) | 1998-11-09 | 1998-12-03 | Silverbrook Research Pty Ltd | Image creation method and apparatus (ART73) |
US6678847B1 (en) * | 1999-04-30 | 2004-01-13 | International Business Machines Corporation | Real time function view system and method |
AUPQ056099A0 (en) * | 1999-05-25 | 1999-06-17 | Silverbrook Research Pty Ltd | A method and apparatus (pprint01) |
DE19950810C1 (de) * | 1999-10-21 | 2001-06-13 | Bosch Gmbh Robert | Vorrichtung zur Fehleremulation in digitalen Logikschaltungen |
US7016070B2 (en) * | 2001-02-27 | 2006-03-21 | Eastman Kodak Company | Multiple-level printhead using embedded high speed serial data and control link with on-board exposure clock generation |
US20040085379A1 (en) * | 2002-11-04 | 2004-05-06 | Matthew Taylor | Self-contained printing device diagnostics |
US7088091B2 (en) * | 2003-08-14 | 2006-08-08 | Intel Corporation | Testing a multi-channel device |
KR20050039256A (ko) * | 2003-10-24 | 2005-04-29 | 삼성전자주식회사 | 스캔 테스트 장치 |
US7236183B2 (en) * | 2003-12-23 | 2007-06-26 | Eastman Kodak Company | Printhead with variable exposure width |
WO2007010835A1 (ja) * | 2005-07-15 | 2007-01-25 | Sharp Kabushiki Kaisha | 信号出力回路、シフトレジスタ、出力信号生成方法、表示装置の駆動回路および表示装置 |
WO2009095867A2 (en) * | 2008-01-30 | 2009-08-06 | Nxp B.V. | String of light modules |
JP2011002261A (ja) * | 2009-06-16 | 2011-01-06 | Renesas Electronics Corp | スキャンテスト回路、その設計方法、およびプログラム |
TWI410930B (zh) * | 2010-05-24 | 2013-10-01 | Macroblock Inc | 發光二極體的驅動裝置與其驅動系統 |
US8533548B2 (en) * | 2010-11-11 | 2013-09-10 | Wisconsin Alumni Research Foundation | Wrapper cell for hierarchical system on chip testing |
CN103576082B (zh) * | 2012-08-06 | 2018-01-12 | 恩智浦美国有限公司 | 低功率扫描触发器单元 |
DE102016123400B3 (de) | 2016-01-19 | 2017-04-06 | Elmos Semiconductor Aktiengesellschaft | Eindrahtlichtsteuerbus mit mehreren Pegeln |
JP7275921B2 (ja) * | 2019-06-28 | 2023-05-18 | セイコーエプソン株式会社 | 液体吐出装置、駆動回路、及び集積回路 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4750010A (en) * | 1987-01-02 | 1988-06-07 | Eastman Kodak Company | Circuit for generating center pulse width modulated waveforms and non-impact printer using same |
US4831395A (en) * | 1987-04-01 | 1989-05-16 | Eastman Kodak Company | Printer apparatus |
US4746941A (en) * | 1987-10-13 | 1988-05-24 | Eastman Kodak Company | Dot printer with token bit selection of data latching |
EP0358376B1 (en) * | 1988-09-07 | 1995-02-22 | Texas Instruments Incorporated | Integrated test circuit |
US5300960A (en) * | 1988-12-27 | 1994-04-05 | Eastman Kodak Company | Dot printer and method for grey level recording and circuit for use in same |
WO1990007753A1 (en) * | 1988-12-27 | 1990-07-12 | Eastman Kodak Company | Resequencing line store device |
US5317344A (en) * | 1989-12-22 | 1994-05-31 | Eastman Kodak Company | Light emitting diode printhead having improved signal distribution apparatus |
US5126759A (en) * | 1990-06-26 | 1992-06-30 | Eastman Kodak Company | Non-impact printer with token bit control of data and current regulation signals |
US5253934A (en) * | 1990-06-26 | 1993-10-19 | Eastman Kodak Company | L.E.D. array printer with extra driver channel |
EP0487715B1 (en) * | 1990-06-26 | 1996-10-16 | Eastman Kodak Company | L.e.d. array printer |
JP2901156B2 (ja) * | 1990-08-31 | 1999-06-07 | 三菱電機株式会社 | 半導体集積回路装置 |
GB9111179D0 (en) * | 1991-05-23 | 1991-07-17 | Motorola Gmbh | An implementation of the ieee 1149.1 boundary-scan architecture |
US5400345A (en) * | 1992-03-06 | 1995-03-21 | Pitney Bowes Inc. | Communications system to boundary-scan logic interface |
US5546406A (en) * | 1992-06-29 | 1996-08-13 | Tandem Computers, Inc. | Cell architecture for built-in self-test of application specific integrated circuits |
US5627842A (en) * | 1993-01-21 | 1997-05-06 | Digital Equipment Corporation | Architecture for system-wide standardized intra-module and inter-module fault testing |
US5459737A (en) * | 1993-07-07 | 1995-10-17 | National Semiconductor Corporation | Test access port controlled built in current monitor for IC devices |
US5513189A (en) * | 1994-05-25 | 1996-04-30 | Tandem Computers, Incorporated | Boundary scan system with improved error reporting using sentinel bit patterns |
US5570375A (en) * | 1995-05-10 | 1996-10-29 | National Science Council Of R.O.C. | IEEE Std. 1149.1 boundary scan circuit capable of built-in self-testing |
US5708773A (en) * | 1995-07-20 | 1998-01-13 | Unisys Corporation | JTAG interface system for communicating with compliant and non-compliant JTAG devices |
-
1995
- 1995-12-28 US US08/581,025 patent/US5859657A/en not_active Expired - Lifetime
-
1996
- 1996-12-03 JP JP35551996A patent/JPH09207383A/ja active Pending
- 1996-12-19 GB GB9626392A patent/GB2308664B/en not_active Expired - Fee Related
- 1996-12-23 DE DE19654135A patent/DE19654135A1/de not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006132994A (ja) * | 2004-11-02 | 2006-05-25 | Nec Electronics Corp | バウンダリスキャン回路内臓lsi |
JP4565626B2 (ja) * | 2004-11-02 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | バウンダリスキャン回路内蔵lsi |
JP2018537793A (ja) * | 2015-12-16 | 2018-12-20 | ナグラビジョン エス アー | ハードウェアインテグリティチェック |
Also Published As
Publication number | Publication date |
---|---|
GB2308664A (en) | 1997-07-02 |
GB2308664B (en) | 2000-11-01 |
DE19654135A1 (de) | 1997-07-03 |
GB2308664A8 (en) | 2000-08-21 |
US5859657A (en) | 1999-01-12 |
GB9626392D0 (en) | 1997-02-05 |
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