CN100407421C - 层叠型半导体存储装置 - Google Patents
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Abstract
本发明提供一种层叠型半导体存储装置,无需复杂的布线和部件,便可提高芯片成品率。该层叠型半导体存储装置由多个半导体芯片层(C1~C4)层叠而成,在各芯片层具有连接在芯片层之间的芯片选择焊盘(CS1、CS2),从而将用于选择各个芯片层的芯片选择信号同时输入至各芯片层。各芯片层具有可对输出信号编程的程序电路(PG1、PG2);根据所述芯片选择信号和所述程序电路的输出信号判断芯片选择的芯片选择判断电路(10)。程序电路具有可写入的非易失性存储单元(122)、(124);与该非易失性存储单元相连接,根据该非易失性存储单元中的记录内容输出不同信号的逻辑电路,且不需要熔丝的熔断工序。
Description
技术领域
本发明涉及一种铁电存储器装置等半导体存储装置,尤其涉及一种在由多个半导体芯片层叠并三维组装,单位面积的存储容量层叠数倍芯片的组件中,可以任意选择各个芯片层的技术。
背景技术
众所周知,为了提高半导体集成电路的集成度,普遍采用层叠多个半导体芯片的技术。为了驱动层叠后的半导体芯片,需要其结构能够实现选择激活哪一个芯片的功能。例如,日本专利特开平5-63138号公报所公开的结构是将层叠在载流子基片上的半导体芯片分别连接导线的一端,再将这些导线的另一端连接在载流子基片上的导电引脚上。
专利文献1:日本专利特开平5-63138号公报
发明内容
上述日本专利特开平5-63138号公报中,层叠的各个芯片需要分别连接各导线和导电引脚,因此需要相当多的配线和部件从而使其结构变得复杂。
为了避免这种缺陷,考虑在各个芯片内设置可以区分其它芯片的结构。但是,为了要区分芯片,又不得不制造不同种类的芯片。此时存在的问题是;如为了制造不同芯片而需要不同的金属掩模,或只要某一芯片而造成成品率的降低,其他芯片剩余,造成其经济性差等。
解决上述现有技术中的问题,本发明的目的在于提供一种既不用将配线和部件复杂化又可以提高芯片的成品率的层叠型半导体存储装置。
为解决上述课题,根据本发明的半导体存储装置,由多个半导体芯片层层叠而成,各芯片层具有连接在芯片层之间的芯片选择焊盘,从而将用于选择各个芯片层的芯片选择信号共同输入至各芯片层;各芯片层包括:程序电路,所述程序电路包括:可写入的非易失性存储单元,和连接至所述非易失性存储单元,并根据该非易失性存储单元的存储内容而输出不同信号的逻辑电路,其中,所述非易失性存储单元可在写入后重写存储内容;芯片选择判定电路,其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择,其中,所述程序电路包括:触发器,具有第一端以及第二端;第一铁电电容器,向所述第一端提供第一电容;第二铁电电容器,向所述第二端提供与所述第一电容不同的第二电容;电压源,向其所述第一端以及所述第二端被提供了所述第一电容以及所述第二电容的所述触发器提供用于驱动所述触发器的驱动电压。
根据向程序电路的存储,可以设定用于选择芯片的地址。因此,无需根据不同层次的芯片制造出不同芯片,从而可以提高芯片成品率。另外,因使用了非易失性存储单元,因此取消了熔丝熔断的步骤。
而且,由于所述非易失性存储单元可在写入后也可重写存储内容,因此,可消除因写入错误而浪费芯片的问题。
由此、通过使用非易失性存储单元可以使结构变得简略化。
在上述半导体存储装置中,各芯片层包括控制电路,用于检测电源起动,控制来自所述触发器的所述第一端或第二端的信号输出。这样,不用另外产生用于起动控制电路的信号也可以实现读取。
在上述半导体存储装置中,优选各芯片层分别具有多个所述芯片选择焊盘以及多个所述程序电路,并具有程序用焊盘,用于接收向所述非易失性存储单元的写入控制信号;各程序电路包括:写入数据接收端,用于接收存储在所述非易失性存储单元的数据;以及写入控制信号接收端,用于从所述程序用焊盘接收所述写入控制信号;多个所述芯片选择焊盘各自连接在多个所述程序电路的所述写入数据接收端上。
如上,向程序电路写入时,通过将来自芯片选择焊盘的信号输入至数据接收端上,从而即使具有多个程序电路,也无需增加写入用外部端子。
在上述半导体存储装置中,优选各芯片层具有控制装置,该控制装置检测来自所述程序用焊盘中的所述写入工作的控制信号,执行向所述非易失性存储单元的写入控制。由此,即使不另外产生用于起动控制电路的信号也可以对程序电路进行写入控制。
上述半导体存储装置中,其中,优选所述芯片选择焊盘,通过与来自所述程序用焊盘的所述控制信号的“与”电路,连接在所述写入数据接收端上。由此,可以防止在非写入时,芯片选择信号输入至写入数据接收端中,从而可以减少功耗。
上述半导体存储装置中,其中,优选各芯片还具有第二芯片选择判定电路;所述程序用焊盘通过与所述第二芯片选择判定电路的“与”电路,连接在所述控制信号接收端上。由此,将芯片层叠组装之后也可以进行程序电路的数据重写。
本发明提供一种电子设备,其特征在于包括了上述半导体存储装置。因此,根据本发明,可以提供廉价的具有低面积、大容量的存储装置的电子设备。
附图说明
图1为根据本发明的第一实施方式的层叠型半导体存储装置的概略立体图;
图2为设置在各芯片中的芯片选择判定电路10的电路图;
图3给出了图2所示的芯片选择判定电路所使用的“异或”电路MOS晶体管构成例的电路图;
图4为图2的选择芯片判定电路中所具有的程序电路的电路图;
图5为图4的程序电路的工作时序波形图;
图6为在本发明第二实施方式的半导体存储装置上设置的各芯片的芯片选择判定电路的电路图;及
图7为根据本发明的实施方式的电子设备的一例个人计算机结构立体图。
具体实施方式
下面,参照附图对本发明的实施方式进行说明。
1.第一实施方式
图1是根据本发明第一实施方式的层叠型半导体存储装置的一例,是三维组装的概略立体图。该半导体存储装置是由相同的4片存储单元阵列芯片C1~C4层叠而成,可以得到4倍于单位面积的存储容量。这些芯片C1~C4相当于本发明的芯片层。
芯片C1~C4上分别形成多个芯片选择焊盘CS1、CS2和1个芯片使能焊盘CE、一个程序用焊盘PE。另外为了简略化,另形成了图1中没有记载的存储动作中所必需的其它焊盘,例如地址和I/O、控制焊盘等。芯片选择焊盘的个数可以根据层叠的芯片数任意地设计。芯片C1~C4中,存储动作以及本发明的芯片选择中必要的全部焊盘通过贯通焊盘的电极,在全部芯片中,分别与对应的焊盘之间电连接,由此可以输入相同信号。即,分别向各芯片的芯片选择焊盘CS1输入芯片选择信号的一部分;向各芯片的芯片选择焊盘CS2输入芯片选择信号的另一部分;向各芯片的芯片使能焊盘CE输入芯片使能信号。另外,在本实施方式中层叠后不使用程序用焊盘PE,因此既可以不用电极线E4连接,也可以接地。
芯片C1~C4中,分别形成了通过图2描述的芯片选择判定电路,在各芯片中,芯片选择判定电路与焊盘CS1、CS2、CE以及PE连接。
虽然上述芯片C1~C4是相同的芯片,但是由于设置了芯片选择焊盘和芯片选择判定电路,因此无需制造用于各芯片层的更改连接的芯片。用于选择芯片的地址在制造一种芯片并检验合格后,可以进行事后编程,因此可以解决特定芯片成品率低或特定芯片不足等问题。
2.芯片选择判定电路
图2是设置在各芯片中的芯片选择判定电路10的电路图。该芯片选择判定电路10是基于输入至芯片选择焊盘CS1、CS2中的芯片选择信号,来判定该芯片是否被选中。
芯片选择判定电路10具有可以将输出信号程序化的程序电路PG1、PG2。程序电路数与芯片选择焊盘CS1、CS2的数目相对应。在程序电路PG1、PG2的输入端,根据各自的焊盘接收的信号分别输入写入数据IN、写入控制信号IE。而连接控制信号RE、读取控制信号OE、存储控制信号PL,分别从芯片上的控制电路CT输入。程序电路PG1、PG2的详细说明在图4中论述。
芯片选择判定电路10还具有“异或”电路EX1、EX2。输入至芯片选择焊盘CS1中的部分芯片选择信号和程序电路PG1的输出OUT被输入至一方的“异或”电路EX1中;同样,输入至芯片选择焊盘CS2中的另外一部分芯片选择信号和程序电路PG2的输出OUT被输入至另一“异或”电路EX2中。然后,“异或”电路EX1、EX2的输出输入至NOR门G1中。进一步,NOR门G1的输出和输入至芯片使能焊盘CE中的芯片使能信号将输入至最后的NAND门G2中。NAND门G2的输出是芯片选择判定电路10的最终输出。
如果芯片选择焊盘CS1和来自程序电路PG1的信号一致时,以及芯片选择焊盘CS2和来自程序电路PG2的信号一致时,“异或”电路EX1、EX2分别输出L逻辑;如果不一致则输出H逻辑。然后,NOR门G1,只有“异或”电路EX1和EX2的输出都是L逻辑的情况下,才输出H逻辑;如果“异或”电路EX1、EX2的输出中任意一个为H逻辑时,则输出L逻辑。因此,只有在芯片选择焊盘CS1、CS2以及来自程序电路PG1、PG2的信号完全一致时,NOR门G1才输出H逻辑。
最终段的NAND门G2,只有在NOR门G1的输出为H逻辑时才输出与芯片使能信号相对应的信号,如果NOR门G1的输出为L逻辑时,无论芯片使能信号为何值,只输出H逻辑。因此,NOR门G1的输出为H逻辑时,即,只有在芯片选择焊盘CS1、CS2接收的信号和来自程序电路PG1、PG2的信号完全一致时,芯片使能信号才能在其芯片上被激活。
在本实施方式中,如果使用两个芯片选择焊盘CS1、CS2时,可以指定2位的芯片选择信号,因此通过将具有两个程序电路PG1、PG2的芯片选择判定电路10设置在各个芯片上,由此可以识别4种芯片选择信号。因此,将4片芯片层叠后,仍能够识别出它们并驱动任意的芯片。
假设,使用n个(n是自然数)芯片选择焊盘CS1~CSn,可以指定n位的芯片选择信号,那么,只要在芯片上形成具有n个程序电路PG1~PGn的芯片选择判定电路即可。此时的芯片选择判定电路将
(1)来自芯片选择焊盘CS1以及程序电路PG1的信号;
(2)来自芯片选择焊盘CS2以及程序电路PG2的信号;
......(n)来自芯片选择焊盘CSn以及程序电路PGn的信号,分别输入至”异或”电路EX1、EX2、......、Exn中。然后将这些输出输入至一个NOR门G1中,由此可以识别n位的芯片选择信号。因此,即使层叠2n片芯片也可以驱动其中任意的芯片。
图3是表示根据芯片选择判定电路中具有的“异或”电路的MOS晶体管的一构成例的电路图。该“异或”电路EXn只有在输入端CSn以及输入端PGnOUT的输入一致时,才在输出端OUT输出L逻辑。具体的说,“异或”电路EXn由第一NOT电路11和传送门12、第二NOT电路13组合而成。
如果在串联的pMOS晶体管以及nMOS晶体管的门极中接收到输入信号CSn,则第一NOT电路11就可以从输出端S1输出CSn的逻辑非。
传送门12,在并列的pMOS晶体管以及nMOS晶体管的栅极中分别接收输入信号CSn以及CSn的非(S1);在源极或漏极接收输入信号PGnOUT。因此,从输出端S2输出CSn的“非”和PGnOUT的逻辑积。
第二NOT电路13,在串联的pMOS晶体管以及nMOS晶体管的栅极接收输入信号PGnOUT,并分别在源极或漏极中的pMOS侧接收输入信号CSn,nMOS侧接收CSn的逻辑非。因此,从输出端S3输出PGnOUT的“非”和CSn的逻辑积。
输出端S2和输出端S3汇合后成为输出OUT。因此,输出OUT在输入端CSn以及输入端PGnOUT的信号不一致时变为H逻辑,一致时成为L逻辑。由此,可以判定芯片选择信号和程序电路输出之间的一致状态。
“异或”电路的具体构成并不限定于上述内容,可以采用其它各类电路结构。
3.程序电路
图4是图2所示的选择芯片判定电路中包括的程序电路的电路图示例。程序电路PGn包括;触发器110、存储部120、放电部130、结合部140、写入部150、输出部160。程序电路PGn在读取存储在作为非易失性存储装置的存储部120中的存储数据后,将该读取的数据写入到触发器110中,从而将该存储数据作为输出信号OUT提供给外部的电路。
触发器110,具有第一反相器112及第二反相器114,和电连接该触发器110与外部的第一端116以及第二端118。第一反相器112和第二反相器114具有各自的输入端和输出端,第一反相器112的输出端电连接到第二反相器114的输入端上,第二反相器114的输出端电连接到第一反相器112的输入端上。而第一反相器112的输入端和第二反相器114的输出端则电连接到第一端116上,第一反相器112的输出端以及第二反相器114的输入端电连接到第二端118上。
存储部120由第一铁电电容器122以及第二铁电电容器124构成。第一铁电电容器122以及第2铁电电容器124分别具有一端及另一端。第一铁电电容器122的一端可以电连接在第一端116上,第二铁电电容器124的一端可以电连接到第二端118上。另外,第一铁电电容器122的另一端以及第二铁电电容器124的另一端电连接在阳极线126上。
因为第一铁电电容器122以及第二铁电电容器124中存储有互补的数据,故第1铁电电容器122以及第2铁电电容器124根据一般介质特性的容量互不相同。因此,当触发器110和存储部120电连接在一起时,第一铁电电容器122提供给第一端116规定容量,而第二铁电电容器124向第二端118提供不同于该规定容量的容量。
放电部130是基于连接控制信号RE的电位,来控制第一铁电电容器122和第二铁电电容器124的一端的电位,从而使该一端的电位与另一端的电位大致相同。具体的说,放电部130使第一铁电电容器122的一端和第二铁电电容器124的一端的电位大致同于阳极线126的电位,由此将第一铁电电容器122和第二铁电电容器124的电压控制在大致为0。
在本例中,放电部130是由n型MOS晶体管132以及134、第三反相器136构成。n型MOS晶体管132以及134的一端接地,另一端则各自电连接在第一铁电电容器122以及第二铁电电容器124上。即,n型MOS晶体管132以及134根据栅极的电位,分别控制是否使第一铁电电容器122以及第二铁电电容器124的一端的电位变为接地电位。另,第三反相器136将提供的连接控制信号RE的逻辑值翻转并提供给n型MOS晶体管132以及134的栅极。
结合部140基于连接控制信号RE的电位,控制是否电连接触发器110和存储部分。即,结合部140控制是否电连接第一铁电电容器122和第一端116、或第二铁电电容器124和第二端118。
在本例中,结合部140由n型MOS晶体管142以及144构成。N型MOS晶体管142源极或漏极中的一方电连接在第一铁电电容器122上,另一方电连接在第一端116上。并且,n型MOS晶体管142根据栅极的电位,控制是否电连接第一铁电电容器122和第一端116。另,n型MOS晶体管144源极或漏极的一方电连接在第二铁电电容器124上,另一方则电连接在第二端118上。并且,n型MOS晶体管144基于栅极电位,控制是否电连接第二铁电电容器124和第二端118。
写入部150根据写入控制信号IE以及写入数据IN的电位,将存储数据写入触发器110。写入部150由第四反相器152和传送门154构成。第四反相器152作为输入接收写入控制信号IE,并将该写入控制信号IE的翻转信号提供给构成传送门154的p型MOS晶体管的栅极。传送门154的一端被提供写入数据IN,另一端电连接到第一端116上。另外,构成传送门154的N型MOS晶体管的栅极被提供写入控制信号IE。即,写入部150根据写入控制信号IE的电位,控制是否将写入数据IN提供给第一端116,由此控制第一端116的电位。因此,可以在触发器110上写入规定的存储数据。
输出部160,基于读取控制信号OE的电位输出表示写入触发器110中的存储数据的输出信号OUT。在例中,输出部160由第五反相器162、传送门164、NAND电路166构成。
第五反相器162作为输入接收读取控制信号OE,然后将该读取控制信号OE的翻转信号供给构成传送门164的p型MOS晶体管的栅极中。传送门164的一端电连接于第二端118,另一端电连接于NAND电路166的输入端子之一。另外,读取控制信号OE被提供给构成传送门164的n型MOS晶体管的栅极。NAND电路166将读取控制信号OE和传送门164另一端电位的“与非”作为输出信号OUT输出。
4.程序电路的动作
图5是表示上述程序电路PGn动作的时序图。在本例子中,各控制信号是表示H逻辑或L逻辑的数字信号。当各控制信号表示H逻辑时,该控制信号的电位与程序电路PGn的驱动电压VCC的电位大致相同。另外,当各控制信号表示L逻辑时,该控制信号的电位是接地电位,即为OV。
4-1.读取动作
参考图5(A)对程序电路PGn中读取输出信号的动作进行说明。在此,在第一铁电电容器122中写入数据“0”,在第二铁电电容器124中写入数据“1”。即,第一铁电电容器122具有基于一般介质特性的电容C0;第二铁电电容器124具有作为基于一般介质特性的且大于电容C0的电容C1。
在初期状态,来自控制电路CT的连接控制信号RE表示H逻辑。因此,n型MOS晶体管142以及144导通,第一端116和第一铁电电容器122、且第二端118和第二铁电电容器124电连接。即,由第一铁电电容器122将电容C0附加到第一端116中,另外,由第二铁电电容器124将电容C1附加到第二端118中。
一旦开始向触发器110提供电源电压,提供给第一反相器112以及第二反相器114的电源电压逐渐上升。而且此时,第一反相器112以及第二反相器114的输入电位为0V,因此,随着电源电压的上升,第一反相器112以及第二反相器114的输出电位也上升。即,第一端116以及第二端118的电位上升。在此,所说的电源电压是使触发器110工作的电源的电压,如驱动电压VCC。
此时,在第一端116中被第一铁电电容器122附加了电容C0,第二端118中被第二铁电电容器124附加大于电容C0的电容C1。即,为了使第一端116以及第二端118的电压上升,需要分别对电容C0以及C1进行充电。在本例中,因为对第二端118比第一端116附加有更大的电容,所以第一端116的电位比第二端118的电位上升得更快。因此,第一端116的电位比第二端118的电位更快到达第一反相器112及第二反相器114的阈值电压Vt。在此,所说的反相器的阈值电压Vt是指该反相器输出的逻辑值发生变化的电压。
当第一端116的电压到达阈值电压时,第一反相器112的输出变为L逻辑。因此,当第一端116的电位到达阈值电压Vt时,第二端118的电位下降到0V。另外,当第二端118的电位下降到0V时,第二反相器114的输出将变为H逻辑。因此,第一端116的电位到达阈值电压时,第一端116的电位变为与电源电压大致相同的电位。由此,触发器110保存使第一端116的电位作为H逻辑,而使第二端118的逻辑值作为L逻辑的存储数据。通过以上的动作,读取存储在存储部120中的存储数据,并且该存储数据保存在触发器110中。
接着,控制电路CT通过将读取控制信号OE变为H逻辑,从而使传送门164导通。由此,NAND电路166输出表示触发器110保存的存储数据的输出信号OUT。即,输出部160因为第二端118的逻辑值为L逻辑,从而将H逻辑作为表示该存储数据的逻辑值输出。另外,在本例中,因为将读取控制信号OE变为H逻辑前的输出信号OUT的逻辑值也是H逻辑,从而输出信号OUT的逻辑值仍维持为H逻辑。通过以上的动作,保存在触发器110中的存储数据作为输出信号OUT从输出部160输出,并输出到“异或”电路EX1或EX2中。由于控制电路CT的动作通过检测到电源ON而开始,所以不用另外产生起动控制电路的信号。
此外,优选在输出部160输出表示该存储数据的输出信号OUT期间,存储部120从触发器110电切断。在本例中,通过控制电路CT将连接控制信号RE变为L逻辑,使n型MOS晶体管142以及144为非导通,从而电切断存储部120和触发器110。另外,连接控制信号RE变为L逻辑时,n型MOS晶体管132以及134导通。因此,由于第一铁电电容器122以及第二铁电电容器124的一端接地,从而其电位变为0V。另外,由于存储控制信号PL也是L逻辑,所以第一铁电电容器122以及第二铁电电容器124另一端的电位也变为0V。因此,第一铁电电容器122以及第二铁电电容器124的电压大致为0V。
这样,程序电路PGn基于存储在铁电电容器122以及124中的数据,可输出不同的信号OUT,因此通过预先将所定的数据存储到铁电电容器中,由此可以输出任意的信号。
4-2.写入动作
下面,参考图5(B)对在层叠前的阶段,使存储部120存储所需要的存储数据得的写入动作进行说明。在以下的例子中,围绕使存储部120存储与已存储在存储部120中的存储数据不同的存储数据的动作,即,在第一铁电电容器122中写入数据“1”,在第二铁电电容器124中写入数据“0”的动作进行说明。
首先,在已电连接存储部120和触发器110的状态(连接控制信号RE为H逻辑的状态)下,将来自程序用焊盘PE的写入控制信号IE变化为H逻辑,从而使传送门154导通。然后,来自芯片选择焊盘CSn的写入数据IN的电位调为0V,随之第一端116的电位也成为0V。由此,第一反相器112的输出成为H逻辑,从而第二端118的电位变为VCC的同时,第二反相器114的输出变为L逻辑。
此时,由于存储控制信号PL的逻辑值为L逻辑,即第二铁电电容器124的另一端的电位是0V,所以第二铁电电容器124的电压为VCC。因此,在第二铁电电容器124中重新写入数据“0”。
接下来,控制电路CT使存储控制信号PL变为H逻辑,即使第一铁电电容器122以及第二铁电电容器124的另一端的电位变为VCC。此时,由于第一铁电电容器122的一端的电位为0V,从而第一铁电电容器122的电压是VCC。因此,在第一铁电电容器122中重新写入数据“1”。另一方面,第二铁电电容器124的电压大致为0V。因此,写入第二铁电电容器124中的数据“0”原状保持。通过以上的动作,按照来自芯片选择焊盘CSn的写入数据IN,在存储部120中重新存储与已保存在触发器110中的存储数据不同的存储数据。由于这些控制电路CT的工作是通过检测出来自程序用焊盘PE的信号而开始的,因而无需另外发生起动控制电路的信号。
在本实施方式中,因为使用非易失性存储单元构成程序电路,故不需要进行为编程而熔断熔丝等步骤,而且,使用了铁电电容器作为非易失性存储单元,因此可重写,即使在误编程的情况下,也可以在层叠前进行重写。另外,对于层叠后的重写,将在第二实施方式中说明。
由图2可知,用于向程序电路PG1、PG2进行写入控制的写入控制信号IE,两者都由程序用焊盘PE提供。另外,向程序电路PG1或PG2写入的写入数据IN是芯片选择焊盘CS1或CS2的信号和程序用焊盘PE的信号的逻辑积。
虽然芯片选择焊盘CS1、CS2是在芯片层叠后输入芯片选择信号的焊盘,但是在此,在向程序电路PG1、PG2写入的阶段中(芯片层叠前)也作为数据输入焊盘使用。因此,可以有效利用焊盘从而将焊盘数降低至最小。
另外,即使在设置了多个程序电路PG1、PG2的情况下,也可通过将程序用焊盘PE连接到这些程序电路PG1、PG2,而只需一个程序用焊盘PE即可解决问题。
而且,在芯片选择焊盘CS1和程序电路的写入数据IN输入端之间设置有与程序用焊盘PE的“与”电路。在本实施方式中,由于程序用焊盘PE在层叠之后将不被使用(维持L逻辑),因而如果取与其的逻辑与,信号不会输入至程序电路PG1、PG2中。因此,即使层叠后,为了选择芯片而使用了芯片选择焊盘CS1、CS2,也可以防止信号输入至程序电路中,从而可以抑制功耗。
另外,程序电路并不限于上述示例的范围,可以采用各种电路结构。
5.程序电路和芯片选择信号之间的关系
下面,对写入各个芯片的程序电路PG1、PG2的数据和芯片选择信号之间的关系进行说明。比如,对于第一片芯片C1,在程序电路PG1以及PG2的第二铁电电容器124中都写入数据“1”;对于第二片芯片C2,在程序电路PG1以及PG2的第二铁电电容器124中分别写入数据“0”以及“1”;对于第三片芯片C3,在程序电路PG1以及PG2的第二铁电电容器124中分别写入数据“1”以及“0”;对于第四片芯片C4,在程序电路PG1以及PG2的第二铁电电容器124中都写入数据“0”。
在如上的4片芯片中,如果选择第一片芯片C1,就向芯片选择焊盘CS1、CS2中都输入H逻辑的芯片选择信号。于是,由于芯片选择信号和程序电路PG1、PG2的输出一致,因此由芯片使能焊盘CE输入的芯片使能信号在第一片芯片C1中激活。而在其它芯片中由于信号不一致,而处于待机状态。
同样,如果选择第二片芯片C2,就向芯片选择焊盘CS1、CS2中分别输入L逻辑、H逻辑的芯片选择信号。由此,芯片选择信号和程序电路PG1、PG2的输出一致,因此芯片使能信号在第二片芯片C2中激活。
同样,如果选择第三片芯片C3,就向芯片选择焊盘CS1、CS2中分别输入H逻辑、L逻辑的芯片选择信号。由此,芯片选择信号和程序电路PG1、PG2的输出一致,因此芯片使能信号在第三片芯片C3中激活。
同样,如果选择第四片芯片C4,就向芯片选择焊盘CS1、CS2中都输入L逻辑的芯片选择信号。由此,芯片选择信号和程序电路PG1、PG2的输出一致,因此芯片使能信号在第四片芯片C4中激活。
再有,如果芯片使能信号为L逻辑时,该信号被输入至芯片选择判定电路10的NAND门G2中,因此不管芯片选择信号如何,全部的芯片都成为待机状态。
如上,通过层叠具有四个种类的存储模式的芯片C1~C4,从而可以识别出各个芯片。任意将某一个存储模式配置在第几片的芯片上。但是,如果层叠同一存储模式,则无法特定芯片。
但是,如果采用所述四个存储模式中的三个,只将这三片芯片层叠时,与该三个存储模式对应的芯片选择信号只有三个。因此,与哪个芯片也不对应的芯片选择信号,就意味着全芯片为备用状态。由此,只层叠三片的芯片时,就无需上述的芯片使能信号,而且也无需各芯片的芯片使能焊盘CE和芯片选择判定电路10的最终阶段的NAND门G2。用这种方法,而不需要芯片使能焊盘CE时,就能够以相当于一个芯片的焊盘数n(n是2或2以上的整数)个,层叠最多(2n-1)片的芯片,并可以驱动各个芯片。
6.第二实施方式
图6是,在本发明第二实施方式的半导体存储装置的各芯片中设置的芯片选择判定电路的电路图。该半导体存储装置,即使在将芯片层叠并共用各焊盘之后,也可以更改程序电路PG1、PG2的数据。具体的说,图6中芯片选择判定复合电路20是在相当于图2所示的芯片选择判定电路10的第一芯片选择判定电路21的程序用焊盘PE后段中,成设置了与第二芯片选择判定电路22的AND门G4的复合电路。焊盘中也增加了芯片选择焊盘PRO1、PRO2以及程序用焊盘PROE。
根据此构成,当在芯片选择焊盘PR01、PR02上增加对应于第二芯片选择判定电路22的程序电路PG1’、PG2’的芯片选择信号时,被选择的芯片的第二芯片选择判定电路22的NOR门G3将输出H逻辑。通过取其和程序用焊盘PE输入的逻辑积,可以在层叠后特定目标芯片。因此,在这种状态下,可以将所希望的信号提供给芯片选择焊盘CS1、CS2,由此可以重写程序电路PG1、PG2。
由于除了重写程序电路PG1、PG2之外,在平常工作时只参考程序电路PG1、PG2的数据,因此不使用第二芯片选择判定电路22。也不使用芯片选择焊盘PR01、PR02、程序用焊盘PROE、程序用焊盘PE,因此优选予先固定成L逻辑。
另外,在组装前进行写入时,首先用芯片选择焊盘PR01、PR02、程序用焊盘PROE进行程序电路PG1、PG2的写入。然后,若将程序化的值输入至芯片选择焊盘PR01、PR02中,使得向程序用焊盘PE的输入有效,便可以对程序电路PG1、PG2进行写入。
根据本实施方式,可以在层叠之后进行程序电路PG1、PG2的重写,比如,当不同芯片号使用的频度不同时,可以在使用一定时间后将芯片号互换,从而可以延长半导体存储装置的寿命。如果,万一将PG1以及PG2的数据与其他的芯片同一层叠组装时,也可以事后修正PG1、PG2。
7.关于电子设备的例子
图7时作为根据本发明的一个实施方式的电子设备的一例子而列举的个人计算机1000的结构立体图。在图7中,个人计算机1000包括显示面板1002和具有键盘1004的主机部分1006等。作为该个人计算机1000的主机1006的存储介质,特别是非易失性存储器利用了本发明的层叠型半导体存储装置。因此,可以实现以低廉的价格提供具有小面积大容量存储装置的电子设备。
另外,本发明的电子设备并不仅限于此,还可以适用于IC卡、便携式信息设备、家庭用电器产品等具有铁电存储装置的所有电子设备。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
符号说明
C1~C4:芯片(芯片层) CS1、CS2:芯片选择焊盘
CE:芯片使能焊盘 10、21、22:芯片选择判定电路
PG1、PG2:程序电路 EX1、EX2:“异或”电路
G1:NOR门 G2:NAND门
110:触发器 122:第一铁电电容器
124:第二铁电电容器 CT:控制电路
PE:程序用焊盘 IN:写入数据
IE:写入控制信号
Claims (11)
1.一种半导体存储装置,由多个半导体芯片层层叠而成,各芯片层具有连接在芯片层之间的芯片选择焊盘,从而将用于选择各个芯片层的芯片选择信号共同输入至各芯片层;其中,
各芯片层包括:
程序电路,所述程序电路包括可写入的非易失性存储单元,和连接至所述非易失性存储单元,并根据该非易失性存储单元的存储内容而输出不同信号的逻辑电路,其中,所述非易失性存储单元在写入后可以重写存储内容;
芯片选择判定电路,其根据所述芯片选择信号和所述程序电路的输出信号判定芯片选择,
其中,所述程序电路包括:
触发器,具有第一端以及第二端;
第一铁电电容器,向所述第一端提供第一电容;
第二铁电电容器,向所述第二端提供与所述第一电容不同的第二电容;
电压源,向其所述第一端以及所述第二端被提供了所述第一电容以及所述第二电容的所述触发器提供用于驱动所述触发器的驱动电压。
2.根据权利要求1所述的半导体存储装置,其中,各芯片层包括控制电路,用于检测电源启动,控制来自所述触发器的所述第一端或第二端的信号输出。
3.根据权利要求1或2所述的半导体存储装置,其中,各芯片层分别具有多个所述芯片选择焊盘以及多个所述程序电路,还具有程序用焊盘,用于接收对所述非易失性存储单元的写入控制信号;
各程序电路包括:写入数据接收端,用于接收要存储在所述非易失性存储单元的数据;以及写入控制信号接收端,用于从所述程序用焊盘接收所述写入控制信号;
多个所述芯片选择焊盘各自连接在多个所述程序电路的所述写入数据接收端上。
4.根据权利要求3所述的半导体存储装置,各芯片层具备控制装置,该控制装置检测来自所述程序用焊盘的所述写入控制信号,执行向所述非易失性存储单元的写入控制。
5.根据权利要求3所述的半导体存储装置,其中,所述芯片选择焊盘,通过与所述程序用焊盘输出的所述控制信号的“与”电路,连接在所述写入数据接收端上。
6.根据权利要求4所述的半导体存储装置,其中,所述芯片选择焊盘,通过与所述程序用焊盘输出的所述控制信号的“与”电路,连接在所述写入数据接收端上。
7.根据权利要求3所述的半导体存储装置,其中,各芯片还具有第二芯片选择判定电路;
所述程序用焊盘,通过与所述第二芯片选择判定电路的“与”电路连接在所述写入控制信号接收端上。
8.根据权利要求4所述的半导体存储装置,其中,各芯片还具有第二芯片选择判定电路;
所述程序用焊盘,通过与所述第二芯片选择判定电路的“与”电路连接在所述写入控制信号接收端上。
9.根据权利要求5所述的半导体存储装置,其中,各芯片还具有第二芯片选择判定电路;
所述程序用焊盘,通过与所述第二芯片选择判定电路的“与”电路连接在所述写入控制信号接收端上。
10.根据权利要求6所述的半导体存储装置,其中,各芯片还具有第二芯片选择判定电路;
所述程序用焊盘,通过与所述第二芯片选择判定电路的“与”电路连接在所述写入控制信号接收端上。
11.一种电子设备,其特征在于包括了权利要求1至10中任意一项所述的半导体存储装置。
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CN101630337B (zh) * | 2009-07-28 | 2011-03-23 | 浪潮电子信息产业股份有限公司 | 一种提高芯片成品率的实现方法 |
US8698321B2 (en) * | 2009-10-07 | 2014-04-15 | Qualcomm Incorporated | Vertically stackable dies having chip identifier structures |
TWI699761B (zh) * | 2015-03-04 | 2020-07-21 | 日商東芝記憶體股份有限公司 | 半導體裝置 |
KR102339780B1 (ko) * | 2015-10-29 | 2021-12-15 | 삼성전자주식회사 | 칩 아이디(id) 발생 회로를 갖는 반도체 장치 |
WO2022000486A1 (en) * | 2020-07-03 | 2022-01-06 | Yangtze Memory Technologies Co., Ltd. | Method for reading and writing memory cells in three-dimensional feram |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563138A (ja) * | 1991-04-18 | 1993-03-12 | Hitachi Ltd | 半導体集積回路装置 |
CN1389873A (zh) * | 2001-05-31 | 2003-01-08 | 精工电子有限公司 | 半导体存储器 |
US20030102495A1 (en) * | 2001-12-05 | 2003-06-05 | Huppenthal Jon M. | Reconfigurable processor module comprising hybrid stacked integrated circuit die elements |
JP2003163326A (ja) * | 2001-11-28 | 2003-06-06 | Taiyo Yuden Co Ltd | 半導体チップ並びに積層半導体電子部品及びその製造方法 |
JP2003282815A (ja) * | 2002-03-20 | 2003-10-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6355976B1 (en) * | 1992-05-14 | 2002-03-12 | Reveo, Inc | Three-dimensional packaging technology for multi-layered integrated circuits |
US5561622A (en) * | 1993-09-13 | 1996-10-01 | International Business Machines Corporation | Integrated memory cube structure |
NO308149B1 (no) * | 1998-06-02 | 2000-07-31 | Thin Film Electronics Asa | Skalerbar, integrert databehandlingsinnretning |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563138A (ja) * | 1991-04-18 | 1993-03-12 | Hitachi Ltd | 半導体集積回路装置 |
CN1389873A (zh) * | 2001-05-31 | 2003-01-08 | 精工电子有限公司 | 半导体存储器 |
JP2003163326A (ja) * | 2001-11-28 | 2003-06-06 | Taiyo Yuden Co Ltd | 半導体チップ並びに積層半導体電子部品及びその製造方法 |
US20030102495A1 (en) * | 2001-12-05 | 2003-06-05 | Huppenthal Jon M. | Reconfigurable processor module comprising hybrid stacked integrated circuit die elements |
JP2003282815A (ja) * | 2002-03-20 | 2003-10-03 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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