JP2003163310A - 高周波半導体装置 - Google Patents

高周波半導体装置

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Abstract

(57)【要約】 【課題】 高周波半導体装置に関し、接地電極と高周波
半導体チップに設けた配線とによって構成される高周波
伝送路の特性インピーダンスのバラツキを低減する。 【解決手段】 高周波半導体チップ２の表面側に設けら
れた活性領域上に接地電位に接続される被覆電極８を設
け、高周波半導体チップ２の裏面側に設けられた裏面配
線３との間で、被覆電極８を高周波的な接地面とする高
周波伝送路を構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は高周波半導体装置に
関するものであり、例えば、ＨＥＭＴ（高電子移動度ト
ランジスタ）等を含む高周波半導体装置におけるチップ
上の配線と接地電位とで構成される高周波伝送路の特性
インピーダンスのバラツキを低減するための構造に特徴
のある高周波半導体装置に関するものである。
【０００２】
【従来の技術】従来、ＨＥＭＴ等を含むＧａＡｓからな
る高周波半導体装置を配線基板に実装する際に、配線層
を設けた面を下向きにしてフェイスダウンボンディング
するフェイスダウン実装が知られている。
【０００３】ここで、図６を参照して、従来のフェイス
ダウン実装を説明する。 図６参照 図６は、従来のフェイスダウン実装構造を示す概略的断
面図であり、高周波半導体チップ９１に形成した配線９
２を覆うように保護膜９３を設けるとともに、周辺部に
入力側パッド９４及び出力側パッド９５を設け、この配
線９２を設けた側が下になるように接地電極９７、入力
側パッド９８、及び、出力側パッド９９を形成した配線
基板９６と対向させ、入力側パッド同士及び出力側パッ
ド同士をバンプ１００で接続するように位置合わせした
のち、加熱処理することによってフェイスダウンボンデ
ィングを行う。
【０００４】この様なフェイスダウン実装においては、
ボンディングワイヤが不要になるため電極の引き出しを
短くすることができ、また、高周波半導体チップの発熱
部分である活性領域が配線基板９６側に位置しているの
で、配線基板を介した放熱を容易に行うことができると
いう利点がある。
【０００５】この様な高周波半導体チップのフェイスダ
ウン実装においては、高周波半導体チップと対向する実
装基板９６の表面は接地電位となった接地電極９７が設
けられており、この接地電極９７と高周波半導体チップ
９１に設けた配線９２とによって高周波伝送路が構成さ
れ、高周波半導体チップ９１における信号の出入力の高
速伝送を実現している。
【０００６】図７参照 図７は、従来の配線基板の表面配線パターンの一例を示
す図であり、例えば、配線基板１０１の一端に入力側パ
ッド１０３が設けられるとともに、他端に複数の出力側
パッド１０４〜１０６が設けられ、中央部にほぼベタパ
ターンの接地電極１０２が設けられており、この接地電
極１０２と高周波半導体チップに設けた配線によってＭ
ＳＬ（マイクロストリップライン）型の高周波伝送路が
構成される。なお、電源接続用の電源パッド１０７，１
０８は、適当な箇所に設けられている。
【０００７】
【発明が解決しようとする課題】しかし、この様なフェ
イスダウン実装においては、接続バンプの大きさが不均
一であったり、或いは、配線基板の平坦性が悪い場合、
高周波半導体チップに設けた配線と配線基板との距離、
即ち、配線と接地電極との間隔が一定でなくなり、特性
インピーダンスがバラツクという問題がある。
【０００８】したがって、本発明は、接地電極と高周波
半導体チップに設けた配線とによって構成される高周波
伝送路の特性インピーダンスのバラツキを低減すること
を目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、図１を参照して本発明における課題
を解決するための手段を説明する。 図１参照 （１）上述の課題を解決するために、本発明は、高周波
半導体装置において、高周波半導体チップ２の表面側に
設けられた活性領域と、活性領域上に設けられ接地電位
に接続される被覆電極８と、高周波半導体チップ２の裏
面側に設けられ、被覆電極８を高周波的な接地面として
高周波伝送路を構成する裏面配線３を備えたことを特徴
とする。
【００１０】この様に、活性領域上に被覆電極８を設け
ることによって、即ち、半導体プロセスを用いて接地電
位となる被覆電極８を設けることによって、配線との間
の間隔を実装状態によらず一定にすることができる。な
お、被覆電極８はロウ材１０を介して接地電極９と電気
的に接続されて接地電位となる。
【００１１】この場合、活性領域と被覆電極８との間
は、半導体プロセスで形成された保護膜７を設けること
になるが、この保護膜７を厚く成膜することは困難であ
るので、被覆電極８と配線との間隔が狭いと静電容量が
大きくなり、所定のインピーダンス、例えば、５０Ωを
得るためには、配線幅を狭くする必要があり、そうする
と、配線を通過する電力量が小さくなってしまう。
【００１２】そこで、裏面配線３を利用して高周波伝送
路を構成することによって、裏面配線３と被覆電極８と
は高周波半導体チップ２を介して容量結合することにな
り、その間隔は広くなるので静電容量を小さくすること
ができ、その結果、所定の特性インピーダンスに必要は
配線幅を広くすることができる。
【００１３】（２）また、本発明は、上記（１）におい
て、高周波半導体チップ２の表面側に設けられ、被覆電
極８を高周波的な接地面として高周波伝送路を構成する
表面配線５を備えたことを特徴とする。
【００１４】この様に、表面側に設けた配線を利用して
高周波伝送路を構成しても良く、配線の設計自由度を高
めることができる。
【００１５】（３）また、本発明は、上記（２）におい
て、裏面配線３或いは表面配線５の少なくとも一方の少
なくとも一部がインダクタ素子を構成することを特徴と
する。
【００１６】この様に、裏面配線３或いは表面配線５の
少なくとも一方の少なくとも一部を利用して、段間或い
は入出力間のインピーダンス整合や、バイアス部のフィ
ルタとなるインダクタンス素子等の受動素子用導電体パ
ターン６を形成しても良い。
【００１７】（４）また、本発明は、上記（３）におい
て、インダクタ素子が、スパイラル形状或いはメアンダ
形状のインダクタ素子のいずれかであることを特徴とす
る。
【００１８】この様に、裏面配線３或いは表面配線５の
少なくとも一方の少なくとも一部を利用して、段間或い
は入出力間のインピーダンス整合や、バイアス部のフィ
ルタとなるインダクタンス素子、特に、スパイラル形状
或いはメアンダ形状のインダクタ素子を形成しても良
い。
【００１９】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、被覆電極８を、保護膜７を
介して設けたことを特徴とする。
【００２０】この様に、被覆電極８を保護膜７を介して
設けることによって、高周波半導体チップ２の表面と被
覆電極８との間隔は、保護膜７の厚さで決定されるた
め、間隔が実装状態によらず一定になる。
【００２１】（６）また、本発明は、上記（５）におい
て、高周波半導体チップ２の表面側或いは裏面側の少な
くとも一方に容量電極を設け、この容量電極が被覆電極
８との間で容量素子を構成することを特徴とする。
【００２２】この様に、裏面配線３或いは表面配線５の
少なくとも一方の少なくとも一部を利用して形成した容
量電極と、被覆電極８との間で段間或いは入出力間のイ
ンピーダンス整合や、バイアス部のフィルタとなる容量
素子を形成しても良く、容量電極のパターニングだけで
良いので、容量素子の形成が容易になる。
【００２３】（７）また、本発明は、上記（５）または
（６）において、保護膜７が、窒化シリコンからなるこ
とを特徴とする。
【００２４】この様に、保護膜７を誘電率の大きな窒化
シリコンで構成することによって、小さな面積の容量電
極によって大きな容量を得ることができる。
【００２５】（８）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、高周波半導体チップ２の裏
面側に、高周波半導体チップ２内の電位を引き出す裏面
電極４を設けたことを特徴とする。
【００２６】（９）また、本発明は、上記（８）におい
て裏面電極４が、ワイヤボンディングパッドであること
を特徴とする。
【００２７】（１０）また、本発明は、上記（８）にお
いて、裏面電極４が、他の半導体チップを実装するため
のバンプ用接続パッドであることを特徴とする。
【００２８】この様に、高周波半導体チップ２の裏面側
に、高周波半導体チップ２内の電位を引き出すとともに
ワイヤボンディングパッド或いは他の半導体チップを実
装するためのバンプ用接続パッドとなる裏面電極４を設
けても良い。
【００２９】（１１）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、高周波半導体チップ２の表
面側の被覆電極８の存在しない領域に、高周波半導体チ
ップ２内の電位を引き出す表面電極を設けたことを特徴
とする。
【００３０】（１２）また、本発明は、上記（１１）に
おいて、表面電極が、接続バンプと接続するバンプ用接
続パッドであることを特徴とする。
【００３１】この様に、高周波半導体チップ２の表面側
に、高周波半導体チップ２内の電位を引き出すとともに
バンプ用接続パッドとなる表面電極を設けても良い。
【００３２】（１３）また、本発明は、上記（１）乃至
（１２）において、高周波半導体チップ２の被覆電極８
が設けられた面が実装面であることを特徴とする。
【００３３】この様に、被覆電極８を設けた場合には、
被覆電極８が設けられた面を実装面とすることによっ
て、ワイヤボンディングが不要なフェイスダウンボンデ
ィングとすることができる。
【００３４】（１４）また、本発明は、上記（１３）に
おいて、高周波半導体チップ２が、配線基板からなる実
装基板１に実装されることを特徴とする。
【００３５】（１５）また、本発明は、上記（１３）に
おいて、高周波半導体チップ２が、半導体チップからな
る実装基板１に実装されることを特徴とする。
【００３６】この場合、高周波半導体チップ２は、配線
基板上に実装しても良いし、或いは、他の半導体チップ
に実装しても良い。この場合の他の半導体チップは、能
動領域を備えた半導体チップでも良いし、単なる実装基
板としても半導体チップでも良い。
【００３７】（１６）また、本発明は、高周波半導体装
置において、半導体チップの表面側に設けられた活性領
域と、活性領域上に設けられ接地電位に接続される被覆
電極８と、高周波半導体チップ２の裏面側に設けられ、
被覆電極８を高周波的な接地面とする裏面側受動素子と
を備えることを特徴とする。
【００３８】この様に、高周波半導体チップ２の裏面側
に、被覆電極８を高周波的な接地面とする裏面側受動素
子を設けても良く、それによって、受動素子に対して接
地面の安定化が図られる。
【００３９】（１７）また、本発明は、上記（１６）に
おいて、活性領域と裏面側受動素子とが平面的にオーバ
ーラップしないように配置することを特徴とする。
【００４０】この様に、活性領域と裏面側受動素子とが
平面的にオーバーラップしないように配置することによ
って、相互の電気的干渉による悪影響を防止することが
できる。
【００４１】
【発明の実施の形態】ここで、図２を参照して、本発明
の第１の実施の形態の高周波半導体装置の実装構造を説
明する。 図２参照 図２は、本発明の第１の実施の形態の高周波半導体装置
の実装構造の概略的断面図であり、高周波半導体チップ
側の構成としては、例えば、ＧａＡｓ基板２１上に、Ｈ
ＥＭＴ等の能動素子を形成するエピタキシャル層２２を
形成し、所定の素子を形成したのち、層間絶縁膜（図示
を省略）を介して、表面配線２３や容量電極２４等を形
成する。
【００４２】次いで、表面配線２３及び容量電極２４を
含む表面側にＳｉＮ膜を堆積させて保護膜２５としたの
ち、保護膜２５上にＡｕ等を蒸着して、被覆電極２６と
する。
【００４３】一方、裏面側に、裏面配線２７と、高周波
半導体チップ内に信号を入力する裏面入力側パッド２８
及び高周波半導体チップ内の電位を引き出す裏面出力側
パッド２９となる裏面電極を形成する。なお、裏面配線
２７、裏面入力側パッド２８、或いは、裏面出力側パッ
ド２９は、ビア（図示を省略）を介して表面側の能動素
子或いは表面配線２３等と接続されている。
【００４４】この場合、表面電極２３の少なくとも一部
は高周波伝送路として機能しないバイアス回路等を構成
するものであるが、表面配線２３の一部は、被覆電極２
６とＭＳＬ型の高周波伝送路を構成しても良い。また、
容量電極２４と被覆電極２６とによって、容量素子が形
成される。一方、裏面配線２７は、被覆電極２６とＭＳ
Ｌ型の高周波伝送路を構成する。
【００４５】なお、図示を省略しているが、必要に応じ
て、この高周波半導体チップの表面側或いは裏面側に、
容量素子とともに、段間や入出力のインピーダンス整合
を取ったり、或いは、バイアス部のフィルタとなるイン
ダクタ素子、例えば、スパイラルインダクタンス素子或
いはメアンダインダクタンス素子を形成しても良いもの
である。
【００４６】この様な構成の高周波半導体チップの被覆
電極２６をＡｇペースト等のロウ材１５を用いて、配線
基板１１の中央側に設けたベタパターンの接地電極１４
に接続して、被覆電極２６を接地電位とする。
【００４７】また、配線基板１１に設けた入力側パッド
１２と裏面入力側パッド２８とを、配線基板１１に設け
た出力側パッド１３と裏面出力側パッド２９とを夫々ボ
ンディングワイヤ３０で接続することによって、フェイ
スダウン実装構造が完成する。
【００４８】この様に、本発明の第１の実施の形態にお
いては、被覆電極２６と高周波半導体チップの表面との
間の間隔は、半導体プロセスによって成膜された保護膜
２５の厚さとなるので、実装状態に依存せず一定の間隔
とすることができる。
【００４９】また、高周波伝送路の少なくとも主要部
は、高周波半導体チップの裏面に形成された裏面配線２
７との間に形成されるので、高周波半導体チップを介し
ての容量結合となり、それによって、静電容量は小さく
なるので、裏面配線２７の配線幅を広くして、電流容量
を大きくすることができる。
【００５０】また、保護膜２５として誘電率の高いＳｉ
Ｎ膜を用いているので、容量電極２の面積を小さくして
も大きな容量を形成することができる。
【００５１】次に、図３を参照して、本発明の第２の実
施の形態の高周波半導体装置の実装構造を説明する。 図３参照 図３は、本発明の第２の実施の形態の高周波半導体装置
の実装構造の概略的断面図であり、上記第１の実施の形
態における高周波半導体チップ内の電位を引き出す裏面
電極を表面側に設けて入力側パッド３１及び出力側パッ
ド３２とするとともに、配線基板１１に設けた入力側パ
ッド１６と出力側パッド１７との間をバンプによって接
続したものであり、高周波半導体チップの基本的構成自
体は上記の第１の実施の形態の高周波半導体チップと同
様である。
【００５２】なお、この場合、保護膜２５が存在しない
領域にも被覆電極２６が延在しており、この被覆電極２
６の延在部と裏面配線２７との間でも高周波伝送路が形
成される。この場合、誘電体膜厚が小さくなるので、同
じインピーダンスを取るのに伝送線路幅を小さくするこ
とができる。
【００５３】本発明の第２の実施の形態においては、ワ
イヤボンディングを用いることなく、完全にフェイスダ
ウンボンディングによって実装しているので、電極の引
き出しを短くすることができる。
【００５４】次に、図４及び図５を参照して、本発明の
第３の実施の形態の高周波半導体装置の実装構造を説明
する。なお、図４は本発明の第３の実施の形態の実装構
造の概略的断面図であり、また、図５は図４に示した本
発明の第３の実施の形態の実装構造の概略的平面図であ
る。 図４及び図５参照 まず、裏面に形成した接地電極４１と、ビア４２を介し
て接地電極４１と接続する表面側に設けられた複数の接
地用パッド４３、及び、両端に入力側パッド４４及び出
力側パッド４５を設けた配線基板４０上に、半導体チッ
プ５０をバンプ４６を用いて実装する。
【００５５】この半導体チップ５０の裏面には、接地電
極５１、裏面入力側パッド５２、及び、裏面出力側パッ
ド５３が形成されており、上述のバンプ４６を介して接
地用パッド、入力側パッド４４、及び、出力側パッド４
５と電気的に接続されている。
【００５６】また、この半導体チップ５０の表面側に
は、図５に示すように、ＦＥＴ等を設けた能動領域５７
の他、接地電極８１〜８３、ＦＥＴ等の入出力部となる
コンタクト領域８４，８５、このコンタクト領域８４，
８５と部分的にコンタクトする内部入力パッド５９、表
面側出力パッド５６が形成されるとともに、反対側に
は、表面側入力パッド５５及び内部出力パッド５８が形
成され、さらに、必要に応じて容量素子８６，８７等が
形成されている。なお、図示を簡単にするためにコンタ
クト領域８４，８５を矩形で示しているが、実際には、
各種の能動素子の外部引き出し端子が互いに電気的に独
立に形成されているものである。
【００５７】この様な半導体チップを実装基板と見なし
て、上記の第２の実施の形態において説明した被覆電極
６４を有する高周波半導体チップ６０，７０をバンプ６
７，７４を用いてフェイスダウン実装する。なお、図に
おいては、高周波伝送路を構成する裏面配線については
図示を省略している。
【００５８】なお、この場合の高周波半導体チップ６
０，７０の構成は単なる一例であり、高周波半導体チッ
プ６０の裏面側には、表面側に設けた活性領域と平面的
にオーバーラップしないようにスパイラルインダクタ素
子６１が形成され、半導体チップ５０に設けた接地電極
８１と対向するように配置されている。
【００５９】また、高周波半導体チップ７０の裏面側に
は、表面側に設けた活性領域と平面的にオーバーラップ
しないようにメアンダインダクタ素子７１が形成され、
半導体チップ５０に設けた接地電極８２と対向するよう
に配置されている。
【００６０】この第３の実施の形態の構成によって、特
性インピーダンスのバラツキの小さな高周波伝送路を備
えたマルチチップ実装構造を実現することができる。
【００６１】以上、本発明の各実施の形態を説明してき
たが、本発明は上記の各実施の形態で説明した構成・条
件に限られるものではなく、各種の変更が可能である。
例えば、上記の各実施の形態においては、高周波半導体
チップをＧａＡｓ基板上に形成した高周波半導体チップ
として説明しているが、ＧａＡｓ基板に限られるもので
はなく、ＩｎＰ基板等の他のIII-Ｖ族化合物半導体基板
を用いた高周波半導体チップを用いても良いことは言う
までもない。
【００６２】また、上記の各実施の形態においては、Ｈ
ＥＭＴ等の通常のデバイスからなる高周波半導体チップ
として説明してるが、半導体レーザやアバラッシェフォ
トダイオード等の高周波領域で使用する光デバイスを組
み込んだ高周波半導体チップを用いても良い。さらに
は、能動素子を有していない単なる実装基板としても半
導体チップを用いても良いものである。
【００６３】また、上記の各実施の形態においては、容
量素子の容量を大きくするために、保護膜としてＳｉＮ
膜を用いているが、必ずしも、ＳｉＮ膜に限られるもの
ではなく、ＳｉＯ2 膜等の他の半導体成膜プロセスで形
成できる絶縁膜を用いても良いものである。
【００６４】また、上記の第３の実施の形態において
は、最上段の半導体チップのみ高周波半導体チップとし
ているが、中間の半導体チップも被覆電極を設けた高周
波半導体チップとしても良く、その場合には、中間の半
導体チップをフェイスダウン実装するとともに、中間の
半導体チップの裏面に設けた裏面電極を利用して上段の
高周波半導体チップをフェイスダウン実装しても良いも
のである。
【００６５】さらには、中間の半導体チップのみを被覆
電極を設けた高周波半導体チップとし、中間の半導体チ
ップをフェイスダウン実装するとともに、中間の半導体
チップの裏面に設けた裏面電極を利用して上段の被覆電
極を有さない半導体チップをフェイスダウン実装しても
良いものである。
【００６６】また、この様なマルチチップ実装構造は２
段実装構造に限られるものではなく、３段以上の多段実
装構造としても良いものである。
【００６７】
【発明の効果】本発明によれば、高周波半導体チップの
表面側に設けた被覆電極と裏面側に設けた裏面配線とに
よって高周波伝送路を構成しているので、静電容量が小
さく、且つ、実装状態に依存せず特性インピーダンスの
バラツキの小さな高周波半導体装置を実現することがで
きる。
【図面の簡単な説明】
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の実装構造の概略的
断面図である。
【図３】本発明の第２の実施の形態の実装構造の概略的
断面図である。
【図４】本発明の第３の実施の形態の実装構造の概略的
断面図である。
【図５】本発明の第３の実施の形態の実装構造の概略的
平面図である。
【図６】従来のフェイスダウン実装構造の概略的断面図
である。
【図７】従来の配線基板の表面配線パターンの一例の説
明図である。
【符号の説明】
１ 実装基板 ２ 高周波半導体チップ ３ 裏面配線 ４ 裏面電極 ５ 表面配線 ６ 受動素子用導電体パターン ７ 保護膜 ８ 被覆電極 ９ 接地電極 １０ ロウ材 １１ 配線基板 １２ 入力側パッド １３ 出力側パッド １４ 接地電極 １５ ロウ材 １６ 入力側配線 １７ 出力側配線 ２１ ＧａＡｓ基板 ２２ エピタキシャル層 ２３ 表面配線 ２４ 容量電極 ２５ 保護膜 ２６ 被覆電極 ２７ 裏面配線 ２８ 裏面入力側パッド ２９ 裏面出力側パッド ３０ ボンディングワイヤ ３１ 入力側パッド ３２ 出力側パッド ３３ バンプ ４０ 配線基板 ４１ 接地電極 ４２ ビア ４３ 接地用パッド ４４ 入力側パッド ４５ 出力側パッド ４６ バンプ ５０ 半導体チップ ５１ 接地電極 ５２ 裏面入力側パッド ５３ 裏面出力側パッド ５４ ビア ５５ 表面側入力パッド ５６ 表面側出力パッド ５７ 能動領域 ５８ 内部出力パッド ５９ 内部入力パッド ６０ 高周波半導体チップ ６１ スパイラルインダクタ素子 ６２ 容量電極 ６３ 保護膜 ６４ 被覆電極 ６５ 入力側パッド ６６ 出力側パッド ６７ バンプ ７０ 高周波半導体チップ ７１ メアンダインダクタ素子 ７２ 入力側パッド ７３ 出力側パッド ７４ バンプ ７５ 容量電極 ８１ 接地電極 ８２ 接地電極 ８３ 接地電極 ８４ コンタクト領域 ８５ コンタクト領域 ８６ 容量素子 ８７ 容量素子 ９１ 高周波半導体チップ ９２ 配線 ９３ 保護膜 ９４ 入力側パッド ９５ 出力側パッド ９６ 配線基板 ９７ 接地電極 ９８ 入力側パッド ９９ 出力側パッド １００ バンプ １０１ 配線基板 １０２ 接地電極 １０３ 入力側パッド １０４ 出力側パッド １０５ 出力側パッド １０６ 出力側パッド １０７ 電源パッド １０８ 電源パッド
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１４年１１月２５日（２００２．１１．
２５）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項１１
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】この場合、活性領域と被覆電極８との間
は、半導体プロセスで形成された保護膜７を設けること
になるが、この保護膜７を厚く成膜することは困難であ
るので、被覆電極８と表面配線５との間隔が狭いと静電
容量が大きくなり、所定のインピーダンス、例えば、５
０Ωを得るためには、配線幅を狭くする必要があり、そ
うすると、配線を通過する電力量が小さくなってしま
う。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】（８）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、高周波半導体チップ２の裏
面側に、高周波半導体チップ２に対する入出力裏面電極
４を設けたことを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】（１１）また、本発明は、上記（１）乃至
（７）のいずれかにおいて、高周波半導体チップ２の表
面側の被覆電極８の存在しない領域に、高周波半導体チ
ップ２に対する入出力表面電極を設けたことを特徴とす
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】この様に、高周波半導体チップ２の表面側
に、高周波半導体チップ２に対する入出力用であるとと
もにバンプ用接続パッドとなる表面電極を設けても良
い。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正内容】
【００３６】この場合、高周波半導体チップ２は、配線
基板上に実装しても良いし、或いは、他の半導体チップ
に実装しても良い。この場合の他の半導体チップは、能
動領域を備えた半導体チップでも良いし、単なる実装基
板としての半導体チップでも良い。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/778 29/812 Ｆターム(参考） 5F038 BE07 EZ20 5F044 LL01 QQ02 QQ07 5F102 FA10 GA15 GA16 GB01 GC01 GD01 GJ05 GJ06 GQ01 GV03 GV07 GV08

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 高周波半導体チップの表面側に設けられ
    た活性領域と、前記活性領域上に設けられ接地電位に接
    続される被覆電極と、前記高周波半導体チップの裏面側
    に設けられ、前記被覆電極を高周波的な接地面として高
    周波伝送路を構成する裏面配線を備えたことを特徴とす
    る高周波半導体装置。
  2. 【請求項２】 上記高周波半導体チップの表面側に設け
    られ、上記被覆電極を高周波的な接地面として高周波伝
    送路を構成する表面配線を備えたことを特徴とする請求
    項１記載の高周波半導体装置。
  3. 【請求項３】 上記裏面配線或いは表面配線の少なくと
    も一方の少なくとも一部が、インダクタ素子を構成する
    ことを特徴とする請求項２記載の高周波半導体装置。
  4. 【請求項４】 上記インダクタ素子が、スパイラル形状
    或いはメアンダ形状のインダクタ素子のいずれかである
    ことを特徴とする請求項３記載の高周波半導体装置。
  5. 【請求項５】 上記被覆電極を、保護膜を介して設けた
    ことを特徴とする請求項１乃至４のいずれか１項に記載
    の高周波半導体装置。
  6. 【請求項６】 上記高周波半導体チップの表面側或いは
    裏面側の少なくとも一方に容量電極を設け、前記容量電
    極が上記被覆電極との間で容量素子を構成することを特
    徴とする請求項５記載の高周波半導体装置。
  7. 【請求項７】 上記保護膜が、窒化シリコンからなるこ
    とを特徴とする請求項５または６に記載の高周波半導体
    装置。
  8. 【請求項８】 上記高周波半導体チップの裏面側に、前
    記高周波半導体チップ内の電位を引き出す裏面電極を設
    けたことを特徴とする請求項１乃至７のいずれか１項に
    記載の高周波半導体装置。
  9. 【請求項９】 上記裏面電極が、ワイヤボンディングパ
    ッドであることを特徴とする請求項８記載の高周波半導
    体装置。
  10. 【請求項１０】 上記裏面電極が、他の半導体チップを
    実装するためのバンプ用接続パッドであることを特徴と
    する請求項８記載の高周波半導体装置。
  11. 【請求項１１】 上記高周波半導体チップの表面側の被
    覆電極の存在しない領域に、前記高周波半導体チップ内
    の電位を引き出す表面電極を設けたことを特徴とする請
    求項１乃至７のいずれか１項に記載の高周波半導体装
    置。
  12. 【請求項１２】 上記表面電極が、接続バンプと接続す
    るバンプ用接続パッドであることを特徴とする請求項１
    １記載の高周波半導体装置。
  13. 【請求項１３】 上記高周波半導体チップの被覆電極が
    設けられた面が、実装面であることを特徴とする請求項
    １乃至１２のいずれか１項に記載の高周波半導体装置。
  14. 【請求項１４】 上記高周波半導体チップが、配線基板
    からなる実装基板に実装されることを特徴とする請求項
    １３記載の高周波半導体装置。
  15. 【請求項１５】 上記高周波半導体チップが、半導体チ
    ップからなる実装基板に実装されることを特徴とする請
    求項１３記載の高周波半導体装置。
  16. 【請求項１６】 半導体チップの表面側に設けられた活
    性領域と、前記活性領域上に設けられ接地電位に接続さ
    れる被覆電極と、前記高周波半導体チップの裏面側に設
    けられ、前記被覆電極を高周波的な接地面とする裏面側
    受動素子とを備えることを特徴とする高周波半導体装
    置。
  17. 【請求項１７】 上記活性領域と裏面側受動素子とが、
    平面的にオーバーラップしないように配置することを特
    徴とする請求項１６記載の高周波半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件
JP2015069999A (ja) * 2013-09-26 2015-04-13 住友電気工業株式会社 半導体装置
KR20170039650A (ko) * 2014-08-07 2017-04-11 인텔 코포레이션 이면측 다이 평면형 디바이스 및 saw 필터를 형성하기 위한 방법 및 장치

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7053466B2 (en) * 2002-12-17 2006-05-30 Intel Corporation High-speed signaling interface with broadside dynamic wave coupling
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
JP4185499B2 (ja) 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP2007227596A (ja) * 2006-02-23 2007-09-06 Shinko Electric Ind Co Ltd 半導体モジュール及びその製造方法
KR20090122965A (ko) * 2007-02-23 2009-12-01 스카이워크스 솔루션즈, 인코포레이티드 저손실, 저고조파 및 향상된 선형성 성능을 가진 고주파 스위치
US7911066B2 (en) 2007-08-29 2011-03-22 Agilent Technologies, Inc. Through-chip via interconnects for stacked integrated circuit structures
US8889995B2 (en) 2011-03-03 2014-11-18 Skyworks Solutions, Inc. Wire bond pad system and method
US8686537B2 (en) 2011-03-03 2014-04-01 Skyworks Solutions, Inc. Apparatus and methods for reducing impact of high RF loss plating
US9679869B2 (en) 2011-09-02 2017-06-13 Skyworks Solutions, Inc. Transmission line for high performance radio frequency applications
US8866291B2 (en) * 2012-02-10 2014-10-21 Raytheon Company Flip-chip mounted microstrip monolithic microwave integrated circuits (MMICs)
KR101680511B1 (ko) 2012-06-14 2016-11-28 스카이워크스 솔루션즈, 인코포레이티드 계조를 갖는 쌍극성 트랜지스터 및 관련된 시스템, 장치, 및 방법을 포함하는 전력 증폭기 모듈
US10535635B2 (en) * 2018-06-15 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Second semiconductor wafer attached to a first semiconductor wafer with a through hole connected to an inductor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4992764A (en) * 1989-02-21 1991-02-12 Hittite Microwave Corporation High-power FET circuit
US5202752A (en) * 1990-05-16 1993-04-13 Nec Corporation Monolithic integrated circuit device
US5635762A (en) * 1993-05-18 1997-06-03 U.S. Philips Corporation Flip chip semiconductor device with dual purpose metallized ground conductor
US6028348A (en) * 1993-11-30 2000-02-22 Texas Instruments Incorporated Low thermal impedance integrated circuit
US5521406A (en) * 1994-08-31 1996-05-28 Texas Instruments Incorporated Integrated circuit with improved thermal impedance
US5528209A (en) * 1995-04-27 1996-06-18 Hughes Aircraft Company Monolithic microwave integrated circuit and method
EP1113497A3 (en) * 1999-12-29 2006-01-25 Texas Instruments Incorporated Semiconductor package with conductor impedance selected during assembly
EP1304766A4 (en) * 2000-06-30 2009-05-13 Sharp Kk RADIO COMMUNICATION DEVICE WITH INTEGRATED ANTENNA, INTEGRATED TRANSMITTER AND INTEGRATED RECEIVER
US6678540B2 (en) * 2001-08-22 2004-01-13 Northrop Grumman Corporation Transmission line single flux quantum chip-to -chip communication with flip-chip bump transitions

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103187396A (zh) * 2011-12-28 2013-07-03 美国博通公司 具有无半导体通孔的超薄中介片的半导体封装件
US9013041B2 (en) 2011-12-28 2015-04-21 Broadcom Corporation Semiconductor package with ultra-thin interposer without through-semiconductor vias
JP2015069999A (ja) * 2013-09-26 2015-04-13 住友電気工業株式会社 半導体装置
KR20170039650A (ko) * 2014-08-07 2017-04-11 인텔 코포레이션 이면측 다이 평면형 디바이스 및 saw 필터를 형성하기 위한 방법 및 장치
JP2017532804A (ja) * 2014-08-07 2017-11-02 インテル・コーポレーション 裏側ダイプレーナデバイスおよびｓａｗフィルタを形成するための方法および装置
US11037896B2 (en) * 2014-08-07 2021-06-15 Intel Corporation Method and apparatus for forming backside die planar devices and saw filter
KR102311084B1 (ko) * 2014-08-07 2021-10-12 인텔 코포레이션 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템
KR20210122919A (ko) * 2014-08-07 2021-10-12 인텔 코포레이션 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템
KR102471533B1 (ko) * 2014-08-07 2022-11-28 인텔 코포레이션 패시브 평면형 디바이스를 갖는 rf 회로 장치 및 패시브 평면형 디바이스를 갖는 rf 회로 시스템

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