JPS6327859B2 - - Google Patents
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- JPS6327859B2 JPS6327859B2 JP57095917A JP9591782A JPS6327859B2 JP S6327859 B2 JPS6327859 B2 JP S6327859B2 JP 57095917 A JP57095917 A JP 57095917A JP 9591782 A JP9591782 A JP 9591782A JP S6327859 B2 JPS6327859 B2 JP S6327859B2
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- 239000002184 metal Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims 3
- LTPBRCUWZOMYOC-UHFFFAOYSA-N Beryllium oxide Chemical compound O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000000919 ceramic Substances 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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- H01L2924/301—Electrical effects
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Description
【発明の詳細な説明】
本発明は高周波帯で使用する半導体装置、特に
２個以上のトランジスタチツプを１個のパツケー
ジ内に実装した高出力用半導体装置に関する。
２個以上のトランジスタチツプを１個のパツケー
ジ内に実装した高出力用半導体装置に関する。
VHF帯及びUHF帯での高周波高出力トランジ
スタ分野は現在著しい進歩を続けており数100W
を越える電力を出力出来るものが現われている。
こうした高出力化の傾向に対してこれを達成する
方法は、従来の技術では、多数のトランジスタチ
ツプを１つのパツケージ内に納め、これらを並列
に配置することであつた。
スタ分野は現在著しい進歩を続けており数100W
を越える電力を出力出来るものが現われている。
こうした高出力化の傾向に対してこれを達成する
方法は、従来の技術では、多数のトランジスタチ
ツプを１つのパツケージ内に納め、これらを並列
に配置することであつた。
しかしこの構造はトランジスタチツプとパツケ
ージ内の導線（ボンデイング線）に関連する寄生
リアクタンスがトランジスタの入出力インピーダ
ンスレベルを低下させてトランジスタの動作帯減
幅を狭め、パワーロスを引き起し、究極的にはイ
ンピーダンス整合能力に悪影響を与えるという欠
点があつた。
ージ内の導線（ボンデイング線）に関連する寄生
リアクタンスがトランジスタの入出力インピーダ
ンスレベルを低下させてトランジスタの動作帯減
幅を狭め、パワーロスを引き起し、究極的にはイ
ンピーダンス整合能力に悪影響を与えるという欠
点があつた。
したがつて本発明の目的は良好なインピーダン
スレベルを有する半導体装置の構造を提供するこ
とにあり、広い帯域幅、大電力及び外部回路の簡
略化を満足できる高い入出力インピーダンスを有
する半導体装置が得られる。
スレベルを有する半導体装置の構造を提供するこ
とにあり、広い帯域幅、大電力及び外部回路の簡
略化を満足できる高い入出力インピーダンスを有
する半導体装置が得られる。
本発明の半導体装置は容器内に少なくとも１個
の誘電体部材と、この誘電体部材上に夫々分離し
て設けられた第１の伝導入力部と第２の伝導入力
部よりなる１対の入力部分と、前記誘電体部材上
に夫々分離して設けられた第１の伝導出力部と第
２の伝導出力部よりなる１対の出力部分と、第１
のトランジスタチツプを搭載した第１のメタライ
ズパターンと、第２のトランジスタチツプ搭載し
た第２のメタライズパターンとを有し、前記第１
の伝導入力部、第１のトランジスタチツプ、第１
の伝導出力部は一直線状に配置され、同様に前記
第２の伝導入力部、第２のトランジスタチツプ、
第２の伝導出力部も並行して一直線状に配置され
る。第１および第２のトランジスタチツプの各入
力、出力電極は対向する伝導入力部および伝導出
力部とボンデイング線によつて接続される。さら
に前記１対の入力部分かつ前記１対の出力部分と
の間には前記第１および第２のトランジスタチツ
プをはさむように１対の伝導接地部分が設けら
れ、この１対の伝導接地部分は前記誘電体部材上
に設けられ、スルーホールにより外部接地面と接
続されている。前記第１および第２のトランジス
タチツプの接地電極（共通電極）は前記１対の伝
導接地部分にボンデイング接続されるが、そのボ
ンデイング線は伝導入力部および伝導出力部を結
ぶ直線と平行になるように設けられる。
の誘電体部材と、この誘電体部材上に夫々分離し
て設けられた第１の伝導入力部と第２の伝導入力
部よりなる１対の入力部分と、前記誘電体部材上
に夫々分離して設けられた第１の伝導出力部と第
２の伝導出力部よりなる１対の出力部分と、第１
のトランジスタチツプを搭載した第１のメタライ
ズパターンと、第２のトランジスタチツプ搭載し
た第２のメタライズパターンとを有し、前記第１
の伝導入力部、第１のトランジスタチツプ、第１
の伝導出力部は一直線状に配置され、同様に前記
第２の伝導入力部、第２のトランジスタチツプ、
第２の伝導出力部も並行して一直線状に配置され
る。第１および第２のトランジスタチツプの各入
力、出力電極は対向する伝導入力部および伝導出
力部とボンデイング線によつて接続される。さら
に前記１対の入力部分かつ前記１対の出力部分と
の間には前記第１および第２のトランジスタチツ
プをはさむように１対の伝導接地部分が設けら
れ、この１対の伝導接地部分は前記誘電体部材上
に設けられ、スルーホールにより外部接地面と接
続されている。前記第１および第２のトランジス
タチツプの接地電極（共通電極）は前記１対の伝
導接地部分にボンデイング接続されるが、そのボ
ンデイング線は伝導入力部および伝導出力部を結
ぶ直線と平行になるように設けられる。
本発明の半導体装置は基本的には上記構造を満
足するものであればよいが、望ましくは１対の伝
導接地部分に関して伝導入力部と伝導出力部とが
対象に配置される方がよい。また、前記第１およ
び第２のトランジスタチツプが前記第１および第
２の伝導出力部上に載置される場合には、伝導接
地部は１対にはならず、伝導入力部と伝導出力部
との間にこれらを分断するように設ければよい。
更に、トランジスタチツプ上の電極が伝導接地部
を介してボンデイング接続される状態では、その
伝導接地部をまたいでその上にボンデイング線を
橋絡するように製造する。
足するものであればよいが、望ましくは１対の伝
導接地部分に関して伝導入力部と伝導出力部とが
対象に配置される方がよい。また、前記第１およ
び第２のトランジスタチツプが前記第１および第
２の伝導出力部上に載置される場合には、伝導接
地部は１対にはならず、伝導入力部と伝導出力部
との間にこれらを分断するように設ければよい。
更に、トランジスタチツプ上の電極が伝導接地部
を介してボンデイング接続される状態では、その
伝導接地部をまたいでその上にボンデイング線を
橋絡するように製造する。
本発明によれば複数のトランジスタチツプを１
つの容器内に収納してなる大電力用の半導体装置
において、各トランジスタチツプに関係する伝導
入力部および伝導出力部は夫々一直線状に配置さ
れ、これを横切るように伝導接地部が設けられ、
この伝導接地部は全部のトランジスタチツプに対
して動作上共用されるように工夫されている。さ
らに、伝導接地部はスルーホールを介して外部接
地面に接続されている。これにより、高入出力イ
ンピーダンス、広帯域特性が得られ、かつ寄生リ
アクタンスも著しく低減することができる。とく
に、共通の伝導接地部分にスルーホールを設ける
と、トランジスタチツプの複数個の接地用電極パ
ツドがボンデイング線等により伝導接地部分に接
続されて、そのスルーホールを介してトランジス
タチツプの複数個の接地用電極パツドと外部接地
面との電気長をほぼ等しくできる利点がある。こ
れによつて高周波動作の安定化、高出力化、高利
得化を達成することが可能となる。
つの容器内に収納してなる大電力用の半導体装置
において、各トランジスタチツプに関係する伝導
入力部および伝導出力部は夫々一直線状に配置さ
れ、これを横切るように伝導接地部が設けられ、
この伝導接地部は全部のトランジスタチツプに対
して動作上共用されるように工夫されている。さ
らに、伝導接地部はスルーホールを介して外部接
地面に接続されている。これにより、高入出力イ
ンピーダンス、広帯域特性が得られ、かつ寄生リ
アクタンスも著しく低減することができる。とく
に、共通の伝導接地部分にスルーホールを設ける
と、トランジスタチツプの複数個の接地用電極パ
ツドがボンデイング線等により伝導接地部分に接
続されて、そのスルーホールを介してトランジス
タチツプの複数個の接地用電極パツドと外部接地
面との電気長をほぼ等しくできる利点がある。こ
れによつて高周波動作の安定化、高出力化、高利
得化を達成することが可能となる。
即ち本発明は共通の熱伝導性の高い誘電体に固
定された２個以上のトランジスタチツプがプツシ
ユプル回路形式を容易に構成できるような半導体
装置を得ることができる。ここでトランジスタチ
ツプの面積が同一の場合、本発明に基づく半導体
装置をプツシユプル回路方式にて利用することに
よつて、従来の単なる並列トランジスタ方式に比
較して入力インピーダンスと出力インピーダンス
がいずれも４倍となる。本発明の実装技術を使用
すると、入力インピーダンス、出力インピーダン
スともに高いことにより回路構成が簡単になり、
パワーロスが減少しその結果電力レベルが高くな
ると共に帯域幅が広くなる。
定された２個以上のトランジスタチツプがプツシ
ユプル回路形式を容易に構成できるような半導体
装置を得ることができる。ここでトランジスタチ
ツプの面積が同一の場合、本発明に基づく半導体
装置をプツシユプル回路方式にて利用することに
よつて、従来の単なる並列トランジスタ方式に比
較して入力インピーダンスと出力インピーダンス
がいずれも４倍となる。本発明の実装技術を使用
すると、入力インピーダンス、出力インピーダン
スともに高いことにより回路構成が簡単になり、
パワーロスが減少しその結果電力レベルが高くな
ると共に帯域幅が広くなる。
以下図面を用いて本発明の一実施例を詳細に説
明する。本実施例のトランジスタパツケージは熱
伝導性の良いベリリア等のセラミツク製のウエハ
ー１０を有し、この上には公知の金属化技術に従
つて独立した金属部分またはパツドが被着されて
いる。この金属部分は１対の入力部分１２，１４
を含む。入力端子１６，１８はそれぞれ金属入力
部分１２，１４に取り付けられている。１対の出
力部分２０，２２もまたウエハー１０に被着され
ている。出力部分２０，２２の長軸は入力部分１
２，１４の対応する長軸にほぼ一致している。出
力端子２４，２６はそれぞれ出力部分２０，２２
に取り付けられている。さらに１対のトランジス
タチツプ搭載用のメタライズ部分２８，３０もま
たウエハー１０に被着されている。ここでメタラ
イズ部分２８は入出力部分１２，２０の間に、ま
たメタライズ部分３０は入出力部分１４，２２の
間に配置されている。共通接地面は本例の場合は
１対の金属接地部分３２，３４からなる。これら
接地部分はウエハー１０の上に被着され入力部分
と出力部分の間にあり入出力部分の長軸方向に対
してほぼ垂直の位置関係となつている。さらに共
通の接地部分３２，３４にはウエハー１０に設け
られたスルーホール３６，３８によりウエハー１
０に取り付けられた外部接地面との電気的接続を
可能にしている。即ち上記接続を可能にする為、
スルーホール３６，３８の内側にはメタライズが
ウエハー１０の下面に至るまで施されている。さ
らにメタライズ部分２８，３０上にそれぞれ１対
のトランジスタチツプ４０，４２がマウントさ
れ、チツプ上の入力用電極パツド及び接地用電極
パツドはボンデイングワイヤ４４によつて、入力
用電極パツドは入力部分１２，１４に接続され、
接地用電極パツドは接地部分３２，３４に接続さ
れている。
明する。本実施例のトランジスタパツケージは熱
伝導性の良いベリリア等のセラミツク製のウエハ
ー１０を有し、この上には公知の金属化技術に従
つて独立した金属部分またはパツドが被着されて
いる。この金属部分は１対の入力部分１２，１４
を含む。入力端子１６，１８はそれぞれ金属入力
部分１２，１４に取り付けられている。１対の出
力部分２０，２２もまたウエハー１０に被着され
ている。出力部分２０，２２の長軸は入力部分１
２，１４の対応する長軸にほぼ一致している。出
力端子２４，２６はそれぞれ出力部分２０，２２
に取り付けられている。さらに１対のトランジス
タチツプ搭載用のメタライズ部分２８，３０もま
たウエハー１０に被着されている。ここでメタラ
イズ部分２８は入出力部分１２，２０の間に、ま
たメタライズ部分３０は入出力部分１４，２２の
間に配置されている。共通接地面は本例の場合は
１対の金属接地部分３２，３４からなる。これら
接地部分はウエハー１０の上に被着され入力部分
と出力部分の間にあり入出力部分の長軸方向に対
してほぼ垂直の位置関係となつている。さらに共
通の接地部分３２，３４にはウエハー１０に設け
られたスルーホール３６，３８によりウエハー１
０に取り付けられた外部接地面との電気的接続を
可能にしている。即ち上記接続を可能にする為、
スルーホール３６，３８の内側にはメタライズが
ウエハー１０の下面に至るまで施されている。さ
らにメタライズ部分２８，３０上にそれぞれ１対
のトランジスタチツプ４０，４２がマウントさ
れ、チツプ上の入力用電極パツド及び接地用電極
パツドはボンデイングワイヤ４４によつて、入力
用電極パツドは入力部分１２，１４に接続され、
接地用電極パツドは接地部分３２，３４に接続さ
れている。
かかる構造によつて、接地部での寄生リアクタ
ンス分は著しく減少し、同時に入出力間での浮遊
容量も減少する。また隣り合うトランジスタチツ
プ相互間に生じる信号もれや干渉等を有効に防止
することができる。この結果、電力損失が少な
く、広帯域化、高利得化、高入出力インピーダン
ス化を達成することができる。
ンス分は著しく減少し、同時に入出力間での浮遊
容量も減少する。また隣り合うトランジスタチツ
プ相互間に生じる信号もれや干渉等を有効に防止
することができる。この結果、電力損失が少な
く、広帯域化、高利得化、高入出力インピーダン
ス化を達成することができる。
尚、トランジスタチツプ４０，４２を出力用導
電部分の上に載置する時は接地導電部分３４を省
略できる。
電部分の上に載置する時は接地導電部分３４を省
略できる。
第１図は本発明の一実施例による半導体装置の
構成図を示す。 １０……ベリリア等のセラミツクウエハー、１
２，１４……１対の入力用導電部分、１６，１８
……１対の入力用引き出しリード、２０，２２…
…１対の出力用導電部分、２４，２６……１対の
出力用引き出しリード、２８，３０……１対のト
ランジスタ搭載用メタライズ部、３２，３４……
共通の接地導電部分、３６，３８……スルーホー
ル、４０，４２……１対のトランジスタチツプ、
４４……ボンデイングワイヤ。
構成図を示す。 １０……ベリリア等のセラミツクウエハー、１
２，１４……１対の入力用導電部分、１６，１８
……１対の入力用引き出しリード、２０，２２…
…１対の出力用導電部分、２４，２６……１対の
出力用引き出しリード、２８，３０……１対のト
ランジスタ搭載用メタライズ部、３２，３４……
共通の接地導電部分、３６，３８……スルーホー
ル、４０，４２……１対のトランジスタチツプ、
４４……ボンデイングワイヤ。
Claims (1)
- 誘電体基板上に、直線上に配置して形成された
出力用金属層、半導体チツプ載置用金属層と入力
用金属層との組を有し、該出力用、半導体チツプ
載置用および入力用の各金属層の組は複数組が並
列に同じ順序で配置されており、各組の前記入力
用金属層と前記半導体チツプ載置用金属層との間
の前記誘電体基板には連続する共通の接地用金属
層が設けられ、各組の前記入力用金属層と各組の
前記半導体チツプ載置用金属層とは前記接地用金
属層によつて直接対面しないようになされてお
り、且つ前記接地用金属層は該接地用金属層が設
けられた部分の前記誘電体基板に形成されたスル
ーホールを介して接地用電位が与えられており、
各組の半導体チツプ載置用金属層に取り付けられ
る半導体チツプの入力電極および出力電極はそれ
ぞれ各組の入力用金属層および出力用金属層に電
気的に接続されていることを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095917A JPS58213456A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095917A JPS58213456A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213456A JPS58213456A (ja) | 1983-12-12 |
| JPS6327859B2 true JPS6327859B2 (ja) | 1988-06-06 |
Family
ID=14150624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095917A Granted JPS58213456A (ja) | 1982-06-04 | 1982-06-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213456A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02184054A (ja) * | 1989-01-11 | 1990-07-18 | Toshiba Corp | ハイブリッド型樹脂封止半導体装置 |
| EP0713251B1 (en) * | 1992-11-18 | 1999-01-07 | Fuji Electric Co. Ltd. | Semiconductor conversion device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56104146U (ja) * | 1980-01-08 | 1981-08-14 |
-
1982
- 1982-06-04 JP JP57095917A patent/JPS58213456A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58213456A (ja) | 1983-12-12 |
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