JP2003163271A - 半導体保護装置 - Google Patents
半導体保護装置Info
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- JP2003163271A JP2003163271A JP2001362221A JP2001362221A JP2003163271A JP 2003163271 A JP2003163271 A JP 2003163271A JP 2001362221 A JP2001362221 A JP 2001362221A JP 2001362221 A JP2001362221 A JP 2001362221A JP 2003163271 A JP2003163271 A JP 2003163271A
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Abstract
(57)【要約】
【課題】 電源供給時における過電圧サージ耐量を向上
した半導体保護装置を提供する。 【解決手段】 高電位側の電源パッド３および低電位側
の電源パッド４からの電源供給によって動作する被保護
内部回路２を集積化したＩＣの電源パッド３と４との間
に保護回路１を接続する。保護回路１は、トランジスタ
５と抵抗７を直列接続して構成する。電源パッド３と４
との間に過電圧サージが与えられて、トランジスタ５が
ブレークダウンする時に流れる過大電流を抵抗７で緩和
することができ、保護回路１自身の破壊を防止できる。
した半導体保護装置を提供する。 【解決手段】 高電位側の電源パッド３および低電位側
の電源パッド４からの電源供給によって動作する被保護
内部回路２を集積化したＩＣの電源パッド３と４との間
に保護回路１を接続する。保護回路１は、トランジスタ
５と抵抗７を直列接続して構成する。電源パッド３と４
との間に過電圧サージが与えられて、トランジスタ５が
ブレークダウンする時に流れる過大電流を抵抗７で緩和
することができ、保護回路１自身の破壊を防止できる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体保護装置に
係り、特に、電源供給時の過電圧サージによる破壊から
被保護内部回路を保護するための保護回路自身の破壊耐
力を増強して、被保護内部回路及び保護回路の過電圧サ
ージ耐量を向上した半導体保護装置に関するものであ
る。
係り、特に、電源供給時の過電圧サージによる破壊から
被保護内部回路を保護するための保護回路自身の破壊耐
力を増強して、被保護内部回路及び保護回路の過電圧サ
ージ耐量を向上した半導体保護装置に関するものであ
る。
【０００２】
【従来の技術】高耐圧プロセスやパワーＢｉＣＭＯＳプ
ロセスを用いた半導体装置では、回路動作する時の電源
電圧に過電圧サージが重畳することがあり、その過電圧
サージによって半導体装置が破損する。そのため、半導
体装置の電源端子間に保護回路が接続されている。保護
素子としては、その電流能力の高さを利用してバイポー
ラ型の保護素子が多用されている。
ロセスを用いた半導体装置では、回路動作する時の電源
電圧に過電圧サージが重畳することがあり、その過電圧
サージによって半導体装置が破損する。そのため、半導
体装置の電源端子間に保護回路が接続されている。保護
素子としては、その電流能力の高さを利用してバイポー
ラ型の保護素子が多用されている。
【０００３】以下、従来の半導体保護装置について説明
する。図５は従来技術による半導体保護装置であり、同
図において、３１は保護回路、２は被保護内部回路、３
は高電位側の電源パッド、４は低電位側の電源パッド、
５は保護用のトランジスタ、６はリーク対策用の抵抗で
あり、保護回路３１、被保護内部回路２、電源パッド３
および４は半導体装置内に集積化されている。
する。図５は従来技術による半導体保護装置であり、同
図において、３１は保護回路、２は被保護内部回路、３
は高電位側の電源パッド、４は低電位側の電源パッド、
５は保護用のトランジスタ、６はリーク対策用の抵抗で
あり、保護回路３１、被保護内部回路２、電源パッド３
および４は半導体装置内に集積化されている。
【０００４】被保護内部回路２に接続された電源パッド
３および電源パッド４は電源供給用のものであり、それ
らの電源パッド３，４を通じて外部から電源電圧が供給
されることによって、被保護内部回路が回路動作を行
う。回路動作に使用される電源電圧は、トランジスタの
ＢＶCEO （ベース解放時のコレクタ・エミッタ間降伏電
圧）より小さい電圧値が選ばれるため、保護用のトラン
ジスタ５は通常の電源電圧の状態では導通しない。
３および電源パッド４は電源供給用のものであり、それ
らの電源パッド３，４を通じて外部から電源電圧が供給
されることによって、被保護内部回路が回路動作を行
う。回路動作に使用される電源電圧は、トランジスタの
ＢＶCEO （ベース解放時のコレクタ・エミッタ間降伏電
圧）より小さい電圧値が選ばれるため、保護用のトラン
ジスタ５は通常の電源電圧の状態では導通しない。
【０００５】被保護内部回路２は、保護用のトランジス
タ５と同様のトランジスタを複数個と、抵抗やコンデン
サ等で回路網を構成し、被保護内部回路２の入力端子
（図示せず）に入力信号を与えると、所定の回路機能を
発揮する。
タ５と同様のトランジスタを複数個と、抵抗やコンデン
サ等で回路網を構成し、被保護内部回路２の入力端子
（図示せず）に入力信号を与えると、所定の回路機能を
発揮する。
【０００６】以上に構成された半導体保護装置の保護動
作について以下に説明する。
作について以下に説明する。
【０００７】パワー用半導体装置は、モータ、スピー
カ、ソレノイド等のインダクタンス負荷を駆動するため
に用いられることが多く、その半導体装置自身がインダ
クタンス負荷を駆動しなくても、同じ電源に接続された
別の回路装置がインダクタンス負荷を駆動することが多
い。そして、それらのインダクタンス負荷をスイッチン
グ駆動する時の逆起電力が電源ラインに重畳することに
なり、これが過電圧サージの原因になる。
カ、ソレノイド等のインダクタンス負荷を駆動するため
に用いられることが多く、その半導体装置自身がインダ
クタンス負荷を駆動しなくても、同じ電源に接続された
別の回路装置がインダクタンス負荷を駆動することが多
い。そして、それらのインダクタンス負荷をスイッチン
グ駆動する時の逆起電力が電源ラインに重畳することに
なり、これが過電圧サージの原因になる。
【０００８】電源パッド３と４との間に電源電圧を与え
ている状態で上述の過電圧サージが重畳した時、その過
電圧サージがトランジスタのＢＶCEO を越えると、トラ
ンジスタ５がブレークダウン現象を起こして、過電圧サ
ージによる電荷をバイパスする。これによって、高電位
側の電源パッド３と低電位側の電源パッド４との間に印
加される過電圧サージを抑圧して、被保護内部回路２を
過電圧サージから保護する。
ている状態で上述の過電圧サージが重畳した時、その過
電圧サージがトランジスタのＢＶCEO を越えると、トラ
ンジスタ５がブレークダウン現象を起こして、過電圧サ
ージによる電荷をバイパスする。これによって、高電位
側の電源パッド３と低電位側の電源パッド４との間に印
加される過電圧サージを抑圧して、被保護内部回路２を
過電圧サージから保護する。
【０００９】
【発明が解決しようとする課題】しかしながら、上記従
来の構成では、保護用のトランジスタ５が高電位側の電
源パッド３と低電位側の電源パッド４との間に直接接続
されているため、ブレークダウンする時に過大電流が流
れて、保護用のトランジスタ５が破損するという問題が
あった。
来の構成では、保護用のトランジスタ５が高電位側の電
源パッド３と低電位側の電源パッド４との間に直接接続
されているため、ブレークダウンする時に過大電流が流
れて、保護用のトランジスタ５が破損するという問題が
あった。
【００１０】また、電源ラインに直列に抵抗を挿入して
保護回路３１を保護する手段が考えられるが、被保護内
部回路２に電源供給するための電源ライン抵抗が大きく
なって、被保護内部回路２の通常の回路動作が不安定に
なるという不都合が生じる。
保護回路３１を保護する手段が考えられるが、被保護内
部回路２に電源供給するための電源ライン抵抗が大きく
なって、被保護内部回路２の通常の回路動作が不安定に
なるという不都合が生じる。
【００１１】本発明は、上記従来の問題点を解決するも
ので、保護回路自体の過電圧サージの耐量を向上し、保
護回路および被保護内部回路を含む半導体装置全体のサ
ージ耐量を強化した半導体保護装置を提供するものであ
る。
ので、保護回路自体の過電圧サージの耐量を向上し、保
護回路および被保護内部回路を含む半導体装置全体のサ
ージ耐量を強化した半導体保護装置を提供するものであ
る。
【００１２】
【課題を解決するための手段】この目的を達成するため
に、本発明の半導体保護装置は、被保護内部回路、高電
位側電源パッドおよび低電位側電源パッドを集積化した
半導体装置であって、前記高電位側電源パッドと前記低
電位側電源パッドとの間に、抵抗値の小さい保護用抵抗
と保護用トランジスタを直列接続した構成である。
に、本発明の半導体保護装置は、被保護内部回路、高電
位側電源パッドおよび低電位側電源パッドを集積化した
半導体装置であって、前記高電位側電源パッドと前記低
電位側電源パッドとの間に、抵抗値の小さい保護用抵抗
と保護用トランジスタを直列接続した構成である。
【００１３】この構成によれば、高電位側と低電位側の
電源パッド間に過電圧サージが印加された場合、保護用
トランジスタのブレークダウンによって、被保護内部回
路を過電圧サージから保護することができるだけでな
く、保護用トランジスタに流れるサージ電流を保護用の
抵抗によって抑制し、保護回路自身を保護することがで
きる。結果として、保護回路と被保護内部回路とを含む
半導体装置全体の過電圧サージ耐量を向上することがで
きる。
電源パッド間に過電圧サージが印加された場合、保護用
トランジスタのブレークダウンによって、被保護内部回
路を過電圧サージから保護することができるだけでな
く、保護用トランジスタに流れるサージ電流を保護用の
抵抗によって抑制し、保護回路自身を保護することがで
きる。結果として、保護回路と被保護内部回路とを含む
半導体装置全体の過電圧サージ耐量を向上することがで
きる。
【００１４】また、第２の発明による半導体保護装置
は、被保護内部回路、高電位側電源パッドおよび低電位
側電源パッドを集積化した半導体装置であって、前記高
電位側電源パッドと前記低電位側電源パッドとの間に保
護用トランジスタと保護用ダイオードを直列接続した構
成である。
は、被保護内部回路、高電位側電源パッドおよび低電位
側電源パッドを集積化した半導体装置であって、前記高
電位側電源パッドと前記低電位側電源パッドとの間に保
護用トランジスタと保護用ダイオードを直列接続した構
成である。
【００１５】また、第３の発明による半導体保護装置
は、被保護内部回路、高電位側電源パッドおよび低電位
側電源パッドを集積化した半導体装置であって、前記高
電位側電源パッドと前記低電位側電源パッドとの間に複
数の保護用トランジスタを直列に接続する構成である。
は、被保護内部回路、高電位側電源パッドおよび低電位
側電源パッドを集積化した半導体装置であって、前記高
電位側電源パッドと前記低電位側電源パッドとの間に複
数の保護用トランジスタを直列に接続する構成である。
【００１６】
【発明の実施の形態】以下、本発明の半導体保護装置に
ついて、図面を参照しながら説明する。
ついて、図面を参照しながら説明する。
【００１７】図１は本発明の第１の実施形態における半
導体保護装置の回路構成を示す図であり、ＣＭＯＳ回路
を被保護内部回路とし、保護用のトランジスタとして、
例えばＮＰＮ型のバイポーラトランジスタを使用した事
例である。
導体保護装置の回路構成を示す図であり、ＣＭＯＳ回路
を被保護内部回路とし、保護用のトランジスタとして、
例えばＮＰＮ型のバイポーラトランジスタを使用した事
例である。
【００１８】図１において、１は保護回路、２は被保護
内部回路、３は高電位側の電源パッド、４は低電位側の
電源パッド、５は保護用のトランジスタとしてのＮＰＮ
トランジスタ、６はトランジスタ５のリーク対策用の抵
抗、７は保護用の抵抗、８は被保護内部回路２の入力端
子、９はＰｃｈＭＯＳトランジスタ、１０はＮｃｈＭＯ
Ｓトランジスタである。
内部回路、３は高電位側の電源パッド、４は低電位側の
電源パッド、５は保護用のトランジスタとしてのＮＰＮ
トランジスタ、６はトランジスタ５のリーク対策用の抵
抗、７は保護用の抵抗、８は被保護内部回路２の入力端
子、９はＰｃｈＭＯＳトランジスタ、１０はＮｃｈＭＯ
Ｓトランジスタである。
【００１９】被保護内部回路２は、高電位側の電源パッ
ド３と低電位側の電源パッド４との間にＰｃｈＭＯＳト
ランジスタ９とＮｃｈＭＯＳトランジスタ１０を直列に
接続するようにしてＣＭＯＳ回路を構成し、電源パッド
３と４との間に電源電圧が外部から印加され、それらの
ゲートが接続された入力端子８から入力信号が与えられ
ることにより、ＣＭＯＳ回路としての所定の回路機能を
果たす。
ド３と低電位側の電源パッド４との間にＰｃｈＭＯＳト
ランジスタ９とＮｃｈＭＯＳトランジスタ１０を直列に
接続するようにしてＣＭＯＳ回路を構成し、電源パッド
３と４との間に電源電圧が外部から印加され、それらの
ゲートが接続された入力端子８から入力信号が与えられ
ることにより、ＣＭＯＳ回路としての所定の回路機能を
果たす。
【００２０】保護回路１は、保護用のトランジスタ５と
保護用の抵抗７との直列回路で構成され、この直列回路
は電源パッド３と４との間に接続される。保護用の抵抗
７としては、数百Ω以下の小さな抵抗値の抵抗を用い
る。もし抵抗値の大きい抵抗を用いると、保護用のトラ
ンジスタ５は保護できても、内部回路は保護できないと
いう弊害が起きる。
保護用の抵抗７との直列回路で構成され、この直列回路
は電源パッド３と４との間に接続される。保護用の抵抗
７としては、数百Ω以下の小さな抵抗値の抵抗を用い
る。もし抵抗値の大きい抵抗を用いると、保護用のトラ
ンジスタ５は保護できても、内部回路は保護できないと
いう弊害が起きる。
【００２１】トランジスタ５のベース・エミッタ間に接
続された抵抗６は、リーク対策用のものであり、数ＫΩ
〜数十ＫΩのものを採用する。抵抗６の抵抗値を小さく
すると、トランジスタ５はブレークダウン電圧が大きく
なる傾向を示し、ＢＶCES （ベース・エミッタ間短絡時
の降伏電圧）に近づくが、上記の抵抗値範囲であればほ
ぼＢＶCEO （ベース解放時の降伏電圧）に近い電圧でブ
レークダウンする。
続された抵抗６は、リーク対策用のものであり、数ＫΩ
〜数十ＫΩのものを採用する。抵抗６の抵抗値を小さく
すると、トランジスタ５はブレークダウン電圧が大きく
なる傾向を示し、ＢＶCES （ベース・エミッタ間短絡時
の降伏電圧）に近づくが、上記の抵抗値範囲であればほ
ぼＢＶCEO （ベース解放時の降伏電圧）に近い電圧でブ
レークダウンする。
【００２２】なお、上述した保護回路１、被保護内部回
路２、電源パッド３，４および入力端子８等は同じ半導
体チップに集積化されるものである。
路２、電源パッド３，４および入力端子８等は同じ半導
体チップに集積化されるものである。
【００２３】以上のように構成された半導体保護装置
は、保護回路１が被保護内部回路２と並列に接続されて
いるため、電源パッド３と４との間に過電圧サージが印
加されると、保護用のトランジスタ５がほぼＢＶCEO に
近い電圧でブレークダウンを起こして、被保護内部回路
２に印加される電圧を制限することができ、被保護内部
回路２を過電圧サージから保護することができる。その
一方で、ブレークダウンする時に流れるトランジスタ５
の電流は、保護用の抵抗７によって抑制することがで
き、保護回路１自身を保護することができる。その結
果、保護回路１および被保護内部回路２を含めた半導体
装置全体の過電圧サージ耐量を大きくすることができ
る。また、被保護内部回路２の電源ラインに対して直列
に抵抗を挿入する必要が無いため、被保護内部回路２の
通常の回路動作には悪影響を及ぼさない。
は、保護回路１が被保護内部回路２と並列に接続されて
いるため、電源パッド３と４との間に過電圧サージが印
加されると、保護用のトランジスタ５がほぼＢＶCEO に
近い電圧でブレークダウンを起こして、被保護内部回路
２に印加される電圧を制限することができ、被保護内部
回路２を過電圧サージから保護することができる。その
一方で、ブレークダウンする時に流れるトランジスタ５
の電流は、保護用の抵抗７によって抑制することがで
き、保護回路１自身を保護することができる。その結
果、保護回路１および被保護内部回路２を含めた半導体
装置全体の過電圧サージ耐量を大きくすることができ
る。また、被保護内部回路２の電源ラインに対して直列
に抵抗を挿入する必要が無いため、被保護内部回路２の
通常の回路動作には悪影響を及ぼさない。
【００２４】なお、この実施形態は、保護用のトランジ
スタ５のＢＶCEO が電源電圧Ｖｃｃに対して１．２倍か
ら２倍になるような使用条件で用いると良い。
スタ５のＢＶCEO が電源電圧Ｖｃｃに対して１．２倍か
ら２倍になるような使用条件で用いると良い。
【００２５】次に、保護用の抵抗７の抵抗値と過電圧サ
ージ耐量との関係について、以下に説明する。
ージ耐量との関係について、以下に説明する。
【００２６】図２は、上記第１の実施形態の半導体保護
装置において、保護用の抵抗７の抵抗値Ｒ７を変更した
場合のサージ耐量の変化をサージ耐量比で示した図であ
り、横軸を抵抗７の抵抗値Ｒ７、縦軸を抵抗値Ｒ７＝０
の時のサージ耐量（破損する印加電圧）を１として相対
比（サージ耐量比）で表現している。
装置において、保護用の抵抗７の抵抗値Ｒ７を変更した
場合のサージ耐量の変化をサージ耐量比で示した図であ
り、横軸を抵抗７の抵抗値Ｒ７、縦軸を抵抗値Ｒ７＝０
の時のサージ耐量（破損する印加電圧）を１として相対
比（サージ耐量比）で表現している。
【００２７】過電圧サージ耐量の評価方法としては、マ
シンモデルを使用し、２００ｐＦのコンデンサに直流電
圧を充電して、直列抵抗＝０の条件で電源パッド３と４
との間に印加して、保護回路１または被保護内部回路２
の何れか一方が破損する印加電圧のレベルで評価した。
その結果は図２に示されるように、抵抗値Ｒ７が３０Ω
から４００Ωまでの範囲でサージ耐量比６以上を示し、
良好な試験結果が得られた。
シンモデルを使用し、２００ｐＦのコンデンサに直流電
圧を充電して、直列抵抗＝０の条件で電源パッド３と４
との間に印加して、保護回路１または被保護内部回路２
の何れか一方が破損する印加電圧のレベルで評価した。
その結果は図２に示されるように、抵抗値Ｒ７が３０Ω
から４００Ωまでの範囲でサージ耐量比６以上を示し、
良好な試験結果が得られた。
【００２８】過電圧サージ耐量を評価した後、半導体チ
ップの破損状況を調べることによって、抵抗値Ｒ７を小
さくした場合には保護用のトランジスタ５が破損し、抵
抗値Ｒ７を大きくした場合には被保護内部回路２の箇所
で破損していることが判った。
ップの破損状況を調べることによって、抵抗値Ｒ７を小
さくした場合には保護用のトランジスタ５が破損し、抵
抗値Ｒ７を大きくした場合には被保護内部回路２の箇所
で破損していることが判った。
【００２９】なお、上述の第１の実施形態では、ＮＰＮ
トランジスタを用いた事例で説明したが、ＰＮＰトラン
ジスタを用いて実施しても同様の効果が得られる。ま
た、抵抗７とトランジスタ５を直列接続して用いるので
あれば、抵抗７をトランジスタ５の高電位側に接続する
か、低電位側に接続するかについて、特定されないのは
云うまでもない。
トランジスタを用いた事例で説明したが、ＰＮＰトラン
ジスタを用いて実施しても同様の効果が得られる。ま
た、抵抗７とトランジスタ５を直列接続して用いるので
あれば、抵抗７をトランジスタ５の高電位側に接続する
か、低電位側に接続するかについて、特定されないのは
云うまでもない。
【００３０】（第２の実施形態）次に本発明の第２の実
施形態について、図面を参照しながら説明する。
施形態について、図面を参照しながら説明する。
【００３１】図３は本発明の第２の実施形態における半
導体保護装置の回路構成を示す図であり、保護用のトラ
ンジスタとして、例えばＮＰＮトランジスタを使用した
場合である。
導体保護装置の回路構成を示す図であり、保護用のトラ
ンジスタとして、例えばＮＰＮトランジスタを使用した
場合である。
【００３２】図３において、１１は保護回路、２は被保
護内部回路、３は高電位側の電源パッド、４は低電位側
の電源パッド、５は保護用のトランジスタであるＮＰＮ
型のバイポーラトランジスタ、６はリーク対策用の抵
抗、１７はダイオードであり、ダイオード１７のアノー
ドがＮＰＮトランジスタ５のコレクタに接続され、カソ
ードが電源パッド３に接続され、保護回路１１を構成す
るダイオード１７とトランジスタ５の直列回路が被保護
内部回路２と並列に接続されている。そして、ダイオー
ド１７としては、逆方向耐圧があまり大きくないものを
用いるのが好ましく、例えば、ツェナーダイオードを使
用するのが好ましい。
護内部回路、３は高電位側の電源パッド、４は低電位側
の電源パッド、５は保護用のトランジスタであるＮＰＮ
型のバイポーラトランジスタ、６はリーク対策用の抵
抗、１７はダイオードであり、ダイオード１７のアノー
ドがＮＰＮトランジスタ５のコレクタに接続され、カソ
ードが電源パッド３に接続され、保護回路１１を構成す
るダイオード１７とトランジスタ５の直列回路が被保護
内部回路２と並列に接続されている。そして、ダイオー
ド１７としては、逆方向耐圧があまり大きくないものを
用いるのが好ましく、例えば、ツェナーダイオードを使
用するのが好ましい。
【００３３】以上に構成された半導体保護装置によれ
ば、被保護内部回路２から電源パッド３までの電源ライ
ンに直列に抵抗を挿入しないため、通常動作時における
被保護内部回路２の不安定動作を招く心配が無く、保護
用のトランジスタ５と直列にダイオード１７を接続する
ことにより、印加された過電圧サージをダイオード１７
とトランジスタ５の両方で分担できるため、保護回路１
１の過電圧サージ耐量が高められ、被保護内部回路２を
過電圧サージから保護することができる。この第２の実
施形態は、特に最大電源電圧ＶｃｃＭＡＸとトランジス
タ５のＢＶCEO との間に余裕が少ない場合に有効であ
り、保護回路１１がブレークダウンする電圧を高めるこ
とによって、過電圧サージに対する保護回路１１のサー
ジ耐量を大きくすることができる。
ば、被保護内部回路２から電源パッド３までの電源ライ
ンに直列に抵抗を挿入しないため、通常動作時における
被保護内部回路２の不安定動作を招く心配が無く、保護
用のトランジスタ５と直列にダイオード１７を接続する
ことにより、印加された過電圧サージをダイオード１７
とトランジスタ５の両方で分担できるため、保護回路１
１の過電圧サージ耐量が高められ、被保護内部回路２を
過電圧サージから保護することができる。この第２の実
施形態は、特に最大電源電圧ＶｃｃＭＡＸとトランジス
タ５のＢＶCEO との間に余裕が少ない場合に有効であ
り、保護回路１１がブレークダウンする電圧を高めるこ
とによって、過電圧サージに対する保護回路１１のサー
ジ耐量を大きくすることができる。
【００３４】なお、上述の第２の実施形態では、トラン
ジスタ５にダイオード１７を１個直列接続しているが、
ダイオードを複数個直列接続しても構わない。
ジスタ５にダイオード１７を１個直列接続しているが、
ダイオードを複数個直列接続しても構わない。
【００３５】（第３の実施形態）次に本発明の第３の実
施形態における半導体保護装置について、図面を参照し
ながら説明する。
施形態における半導体保護装置について、図面を参照し
ながら説明する。
【００３６】図４は第３の実施形態における半導体保護
装置の回路構成を示す図であり、保護用のトランジスタ
として、ＮＰＮ型のバイポーラトランジスタを使用した
事例である。
装置の回路構成を示す図であり、保護用のトランジスタ
として、ＮＰＮ型のバイポーラトランジスタを使用した
事例である。
【００３７】図４において、２１は保護回路、２は被保
護内部回路、３は高電位側の電源パッド、４は低電位側
の電源パッドであり、保護回路２１はトランジスタ２７
とトランジスタ２５を直列接続して構成し、電源パッド
３と４との間に接続される。トランジスタ２５と２７の
ベース・エミッタ間にはそれぞれ抵抗２６と２８が接続
されており、トランジスタのリーク対策がなされてい
る。
護内部回路、３は高電位側の電源パッド、４は低電位側
の電源パッドであり、保護回路２１はトランジスタ２７
とトランジスタ２５を直列接続して構成し、電源パッド
３と４との間に接続される。トランジスタ２５と２７の
ベース・エミッタ間にはそれぞれ抵抗２６と２８が接続
されており、トランジスタのリーク対策がなされてい
る。
【００３８】以上のように第３の実施形態によれば、被
保護内部回路２から電源パッド３までの電源ラインに直
列に抵抗を挿入しないため、通常動作時における被保護
内部回路２の不安定動作を招く心配が無く、複数の保護
用トランジスタ２５および２７を直列に接続することに
より、印加された過電圧サージをトランジスタ２５と２
７の両方で分担できるため、保護回路２１の過電圧サー
ジ耐量が高められ、被保護内部回路２を過電圧サージか
ら保護することができる。この第３の実施形態も第２の
実施形態と同様に、特に最大電源電圧ＶｃｃＭＡＸとト
ランジスタ２５のＢＶCEO との間に余裕が少ない場合に
有効であり、保護回路２１がブレークダウンする電圧を
高めることによって、過電圧サージに対する保護回路２
１のサージ耐量を大きくすることができる。
保護内部回路２から電源パッド３までの電源ラインに直
列に抵抗を挿入しないため、通常動作時における被保護
内部回路２の不安定動作を招く心配が無く、複数の保護
用トランジスタ２５および２７を直列に接続することに
より、印加された過電圧サージをトランジスタ２５と２
７の両方で分担できるため、保護回路２１の過電圧サー
ジ耐量が高められ、被保護内部回路２を過電圧サージか
ら保護することができる。この第３の実施形態も第２の
実施形態と同様に、特に最大電源電圧ＶｃｃＭＡＸとト
ランジスタ２５のＢＶCEO との間に余裕が少ない場合に
有効であり、保護回路２１がブレークダウンする電圧を
高めることによって、過電圧サージに対する保護回路２
１のサージ耐量を大きくすることができる。
【００３９】なお、上述した全ての実施形態は、ＢｉＣ
ＭＯＳプロセスを用いて半導体保護装置を構成する場合
には、保護用のトランジスタ５をバーチカル構造のもの
を用いても、ラテラル構造のものを用いても同様の効果
が得られる。
ＭＯＳプロセスを用いて半導体保護装置を構成する場合
には、保護用のトランジスタ５をバーチカル構造のもの
を用いても、ラテラル構造のものを用いても同様の効果
が得られる。
【００４０】また、ＭＯＳ専用プロセスを用いて半導体
保護装置を構成する場合には、例えばＰ型半導体基板に
Ｎウエル領域を形成して、そのＮウエル領域内にＰ型拡
散領域を２つ並設して一方をコレクタ用Ｐ型拡散領域と
し、他方をエミッタ用Ｐ型拡散領域として、前記Ｎウエ
ル領域をベース領域とするラテラル型のＰＮＰトランジ
スタを形成して、保護用のバイポーラトランジスタを構
成することができ、この場合にも同様の効果が得られ
る。
保護装置を構成する場合には、例えばＰ型半導体基板に
Ｎウエル領域を形成して、そのＮウエル領域内にＰ型拡
散領域を２つ並設して一方をコレクタ用Ｐ型拡散領域と
し、他方をエミッタ用Ｐ型拡散領域として、前記Ｎウエ
ル領域をベース領域とするラテラル型のＰＮＰトランジ
スタを形成して、保護用のバイポーラトランジスタを構
成することができ、この場合にも同様の効果が得られ
る。
【００４１】
【発明の効果】以上のように本発明の半導体保護装置
は、電源パッドを通じて保護用のトランジスタに印加さ
れる過電圧サージを緩和して、保護回路の過電圧サージ
耐量を高めることができ、保護回路および被保護内部回
路を含む半導体装置全体の過電圧サージ耐量を高めるこ
とができる。また、被保護内部回路から電源パッドまで
の電源ラインに直列に抵抗を挿入しないため、通常動作
時における被保護内部回路の回路動作の不安定性は避け
られる。
は、電源パッドを通じて保護用のトランジスタに印加さ
れる過電圧サージを緩和して、保護回路の過電圧サージ
耐量を高めることができ、保護回路および被保護内部回
路を含む半導体装置全体の過電圧サージ耐量を高めるこ
とができる。また、被保護内部回路から電源パッドまで
の電源ラインに直列に抵抗を挿入しないため、通常動作
時における被保護内部回路の回路動作の不安定性は避け
られる。
【図１】本発明の第１の実施形態としての半導体保護装
置の回路構成図
置の回路構成図
【図２】第１の実施形態の過電圧サージ耐量を示す図
【図３】第２の実施形態としての半導体保護装置の回路
構成図
構成図
【図４】第３の実施形態としての半導体保護装置の回路
構成図
構成図
【図５】従来例の半導体保護装置の回路構成図
１ 保護回路
２ 被保護内部回路
３ 高電位側の電源パッド（電源用）
４ 低電位側の電源パッド（接地用）
５ 保護用のトランジスタ
６ リーク対策用の抵抗
７ 保護用の抵抗
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０３Ｋ 17/16 Ｈ０３Ｋ 17/60 Ｚ
17/60
19/003
Ｆターム(参考） 5F038 BE09 BH02 BH05 BH06 BH13
BH15 CD02 DF01 EZ20
5F048 AA02 AB04 AC03 AC05 BE03
CC01 CC06 CC10 CC15 CC19
5J032 AA02 AB02 AC18
5J055 AX26 AX34 AX58 AX64 DX04
DX10 DX72 DX83 EX06 EY01
EY12 EY17 FX19 FX36 GX01
Claims (4)
- 【請求項１】 被保護内部回路、高電位側電源パッドお
よび低電位側電源パッドを集積化した半導体装置であっ
て、前記高電位側電源パッドと前記低電位側電源パッド
との間に、抵抗値の小さい保護用抵抗と保護用トランジ
スタを直列接続したことを特徴とする半導体保護装置。 - 【請求項２】 抵抗値が３０Ωから４００Ωまでの範囲
内の抵抗であることを特徴とする請求項１記載の半導体
保護装置。 - 【請求項３】 被保護内部回路、高電位側電源パッドお
よび低電位側電源パッドを集積化した半導体装置であっ
て、前記高電位側電源パッドと前記低電位側電源パッド
との間に保護用トランジスタと保護用ダイオードを直列
接続したことを特徴とする半導体保護装置。 - 【請求項４】 被保護内部回路、高電位側電源パッドお
よび低電位側電源パッドを集積化した半導体装置であっ
て、前記高電位側電源パッドと前記低電位側電源パッド
との間に複数の保護用トランジスタを直列に接続するこ
とを特徴とする半導体保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362221A JP2003163271A (ja) | 2001-11-28 | 2001-11-28 | 半導体保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001362221A JP2003163271A (ja) | 2001-11-28 | 2001-11-28 | 半導体保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003163271A true JP2003163271A (ja) | 2003-06-06 |
Family
ID=19172759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001362221A Pending JP2003163271A (ja) | 2001-11-28 | 2001-11-28 | 半導体保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003163271A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| JP2008021863A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体装置及び保護回路 |
| JP2012253233A (ja) * | 2011-06-03 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
-
2001
- 2001-11-28 JP JP2001362221A patent/JP2003163271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007305917A (ja) * | 2006-05-15 | 2007-11-22 | Nec Electronics Corp | 半導体装置 |
| JP2008021863A (ja) * | 2006-07-13 | 2008-01-31 | Nec Electronics Corp | 半導体装置及び保護回路 |
| JP2013531890A (ja) * | 2010-06-09 | 2013-08-08 | アナログ デバイシス， インコーポレイテッド | 集積回路保護のための装置および方法 |
| JP2012253233A (ja) * | 2011-06-03 | 2012-12-20 | Renesas Electronics Corp | 半導体装置 |
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