JP3498755B2 - 増幅器の出力ノードのｓｐｕ条件下の保護デバイス - Google Patents
増幅器の出力ノードのｓｐｕ条件下の保護デバイスInfo
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- JP3498755B2 JP3498755B2 JP05275094A JP5275094A JP3498755B2 JP 3498755 B2 JP3498755 B2 JP 3498755B2 JP 05275094 A JP05275094 A JP 05275094A JP 5275094 A JP5275094 A JP 5275094A JP 3498755 B2 JP3498755 B2 JP 3498755B2
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＤＣ電源であるバッテ
リから電力供給される装置のパワー増幅器に関し、特
に、増幅器に電力が与えられていないときに、該増幅器
の出力端子にＤＣ電源を不注意で接続することにより偶
発的に生ずることのある破壊的なブレーグダウンを防止
する手段に関する。
リから電力供給される装置のパワー増幅器に関し、特
に、増幅器に電力が与えられていないときに、該増幅器
の出力端子にＤＣ電源を不注意で接続することにより偶
発的に生ずることのある破壊的なブレーグダウンを防止
する手段に関する。
【０００２】
【従来技術及びその問題点】パワー増幅器を含む装置の
設置中に、不注意で局所ＤＣ電源への接続ミスを発生
し、破壊的なブレーグダウンを起こしてしまうことがよ
くある。最も典型的な事態は車両でのオーディオ増幅
器、ラジオレシーバ、カセット及びＣＤプレーヤの設置
である。パワー増幅器の出力端子には一般に、接地電位
又はＤＣ電源電圧のいずれかに向けて不注意により生ず
る偶発的な短絡に対する保護手段が講じられている。し
かし特定の保護手段が講じられていない用途で失敗が依
然として生ずることがある。
設置中に、不注意で局所ＤＣ電源への接続ミスを発生
し、破壊的なブレーグダウンを起こしてしまうことがよ
くある。最も典型的な事態は車両でのオーディオ増幅
器、ラジオレシーバ、カセット及びＣＤプレーヤの設置
である。パワー増幅器の出力端子には一般に、接地電位
又はＤＣ電源電圧のいずれかに向けて不注意により生ず
る偶発的な短絡に対する保護手段が講じられている。し
かし特定の保護手段が講じられていない用途で失敗が依
然として生ずることがある。
【０００３】これらの残りの偶発的な失敗の中には、
「ショート−ツゥープラス−アンパワード」として一般
に知られあるいはより簡略化した頭字語ＳＰＵにより知
られた状態がある。車両に装置を設置する間に起こるこ
とのあるこのような条件が図１に概略的に示されてい
る。偶発的な場合は、電源端子（ＶCC）をバッテリの正
極（Ｖbatt）に正確に接続する代わりに、増幅器（Ａｍ
ｐ）の出力端子（Ｏｕｔ）を車両のバッテリ（Ｖbatt）
の正極に不注意で接続する場合である。これは、車両の
バッテリの正極から来る分離されたケーブルを増幅器を
含むカードの出力端子に誤って接続すると起こる。実際
に増幅器の出力端子（Ｏｕｔ）は一般に増幅器カードに
存在するフィルタキャパシタＣ１（典型的には約1000μ
Ｆ）を通して及びカード上の回路の残りのグラウンドに
向かう等価の抵抗Ｒ１（典型的には10オームのオーダ
ー）を通して接地されるようになる。
「ショート−ツゥープラス−アンパワード」として一般
に知られあるいはより簡略化した頭字語ＳＰＵにより知
られた状態がある。車両に装置を設置する間に起こるこ
とのあるこのような条件が図１に概略的に示されてい
る。偶発的な場合は、電源端子（ＶCC）をバッテリの正
極（Ｖbatt）に正確に接続する代わりに、増幅器（Ａｍ
ｐ）の出力端子（Ｏｕｔ）を車両のバッテリ（Ｖbatt）
の正極に不注意で接続する場合である。これは、車両の
バッテリの正極から来る分離されたケーブルを増幅器を
含むカードの出力端子に誤って接続すると起こる。実際
に増幅器の出力端子（Ｏｕｔ）は一般に増幅器カードに
存在するフィルタキャパシタＣ１（典型的には約1000μ
Ｆ）を通して及びカード上の回路の残りのグラウンドに
向かう等価の抵抗Ｒ１（典型的には10オームのオーダ
ー）を通して接地されるようになる。
【０００４】回路の出力端子（Ｏｕｔ）の（例えば車両
の）局所バッテリの正のノードへの偶発的な接続が起こ
ると、回路はその出力ノードを通して「電力」が供給さ
れるようになる。電源端子（Ｖcc）及びＲ１及びＣ１に
より形成される等価ネットワークを通してだけでなく増
幅器の接地端子（Ｇｎｄ）を通して電流が接地に向かっ
て流れ、前記ネットワークは増幅器のＶcc端子を通して
流れる電流によりチャージされる。一般にパワー増幅器
の出力段はプッシュ−プル形態を有しかつそれぞれが増
幅器の出力ノード（Ｏｕｔ）に接続されたコレクタを有
する１対の相補トランジスタ例えばＮＰＮ及びＰＮＰト
ランジスタから成っている。ＳＰＵ条件下の等価回路が
図２に示されている。他の場合には、増幅器の出力段は
ブリッジ形態を有しかつ同じタイプのトランジスタによ
り形成できる。
の）局所バッテリの正のノードへの偶発的な接続が起こ
ると、回路はその出力ノードを通して「電力」が供給さ
れるようになる。電源端子（Ｖcc）及びＲ１及びＣ１に
より形成される等価ネットワークを通してだけでなく増
幅器の接地端子（Ｇｎｄ）を通して電流が接地に向かっ
て流れ、前記ネットワークは増幅器のＶcc端子を通して
流れる電流によりチャージされる。一般にパワー増幅器
の出力段はプッシュ−プル形態を有しかつそれぞれが増
幅器の出力ノード（Ｏｕｔ）に接続されたコレクタを有
する１対の相補トランジスタ例えばＮＰＮ及びＰＮＰト
ランジスタから成っている。ＳＰＵ条件下の等価回路が
図２に示されている。他の場合には、増幅器の出力段は
ブリッジ形態を有しかつ同じタイプのトランジスタによ
り形成できる。
【０００５】全ての場合において、電源線と出力段の出
力ノードとの間に機能的に設置され、図示の通り増幅器
の電源線Ｖccに接続されたエミッタを有するＰＮＰトラ
ンジスタ、例えば縦型の分離されたコレクタを有するＰ
ＮＰトランジスタにより構成されるパワートランジスタ
Ｑ１は、逆バイアス能動領域中で機能し、ここではコレ
クタ端子はエミッタ（Ｅ）として、ベース端子（Ｂ）は
ベースとして、そしてエミッタ端子はコレクタ（Ｃ）と
して機能する。任意のトランジスタの場合のようにそし
て逆バイアス形態の場合のように、「ベース」及び「コ
レクタ」間の電圧は、過度の電力浪費のため破壊的なブ
レーグダウンの付随するリスクを有する接合のブレーグ
ダウンを回避するために、最大値（製造技術に依存す
る）より大きくなるべきではない。
力ノードとの間に機能的に設置され、図示の通り増幅器
の電源線Ｖccに接続されたエミッタを有するＰＮＰトラ
ンジスタ、例えば縦型の分離されたコレクタを有するＰ
ＮＰトランジスタにより構成されるパワートランジスタ
Ｑ１は、逆バイアス能動領域中で機能し、ここではコレ
クタ端子はエミッタ（Ｅ）として、ベース端子（Ｂ）は
ベースとして、そしてエミッタ端子はコレクタ（Ｃ）と
して機能する。任意のトランジスタの場合のようにそし
て逆バイアス形態の場合のように、「ベース」及び「コ
レクタ」間の電圧は、過度の電力浪費のため破壊的なブ
レーグダウンの付随するリスクを有する接合のブレーグ
ダウンを回避するために、最大値（製造技術に依存す
る）より大きくなるべきではない。
【０００６】多くの製造プロセスにおいて逆バイアス条
件下のエミッタ（Ｅ）とコレクタ（Ｃ）ノード間で耐え
られる最大電圧はバッテリ電圧（Ｖbatt）未満である。
これはＳＰＵ条件を特別に重要なものとし、キャパシタ
Ｃ１が放電しかつ「ベース」と「コレクタ」間の電圧が
ほぼＶ batt − 0.7 Ｖに等しい最大電圧を取る偶発的な短
絡が起きた直後には特に重要である。ショート−ツゥー
プラス−アンパワード条件（ＳＰＵ）下のトランジスタ
Ｑ１の損傷を防止できるデバイスが必要で利用性が高い
ことが明瞭である。この問題に対する解決法は知られて
いない。
件下のエミッタ（Ｅ）とコレクタ（Ｃ）ノード間で耐え
られる最大電圧はバッテリ電圧（Ｖbatt）未満である。
これはＳＰＵ条件を特別に重要なものとし、キャパシタ
Ｃ１が放電しかつ「ベース」と「コレクタ」間の電圧が
ほぼＶ batt − 0.7 Ｖに等しい最大電圧を取る偶発的な短
絡が起きた直後には特に重要である。ショート−ツゥー
プラス−アンパワード条件（ＳＰＵ）下のトランジスタ
Ｑ１の損傷を防止できるデバイスが必要で利用性が高い
ことが明瞭である。この問題に対する解決法は知られて
いない。
【０００７】
【発明が解決しようとする課題】本発明の主目的は、回
路に電力が未供給であるときに電源電圧が増幅器の出力
端子に不注意で印加された場合に、出力ノードと電源線
との間に機能的に接続された出力段のパワートランジス
タを保護することである。
路に電力が未供給であるときに電源電圧が増幅器の出力
端子に不注意で印加された場合に、出力ノードと電源線
との間に機能的に接続された出力段のパワートランジス
タを保護することである。
【０００８】
【課題を解決するための手段】基本的に本発明の対象で
ある保護システムはＳＰＵ条件が生じたときに、逆バイ
アス条件下で前記トランジスタのベース−エミッタ接合
を短絡することから成る。実際に、保護されるべきパワ
ートランジスタのベース及びコレクタノード間に機能的
に接続されたスイッチは、増幅回路に電力が与えられて
いないときに増幅器の出力端子への電源電圧の不当な印
加が検出された際に自動的に閉じる。実際にＳＰＵ条件
を検出し従って起こり得る破壊的なブレーグダウンを受
け易いパワートランジスタのベース−コレクタ接合を短
絡するためのデバイスはユニークであり、かつ短絡する
接合と並列に機能的に接続され、更にバイアス抵抗を通
して増幅器の電源線に接続された制御端子を有してい
る。
ある保護システムはＳＰＵ条件が生じたときに、逆バイ
アス条件下で前記トランジスタのベース−エミッタ接合
を短絡することから成る。実際に、保護されるべきパワ
ートランジスタのベース及びコレクタノード間に機能的
に接続されたスイッチは、増幅回路に電力が与えられて
いないときに増幅器の出力端子への電源電圧の不当な印
加が検出された際に自動的に閉じる。実際にＳＰＵ条件
を検出し従って起こり得る破壊的なブレーグダウンを受
け易いパワートランジスタのベース−コレクタ接合を短
絡するためのデバイスはユニークであり、かつ短絡する
接合と並列に機能的に接続され、更にバイアス抵抗を通
して増幅器の電源線に接続された制御端子を有してい
る。
【０００９】この配置により、そして逆バイアス条件の
ベース−エミッタダイオード（Ｂ／Ｅ）のブレーグダウ
ン電圧がトランジスタ効果が付随する場合より著しく高
いため、前記パワートランジスタは、ＳＰＵ条件下で一
般的に存在する電圧用のブレーグダウン条件から都合良
く外れる。この解決法はトランジスタの集積構造の製造
技術に依存しないことが明らかである。この事実にかか
わらず、本発明の対象である解決法は、ＳＰＵ条件に耐
える回路の実質的に絶対のキャパシティを達成するため
の決定的な寄与を与える。
ベース−エミッタダイオード（Ｂ／Ｅ）のブレーグダウ
ン電圧がトランジスタ効果が付随する場合より著しく高
いため、前記パワートランジスタは、ＳＰＵ条件下で一
般的に存在する電圧用のブレーグダウン条件から都合良
く外れる。この解決法はトランジスタの集積構造の製造
技術に依存しないことが明らかである。この事実にかか
わらず、本発明の対象である解決法は、ＳＰＵ条件に耐
える回路の実質的に絶対のキャパシティを達成するため
の決定的な寄与を与える。
【００１０】
【実施例】本発明のその他の特徴及び利点が添付図面を
参照して行う幾つかの態様の以下の説明により更に明瞭
になるであろう。図１は偶発的なＳＰＵ条件を説明する
電気的なダイアグラムであり、図２はＳＰＵ条件の発生
の結果として破壊的なブレーグダウンを更に受け易い増
幅器の出力段の素子を示す回路図であり、図３は、ブレ
ーグダウンの可能性がある図２の出力段の素子に本発明
の保護デバイスを装着した部分的なダイアグラムであ
り、図４は本発明の保護デバイスの一態様を示し、図５
は図４の保護デバイスの機能的ダイアグラムであり、図
６はその中に付加的なＳＰＵ保護トランジスタが形成さ
れたパワートランジスタのインターディジィト集積構造
のレイアウトを示すものである。全ての図において、Ｓ
ＰＵ条件のトランジスタの動作の逆バイアス条件が、そ
れぞれ逆バイアスを受けるトランジスタ構造の仮想ベー
スノード（Ｂ）、エミッタノード（Ｅ）及びコレクタノ
ード（Ｃ）をそれぞれ特定する文字ラベル（Ｂ）（Ｅ）
及び（Ｃ）により概略的に示されている。
参照して行う幾つかの態様の以下の説明により更に明瞭
になるであろう。図１は偶発的なＳＰＵ条件を説明する
電気的なダイアグラムであり、図２はＳＰＵ条件の発生
の結果として破壊的なブレーグダウンを更に受け易い増
幅器の出力段の素子を示す回路図であり、図３は、ブレ
ーグダウンの可能性がある図２の出力段の素子に本発明
の保護デバイスを装着した部分的なダイアグラムであ
り、図４は本発明の保護デバイスの一態様を示し、図５
は図４の保護デバイスの機能的ダイアグラムであり、図
６はその中に付加的なＳＰＵ保護トランジスタが形成さ
れたパワートランジスタのインターディジィト集積構造
のレイアウトを示すものである。全ての図において、Ｓ
ＰＵ条件のトランジスタの動作の逆バイアス条件が、そ
れぞれ逆バイアスを受けるトランジスタ構造の仮想ベー
スノード（Ｂ）、エミッタノード（Ｅ）及びコレクタノ
ード（Ｃ）をそれぞれ特定する文字ラベル（Ｂ）（Ｅ）
及び（Ｃ）により概略的に示されている。
【００１１】図１及び図２に示されるＳＰＵ条件下の出
力段の電源線に接続された出力パワートランジスタＱ１
の逆バイアス条件の臨界性は、トランジスタの仮想ベー
ス−エミッタ（Ｂ）／（Ｅ）接合をスイッチＳ１を通し
て短絡することにより決定的に減少させるか除去するこ
とができる。保護スイッチＳ１は、回路に電力が与えら
れていないときに、増幅器の出力ノードＯｕｔへの電源
バッテリ電圧の誤った接続の結果としてＳＰＵ条件の発
生を決定できるセンサにより駆動される。
力段の電源線に接続された出力パワートランジスタＱ１
の逆バイアス条件の臨界性は、トランジスタの仮想ベー
ス−エミッタ（Ｂ）／（Ｅ）接合をスイッチＳ１を通し
て短絡することにより決定的に減少させるか除去するこ
とができる。保護スイッチＳ１は、回路に電力が与えら
れていないときに、増幅器の出力ノードＯｕｔへの電源
バッテリ電圧の誤った接続の結果としてＳＰＵ条件の発
生を決定できるセンサにより駆動される。
【００１２】ＳＰＵ条件を検出しかつ危険なトランジス
タの（Ｂ）／（Ｅ）接合を短絡させるデバイスの実際的
な態様が図４に示されている。この態様による保護デバ
イスは、パワートランジスタＱ１のベース（Ｂ1 ）に接
続されたエミッタ、出力ノードＯｕｔに接続されたコレ
クタ及びバイアス抵抗ＰＲ２を通して増幅回路の電源線
Ｖccに接続されたベース（Ｂ2 ）を有するトランジスタ
ＱＳから成っている。
タの（Ｂ）／（Ｅ）接合を短絡させるデバイスの実際的
な態様が図４に示されている。この態様による保護デバ
イスは、パワートランジスタＱ１のベース（Ｂ1 ）に接
続されたエミッタ、出力ノードＯｕｔに接続されたコレ
クタ及びバイアス抵抗ＰＲ２を通して増幅回路の電源線
Ｖccに接続されたベース（Ｂ2 ）を有するトランジスタ
ＱＳから成っている。
【００１３】図から分かるように、回路が通常の機能を
果たしている間は、ベース（ノードＢ2 ）上の電位がエ
ミッタ上及びコレクタノード上に存在する電位より高い
ため、保護されるべきパワートランジスタＱ１と実質的
に同じタイプの保護トランジスタＱＳはオフである。実
際にベース電位は増幅器の電源電圧Ｖccに実質的に等し
い。
果たしている間は、ベース（ノードＢ2 ）上の電位がエ
ミッタ上及びコレクタノード上に存在する電位より高い
ため、保護されるべきパワートランジスタＱ１と実質的
に同じタイプの保護トランジスタＱＳはオフである。実
際にベース電位は増幅器の電源電圧Ｖccに実質的に等し
い。
【００１４】ＳＰＵが起こった場合、例えば電力が未供
給で（Ｖcc＝０）かつ増幅器の出力ノードＯｕｔが偶発
的に電源電圧（Ｖbatt）に接続された時に、保護トラン
ジスタＱＳは逆飽和ゾーンで機能し、従ってノード
（Ｅ）はエミッタノードとなり、ノードＢ2 はベースノ
ードを構成し、かつノード（Ｂ1 ）は保護トランジスタ
ＱＳのコレクタノードとなる。これらの条件では、ノー
ド（Ｂ2 ）上の電位がノード（Ｅ）上の電位より低いた
め、保護トランジスタＱＳはオンになり、従ってノード
（Ｅ）及び（Ｂ1 ）を実際に短絡する。
給で（Ｖcc＝０）かつ増幅器の出力ノードＯｕｔが偶発
的に電源電圧（Ｖbatt）に接続された時に、保護トラン
ジスタＱＳは逆飽和ゾーンで機能し、従ってノード
（Ｅ）はエミッタノードとなり、ノードＢ2 はベースノ
ードを構成し、かつノード（Ｂ1 ）は保護トランジスタ
ＱＳのコレクタノードとなる。これらの条件では、ノー
ド（Ｂ2 ）上の電位がノード（Ｅ）上の電位より低いた
め、保護トランジスタＱＳはオンになり、従ってノード
（Ｅ）及び（Ｂ1 ）を実際に短絡する。
【００１５】保護回路の正確な動作のためには、バイア
ス抵抗ＲＰ１及びＲＰ２と保護トランジスタＱＳの飽和
抵抗（Ｒsat ）との間の比を適切に決定してノード
（Ｅ）及び（Ｂ1 ）間の電圧が逆バイアスされたトラン
ジスタＱ１を導電状態にするためには不十分なようにす
べきである。従って保護トランジスタＱＳは、コレクタ
の負荷ＲＰ１を考慮に入れることによりそのコレクタと
そのエミッタ間の比較的低い電圧で飽和する。
ス抵抗ＲＰ１及びＲＰ２と保護トランジスタＱＳの飽和
抵抗（Ｒsat ）との間の比を適切に決定してノード
（Ｅ）及び（Ｂ1 ）間の電圧が逆バイアスされたトラン
ジスタＱ１を導電状態にするためには不十分なようにす
べきである。従って保護トランジスタＱＳは、コレクタ
の負荷ＲＰ１を考慮に入れることによりそのコレクタと
そのエミッタ間の比較的低い電圧で飽和する。
【００１６】本発明の対象である保護デバイスは、特に
限定されるわけではないが、主としてモノリチック集積
された増幅器用として考案されているという観点につい
て、図５のダイアグラムを参照した考察により良好に理
解される。図５を参照すると、保護トランジスタＱＳが
通電しなければならない最大電流が式Ｉc ≒Ｖbatt／Ｒ
Ｐ１によりほぼ与えられることが分かる。ＲＰ１が比較
的低い値を有すると、電流Ｉc は比較的高くなる（例え
ばバッテリ電圧Ｖbatt,max＝18Ｖ及びＲＰ１＝150 Ωで
あると電流Ｉc ,maxは約120 ｍＡである）。これは保護
トランジスタＱＳが有する飽和抵抗の最大値に限界を与
える。
限定されるわけではないが、主としてモノリチック集積
された増幅器用として考案されているという観点につい
て、図５のダイアグラムを参照した考察により良好に理
解される。図５を参照すると、保護トランジスタＱＳが
通電しなければならない最大電流が式Ｉc ≒Ｖbatt／Ｒ
Ｐ１によりほぼ与えられることが分かる。ＲＰ１が比較
的低い値を有すると、電流Ｉc は比較的高くなる（例え
ばバッテリ電圧Ｖbatt,max＝18Ｖ及びＲＰ１＝150 Ωで
あると電流Ｉc ,maxは約120 ｍＡである）。これは保護
トランジスタＱＳが有する飽和抵抗の最大値に限界を与
える。
【００１７】横型の集積トランジスタが十分に低い飽和
抵抗を提供できないとすると、図示の例のパワートラン
ジスタＱ１のように、保護トランジスタＱＳは分離され
たコレクタを有する縦型トランジスタ、例えばＩＣＶＰ
ＮＰの形態で形成される。ほぼ確実なことではあるが、
保護トランジスタＱＳの設計面積が比較的大きいと、ト
ランジスタＱＳ及びバイアス抵抗ＲＰ２から成る保護デ
バイスをパワートランジスタＱ１の集積構造を含む同じ
「ポケット」内に集積することが可能であり、これによ
り半導体のエリアをセーブできる。
抵抗を提供できないとすると、図示の例のパワートラン
ジスタＱ１のように、保護トランジスタＱＳは分離され
たコレクタを有する縦型トランジスタ、例えばＩＣＶＰ
ＮＰの形態で形成される。ほぼ確実なことではあるが、
保護トランジスタＱＳの設計面積が比較的大きいと、ト
ランジスタＱＳ及びバイアス抵抗ＲＰ２から成る保護デ
バイスをパワートランジスタＱ１の集積構造を含む同じ
「ポケット」内に集積することが可能であり、これによ
り半導体のエリアをセーブできる。
【００１８】図６は本発明の保護デバイスのこのような
集積の態様を示している。保護トランジスタＱＳはパワ
ートランジスタＱ１のインターディジィト構造のフィン
ガ間に意図的に形成された「付加的なフィンガ」の形態
で形成される。保護トランジスタＱＳの構造は、次の特
殊性を除いて、パワートランジスタＱ１の集積構造に属
する他のフィンガの構造に実質的に類似している。ａ）
コレクタＱＳ（図４のノードＥ）はパワートランジスタ
Ｑ１のコレクタと共通であるため、後者のコレクタ構造
も保護トランジスタＱＳの付加構造のコレクタとしても
使用できる。ｂ）保護トランジスタＱＳのエミッタ（図
４のノードＢ1 ）が金属路を通してパワートランジスタ
Ｑ１のベース領域に接続されている。ｃ）バイアス抵抗
ＲＰ２は、パワートランジスタＱ１のｎ−タイプベース
領域中にｐ−タイプ拡散部を形成することにより実現で
き、従ってこれは集積抵抗の「ポケット」領域を示して
いる。
集積の態様を示している。保護トランジスタＱＳはパワ
ートランジスタＱ１のインターディジィト構造のフィン
ガ間に意図的に形成された「付加的なフィンガ」の形態
で形成される。保護トランジスタＱＳの構造は、次の特
殊性を除いて、パワートランジスタＱ１の集積構造に属
する他のフィンガの構造に実質的に類似している。ａ）
コレクタＱＳ（図４のノードＥ）はパワートランジスタ
Ｑ１のコレクタと共通であるため、後者のコレクタ構造
も保護トランジスタＱＳの付加構造のコレクタとしても
使用できる。ｂ）保護トランジスタＱＳのエミッタ（図
４のノードＢ1 ）が金属路を通してパワートランジスタ
Ｑ１のベース領域に接続されている。ｃ）バイアス抵抗
ＲＰ２は、パワートランジスタＱ１のｎ−タイプベース
領域中にｐ−タイプ拡散部を形成することにより実現で
き、従ってこれは集積抵抗の「ポケット」領域を示して
いる。
【００１９】これは、図４がＳＰＵ条件下にあるとノー
ド（Ｂ1 ）がＲＰ２抵抗の集積「ボディ」と比較して高
い電圧にあり従って前記抵抗が正常にバイアスされてい
るため、可能になる。通常の動作条件では、ＲＰ２抵抗
を構成するｐ−タイプ拡散部の最大電圧は電源電圧Ｖcc
と等しく、従って中に該抵抗が形成されるｎ−タイプ領
域の電圧より高くなる。このような（バイアス抵抗ＲＰ
２を構成する）ｐ−拡散部はトランジスタＱ１用の補助
「エミッタ」（比較的小サイズ）としての挙動を示すた
め、これはパワートランジスタＱ１の通常の機能を損な
わない。ＲＰ２の一方の端子は保護トランジスタＱＳの
ベース領域（ノードＢ2 ）に接続され、かつ他の端子
は、パワートランジスタＱ１の集積構造のエミッタ領域
に接続されることになる、直ぐ近くの電源金属線（ノー
ドＣ）に接続されている。
ド（Ｂ1 ）がＲＰ２抵抗の集積「ボディ」と比較して高
い電圧にあり従って前記抵抗が正常にバイアスされてい
るため、可能になる。通常の動作条件では、ＲＰ２抵抗
を構成するｐ−タイプ拡散部の最大電圧は電源電圧Ｖcc
と等しく、従って中に該抵抗が形成されるｎ−タイプ領
域の電圧より高くなる。このような（バイアス抵抗ＲＰ
２を構成する）ｐ−拡散部はトランジスタＱ１用の補助
「エミッタ」（比較的小サイズ）としての挙動を示すた
め、これはパワートランジスタＱ１の通常の機能を損な
わない。ＲＰ２の一方の端子は保護トランジスタＱＳの
ベース領域（ノードＢ2 ）に接続され、かつ他の端子
は、パワートランジスタＱ１の集積構造のエミッタ領域
に接続されることになる、直ぐ近くの電源金属線（ノー
ドＣ）に接続されている。
【図１】偶発的なＳＰＵ条件を説明する電気的なダイア
グラム。
グラム。
【図２】ＳＰＵ条件の発生の結果として破壊的なブレー
グダウンを更に受け易い増幅器の出力段の素子を示す回
路図。
グダウンを更に受け易い増幅器の出力段の素子を示す回
路図。
【図３】ブレーグダウンの可能性がある図２の出力段の
素子に本発明の保護デバイスを適用した部分的なダイア
グラム。
素子に本発明の保護デバイスを適用した部分的なダイア
グラム。
【図４】本発明の保護デバイスの一態様を示す図。
【図５】図４の保護デバイスの機能的ダイアグラム。
【図６】その中に付加的なＳＰＵ保護トランジスタが形
成されたパワートランジスタのインターディジィト集積
構造のレイアウト。
成されたパワートランジスタのインターディジィト集積
構造のレイアウト。
Ｑ１・・・パワートランジスタ
ＱＳ・・・保護トランジスタ
Ｓ１・・・保護スイッチ
Ｏｕｔ・・・出力ノード
ＲＰ１、２・・・バイアス抵抗
Ｖcc・・・電源線
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 アンドレア・ファッシナ
イタリア国 ミラノ 20155 ヴィア・
エルコラノ（番地なし)
(72)発明者 パオロ・フェラーリ
イタリア国 ガララテ 21013 ヴィ
ア・エッフェ・カバロッティ 14
(56)参考文献 特開 平２−291707（ＪＰ，Ａ)
特開 昭61−65468（ＪＰ，Ａ)
米国特許3435295（ＵＳ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H03F 1/52
Claims (5)
- 【請求項１】 電源線 (Vcc)に接続されたエミッタ及び
出力ノード(Out)に接続されたコレクタを有するパワー
トランジスタ(Q1)を含んで成る増幅器の出力段におい
て、 前記パワートランジスタと同一タイプであり、前記パワ
ートランジスタのベースに接続されたエミッタ、前記出
力ノードに接続されたコレクタ及び前記電源線にバイア
ス抵抗(RP2)を通して接続されたベースを有し、前記出
力ノードにＤＣ電圧源 (Vbatt) が接続された場合に導通
して前記パワートランジスタのベース−コレクタ間短絡
経路を提供する保護トランジスタ(QS) を備えたことを特
徴とする出力段。 - 【請求項２】 パワートランジスタ及び保護トランジス
タが両者ともＰＮＰトランジスタである請求項１に記載
の出力段。 - 【請求項３】 パワートランジスタがモノリチック集積
回路の分離されたポケット内に含まれるインターディジ
ィト構造をもち分離されたコレクタを有する縦型トラン
ジスタであり、保護トランジスタが、前記パワートラン
ジスタのインターディジィト構造の付加的なフィンガの
形態で前記分離されたポケット内に形成されている請求
項２に記載の出力段。 - 【請求項４】 バイアス抵抗が、パワートランジスタの
インターディジィト構造のベース領域内に全体として含
まれる拡散領域の形態で集積されている請求項３に記載
の出力段。 - 【請求項５】 電力未供給状態にある増幅器出力段をな
す集積ＰＮＰトランジスタ (Q1) のコレクタが接続されて
いる出力ノードに正の電圧源 (Vbatt) が接続された場合
に該ＰＮＰトランジスタを保護するための保護方法にお
いて、 前記電力未供給状態の正の電圧源接続で導通する保護ト
ランジスタ (QS) を使用することにより、前記出力ノード
の正の電圧源接続を検出し、 この導通した保護トランジスタを通して前記ＰＮＰトラ
ンジスタのベースとコレクタを短絡させるようにしたこ
とを特徴とする保護方法。
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|---|---|---|---|
| EP93830071A EP0613238B1 (en) | 1993-02-24 | 1993-02-24 | Limitation of current absorption under short-to-plus-unpowered (SPU) conditions of the output node of an amplifier |
| IT93830071.2 | 1993-02-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06303047A JPH06303047A (ja) | 1994-10-28 |
| JP3498755B2 true JP3498755B2 (ja) | 2004-02-16 |
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ID=8215125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05275094A Expired - Fee Related JP3498755B2 (ja) | 1993-02-24 | 1994-02-24 | 増幅器の出力ノードのｓｐｕ条件下の保護デバイス |
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|---|---|
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| EP (1) | EP0613238B1 (ja) |
| JP (1) | JP3498755B2 (ja) |
| DE (1) | DE69329489D1 (ja) |
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-
1994
- 1994-02-07 US US08/192,426 patent/US5515224A/en not_active Expired - Lifetime
- 1994-02-24 JP JP05275094A patent/JP3498755B2/ja not_active Expired - Fee Related
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