JP2003152132A

JP2003152132A - 半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法

Info

Publication number: JP2003152132A
Application number: JP2001344773A
Authority: JP
Inventors: Akihiro Yaguchi; 昭弘矢口; Atsushi Kazama; 敦風間
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-11-09
Filing date: 2001-11-09
Publication date: 2003-05-23

Abstract

(57)【要約】【課題】半導体素子と基板との接続配線長及び配線領域
を減少し素子数の増加、動作の高速化、小型化に最適な
半導体マルチチップパッケージを実現する。【解決手段】導電性配線５、７、外部接続用端子１０及
び２個の半導体素子１に共通の絶縁性膜４、６、９を、
機械的には互いに分離されてはいない２個の半導体素子
１からなる半導体素子群１１の回路形成面１２上に配置
し、パッケージングする。これによって、半導体素子１
と配線基板とを配線により接続するための、半導体素子
１間の領域は不要となるとともに、配線長を短くするこ
とができる。したがって、動作の高速化及び装置の小型
化に最適であり、かつ容易な配線作業により製造可能な
半導体マルチチップパッケージを実現することができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の半導体素子
を１つのパッケージとしてパッケージングする半導体マ
ルチチップパッケージ、および半導体マルチチップパッ
ケージの製造方法に関する。

【０００２】

【従来の技術】近年、画像データ処理を高速で行うた
め、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メ
モリ）に代表される複数個のメモリ素子を１つのパッケ
ージにパッケージングし、大容量化とバス幅を広げたマ
ルチチップパッケージの需要が拡大している。

【０００３】従来のマルチチップパッケージには、表面
および内部に配線を形成したプリント配線基板に複数の
半導体素子を搭載したＢＧＡ（ボール・グリッド・アレ
イ）タイプのパッケージが用いられていた。

【０００４】このＢＧＡタイプのパッケージは、以下の
ようにして製造される。すなわち、プリント配線基板の
一方の表面に、半導体ウエハから個片に分割された複数
の半導体素子を配置し、接着材によってプリント配線基
板に固定する。

【０００５】次いで、半導体素子のプリント配線基板に
接続される面とは反対側の面に形成されたパッドと、プ
リント配線基板上で半導体素子が搭載された部分の周囲
に設けたパッドとを金ワイヤなどの配線部材で電気的に
接続する。

【０００６】この配線部材は、上記半導体素子のパッド
以外の半導体素子表面に接触するのを防ぐため、半導体
素子表面より離れるようにしてプリント配線基板上に接
続される。

【０００７】そして、配線部材の接続後、半導体素子周
囲とプリント配線基板上のパッド部とを覆うように樹脂
で封止し、プリント配線基板の他方の面にはんだなどか
らなる外部接続用端子を形成する。上述のようにして、
ＢＧＡタイプの半導体マルチチップパッケージが製造さ
れる。

【０００８】

【発明が解決しようとする課題】上述したＢＧＡタイプ
のマルチチップパッケージは、従来のパッケージ製造技
術でパッケージングができる利点がある。

【０００９】しかし、上述したように、半導体素子のパ
ッドとプリント配線基板上の半導体素子周囲に設けたパ
ッドとを配線部材で接続するため、長い配線部材が必要
となる。

【００１０】また、ＢＧＡタイプのマルチチップパッケ
ージではプリント配線基板の半導体素子搭載面の反対面
にエリアアレイ状に外部端子を配置しており、外部端子
は半導体素子の直下部分にも形成される場合が多い。

【００１１】半導体素子と外部機器間を伝達する入出力
信号は、半導体素子から配線部材を介して半導体素子周
囲のプリント配線基板のパッドに供給され、このパッド
からプリント配線基板内の配線で半導体素子直下部分の
外部端子に達するため、プリント配線基板内の配線長も
長くなる場合がある。

【００１２】これら配線部材やプリント配線基板内の配
線が長くなると、マルチチップパッケージ内の電気容量
（インダクタンス）が増加し、高速化に十分な対応がで
きない場合がある。

【００１３】また、今後、パッケージ内に搭載される半
導体素子数の増加が予想されるが、プリント配線基板の
パッドと配線部材との接続領域を半導体素子周囲のプリ
ント配線基板上に確保する必要があるため、搭載される
素子の数が多くなると、パッケージサイズがチップサイ
ズより大きくなる場合があり、小型化が要求される携帯
情報機器への搭載が難しくなる。

【００１４】また、搭載する半導体素子の数が増加する
と、上述したような従来技術におけるＢＧＡタイプのパ
ッケージ製造方法では、半導体素子上のパッドとプリン
ト配線基板上のパッドとの配線接続作業が煩雑となり、
製造工程の複雑化、長時間化を招き、製品のコストアッ
プの原因となる可能性もある。

【００１５】本発明の目的は、半導体素子とプリント基
板との接続配線長及び配線領域を減少し、搭載される半
導体素子数の増加、動作の高速化及び装置の小型化に最
適であり、かつ容易な配線作業により製造可能な半導体
マルチチップパッケージおよび半導体マルチチップパッ
ケージの製造方法を実現することである。

【００１６】

【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。（１）半導体マルチチップパッケージにおいて、回路形
成面上に信号入出力用のパッドが形成された複数の半導
体素子と、上記半導体素子の回路形成面上に形成され、
少なくとも一部が上記複数の半導体素子に共通の多層の
絶縁性膜と、上記絶縁性膜上に形成され、上記パッドに
接続される導電性配線とを備える。

【００１７】（２）好ましくは、上記（１）において、
上記導電性配線の一部に接合され、外部装置と接続され
る外部接続用端子を備える。

【００１８】上記構成によれば、導電性配線を半導体素
子回路形成面の投影面内に形成することができ、半導体
素子のパッドから導電性配線の外部接続用端子接合部ま
での配線長を短くすることができる。

【００１９】さらに、半導体素子の周囲に導電性配線の
接続領域を確保する必要がないので、パッケージサイズ
を搭載する複数の素子サイズと実質的に同一とすること
ができ、パッケージサイズの小型化が図れる。

【００２０】（３）半導体マルチチップパッケージにお
いて、回路形成面上に信号入出力用のパッドが形成され
た複数の半導体素子と、上記半導体素子の回路形成面上
に形成された第１の絶縁性膜と、上記第１の絶縁性膜上
に形成され、上記パッドに接続される第１の導電性配線
と、上記第１の絶縁性膜上に、少なくとも一部が上記複
数の半導体素子に共通の第２の絶縁性膜と、上記第２の
絶縁性膜上に形成され、上記第１の導電性配線に接続さ
れる第２の導電性配線と、上記第２の絶縁性膜と第２の
導電性配線上に形成され、第２の導電性配線の一部を露
出して形成される表面保護用の第３の絶縁性膜とを備え
る。

【００２１】（４）好ましくは、上記（３）において、
上記第２の導電性配線の一部に接合され、外部装置と接
続される外部接続用端子を備える。

【００２２】（５）また、好ましくは、上記（３）にお
いて、上記第１の導電性配線に形成され、上記半導体素
子の特性を検査するための外部装置が接続される特性検
査用端子を備える。

【００２３】上記のような構成によって、導電性配線の
配線長を短くでき、パッケージサイズの小型化を図るこ
とができる。また、半導体素子の特性検査用端子を導電
性配線に形成することで端子間隔が拡大でき、特性検査
が容易になる。

【００２４】（６）半導体マルチチップパッケージの製
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて絶縁性膜を形成
する工程と、上記パッドに接続される導電性配線を上記
絶縁性膜上に形成する工程と、上記絶縁性膜と導電性配
線の表面に、上記導電性配線の外部接続用端子接合部分
が露出し、複数の半導体素子に共通する表面保護用の絶
縁性膜を形成する工程と、上記半導体ウエハを所定数の
半導体素子領域に分離する工程とを備える。

【００２５】（７）好ましくは、上記（６）において、
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。

【００２６】（８）半導体マルチチップパッケージの製
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて第１の絶縁性膜
を形成する工程と、上記パッドに接続される第１の導電
性配線を上記第１の絶縁性膜上に形成する工程と、少な
くとも、その一部が複数の半導体素子に共通し、所定の
部分が露出された第２の絶縁性膜を、上記第１の絶縁性
膜上に形成する工程と、上記第２の絶縁性膜の上記露出
された所定の部分により第１の導電性配線に接続される
第２の導電性配線を、上記第２の絶縁性膜上に形成する
工程と、前記第２の絶縁性膜と第２の導電性配線上に、
第２の導電性配線の外部接続用端子接合部分が露出し、
複数の半導体素子に共通する表面保護用の第３の絶縁性
膜を形成する工程と、上記半導体ウエハを所定数の半導
体素子領域に分離する工程とを備える。

【００２７】（９）好ましくは、上記（８）において、
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。

【００２８】（１０）また、好ましくは、上記（８）に
おいて、上記第１の導電性配線に、上記半導体素子の特
性検査用端子を形成し、個々の半導体素子の特性を検査
する工程を、さらに備える。

【００２９】上記半導体マルチチップパッケージの製造
方法によれば、ウエハ上に半導体素子を形成するための
配線および絶縁性膜形成技術を利用してパッケージが製
造でき、ウエハ状態で複数の半導体素子を搭載したマル
チチップパッケージのパッケージングが可能となる。

【００３０】

【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図１は本発明の第１の実施形態
である半導体マルチチップパッケージの概略断面図であ
る。また、図２、図３は、それぞれ、図１に示した半導
体マルチチップパッケージの絶縁性膜の一部を取り除い
た状態での平面図である。

【００３１】図１に示すように、本発明の第１の実施形
態である半導体マルチチップパッケージは、２個の半導
体素子１からなる半導体素子群１１と、パッシベーショ
ン膜３と、第１絶縁性膜４と、第１導電性配線５と、第
２絶縁性膜６と、第２導電性配線７と、ランド８と、第
３絶縁性膜９と、外部接続用端子１０とを備えている。

【００３２】そして、半導体素子１には回路形成面１２
が形成され、この回路形成面１２上にパッド２が形成さ
れている。また、この回路形成面１２上にパッシベーシ
ョン膜３が形成され、パッシベーション膜３上に形成さ
れている第１絶縁性膜４が形成されている。

【００３３】また、第１導電性配線５は第１絶縁性膜４
上に形成され、その一端がパッド２に接続する構成とな
っている。また、第２絶縁性膜６は第１絶縁性膜４上に
形成され、第２導電性配線７は第２絶縁性膜６に形成さ
れ、その一端が第１導電性配線５に接続される。

【００３４】また、ランド８は第２導電性配線７の一部
に形成され、第３絶縁性膜９はランド８の一部を露出さ
せ、第２絶縁性膜６と導電性配線５、７の表面を覆う。
また、外部接続用端子１０はランド８に接合している。

【００３５】ここで、第１絶縁膜４、第２絶縁膜６、第
３絶縁膜９等は従来技術におけるプリント配線基板に対
応する。

【００３６】それぞれにパッド２が設けられた２個の半
導体素子１は、境界線ａで互いに領域分けされている
が、互いに分離されることなく一体となって半導体素子
群１１を形成している。

【００３７】図２及び図３は、外部端子１０が形成され
た面側から見た平面図であるが、図２は、一部について
外部接続端子１０から第２絶縁膜６を除去した図であ
り、図３は、一部について第３絶縁膜９を除去した図で
ある。

【００３８】図２、図３に示すように、パッド２は、一
つの半導体素子１の回路形成面１２の中央部分に縦列に
配置されており、パッド２の一部はパッシベーション膜
３から露出している。また、パッシベーション膜３上に
は、第１絶縁性膜４が形成されているがこの第１絶縁性
膜４からも、パッド２の一部が露出するように構成され
ている。

【００３９】第１導電性配線５の一端はパッド２に接続
され、他方端は第１絶縁性膜４上で半導体素子の端部１
３近傍まで引き延ばされている。第１導電性配線５の半
導体素子端部１３の近傍には、第２導電性配線７を接合
するための幅広部１５が設けられている。

【００４０】また、第２絶縁性膜６は、第１導電性配線
の幅広部１５を露出させ、境界線ａで領域分けされた複
数の半導体素子１間を跨ぐように第１絶縁性膜４上に形
成される。つまり、第２絶縁性膜６は、複数の半導体素
子１が共有する一つの膜であり、複数の半導体素子１の
面に連続して形成されている。

【００４１】第２導電性配線７は、第１導電性配線５の
幅広部１５にその一端が接合され、この接合部から第２
絶縁性膜６上で引き延ばされ、その他端は外部接続用端
子１０を接合するランド８に接続されている。

【００４２】また、表面保護用の第３絶縁性膜９は、半
導体素子１の回路形成面１２上において、ランド８の一
部を露出させて、第１絶縁性膜４、第１導電性配線５、
第２絶縁性膜６、および第２導電性配線７を覆ってい
る。外部接続用端子１０は、第３絶縁性膜９から露出し
ているランド８と接合している。

【００４３】また、半導体素子１のパッド２と外部接続
用端子１０とは、第１、第２導電性配線５、７、ランド
８を経由して電気的に接続されている。上述の説明から
明らかなように、絶縁性膜は第１から第３までの絶縁性
膜４、６及び９の３層構成となっている。

【００４４】本発明の第１の実施形態に示した半導体マ
ルチチップパッケージでは、導電性配線５、７、外部接
続用端子１０及び２個の半導体素子１に共通の絶縁性膜
４、６、９を、機械的には互いに分離されてはいない２
個の半導体素子１からなる半導体素子群１１の回路形成
面１２上に配置し、パッケージングする。

【００４５】これによって、半導体素子と配線基板とを
配線により接続するための、半導体素子間の領域は不要
となり、パッケージサイズは半導体素子群１１のサイズ
と実質的に同一とすることができる。

【００４６】また、パッド２から外部接続用端子１０を
接合するランド８までの第１、第２導電性配線５、７は
主に絶縁性膜表面の２次元平面内に形成され（３次元方
向には、第２絶縁膜６の厚み方向のみ形成）、配線部材
に従来の金ワイヤを用いた場合より、配線長を短くする
ことができる。

【００４７】また、半導体素子１のパッド２に接合する
第１導電性配線５には、図２に示すように複数個のパッ
ド２から一つの幅広部１５に繋がる配線１６を形成する
ことができる。

【００４８】これらは電源やグランドなどの共通配線で
ある。このような配線の共通化によって、第１導電性配
線５の幅広部１５の数を減少することができるため、幅
広部１５どうしの間隔をパッド２の間隔より広げること
ができ、幅広部１５のサイズを大きくすることができ
る。

【００４９】これにより、幅広部１５と第２導電性配線
７との接合面積を大きくすることができ、接合信頼性を
向上することができる。

【００５０】なお、導電性配線５、７には、銅（Ｃｕ）
あるいはアルミ（Ａｌ）、金（Ａｕ）、銀（Ａｇ）など
の材料が単独もしくは複数の材料を用いた合金の状態で
用いられる。また、表面にニッケル（Ｎｉ）、クロム
（Ｃｒ）などのメッキを施す場合もある。

【００５１】また、導電性配線７に連なるランド８は上
記導電性配線７と同じ材料で形成し、表面にニッケル
（Ｎｉ）、金（Ａｕ）などのめっきを施す場合もある。

【００５２】また、外部接続用端子１０には、はんだ材
料（例えばＰｂ−Ｓｎ系共晶はんだ、Ｓｎ−Ａｇ−Ｃｕ
系はんだ）などを使用し、球状のはんだ材もしくはペー
スト状のはんだ材をランド８上に配置した後、はんだを
溶融させてランド８と接合させる。

【００５３】絶縁性膜４、６、９には液状あるいはフィ
ルム状のポリイミド樹脂、ポリエーテルイミド樹脂、ア
クリル変成エポキシ樹脂、ゴムを配合したエポキシ樹
脂、シリコーン樹脂などを用いることができる。

【００５４】なお、第２絶縁性膜６に、第１絶縁性膜
４、第３絶縁性膜９より弾性率の低い材料を用いると、
マルチチップパッケージを外部接続用端子１０によって
実装基板に搭載した場合、外部接続用端子１０に発生す
る熱歪みを低減する効果が得られる。

【００５５】これは、第２絶縁性膜６に低弾性率の材料
を用いると、マルチチップパッケージと実装基板との線
膨張係数差によって外部接用続端子１０に発生する熱歪
みが、第２絶縁性膜６の変形によって緩和されるためで
ある。

【００５６】第２絶縁性膜６に低弾性率の材料を用いる
ことによって、マルチチップパッケージ実装品の信頼性
を向上することができる。

【００５７】また、第２絶縁性膜６の膜厚は、第１絶縁
性膜４の膜厚より厚くするのが望ましい。これによっ
て、第１導電性配線５と第２導電性配線７との間に生じ
る電気容量（インダクタンス）を低減でき、半導体素子
１の高速動作時に発生する信号ノイズを抑制することが
できる。

【００５８】以上のように、本発明の第１の実施形態で
ある半導体マルチチップパッケージによれば、導電性配
線５、７、外部接続用端子１０及び２個の半導体素子１
に共通の絶縁性膜４、６、９を、機械的には互いに分離
されてはいない２個の半導体素子１からなる半導体素子
群１１の回路形成面１２上に配置し、パッケージングす
る。

【００５９】これによって、半導体素子と配線基板とを
配線により接続するための、半導体素子間の領域は不要
となるとともに、配線長を短くすることができるので、
動作の高速化及び装置の小型化に最適であり、かつ容易
な配線作業により製造可能な半導体マルチチップパッケ
ージを実現することができる。

【００６０】また、パッド２と外部接続用端子１０とを
接続する導電性配線５、７の長さを短くすることがで
き、ノイズ発生を抑制できるので、マルチチップパッケ
ージの動作の高速化が図れる。

【００６１】なお、図１に示した本発明の第１の実施形
態である半導体マルチチップパッケージでは、境界線ａ
で半導体素子１間の領域分けがなされ、それぞれにパッ
ド２が設けられた２個の半導体素子１は、分離されるこ
となく一体となって半導体素子群を形成している。

【００６２】しかし、本発明による半導体マルチチップ
パッケージを構成する半導体素子群は、それぞれの素子
領域で互いに分離された複数の半導体素子１で形成して
もよい。

【００６３】図４は、互いに分離された２個の半導体素
子１を接着部材１７で結合し、半導体素子群１１を形成
した本発明による第２の実施形態である半導体マルチチ
ップパッケージの概略断面図である。

【００６４】図４において、半導体素子１どうしは、半
導体素子１の非回路形成面１４に設けた接着部材１７で
結合され、半導体素子群１１を形成する。図１に示した
第１実施形態と同様に、半導体素子１の回路形成面１２
上に絶縁性膜４、６、９、導電性配線５、７、外部接続
用端子１０を形成し、半導体マルチチップパッケージを
構成する。

【００６５】本発明の第２の実施形態である図４に示す
ような構成の半導体マルチチップパッケージは、図１に
示した例と同様な効果を有する他、機能が異なる半導体
素子１（例えばフラッシュメモリとＳＲＡＭ（スタティ
ック・ランダム・アクセス・メモリ））を互いに組合せ
て小型のマルチチップパッケージを構成する場合に有効
であるという効果を有する。

【００６６】図５は、図１に示した本発明の第１の実施
形態における半導体のマルチパッケージの製造方法を説
明するための図である。

【００６７】図５の（ａ）において、境界線ａで領域分
けされた複数の半導体素子１を有し、回路形成面１２に
形成したパッド２の一部を露出させたパッシベーション
膜３を半導体ウエハ１８に形成する。

【００６８】次に、図５の（ｂ）において、半導体ウエ
ハ１８の表面に、第１絶縁性膜４を、パッド２の一部が
露出するようにポッティング法、スピンコート法、印刷
法、あるいはフィルム状材料の貼付けなどによって形成
する。

【００６９】パッド２の一部を第１絶縁性膜４から露出
させるのは、パッド２の露出部分をマスクで覆い、第１
絶縁性膜４となる材料を形成し、形成後にマスクを除去
する方法で行う。または、半導体ウエハ１８表面すべて
に第１絶縁性膜４の材料を形成し、露出部分以外をマス
クで覆ってエッチング法によって露出部分の絶縁性膜材
料を除去する方法などを用いる。

【００７０】次に、図５の（ｃ）において、第１導電性
配線５を所定の配線パターンで第１絶縁性膜４の表面に
形成し、その一端をパッド２に接合し、その他端を半導
体素子１の領域境界線ａの近傍まで引き延ばす。

【００７１】第１導電性配線５には、半導体素子１の領
域境界線ａの近傍において平面方向の幅を広くした幅広
部１５を形成する。なお、第１導電性配線５はメッキ法
あるいはスパッタ法などによって形成する。

【００７２】続いて、図５の（ｄ）において、第２絶縁
性膜６を、半導体素子１の領域境界線ａ近傍に設けた第
１導電性配線５の幅広部１５が露出するように、第１絶
縁性膜４と第１導電性配線５上に形成する。

【００７３】次に、図５の（ｅ）において、第２導電性
配線７を第２絶縁性膜６の表面に所定の配線パターンで
形成し、その一端を第１導電性配線５の幅広部１５と接
合し、その他端には第２絶縁性膜６上で引き延ばされて
外部接続用端子１０を接合するランド８を形成する。

【００７４】続いて、図５の（ｆ）において、ランド８
の一部を露出させ、半導体素子１の領域境界線ａの近
傍、第２絶縁性膜６の表面、および第２導電性配線７の
表面を覆うように表面保護用の第３絶縁性膜９を形成す
る。ランド８の一部を第３絶縁性膜９から露出させるの
は、ランド８の露出部分をマスクで覆い、第３絶縁性膜
９となる材料を形成する方法で行う。

【００７５】または、ランド８の露出部分にも第３絶縁
性膜９の材料を形成し、露出部分以外をマスクで覆い、
エッチング法によって露出部分の絶縁性膜材料を除去す
る方法などを用いる。

【００７６】また、必要に応じて、ランド８の露出部分
には、ＮｉやＡｕなどの金属材料の薄膜をめっき法ある
いはスパッタ法などで形成する。

【００７７】次に、図５の（ｇ）において、ランド８の
露出部分にフラックスを塗布して球状のはんだ材料を載
置し、はんだを溶融させて外部接続用端子１０を形成す
る。

【００７８】最後に、図５の（ｈ）において、半導体マ
ルチチップパッケージを構成する所定の半導体素子１の
領域境界線ａにてウエハを切断し、本発明の第１実施形
態に示した２個の半導体素子１からなる半導体素子群１
１で構成した半導体マルチチップパッケージを得る。

【００７９】この図５に示した本発明によるマルチチッ
プパッケージの製造技術は、ウエハ状態で半導体素子を
製造するウエハプロセス技術と同じである。したがっ
て、ウエハプロセス技術を用いて、ウエハ状態で複数の
半導体素子群で構成されたマルチチップパッケージを製
造することによって、小型のパッケージを一括製造する
ことが可能となる。

【００８０】以上のように、本発明の半導体マルチチッ
プパッケージの製造方法によれば、複数の半導体素子と
プリント基板との接続配線長及び配線領域を減少し、搭
載される半導体素子数の増加、動作の高速化及び装置の
小型化に最適であり、かつ容易な配線作業により製造可
能な半導体マルチチップパッケージおよび半導体マルチ
チップパッケージの製造方法を実現することができる。

【００８１】なお、図１に示した第１の実施形態におけ
るマルチチップパッケージでは、一端をパッド２に接合
した第１導電性配線５の他方端は、パッド２から半導体
素子１の端部１３方向の１方向へ延びている例を示した
が、第１導電性配線５のパッド２から延伸方向は図１の
ように１方向に限定されるものではなく、２方向あるい
はそれ以上であっても良い。

【００８２】また、図５は図１に示した例の製造方法で
あるが、図４に示した例の場合は、互いに分離された複
数の半導体素子１を集合して互いに接着剤で接合し、そ
の後は、図５に示した方法と同様な方法により、製造す
ることができる。

【００８３】図６、図７は、本発明の第３の実施形態で
ある半導体マルチチップパッケージの概略断面図及び絶
縁性膜の一部を除去した場合の平面図である。

【００８４】上述した第１の実施形態においては、第１
導電性配線５のパッド２からの延伸方向は、半導体素子
群１１の端部１３方向の１方向であるが、この第３の実
施形態は、第１導電性配線５のパッド２からの延伸方向
を、半導体素子群１１の端部１３方向及び半導体素子１
の領域境界ａ方向（中央部方向）の２方向とした例であ
る。

【００８５】この第３の実施形態の基本的な構成は、図
１に示した第１の実施形態であるマルチチップパッケー
ジと同じであるが、半導体素子１のパッド２に接合する
第１導電性配線５は、パッド２から半導体素子の端部１
３方向と半導体素子領域の境界ａ方向の２方向に延伸し
ている。

【００８６】また、第２導電性配線７を接合する幅広部
１５も半導体素子１の端部１３の近傍と半導体素子１の
領域境界ａ部分に形成してあり、それぞれに第２導電性
配線７が接合している。

【００８７】上述したような構成によって、半導体素子
１のパッド２から外部接続用端子１０を接合するランド
８までの配線長をさらに短くすることができる。

【００８８】したがって、本発明の第３の実施形態によ
れば、第１の実施形態と同様な効果を得ることができる
他、半導体マルチチップパッケージにおける動作を、さ
らに高速化することができる。

【００８９】なお、第２導電性配線７を接合する幅広部
１５の設置場所は、半導体素子の端部１３の近傍や半導
体素子１領域境界ａ部分に限定されるものではなく、ラ
ンド８の形成個所に合せて任意の場所に設置することが
できる。

【００９０】また、第１の実施形態に示した半導体マル
チチップパッケージでは、２個の半導体素子１で半導体
素子群１１を形成した例を示したが、半導体素子群１１
を構成する半導体素子１の個数は２個に限定されるもの
ではなく、３個以上であっても良い。

【００９１】図８は、本発明の第４の実施形態である半
導体マルチチップパッケージの概略断面図である。ま
た、図９は、図８に示したマルチチップパッケージの絶
縁性膜の一部を取り除いた状態での平面図である。

【００９２】基本的なマルチチップパッケージの構成
は、図１に示した第１の実施形態と同じであるが、第１
の実施形態と異なる特徴は、第１導電性配線５の一部に
半導体素子１の特性検査用の検査端子１９を形成したこ
とである。

【００９３】図２に示したように、電源やグランドなど
の共通化によって、幅広部１５と同様に、検査端子１９
どうしの間隔もパッド２どうしの間隔より広げることが
でき、検査端子１９のサイズも大きくできる。

【００９４】これによって、検査端子１９への検査用プ
ローブの接触が容易になるとともに、図５に示した製造
方法のように、ウエハ状態でマルチチップパッケージを
製造する場合では、ウエハ状態での一括検査が可能とな
り、検査工程の省力化を図ることができる。

【００９５】以上のように、本発明の第４の実施形態に
よれば、第１の実施形態と同様な効果を得ることができ
る他、検査端子１９が形成されているため、検査用プロ
ーブによる検査を容易に行うことができるという効果を
有する。

【００９６】なお、この第４の実施形態においては、検
査端子１９が形成されているため、この第４の実施形態
である半導体マルチチップパッケージの製造方法では、
半導体素子１の特性検査用端子１９を形成する工程に加
えて、特性検査用端子１９を用いて、個々の半導体素子
１の特性を検査する工程を、さらに備えることも可能で
ある。

【００９７】図１０は本発明による半導体マルチチップ
パッケージの第５の実施形態を示す概略断面図である。
また、図１１は図１０に示したマルチチップパッケージ
の絶縁性膜の一部を取り除いた状態での平面図である。

【００９８】図１０に示した本発明の第５の実施形態で
ある半導体マルチチップパッケージは、回路形成面１２
上にパッド２が設けられた２個の半導体素子１と、半導
体素子１の回路形成面１２上に形成されているパッシベ
ーション膜３と、パッシベーション膜３上に形成されて
いる第１絶縁性膜２０とを備えている。

【００９９】さらに、図１０に示した半導体マルチチッ
プパッケージは、第１絶縁性膜４上に形成され、その一
端がパッド２に接続する導電性配線２１と、導電性配線
２１の一部に形成されたランド２２と、このランド２２
の一部を露出させて第１絶縁性膜２０と導電性配線２１
の表面を覆う第２絶縁性膜２３と、ランド２２に接合し
た外部接続用端子１０とを備えている。

【０１００】そして、図１０に示すように、境界線ａで
領域分けされ、それぞれにパッド２が設けられた２個の
半導体素子１は、互いに分離されることなく一体となっ
て半導体素子群１１を形成している。

【０１０１】また、図１１に示すように、パッド２は、
各半導体素子１の回路形成面１２の中央部分に縦列に配
置されており、パッド２の一部はパッシベーション膜３
から露出している。

【０１０２】そして、パッシベーション膜３上には、パ
ッド２の一部が露出するように第１絶縁性膜２０が形成
されている。また、導電性配線２１の一端はパッド２に
接続され、他端には第１絶縁性膜２０上で外部接続用端
子１０を接合するランド２２が設けられている。

【０１０３】さらに、表面保護用の第２絶縁性膜２３
は、半導体素子１の回路形成面１２上において、ランド
２２の一部を露出させて、第１絶縁性膜２０、導電性配
線２１を覆っている。

【０１０４】また、外部接続用端子１０は、第２絶縁性
膜２３から露出しているランド２２に接合している。上
述した第１〜第４の実施形態では、絶縁性膜は第１から
第３までの３層構成となっていたが、この第５の実施形
態においては、絶縁性膜は第１絶縁性膜２０と第２絶縁
性膜２３との２層構成となっている。

【０１０５】この第５の実施形態である半導体マルチチ
ップパッケージでは、絶縁性膜２０、２３、導電性配線
２１および外部接続用端子１０を２個の半導体素子１か
らなる半導体素子群１１の回路形成面１２上に配置し、
パッケージングする。

【０１０６】これによって、パッケージサイズは半導体
素子群１１のサイズと実質的に同一となる。また、絶縁
性膜が第１絶縁性膜２０と第２絶縁性膜２３との２層構
成であるので、パッケージ厚も薄くすることができる。

【０１０７】また、パッド２から外部接続用端子１０を
接合するランド２２までの導電性配線２１は、絶縁性膜
２０表面の２次元平面内に形成されるため、従来技術の
ように配線部材に金ワイヤを用いた場合より、配線長を
短くすることができる。

【０１０８】また、パッド２とランド２２とは１層の導
電性配線２１で接続しているので、図１に示した第１の
実施形態のマルチチップパッケージより配線長を短くで
きるので、特に高速化が必要な半導体素子でマルチチッ
プパッケージを構成する場合に有利となる。

【０１０９】つまり、本発明の第５の実施形態によれ
ば、第１の実施形態と同様な効果を得ることができる
他、パッケージ厚をさらに薄くでき、高速化が必要な半
導体素子でマルチチップパッケージを構成する場合に有
利であるという効果がある。

【０１１０】

【発明の効果】以上述べたように、本発明によれば、半
導体素子とプリント基板との接続配線長及び配線領域を
減少し、搭載される半導体素子数の増加、動作の高速化
及び装置の小型化に最適であり、かつ容易な配線作業に
より製造可能な半導体マルチチップパッケージおよび半
導体マルチチップパッケージの製造方法を実現すること
ができる。

【０１１１】つまり、半導体マルチチップパッケージの
サイズを複数の半導体素子からなる半導体素子群のサイ
ズと実質的に同一にでき、半導体マルチチップパッケー
ジの小型化が図れる。

【０１１２】また、半導体素子のパッドと外部接続用端
子を接続する導電性配線長を短くすることができ、ノイ
ズ発生を抑制できるので、半導体マルチチップパッケー
ジの動作の高速化が図れる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態である半導体マルチチ
ップパッケージの概略断面図である。

【図２】図１に示した第１の実施形態によるマルチチッ
プパッケージの第２絶縁性膜と第３絶縁性膜の一部を取
り除いた状態での平面図である。

【図３】図１に示した第１の実施形態によるマルチチッ
プパッケージの第３絶縁性膜の一部を取り除いた状態で
の平面図である。

【図４】本発明の第２の実施形態である半導体マルチチ
ップパッケージの概略断面図である。

【図５】図１に示したマルチチップパッケージの製造方
法を説明する図である。

【図６】本発明の第３の実施形態である半導体マルチチ
ップパッケージの概略断面図である。

【図７】図６に示したマルチチップパッケージの絶縁性
膜の一部を取り除いた状態での平面図である。

【図８】本発明の第４の実施形態である半導体マルチチ
ップパッケージの概略断面図である。

【図９】図８に示した第４実施形態によるマルチチップ
パッケージの第３絶縁性膜の一部を取り除いた状態での
平面図である。

【図１０】本発明の第５の実施形態である半導体マルチ
チップパッケージの概略断面図である。

【図１１】図１０に示した第５実施形態によるマルチチ
ップパッケージの第２絶縁性膜の一部を取り除いた状態
での平面図である。

【符号の説明】

１半導体素子２パッド３パッシベーション膜４、２０第１絶縁性膜５第１導電性配線６、２３第２絶縁性膜７第２導電性配線８、２２ランド９第３絶縁性膜１０外部接続用端子１１半導体素子群１２半導体素子の回路形成面１７接着部材１８ウエハ１９検査端子２１導電性配線

Claims

【特許請求の範囲】

【請求項１】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子と、上記半導体素子の回路形成面上に形成され、少なくとも
一部が上記複数の半導体素子に共通の多層の絶縁性膜
と、上記絶縁性膜上に形成され、上記パッドに接続される導
電性配線と、を備えることを特徴とする半導体マルチチップパッケー
ジ。
【請求項２】請求項１記載の半導体マルチチップパッケ
ージにおいて、上記導電性配線の一部に接合され、外部
装置と接続される外部接続用端子を備えることを特徴と
する半導体マルチチップパッケージ。
【請求項３】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子と、上記半導体素子の回路形成面上に形成された第１の絶縁
性膜と、上記第１の絶縁性膜上に形成され、上記パッドに接続さ
れる第１の導電性配線と、上記第１の絶縁性膜上に、少なくとも一部が上記複数の
半導体素子に共通の第２の絶縁性膜と、上記第２の絶縁性膜上に形成され、上記第１の導電性配
線に接続される第２の導電性配線と、上記第２の絶縁性膜と第２の導電性配線上に形成され、
第２の導電性配線の一部を露出して形成される表面保護
用の第３の絶縁性膜と、を備えることを特徴とする半導体マルチチップパッケー
ジ。
【請求項４】請求項３記載の半導体マルチチップパッケ
ージにおいて、上記第２の導電性配線の一部に接合さ
れ、外部装置と接続される外部接続用端子を備えること
を特徴とする半導体マルチチップパッケージ。
【請求項５】請求項３記載の半導体マルチチップパッケ
ージにおいて、上記第１の導電性配線に形成され、上記
半導体素子の特性を検査するための外部装置が接続され
る特性検査用端子を備えることを特徴とする半導体マル
チチップパッケージ。
【請求項６】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子領域を主面上に有する半導体
ウエハに、上記パッドを露出させて絶縁性膜を形成する
工程と、上記パッドに接続される導電性配線を上記絶縁性膜上に
形成する工程と、上記絶縁性膜と導電性配線の表面に、上記導電性配線の
外部接続用端子接合部分が露出し、複数の半導体素子に
共通する表面保護用の絶縁性膜を形成する工程と、上記半導体ウエハを所定数の半導体素子領域に分離する
工程と、を備えることを特徴とする半導体マルチチップパッケー
ジの製造方法。
【請求項７】請求項６記載の半導体マルチチップパッケ
ージの製造方法において、上記導電性配線に外部接続用
端子を接合する工程を、さらに備えることを特徴とする
半導体マルチチップパッケージの製造方法。
【請求項８】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子領域を主面上に有する半導体
ウエハに、上記パッドを露出させて第１の絶縁性膜を形
成する工程と、上記パッドに接続される第１の導電性配線を上記第１の
絶縁性膜上に形成する工程と、少なくとも、その一部が複数の半導体素子に共通し、所
定の部分が露出された第２の絶縁性膜を、上記第１の絶
縁性膜上に形成する工程と、上記第２の絶縁性膜の上記露出された所定の部分により
第１の導電性配線に接続される第２の導電性配線を、上
記第２の絶縁性膜上に形成する工程と、前記第２の絶縁性膜と第２の導電性配線上に、第２の導
電性配線の外部接続用端子接合部分が露出し、複数の半
導体素子に共通する表面保護用の第３の絶縁性膜を形成
する工程と、上記半導体ウエハを所定数の半導体素子領域に分離する
工程と、を備えることを特徴とする半導体マルチチップパッケー
ジの製造方法。
【請求項９】請求項８記載の半導体マルチチップパッケ
ージの製造方法において、上記導電性配線に外部接続用
端子を接合する工程を、さらに備えることを特徴とする
半導体マルチチップパッケージの製造方法。
【請求項１０】請求項８記載の半導体マルチチップパッ
ケージの製造方法において、上記第１の導電性配線に、
上記半導体素子の特性検査用端子を形成し、個々の半導
体素子の特性を検査する工程を、さらに備えることを特
徴とする半導体マルチチップパッケージの製造方法。