JP2003152132A - 半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法 - Google Patents
半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法Info
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- JP2003152132A JP2003152132A JP2001344773A JP2001344773A JP2003152132A JP 2003152132 A JP2003152132 A JP 2003152132A JP 2001344773 A JP2001344773 A JP 2001344773A JP 2001344773 A JP2001344773 A JP 2001344773A JP 2003152132 A JP2003152132 A JP 2003152132A
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Abstract
(57)【要約】
【課題】半導体素子と基板との接続配線長及び配線領域
を減少し素子数の増加、動作の高速化、小型化に最適な
半導体マルチチップパッケージを実現する。 【解決手段】導電性配線5、7、外部接続用端子10及
び2個の半導体素子1に共通の絶縁性膜4、6、9を、
機械的には互いに分離されてはいない2個の半導体素子
1からなる半導体素子群11の回路形成面12上に配置
し、パッケージングする。これによって、半導体素子1
と配線基板とを配線により接続するための、半導体素子
1間の領域は不要となるとともに、配線長を短くするこ
とができる。したがって、動作の高速化及び装置の小型
化に最適であり、かつ容易な配線作業により製造可能な
半導体マルチチップパッケージを実現することができ
る。
を減少し素子数の増加、動作の高速化、小型化に最適な
半導体マルチチップパッケージを実現する。 【解決手段】導電性配線5、7、外部接続用端子10及
び2個の半導体素子1に共通の絶縁性膜4、6、9を、
機械的には互いに分離されてはいない2個の半導体素子
1からなる半導体素子群11の回路形成面12上に配置
し、パッケージングする。これによって、半導体素子1
と配線基板とを配線により接続するための、半導体素子
1間の領域は不要となるとともに、配線長を短くするこ
とができる。したがって、動作の高速化及び装置の小型
化に最適であり、かつ容易な配線作業により製造可能な
半導体マルチチップパッケージを実現することができ
る。
Description
【0001】
【発明の属する技術分野】本発明は、複数の半導体素子
を1つのパッケージとしてパッケージングする半導体マ
ルチチップパッケージ、および半導体マルチチップパッ
ケージの製造方法に関する。
を1つのパッケージとしてパッケージングする半導体マ
ルチチップパッケージ、および半導体マルチチップパッ
ケージの製造方法に関する。
【0002】
【従来の技術】近年、画像データ処理を高速で行うた
め、DRAM(ダイナミック・ランダム・アクセス・メ
モリ)に代表される複数個のメモリ素子を1つのパッケ
ージにパッケージングし、大容量化とバス幅を広げたマ
ルチチップパッケージの需要が拡大している。
め、DRAM(ダイナミック・ランダム・アクセス・メ
モリ)に代表される複数個のメモリ素子を1つのパッケ
ージにパッケージングし、大容量化とバス幅を広げたマ
ルチチップパッケージの需要が拡大している。
【0003】従来のマルチチップパッケージには、表面
および内部に配線を形成したプリント配線基板に複数の
半導体素子を搭載したBGA(ボール・グリッド・アレ
イ)タイプのパッケージが用いられていた。
および内部に配線を形成したプリント配線基板に複数の
半導体素子を搭載したBGA(ボール・グリッド・アレ
イ)タイプのパッケージが用いられていた。
【0004】このBGAタイプのパッケージは、以下の
ようにして製造される。すなわち、プリント配線基板の
一方の表面に、半導体ウエハから個片に分割された複数
の半導体素子を配置し、接着材によってプリント配線基
板に固定する。
ようにして製造される。すなわち、プリント配線基板の
一方の表面に、半導体ウエハから個片に分割された複数
の半導体素子を配置し、接着材によってプリント配線基
板に固定する。
【0005】次いで、半導体素子のプリント配線基板に
接続される面とは反対側の面に形成されたパッドと、プ
リント配線基板上で半導体素子が搭載された部分の周囲
に設けたパッドとを金ワイヤなどの配線部材で電気的に
接続する。
接続される面とは反対側の面に形成されたパッドと、プ
リント配線基板上で半導体素子が搭載された部分の周囲
に設けたパッドとを金ワイヤなどの配線部材で電気的に
接続する。
【0006】この配線部材は、上記半導体素子のパッド
以外の半導体素子表面に接触するのを防ぐため、半導体
素子表面より離れるようにしてプリント配線基板上に接
続される。
以外の半導体素子表面に接触するのを防ぐため、半導体
素子表面より離れるようにしてプリント配線基板上に接
続される。
【0007】そして、配線部材の接続後、半導体素子周
囲とプリント配線基板上のパッド部とを覆うように樹脂
で封止し、プリント配線基板の他方の面にはんだなどか
らなる外部接続用端子を形成する。上述のようにして、
BGAタイプの半導体マルチチップパッケージが製造さ
れる。
囲とプリント配線基板上のパッド部とを覆うように樹脂
で封止し、プリント配線基板の他方の面にはんだなどか
らなる外部接続用端子を形成する。上述のようにして、
BGAタイプの半導体マルチチップパッケージが製造さ
れる。
【0008】
【発明が解決しようとする課題】上述したBGAタイプ
のマルチチップパッケージは、従来のパッケージ製造技
術でパッケージングができる利点がある。
のマルチチップパッケージは、従来のパッケージ製造技
術でパッケージングができる利点がある。
【0009】しかし、上述したように、半導体素子のパ
ッドとプリント配線基板上の半導体素子周囲に設けたパ
ッドとを配線部材で接続するため、長い配線部材が必要
となる。
ッドとプリント配線基板上の半導体素子周囲に設けたパ
ッドとを配線部材で接続するため、長い配線部材が必要
となる。
【0010】また、BGAタイプのマルチチップパッケ
ージではプリント配線基板の半導体素子搭載面の反対面
にエリアアレイ状に外部端子を配置しており、外部端子
は半導体素子の直下部分にも形成される場合が多い。
ージではプリント配線基板の半導体素子搭載面の反対面
にエリアアレイ状に外部端子を配置しており、外部端子
は半導体素子の直下部分にも形成される場合が多い。
【0011】半導体素子と外部機器間を伝達する入出力
信号は、半導体素子から配線部材を介して半導体素子周
囲のプリント配線基板のパッドに供給され、このパッド
からプリント配線基板内の配線で半導体素子直下部分の
外部端子に達するため、プリント配線基板内の配線長も
長くなる場合がある。
信号は、半導体素子から配線部材を介して半導体素子周
囲のプリント配線基板のパッドに供給され、このパッド
からプリント配線基板内の配線で半導体素子直下部分の
外部端子に達するため、プリント配線基板内の配線長も
長くなる場合がある。
【0012】これら配線部材やプリント配線基板内の配
線が長くなると、マルチチップパッケージ内の電気容量
(インダクタンス)が増加し、高速化に十分な対応がで
きない場合がある。
線が長くなると、マルチチップパッケージ内の電気容量
(インダクタンス)が増加し、高速化に十分な対応がで
きない場合がある。
【0013】また、今後、パッケージ内に搭載される半
導体素子数の増加が予想されるが、プリント配線基板の
パッドと配線部材との接続領域を半導体素子周囲のプリ
ント配線基板上に確保する必要があるため、搭載される
素子の数が多くなると、パッケージサイズがチップサイ
ズより大きくなる場合があり、小型化が要求される携帯
情報機器への搭載が難しくなる。
導体素子数の増加が予想されるが、プリント配線基板の
パッドと配線部材との接続領域を半導体素子周囲のプリ
ント配線基板上に確保する必要があるため、搭載される
素子の数が多くなると、パッケージサイズがチップサイ
ズより大きくなる場合があり、小型化が要求される携帯
情報機器への搭載が難しくなる。
【0014】また、搭載する半導体素子の数が増加する
と、上述したような従来技術におけるBGAタイプのパ
ッケージ製造方法では、半導体素子上のパッドとプリン
ト配線基板上のパッドとの配線接続作業が煩雑となり、
製造工程の複雑化、長時間化を招き、製品のコストアッ
プの原因となる可能性もある。
と、上述したような従来技術におけるBGAタイプのパ
ッケージ製造方法では、半導体素子上のパッドとプリン
ト配線基板上のパッドとの配線接続作業が煩雑となり、
製造工程の複雑化、長時間化を招き、製品のコストアッ
プの原因となる可能性もある。
【0015】本発明の目的は、半導体素子とプリント基
板との接続配線長及び配線領域を減少し、搭載される半
導体素子数の増加、動作の高速化及び装置の小型化に最
適であり、かつ容易な配線作業により製造可能な半導体
マルチチップパッケージおよび半導体マルチチップパッ
ケージの製造方法を実現することである。
板との接続配線長及び配線領域を減少し、搭載される半
導体素子数の増加、動作の高速化及び装置の小型化に最
適であり、かつ容易な配線作業により製造可能な半導体
マルチチップパッケージおよび半導体マルチチップパッ
ケージの製造方法を実現することである。
【0016】
【課題を解決するための手段】上記目的を達成するた
め、本発明は次のように構成される。 (1)半導体マルチチップパッケージにおいて、回路形
成面上に信号入出力用のパッドが形成された複数の半導
体素子と、上記半導体素子の回路形成面上に形成され、
少なくとも一部が上記複数の半導体素子に共通の多層の
絶縁性膜と、上記絶縁性膜上に形成され、上記パッドに
接続される導電性配線とを備える。
め、本発明は次のように構成される。 (1)半導体マルチチップパッケージにおいて、回路形
成面上に信号入出力用のパッドが形成された複数の半導
体素子と、上記半導体素子の回路形成面上に形成され、
少なくとも一部が上記複数の半導体素子に共通の多層の
絶縁性膜と、上記絶縁性膜上に形成され、上記パッドに
接続される導電性配線とを備える。
【0017】(2)好ましくは、上記(1)において、
上記導電性配線の一部に接合され、外部装置と接続され
る外部接続用端子を備える。
上記導電性配線の一部に接合され、外部装置と接続され
る外部接続用端子を備える。
【0018】上記構成によれば、導電性配線を半導体素
子回路形成面の投影面内に形成することができ、半導体
素子のパッドから導電性配線の外部接続用端子接合部ま
での配線長を短くすることができる。
子回路形成面の投影面内に形成することができ、半導体
素子のパッドから導電性配線の外部接続用端子接合部ま
での配線長を短くすることができる。
【0019】さらに、半導体素子の周囲に導電性配線の
接続領域を確保する必要がないので、パッケージサイズ
を搭載する複数の素子サイズと実質的に同一とすること
ができ、パッケージサイズの小型化が図れる。
接続領域を確保する必要がないので、パッケージサイズ
を搭載する複数の素子サイズと実質的に同一とすること
ができ、パッケージサイズの小型化が図れる。
【0020】(3)半導体マルチチップパッケージにお
いて、回路形成面上に信号入出力用のパッドが形成され
た複数の半導体素子と、上記半導体素子の回路形成面上
に形成された第1の絶縁性膜と、上記第1の絶縁性膜上
に形成され、上記パッドに接続される第1の導電性配線
と、上記第1の絶縁性膜上に、少なくとも一部が上記複
数の半導体素子に共通の第2の絶縁性膜と、上記第2の
絶縁性膜上に形成され、上記第1の導電性配線に接続さ
れる第2の導電性配線と、上記第2の絶縁性膜と第2の
導電性配線上に形成され、第2の導電性配線の一部を露
出して形成される表面保護用の第3の絶縁性膜とを備え
る。
いて、回路形成面上に信号入出力用のパッドが形成され
た複数の半導体素子と、上記半導体素子の回路形成面上
に形成された第1の絶縁性膜と、上記第1の絶縁性膜上
に形成され、上記パッドに接続される第1の導電性配線
と、上記第1の絶縁性膜上に、少なくとも一部が上記複
数の半導体素子に共通の第2の絶縁性膜と、上記第2の
絶縁性膜上に形成され、上記第1の導電性配線に接続さ
れる第2の導電性配線と、上記第2の絶縁性膜と第2の
導電性配線上に形成され、第2の導電性配線の一部を露
出して形成される表面保護用の第3の絶縁性膜とを備え
る。
【0021】(4)好ましくは、上記(3)において、
上記第2の導電性配線の一部に接合され、外部装置と接
続される外部接続用端子を備える。
上記第2の導電性配線の一部に接合され、外部装置と接
続される外部接続用端子を備える。
【0022】(5)また、好ましくは、上記(3)にお
いて、上記第1の導電性配線に形成され、上記半導体素
子の特性を検査するための外部装置が接続される特性検
査用端子を備える。
いて、上記第1の導電性配線に形成され、上記半導体素
子の特性を検査するための外部装置が接続される特性検
査用端子を備える。
【0023】上記のような構成によって、導電性配線の
配線長を短くでき、パッケージサイズの小型化を図るこ
とができる。また、半導体素子の特性検査用端子を導電
性配線に形成することで端子間隔が拡大でき、特性検査
が容易になる。
配線長を短くでき、パッケージサイズの小型化を図るこ
とができる。また、半導体素子の特性検査用端子を導電
性配線に形成することで端子間隔が拡大でき、特性検査
が容易になる。
【0024】(6)半導体マルチチップパッケージの製
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて絶縁性膜を形成
する工程と、上記パッドに接続される導電性配線を上記
絶縁性膜上に形成する工程と、上記絶縁性膜と導電性配
線の表面に、上記導電性配線の外部接続用端子接合部分
が露出し、複数の半導体素子に共通する表面保護用の絶
縁性膜を形成する工程と、上記半導体ウエハを所定数の
半導体素子領域に分離する工程とを備える。
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて絶縁性膜を形成
する工程と、上記パッドに接続される導電性配線を上記
絶縁性膜上に形成する工程と、上記絶縁性膜と導電性配
線の表面に、上記導電性配線の外部接続用端子接合部分
が露出し、複数の半導体素子に共通する表面保護用の絶
縁性膜を形成する工程と、上記半導体ウエハを所定数の
半導体素子領域に分離する工程とを備える。
【0025】(7)好ましくは、上記(6)において、
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。
【0026】(8)半導体マルチチップパッケージの製
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて第1の絶縁性膜
を形成する工程と、上記パッドに接続される第1の導電
性配線を上記第1の絶縁性膜上に形成する工程と、少な
くとも、その一部が複数の半導体素子に共通し、所定の
部分が露出された第2の絶縁性膜を、上記第1の絶縁性
膜上に形成する工程と、上記第2の絶縁性膜の上記露出
された所定の部分により第1の導電性配線に接続される
第2の導電性配線を、上記第2の絶縁性膜上に形成する
工程と、前記第2の絶縁性膜と第2の導電性配線上に、
第2の導電性配線の外部接続用端子接合部分が露出し、
複数の半導体素子に共通する表面保護用の第3の絶縁性
膜を形成する工程と、上記半導体ウエハを所定数の半導
体素子領域に分離する工程とを備える。
造方法において、回路形成面上に信号入出力用のパッド
が形成された複数の半導体素子領域を主面上に有する半
導体ウエハに、上記パッドを露出させて第1の絶縁性膜
を形成する工程と、上記パッドに接続される第1の導電
性配線を上記第1の絶縁性膜上に形成する工程と、少な
くとも、その一部が複数の半導体素子に共通し、所定の
部分が露出された第2の絶縁性膜を、上記第1の絶縁性
膜上に形成する工程と、上記第2の絶縁性膜の上記露出
された所定の部分により第1の導電性配線に接続される
第2の導電性配線を、上記第2の絶縁性膜上に形成する
工程と、前記第2の絶縁性膜と第2の導電性配線上に、
第2の導電性配線の外部接続用端子接合部分が露出し、
複数の半導体素子に共通する表面保護用の第3の絶縁性
膜を形成する工程と、上記半導体ウエハを所定数の半導
体素子領域に分離する工程とを備える。
【0027】(9)好ましくは、上記(8)において、
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。
上記導電性配線に外部接続用端子を接合する工程を、さ
らに備える。
【0028】(10)また、好ましくは、上記(8)に
おいて、上記第1の導電性配線に、上記半導体素子の特
性検査用端子を形成し、個々の半導体素子の特性を検査
する工程を、さらに備える。
おいて、上記第1の導電性配線に、上記半導体素子の特
性検査用端子を形成し、個々の半導体素子の特性を検査
する工程を、さらに備える。
【0029】上記半導体マルチチップパッケージの製造
方法によれば、ウエハ上に半導体素子を形成するための
配線および絶縁性膜形成技術を利用してパッケージが製
造でき、ウエハ状態で複数の半導体素子を搭載したマル
チチップパッケージのパッケージングが可能となる。
方法によれば、ウエハ上に半導体素子を形成するための
配線および絶縁性膜形成技術を利用してパッケージが製
造でき、ウエハ状態で複数の半導体素子を搭載したマル
チチップパッケージのパッケージングが可能となる。
【0030】
【発明の実施の形態】以下、本発明の実施形態を添付図
面を参照して説明する。図1は本発明の第1の実施形態
である半導体マルチチップパッケージの概略断面図であ
る。また、図2、図3は、それぞれ、図1に示した半導
体マルチチップパッケージの絶縁性膜の一部を取り除い
た状態での平面図である。
面を参照して説明する。図1は本発明の第1の実施形態
である半導体マルチチップパッケージの概略断面図であ
る。また、図2、図3は、それぞれ、図1に示した半導
体マルチチップパッケージの絶縁性膜の一部を取り除い
た状態での平面図である。
【0031】図1に示すように、本発明の第1の実施形
態である半導体マルチチップパッケージは、2個の半導
体素子1からなる半導体素子群11と、パッシベーショ
ン膜3と、第1絶縁性膜4と、第1導電性配線5と、第
2絶縁性膜6と、第2導電性配線7と、ランド8と、第
3絶縁性膜9と、外部接続用端子10とを備えている。
態である半導体マルチチップパッケージは、2個の半導
体素子1からなる半導体素子群11と、パッシベーショ
ン膜3と、第1絶縁性膜4と、第1導電性配線5と、第
2絶縁性膜6と、第2導電性配線7と、ランド8と、第
3絶縁性膜9と、外部接続用端子10とを備えている。
【0032】そして、半導体素子1には回路形成面12
が形成され、この回路形成面12上にパッド2が形成さ
れている。また、この回路形成面12上にパッシベーシ
ョン膜3が形成され、パッシベーション膜3上に形成さ
れている第1絶縁性膜4が形成されている。
が形成され、この回路形成面12上にパッド2が形成さ
れている。また、この回路形成面12上にパッシベーシ
ョン膜3が形成され、パッシベーション膜3上に形成さ
れている第1絶縁性膜4が形成されている。
【0033】また、第1導電性配線5は第1絶縁性膜4
上に形成され、その一端がパッド2に接続する構成とな
っている。また、第2絶縁性膜6は第1絶縁性膜4上に
形成され、第2導電性配線7は第2絶縁性膜6に形成さ
れ、その一端が第1導電性配線5に接続される。
上に形成され、その一端がパッド2に接続する構成とな
っている。また、第2絶縁性膜6は第1絶縁性膜4上に
形成され、第2導電性配線7は第2絶縁性膜6に形成さ
れ、その一端が第1導電性配線5に接続される。
【0034】また、ランド8は第2導電性配線7の一部
に形成され、第3絶縁性膜9はランド8の一部を露出さ
せ、第2絶縁性膜6と導電性配線5、7の表面を覆う。
また、外部接続用端子10はランド8に接合している。
に形成され、第3絶縁性膜9はランド8の一部を露出さ
せ、第2絶縁性膜6と導電性配線5、7の表面を覆う。
また、外部接続用端子10はランド8に接合している。
【0035】ここで、第1絶縁膜4、第2絶縁膜6、第
3絶縁膜9等は従来技術におけるプリント配線基板に対
応する。
3絶縁膜9等は従来技術におけるプリント配線基板に対
応する。
【0036】それぞれにパッド2が設けられた2個の半
導体素子1は、境界線aで互いに領域分けされている
が、互いに分離されることなく一体となって半導体素子
群11を形成している。
導体素子1は、境界線aで互いに領域分けされている
が、互いに分離されることなく一体となって半導体素子
群11を形成している。
【0037】図2及び図3は、外部端子10が形成され
た面側から見た平面図であるが、図2は、一部について
外部接続端子10から第2絶縁膜6を除去した図であ
り、図3は、一部について第3絶縁膜9を除去した図で
ある。
た面側から見た平面図であるが、図2は、一部について
外部接続端子10から第2絶縁膜6を除去した図であ
り、図3は、一部について第3絶縁膜9を除去した図で
ある。
【0038】図2、図3に示すように、パッド2は、一
つの半導体素子1の回路形成面12の中央部分に縦列に
配置されており、パッド2の一部はパッシベーション膜
3から露出している。また、パッシベーション膜3上に
は、第1絶縁性膜4が形成されているがこの第1絶縁性
膜4からも、パッド2の一部が露出するように構成され
ている。
つの半導体素子1の回路形成面12の中央部分に縦列に
配置されており、パッド2の一部はパッシベーション膜
3から露出している。また、パッシベーション膜3上に
は、第1絶縁性膜4が形成されているがこの第1絶縁性
膜4からも、パッド2の一部が露出するように構成され
ている。
【0039】第1導電性配線5の一端はパッド2に接続
され、他方端は第1絶縁性膜4上で半導体素子の端部1
3近傍まで引き延ばされている。第1導電性配線5の半
導体素子端部13の近傍には、第2導電性配線7を接合
するための幅広部15が設けられている。
され、他方端は第1絶縁性膜4上で半導体素子の端部1
3近傍まで引き延ばされている。第1導電性配線5の半
導体素子端部13の近傍には、第2導電性配線7を接合
するための幅広部15が設けられている。
【0040】また、第2絶縁性膜6は、第1導電性配線
の幅広部15を露出させ、境界線aで領域分けされた複
数の半導体素子1間を跨ぐように第1絶縁性膜4上に形
成される。つまり、第2絶縁性膜6は、複数の半導体素
子1が共有する一つの膜であり、複数の半導体素子1の
面に連続して形成されている。
の幅広部15を露出させ、境界線aで領域分けされた複
数の半導体素子1間を跨ぐように第1絶縁性膜4上に形
成される。つまり、第2絶縁性膜6は、複数の半導体素
子1が共有する一つの膜であり、複数の半導体素子1の
面に連続して形成されている。
【0041】第2導電性配線7は、第1導電性配線5の
幅広部15にその一端が接合され、この接合部から第2
絶縁性膜6上で引き延ばされ、その他端は外部接続用端
子10を接合するランド8に接続されている。
幅広部15にその一端が接合され、この接合部から第2
絶縁性膜6上で引き延ばされ、その他端は外部接続用端
子10を接合するランド8に接続されている。
【0042】また、表面保護用の第3絶縁性膜9は、半
導体素子1の回路形成面12上において、ランド8の一
部を露出させて、第1絶縁性膜4、第1導電性配線5、
第2絶縁性膜6、および第2導電性配線7を覆ってい
る。外部接続用端子10は、第3絶縁性膜9から露出し
ているランド8と接合している。
導体素子1の回路形成面12上において、ランド8の一
部を露出させて、第1絶縁性膜4、第1導電性配線5、
第2絶縁性膜6、および第2導電性配線7を覆ってい
る。外部接続用端子10は、第3絶縁性膜9から露出し
ているランド8と接合している。
【0043】また、半導体素子1のパッド2と外部接続
用端子10とは、第1、第2導電性配線5、7、ランド
8を経由して電気的に接続されている。上述の説明から
明らかなように、絶縁性膜は第1から第3までの絶縁性
膜4、6及び9の3層構成となっている。
用端子10とは、第1、第2導電性配線5、7、ランド
8を経由して電気的に接続されている。上述の説明から
明らかなように、絶縁性膜は第1から第3までの絶縁性
膜4、6及び9の3層構成となっている。
【0044】本発明の第1の実施形態に示した半導体マ
ルチチップパッケージでは、導電性配線5、7、外部接
続用端子10及び2個の半導体素子1に共通の絶縁性膜
4、6、9を、機械的には互いに分離されてはいない2
個の半導体素子1からなる半導体素子群11の回路形成
面12上に配置し、パッケージングする。
ルチチップパッケージでは、導電性配線5、7、外部接
続用端子10及び2個の半導体素子1に共通の絶縁性膜
4、6、9を、機械的には互いに分離されてはいない2
個の半導体素子1からなる半導体素子群11の回路形成
面12上に配置し、パッケージングする。
【0045】これによって、半導体素子と配線基板とを
配線により接続するための、半導体素子間の領域は不要
となり、パッケージサイズは半導体素子群11のサイズ
と実質的に同一とすることができる。
配線により接続するための、半導体素子間の領域は不要
となり、パッケージサイズは半導体素子群11のサイズ
と実質的に同一とすることができる。
【0046】また、パッド2から外部接続用端子10を
接合するランド8までの第1、第2導電性配線5、7は
主に絶縁性膜表面の2次元平面内に形成され(3次元方
向には、第2絶縁膜6の厚み方向のみ形成)、配線部材
に従来の金ワイヤを用いた場合より、配線長を短くする
ことができる。
接合するランド8までの第1、第2導電性配線5、7は
主に絶縁性膜表面の2次元平面内に形成され(3次元方
向には、第2絶縁膜6の厚み方向のみ形成)、配線部材
に従来の金ワイヤを用いた場合より、配線長を短くする
ことができる。
【0047】また、半導体素子1のパッド2に接合する
第1導電性配線5には、図2に示すように複数個のパッ
ド2から一つの幅広部15に繋がる配線16を形成する
ことができる。
第1導電性配線5には、図2に示すように複数個のパッ
ド2から一つの幅広部15に繋がる配線16を形成する
ことができる。
【0048】これらは電源やグランドなどの共通配線で
ある。このような配線の共通化によって、第1導電性配
線5の幅広部15の数を減少することができるため、幅
広部15どうしの間隔をパッド2の間隔より広げること
ができ、幅広部15のサイズを大きくすることができ
る。
ある。このような配線の共通化によって、第1導電性配
線5の幅広部15の数を減少することができるため、幅
広部15どうしの間隔をパッド2の間隔より広げること
ができ、幅広部15のサイズを大きくすることができ
る。
【0049】これにより、幅広部15と第2導電性配線
7との接合面積を大きくすることができ、接合信頼性を
向上することができる。
7との接合面積を大きくすることができ、接合信頼性を
向上することができる。
【0050】なお、導電性配線5、7には、銅(Cu)
あるいはアルミ(Al)、金(Au)、銀(Ag)など
の材料が単独もしくは複数の材料を用いた合金の状態で
用いられる。また、表面にニッケル(Ni)、クロム
(Cr)などのメッキを施す場合もある。
あるいはアルミ(Al)、金(Au)、銀(Ag)など
の材料が単独もしくは複数の材料を用いた合金の状態で
用いられる。また、表面にニッケル(Ni)、クロム
(Cr)などのメッキを施す場合もある。
【0051】また、導電性配線7に連なるランド8は上
記導電性配線7と同じ材料で形成し、表面にニッケル
(Ni)、金(Au)などのめっきを施す場合もある。
記導電性配線7と同じ材料で形成し、表面にニッケル
(Ni)、金(Au)などのめっきを施す場合もある。
【0052】また、外部接続用端子10には、はんだ材
料(例えばPb−Sn系共晶はんだ、Sn−Ag−Cu
系はんだ)などを使用し、球状のはんだ材もしくはペー
スト状のはんだ材をランド8上に配置した後、はんだを
溶融させてランド8と接合させる。
料(例えばPb−Sn系共晶はんだ、Sn−Ag−Cu
系はんだ)などを使用し、球状のはんだ材もしくはペー
スト状のはんだ材をランド8上に配置した後、はんだを
溶融させてランド8と接合させる。
【0053】絶縁性膜4、6、9には液状あるいはフィ
ルム状のポリイミド樹脂、ポリエーテルイミド樹脂、ア
クリル変成エポキシ樹脂、ゴムを配合したエポキシ樹
脂、シリコーン樹脂などを用いることができる。
ルム状のポリイミド樹脂、ポリエーテルイミド樹脂、ア
クリル変成エポキシ樹脂、ゴムを配合したエポキシ樹
脂、シリコーン樹脂などを用いることができる。
【0054】なお、第2絶縁性膜6に、第1絶縁性膜
4、第3絶縁性膜9より弾性率の低い材料を用いると、
マルチチップパッケージを外部接続用端子10によって
実装基板に搭載した場合、外部接続用端子10に発生す
る熱歪みを低減する効果が得られる。
4、第3絶縁性膜9より弾性率の低い材料を用いると、
マルチチップパッケージを外部接続用端子10によって
実装基板に搭載した場合、外部接続用端子10に発生す
る熱歪みを低減する効果が得られる。
【0055】これは、第2絶縁性膜6に低弾性率の材料
を用いると、マルチチップパッケージと実装基板との線
膨張係数差によって外部接用続端子10に発生する熱歪
みが、第2絶縁性膜6の変形によって緩和されるためで
ある。
を用いると、マルチチップパッケージと実装基板との線
膨張係数差によって外部接用続端子10に発生する熱歪
みが、第2絶縁性膜6の変形によって緩和されるためで
ある。
【0056】第2絶縁性膜6に低弾性率の材料を用いる
ことによって、マルチチップパッケージ実装品の信頼性
を向上することができる。
ことによって、マルチチップパッケージ実装品の信頼性
を向上することができる。
【0057】また、第2絶縁性膜6の膜厚は、第1絶縁
性膜4の膜厚より厚くするのが望ましい。これによっ
て、第1導電性配線5と第2導電性配線7との間に生じ
る電気容量(インダクタンス)を低減でき、半導体素子
1の高速動作時に発生する信号ノイズを抑制することが
できる。
性膜4の膜厚より厚くするのが望ましい。これによっ
て、第1導電性配線5と第2導電性配線7との間に生じ
る電気容量(インダクタンス)を低減でき、半導体素子
1の高速動作時に発生する信号ノイズを抑制することが
できる。
【0058】以上のように、本発明の第1の実施形態で
ある半導体マルチチップパッケージによれば、導電性配
線5、7、外部接続用端子10及び2個の半導体素子1
に共通の絶縁性膜4、6、9を、機械的には互いに分離
されてはいない2個の半導体素子1からなる半導体素子
群11の回路形成面12上に配置し、パッケージングす
る。
ある半導体マルチチップパッケージによれば、導電性配
線5、7、外部接続用端子10及び2個の半導体素子1
に共通の絶縁性膜4、6、9を、機械的には互いに分離
されてはいない2個の半導体素子1からなる半導体素子
群11の回路形成面12上に配置し、パッケージングす
る。
【0059】これによって、半導体素子と配線基板とを
配線により接続するための、半導体素子間の領域は不要
となるとともに、配線長を短くすることができるので、
動作の高速化及び装置の小型化に最適であり、かつ容易
な配線作業により製造可能な半導体マルチチップパッケ
ージを実現することができる。
配線により接続するための、半導体素子間の領域は不要
となるとともに、配線長を短くすることができるので、
動作の高速化及び装置の小型化に最適であり、かつ容易
な配線作業により製造可能な半導体マルチチップパッケ
ージを実現することができる。
【0060】また、パッド2と外部接続用端子10とを
接続する導電性配線5、7の長さを短くすることがで
き、ノイズ発生を抑制できるので、マルチチップパッケ
ージの動作の高速化が図れる。
接続する導電性配線5、7の長さを短くすることがで
き、ノイズ発生を抑制できるので、マルチチップパッケ
ージの動作の高速化が図れる。
【0061】なお、図1に示した本発明の第1の実施形
態である半導体マルチチップパッケージでは、境界線a
で半導体素子1間の領域分けがなされ、それぞれにパッ
ド2が設けられた2個の半導体素子1は、分離されるこ
となく一体となって半導体素子群を形成している。
態である半導体マルチチップパッケージでは、境界線a
で半導体素子1間の領域分けがなされ、それぞれにパッ
ド2が設けられた2個の半導体素子1は、分離されるこ
となく一体となって半導体素子群を形成している。
【0062】しかし、本発明による半導体マルチチップ
パッケージを構成する半導体素子群は、それぞれの素子
領域で互いに分離された複数の半導体素子1で形成して
もよい。
パッケージを構成する半導体素子群は、それぞれの素子
領域で互いに分離された複数の半導体素子1で形成して
もよい。
【0063】図4は、互いに分離された2個の半導体素
子1を接着部材17で結合し、半導体素子群11を形成
した本発明による第2の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
子1を接着部材17で結合し、半導体素子群11を形成
した本発明による第2の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
【0064】図4において、半導体素子1どうしは、半
導体素子1の非回路形成面14に設けた接着部材17で
結合され、半導体素子群11を形成する。図1に示した
第1実施形態と同様に、半導体素子1の回路形成面12
上に絶縁性膜4、6、9、導電性配線5、7、外部接続
用端子10を形成し、半導体マルチチップパッケージを
構成する。
導体素子1の非回路形成面14に設けた接着部材17で
結合され、半導体素子群11を形成する。図1に示した
第1実施形態と同様に、半導体素子1の回路形成面12
上に絶縁性膜4、6、9、導電性配線5、7、外部接続
用端子10を形成し、半導体マルチチップパッケージを
構成する。
【0065】本発明の第2の実施形態である図4に示す
ような構成の半導体マルチチップパッケージは、図1に
示した例と同様な効果を有する他、機能が異なる半導体
素子1(例えばフラッシュメモリとSRAM(スタティ
ック・ランダム・アクセス・メモリ))を互いに組合せ
て小型のマルチチップパッケージを構成する場合に有効
であるという効果を有する。
ような構成の半導体マルチチップパッケージは、図1に
示した例と同様な効果を有する他、機能が異なる半導体
素子1(例えばフラッシュメモリとSRAM(スタティ
ック・ランダム・アクセス・メモリ))を互いに組合せ
て小型のマルチチップパッケージを構成する場合に有効
であるという効果を有する。
【0066】図5は、図1に示した本発明の第1の実施
形態における半導体のマルチパッケージの製造方法を説
明するための図である。
形態における半導体のマルチパッケージの製造方法を説
明するための図である。
【0067】図5の(a)において、境界線aで領域分
けされた複数の半導体素子1を有し、回路形成面12に
形成したパッド2の一部を露出させたパッシベーション
膜3を半導体ウエハ18に形成する。
けされた複数の半導体素子1を有し、回路形成面12に
形成したパッド2の一部を露出させたパッシベーション
膜3を半導体ウエハ18に形成する。
【0068】次に、図5の(b)において、半導体ウエ
ハ18の表面に、第1絶縁性膜4を、パッド2の一部が
露出するようにポッティング法、スピンコート法、印刷
法、あるいはフィルム状材料の貼付けなどによって形成
する。
ハ18の表面に、第1絶縁性膜4を、パッド2の一部が
露出するようにポッティング法、スピンコート法、印刷
法、あるいはフィルム状材料の貼付けなどによって形成
する。
【0069】パッド2の一部を第1絶縁性膜4から露出
させるのは、パッド2の露出部分をマスクで覆い、第1
絶縁性膜4となる材料を形成し、形成後にマスクを除去
する方法で行う。または、半導体ウエハ18表面すべて
に第1絶縁性膜4の材料を形成し、露出部分以外をマス
クで覆ってエッチング法によって露出部分の絶縁性膜材
料を除去する方法などを用いる。
させるのは、パッド2の露出部分をマスクで覆い、第1
絶縁性膜4となる材料を形成し、形成後にマスクを除去
する方法で行う。または、半導体ウエハ18表面すべて
に第1絶縁性膜4の材料を形成し、露出部分以外をマス
クで覆ってエッチング法によって露出部分の絶縁性膜材
料を除去する方法などを用いる。
【0070】次に、図5の(c)において、第1導電性
配線5を所定の配線パターンで第1絶縁性膜4の表面に
形成し、その一端をパッド2に接合し、その他端を半導
体素子1の領域境界線aの近傍まで引き延ばす。
配線5を所定の配線パターンで第1絶縁性膜4の表面に
形成し、その一端をパッド2に接合し、その他端を半導
体素子1の領域境界線aの近傍まで引き延ばす。
【0071】第1導電性配線5には、半導体素子1の領
域境界線aの近傍において平面方向の幅を広くした幅広
部15を形成する。なお、第1導電性配線5はメッキ法
あるいはスパッタ法などによって形成する。
域境界線aの近傍において平面方向の幅を広くした幅広
部15を形成する。なお、第1導電性配線5はメッキ法
あるいはスパッタ法などによって形成する。
【0072】続いて、図5の(d)において、第2絶縁
性膜6を、半導体素子1の領域境界線a近傍に設けた第
1導電性配線5の幅広部15が露出するように、第1絶
縁性膜4と第1導電性配線5上に形成する。
性膜6を、半導体素子1の領域境界線a近傍に設けた第
1導電性配線5の幅広部15が露出するように、第1絶
縁性膜4と第1導電性配線5上に形成する。
【0073】次に、図5の(e)において、第2導電性
配線7を第2絶縁性膜6の表面に所定の配線パターンで
形成し、その一端を第1導電性配線5の幅広部15と接
合し、その他端には第2絶縁性膜6上で引き延ばされて
外部接続用端子10を接合するランド8を形成する。
配線7を第2絶縁性膜6の表面に所定の配線パターンで
形成し、その一端を第1導電性配線5の幅広部15と接
合し、その他端には第2絶縁性膜6上で引き延ばされて
外部接続用端子10を接合するランド8を形成する。
【0074】続いて、図5の(f)において、ランド8
の一部を露出させ、半導体素子1の領域境界線aの近
傍、第2絶縁性膜6の表面、および第2導電性配線7の
表面を覆うように表面保護用の第3絶縁性膜9を形成す
る。ランド8の一部を第3絶縁性膜9から露出させるの
は、ランド8の露出部分をマスクで覆い、第3絶縁性膜
9となる材料を形成する方法で行う。
の一部を露出させ、半導体素子1の領域境界線aの近
傍、第2絶縁性膜6の表面、および第2導電性配線7の
表面を覆うように表面保護用の第3絶縁性膜9を形成す
る。ランド8の一部を第3絶縁性膜9から露出させるの
は、ランド8の露出部分をマスクで覆い、第3絶縁性膜
9となる材料を形成する方法で行う。
【0075】または、ランド8の露出部分にも第3絶縁
性膜9の材料を形成し、露出部分以外をマスクで覆い、
エッチング法によって露出部分の絶縁性膜材料を除去す
る方法などを用いる。
性膜9の材料を形成し、露出部分以外をマスクで覆い、
エッチング法によって露出部分の絶縁性膜材料を除去す
る方法などを用いる。
【0076】また、必要に応じて、ランド8の露出部分
には、NiやAuなどの金属材料の薄膜をめっき法ある
いはスパッタ法などで形成する。
には、NiやAuなどの金属材料の薄膜をめっき法ある
いはスパッタ法などで形成する。
【0077】次に、図5の(g)において、ランド8の
露出部分にフラックスを塗布して球状のはんだ材料を載
置し、はんだを溶融させて外部接続用端子10を形成す
る。
露出部分にフラックスを塗布して球状のはんだ材料を載
置し、はんだを溶融させて外部接続用端子10を形成す
る。
【0078】最後に、図5の(h)において、半導体マ
ルチチップパッケージを構成する所定の半導体素子1の
領域境界線aにてウエハを切断し、本発明の第1実施形
態に示した2個の半導体素子1からなる半導体素子群1
1で構成した半導体マルチチップパッケージを得る。
ルチチップパッケージを構成する所定の半導体素子1の
領域境界線aにてウエハを切断し、本発明の第1実施形
態に示した2個の半導体素子1からなる半導体素子群1
1で構成した半導体マルチチップパッケージを得る。
【0079】この図5に示した本発明によるマルチチッ
プパッケージの製造技術は、ウエハ状態で半導体素子を
製造するウエハプロセス技術と同じである。したがっ
て、ウエハプロセス技術を用いて、ウエハ状態で複数の
半導体素子群で構成されたマルチチップパッケージを製
造することによって、小型のパッケージを一括製造する
ことが可能となる。
プパッケージの製造技術は、ウエハ状態で半導体素子を
製造するウエハプロセス技術と同じである。したがっ
て、ウエハプロセス技術を用いて、ウエハ状態で複数の
半導体素子群で構成されたマルチチップパッケージを製
造することによって、小型のパッケージを一括製造する
ことが可能となる。
【0080】以上のように、本発明の半導体マルチチッ
プパッケージの製造方法によれば、複数の半導体素子と
プリント基板との接続配線長及び配線領域を減少し、搭
載される半導体素子数の増加、動作の高速化及び装置の
小型化に最適であり、かつ容易な配線作業により製造可
能な半導体マルチチップパッケージおよび半導体マルチ
チップパッケージの製造方法を実現することができる。
プパッケージの製造方法によれば、複数の半導体素子と
プリント基板との接続配線長及び配線領域を減少し、搭
載される半導体素子数の増加、動作の高速化及び装置の
小型化に最適であり、かつ容易な配線作業により製造可
能な半導体マルチチップパッケージおよび半導体マルチ
チップパッケージの製造方法を実現することができる。
【0081】なお、図1に示した第1の実施形態におけ
るマルチチップパッケージでは、一端をパッド2に接合
した第1導電性配線5の他方端は、パッド2から半導体
素子1の端部13方向の1方向へ延びている例を示した
が、第1導電性配線5のパッド2から延伸方向は図1の
ように1方向に限定されるものではなく、2方向あるい
はそれ以上であっても良い。
るマルチチップパッケージでは、一端をパッド2に接合
した第1導電性配線5の他方端は、パッド2から半導体
素子1の端部13方向の1方向へ延びている例を示した
が、第1導電性配線5のパッド2から延伸方向は図1の
ように1方向に限定されるものではなく、2方向あるい
はそれ以上であっても良い。
【0082】また、図5は図1に示した例の製造方法で
あるが、図4に示した例の場合は、互いに分離された複
数の半導体素子1を集合して互いに接着剤で接合し、そ
の後は、図5に示した方法と同様な方法により、製造す
ることができる。
あるが、図4に示した例の場合は、互いに分離された複
数の半導体素子1を集合して互いに接着剤で接合し、そ
の後は、図5に示した方法と同様な方法により、製造す
ることができる。
【0083】図6、図7は、本発明の第3の実施形態で
ある半導体マルチチップパッケージの概略断面図及び絶
縁性膜の一部を除去した場合の平面図である。
ある半導体マルチチップパッケージの概略断面図及び絶
縁性膜の一部を除去した場合の平面図である。
【0084】上述した第1の実施形態においては、第1
導電性配線5のパッド2からの延伸方向は、半導体素子
群11の端部13方向の1方向であるが、この第3の実
施形態は、第1導電性配線5のパッド2からの延伸方向
を、半導体素子群11の端部13方向及び半導体素子1
の領域境界a方向(中央部方向)の2方向とした例であ
る。
導電性配線5のパッド2からの延伸方向は、半導体素子
群11の端部13方向の1方向であるが、この第3の実
施形態は、第1導電性配線5のパッド2からの延伸方向
を、半導体素子群11の端部13方向及び半導体素子1
の領域境界a方向(中央部方向)の2方向とした例であ
る。
【0085】この第3の実施形態の基本的な構成は、図
1に示した第1の実施形態であるマルチチップパッケー
ジと同じであるが、半導体素子1のパッド2に接合する
第1導電性配線5は、パッド2から半導体素子の端部1
3方向と半導体素子領域の境界a方向の2方向に延伸し
ている。
1に示した第1の実施形態であるマルチチップパッケー
ジと同じであるが、半導体素子1のパッド2に接合する
第1導電性配線5は、パッド2から半導体素子の端部1
3方向と半導体素子領域の境界a方向の2方向に延伸し
ている。
【0086】また、第2導電性配線7を接合する幅広部
15も半導体素子1の端部13の近傍と半導体素子1の
領域境界a部分に形成してあり、それぞれに第2導電性
配線7が接合している。
15も半導体素子1の端部13の近傍と半導体素子1の
領域境界a部分に形成してあり、それぞれに第2導電性
配線7が接合している。
【0087】上述したような構成によって、半導体素子
1のパッド2から外部接続用端子10を接合するランド
8までの配線長をさらに短くすることができる。
1のパッド2から外部接続用端子10を接合するランド
8までの配線長をさらに短くすることができる。
【0088】したがって、本発明の第3の実施形態によ
れば、第1の実施形態と同様な効果を得ることができる
他、半導体マルチチップパッケージにおける動作を、さ
らに高速化することができる。
れば、第1の実施形態と同様な効果を得ることができる
他、半導体マルチチップパッケージにおける動作を、さ
らに高速化することができる。
【0089】なお、第2導電性配線7を接合する幅広部
15の設置場所は、半導体素子の端部13の近傍や半導
体素子1領域境界a部分に限定されるものではなく、ラ
ンド8の形成個所に合せて任意の場所に設置することが
できる。
15の設置場所は、半導体素子の端部13の近傍や半導
体素子1領域境界a部分に限定されるものではなく、ラ
ンド8の形成個所に合せて任意の場所に設置することが
できる。
【0090】また、第1の実施形態に示した半導体マル
チチップパッケージでは、2個の半導体素子1で半導体
素子群11を形成した例を示したが、半導体素子群11
を構成する半導体素子1の個数は2個に限定されるもの
ではなく、3個以上であっても良い。
チチップパッケージでは、2個の半導体素子1で半導体
素子群11を形成した例を示したが、半導体素子群11
を構成する半導体素子1の個数は2個に限定されるもの
ではなく、3個以上であっても良い。
【0091】図8は、本発明の第4の実施形態である半
導体マルチチップパッケージの概略断面図である。ま
た、図9は、図8に示したマルチチップパッケージの絶
縁性膜の一部を取り除いた状態での平面図である。
導体マルチチップパッケージの概略断面図である。ま
た、図9は、図8に示したマルチチップパッケージの絶
縁性膜の一部を取り除いた状態での平面図である。
【0092】基本的なマルチチップパッケージの構成
は、図1に示した第1の実施形態と同じであるが、第1
の実施形態と異なる特徴は、第1導電性配線5の一部に
半導体素子1の特性検査用の検査端子19を形成したこ
とである。
は、図1に示した第1の実施形態と同じであるが、第1
の実施形態と異なる特徴は、第1導電性配線5の一部に
半導体素子1の特性検査用の検査端子19を形成したこ
とである。
【0093】図2に示したように、電源やグランドなど
の共通化によって、幅広部15と同様に、検査端子19
どうしの間隔もパッド2どうしの間隔より広げることが
でき、検査端子19のサイズも大きくできる。
の共通化によって、幅広部15と同様に、検査端子19
どうしの間隔もパッド2どうしの間隔より広げることが
でき、検査端子19のサイズも大きくできる。
【0094】これによって、検査端子19への検査用プ
ローブの接触が容易になるとともに、図5に示した製造
方法のように、ウエハ状態でマルチチップパッケージを
製造する場合では、ウエハ状態での一括検査が可能とな
り、検査工程の省力化を図ることができる。
ローブの接触が容易になるとともに、図5に示した製造
方法のように、ウエハ状態でマルチチップパッケージを
製造する場合では、ウエハ状態での一括検査が可能とな
り、検査工程の省力化を図ることができる。
【0095】以上のように、本発明の第4の実施形態に
よれば、第1の実施形態と同様な効果を得ることができ
る他、検査端子19が形成されているため、検査用プロ
ーブによる検査を容易に行うことができるという効果を
有する。
よれば、第1の実施形態と同様な効果を得ることができ
る他、検査端子19が形成されているため、検査用プロ
ーブによる検査を容易に行うことができるという効果を
有する。
【0096】なお、この第4の実施形態においては、検
査端子19が形成されているため、この第4の実施形態
である半導体マルチチップパッケージの製造方法では、
半導体素子1の特性検査用端子19を形成する工程に加
えて、特性検査用端子19を用いて、個々の半導体素子
1の特性を検査する工程を、さらに備えることも可能で
ある。
査端子19が形成されているため、この第4の実施形態
である半導体マルチチップパッケージの製造方法では、
半導体素子1の特性検査用端子19を形成する工程に加
えて、特性検査用端子19を用いて、個々の半導体素子
1の特性を検査する工程を、さらに備えることも可能で
ある。
【0097】図10は本発明による半導体マルチチップ
パッケージの第5の実施形態を示す概略断面図である。
また、図11は図10に示したマルチチップパッケージ
の絶縁性膜の一部を取り除いた状態での平面図である。
パッケージの第5の実施形態を示す概略断面図である。
また、図11は図10に示したマルチチップパッケージ
の絶縁性膜の一部を取り除いた状態での平面図である。
【0098】図10に示した本発明の第5の実施形態で
ある半導体マルチチップパッケージは、回路形成面12
上にパッド2が設けられた2個の半導体素子1と、半導
体素子1の回路形成面12上に形成されているパッシベ
ーション膜3と、パッシベーション膜3上に形成されて
いる第1絶縁性膜20とを備えている。
ある半導体マルチチップパッケージは、回路形成面12
上にパッド2が設けられた2個の半導体素子1と、半導
体素子1の回路形成面12上に形成されているパッシベ
ーション膜3と、パッシベーション膜3上に形成されて
いる第1絶縁性膜20とを備えている。
【0099】さらに、図10に示した半導体マルチチッ
プパッケージは、第1絶縁性膜4上に形成され、その一
端がパッド2に接続する導電性配線21と、導電性配線
21の一部に形成されたランド22と、このランド22
の一部を露出させて第1絶縁性膜20と導電性配線21
の表面を覆う第2絶縁性膜23と、ランド22に接合し
た外部接続用端子10とを備えている。
プパッケージは、第1絶縁性膜4上に形成され、その一
端がパッド2に接続する導電性配線21と、導電性配線
21の一部に形成されたランド22と、このランド22
の一部を露出させて第1絶縁性膜20と導電性配線21
の表面を覆う第2絶縁性膜23と、ランド22に接合し
た外部接続用端子10とを備えている。
【0100】そして、図10に示すように、境界線aで
領域分けされ、それぞれにパッド2が設けられた2個の
半導体素子1は、互いに分離されることなく一体となっ
て半導体素子群11を形成している。
領域分けされ、それぞれにパッド2が設けられた2個の
半導体素子1は、互いに分離されることなく一体となっ
て半導体素子群11を形成している。
【0101】また、図11に示すように、パッド2は、
各半導体素子1の回路形成面12の中央部分に縦列に配
置されており、パッド2の一部はパッシベーション膜3
から露出している。
各半導体素子1の回路形成面12の中央部分に縦列に配
置されており、パッド2の一部はパッシベーション膜3
から露出している。
【0102】そして、パッシベーション膜3上には、パ
ッド2の一部が露出するように第1絶縁性膜20が形成
されている。また、導電性配線21の一端はパッド2に
接続され、他端には第1絶縁性膜20上で外部接続用端
子10を接合するランド22が設けられている。
ッド2の一部が露出するように第1絶縁性膜20が形成
されている。また、導電性配線21の一端はパッド2に
接続され、他端には第1絶縁性膜20上で外部接続用端
子10を接合するランド22が設けられている。
【0103】さらに、表面保護用の第2絶縁性膜23
は、半導体素子1の回路形成面12上において、ランド
22の一部を露出させて、第1絶縁性膜20、導電性配
線21を覆っている。
は、半導体素子1の回路形成面12上において、ランド
22の一部を露出させて、第1絶縁性膜20、導電性配
線21を覆っている。
【0104】また、外部接続用端子10は、第2絶縁性
膜23から露出しているランド22に接合している。上
述した第1〜第4の実施形態では、絶縁性膜は第1から
第3までの3層構成となっていたが、この第5の実施形
態においては、絶縁性膜は第1絶縁性膜20と第2絶縁
性膜23との2層構成となっている。
膜23から露出しているランド22に接合している。上
述した第1〜第4の実施形態では、絶縁性膜は第1から
第3までの3層構成となっていたが、この第5の実施形
態においては、絶縁性膜は第1絶縁性膜20と第2絶縁
性膜23との2層構成となっている。
【0105】この第5の実施形態である半導体マルチチ
ップパッケージでは、絶縁性膜20、23、導電性配線
21および外部接続用端子10を2個の半導体素子1か
らなる半導体素子群11の回路形成面12上に配置し、
パッケージングする。
ップパッケージでは、絶縁性膜20、23、導電性配線
21および外部接続用端子10を2個の半導体素子1か
らなる半導体素子群11の回路形成面12上に配置し、
パッケージングする。
【0106】これによって、パッケージサイズは半導体
素子群11のサイズと実質的に同一となる。また、絶縁
性膜が第1絶縁性膜20と第2絶縁性膜23との2層構
成であるので、パッケージ厚も薄くすることができる。
素子群11のサイズと実質的に同一となる。また、絶縁
性膜が第1絶縁性膜20と第2絶縁性膜23との2層構
成であるので、パッケージ厚も薄くすることができる。
【0107】また、パッド2から外部接続用端子10を
接合するランド22までの導電性配線21は、絶縁性膜
20表面の2次元平面内に形成されるため、従来技術の
ように配線部材に金ワイヤを用いた場合より、配線長を
短くすることができる。
接合するランド22までの導電性配線21は、絶縁性膜
20表面の2次元平面内に形成されるため、従来技術の
ように配線部材に金ワイヤを用いた場合より、配線長を
短くすることができる。
【0108】また、パッド2とランド22とは1層の導
電性配線21で接続しているので、図1に示した第1の
実施形態のマルチチップパッケージより配線長を短くで
きるので、特に高速化が必要な半導体素子でマルチチッ
プパッケージを構成する場合に有利となる。
電性配線21で接続しているので、図1に示した第1の
実施形態のマルチチップパッケージより配線長を短くで
きるので、特に高速化が必要な半導体素子でマルチチッ
プパッケージを構成する場合に有利となる。
【0109】つまり、本発明の第5の実施形態によれ
ば、第1の実施形態と同様な効果を得ることができる
他、パッケージ厚をさらに薄くでき、高速化が必要な半
導体素子でマルチチップパッケージを構成する場合に有
利であるという効果がある。
ば、第1の実施形態と同様な効果を得ることができる
他、パッケージ厚をさらに薄くでき、高速化が必要な半
導体素子でマルチチップパッケージを構成する場合に有
利であるという効果がある。
【0110】
【発明の効果】以上述べたように、本発明によれば、半
導体素子とプリント基板との接続配線長及び配線領域を
減少し、搭載される半導体素子数の増加、動作の高速化
及び装置の小型化に最適であり、かつ容易な配線作業に
より製造可能な半導体マルチチップパッケージおよび半
導体マルチチップパッケージの製造方法を実現すること
ができる。
導体素子とプリント基板との接続配線長及び配線領域を
減少し、搭載される半導体素子数の増加、動作の高速化
及び装置の小型化に最適であり、かつ容易な配線作業に
より製造可能な半導体マルチチップパッケージおよび半
導体マルチチップパッケージの製造方法を実現すること
ができる。
【0111】つまり、半導体マルチチップパッケージの
サイズを複数の半導体素子からなる半導体素子群のサイ
ズと実質的に同一にでき、半導体マルチチップパッケー
ジの小型化が図れる。
サイズを複数の半導体素子からなる半導体素子群のサイ
ズと実質的に同一にでき、半導体マルチチップパッケー
ジの小型化が図れる。
【0112】また、半導体素子のパッドと外部接続用端
子を接続する導電性配線長を短くすることができ、ノイ
ズ発生を抑制できるので、半導体マルチチップパッケー
ジの動作の高速化が図れる。
子を接続する導電性配線長を短くすることができ、ノイ
ズ発生を抑制できるので、半導体マルチチップパッケー
ジの動作の高速化が図れる。
【図1】本発明の第1の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
ップパッケージの概略断面図である。
【図2】図1に示した第1の実施形態によるマルチチッ
プパッケージの第2絶縁性膜と第3絶縁性膜の一部を取
り除いた状態での平面図である。
プパッケージの第2絶縁性膜と第3絶縁性膜の一部を取
り除いた状態での平面図である。
【図3】図1に示した第1の実施形態によるマルチチッ
プパッケージの第3絶縁性膜の一部を取り除いた状態で
の平面図である。
プパッケージの第3絶縁性膜の一部を取り除いた状態で
の平面図である。
【図4】本発明の第2の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
ップパッケージの概略断面図である。
【図5】図1に示したマルチチップパッケージの製造方
法を説明する図である。
法を説明する図である。
【図6】本発明の第3の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
ップパッケージの概略断面図である。
【図7】図6に示したマルチチップパッケージの絶縁性
膜の一部を取り除いた状態での平面図である。
膜の一部を取り除いた状態での平面図である。
【図8】本発明の第4の実施形態である半導体マルチチ
ップパッケージの概略断面図である。
ップパッケージの概略断面図である。
【図9】図8に示した第4実施形態によるマルチチップ
パッケージの第3絶縁性膜の一部を取り除いた状態での
平面図である。
パッケージの第3絶縁性膜の一部を取り除いた状態での
平面図である。
【図10】本発明の第5の実施形態である半導体マルチ
チップパッケージの概略断面図である。
チップパッケージの概略断面図である。
【図11】図10に示した第5実施形態によるマルチチ
ップパッケージの第2絶縁性膜の一部を取り除いた状態
での平面図である。
ップパッケージの第2絶縁性膜の一部を取り除いた状態
での平面図である。
1 半導体素子
2 パッド
3 パッシベーション膜
4、20 第1絶縁性膜
5 第1導電性配線
6、23 第2絶縁性膜
7 第2導電性配線
8、22 ランド
9 第3絶縁性膜
10 外部接続用端子
11 半導体素子群
12 半導体素子の回路形成面
17 接着部材
18 ウエハ
19 検査端子
21 導電性配線
Claims (10)
- 【請求項1】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子と、 上記半導体素子の回路形成面上に形成され、少なくとも
一部が上記複数の半導体素子に共通の多層の絶縁性膜
と、 上記絶縁性膜上に形成され、上記パッドに接続される導
電性配線と、 を備えることを特徴とする半導体マルチチップパッケー
ジ。 - 【請求項2】請求項1記載の半導体マルチチップパッケ
ージにおいて、上記導電性配線の一部に接合され、外部
装置と接続される外部接続用端子を備えることを特徴と
する半導体マルチチップパッケージ。 - 【請求項3】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子と、 上記半導体素子の回路形成面上に形成された第1の絶縁
性膜と、 上記第1の絶縁性膜上に形成され、上記パッドに接続さ
れる第1の導電性配線と、 上記第1の絶縁性膜上に、少なくとも一部が上記複数の
半導体素子に共通の第2の絶縁性膜と、 上記第2の絶縁性膜上に形成され、上記第1の導電性配
線に接続される第2の導電性配線と、 上記第2の絶縁性膜と第2の導電性配線上に形成され、
第2の導電性配線の一部を露出して形成される表面保護
用の第3の絶縁性膜と、 を備えることを特徴とする半導体マルチチップパッケー
ジ。 - 【請求項4】請求項3記載の半導体マルチチップパッケ
ージにおいて、上記第2の導電性配線の一部に接合さ
れ、外部装置と接続される外部接続用端子を備えること
を特徴とする半導体マルチチップパッケージ。 - 【請求項5】請求項3記載の半導体マルチチップパッケ
ージにおいて、上記第1の導電性配線に形成され、上記
半導体素子の特性を検査するための外部装置が接続され
る特性検査用端子を備えることを特徴とする半導体マル
チチップパッケージ。 - 【請求項6】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子領域を主面上に有する半導体
ウエハに、上記パッドを露出させて絶縁性膜を形成する
工程と、 上記パッドに接続される導電性配線を上記絶縁性膜上に
形成する工程と、 上記絶縁性膜と導電性配線の表面に、上記導電性配線の
外部接続用端子接合部分が露出し、複数の半導体素子に
共通する表面保護用の絶縁性膜を形成する工程と、 上記半導体ウエハを所定数の半導体素子領域に分離する
工程と、 を備えることを特徴とする半導体マルチチップパッケー
ジの製造方法。 - 【請求項7】請求項6記載の半導体マルチチップパッケ
ージの製造方法において、上記導電性配線に外部接続用
端子を接合する工程を、さらに備えることを特徴とする
半導体マルチチップパッケージの製造方法。 - 【請求項8】回路形成面上に信号入出力用のパッドが形
成された複数の半導体素子領域を主面上に有する半導体
ウエハに、上記パッドを露出させて第1の絶縁性膜を形
成する工程と、 上記パッドに接続される第1の導電性配線を上記第1の
絶縁性膜上に形成する工程と、 少なくとも、その一部が複数の半導体素子に共通し、所
定の部分が露出された第2の絶縁性膜を、上記第1の絶
縁性膜上に形成する工程と、 上記第2の絶縁性膜の上記露出された所定の部分により
第1の導電性配線に接続される第2の導電性配線を、上
記第2の絶縁性膜上に形成する工程と、 前記第2の絶縁性膜と第2の導電性配線上に、第2の導
電性配線の外部接続用端子接合部分が露出し、複数の半
導体素子に共通する表面保護用の第3の絶縁性膜を形成
する工程と、 上記半導体ウエハを所定数の半導体素子領域に分離する
工程と、 を備えることを特徴とする半導体マルチチップパッケー
ジの製造方法。 - 【請求項9】請求項8記載の半導体マルチチップパッケ
ージの製造方法において、上記導電性配線に外部接続用
端子を接合する工程を、さらに備えることを特徴とする
半導体マルチチップパッケージの製造方法。 - 【請求項10】請求項8記載の半導体マルチチップパッ
ケージの製造方法において、上記第1の導電性配線に、
上記半導体素子の特性検査用端子を形成し、個々の半導
体素子の特性を検査する工程を、さらに備えることを特
徴とする半導体マルチチップパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001344773A JP2003152132A (ja) | 2001-11-09 | 2001-11-09 | 半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001344773A JP2003152132A (ja) | 2001-11-09 | 2001-11-09 | 半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003152132A true JP2003152132A (ja) | 2003-05-23 |
Family
ID=19158242
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001344773A Pending JP2003152132A (ja) | 2001-11-09 | 2001-11-09 | 半導体マルチチップパッケージおよび半導体マルチチップパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003152132A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7432585B2 (en) | 2005-08-10 | 2008-10-07 | Seiko Epson Corporation | Semiconductor device electronic component, circuit board, and electronic device |
US10249565B2 (en) | 2010-08-06 | 2019-04-02 | Renesas Electronics Corporation | Semiconductor device that transfers an electric signal with a set of inductors |
-
2001
- 2001-11-09 JP JP2001344773A patent/JP2003152132A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7432585B2 (en) | 2005-08-10 | 2008-10-07 | Seiko Epson Corporation | Semiconductor device electronic component, circuit board, and electronic device |
US10249565B2 (en) | 2010-08-06 | 2019-04-02 | Renesas Electronics Corporation | Semiconductor device that transfers an electric signal with a set of inductors |
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