JP2002329836A - 半導体装置および配線フィルム - Google Patents
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Abstract
(57)【要約】
【課題】 基板上に半導体チップを高い集積度で実装す
る。 【解決手段】 パッド電極４ａを主面に有する第１半導
体チップ２を基板１上に配置し、パッド電極４ａと基板
１とを電気的に接続する第１配線フィルム５ａを、第１
半導体チップ２を覆うように基板１上に配置する。第１
配線フィルム５ａ上に、第１配線フィルム５ａが配置さ
れた面と対向する主面にパッド電極４ｂを有する第２半
導体チップ３を配置する。パッド電極４ｂと基板１とを
電気的に接続する第２配線フィルム５ｂを、第１半導体
チップ２および第２半導体チップ３を覆うように基板１
上に配置する。
る。 【解決手段】 パッド電極４ａを主面に有する第１半導
体チップ２を基板１上に配置し、パッド電極４ａと基板
１とを電気的に接続する第１配線フィルム５ａを、第１
半導体チップ２を覆うように基板１上に配置する。第１
配線フィルム５ａ上に、第１配線フィルム５ａが配置さ
れた面と対向する主面にパッド電極４ｂを有する第２半
導体チップ３を配置する。パッド電極４ｂと基板１とを
電気的に接続する第２配線フィルム５ｂを、第１半導体
チップ２および第２半導体チップ３を覆うように基板１
上に配置する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に係
り、特に半導体チップの集積技術に関するものである。
り、特に半導体チップの集積技術に関するものである。
【０００２】
【従来の技術】近年の情報機器等の高機能化に伴って、
半導体デバイスの集積化に対する要求が高まっている。
この半導体デバイスの集積化技術の一つに複数の半導体
チップを積層する技術がある。
半導体デバイスの集積化に対する要求が高まっている。
この半導体デバイスの集積化技術の一つに複数の半導体
チップを積層する技術がある。
【０００３】図６は、従来の第１の半導体装置について
説明するための断面図である。詳細には、図６は、従来
の積層型チップモジュールを示す図である。図６におい
て、参照符号２は第１半導体チップ、３は第２半導体チ
ップ、４はパッド電極、７は封止材、１０はアイラン
ド、１１は線材、１２はリードを示している。図６に示
すように、従来の第１の半導体装置では、アイランド１
０上にサイズの異なる２つの半導体チップ２，３が積層
され、各半導体チップ２，３上のパッド電極４からリー
ド１２までを金線等の線材１１で配線していた。また、
リード１２の一部を除いて樹脂等の封止材７によってモ
ールドされていた。
説明するための断面図である。詳細には、図６は、従来
の積層型チップモジュールを示す図である。図６におい
て、参照符号２は第１半導体チップ、３は第２半導体チ
ップ、４はパッド電極、７は封止材、１０はアイラン
ド、１１は線材、１２はリードを示している。図６に示
すように、従来の第１の半導体装置では、アイランド１
０上にサイズの異なる２つの半導体チップ２，３が積層
され、各半導体チップ２，３上のパッド電極４からリー
ド１２までを金線等の線材１１で配線していた。また、
リード１２の一部を除いて樹脂等の封止材７によってモ
ールドされていた。
【０００４】しかし、図６に示す半導体装置では、ワイ
ヤリングによる構造の制約があった。つまり、第１半導
体チップ２上のパッド電極４が、第２半導体チップ３の
底面に隠れることなく、外部に露出する必要があった。
このため、同一サイズの半導体チップを積層することが
困難であった。また、半導体チップ上のパッド電極４の
形成位置も、例えば半導体チップの外周付近に制限され
ていた。
ヤリングによる構造の制約があった。つまり、第１半導
体チップ２上のパッド電極４が、第２半導体チップ３の
底面に隠れることなく、外部に露出する必要があった。
このため、同一サイズの半導体チップを積層することが
困難であった。また、半導体チップ上のパッド電極４の
形成位置も、例えば半導体チップの外周付近に制限され
ていた。
【０００５】この問題を解決するため、図７に示すよう
な半導体装置が提案された。図７は、従来の第２の半導
体装置を説明するための断面図である。詳細には、図７
は、特開平６−２１３２９号公報に開示された半導体チ
ップの積層構造を示す図である。図７に示すように、従
来の第２の半導体装置では、バンプ電極６を形成した配
線フィルム１３の上下面に半導体チップ２，３がそれぞ
れ配置され、上記配線フィルム１３とリード１２とが接
続されている。また、リード１２の一部を除いて樹脂等
の封止材７によってモールドされている。これにより、
簡易に半導体チップを積層している。
な半導体装置が提案された。図７は、従来の第２の半導
体装置を説明するための断面図である。詳細には、図７
は、特開平６−２１３２９号公報に開示された半導体チ
ップの積層構造を示す図である。図７に示すように、従
来の第２の半導体装置では、バンプ電極６を形成した配
線フィルム１３の上下面に半導体チップ２，３がそれぞ
れ配置され、上記配線フィルム１３とリード１２とが接
続されている。また、リード１２の一部を除いて樹脂等
の封止材７によってモールドされている。これにより、
簡易に半導体チップを積層している。
【０００６】
【発明が解決しようとする課題】しかしながら、図７に
示すような構造では、配線フィルム１３をリード１２に
接続するため、半導体装置の外形寸法が大きくなってし
まうという問題があった。さらに、封止材７によりモー
ルドされたモジュールを図示しない基板上に実装する際
には、リード１２と基板とをワイヤリングする必要があ
るため、半導体装置の外形寸法が更に大きくなってしま
う問題があった。従って、上記従来の半導体装置では、
パッケージの小型化を実現することができず、半導体チ
ップの集積度を高くすることができなかった。
示すような構造では、配線フィルム１３をリード１２に
接続するため、半導体装置の外形寸法が大きくなってし
まうという問題があった。さらに、封止材７によりモー
ルドされたモジュールを図示しない基板上に実装する際
には、リード１２と基板とをワイヤリングする必要があ
るため、半導体装置の外形寸法が更に大きくなってしま
う問題があった。従って、上記従来の半導体装置では、
パッケージの小型化を実現することができず、半導体チ
ップの集積度を高くすることができなかった。
【０００７】また、モールドする前はバンプ電極６とパ
ッド電極４とは単に接触しているだけであるから、この
電極同士を固定するには必ずモールドする必要があっ
た。また、モールドする際に配線フィルム１３がずれて
しまい、パッド電極４に対してのバンプ電極６の位置が
ずれる可能性があるという問題があった。従って、半導
体装置の信頼性が低下してしまう問題があった。
ッド電極４とは単に接触しているだけであるから、この
電極同士を固定するには必ずモールドする必要があっ
た。また、モールドする際に配線フィルム１３がずれて
しまい、パッド電極４に対してのバンプ電極６の位置が
ずれる可能性があるという問題があった。従って、半導
体装置の信頼性が低下してしまう問題があった。
【０００８】本発明は、上記従来の課題を解決するため
になされたもので、基板上に半導体チップを高い集積度
で実装することを目的とする。また、本発明は、モール
ドしなくとも、複数の半導体チップの積層を可能とする
ことを目的とする。
になされたもので、基板上に半導体チップを高い集積度
で実装することを目的とする。また、本発明は、モール
ドしなくとも、複数の半導体チップの積層を可能とする
ことを目的とする。
【０００９】
【課題を解決するための手段】請求項１の発明に係る半
導体装置は、基板と、前記基板上に配置され、主面に第
１電極を有する第１半導体チップと、前記第１半導体チ
ップを覆うように前記基板上に配置され、前記第１電極
と前記基板とを電気的に接続する第１配線と、前記第１
配線上に配置され、該配置された面と対向する主面に第
２電極を有する第２半導体チップと、前記第２半導体チ
ップおよび前記第１半導体チップを覆うように前記基板
上に配置され、前記第２電極と前記基板とを電気的に接
続する第２配線と、を備えたことを特徴とするものであ
る。
導体装置は、基板と、前記基板上に配置され、主面に第
１電極を有する第１半導体チップと、前記第１半導体チ
ップを覆うように前記基板上に配置され、前記第１電極
と前記基板とを電気的に接続する第１配線と、前記第１
配線上に配置され、該配置された面と対向する主面に第
２電極を有する第２半導体チップと、前記第２半導体チ
ップおよび前記第１半導体チップを覆うように前記基板
上に配置され、前記第２電極と前記基板とを電気的に接
続する第２配線と、を備えたことを特徴とするものであ
る。
【００１０】請求項２の発明に係る半導体装置は、請求
項１に記載の半導体装置において、前記第１配線は、前
記第１半導体チップを覆う第１接着層と、前記第１接着
層を覆う金属層と、一面が前記金属層を覆い他面が前記
第２半導体チップと接触する第２接着層と、を含む第１
配線フィルムであり、前記第２配線は、前記第２半導体
チップを覆う第１接着層と、前記第１接着層を覆う金属
層と、前記金属層を覆う第２接着層と、を含む第２配線
フィルムであることを特徴とするものである。
項１に記載の半導体装置において、前記第１配線は、前
記第１半導体チップを覆う第１接着層と、前記第１接着
層を覆う金属層と、一面が前記金属層を覆い他面が前記
第２半導体チップと接触する第２接着層と、を含む第１
配線フィルムであり、前記第２配線は、前記第２半導体
チップを覆う第１接着層と、前記第１接着層を覆う金属
層と、前記金属層を覆う第２接着層と、を含む第２配線
フィルムであることを特徴とするものである。
【００１１】請求項３の発明に係る半導体装置、請求項
２に記載の半導体装置において、前記各第１接着層は、
前記各電極に対応する位置に開口部をそれぞれ有し、前
記各金属層は、前記開口部により露出した部分に、前記
電極と接触するバンプをそれぞれ有することを特徴とす
るものである。
２に記載の半導体装置において、前記各第１接着層は、
前記各電極に対応する位置に開口部をそれぞれ有し、前
記各金属層は、前記開口部により露出した部分に、前記
電極と接触するバンプをそれぞれ有することを特徴とす
るものである。
【００１２】請求項４の発明に係る半導体装置は、請求
項２又は３に記載の半導体装置において、前記第１接着
層および前記第２接着層は、電気絶縁性を有することを
特徴とするものである。
項２又は３に記載の半導体装置において、前記第１接着
層および前記第２接着層は、電気絶縁性を有することを
特徴とするものである。
【００１３】請求項５の発明に係る半導体装置は、請求
項１から４の何れかに記載の半導体装置において、前記
第２配線を覆うように前記基板上に形成された封止材を
更に備えたことを特徴とするものである。
項１から４の何れかに記載の半導体装置において、前記
第２配線を覆うように前記基板上に形成された封止材を
更に備えたことを特徴とするものである。
【００１４】請求項６の発明に係る半導体装置は、基板
と、前記基板上に配置され、主面に第１電極を有する第
１半導体チップと、前記第１半導体チップを覆うように
前記基板上に配置され、前記第１電極と前記基板とを電
気的に接続する配線と、前記配線上に、前記第１半導体
チップの主面と対向するように主面が配置された第２半
導体チップと、を備えたことを特徴とするものである。
と、前記基板上に配置され、主面に第１電極を有する第
１半導体チップと、前記第１半導体チップを覆うように
前記基板上に配置され、前記第１電極と前記基板とを電
気的に接続する配線と、前記配線上に、前記第１半導体
チップの主面と対向するように主面が配置された第２半
導体チップと、を備えたことを特徴とするものである。
【００１５】請求項７の発明に係る半導体装置、請求項
６に記載の半導体装置において、前記配線は、一面が前
記第１半導体チップを覆う第１接着層と、前記第１接着
層を覆う第１金属層と、前記第１金属層を覆う絶縁層
と、前記絶縁層を覆う第２金属層と、一面が前記第２金
属層を覆い他面が前記第２半導体チップの主面と接触す
る第２接着層と、を含む配線フィルムであることを特徴
とするものである。
６に記載の半導体装置において、前記配線は、一面が前
記第１半導体チップを覆う第１接着層と、前記第１接着
層を覆う第１金属層と、前記第１金属層を覆う絶縁層
と、前記絶縁層を覆う第２金属層と、一面が前記第２金
属層を覆い他面が前記第２半導体チップの主面と接触す
る第２接着層と、を含む配線フィルムであることを特徴
とするものである。
【００１６】請求項８の発明に係る半導体装置は、請求
項７に記載の半導体装置において、前記各接着層は、前
記各電極に対応する開口部をそれぞれ有し、前記各金属
層は、前記開口部により露出した部分に、前記電極と接
触するバンプをそれぞれ有することを特徴とするもので
ある。
項７に記載の半導体装置において、前記各接着層は、前
記各電極に対応する開口部をそれぞれ有し、前記各金属
層は、前記開口部により露出した部分に、前記電極と接
触するバンプをそれぞれ有することを特徴とするもので
ある。
【００１７】請求項９の発明に係る半導体装置は、請求
項７又は８に記載の半導体装置において、前記第１接着
層および前記第２接着層は、電気絶縁性を有することを
特徴とするものである。
項７又は８に記載の半導体装置において、前記第１接着
層および前記第２接着層は、電気絶縁性を有することを
特徴とするものである。
【００１８】請求項１０の発明に係る半導体装置は、請
求項６から９の何れかに記載の半導体装置において、前
記第２半導体チップを覆うように前記基板上に形成され
た封止材を更に備えたことを特徴とするものである。
求項６から９の何れかに記載の半導体装置において、前
記第２半導体チップを覆うように前記基板上に形成され
た封止材を更に備えたことを特徴とするものである。
【００１９】請求項１１の発明に係る半導体装置は、主
面に第１電極を有する第１半導体チップと、前記第１半
導体チップ上に密着して配置され、前記第１電極と前記
基板とを電気的に接続する配線と、前記配線上に、前記
第１半導体チップの主面と対向するように主面が密着し
て配置される第２半導体チップと、前記第１半導体チッ
プおよび前記第２半導体チップを覆う封止材と、を備え
たことを特徴とするものである。
面に第１電極を有する第１半導体チップと、前記第１半
導体チップ上に密着して配置され、前記第１電極と前記
基板とを電気的に接続する配線と、前記配線上に、前記
第１半導体チップの主面と対向するように主面が密着し
て配置される第２半導体チップと、前記第１半導体チッ
プおよび前記第２半導体チップを覆う封止材と、を備え
たことを特徴とするものである。
【００２０】請求項１２の発明に係る半導体装置は、請
求項１１に記載の半導体装置において、前記配線は、一
面が前記第１半導体チップを覆う第１接着層と、前記第
１接着層を覆う第１金属層と、前記第１金属層を覆う絶
縁層と、前記絶縁層を覆う第２金属層と、一面が前記第
２金属層を覆い他面が前記第２半導体チップの主面と接
触する第２接着層と、を含む配線フィルムであることを
特徴とするものである。
求項１１に記載の半導体装置において、前記配線は、一
面が前記第１半導体チップを覆う第１接着層と、前記第
１接着層を覆う第１金属層と、前記第１金属層を覆う絶
縁層と、前記絶縁層を覆う第２金属層と、一面が前記第
２金属層を覆い他面が前記第２半導体チップの主面と接
触する第２接着層と、を含む配線フィルムであることを
特徴とするものである。
【００２１】請求項１３の発明に係る半導体装置は、請
求項１２に記載の半導体装置において、前記各接着層
は、前記各電極に対応する開口部をそれぞれ有し、前記
各金属層は、前記開口部により露出した部分に、前記電
極と接触するバンプをそれぞれ有することを特徴とする
ものである。
求項１２に記載の半導体装置において、前記各接着層
は、前記各電極に対応する開口部をそれぞれ有し、前記
各金属層は、前記開口部により露出した部分に、前記電
極と接触するバンプをそれぞれ有することを特徴とする
ものである。
【００２２】請求項１４の発明に係る半導体装置は、請
求項１２又は１３に記載の半導体装置において、前記第
１接着層および前記第２接着層は、電気絶縁性を有する
ことを特徴とするものである。
求項１２又は１３に記載の半導体装置において、前記第
１接着層および前記第２接着層は、電気絶縁性を有する
ことを特徴とするものである。
【００２３】請求項１５の発明に係る配線フィルムは、
請求項２〜４、７〜９および１２〜１４の何れか一項に
記載の半導体装置で用いられたことを特徴とするもので
ある。
請求項２〜４、７〜９および１２〜１４の何れか一項に
記載の半導体装置で用いられたことを特徴とするもので
ある。
【００２４】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。
施の形態について説明する。図中、同一又は相当する部
分には同一の符号を付してその説明を簡略化ないし省略
することがある。
【００２５】実施の形態１．図１は、本発明の実施の形
態１による半導体装置を説明するための断面図である。
図２は、本発明の実施の形態１による半導体装置で用い
られる配線フィルムを説明するための断面図である。図
１および図２において、１は基板、２は第１半導体チッ
プ、３は第２半導体チップ、４（４ａ，４ｂ）はパッド
電極、５（５ａ，５ｂ）は配線フィルム、６はバンプ電
極（コンタクトバンプ）、５１は金属層、５２は第１接
着層、５２ａは開口部、５３は第２接着層を示してい
る。
態１による半導体装置を説明するための断面図である。
図２は、本発明の実施の形態１による半導体装置で用い
られる配線フィルムを説明するための断面図である。図
１および図２において、１は基板、２は第１半導体チッ
プ、３は第２半導体チップ、４（４ａ，４ｂ）はパッド
電極、５（５ａ，５ｂ）は配線フィルム、６はバンプ電
極（コンタクトバンプ）、５１は金属層、５２は第１接
着層、５２ａは開口部、５３は第２接着層を示してい
る。
【００２６】基板１は、主面上に第１半導体チップ２お
よび第２半導体チップ３を実装するための実装基板又は
回路基板である。第１半導体チップ２および第２半導体
チップ３は、例えばＤＲＡＭ等の半導体メモリである。
よび第２半導体チップ３を実装するための実装基板又は
回路基板である。第１半導体チップ２および第２半導体
チップ３は、例えばＤＲＡＭ等の半導体メモリである。
【００２７】パッド電極４（４ａ，４ｂ）は、第１半導
体チップ２および第２半導体チップ３の主面上にそれぞ
れ形成されたパッド状の電極である。パッド電極４は、
例えばＡｕ、Ｃｕ、Ａｌ等の金属、あるいはそれらの合
金により形成されている。
体チップ２および第２半導体チップ３の主面上にそれぞ
れ形成されたパッド状の電極である。パッド電極４は、
例えばＡｕ、Ｃｕ、Ａｌ等の金属、あるいはそれらの合
金により形成されている。
【００２８】配線フィルム５（５ａ，５ｂ）は、基板１
と半導体チップ２，３とを電気的に接続するとともに、
該半導体チップ２，３を基板１に実装するためのもので
ある。配線フィルム５（５ａ，５ｂ）は、図２に示すよ
うに、金属層５１と、この金属層５１の一面を覆う第１
接着層５２と、金属層５１の他面を覆う第２接着層５３
と、をそれぞれ備えている。すなわち、第１配線フィル
ム５ａは、第１半導体チップ２を覆う第１接着層５２
と、この第１接着層５２を覆う金属層５１と、一面が金
属層５１を覆い他面が第２半導体チップ３と接触する第
２接着層５３とが積層されたものである。また、第２配
線フィルム５ｂは、第２半導体チップ３および第１半導
体チップ２を覆う第１接着層５２と、この第１接着層５
２を覆う金属層５１と、金属層５１を覆う第２接着層５
３とが積層されたものである。ここで、金属層５１の端
部は、基板１上に形成された電極（図示省略）に電気的
に接続されている。また、第１接着層５２および第２接
着層５３は、表面に接着材が塗布された絶縁性フィルム
である。絶縁性フィルムの一例として例えばポリイミド
フィルムが挙げられ、接着剤の一例としてエポキシ系接
着剤が挙げられる。また、第１接着層５２および第２接
着層５３の端部は、基板１に接触している。また、第１
接着層５２は、パッド電極４に対応する位置に開口部５
２ａを有しており、この開口部５２ａにより露出した金
属膜５１上にバンプ電極６が形成されている。このバン
プ電極６は、図１に示すように、第１半導体チップ２又
は第２半導体チップ３の主面に形成されたパッド電極４
ａ，４ｂと接触するための電極である。
と半導体チップ２，３とを電気的に接続するとともに、
該半導体チップ２，３を基板１に実装するためのもので
ある。配線フィルム５（５ａ，５ｂ）は、図２に示すよ
うに、金属層５１と、この金属層５１の一面を覆う第１
接着層５２と、金属層５１の他面を覆う第２接着層５３
と、をそれぞれ備えている。すなわち、第１配線フィル
ム５ａは、第１半導体チップ２を覆う第１接着層５２
と、この第１接着層５２を覆う金属層５１と、一面が金
属層５１を覆い他面が第２半導体チップ３と接触する第
２接着層５３とが積層されたものである。また、第２配
線フィルム５ｂは、第２半導体チップ３および第１半導
体チップ２を覆う第１接着層５２と、この第１接着層５
２を覆う金属層５１と、金属層５１を覆う第２接着層５
３とが積層されたものである。ここで、金属層５１の端
部は、基板１上に形成された電極（図示省略）に電気的
に接続されている。また、第１接着層５２および第２接
着層５３は、表面に接着材が塗布された絶縁性フィルム
である。絶縁性フィルムの一例として例えばポリイミド
フィルムが挙げられ、接着剤の一例としてエポキシ系接
着剤が挙げられる。また、第１接着層５２および第２接
着層５３の端部は、基板１に接触している。また、第１
接着層５２は、パッド電極４に対応する位置に開口部５
２ａを有しており、この開口部５２ａにより露出した金
属膜５１上にバンプ電極６が形成されている。このバン
プ電極６は、図１に示すように、第１半導体チップ２又
は第２半導体チップ３の主面に形成されたパッド電極４
ａ，４ｂと接触するための電極である。
【００２９】図１に示すように、本実施の形態１による
半導体装置は、基板１の主面上に第１半導体チップ２が
配置され、この第１半導体チップ２を覆うように基板１
上に第１配線フィルム５ａが配置されている。ここで、
第１半導体チップ２上のパッド電極４ａと、第１配線フ
ィルム５ａの一面上に形成されたバンプ電極６とが接触
している。また、第１配線フィルム５ａの両端は、基板
１に電気的に接続されている。また、図１には表されて
いないが、第１半導体チップ２の表面および側面と、第
１配線フィルム５ａの第１接着層５２とが接触してい
る。
半導体装置は、基板１の主面上に第１半導体チップ２が
配置され、この第１半導体チップ２を覆うように基板１
上に第１配線フィルム５ａが配置されている。ここで、
第１半導体チップ２上のパッド電極４ａと、第１配線フ
ィルム５ａの一面上に形成されたバンプ電極６とが接触
している。また、第１配線フィルム５ａの両端は、基板
１に電気的に接続されている。また、図１には表されて
いないが、第１半導体チップ２の表面および側面と、第
１配線フィルム５ａの第１接着層５２とが接触してい
る。
【００３０】そして、第１配線フィルム５ａの他面、す
なわちバンプ電極６が形成された面と反対の面の上に、
第２半導体チップ３が配置されている。ここで、図１に
は表されていないが、第１配線フィルム５ａの第２接着
層５３と、第２半導体チップ３の裏面とが接触してい
る。つまり、第１配線フィルム５ａの一面と第１半導体
チップ２とが接着固定され、第１配線フィルム５ａの他
面と第２半導体チップ３とが接着固定されている。
なわちバンプ電極６が形成された面と反対の面の上に、
第２半導体チップ３が配置されている。ここで、図１に
は表されていないが、第１配線フィルム５ａの第２接着
層５３と、第２半導体チップ３の裏面とが接触してい
る。つまり、第１配線フィルム５ａの一面と第１半導体
チップ２とが接着固定され、第１配線フィルム５ａの他
面と第２半導体チップ３とが接着固定されている。
【００３１】さらに、第１配線フィルム５ａを介して固
定された第２半導体チップ３および第１半導体チップ２
を覆うように、第２配線フィルム５ｂが配置されてい
る。ここで、図１には表されていないが、第２配線フィ
ルム５ｂの第１接着層５２と、第２半導体チップ３の主
面および側面とが接触している。つまり、第２配線フィ
ルム５ｂの一面と第２半導体チップ３とが接着固定され
ている。また、半導体チップ２，３は、配線フィルム５
ａ，５ｂにより基板１上に実装される。
定された第２半導体チップ３および第１半導体チップ２
を覆うように、第２配線フィルム５ｂが配置されてい
る。ここで、図１には表されていないが、第２配線フィ
ルム５ｂの第１接着層５２と、第２半導体チップ３の主
面および側面とが接触している。つまり、第２配線フィ
ルム５ｂの一面と第２半導体チップ３とが接着固定され
ている。また、半導体チップ２，３は、配線フィルム５
ａ，５ｂにより基板１上に実装される。
【００３２】以上説明したように、本実施の形態１によ
る半導体装置では、基板１上に配置された第１半導体チ
ップ２を覆うように、接着性を有する第１配線フィルム
５ａが配置され、第１配線フィルム５ａ上に配置された
第２半導体チップ３を覆うように、接着性を有する第２
配線フィルム５ｂが配置されている。
る半導体装置では、基板１上に配置された第１半導体チ
ップ２を覆うように、接着性を有する第１配線フィルム
５ａが配置され、第１配線フィルム５ａ上に配置された
第２半導体チップ３を覆うように、接着性を有する第２
配線フィルム５ｂが配置されている。
【００３３】なお、本実施の形態１における「第１配線
フィルム５ａ」「第２配線フィルム５ｂ」は、特許請求
の範囲に記載の「第１配線」「第２配線」にそれぞれ対
応する。
フィルム５ａ」「第２配線フィルム５ｂ」は、特許請求
の範囲に記載の「第１配線」「第２配線」にそれぞれ対
応する。
【００３４】本実施の形態１による半導体装置によれ
ば、半導体チップ２，３を基板１に実装するために従来
のような外部リードを必要としないため、より狭い実装
面積で半導体チップを積層することができる。従って、
基板への半導体チップの高集積化が可能となる。また、
半導体チップ２，３は、配線フィルム５ａ，５ｂによっ
て直接基板１上に実装されるため、従来のようにリード
と基板とをワイヤリングする必要がない。従って、製造
工程数を減らすことができ、半導体装置の製造コストを
低減することができる。
ば、半導体チップ２，３を基板１に実装するために従来
のような外部リードを必要としないため、より狭い実装
面積で半導体チップを積層することができる。従って、
基板への半導体チップの高集積化が可能となる。また、
半導体チップ２，３は、配線フィルム５ａ，５ｂによっ
て直接基板１上に実装されるため、従来のようにリード
と基板とをワイヤリングする必要がない。従って、製造
工程数を減らすことができ、半導体装置の製造コストを
低減することができる。
【００３５】また、第１および第２配線フィルム５ａ，
５ｂは、金属層５１と、金属層５１の両面をそれぞれ覆
う接着層５２，５３とを積層したものである。そして、
配線フィルム５ａ，５ｂの第１接着層５２は、それぞれ
半導体チップ２，３の表面と接触する。また、２つの半
導体チップ２，３は第１配線フィルム５ａを介して固定
されている。従って、配線フィルム５ａ，５ｂのバンプ
電極６と、半導体チップ２，３上のパッド電極４ａ，４
ｂとの位置ずれを防止することができる。このため、従
来行っていた樹脂封止が不要となる。すなわち、封止材
によりモールドしなくとも、パッド電極４とバンプ電極
６との確実な接触を得ることができ、半導体チップ２，
３を積層可能となる。これにより、製造工程数を減らす
ことができ、半導体装置の製造コストを抑えることがで
きる。また、封止材７の分だけ半導体装置の外形寸法が
小さくなるため、半導体チップの更なる高集積化が可能
となる。
５ｂは、金属層５１と、金属層５１の両面をそれぞれ覆
う接着層５２，５３とを積層したものである。そして、
配線フィルム５ａ，５ｂの第１接着層５２は、それぞれ
半導体チップ２，３の表面と接触する。また、２つの半
導体チップ２，３は第１配線フィルム５ａを介して固定
されている。従って、配線フィルム５ａ，５ｂのバンプ
電極６と、半導体チップ２，３上のパッド電極４ａ，４
ｂとの位置ずれを防止することができる。このため、従
来行っていた樹脂封止が不要となる。すなわち、封止材
によりモールドしなくとも、パッド電極４とバンプ電極
６との確実な接触を得ることができ、半導体チップ２，
３を積層可能となる。これにより、製造工程数を減らす
ことができ、半導体装置の製造コストを抑えることがで
きる。また、封止材７の分だけ半導体装置の外形寸法が
小さくなるため、半導体チップの更なる高集積化が可能
となる。
【００３６】また、配線フィルム５ａ，５ｂは、半導体
チップ２，３を覆うようにそれぞれ形成されている。こ
のため、半導体チップ２，３表面およびパッド電極４表
面は、配線フィルム５ａ，５ｂにより外気から遮断され
る。具体的には、当該表面を保護することができる。詳
細には、半導体チップ２，３表面における異物付着を防
止することができ、パッド電極４表面における金属酸化
を防止することができる。これにより、半導体装置の信
頼性を向上させることができる。
チップ２，３を覆うようにそれぞれ形成されている。こ
のため、半導体チップ２，３表面およびパッド電極４表
面は、配線フィルム５ａ，５ｂにより外気から遮断され
る。具体的には、当該表面を保護することができる。詳
細には、半導体チップ２，３表面における異物付着を防
止することができ、パッド電極４表面における金属酸化
を防止することができる。これにより、半導体装置の信
頼性を向上させることができる。
【００３７】なお、半導体チップ２，３を覆うように基
板１上に封止材を形成することによって、モールドして
もよい。この場合も、外部リードが不要であるため、従
来よりも半導体装置の外形寸法を小さくすることがで
き、半導体チップの高集積化が可能である。また、半導
体チップ２，３上のパッド電極４ａ，４ｂと、配線フィ
ルム５ａ，５ｂ上のバンプ電極６の位置は固定されてい
るため、モールドする際にそれらの位置ずれの発生を防
止することができる。
板１上に封止材を形成することによって、モールドして
もよい。この場合も、外部リードが不要であるため、従
来よりも半導体装置の外形寸法を小さくすることがで
き、半導体チップの高集積化が可能である。また、半導
体チップ２，３上のパッド電極４ａ，４ｂと、配線フィ
ルム５ａ，５ｂ上のバンプ電極６の位置は固定されてい
るため、モールドする際にそれらの位置ずれの発生を防
止することができる。
【００３８】また、本実施の形態１においては、２個の
半導体チップ２，３を積層したが、３個以上の半導体チ
ップを積層してもよい。この場合も、２個の半導体チッ
プを積層した場合と同様の効果が得られる。また、本実
施の形態１のように半導体チップ２，３は同一サイズで
ある必要はなく、半導体チップのサイズが異なっていて
もよい。
半導体チップ２，３を積層したが、３個以上の半導体チ
ップを積層してもよい。この場合も、２個の半導体チッ
プを積層した場合と同様の効果が得られる。また、本実
施の形態１のように半導体チップ２，３は同一サイズで
ある必要はなく、半導体チップのサイズが異なっていて
もよい。
【００３９】実施の形態２．図３は、本発明の実施の形
態２による半導体装置を説明するための断面図である。
図４は、本発明の実施の形態２による半導体装置で用い
られる配線フィルムを説明するための断面図である。図
３に示す半導体装置において、図１で説明した半導体装
置と同一又は相当部分については同一の符号を附して、
詳細な説明を省略する。また、配線フィルムについても
同様とする。図３および図４において、参照符号５０は
配線フィルム、５２は第１接着層、５２ａは開口部、５
３は第２接着層、５３ａは開口部、５４は第１金属層、
５５は第２金属層、５６は絶縁層を示している。
態２による半導体装置を説明するための断面図である。
図４は、本発明の実施の形態２による半導体装置で用い
られる配線フィルムを説明するための断面図である。図
３に示す半導体装置において、図１で説明した半導体装
置と同一又は相当部分については同一の符号を附して、
詳細な説明を省略する。また、配線フィルムについても
同様とする。図３および図４において、参照符号５０は
配線フィルム、５２は第１接着層、５２ａは開口部、５
３は第２接着層、５３ａは開口部、５４は第１金属層、
５５は第２金属層、５６は絶縁層を示している。
【００４０】配線フィルム５０は、図４に示すように、
一面が第１半導体チップ２（図３参照）を覆う第１接着
層５２と、第１接着層５２を覆う第１金属層５４と、第
１金属層５４を覆う絶縁層５６と、絶縁層５６を覆う第
２金属層５５と、一面が第２金属層５５を覆い他面が第
２半導体チップ３の主面（図３参照）と接触する第２接
着層５３とを含むものである。ここで、図４に示すよう
に、第１接着層５２および第２接着層５３は、パッド電
極４に対応する位置に開口部５２ａ，５３ａをそれぞれ
有しており、この開口部５２ａ，５３ａにより露出した
第１金属膜５４又は第２金属膜５５上にバンプ電極６が
形成されている。このバンプ電極６は、図３に示すよう
に、第１半導体チップ２又は第２半導体チップ３の主面
に形成されたパッド電極４と接触するための電極であ
る。また、配線フィルム５０、すなわち第１金属膜５４
および第２金属膜５５は、基板１上に形成された電極
（図示省略）に電気的に接続されている。また、絶縁層
５６は、例えばポリイミドフィルム等の絶縁性フィルム
である。
一面が第１半導体チップ２（図３参照）を覆う第１接着
層５２と、第１接着層５２を覆う第１金属層５４と、第
１金属層５４を覆う絶縁層５６と、絶縁層５６を覆う第
２金属層５５と、一面が第２金属層５５を覆い他面が第
２半導体チップ３の主面（図３参照）と接触する第２接
着層５３とを含むものである。ここで、図４に示すよう
に、第１接着層５２および第２接着層５３は、パッド電
極４に対応する位置に開口部５２ａ，５３ａをそれぞれ
有しており、この開口部５２ａ，５３ａにより露出した
第１金属膜５４又は第２金属膜５５上にバンプ電極６が
形成されている。このバンプ電極６は、図３に示すよう
に、第１半導体チップ２又は第２半導体チップ３の主面
に形成されたパッド電極４と接触するための電極であ
る。また、配線フィルム５０、すなわち第１金属膜５４
および第２金属膜５５は、基板１上に形成された電極
（図示省略）に電気的に接続されている。また、絶縁層
５６は、例えばポリイミドフィルム等の絶縁性フィルム
である。
【００４１】図３に示すように、本実施の形態２による
半導体装置は、基板１上に第１半導体チップ２が配置さ
れ、この第１半導体チップ２を覆うように配線フィルム
５０が配置されている。ここで、第１半導体チップ２上
のパッド電極４と、配線フィルム５０の第１金属層５４
上に形成されたバンプ電極６とが接触している。また、
配線フィルム５０の両端は、基板１の電極に接続されて
いる。また、図３には表されていないが、第１半導体チ
ップ２の表面および側面と、配線フィルム５０の第１接
着層５２とが接触している。そして、配線フィルム５０
上に、主面が第１半導体チップ２の主面と対向するよう
に第２半導体チップ３が配置されている。ここで、配線
フィルム５０の第２接着層５３と、第２半導体チップ３
の主面とが接触している。つまり、第１半導体チップ２
および第２半導体チップ３が、配線フィルム５０の両面
に接着固定されている。また、半導体チップ２，３は、
配線フィルム５０により基板１上に実装される。
半導体装置は、基板１上に第１半導体チップ２が配置さ
れ、この第１半導体チップ２を覆うように配線フィルム
５０が配置されている。ここで、第１半導体チップ２上
のパッド電極４と、配線フィルム５０の第１金属層５４
上に形成されたバンプ電極６とが接触している。また、
配線フィルム５０の両端は、基板１の電極に接続されて
いる。また、図３には表されていないが、第１半導体チ
ップ２の表面および側面と、配線フィルム５０の第１接
着層５２とが接触している。そして、配線フィルム５０
上に、主面が第１半導体チップ２の主面と対向するよう
に第２半導体チップ３が配置されている。ここで、配線
フィルム５０の第２接着層５３と、第２半導体チップ３
の主面とが接触している。つまり、第１半導体チップ２
および第２半導体チップ３が、配線フィルム５０の両面
に接着固定されている。また、半導体チップ２，３は、
配線フィルム５０により基板１上に実装される。
【００４２】以上説明したように、本実施の形態２によ
る半導体装置では、基板１上に配置された第１半導体チ
ップ２を覆うように配線フィルム５０が配置され、この
配線フィルム５０上に、主面が第１半導体チップ２の主
面と対向するように第２半導体チップ３が配置されてい
る。すなわち、本実施の形態２において、配線フィルム
５０を介して第１半導体チップ２と第２半導体チップ３
とが、それぞれの主面が対向するように配置されてい
る。
る半導体装置では、基板１上に配置された第１半導体チ
ップ２を覆うように配線フィルム５０が配置され、この
配線フィルム５０上に、主面が第１半導体チップ２の主
面と対向するように第２半導体チップ３が配置されてい
る。すなわち、本実施の形態２において、配線フィルム
５０を介して第１半導体チップ２と第２半導体チップ３
とが、それぞれの主面が対向するように配置されてい
る。
【００４３】本実施の形態２による半導体装置では、実
施の形態１と同様に、半導体チップ２，３を基板１に実
装するために従来のような外部リードを必要としないた
め、実装面積を狭くすることができる。従って、基板へ
の半導体チップの高集積化が可能となる。その他実施の
形態１で得られる効果も、本実施の形態２で得られる。
さらに、本実施の形態２では、１つの配線フィルム５０
によって２つの半導体チップ２，３を基板１に実装して
いるため、実施の形態１よりも半導体装置の厚みを薄く
することができる。また、半導体チップ２，３は配線と
して１つの配線フィルム５０を用いるため、配線の長さ
を揃えることができる。これにより、半導体装置の高速
動作時における動作のばらつきを抑え、特性の改善を図
ることができる。
施の形態１と同様に、半導体チップ２，３を基板１に実
装するために従来のような外部リードを必要としないた
め、実装面積を狭くすることができる。従って、基板へ
の半導体チップの高集積化が可能となる。その他実施の
形態１で得られる効果も、本実施の形態２で得られる。
さらに、本実施の形態２では、１つの配線フィルム５０
によって２つの半導体チップ２，３を基板１に実装して
いるため、実施の形態１よりも半導体装置の厚みを薄く
することができる。また、半導体チップ２，３は配線と
して１つの配線フィルム５０を用いるため、配線の長さ
を揃えることができる。これにより、半導体装置の高速
動作時における動作のばらつきを抑え、特性の改善を図
ることができる。
【００４４】実施の形態３．図５は、本発明の実施の形
態３による半導体装置を説明するための断面図である。
本実施の形態３による半導体装置は、基板への実装前に
おける半導体チップのパッケージである。本実施の形態
３による半導体装置は、半導体チップ２，３が基板上に
実装されていない点、および封止材７によりモールドさ
れている点で、実施の形態２による半導体装置と異な
る。ここで、封止材７は、例えば樹脂である。また、そ
の他の構成部位については、実施の形態２で説明したも
のと同一であるため、説明を省略する。
態３による半導体装置を説明するための断面図である。
本実施の形態３による半導体装置は、基板への実装前に
おける半導体チップのパッケージである。本実施の形態
３による半導体装置は、半導体チップ２，３が基板上に
実装されていない点、および封止材７によりモールドさ
れている点で、実施の形態２による半導体装置と異な
る。ここで、封止材７は、例えば樹脂である。また、そ
の他の構成部位については、実施の形態２で説明したも
のと同一であるため、説明を省略する。
【００４５】図５に示すように、本実施の形態３による
半導体装置は、第１半導体チップ２上に配線フィルム５
０が密着して配置され、この配線フィルム５０上に、主
面が第１半導体チップ２の主面と対向するように第２半
導体チップ３が密着して配置され、配線フィルム５０を
先端から所定の長さだけ残して封止材７によりモールド
されたものである。ここで、モールドされていない配線
フィルム５０の先端部分は、当該半導体装置（パッケー
ジ）を基板に実装するために用いられる。また、図５に
は表されていないが、第１半導体チップ２の主面と、配
線フィルム５０の第１接着層５２（図４参照）とが接触
している。また、第２半導体チップ３の主面と、配線フ
ィルム５０の第２接着層５３とが接触している。これに
より、配線フィルム５０を介して、第１半導体チップ２
と第２半導体チップ３とが固定される。
半導体装置は、第１半導体チップ２上に配線フィルム５
０が密着して配置され、この配線フィルム５０上に、主
面が第１半導体チップ２の主面と対向するように第２半
導体チップ３が密着して配置され、配線フィルム５０を
先端から所定の長さだけ残して封止材７によりモールド
されたものである。ここで、モールドされていない配線
フィルム５０の先端部分は、当該半導体装置（パッケー
ジ）を基板に実装するために用いられる。また、図５に
は表されていないが、第１半導体チップ２の主面と、配
線フィルム５０の第１接着層５２（図４参照）とが接触
している。また、第２半導体チップ３の主面と、配線フ
ィルム５０の第２接着層５３とが接触している。これに
より、配線フィルム５０を介して、第１半導体チップ２
と第２半導体チップ３とが固定される。
【００４６】本実施の形態３によれば、半導体チップ
２，３を積層するために従来のような外部リードを必要
としない。従って、当該パッケージを基板に実装する場
合に、従来よりも実装面積を狭くすることができる。こ
れにより、基板への半導体チップの高集積化が可能とな
る。接着層５２，５３を有する配線フィルム５０を用い
ることにより、２つの半導体チップ２，３を容易に積層
することができる。また、配線フィルム５０を介して半
導体チップ２，３が固定されているため、パッド電極４
とバンプ電極６の位置ずれの発生を防止することができ
る。これにより、封止材７によるモールドが容易とな
る。
２，３を積層するために従来のような外部リードを必要
としない。従って、当該パッケージを基板に実装する場
合に、従来よりも実装面積を狭くすることができる。こ
れにより、基板への半導体チップの高集積化が可能とな
る。接着層５２，５３を有する配線フィルム５０を用い
ることにより、２つの半導体チップ２，３を容易に積層
することができる。また、配線フィルム５０を介して半
導体チップ２，３が固定されているため、パッド電極４
とバンプ電極６の位置ずれの発生を防止することができ
る。これにより、封止材７によるモールドが容易とな
る。
【００４７】
【発明の効果】本発明によれば、半導体チップを高い集
積度で実装することができる。また、モールドしなくと
も、複数の半導体チップを積層することができる。
積度で実装することができる。また、モールドしなくと
も、複数の半導体チップを積層することができる。
【図１】 本発明の実施の形態１による半導体装置を説
明するための断面図である。
明するための断面図である。
【図２】 本発明の実施の形態１による半導体装置で用
いられる配線フィルムを説明するための断面図である。
いられる配線フィルムを説明するための断面図である。
【図３】 本発明の実施の形態２による半導体装置を説
明するための断面図である。
明するための断面図である。
【図４】 本発明の実施の形態２による半導体装置で用
いられる配線フィルムを説明するための断面図である。
いられる配線フィルムを説明するための断面図である。
【図５】 本発明の実施の形態３による半導体装置を説
明するための断面図である。
明するための断面図である。
【図６】 従来の第１の半導体装置を説明するための断
面図である。
面図である。
【図７】 従来の第２の半導体装置を説明するための断
面図である。
面図である。
１ 基板、 ２ 第１半導体チップ、 ３ 第２半導体
チップ、 ４（４ａ，４ｂ） パッド電極、 ５ 配線
フィルム、 ５ａ 第１配線フィルム、 ５ｂ第２配線
フィルム、 ６ バンプ電極、 ７ 封止材、 ５０
配線フィルム、 ５１ 金属層、 ５２ 第１接着層、
５２ａ 開口部、 ５３ 第２接着層、 ５３ａ 開
口部、 ５４ 第１金属層、 ５５ 第２金属層、 ５
６ 絶縁層。
チップ、 ４（４ａ，４ｂ） パッド電極、 ５ 配線
フィルム、 ５ａ 第１配線フィルム、 ５ｂ第２配線
フィルム、 ６ バンプ電極、 ７ 封止材、 ５０
配線フィルム、 ５１ 金属層、 ５２ 第１接着層、
５２ａ 開口部、 ５３ 第２接着層、 ５３ａ 開
口部、 ５４ 第１金属層、 ５５ 第２金属層、 ５
６ 絶縁層。
Claims (15)
- 【請求項１】 基板と、 前記基板上に配置され、主面に第１電極を有する第１半
導体チップと、 前記第１半導体チップを覆うように前記基板上に配置さ
れ、前記第１電極と前記基板とを電気的に接続する第１
配線と、 前記第１配線上に配置され、該配置された面と対向する
主面に第２電極を有する第２半導体チップと、 前記第２半導体チップおよび前記第１半導体チップを覆
うように前記基板上に配置され、前記第２電極と前記基
板とを電気的に接続する第２配線と、 を備えたことを特徴とする半導体装置。 - 【請求項２】 請求項１に記載の半導体装置において、 前記第１配線は、前記第１半導体チップを覆う第１接着
層と、前記第１接着層を覆う金属層と、一面が前記金属
層を覆い他面が前記第２半導体チップと接触する第２接
着層と、を含む第１配線フィルムであり、 前記第２配線は、前記第２半導体チップを覆う第１接着
層と、前記第１接着層を覆う金属層と、前記金属層を覆
う第２接着層と、を含む第２配線フィルムであることを
特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、 前記各第１接着層は、前記各電極に対応する位置に開口
部をそれぞれ有し、 前記各金属層は、前記開口部により露出した部分に、前
記電極と接触するバンプをそれぞれ有することを特徴と
する半導体装置。 - 【請求項４】 請求項２又は３に記載の半導体装置にお
いて、 前記第１接着層および前記第２接着層は、電気絶縁性を
有することを特徴とする半導体装置。 - 【請求項５】 請求項１から４の何れかに記載の半導体
装置において、 前記第２配線を覆うように前記基板上に形成された封止
材を更に備えたことを特徴とする半導体装置。 - 【請求項６】 基板と、 前記基板上に配置され、主面に第１電極を有する第１半
導体チップと、 前記第１半導体チップを覆うように前記基板上に配置さ
れ、前記第１電極と前記基板とを電気的に接続する配線
と、 前記配線上に、前記第１半導体チップの主面と対向する
ように主面が配置された第２半導体チップと、 を備えたことを特徴とする半導体装置。 - 【請求項７】 請求項６に記載の半導体装置において、 前記配線は、一面が前記第１半導体チップを覆う第１接
着層と、前記第１接着層を覆う第１金属層と、前記第１
金属層を覆う絶縁層と、前記絶縁層を覆う第２金属層
と、一面が前記第２金属層を覆い他面が前記第２半導体
チップの主面と接触する第２接着層と、を含む配線フィ
ルムであることを特徴とする半導体装置。 - 【請求項８】 請求項７に記載の半導体装置において、 前記各接着層は、前記各電極に対応する開口部をそれぞ
れ有し、 前記各金属層は、前記開口部により露出した部分に、前
記電極と接触するバンプをそれぞれ有することを特徴と
する半導体装置。 - 【請求項９】 請求項７又は８に記載の半導体装置にお
いて、 前記第１接着層および前記第２接着層は、電気絶縁性を
有することを特徴とする半導体装置。 - 【請求項１０】 請求項６から９の何れかに記載の半導
体装置において、 前記第２半導体チップを覆うように前記基板上に形成さ
れた封止材を更に備えたことを特徴とする半導体装置。 - 【請求項１１】 主面に第１電極を有する第１半導体チ
ップと、 前記第１半導体チップ上に密着して配置され、前記第１
電極と前記基板とを電気的に接続する配線と、 前記配線上に、前記第１半導体チップの主面と対向する
ように主面が密着して配置される第２半導体チップと、 前記第１半導体チップおよび前記第２半導体チップを覆
う封止材と、 を備えたことを特徴とする半導体装置。 - 【請求項１２】 請求項１１に記載の半導体装置におい
て、 前記配線は、一面が前記第１半導体チップを覆う第１接
着層と、前記第１接着層を覆う第１金属層と、前記第１
金属層を覆う絶縁層と、前記絶縁層を覆う第２金属層
と、一面が前記第２金属層を覆い他面が前記第２半導体
チップの主面と接触する第２接着層と、を含む配線フィ
ルムであることを特徴とする半導体装置。 - 【請求項１３】 請求項１２に記載の半導体装置におい
て、 前記各接着層は、前記各電極に対応する開口部をそれぞ
れ有し、 前記各金属層は、前記開口部により露出した部分に、前
記電極と接触するバンプをそれぞれ有することを特徴と
する半導体装置。 - 【請求項１４】 請求項１２又は１３に記載の半導体装
置において、 前記第１接着層および前記第２接着層は、電気絶縁性を
有することを特徴とする半導体装置。 - 【請求項１５】 請求項２〜４、７〜９および１２〜１
４の何れか一項に記載の半導体装置で用いられたことを
特徴とする配線フィルム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001135450A JP2002329836A (ja) | 2001-05-02 | 2001-05-02 | 半導体装置および配線フィルム |
| US09/983,390 US6573608B2 (en) | 2001-05-02 | 2001-10-24 | Semiconductor device with layered semiconductor chips |
| KR1020010085628A KR20020084889A (ko) | 2001-05-02 | 2001-12-27 | 반도체장치 |
| DE10200268A DE10200268A1 (de) | 2001-05-02 | 2002-01-07 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001135450A JP2002329836A (ja) | 2001-05-02 | 2001-05-02 | 半導体装置および配線フィルム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002329836A true JP2002329836A (ja) | 2002-11-15 |
Family
ID=18982915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001135450A Withdrawn JP2002329836A (ja) | 2001-05-02 | 2001-05-02 | 半導体装置および配線フィルム |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6573608B2 (ja) |
| JP (1) | JP2002329836A (ja) |
| KR (1) | KR20020084889A (ja) |
| DE (1) | DE10200268A1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701685B1 (ko) | 2003-11-19 | 2007-03-29 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 |
| KR100825793B1 (ko) * | 2006-11-10 | 2008-04-29 | 삼성전자주식회사 | 배선을 구비하는 배선 필름, 상기 배선 필름을 구비하는반도체 패키지 및 상기 반도체 패키지의 제조방법 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6468891B2 (en) * | 2000-02-24 | 2002-10-22 | Micron Technology, Inc. | Stereolithographically fabricated conductive elements, semiconductor device components and assemblies including such conductive elements, and methods |
| JP2002359346A (ja) * | 2001-05-30 | 2002-12-13 | Sharp Corp | 半導体装置および半導体チップの積層方法 |
| EP2565924B1 (en) * | 2001-07-24 | 2018-01-10 | Samsung Electronics Co., Ltd. | Transfer method |
| DE10352946B4 (de) * | 2003-11-11 | 2007-04-05 | Infineon Technologies Ag | Halbleiterbauteil mit Halbleiterchip und Umverdrahtungslage sowie Verfahren zur Herstellung desselben |
| DE102004008135A1 (de) | 2004-02-18 | 2005-09-22 | Infineon Technologies Ag | Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben |
| DE102004010614B4 (de) * | 2004-03-02 | 2006-12-14 | Infineon Technologies Ag | Basishalbleiterbauteil für einen Halbleiterbeuteilstapel und Verfahren zur Herstellung desselben |
| DE102004030383A1 (de) * | 2004-06-23 | 2006-01-12 | Infineon Technologies Ag | Bondfolie und Halbleiterbauteil mit Bondfolie sowie Verfahren zu deren Herstellung |
| US7774628B2 (en) * | 2006-05-25 | 2010-08-10 | Foundry Networks, Inc. | Enabling/disabling power-over-ethernet software subsystem in response to power supply status |
| US7683477B2 (en) * | 2007-06-26 | 2010-03-23 | Infineon Technologies Ag | Semiconductor device including semiconductor chips having contact elements |
| JP5156658B2 (ja) * | 2009-01-30 | 2013-03-06 | 株式会社日立製作所 | Ｌｓｉ用電子部材 |
| CN102593108B (zh) * | 2011-01-18 | 2014-08-20 | 台达电子工业股份有限公司 | 功率半导体封装结构及其制造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270261A (en) * | 1991-09-13 | 1993-12-14 | International Business Machines Corporation | Three dimensional multichip package methods of fabrication |
| JPH0621329A (ja) | 1992-07-03 | 1994-01-28 | Nec Corp | 樹脂封止型半導体装置 |
| US5977640A (en) * | 1998-06-26 | 1999-11-02 | International Business Machines Corporation | Highly integrated chip-on-chip packaging |
| JP2000068444A (ja) * | 1998-08-26 | 2000-03-03 | Mitsubishi Electric Corp | 半導体装置 |
| US6388313B1 (en) * | 2001-01-30 | 2002-05-14 | Siliconware Precision Industries Co., Ltd. | Multi-chip module |
-
2001
- 2001-05-02 JP JP2001135450A patent/JP2002329836A/ja not_active Withdrawn
- 2001-10-24 US US09/983,390 patent/US6573608B2/en not_active Expired - Fee Related
- 2001-12-27 KR KR1020010085628A patent/KR20020084889A/ko not_active IP Right Cessation
-
2002
- 2002-01-07 DE DE10200268A patent/DE10200268A1/de not_active Ceased
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701685B1 (ko) | 2003-11-19 | 2007-03-29 | 주식회사 하이닉스반도체 | 멀티 칩 패키지 |
| KR100825793B1 (ko) * | 2006-11-10 | 2008-04-29 | 삼성전자주식회사 | 배선을 구비하는 배선 필름, 상기 배선 필름을 구비하는반도체 패키지 및 상기 반도체 패키지의 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020163077A1 (en) | 2002-11-07 |
| KR20020084889A (ko) | 2002-11-13 |
| DE10200268A1 (de) | 2002-11-28 |
| US6573608B2 (en) | 2003-06-03 |
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Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080805 |