JP2007507937A - クロック信号を同期化する際に使用する装置、および、クロック信号同期化方法 - Google Patents

クロック信号を同期化する際に使用する装置、および、クロック信号同期化方法 Download PDF

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Abstract

本発明は、可変制御可能な遅延時間（ｔｖａｒ）を有する遅延手段（２）を備え、クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号が、遅延手段（２）に入力され、可変制御可能な遅延時間（ｔｖａｒ）だけ遅延され、遅延されたクロック信号（ＤＱＳ）の形状で出力される、クロック信号同期化方法、および、クロック信号（ＣＬＫ）の同期化に使用する装置（１）に関するものである。本発明は、遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあるかどうかを決定するためのデバイス（５）が設けられていることを特徴とする。

Description

発明の詳細な説明
本発明は、クロック信号を同期化する際に使用する装置、特に、メモリーチップの内部において使用されるクロック信号を外部からメモリーチップに入力されるクロック信号に同期化する際に使用する装置、および、クロック信号同期化方法に関するものである。
半導体構成素子（Halbleiter-Bauelementen）、特にメモリー構成素子（例えば、ＣＭＯＳテクノロジーに基づく、ＤＲＡＭ（ＤＲＡＭ＝Dynamic Random Access Memoryすなわちダイナミック書き込み読み出しメモリー）では、データの処理または転送を時間的に調整するために、いわゆるクロック信号が使用される。
従来の半導体構成素子では、この場合、一般的に、シングルラインに印加されるシングルクロック信号（すなわち、いわゆる「シングルエンド」クロック信号）が使用される。
次に、データを、例えば、シングルクロック信号の立ち上がりクロックエッジにおいて（または、例えば、立ち下りシングルクロック信号エッジにおいて）それぞれ転送できる。
さらに、従来技術では、いわゆるＤＤＲ構成素子、特にＤＤＲ−ＤＲＡＭ（DDR-DRAM = Double Data Rate-DRAMすなわち、２倍のビットレートを有するＤＲＡＭ）が既に知られている。
ＤＤＲ構成素子では、シングルラインに印加されている単一のクロック信号（「シングルエンド」クロック信号）の代わりに、２本の分離されたラインに印加されている２つの差動反転クロック信号が使用される。
２つのクロック信号の例えば第１クロック信号が「論理値の高い」状態（例えば、高い電圧レベル）から「論理値の低い」状態（例えば、低い電圧レベル）に変化する場合は常に、第２クロック信号が、ほぼ同時に、「論理値の低い」状態から「論理値の高い」状態へ（例えば、低い電圧レベルから高い電圧レベルへ）と変化する。
逆に、第１クロック信号が「論理値の低い」状態（たとえば、低い電圧レベル）から「論理値の高い」状態（例えば、高い電圧レベル）に変化する場合は常に、第２クロック信号が（同じくほぼ同時に）、「論理値の高い」状態から「論理値の低い」状態へ（例えば、高い電圧レベルから低い電圧レベルへ）と変化する。
ＤＤＲ構成素子では、データは、一般的に、第１クロック信号の立ち上がりエッジでも、第２クロック信号の立ち上がりエッジでも（または、第１クロック信号の立下りエッジでも、第２クロック信号の立下りエッジでも）転送される。
したがって、ＤＤＲ構成素子では、データの転送は、対応する単一の、すなわち「シングルエンド」の、クロック信号を有する従来の構成素子よりも頻繁にまたはより迅速に（特に、２倍の頻度で、または、２倍迅速に）行われる。すなわち、ビットレートは、対応する従来の構成素子よりも高い（特に、２倍高い）。
データの処理または転送を時間的に調整するための構成素子の内部において使用されるクロック信号（「ＤＱＳ」すなわち「データストローブ」信号）（あるいは、差動反転クロック信号では、内部クロック信号ＤＱＳと、クロック信号ＤＱＳに対する逆反転クロック信号ＢＤＱＳ）は、外部から構成素子へ入力されるクロック信号（「ＣＫＬ」すなわち「クロック」信号）と同期（あるいは、外部から構成素子へ入力される、差分クロック信号、ＣＬＫ，ＢＣＬＫと同期）している必要がある。
外部からの１つまたは複数のクロック信号ＣＬＫ・ＢＣＬＫは、対応する、構成素子と接続されている、外部クロック信号送信器によって生成される。
内部で生成されるクロック信号ＤＱＳまたは内部で生成されるクロック信号ＤＱＳ・ＢＤＱＳを、１つまたは複数の外部のクロック信号ＣＬＫ／ＢＣＬＫと同期化するために、クロック信号同期装置（例えば、ＤＬＬ回路（ＤＬＬ＝Delay-Locked-Loop）が使用される。このような回路は、例えば、ＥＰ９６４５１７に記載されている。
クロック信号同期装置は、例えば第１遅延手段を備えていてもよい。第１遅延手段に、１つまたは複数の外部クロック信号ＣＬＫ・ＢＣＬＫが入力される。そして、この第１遅延手段は、入力された１つまたは複数のクロック信号ＣＬＫ・ＢＣＬＫに、位相比較器から出力される制御信号に応じて、この制御信号によって調節可能な可変遅延時間ｔｖａｒだけ遅延させる。
第１遅延手段から出力される１つまたは複数の信号（すなわち、内部クロック信号ＤＱＡすなわちＢＤＱＳ）は、内部で、すなわち、データの処理または転送を時間的に調整する構成素子の中で使用され得る。
第１遅延手段から出力された信号ＤＱＳは、第２遅延手段へ入力される。第２遅延手段は、入力された信号ＤＱＳを、一定の遅延時間ｔｃｏｎｓｔだけ遅延させる。上記一定の遅延時間ｔｃｏｎｓｔは、１つまたは複数の受信器に起因する信号遅延（「受信器遅延」）と、各データ経路に起因する信号遅延（「データパス遅延」）と、および、１つまたは複数のオフチップドライバに起因する信号遅延（「ＯＣＤ遅延」）との合計にほぼ相当している。
第２遅延手段から出力される信号（ＦＢ信号すなわち「フィードバック信号」）を、上記位相比較器に入力する。この位相比較器で、ＦＢ信号の位相状態と、同じく位相比較器に入力されるＣＬＫ信号の位相状態とを比較する。ＦＢ信号の信号が、ＣＬＫ信号の位相よりも早いか遅いかに基づいて、位相比較器から、上記第１遅延手段に対する制御信号として、増大信号（ＩＮＣ信号）または減少信号（ＤＥＣ信号）が出力される。これらの信号により、第１信号遅延手段によって引き起こされるＣＬＫ信号の遅延ｔｖａｒは、ＩＮＣ信号では増大し、または、ＤＥＣ信号では減少する。こうして、最終的に、ＣＬＫ信号とＦＢ信号とが同期化される。すなわち、クロック信号同期装置は「ロック」される。
たとえば、第１位相（ＦＢ信号の正のエッジがＣＬＫ信号の正のエッジよりも（依然として）遅い場合）において、位相比較器は、まずＩＮＣ信号を生成してもよい。このＩＮＣ信号は、第１信号遅延手段によって引き起こされる遅延ｔｖａｒを、比較的強く増大し、または、ＦＢ信号の位相速度を、ＣＬＫ信号の位相速度に対して比較的強く増大する（「おおまかな調整」）。
ＦＢ信号の正のエッジが、ＣＬＫ信号の正のエッジを「追い越す」場合は、位相比較器によって、ＤＥＣ信号を生成してもよい。このＤＥＣ信号により、第１信号遅延手段によって引き起こされる遅延ｔｖａｒは（元に戻るように）減少し、または、ＦＢ信号の位相速度は、ＣＬＫ信号の位相速度よりも小さくなる（つまり、比較的わずかな「微調整」）。
第１信号遅延手段によって引き起こされる遅延ｔｖａｒすなわち位相シフトを、まず強く変更し、次に比較的弱く変更することにより、通常、ＣＬＫ信号およびＦＢ信号を比較的迅速に同期化できる。すなわち、クロック信号同期装置は、比較的迅速に「ロック」される。
しかしながら、ＤＬＬ回路において生じた信号遅延のため、ＤＥＣ信号によって生じるＦＢ信号のＣＬＫ信号の位相速度と比較した上記減少は、ＦＢ信号の正のエッジがＣＬＫ信号の正のエッジを「追い越した」後、数クロック（例えば、４クロック）分だけ影響を受ける。
その結果、一時的に、ＦＢ信号は、ＣＬＫ信号よりも大幅に（特に、例えば、ＦＢ信号の正のエッジが、ＣＬＫ信号の負のエッジを「追い越し」）位相比較器から新たにＩＮＣ信号が出力されるほど先行してしまい、その結果、ＣＬＫ信号とＦＢ信号とは同期しなくなる、すなわち、クロック信号同期装置を「ロック」できなくなる。
したがって、本発明の目的は、クロック信号を同期する際に使用する新種の装置、および、新種のクロック信号同期化方法、特に、従来の対応する装置の上記欠点の少なくとも一部を排除できる装置および方法、を提供することである。
本発明は、これらおよびその他の目的を、請求項１，７および８の記載事項によって達成できる。
本発明の有利な発展形態は、従属請求項に記載されている。
本発明の基本構想によれば、
可変制御可能な遅延時間（ｔｖａｒ）を有する遅延手段を備え、
クロック信号（ＣＬＫ）またはクロック信号（ＣＬＫ）から得られた信号が、上記遅延手段に入力され、上記可変制御可能な遅延時間（ｔｖａｒ）だけ遅延され、遅延されたクロック信号（ＤＱＳ）として出力される、クロック信号（ＣＬＫ）を同期化する際に使用する装置において、
上記遅延手段から出力される遅延されたクロック信号（ＤＱＳ）または上記クロック信号（ＤＱＳ）から得られた信号（ＦＢ）のクロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）または上記クロック信号（ＣＬＫ）から得られた信号の対応するクロックエッジ（Ａ）よりも先行する所定の時間窓の範囲内にあるかどうかを決定するデバイスが備えられていることを特徴とする装置が提供される。
以下で、実施例および添付の図を参照して本発明を詳しく説明する。
図１は、本発明の実施例のクロック同期装置の概略図である。
図２は、図１のクロック同期装置においてクロック信号同期化プロセスの制御に使用される制御手段の概略図である。
図３は、図２に示す制御手段に入力されるＦＢ信号、ＣＬＫ信号、および、制御手段から出力され、クロック信号同期化プロセスを制御するために使用される制御信号（ＳＬＯＷ信号）の時間フローチャートである。
図４は、図２の制御手段で使用される遅延手段の概略図である。
図１に、本発明の一実施例のクロック信号同期装置１の概略図を示す。
クロック信号同期装置１は、対応する従来のクロック信号同期装置と同様に第１遅延手段２と、第２遅延手段３と、位相比較器４とを備え、さらに、従来のクロック信号同期装置とは異なり、以下でさらに詳しく説明されるように、クロック信号同期化プロセスを制御するために使用される特別に設計された制御手段５を備えている。
クロック信号同期装置１は、例えば半導体構成素子に、特にメモリー構成素子に設けられていてもよい。メモリー構成素子の例としては、ＣＭＯＳテクノロジーに基づくＤＲＡＭ（DRAM = Dynamic Random Access Memoryすなわち動的書き込み読み出しメモリー）やＤＤＲ−ＤＲＡＭ（DDR-DRAM = Double Data Rate-DRAMすなわち２倍のビットレートを有するＤＲＡＭ）があげられる。
対応する半導体構成素子は、外部端子（例えば、対応するパッドまたは対応するピン）を備えている。半導体構成素子におけるデータの処理または転送を時間的に調整するため、上記外部端子に、外部クロック信号送信器から、外部クロック信号ＣＬＫが印加される。
あるいは、上記構成素子は、対応するさらに他の外部端子（例えば、対応するさらに他のパッドまたは対応するさらに他のピン）を備えていてもよい。このさらに他の外部端子に、上記クロック信号ＣＬＫに対して反転したクロック信号ＢＣＬＫが印加される（すなわち、いわゆる「差分」クロック信号ＣＬＫ・ＢＣＬＫを使用できる）。
上記構成素子の内部では、データを、例えば上記クロック信号ＣＬＫ（または、具体的には、クロック信号ＣＬＫから得られた内部ＤＱＳクロック信号）の立ち上がり（または、立ち下がり）クロックエッジにおいてそれぞれ転送でき、あるいは、差分クロック信号ＣＬＫ・ＢＣＬＫ（または、具体的には、差分クロック信号ＣＬＫ・ＢＣＬＫから得られた内部クロック信号ＤＱＳ・ＢＤＱＳ）を使用する場合に転送できる。一般的に、データを、ＣＬＫクロック信号の立ち上がりエッジでも、ＢＣＬＫクロック信号の立ち上がりエッジでも（または、ＤＱＳ信号の立ち上がりエッジでも、ＢＤＱＳ信号の立ち上がりエッジでも（または、相当する信号の各立下りクロックエッジでも））転送できる。
図１に示すように、半導体構成素子の対応する端子に印加されるＣＬＫ信号は、配線１０と、前記配線１０に接続されている配線１１とを介して、クロック同期装置１に設けられている第１遅延手段２に入力される。
第１遅延手段２（「遅延鎖」または「遅延線」）では、ＣＬＫ信号が、位相比較器４から出力される制御信号ＩＮＣまたはＤＥＣに応じて、制御信号によって調節可能な可変遅延時間ｔｖａｒだけ遅延される。
第１遅延手段２から、配線６ａと、前記配線６ａに接続されている配線６ｂとに出力される、ＣＬＫ信号に対して上記可変遅延時間ｔｖａｒだけ遅延された信号ＤＱＳ（または、さらに、信号ＤＱＳに対して反転した信号ＢＤＱＳ）を、データの処理または転送を時間的に調整するための構成素子において、内部的に（すなわち、内部クロック信号ＤＱＳまたは内部クロック信号ＢＤＱＳとして）使用できる。
ＢＤＱＳ信号は、例えばＤＱＳ信号を反転することによって生成されてもよい。あるいは、ＢＤＱＳ信号は、別個に（例えば、図１に示すクロック信号同期装置１に対応するクロック信号同期装置を使用して、ＢＣＬＫ信号から）生成されてもよい。
さらに、図１から分かるように、第１遅延手段２から出力される信号ＤＱＳは、上記配線６ａと、上記配線６ａに接続されている配線６ｃとを介して、（さらに）上記第２遅延手段３（「擬似クロックツリー遅延(clock tree delay mimic)」）に入力される。第２遅延手段３は、入力された信号ＤＱＳを、一定の遅延ｔｃｏｎｓｔだけ遅延させる。一定の遅延ｔｃｏｎｓｔは、例えば１つまたは複数の受信器によって引き起こされる信号遅延（「受信器遅延」）と、各データ経路によって引き起こされる信号遅延（「データパス遅延」）と、１つまたは複数のオフチップドライバによって引き起こされる信号遅延（「ＯＣＤ遅延」）との合計にほぼ相当している。
第２遅延手段３から、配線７ａに出力され、ＤＱＳ信号に対して一定の遅延時間ｔｃｏｎｓｔだけ遅延された信号（ＦＢ信号すなわち「フィードバック信号」）は、配線７ａと接続されている配線７ｂを介して、位相比較器４の第１入力部に入力され、同じく配線７ａと接続されている配線２１（以下でさらに詳しく説明する）を介して、制御手段５（「低速モード信号生成器」）に入力される。
さらに、図１から分かるように、配線１０に印加されるＣＬＫ信号は、配線１０に接続されている配線８を介して、位相比較器４の（他方の）入力部に入力され、同じく配線１０に接続されている配線２２（以下でさらに詳しく説明する）を介して、制御手段５（「高速モード信号生成器」）に入力される。
位相比較器４は、対応する従来の位相比較器と同様に、配線７ｂに印加され、位相比較器４の第１入力部に入力されるＦＢ信号の位相状態を、配線８に印加され、位相比較器４の他方の入力部に入力されるＣＬＫ信号の位相状態と比較する。ＦＢ信号の位相が、ＣＬＫ信号の位相よりも早いか遅いかに応じて、位相比較器４から、上記第１遅延手段２に対する制御信号として、第１遅延手段２に接続されている制御配線９に、増大信号（ＩＮＣ信号）または減少信号（ＤＥＣ信号）が出力される。例えば、ＩＮＣ信号として「論理的に高い」信号、および、ＤＥＣ信号として「論理的に低い」信号（またはその逆）が出力される。これらの信号により、第１信号遅延手段２によって引き起こされるＣＬＫ信号の遅延ｔｖａｒは、ＩＮＣ信号では増大され（図３に示すＩＮＣ信号、および、期間Ｔ１またはＴ２（「高速モード」または「低速モード」）ではＣＬＫ信号に対するＦＢ信号の先行が次第に小さくなっていく（矢印Ｋ・Ｌ・Ｍ）ことを参照）、または、ＤＥＣ信号では低減される。その結果、最終的に、ＣＬＫ信号とＦＢ信号とが同期される。すなわち、クロック信号同期装置１は「ロック」される。（すなわち、図３の右端に示すように、ＣＬＫ信号は、それぞれ、ＦＢ信号（エッジＡ’）と同じ時点ｔａで正のエッジＡを有している（または、ＣＬＫ信号は、それぞれ、ＦＢ信号（エッジＢ’）と同じ時点ｔｂで負のエッジＢを有している）（期間Ｔ３、「ロックモード」）。
（例えば、図３の左側に示すように）ＦＢ信号の正のエッジＡ’がＣＬＫ信号の正のエッジＡよりも先行している限り、位相比較器４から、上記第１遅延手段２に対する制御信号として、配線９にＩＮＣ信号が出力される。これに対して、ＦＢ信号の正のエッジＡ’がＣＬＫ信号の正のエッジＡを「追い越して」いれば、位相比較器４から、上記第１遅延手段２に対する制御信号として、配線９にＤＥＣ信号が出力される。
第１段階（期間Ｔ１「高速モード」）において、位相比較器４から、ＩＮＣ信号（または、ＤＥＣ信号）が出力され、（例えば、図３の左側に示すように）ＦＢ信号の正のエッジＡ’が、ＣＬＫ信号の正のエッジＡの直前にある、所定の一定の期間Δｔの長さ継続する所定の時間窓（図３では斜線で示す）の外側にある場合、すなわち、ＦＢ信号の正のエッジＡ’が、例えば時点ｔ１で生じ、時点ｔ１は、上記期間Δｔよりも時点ｔ２のずっと前にあり、時点ｔ２でＣＬＫ信号の正のエッジＡが生じる（すなわち、ｔ２−Δｔ＞ｔ１が当てはまる）場合は、第１信号遅延手段２によって引き起こされる遅延ｔｖａｒは、比較的大きな時間区間で、すなわち、比較的強く（すなわち、それぞれ大まかな間隔で、たとえば、それぞれ「大まかなユニット遅延」ｔｃで）増大（または、低減）され、あるいは、ＣＬＫ信号の位相速度に対するＦＢ信号の位相速度は、比較的強く増大される（または、小さくなる）（「大まかな調整」）。
第２段階（期間Ｔ２「低速モード」）において、位相比較器４からＩＮＣ信号（または、ＤＥＣ信号）が出力され、（図３のさらに右側に示すように）ＦＢ信号の正のエッジＡ’が、ＣＬＫ信号の正のエッジＡの直前にある、所定の一定の期間Δｔの長さ継続する所定の時間窓（図３では斜線で示す）の内側にある場合、すなわち、ＦＢ信号の正のエッジＡ’が時点ｔ１で生じ、時点ｔ１は、上記期間Δｔよりも時点ｔ２のほんのすぐ前にあり、時点ｔ２でＣＬＫ信号の正のエッジＡが生じる（すなわち、ｔ２−Δｔ≦ｔ１が当てはまる）場合は、第１信号遅延手段２によって引き起こされる遅延ｔｖａｒは、比較的短い時間区間で、すなわち、比較的弱く（すなわち、それぞれ細かい間隔で、たとえば、それぞれ「緻密なユニット遅延」ｔｆ）増大（または低減）され、あるいは、ＣＬＫ信号の位相速度に対するＦＢ信号の位相速度は、比較的弱く増大される（または、小さくなる）（「微調整」）。
「大まかなユニット遅延」ｔｃは、「緻密なユニット遅延」ｔｆよりも一定の係数（例えば、３〜２０倍、例えば、４倍、８倍、または１６倍）だけ大きくてもよい（すなわち、例えば、ｔｃ＝４ｔｆ、または、ｔｃ＝８ｔｆ、または、例えば、ｔｃ＝１６ｔｆなどが当てはまってもよい）。
第１信号遅延手段２によって引き起こされる遅延ｔｖａｒが、比較的短い時間区間で、すなわち、比較的弱く（すなわちそれぞれ細かい段階で、例えば、それぞれ、上記「緻密なユニット遅延」ｔｆだけ）増大（または、減少）するかどうか、すなわち、システムが上記「低速モード」であるかどうか、または、第１信号遅延手段２によって引き起こされる遅延ｔｖａｒが、比較的大きい時間区間で、すなわち、比較的強く（すなわちそれぞれ大きな段階で、例えば、それぞれ、上記「大まかなユニット遅延」ｔｃだけ）増大（または、減少）するかどうか、すなわち、システムが上記「高速モード」であるかどうかは、以下でさらに詳しく説明するように、上記制御手段５によって決定される。
上記制御手段５によって、システムが「高速モード」であることが決定されると（すなわち、制御手段５によって、ＦＢ信号の正のエッジＡ’がＣＬＫ信号の正のエッジＡの直前にある所定の時間窓の外側にあるということが決定されると）、制御手段５から「論理的に低い」制御信号が出力され、配線２９ａを介して第１信号遅延手段２に入力される（次に、第１信号遅延手段２は、上述のように、自身によって引き起こす遅延時間ｔｖａｒを、比較的大きい時間区間で、すなわち、比較的強く増大（または、減少）する）。
これとは対照的に、上記制御手段５によって、システムが「低速モード」であることが決定されると（すなわち、制御手段５によって、ＦＢ信号の正のエッジＡ’がＣＬＫ信号の正のエッジＡの直前にある所定の時間窓の内側にあるということが決定されると）、制御手段５から「論理的に高い」制御信号（ＳＬＯＷ信号）が出力され、配線２９ａを介して第１信号遅延手段２に入力される（次に、第１信号遅延手段２は、上述のように、自身によって引き起こす遅延時間ｔｖａｒを、比較的小さい時間区間で、すなわち、比較的弱く増大（または、減少）する）。
時間窓の期間Δｔは、例えば上記「大まかなユニット遅延」ｔｃの倍数、例えば、上記「大まかなユニット遅延」ｔｃの２倍と１６倍との間であってもよい（本実施例では特に、ＣＬＫ信号の周波数に応じて、以下でさらに詳しく説明されるように、上記「大まかなユニット遅延」ｔｃの２倍または４倍のどちらかである）。
図２に、図１のクロック信号同期装置１においてクロック信号同期化プロセスを制御するために使用される制御手段５の概略図を示す。
図２から分かるように、制御手段５は、第１および第２の適切に接続されたＲＳフリップフロップ１２ａ・１２ｂと、さらに他のフリップフロップ１２ｃと、遅延手段１３と、ＮＡＮＤゲート１４ａと、ＯＲゲート１４ｂと、ラッチ１５と、２つのインバーター１６ａ・１６ｂとを備えている。
第１ＲＳフリップフロップ１２ａは、２つのＮＡＮＤゲート１７ａ・１７ｂ（ここでは２つの２ＮＡＮＤゲート１７ａ・１７ｂ）を備え、第２ＲＳフリップフロップ１２ｂは、２つのＮＡＮＤゲート１８ａ・１８ｂ（ここでは、２つの２ＮＡＮＤゲート１８ａ・１８ｂ）を備えている。
第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの第１入力部は、配線２０ａを介して、上記配線２１と接続されており、上記配線２１を介して、上記ＦＢ信号が、制御手段５へ入力される。
第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの出力部は、配線２０ｂと、配線２０ｂに接続されている配線２０ｃとを介して、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの第１入力部にフィードバック接続されている（その結果、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの出力部に出力される信号（Ａ０信号）は、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの第１入力部に入力される）。
さらに、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの第２入力部は、配線２０ｄを介して、上記配線２２と接続されており、上記配線２２を介して、上記ＣＬＫ信号が、制御手段５へ入力される。
第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの出力部は、配線２０ｅと、配線２０ｅに接続されている配線２０ｆとを介して、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの第２入力部にフィードバック接続されている（その結果、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの出力部に出力される信号は、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの第２入力部に入力される）。
さらに、図２から分かるように、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの第１入力部は、配線２０ｇを介して、上記配線２２と接続されており、上記配線２２を介して、上記ＣＬＫ信号が、制御手段５へ入力される。
第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの出力部は、配線２０ｈと、配線２０ｈに接続されている配線２０ｉとを介して、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの第１入力部にフィードバック接続されている（その結果、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの出力部に出力される信号（Ａ１信号）は、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの第１入力部に入力される）。
さらに、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの第２入力部は、配線２０ｋを介して、上記遅延手段１３の出力部と接続されており、遅延手段１３の入力部は、配線２０１を介して、上記配線２１と接続されている（その結果、遅延手段１３によって、配線２１に印加されるＦＢ信号に対して、対応して遅延された信号ＦＢｄｅｌは、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの第２入力部に印加される）。
第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの出力部は、配線２０ｍと、配線２０ｍに接続されている配線２０ｎとを介して、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの第２入力部にフィードバック接続されている。（その結果、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの出力部に出力される信号は、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの第２入力部に入力される）。
さらに、図２から分かるように、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの出力部に出力される信号は、上記配線２０ｍと、上記配線２０ｍに接続されている配線２３ａとを介して、ＮＡＮＤゲート１４ａの第２入力部にも入力される。
対応する同様の方法で、さらに、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの出力部に出力される（上記配線２０ｅ・２０ｆを介して、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの第２入力部に入力される以外の）信号は、上記配線２０ｅと、上記配線２０ｅに接続されている配線２３ｂとを介して、ＮＡＮＤゲート１４ａの第１入力部にも入力される。
このことにより、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの出力部と、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの出力部とに印加される（特に、ＮＡＮＤゲート１４ａによって形成される）負荷は、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの出力部と、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの出力部とに印加される（特にＯＲゲート１４ｂによって形成される）負荷とほぼ同じ大きさである。
さらに、図２から分かるように、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａの出力部に出力される（上記配線２０ｂ・２０ｃを介して、第１ＲＳフリップフロップ１２ａの第２ＮＡＮＤゲート１７ｂの第１入力部に入力される以外の）信号（Ａ０信号）は、上記配線２０ｂと、上記配線２０ｂに接続されている配線２３ｄとを介して、ＯＲゲート１４ｂの第１入力部にも入力される。
対応する同様の方法で、さらに、第２ＲＳフリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａの出力部に出力される（上記配線２０ｈ・２０ｉを介して、第２ＲＳフリップフロップ１２ｂの第２ＮＡＮＤゲート１８ｂの第１入力部に入力される以外の）信号（Ａ１信号）は、上記配線２０ｈと、上記配線２０ｈに接続されている配線２３ｃとを介して、ＯＲゲート１４ｂの第２入力部にも入力される。
ＲＯゲート１４ｂの出力部は、配線２４を介して、制御手段５の上記（第３）フリップフロップ１２ｃと（つまり、フリップフロップ１２ｃのＮＡＮＤゲート１９ｂ（ここでは、３ＮＡＮＤゲート１９ｂ）の第３入力部と）接続されている。
さらに、図２から分かるように、フリップフロップ１２ｃは、ＮＡＮＤゲート１９ｂのほかに、さらに他のＮＡＮＧゲート１９ａ（ここでは、２ＮＡＮＤゲート１９ａ）も備えている。
図２では、上記（第１）インバーター１６ａの入力部は、配線２５を介して、上記配線２２と接続されている。上記配線２２を介して、記述のように、ＣＬＫ信号が、制御手段５に入力される。
（第１）インバーター１６ａの出力部は、配線２６ａと、配線２６ａに接続されている配線２６ｂとを介して、（第２）インバーター１６ｂの入力部と接続されている。
さらに、（第２）インバーター１６ｂの出力部は、配線２７を介して、制御手段５の第３フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ａの第１入力部と接続されている（その結果、第２インバーター１６ｂの出力部に出力される信号（ｃｌｋｌｔｈ信号）は、第３フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ａの第１入力部に入力される）。
第３フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ａの出力部は、配線２８ａを介して、第３フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの第１入力部にフィードバック接続されている（その結果、フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ａの出力部に出力される信号は、フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの第１入力部に入力される）。
対応する逆転された方法では、フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの出力部は、配線２８ｂと、配線２８ｂに接続されている配線２８ｃとを介して、フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ａの第２入力部にフィードバック接続されている（その結果、フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの出力部に出力される信号（ＯＵＴ信号）は、フリップフロップ１２ｃの第１ＮＡＮＤゲート１９ｂの第２入力部に入力される）。
フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの第２入力部は、配線２８ｄを介して、配線２９ｂと接続されており、配線２９ｂは、ラッチ１５の第１（反転）出力部と接続されている。
ラッチ１５の（データ）入力部は、配線２８ｅと、配線２８ｅに接続されている配線２８ｂとを介して、フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの出力部と接続されている（その結果、フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの出力部に出力されるＯＵＴ信号は、ラッチ１５の上記（データ）入力部に入力される）。
さらに、図２から分かるように、（第１）インバータ１６ａの出力部は、上記配線２６ａと、上記配線２６ａに接続されている配線２８ｆとを介して、ラッチ１５の（反転）（クロック）入力部と接続されている。
ラッチ１５の（第２の反転されていない）出力部は、既述の配線２９ａと接続されており、ラッチ１５の（第１の反転された）出力部は、上記配線２９ｂと接続されている（その結果、ラッチ１５の第２の反転されていない出力部に出力される（制御）信号（ＳＬＯＷ信号）は、図１から分かるように、配線２９ａを介して、クロック信号同期装置１の第１遅延手段２へ入力され、図２から分かり、既に上記で説明したように、ＳＬＯＷ信号に対して反転された信号である／ＳＬＯＷは、配線２８ｄを介して、第３フリップフロップ１２ｃの第２ＮＡＮＤゲート１９ｂの第２入力部へ入力される）。
図４に、図２の制御手段５において使用される遅延手段１３の概略図を示す。遅延手段１３は、例えば、第１信号経路Ｐに設けられた４つの遅延素子（VerzoegerungsElemente）１３ａ・１３ｂ・１３ｃ・１３ｄと、第２信号経路Ｑに設けられた２つの第２遅延素子１３ｅ・１３ｆとを備えている。
各遅延素子１３ａ・１３ｂ・１３ｃ・１３ｄ・１３ｅ・１３ｆは、入力される信号を、上記第１遅延手段２に関連して既に説明された「大まかなユニット遅延」ｔｃだけそれぞれ遅延する。（この場合、図１に示すクロック信号同期装置１の第１遅延手段２では、図２および図４に示す制御手段５の遅延手段１３で使用されているのと同じ遅延素子が対応して使用されている）。
（例えば対応する周波数決定デバイスによって決定される）ＣＬＫ信号の周波数が、所定の閾値Ｓを上回っているかまたは下回っているかに応じて、遅延手段１３に設けられた対応するスイッチ３３ａ・３３ｂは、対応して自動的に（および、例えば、上記周波数決定デバイスによって制御されれながら）開放または閉鎖される。（その結果、ＣＬＫ信号の周波数が比較的低い場合は、遅延手段１３に入力される信号は、例えば４つの遅延素子１３ａ・１３ｂ・１３ｃ・１３ｄを介して（すなわち、比較的強く）遅延される（信号経路Ｐ（またはスイッチ３３ａ）は閉鎖されており、信号経路Ｑ（またはスイッチ３３ｂ）は開放されている）。また、ＣＬＫ信号の周波数が比較的高い場合は、遅延手段１３に入力される信号は、たった２つの遅延素子１３ｅ・１３ｆを介して（すなわち、比較的弱く）遅延される（信号経路Ｐ（またはスイッチ３３ａ）は開放されており、信号経路Ｑ（またはスイッチ３３ｂ）は閉鎖されている）。
周波数に対する上記閾値Ｓは、例えば１００ＭＨｚ〜１０００ＭＨｚの間であってもよく、例えば２５０ＭＨｚである。
言い換えれば、つまり、スイッチ３３ａ・３３ｂによって、「幅の広い」または図３に示す、ＣＬＫ信号の正のエッジＡの直前にある各時間窓（図３では斜線で示す）の期間Δｔを、周波数に応じて変更できる。
図３に示すように、例えば開始時点ｔ０で、ＣＬＫ信号もＦＢ信号も「論理的に低い」状態であれば、図２から分かるように、第１ＲＳフリップフロップ１２ａ（または、第１ＲＳフリップフロップ１２ａの第１ＮＡＮＤゲート１７ａ）から、上記配線３２ｄに、「論理的に高い」信号（「Ａ０信号」）が出力される。
したがって、対応する同様の方法で、同じく図２から分かるように第２ＲＳフリップフロップ１２ｂ（または第２フリップフロップ１２ｂの第１ＮＡＮＤゲート１８ａ）からも、対応する配線２３ｃに、「論理的に高い」信号（「Ａ１信号」）が出力される。したがって、ＯＲゲート１４ｂから配線２４に出力される信号（「Ｄ０」信号）は、おなじく「論理的に高い」。
ＯＲゲート１４ｂから配線２４に出力される信号（「Ｄ０」信号）は、第１ＲＳフリップフロップ１２ａから上記配線２３ｄに出力されるＡ０信号と、第２ＲＳフリップフロップ１２ｂから対応する配線２３ｃに出力されるＡ１信号との双方が「論理的に低い」場合にのみ、「論理的に低く」なる。「論理的に低い」Ｄ０信号によって、「低速モード」に変更したほうがよいことが示される。
したがって、このことが生じる（すなわち、Ｄ０信号が「論理的に低く」なる）のは、以下でさらに詳しく説明するように、ＦＢ信号の正のエッジＡ’が、図３の右に示すように、ＣＬＫ信号の正のエッジＡの直前にある、上記期間Δｔの長さ継続する上記時間窓（図３では斜線で示す）の内側にある場合、すなわち、ＦＢ信号の正のエッジＡ’が、例えば時点ｔ１で生じ、時点ｔ１は、上記期間Δｔよりも時点ｔ２のすぐ前にあり、時点ｔ２でＣＬＫ信号の正のエッジＡが生じる場合のみである。
それ以外の場合（すなわち、ＦＢ信号の正のエッジＡ’が、例えば図３の左に示すように、上記時間窓の外側にある場合）は、ＦＢ信号の正のエッジＡ’と、これに続くＣＬＫ信号の正のエッジＡとの後に、第１ＲＳフリップフロップ１２ａから上記配線２３ｄに出力される信号（Ａ０信号）は、実際に、「論理的に低い」状態に変化する。
しかしながら、ＦＢ信号の正のエッジＡ’と、これに続くＣＬＫ信号の正のエッジＡとの後に、第２ＲＳフリップフロップ１２ｂから上記配線２３ｃに出力される信号（Ａ１信号）は、「論理的に高い」状態のままである。（なぜなら、遅延手段１３がＦＢ信号を上記期間Δｔだけ遅延するにもかかわらず、第２ＲＳフリップフロップ１２ｂでは、「論理的に高い」信号が、まず、第２ＮＡＮＤゲート１８ｂの第２入力部に印加され、次に、第１ＮＡＮＤゲート１８ａの第１入力部に印加され（逆の順序ではない）からである。（その結果、第２ＮＡＮＤゲート１８ｂの出力部にまず出力され、第１ＮＡＮＤゲート１８ａの第２入力部に入力される「論理的に低い」信号によって第１ＮＡＮＤゲート１８ａが「ブロック」される（すなわち、たとえＣＬＫ信号が「論理的に高い」状態に変化しても、配線２３ｃには「論理的に高い」信号が依然として出力される）））。
これに対し、ＦＢ信号の正のエッジＡ’が、例えば図３の右に示すように、ＣＬＫ信号の正のエッジＡの直前にある、上記期間Δｔの長さ継続する上記時間窓の内側にある場合、ＦＢ信号の正のエッジＡ’と、これに続くＣＬＫ信号の正のエッジＡとの後に、第２ＲＳフリップフロップ１２ｂから上記配線２３ｃに出力される信号（Ａ１信号）は、第１ＲＳフリップフロップ１２ａから配線２３ｄに出力される信号Ａ０のように対応して「論理的に低い」状態に変化する。（なぜなら、遅延手段１３がＦＢ信号を上記期間Δｔ（および、エッジＡ’とエッジＡとの間の比較的短期間の間隔）だけ遅延することにより、第２ＲＳフリップフロップ１２ｂでは、「論理的に高い」信号が、まず、第１ＮＡＮＤゲート１８ａの第１入力部に印加され、次に、第２ＮＡＮＤゲート１８ｂの第２入力部に印加されるからである（その結果、第１ＮＡＮＤゲート１８ａの第１入力部に印加される「論理的に高い信号」と、第１ＮＡＮＤゲート１８ａの第２入力部に印加される同じく「論理的に高い」信号とによって、第１ＮＡＮＤゲート１８ａの出力部（および、これにともなって、上記配線２３ｃに）「論理的に低い」Ａ１信号が出力される））。
ＲＳフリップフロップ１２ａ・１２ｂに続く上記（第３の）フリップフロップ１２ｃまたはラッチ１５によって、ＯＲゲート１４ｂから出力され、それゆえに「論理的に低い」Ｄ０信号（低速モード決定信号）は、システムクロック（ＣＬＫ信号）と同期される。
ＯＲゲート１４ｂから配線２４に出力され、第３フリップフロップ１２ｃのＮＡＮＤゲート１９ｂに入力される信号（「Ｄ０」信号）が「論理的に低く」なる（すなわち、「低速モード」に変更されたほうがよい）場合のみ、ＣＬＫ信号または（具体的には）ＣＬＫ信号から得られるｃｌｋｌｔｈ信号の対応するクロックエッジで、ＮＡＮＤゲート１９ｂから配線２８ｂ・２８ｅに出力されたＯＵＴ信号が「論理的に高く」なることが出来、ラッチ１５によって、「論理的に高い」制御信号ＳＬＯＷとして、次に、配線２９ａに転送される。
配線２９ａに印加されているＳＬＯＷ信号が「論理的に高く」なり、これにより、配線２９ｂに印加されており、ＳＬＯＷ信号に対して反転された信号である／ＳＬＯＷが論理的に低くなる場合は、次に、この「論理的に低い」信号は、配線２８ｄを介して、フリップフロップ１２ｃのＮＡＮＤゲート１９ｂの（第２）入力部に入力される。その結果、ＮＡＮＤゲート１９ｂは、ＮＡＮＤゲート１９ｂの第３入力部に印加されるＤ０信号の状態が後に変化しようとも、現在の状態に確実に固定される。その結果、システムは、ＦＢ信号の正のエッジＡ’がＣＬＫ信号の正のエッジの直前にある、上記期間Δｔの長さ継続する時間窓の範囲内にあることが一旦検出されるまで（リセットまで）、「低速モード」の状態のままである。
クロック信号同期装置１の遅延手段２・３および／または制御手段５は、例えばデバイス２・３または装置５に備えられているデバイス１３によって引き起こされる遅延を適切に選択することにより、ＦＢ信号の正のエッジＡ’が例えば図３の左に示す状態から始まりＣＬＫ信号の正のエッジＡを追い越す、または、大幅に追い越す可能性を無くすように設備および設計されていることが好ましい。
その結果、ＣＬＫ信号とＦＢ信号とは迅速かつ確実に同期化される。すなわち、クロック信号同期装置１を、迅速かつ確実に「ロック」することができる、または、「ロックされたモード」にすることができる。
本発明の実施例のクロック同期装置の概略図である。 図１のクロック同期装置においてクロック信号同期化プロセスの制御に使用される制御装置の概略図である。 図２に示す制御装置に入力されるＦＢ信号、ＣＬＫ信号、および、制御装置から出力され、クロック信号同期化プロセスを制御するために使用される制御信号（ＳＬＯＷ信号）の時間フローチャートである。 図２の制御装置で使用される遅延手段の概略図である。
符号の説明
１ クロック信号同期装置
２ 第１遅延手段
３ 第２遅延手段
４ 位相比較器
５ 制御装置
６ａ 配線
６ｂ 配線
６ｃ 配線
７ａ 配線
７ｂ 配線
８ 配線
９ 配線
１０ 配線
１１ 配線
１２ａ ＲＳフリップフロップ
１２ｂ ＲＳフリップフロップ
１２ｃ フリップフロップ
１３ 遅延手段
１３ａ 遅延素子
１３ｂ 遅延素子
１３ｃ 遅延素子
１３ｄ 遅延素子
１３ｅ 遅延素子
１３ｆ 遅延素子
１４ａ ＮＡＮＤゲート
１４ｂ ＯＲゲート
１５ ラッチ
１６ａ インバーター
１６ａ インバーター
１７ａ ＮＡＮＤゲート
１７ｂ ＮＡＮＤゲート
１８ａ ＮＡＮＤゲート
１８ｂ ＮＡＮＤゲート
１９ａ ＮＡＮＤゲート
１９ｂ ＮＡＮＤゲート
２０ａ 配線
２０ｂ 配線
２０ｃ 配線
２０ｄ 配線
２０ｅ 配線
２０ｆ 配線
２０ｇ 配線
２０ｈ 配線
２０ｉ 配線
２０ｋ 配線
２０１ 配線
２０ｍ 配線
２０ｎ 配線
２１ 配線
２２ 配線
２３ａ 配線
２３ｂ 配線
２３ｃ 配線
２３ｄ 配線
２４ 配線
２５ 配線
２６ａ 配線
２６ｂ 配線
２７ 配線
２８ａ 配線
２８ｂ 配線
２８ｃ 配線
２８ｄ 配線
２８ｅ 配線
２８ｆ 配線
２９ａ 配線
２９ｂ 配線
３３ａ スイッチ
３３ｂ スイッチ

Claims (8)

  1. 可変制御可能な遅延時間（ｔｖａｒ）を有する遅延手段（２）を備え、
    クロック信号（ＣＬＫ）またはクロック信号（ＣＬＫ）から得られた信号が、上記遅延手段（２）に入力され、上記可変制御可能な遅延時間（ｔｖａｒ）だけ遅延され、遅延されたクロック信号（ＤＱＳ）として出力される、クロック信号（ＣＬＫ）を同期化する際に使用する装置（１）において、
    上記遅延手段から出力される遅延されたクロック信号（ＤＱＳ）または上記クロック信号（ＤＱＳ）から得られた信号（ＦＢ）のクロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）または上記クロック信号（ＣＬＫ）から得られた信号の対応するクロックエッジ（Ａ）よりも先行する所定の時間窓の範囲内にあるかどうかを決定するデバイス（５）が備えられている装置（１）。
  2. 上記遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にある場合は、上記デバイス（５）によって、決定信号（ＳＬＯＷ）が、上記遅延手段（２）へ送信される、請求項１に記載の装置（１）。
  3. 上記遅延手段（２）は、上記決定信号（ＳＬＯＷ）に応答して、第１モードから第２モードに変化する、請求項２に記載の装置（１）。
  4. 上記デバイス（５）によって、上記遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあることが決定される場合は、上記遅延手段（２）によって引き起こされる信号遅延時間（ｔｖａｒ）を、決定前よりも短い時間区間で増減する、請求項１〜３のいずれか１項に記載の装置（１）。
  5. 上記時間窓の上記期間（Δｔ）を、上記クロック信号（ＣＬＫ）の上記周波数に応じて選択し、特にこの目的のために、上記デバイス（５）に備えられている遅延手段（１３）を、対応して自動的に切り替える、請求項１〜４のいずれか１項に記載の装置（１）。
  6. 上記遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあることが決定された後に、上記遅延手段（２）を上記第２モードに固定するためのデバイス（２９ｂ，１９ｂ）を備える、請求項３〜５のいずれか１項に記載の装置（１）。
  7. 可変制御可能な時間区間において増減可能な、可変制御可能な遅延時間（ｔｖａｒ）を有する遅延手段（２）を備え、
    クロック信号（ＣＬＫ）またはクロック信号（ＣＬＫ）から得られた信号が、上記遅延手段（２）に入力され、可変制御可能な時間区間において増減可能な、上記可変制御可能な遅延時間（ｔｖａｒ）だけ遅延され、遅延されたクロック信号（ＤＱＳ）として出力され、
    上記遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）のクロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあるかどうかを決定するデバイス（５）がさらに備えられており、
    上記デバイス（５）によって、上記遅延手段（２）から出力される遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）の上記クロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあることが決定される場合は、上記遅延手段（２）によって引き起こされる信号遅延時間（ｔｖａｒ）を、決定前よりも短い時間区間で、そしてそれに伴ってよりゆっくりと増減するように設備および設計されており、
    上記時間窓の上記期間（Δｔ）は、上記クロック信号（ＣＬＫ）の周波数決定デバイスによって決定された周波数に応じて選択される、クロック信号（ＣＬＫ）を同期化する際に使用する装置（１）。
  8. クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号を、可変制御可能な遅延時間（ｔｖａｒ）だけ遅延し、その結果、遅延されたクロック信号（ＤＱＳ）を得る工程を含むクロック信号同期化方法において、
    上記遅延されたクロック信号（ＤＱＳ）またはこのクロック信号（ＤＱＳ）から得られる信号（ＦＢ）のクロックエッジ（Ａ’）が、上記クロック信号（ＣＬＫ）またはこのクロック信号（ＣＬＫ）から得られる信号の対応するクロックエッジ（Ａ）の前の所定の時間窓の内側にあるかどうかを決定する工程をさらに含むクロック信号同期化方法。
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