JPH071495B2 - データ処理システム - Google Patents

データ処理システム

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JPH071495B2
JPH071495B2 JP2306945A JP30694590A JPH071495B2 JP H071495 B2 JPH071495 B2 JP H071495B2 JP 2306945 A JP2306945 A JP 2306945A JP 30694590 A JP30694590 A JP 30694590A JP H071495 B2 JPH071495 B2 JP H071495B2
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JP
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マック、ウェイン、ライリー
ジョン、ダニエル、アップトン
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インターナショナル、ビジネス、マシーンズ、コーポレーション
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
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  • General Physics & Mathematics (AREA)
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Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ処理システムに関し、さらに詳細に
は、複数の周辺装置に接続されたデータ処理システムに
関する。
（従来の技術） データ処理システムは一般にバスと呼ばれる規格化され
たI/O電気チャンネルを介し、ディスプレイ、キーボー
ド及びハードドライブの形の外部データ記憶装置または
他の磁気ディスク装置を含む可変数の人間またはプロセ
ス周辺装置をサポートする。周辺装置またはコンピュー
タシステムの周辺部分を接続するための共通構成として
の周辺バスの使用はシステムのフレキシビリティを与
え、そして現存するコンピュータに対し新しい周辺装置
および他のシステム拡張機能を適合させることを容易に
している。しかしながら、これら集積型のコンピュータ
システムは、周辺装置およびそれらの機能の数が増加す
るときの同時的動作を扱うために比較的簡単で低コスト
の周辺バスを用いることができないという点で限度があ
る。周辺バスの過大割当ては動作要求の排除、過負荷お
よびシステム障害を生じさせることがある。多数の装置
が１つの共通のバスを共用するようなシステムはそれ
故、複数の関連した装置がアクセスを同時に要求する間
の条件下でこのバスへのアクセスを割り振るための方式
を一般に利用する。例えば米国特許第4817037号明細書
にそれが示されている。多数の優先順位仲裁方式が知ら
れており、その例はIBMテクニカル・ディスクロージャ
・ブリティン、第17巻、第４号、1974年９月の「スケジ
ューリング・アン・インプット／アウトプット・チャン
ネル・アローイング・フォー・コミッテッド・アンド／
オア・アンコミッテッド・デバイス・アロケーション・
リクエスツ」および同第26巻、第２号、1983年７月「セ
レクティブ・プロセシング・イネーブルメント・フォー
・I/O・インタラプションズ」に示されている。
周辺装置を制御しそしてチャンネル優先順位を割り振る
機能はシステムにかなりの動作要求を負わせ、そして特
にプロセッサの動作速度が周辺装置のそれに対し著しく
増大する場合にはデータ処理システムの全体的な効率が
低下する。その結果、これら制御機能を主プロセッサか
ら分離しそして、任意の数の異なる周辺装置が接続され
うる周辺バスにより主制御インターフェースを与える入
力／出力チャンネルコントローラ（IOCC）にそれを割り
振るように構成されている。このIOCCは所望の優先順位
の目安に従ってバスアクセスを割り振るように適当な優
先順位調整方式をもってプログラムされる。
システム効率も、プロセッサの命令を用いずにメモリに
自主的にアクセスする能力をIOCCに与えることにより著
しく改善される。直接メモリアクセス（DMA）は周辺装
置とシステムメモリの間に入力／出力データバスまたは
チャンネルをつくりうるようにし、それによりプロセッ
サはシステムメモリの他の部分を用いて独立的に命令を
実行しあるいは動作を行うことができる。
チャンネルまたはデータバッファは内部バスにまたがる
システムメモリとIOCCの間に１サイクル当り伝送されう
る情報量と周辺バスにまたがりIOCCと周辺装置との間で
伝送しうる情報量との間にミスマッチがあるときDMAの
性能を向上させるためにIOCCに含まれる。例えば、４個
の１バイトロケーションを有するIOCCデータバッファは
一つの周辺装置から8/16ビット周辺バスを介して一時に
１または２バイトのデータを32ビット幅の量へと累積す
るために使用できる。このデータバッファの内容は次
に、より大きい32ビットの内部バスを介してシステムメ
モリに１回のDMA書込み、すなわち記憶動作において転
送されうる。システムメモリから周辺装置へのDMA読出
し、すなわちロード動作を行うときには32ビットの情報
が内部バスを通じて１動作でシステムメモリからデータ
バッファに取り出される。このデータは次に一時に１ま
たは２バイトずつこのバッファから周辺装置に移され
る。読出しおよび書込みモードにおいてシステムメモリ
とIOCC間のデータ転送に必要なサイクル数またはトラン
ザクション数を減少させることにより、データバッファ
はこれらトランザクションを処理するために生じるプロ
セッサのロックアウトを最少にする。IOCCには２個以上
のデータバッファを設けることができ、夫々のバッファ
は別々の周辺装置用の一時データ記憶ロケーションとし
て作用する。一般に多数のデータバッファを用いること
は例えば米国特許第3699530号明細書に示されるように
周知である。
（発明が解決しようとする課題） 緩衝DMA構成における複数の周辺装置とシステムメモリ
との間のデータ転送に関連する一つの問題はデータバッ
ファとシステムメモリとの間で周辺バスと内部バスにま
たがるIOCCによるデータの動きを要求するトランザクシ
ョンが周辺バスにまたがり生じる通常の周辺チャンネル
データ動作と比較してその動作速度が比較的低いという
ことである。その結果、システムメモリアクセスを要求
するDMAトランザクションはデータバッファを全く用い
ずに動作するものより低速となる。トランザクションの
長さは２つのチャンネルの調整、すなわち、第１の周辺
バスの制御を得るためのものおよび第２の内部バスの制
御を得るためのもの、を行う必要性により増大する。そ
れにより貴重な周辺バスのバンド幅が、データバッファ
において長いシステムメモリ動作を含み、その間下位の
優先順位をもつ周辺装置について高速のトランザクショ
ンが周辺バスへのアクセスを持たなければならないDMA
トランザクションについて浪費される。
本発明の目的は、一つの共通の周辺バスを共用する多数
の周辺装置とシステムメモリ装置の間の直接メモリアク
セスがデータバッファを有する入力／出力チャンネルコ
ントローラ（IOCC）により行われる、改善されたデータ
処理システムを提供することである。
本発明の他の目的は周辺バスのトランザクション適用性
を最適にすることによりDMA性能を促進させる方法およ
び装置を与える上記の形式のデータ処理システムを提供
することである。
本発明のさらに他の目的は競合する周辺装置間での周辺
バスへのアクセスを与えるための確定された優先順位の
調整がアクセスされるべきデータバッファのデータ状態
に従って条件づけられる上記形式のデータ処理システム
を提供することである。
（課題を解決するための手段） 上記および他の目的を満足するために本発明のデータ処
理システムは周辺バスを共用する競合する周辺装置間で
データ転送要求を許可する際に用いられるIOCCの通常の
優先順位調整様式を変更するための構成を含む。周辺バ
スの利用は、通常において上位の優先順位を要求する周
辺装置がバッファとシステムメモリの間のデータ転送を
要求するとき、比較的時間のかかるシステムメモリアク
セス動作を要求しない下位の優先順位の装置に優先権が
与えられるように、データバッファのデータ状態にもと
づき、確定されている調整優先順位を条件づけることに
より改善される。
（作 用） このように、DMA読出しトランザクション中のそのバッ
ファ内に有効データを含む、またはDMA書込トランザク
ション中の空のバッファスペースを有する下位の優先順
位の周辺装置に、またデータを有さないあるいはバッフ
ァスペースのある通常は上位となる優先順位を有する周
辺装置に対し、周辺バスの使用について優先権が一時的
に与えられる。この下位の優先順位のトランザクション
が周辺バスにまたがり行われる間に上位の優先順位をも
つ周辺装置について所要のシステムメモリアクセス動作
が行われる。この同時性によりこのシステムは低速のバ
ッファから主メモリへの動作が行われる間に周辺バスを
介しての高速のトランザクションを進行しうるようにす
ることによりデータバッファなしに常に動作することに
なる。
本発明の好適な実施例においては、IOCCは、アクセスさ
れるべきデータバッファが、DMA書込およびDMA読出しト
ランザクション中に確定されている優先順位を条件づけ
るために夫々満杯すなわちフルであるか空であるときを
決定するためのディジタル論理回路を有する。
（実施例） 第１図において、10はデータ処理システムを示し、これ
はプロセッサ複合体12と入力／出力チャンネルコントロ
ーラ（IOCC）14と入力／出力サブシステム16を含む。プ
ロセッサ18とシステムメモリ20はプロセッサ複合体12を
構成し、内部バス22で相互に接続される。内部バス22は
IOCC14にも接続される。入力／出力サブシステム16は周
辺装置24,26,28を含み、これらは周知周辺バス36のポー
ト30,32,34に夫々接続される。周辺バス36はIOCC14にも
接続される。
プロセッサ複合体12のこれら要素とIOCC14の少くとも一
部分は周知の集積回路カード（図示せず）に装着される
別々の集積回路モジュールとして構成してもよく、そし
てシステム10の他の要素はIBM RT PCワークステーショ
ン（図示せず）のシステムボードエレクトロニクスでパ
ッケージしてもよい。例示のため３個の周辺装置24,26,
28を示しているが、任意の数の周辺装置が周辺バス36を
共用するようにすることができる。これら周辺装置は例
えばディスプレイ、ディスクドライブ、ネットワークカ
ードおよびプリンタ等からなる。
内部バス22はプロセサ18とシステムメモリ20とIOCC14を
相互接続するように設計された高帯幅同期バスである。
内部バス22は32ビット幅のもので情報（多重化されたア
ドレスとデータ）を転送するパッケージスイッチングバ
スである。バス22のプロトコル機能は特にパリティチエ
ック、リクエストおよびデータ転送の完全性を保証する
ためのアクノリッジシーケンスを含むことができる。周
辺バス36はアドレスライン、16ビット幅のデータライ
ン、制御ラインを含む経済的な低性能のバスである。バ
ス36は一般に標準形のIBM PC−ATタイプのバスアーキテ
クチュアを有する。
周辺バス36のプロトコルは複雑ではなく且つその転送動
作は内部バス22とは異なってクロックされるから、、IO
CC14の重要な機能はこれら両バス間でのデータ転送につ
いてのインターフェースとしての機能である。IOCC14の
動作において例えば内部バス22からの状態情報とクロッ
ク情報がIOCCにより利用されて周辺バス36用の適正な信
号を発生するのであり、これによりアドレスおよびデー
タ信号を伴う読出しまたは書込信号が生じる。IOCC14は
周辺装置とプロセッサ複合体12の間の本来のモードでの
通信を可能にするために周辺バス36を介して転送される
データのアドレス変換を行う。これは双方向性のプロセ
スである。
IOCC14の重要な機能は周辺装置24,26,28とプロセッサ複
合体12間の直接メモリアクセス（DMA）サービスの要素
を処理することである。他方、プログラムド入力／出力
（PIO）命令は周辺装置との通信が所望値より低速とな
るようにプロセッサ18による実行を要求する。さらに、
PIO命令を実行するとき、プロセッサ18は周辺装置に対
するサポートは与えられるが他の動作については同時に
使用し得ない。DMAトランザクションの性能はプロセサ1
8による直接的なステップバイステップの監視を要求せ
ず、システムメモリ20と周辺装置24,26,28間の高速で効
率の高いマスデータ転送を可能にする。
第２図はIOCC14のアーキテクチュアの一部の概略を示す
ものであって、このIOCCはDMA性能を促進するためにハ
ードウエアデータバッファ38,40,42を使用する。データ
バッファ38,40,42の夫々はプロセッサ複合体12と夫々の
周辺装置24,26,28の間の転送のためにデータを32ビット
幅量として累積しそして一時的に記憶する。３個のデー
タバッファを示しているが、周辺バスを共用する周辺装
置の数に対応して付加的なデータバッファを設けること
ができる。データバッファ38,40,42の夫々は４個の一時
メモリロケーション（添字a,c,dで示す）を有し、その
夫々に８ビット情報を記憶しうる。４本のライン44,46,
48,50が夫々のデータバッファ38,40,42のロケーション
a,b,c,dを内部バス22に接続する。ライン44ないし50は
連続しており、内部バス22を介してデータバッファ38な
いし42に対する32ビット幅量のデータ転送用に夫々８本
の信号ライン（図示せず）を含んでいる。他の４本のラ
イン52,54,56,58は周辺バス36をデータバッファ38〜42
の夫々のロケーションａ〜ｄに接続する。ライン52と56
は連続する信号ラインであり、夫々周辺バス36を介して
データバッファ38〜42のロケーションａおよび／または
ｃに対する８ビット幅量のデータ転送用の８本の信号ラ
イン（図示せず）を含んでいる。同様に、ライン54と58
も連続する信号ラインであって、周辺バス36を介してデ
ータバッファ38〜42のロケーションｂおよび／またはｄ
に対する８ビット幅量のデータ転送用の８本の信号ライ
ン（図示せず）を夫々含んでいる。この構成により、周
辺バス36によりデータバッファ38〜42のロケーションａ
とｂまたはｃとｄに対する16ビット幅量のデータがライ
ン52〜58で転送しうることは明らかである。
このように、データバッファ38,40,42は内部バス22上の
要求を減少することによりシステム10の性能を改善する
インターフェース機能を与える。例えばDMA書込動作を
行うべきときにはIOCC14は周辺装置24,26,28の１個から
システムメモリ20内の記憶ロケーションにデータを転送
しなければならない。情報はその周辺装置から周辺バス
36を介して一時に１または２バイトずつ転送されそして
２または４動作サイクルにわたり適正なデータバッファ
38,40または42のロケーションａ〜ｄに累積される。こ
のデータバッファがフル（すなわちロケーションａ〜ｄ
のすべてがデータを含む）のときに１回だけ内部バス22
へのアクセスが許可される。32ビット幅のデータ転送が
そのときそのデータバッファから内部バス22を介してシ
ステムメモリ20に１回の書込動作で生じる。DMA読取す
なわちシステム20から一つの周辺装置へのロード動作を
行うとき、32ビットの情報が内部バス22を介して１回の
読取動作で移されそしてその特定の周辺装置に対応する
データバッファに一時的に記憶される。次にデータはそ
のデータバッファのロケーションａ〜ｄから読出されて
周辺バス36を介し４または２動作サイクルにわたりその
周辺装置に８または16ビット量で移される。このデータ
バッファのロケーションａ〜ｄから周辺装置にデータが
読出されるとき、その転送動作は内部バス22とプロセッ
サ複合体12に対し透明である。
IOCC14の制御論理回路は第２図にブロック60で示されて
おり、これはIOCCのデータバッファ38〜42を介しての周
辺装置24,26,28とプロセッサ複合体12の間のDMA転送を
管理する。制御論理ブロック60の回路構成はDMAサービ
ス用に周辺バス36に同時にアクセスを要求する周辺装置
24,26,28の内の２個以上の間の優先順位の調整を行う。
論理ブロック60はさらに通常の優先順位の調整をデータ
バッファ38,40,42のデータ状態にもとづき条件づけある
いは変更することにより周辺バス36の利用度を改善す
る。制御論理ブロック60の優先順位調整機能とその条件
づけ回路を次に詳述する。制御ライン62は制御論理ブロ
ック60に接続されてシステムレベルDMA要求およびプロ
トコル信号のIOCC14からプロセッサ複合体12への転送を
表わす。同じくブロック60に接続された制御ライン64は
IOCC14と周辺装置24,26,28との間のDMA要求信号とプロ
トコル信号の転送を表わす。ライン66はデータバッファ
38,40,42の夫々を制御論理ブロック60に接続する。
第３図は第２図のブロック60の回路構成の詳細である。
ブロック68は周辺装置24,26,28の間の競合するものの内
のどれにDMAサービスつまり周辺バス36へのアクセスを
許可するかを決定するための優先順位調整回路機構を示
す。この優先順位調整ブロック68はライン62によりプロ
セッサ複合体12（第１図）に接続される。この実施例で
は直線優先順位調整機能がブロック68により与えられて
おり、それについては第９図のフローチャートにより後
述する。
本発明によればブロック70,72,74はDMAサービスについ
て競合する周辺装置24,26,28にデータ転送要求を認める
際に用いられる通常の優先順位調整機能を変更するため
の条件づけ回路を構成する。後に詳述するように、これ
ら条件づけブロック70,72,74はデータバッファ38,40,42
の適用性すなわちデータ状態にもとづき周辺バス36の利
用性を最大とするために通常の優先順位を変更する。ラ
イン76,78,80は優先順位調整ブロック68を夫々条件づけ
ブロック70,72,74に接続する。ブロック70,72,74の夫々
の要素は同じであるからブロック70のみを説明する。
条件づけブロック70の制御論理回路はDMA要求ライン84
に接続された入力端子を有するANDゲート82を含む。DMA
要求ライン84には周辺装置24（第１図）からブロック70
へのDMAサービスの信号要求が与えられる。バッファ状
態ライン86もANDゲート82のこの入力端子に接続され
る。ライン90と92は、ORゲート88の入力端子に接続され
る。ANDゲート94と96の出力端子は夫々ライン90と92に
接続される。DMA書込ライン98はANDゲート94の入力端子
に接続される。ANDゲート94の入力端子にはライン100も
接続される。インバータ102の出力端子がこのライン100
に接続される。データバッファ38（第２図）からのバッ
ファフルライン104はインバータ102の入力端子に接続さ
れる。DMA読出ライン106はANDゲート96の入力端子に接
続される。このゲートのこの入力端子にはライン108も
接続される。インバータ110の出力端子がライン108に接
続される。データバッファ38からのバッファ空ライン11
2はインバータ110の入力端子に接続される。
システム10の動作を述べると、要求共用周辺バス36に属
する周辺装置24,26,28（第１図）の内の２個以上が同時
にDMAサービスを要求することがある。これら周辺装置
の内の１個のみが与えられた時点で周辺バス36にアクセ
スしうるから、競合するDMA要求信号（ライン76,78,80
の内の２本以上を介しての）を受ける優先順位調整ブロ
ック68（第３図）は要求を出している周辺装置の内の上
位の優先権をもつものにDMAサービス要求を許可するこ
とになる。この実施例ではブロック68は直線優先順位調
整機能を与え、優先順位は高い方から周辺装置24,26,28
となる。下位の優先順位を有する競合する周辺装置のDM
Aサービス要求は上位の周辺装置のDMA動作が完了するま
で保留される。
前述のように、競合する周辺装置の内の上位優先順位の
ものが周辺バスを介しての動作が生じる前に内部バス22
を介してのシステムメモリ動作を要求するときに周辺バ
ス36の利用効率が低下する。周辺バス36はデータバッフ
ァ40または42（第２図）から完全に離れて動作すること
のできる下位優先順位の装置により利用される代わりに
「待機」状態に保持される。上記のことは、データが内
部バス22を介してシステムメモリ20（第１図）に、デー
タバッファロケーションａ〜ｄが周辺装置から周辺バス
を介して８または16ビット量のデータを受ける前に32ビ
ット幅量だけ１回まず移されねばならないから、上位の
周辺装置についての特定のデータバッファがフルのとき
DMA書込動作中に生じる。同様にこの上位の装置のデー
タバッファが空のときのDMA読出動作中に情報はまず、
システムメモリ20から内部バス22を介して32ビット幅量
でデータバッファに、チャンネルバッファロケーション
ａ〜ｄから活性状態の周辺装置に周辺バス36を介して一
時に１または２バイト移される前にまず移らねばならな
い。
したがって、本発明の条件づけシステムは通常の優先順
位調整機能をデータバッファ38,40,42のデータ状態条件
に従って最適化にする。この上位の周辺装置がDMA書込
動作を要求しておりそしてそのデータバッファがフルで
あれば、あるいはこれがDMA読出動作を要求によりそし
てそのデータバッファが空であれば、その装置用の条件
づけブロック70,72または74（第３図）は優先順位調整
ブロック68にDMAサービスの活性信号要求を送らない。
この要求はシステムメモリ動作を要求しない次の順位の
競合する周辺装置に許可されることにある。
例えば、第３図の条件づけブロック70について条件づけ
論理動作を説明する。周辺装置24（第１図）によるDMA
サービス要求はDMA要求ライン84を介してANDゲート82に
活性信号を与える。バッファ状態ライン86がANDゲート8
2に活性信号を与えるときにのみ条件付けブロック70は
ライン76の活性DMA要求信号を優先順位調整ブロック68
に送る。あるいは、バッファ状態ライン86が不活性であ
ればライン76上の条件付けブロック70の信号出力は不活
性であり、周辺装置24についてのDMAサービス要求は保
留される。このように優先順位調整は次の順位の周辺装
置（例えば装置26または28）が周辺バス36へのアクセス
を許可されるように変更される。
周辺装置24によりDMA書込動作が要求されるとすると、D
MA書込ライン98がANDゲート94に活性信号を与える。デ
ータバッファ38（第２図）がフルでなく１個以上の空の
ロケーション38a〜ｄを有するとすると、バッファフル
ライン104を介してインバータ102に入る信号は不活性で
ある。インバータd104の出力は活性信号となるこれがラ
イン100を介してANDゲート94に入る。ANDゲート94つま
りORゲート88の出力は活性信号となり、バッファ状態ラ
イン86からANDゲート82に入る。かくして、条件付けブ
ロック70からライン76を介してブロック68への活性信号
が通常の優先順位調整機能を作動させ、周辺装置24にDM
Aサービスが許可される。
他方、周辺装置24がDMA書込動作を要求しており且つそ
のデータバッファ38（第２図）がフルであると、バッフ
ァフルライン104を介してインバータ102に活性信号が入
る。インバータ102の出力は不活性となり、それがANDゲ
ート94に与えられる。ANDゲート94、従ってORゲート88
の出力は不活性信号とライン86に与えられる。ゲート82
はライン76を介してブロック70に不活性信号を与える。
かくして、周辺装置24にはDMAサービスは許可されな
い。その場合、有効データ（DMA読出し用）またはバッ
ファスペース（DMA書込用）を有する、DMAサービス要求
を行っている次位の装置に周辺バス30へのアクセスが与
えられる。この次位の装置が周辺バス36を利用している
間に、フルデータバッファ38は内部バス22を介してシス
テムメモリ20（第１図）へのデータ転送動作を同時的に
行うことになる。
同様に、条件付けブロック70の条件付け論理は周辺装置
24がDMA読出動作中通常の優先順位調整に従うべきかど
うかを決定する。DMA読出動作中、DMA読出ライン106がA
NDゲート96に活性信号を与える。データバッファ38がそ
のロケーション38a〜ｄの内の少くとも１個にデータを
含んでいればバッファ空ライン112の不活性信号により
インバータ110がANDゲート96に不活性信号を、そしてOR
ゲート88に活性信号を与える。ライン76上のANDゲート8
2の信号出力は活性である。この場合、通常の優先順位
調整となり周辺装置24にDMAサービスが許可される。他
方、データバッファ38が空であるとバッファ空ライン11
2上の活性信号がインバータ110に与えられ、従って不活
性信号がANDゲート96とORゲート88に与えられる。ANDゲ
ート82が不活性信号をライン76を介してブロック68に与
える。それ故通常の優先順位調整が変更されそして下位
の周辺装置に周辺バス36へのアクセスが許可される。こ
の下位の装置が周辺バス36を介してそのデニス転送動作
を行う間に32ビットデータが同時にシステムメモリ20か
ら内部バス22を介してデータバッファ38に移される。
第４〜７図は周辺装置24,26,28の内の１個とIOCC14とプ
ロセッサ複合体12の間に生じるシステム10についての情
報転送のタイミング図である。プロセッサ複合体12とIO
CC14との間で信号を伝えるラインは第２図の制御ライン
62に対応し、周辺装置とIOCCの間のそれは制御ライン64
に対応する。他のラインは内部バスからIOCCへの信号を
運ぶ。
第４図は本発明の条件付け論理のないDMA読出動作のタ
イミングであってデータはシステムメモリ20から特定の
周辺装置に転送されそしてその周辺装置に対応するデー
タバッファは空である。ライン114は時点116において活
性の＋PREQ（周辺要求）信号をDMAサービスを要求して
いる周辺装置からIOCC14に送る。ライン118上の＋SHRQ
（システムホールド要求）信号は時点120において活性
化され、それによりIOCC14が（同様のプロトコルを介し
て）プロセッサ複合体12に対するDMAサービスを要求す
る。ライン122上の−SHLDA（システムホールド肯定）信
号は時点124で活性化され、それによりプロセッサ複合
体IOCC14への＋SHRQ信号を肯定してそれが内部バス22へ
のアクセスを有することを示す。ライン126は，−RHLDA
（周辺ホールド肯定）信号を示す。この信号は、時点12
8で活性化されそしてIOCC14から周辺装置へと発生され
て周辺バス36のアクセス許可を肯定する。周辺バス36は
このときデータ転送を開始しうる状態であるから、IOCC
14内のライン130が−PWR（周辺書込）信号を出す。この
信号は周辺装置についての書込ストローブである。この
−PWR信号は時点132で活性化されて動作をスタートす
る。
情報がチャンネルバッファから周辺装置に書込まれる前
に32ビット情報がまずメモリ20から内部バス22を介して
チャンネルバッファに読込まれなくてはならない。ライ
ン134で示すようにIOCC14とプロセッサ複合体12の間の
−SYS MEM RD（システムメモリ読出）信号は時点136で
活性化されてIOCCがシステムメモリ20から情報を読出し
うる状態となったことを示す。ライン138で示すよう
に、データは時点140におけるSDATA（システムデータ）
信号に従ってシステムメモリ20からデータバッファに移
される。ライン142上の−SYS DAT STB（システムデータ
ストローブ）信号はシステムメモリ20から読出されたデ
ータを時点144においてチャンネルバッファにラッチす
る。この−SYS DAT STB信号はIOCC14に対し内部的に発
生され、そしてこれは制御論理がバッファ内のデータを
記憶させうるようにするタイミング信号である。
システムメモリ20からチャンネルバッファへの上記のデ
ータ転送が完了する間にチャンネルバッファから周辺バ
ス36を介しての周辺装置へのデータの書込みは周辺装置
がライン130上の−PWR信号が活性となった時点132以来
準備完了していてもまだ行うことができない。ライン14
6上の＋PRDY（周辺レディ）信号は時点132直後の時点14
8で不活性とされる。
＋PRDY信号が不活性である限り周辺装置は周辺バス36を
介してのデータ転送を待機したままとされる。メモリ20
からのデータがライン142で示すようにチャンネルバッ
ファにラッチされ、メモリ20からデータバッファへのデ
ータ転送が完了してしまうと、ライン134上の−SYS MEM
RD信号は時点150で正常状態にもどる。ライン146上の
＋PRDY信号も時点152で正常状態にもどる。ライン154は
時点156におけるPDATA（周辺データ）信号に従ってのチ
ャンネルバッファから周辺装置へのデータ転送を表わ
す。システムメモリ20またはデータ転送に必要な周辺装
置内の適正なアドレスロケーションはSADR/PADR（シス
テムアドレス／周辺アドレス）信号の生じるライン158
により示される。このデータは−PWR信号が不活性とな
るときにライン130上で時点160においてIOCC14から周辺
装置にラッチされる。
第５図にはシステム10のタイミングが示されている。こ
れはDMAサービスを許可された周辺装置がシステムメモ
リ動作を要求しない場合のDMA読出動作についていかに
して周辺バス36の利用性が本発明のデータ状態条件付け
により改善されるかを示しているものである。ライン16
2において＋PREQ（周辺要求）信号は時点164で活性化さ
れる。プロセサ複合体12へのアクセスはチャンネルバッ
ファのローのために要求されないから、＋SHRQ（システ
ムホールド要求）信号と−SHLDA（システムホールド肯
定）信号を有するライン166と168は正常状態のままであ
る。ライン170においてIOCC14は−PHLDA（周辺ホールド
骨定）信号を周辺装置に与え、これが時点172で活性と
なり、その周辺装置が周辺バス36へのアクセスを有する
ことを示す。ライン174に示すように、IOCC14はSADR/PA
DR信号により示すような適正なアドレス命令を与える。
ライン176において、−PWR（周辺書込）信号は時点178
で活性化される。転送用データはデータバッファ内に局
部的に保持されるから、IOCCはライン180上で周辺バス3
6を介してのデータ転送用に時点120でPDATA（周辺デー
タ）信号を活性化する。
この転送動作は周辺装置とIOCC14のデータバッファとの
間に局部的に生じるから、内部バス22を介してのIOCC14
へのデータ転送が生じる間に周辺装置を待機状態に保持
するためにライン184上の＋PRDY（周辺レディ）信号を
不活性化する必要はない。その結果、内部バス22を介し
てのデータ転送がないためライン186,188および190（こ
れらは−SYS MEM RD、SDATAおよび−SYS DAT STB信号を
夫々有する）は正常状態に留まる。−PWR信号が正常状
態になるとライン176上に次の事象が時点192において生
じる。これにより、データは周辺装置によりラッチまた
は書込まれ、DMAサイクルを完了する。
第６図はDMA書込動作を示すタイムチャートであって、
チャンネルバッファがフルになった周辺装置についてDM
Aサービス優先順位を変更するための本発明の条件付け
論理回路を用いないとき生じる事象のシーケンスを表わ
している。ライン194は時点196での＋PREQ（周辺要求）
信号の活性化を示しており、周辺装置によるDMAサービ
ス要求の初期を示している。この事象は他方において時
点200でシステム複合体12へのライン198上の＋SHRQ（シ
ステムホールド要求）信号をIOCC14に活性化させる。ラ
イン202においてプロセサ複合体12は時点204で−SHLDA
信号を活性化する。このときIOCCは時点208でライン206
上の−PHLDA（周辺ホールド肯定）信号を活性化させ
る。この周辺装置はこのときDMAサイクルのスタート準
備を完了しており、そしてライン210に示すように適正
なSADR/PADR（システムアドレス／周辺アドレス）信号
が時点212で与えられる。ライン214は時点216で−PRD
（周辺読出）信号を活性化して周辺バスを介してのデー
タ転送の開始準備完了を示す。それと同時にライン218
において＋PRDY（周辺レディ）信号は、内部バス22を介
してのデータ転送が周辺バス36を介してチャンネルバッ
ファにデータを転送するスペースが生じる前に生じるま
で周辺装置が待機を要求されるので、時点220において
不活性化する。ライン222において内部バス22を介して
データバッファからシステムメモリ20へのデータ転送付
け時点224ではじまるSDATA（システムデータ）信号に従
って示される。従って、ライン226において−SYS MEM S
TB（システムメモリストローブ）ラインが時点228で活
性化されてシステムメモリ20への情報ラッチプロセスを
スタートさせる。これが完了してしまうと、ライン218
上の＋PRDY（周辺レディ）信号は時点230で活性化され
る。ライン232上のデータは時点233においてPDATA（周
辺データ）信号に従って移される。このデータは−PRD
信号が不活性化されるときライン214において時点234後
にラッチされる。
第７図はデータバッファがフルでなく且つ情報が周辺装
置からデータバッファへシステムメモリ動作を伴わずに
読込まれる場合の条件付けされた周辺装置についてのDM
A書込動作のタイミングを示す。ライン236において一つ
の周辺装置が時点238における活性＋PREQ（周辺要求）
でDMAサービスを要求する。これは周辺装置からIOCC14
への局部的な転送であるから、ライン240と242（＋SHRQ
信号および−SHLDA信号）が夫々通常の状態のままとな
るようになされるシステム要求はない。IOCCは周辺装置
からデータを転送するために使用可能なスペースがチャ
ンネルバッファにあるかどうかを決定する。ライン244
において、−PHLDA（周辺ホールド肯定）信号が時点246
で活性化される。ライン248は時点250でSADR/PADR（シ
ステムアドレス／周辺アドレス）信号に従って適正なア
ドレスを与える。ライン252は、−PRD（周辺読出）信号
が時点254で活性化されて周辺バス36にデータを置くこ
とができることを示している。システムメモリ動作は生
じないから、夫々SDATA信号、−SYS MEM STB信号、＋PR
DY信号を表わすライン256,258,260は通常の状態となっ
ている。このように、ライン262に示すごとく、周辺装
置は時点264で有効なPDATA信号で示すごとくに周辺バス
36へのデータの配置をスタートする。ライン252は時点2
66に不性化される−PRD信号の立上りエッジにおいてデ
ータは周辺装置からバッファにラッチされる。
第８図は優先順位調整機能を変更または条件付けるため
の本発明のシステムのフローチャートである。この実施
例において、条件付けられるべき優先順位調整機能は第
９図で述べるように直線調整である。ブロック300,302,
304で示されるこのフローチャートの各ブランチは夫々
第３図のハードウエア構成の条件付けブロック70,72,74
に対応する。ブロック300,302,304の夫々についての事
象シーケンスは同じであるから、ブロック300について
のみ詳細に説明する。
この条件付けシステムは周辺装置24からのDMAサービス
要求がDMA読出決定ブロック308に入るときステップ306
でスタートする。DMA読出決定ブロック308はその要求が
DMA読出動作についてかDMA書込動作についてかを決定す
る。バッファ空決定ブロック310はDMA読出動作のとき、
その要求を受ける。あるいはバッファフル決定ブロック
312はDMA書込動作のときその要求を受ける。バッファ空
決定ブロック310は、データがロケーション38a〜ｄの内
の１個以上にあればその要求が許可DRQブロック314に進
められるように、データバッファ38（第２図）のデータ
状態を決定する。許可DRQブロック314はこの要求をステ
ップ316に送り、それにより、この要求は第９図のフロ
ーチャートに示すように通常の優先順位調整に支配され
る。
バッファ空決定ブロック310でデータバッファ38にデー
タがないことが決定されると、その要求はディスエーブ
ルDRQブロック318に進む。このディスエーブルDRQブロ
ック318はこの要求がステップ316に進まないように動作
する。バッファ状態変化決定ブロック320はディスエー
ブルDRQブロック318からこの要求を受け、そしてバッフ
ァ38のデータ状態が変化したときにのみ（この場合、シ
ステムメモリ20からロケーション38a〜ｄにデータを加
えることにより）この要求はステップ316に進みうる。
前述のように、DMA読出決定ブロック308はDMAサービス
要求がDMA書込動作であるときそれをバッファフル決定
ブロック312に送る。バッファフル決定ブロック312は、
ロケーション38a〜ｄのいずれかにデータがないときそ
の要求が許可DRQブロック314に送られるようにデータバ
ッファ38のデータ状態を決定する。次にこの要求はステ
ップ316に送られて通常の優先順位調整（後述する）を
受ける。しかしながら、データバッファ38のロケーショ
ン38a〜ｄのすべてにデータがあればこの要求はディス
エーブルDRQブロック318に移される。ロケーション38a
〜ｄからデータを除去することによりデータ状態が変化
したときにのみ、データ状態変化決定ブロック320がこ
の要求をステップ316に移す。
第９図は第３図の優先順位調整ブロック68の動作に対応
する本発明の優先順位調整機能のフローチャートであ
る。この優先順位調整は直線構成であって、周辺バス36
へのアクセスの割り振りのために競合する周辺装置の内
最上位のものにDMAサービスを許可するものである。ス
テップ316（第８図）におけるDMAサービス要求はDRQ1、
活性決定ブロック322に与えられる。この要求が第１優
先順位の周辺装置に対応すれば、この要求はブロック32
4に入り、その要求を許可する。この実施例では、ブロ
ック324は周辺装置24についてのDMAサービス許可に対応
する。この要求が第１順位の装置についてのものでない
場合には、この要求はDRQ2活性決定ブロック326に入れ
られる。このDRQ2活性決定ブロックはその要求がブロッ
ク328で示すように第２優先順位の周辺装置に対応する
ときその要求を許可する。ブロック328は周辺装置26にD
MAサービスを許可する。最後に、この要求が第１または
第２順位の装置についてのものでない場合には、DRQ3活
性決定ブロック330がDRQ3活性ブロック332からこの要求
を受ける。DRQ3活性ブロック332はこの要求が第３順位
の周辺装置（この場合には周辺装置38）に対応するとき
にそれを許可する。ブロック334はこの要求が上記順位
の装置のいずれにも対応しないときにのみその要求を受
けてシステムエラーを表示する。
第10図は本発明によるシステム10の動作を示す図表であ
る。この例では周辺装置24がDMA読出動作を要求によ
り、周辺装置26と28がDMA書込動作を要求ししているも
のとしている。行332に示すDMAサービスについての競合
に従って周辺装置24についての要求は不活性（Ｉ）であ
り、周辺装置26と28についての要求は活性（Ａ）であ
る。通常の優先順位調整によれば、装置26はバッファ40
のみが３バイトのデータを有し、フルでないからその要
求を許可（Ａ）される。行334はDMAサービスについての
競合の次のサイクルを示しており、装置28が上位の装置
26からの活性（Ａ）要求があると分っていてもアクセス
が許可（Ａ）される。この優先順位調整は装置26に対応
するデータバッファ40がフルであって、４バイトのデー
タを有するから変更される。内部バス22を介してのデー
タ転送動作は装置26からデータバッファ40へのデータ転
送が生じる前にまず要求される。行336において周辺装
置24により読取りうるバッファ38にデータがあるから優
先権は装置24に与えられる。行338についての次の競合
サイクルにおいて通常の優先順位は装置26の要求が許可
（Ａ）されるように変更される。通常により上位の優先
度を有する装置24は、システムメモリから内部バス22を
介してそのバッファ38への第１データ転送を行うことな
く、その装置に読出しうるデータをそのバッファ38が有
さないから、DMAサービスを許可されない。
【図面の簡単な説明】
第１図は本発明を含むデータ処理システムのブロック
図、第２図は第１図のデータバッファおよび入力／出力
チャンネルコントローラ（IOCC）の制御論理を示すブロ
ック図、第３図はIOCCの通常の優先順位調整を変更する
ために用いられる第２図の制御論理装置の概略図、第４
図はシステムメモリアクセスが要求されたときの、本発
明による条件付けを用いない第１図のシステムについて
のDMA読出動作を示すタイムチャート、第５図はシステ
ムメモリアクセス要求のない周辺装置に対し本発明によ
る条件付けがDMAサービスを許可する場合の第１図のシ
ステムのDMA読出動作を示すタイムチャート、第６図は
システムメモリアクセス要求のある場合、本発明による
条件付けを行わない第１図のシステムのDMA書込動作を
示すタイムチャート、第７図はシステムメモリアクセス
要求がない周辺装置に本発明の条件付けがDMAサービス
を許可する場合の第１図のシステムのDMA書込動作を示
すタイムチャート、第８図は第１図のデータ処理システ
ムの競合する周辺装置の内の１個にDMAサービスを許可
するために優先順位調整を変更するための本発明による
条件付けシーケンスのフローチャート、第９図は第１図
のデータ処理システムの競合する周辺装置の内の１個に
DMAサービスを許可するための直線優先順位調整を示す
フローチャート、第10図は下位の順位の競合周辺装置に
DMAサービスを与えるために優先順位調整を変更する場
合の第１図のデータ処理システムの動作を示す図表であ
る。 10……データ処理システム、12……プロセッサ複合体、
14……入力／出力チャンネルコントローラ（IOCC）、16
……入力／出力サブシステム、18……プロセッサ、20…
…システムメモリ、22……内部バス、24,26,28……周辺
装置、36……周辺バス、38,40,42……ハードウエアデー
タバッファ、60……制御論理回路、68……優先順位調整
ブロック、70,72,74……条件付け回路。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】データ転送動作を制御する入出力チャネル
    制御装置（14）であって、 前記制御装置は、 （ａ）データ記憶装置（20）と、 （ｂ）各々所定の優先順位をもつ複数の周辺装置（24,2
    6,28）と、 （ｃ）前記データ記憶装置と前記周辺装置の間で転送さ
    れるデータを記憶する複数のデータ・バッファ手段（3
    8,40,42）と、 （ｄ）前記データ・バッファ手段の各々がデータで全部
    埋まっている（フル）か、あるいは全部空であるかを示
    す手段と、 （ｅ）各周辺装置の所定の優先順位に基づいて、データ
    転送要求している競合する複数の前記周辺装置のうちの
    １つにデータ転送を許可する優先順位調停手段（68）
    と、 （ｆ）前記データ転送要求が前記周辺装置からの書き込
    みデータ転送でありかつ対応する前記データ・バッファ
    手段がデータで全部埋まっている場合、または、前記デ
    ータ転送が前記周辺装置への読み取りデータ転送であり
    かつ対応する前記データ・バッファ手段が空の場合に、
    該周辺装置のデータ転送要求の前記優先順位調停手段へ
    の入力を禁止し、データ転送要求している低位の優先順
    位をもつ周辺装置のデータ転送を許可することにより優
    先順位を一時的に変更し、データ転送の遅延を回避する
    ための前記優先順位調停手段に接続された優先順位条件
    付け手段（70,72,74）と、 を含むことを特徴とする制御装置。
  2. 【請求項２】データ処理システムであって、 前記データ処理システムは、 （ａ）CPU（18）と、 （ｂ）システム・メモリ（20）と、 （ｃ）前記システム・メモリと前記CPUを接続するデー
    タ転送用バス（22）と、 （ｄ）各々所定の優先順位をもつ複数の周辺装置（24,2
    6,28）と、 （ｅ）前記周辺装置と前記CPUまたは、前記システム・
    メモリの間でのデータ転送を制御する前記データ転送用
    バスに接続された入出力チャネル制御手段（14）と、を
    含み、 前記入出力チャネル制御手段は、 （ｉ）前記データ記憶装置と前記周辺装置の間で転送さ
    れるデータを記憶する複数のデータ・バッファ手段（3
    8,40,42）と、 （ii）前記データ・バッファ手段の各々がデータで全部
    埋まっているか、あるいは空であるかを示す手段と、 （iii）各周辺装置の所定の優先順位に基づいて、デー
    タ転送要求している競合する複数の前記周辺装置のうち
    の１つにデータ転送を許可する優先順位調停手段（68）
    と、 （iv）前記データ転送要求が前記周辺装置からの書き込
    みデータ転送でありかつ対応する前記データ・バッファ
    手段がデータで全部埋まっている場合、または、前記デ
    ータ転送が前記周辺装置への読み取りデータ転送であり
    かつ対応する前記データ・バッファ手段が空の場合に、
    該周辺装置のデータ転送要求の前記優先順位調停手段へ
    の入力を禁止し、データ転送要求している低位の優先順
    位をもつ周辺装置のデータ転送を許可することにより優
    先順位を一時的に変更し、データ転送の遅延を回避する
    ための前記優先順位調停手段に接続された優先順位条件
    付け手段（70,72,74）と、 を含むことを特徴とするデータ処理システム。
  3. 【請求項３】各々所定の優先順位をもつ複数の周辺装置
    （24,26,28）とシステム・メモリ（20）との間でのデー
    タ転送を制御する方法であって、 （ａ）各周辺装置にデータ・バッファ（38,40,42）を割
    り当てるステップと、 （ｂ）前記周辺装置からのデータ転送要求を受け取るス
    テップと、 （ｃ）前記周辺装置に割り当てられた前記データ・バッ
    ファに前記データ転送要求によるデータを記憶させるス
    テップと、 （ｄ）前記データ・バッファがデータで全部埋まってい
    るか、あるいは、空であるかを示すステップと、 （ｅ）各周辺装置の所定の優先順位に基づいて、データ
    転送要求している競合する複数の前記周辺装置のうちの
    １つにデータ転送要求を許可するステップと、 （ｆ）前記データ転送要求が前記周辺装置からの書き込
    みデータ転送でありかつ対応する前記データ・バッファ
    手段がデータで全部埋まっている場合、または、前記デ
    ータ転送が前記周辺装置への読み取りデータ転送であり
    かつ対応する前記データ・バッファ手段が空の場合に、
    該周辺装置のデータ転送要求を禁止し、データ転送要求
    している低位の優先順位をもつ周辺装置のデータ転送を
    許可することにより優先順位を一時的に変更し、データ
    転送の遅延を回避するための前記優先順位を変更するス
    テップと、 を含むデータ転送を制御する方法。
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