JP2003140779A - ウオッチドッグタイマ診断システム - Google Patents
ウオッチドッグタイマ診断システムInfo
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- JP2003140779A JP2003140779A JP2001340561A JP2001340561A JP2003140779A JP 2003140779 A JP2003140779 A JP 2003140779A JP 2001340561 A JP2001340561 A JP 2001340561A JP 2001340561 A JP2001340561 A JP 2001340561A JP 2003140779 A JP2003140779 A JP 2003140779A
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Abstract
(57)【要約】
【課題】 ウオッチドッグタイマのみならず、リセット
信号入力端子までの異常の有無まで診断できるようにし
たWDT診断システムを提供する。 【解決手段】 WDT診断回路20は、CPU10から
のパルス信号が所定周期から外れた場合にリセット信号
を出力する。故障診断時は、リセット信号レベルをCP
Uのリセット信号入力端子RESBのHレベル最小入力
電圧よりも高いレベルとしてCPUのリセットを防止す
る。非診断時は、リセット信号レベルをリセット信号入
力端子のLレベル最大入力電圧よりも低いレベルとす
る。CPUはリセット信号入力端子と異なる診断結果信
号入力端子SINIにリセット信号を受けてその変化に
基づいてWDT診断回路が正常であるか否かを判断す
る。WDT故障やリセット信号入力端子までの経路にオ
ープン故障等があるとリセット信号が変化しないから異
常が検出できる。
信号入力端子までの異常の有無まで診断できるようにし
たWDT診断システムを提供する。 【解決手段】 WDT診断回路20は、CPU10から
のパルス信号が所定周期から外れた場合にリセット信号
を出力する。故障診断時は、リセット信号レベルをCP
Uのリセット信号入力端子RESBのHレベル最小入力
電圧よりも高いレベルとしてCPUのリセットを防止す
る。非診断時は、リセット信号レベルをリセット信号入
力端子のLレベル最大入力電圧よりも低いレベルとす
る。CPUはリセット信号入力端子と異なる診断結果信
号入力端子SINIにリセット信号を受けてその変化に
基づいてWDT診断回路が正常であるか否かを判断す
る。WDT故障やリセット信号入力端子までの経路にオ
ープン故障等があるとリセット信号が変化しないから異
常が検出できる。
Description
【0001】
【発明の属する技術分野】本発明は、システム動作を監
視し、特定の信号ラインにパルス信号が供給されなくな
ったり所定周期から外れたりした場合には、システムが
正常動作していないと判断しリセットをかけるウオッチ
ドッグタイマ(以下、「WDT」という)の診断が可能
なウオッチドッグタイマ診断システムに関する。
視し、特定の信号ラインにパルス信号が供給されなくな
ったり所定周期から外れたりした場合には、システムが
正常動作していないと判断しリセットをかけるウオッチ
ドッグタイマ(以下、「WDT」という)の診断が可能
なウオッチドッグタイマ診断システムに関する。
【0002】
【従来の技術】従来のWDT診断システムとして図7に
示すようなものがある。このシステムでは、ウオッチド
ッグタイマ(WDT)診断回路60が専用のICである
ASICで構成され、CPU(中央演算装置)50に接
続されている。CPU50は電源電圧VDDで作動し、
パルス信号出力端子PRNOから所定周期パルスのPR
UN信号を出力可能である。また、診断状態信号出力端
子SINJOからはWDT診断を制御する診断状態信号
を出力する。
示すようなものがある。このシステムでは、ウオッチド
ッグタイマ(WDT)診断回路60が専用のICである
ASICで構成され、CPU(中央演算装置)50に接
続されている。CPU50は電源電圧VDDで作動し、
パルス信号出力端子PRNOから所定周期パルスのPR
UN信号を出力可能である。また、診断状態信号出力端
子SINJOからはWDT診断を制御する診断状態信号
を出力する。
【0003】WDT診断回路60はまず、電源入力端子
VCCを経て電源電圧VDDに接続されたパワーオンク
リア回路(POC)22と、CPU50からのPRUN
信号を入力するパルス信号入力端子PRNIに接続され
たWDT24を備える。WDT24は、入力されたPR
UN信号が所定周期から外れたとき、異常検出信号を出
力する。WDT診断回路60内では、診断状態信号入力
端子SINJIに受けたCPU50からの診断状態信号
が、AND回路62へ入力されるとともに、AND回路
64に反転入力される。
VCCを経て電源電圧VDDに接続されたパワーオンク
リア回路(POC)22と、CPU50からのPRUN
信号を入力するパルス信号入力端子PRNIに接続され
たWDT24を備える。WDT24は、入力されたPR
UN信号が所定周期から外れたとき、異常検出信号を出
力する。WDT診断回路60内では、診断状態信号入力
端子SINJIに受けたCPU50からの診断状態信号
が、AND回路62へ入力されるとともに、AND回路
64に反転入力される。
【0004】AND回路64には、WDT24から出力
される異常検出信号も入力され、WDT診断時はWDT
24から出力される異常検出信号をマスクし、非WDT
診断時は異常検出信号をOR回路66へ出力する。OR
回路66は、AND回路64とパワーオンクリア回路2
2とからの出力信号が入力可能とされ、いずれか一方の
信号が入力されたときリセット信号出力用のトランジス
タ68へ信号を出力する。トランジスタ68は、OR回
路66からのリセット出力信号の入力によりオン作動
し、リセット信号出力端子RESOからリセット信号を
CPU50のリセット信号入力端子RESBへ出力す
る。
される異常検出信号も入力され、WDT診断時はWDT
24から出力される異常検出信号をマスクし、非WDT
診断時は異常検出信号をOR回路66へ出力する。OR
回路66は、AND回路64とパワーオンクリア回路2
2とからの出力信号が入力可能とされ、いずれか一方の
信号が入力されたときリセット信号出力用のトランジス
タ68へ信号を出力する。トランジスタ68は、OR回
路66からのリセット出力信号の入力によりオン作動
し、リセット信号出力端子RESOからリセット信号を
CPU50のリセット信号入力端子RESBへ出力す
る。
【0005】リセット信号出力端子RESOとリセット
信号入力端子RESB間の接続線は抵抗74を介して電
源電圧VDDに接続され、トランジスタ68がオフの状
態ではCPU50のリセット信号入力端子RESBに非
リセット信号としてのHレベル(ハイ・レベル)の信号
を、またトランジスタ68がオンの状態ではリセット信
号入力端子RESBにリセット信号としてのLレベル
(ロー・レベル)の信号を供給するように構成されてい
る。
信号入力端子RESB間の接続線は抵抗74を介して電
源電圧VDDに接続され、トランジスタ68がオフの状
態ではCPU50のリセット信号入力端子RESBに非
リセット信号としてのHレベル(ハイ・レベル)の信号
を、またトランジスタ68がオンの状態ではリセット信
号入力端子RESBにリセット信号としてのLレベル
(ロー・レベル)の信号を供給するように構成されてい
る。
【0006】一方、AND回路62にも、診断状態信号
入力端子SINJIからの診断状態信号に加えて、WD
T24からの異常検出信号が入力され、診断状態信号に
よりWDT非診断時にはWDT24からの異常検出信号
をマスクし、WDT診断時には異常検出信号を出力バッ
ファ70へ出力する。出力バッファ70は、AND回路
62からの出力信号をインピーダンス変換して診断結果
信号出力端子SINOから診断結果信号として出力す
る。この診断結果信号はCPU50の診断結果信号入力
端子SINIに入力される。
入力端子SINJIからの診断状態信号に加えて、WD
T24からの異常検出信号が入力され、診断状態信号に
よりWDT非診断時にはWDT24からの異常検出信号
をマスクし、WDT診断時には異常検出信号を出力バッ
ファ70へ出力する。出力バッファ70は、AND回路
62からの出力信号をインピーダンス変換して診断結果
信号出力端子SINOから診断結果信号として出力す
る。この診断結果信号はCPU50の診断結果信号入力
端子SINIに入力される。
【0007】すなわち、AND回路64以降の回路は、
PRUN信号が所定周期から外れたとき、WDT24か
ら出力される異常検出信号に基づいてリセット信号をC
PU50に入力することによりこれをリセットし、AN
D回路62以降の回路は、WDT24から出力される異
常検出信号を診断結果信号としてCPU50に入力する
ので、CPU50がWDT24の異常を判断する。
PRUN信号が所定周期から外れたとき、WDT24か
ら出力される異常検出信号に基づいてリセット信号をC
PU50に入力することによりこれをリセットし、AN
D回路62以降の回路は、WDT24から出力される異
常検出信号を診断結果信号としてCPU50に入力する
ので、CPU50がWDT24の異常を判断する。
【0008】図8は、上記従来のWDT診断システムに
おいて、非WDT診断時に、PRUN信号が正常である
場合のタイムチャートである。CPU50の診断状態信
号出力端子SINJOからWDT診断回路60の診断状
態信号入力端子SINJIに入力される診断状態信号、
およびWDT診断回路60の診断結果信号出力端子SI
NOからCPU50の診断結果信号入力端子SINIへ
出力されるWDT診断結果信号は、非WDT診断状態で
あることから、ともにLレベルの状態で一定となってい
る。また、パルス信号入力端子PRNIに入力されるP
RUN信号は、正常であることから所定周期のパルス信
号であり、WDT24は異常検出信号を出力せず、リセ
ット信号入力端子RESBへ入力されるリセット信号
は、非リセット状態を示すHレベルで一定となってい
る。
おいて、非WDT診断時に、PRUN信号が正常である
場合のタイムチャートである。CPU50の診断状態信
号出力端子SINJOからWDT診断回路60の診断状
態信号入力端子SINJIに入力される診断状態信号、
およびWDT診断回路60の診断結果信号出力端子SI
NOからCPU50の診断結果信号入力端子SINIへ
出力されるWDT診断結果信号は、非WDT診断状態で
あることから、ともにLレベルの状態で一定となってい
る。また、パルス信号入力端子PRNIに入力されるP
RUN信号は、正常であることから所定周期のパルス信
号であり、WDT24は異常検出信号を出力せず、リセ
ット信号入力端子RESBへ入力されるリセット信号
は、非リセット状態を示すHレベルで一定となってい
る。
【0009】図9は、上記非WDT診断時に、PRUN
信号が異常となった場合のタイムチャートである。ここ
でも、非WDT診断状態であることから、診断状態信号
入力端子SINJIに入力される診断状態信号、および
診断結果信号出力端子SINOから出力されるWDT診
断結果信号は、ともにLレベルの状態で一定となってい
る。この状態で、パルス信号入力端子PRNIに入力さ
れるPRUN信号がある時刻t1で所定周期から外れ、
例えば低レベルの一定値になると、WDT24は、PR
UN異常検知時間TRESが経過した時点t2で異常検
出信号を出力する。
信号が異常となった場合のタイムチャートである。ここ
でも、非WDT診断状態であることから、診断状態信号
入力端子SINJIに入力される診断状態信号、および
診断結果信号出力端子SINOから出力されるWDT診
断結果信号は、ともにLレベルの状態で一定となってい
る。この状態で、パルス信号入力端子PRNIに入力さ
れるPRUN信号がある時刻t1で所定周期から外れ、
例えば低レベルの一定値になると、WDT24は、PR
UN異常検知時間TRESが経過した時点t2で異常検
出信号を出力する。
【0010】ここで、診断状態信号がLレベルの一定信
号であるので、AND回路64へは反転されHレベルと
して入力され、WDT24の出力がAND回路64を通
過して、OR回路66を介してトランジスタ68をオン
させる。この結果、リセット信号出力端子RESOから
リセット信号入力端子RESBへ入力するリセット信号
は、HレベルからLレベルに切り換わる。
号であるので、AND回路64へは反転されHレベルと
して入力され、WDT24の出力がAND回路64を通
過して、OR回路66を介してトランジスタ68をオン
させる。この結果、リセット信号出力端子RESOから
リセット信号入力端子RESBへ入力するリセット信号
は、HレベルからLレベルに切り換わる。
【0011】次に、WDT診断時におけるPRUN信号
が正常である場合のタイムチャートは図10のようにな
る。診断状態信号出力端子SINJOから診断状態信号
入力端子SINJIに入力される診断状態信号は、WD
T診断開始時点t3でLレベル状態からHレベル状態に
立ち上がる。これと同時に、CPU50はパルス信号出
力端子PRNOからパルス信号入力端子PRNIへ入力
されるPRUN信号を、擬似異常信号として所定周期か
らずれた低レベルの一定値とする。
が正常である場合のタイムチャートは図10のようにな
る。診断状態信号出力端子SINJOから診断状態信号
入力端子SINJIに入力される診断状態信号は、WD
T診断開始時点t3でLレベル状態からHレベル状態に
立ち上がる。これと同時に、CPU50はパルス信号出
力端子PRNOからパルス信号入力端子PRNIへ入力
されるPRUN信号を、擬似異常信号として所定周期か
らずれた低レベルの一定値とする。
【0012】これにより、WDT24は、PRUN異常
検知時間TRESを経過した時刻t4で、異常検出信号
をAND回路64とAND回路62とへ出力する。ここ
で、AND回路64は、診断状態信号入力端子SINJ
Iへ入力された診断状態信号がHレベルとなっており、
これが反転してLレベル信号で入力されることから、異
常検出信号をマスクする。したがって、異常検出信号
は、もはやAND回路64から出力されず、OR回路6
6以下を通じてリセット信号としてCPU50に入力さ
れることはない。
検知時間TRESを経過した時刻t4で、異常検出信号
をAND回路64とAND回路62とへ出力する。ここ
で、AND回路64は、診断状態信号入力端子SINJ
Iへ入力された診断状態信号がHレベルとなっており、
これが反転してLレベル信号で入力されることから、異
常検出信号をマスクする。したがって、異常検出信号
は、もはやAND回路64から出力されず、OR回路6
6以下を通じてリセット信号としてCPU50に入力さ
れることはない。
【0013】一方、AND回路62は、診断状態信号が
Hレベルであるので、WDT24からの異常検出信号を
受けてHレベルを出力し、バッファ回路70を経て、診
断結果信号出力端子SINOから診断結果信号としてC
PU50の診断結果信号入力端子SINIへ出力され
る。この結果、CPU50は、WDT24が正常に作動
していると判断し、時刻t3から時間TSIN経過後の
時刻t5でWDT診断を終了して、PRUN信号を正常
に復帰させる。
Hレベルであるので、WDT24からの異常検出信号を
受けてHレベルを出力し、バッファ回路70を経て、診
断結果信号出力端子SINOから診断結果信号としてC
PU50の診断結果信号入力端子SINIへ出力され
る。この結果、CPU50は、WDT24が正常に作動
していると判断し、時刻t3から時間TSIN経過後の
時刻t5でWDT診断を終了して、PRUN信号を正常
に復帰させる。
【0014】これに対し、WDT24に故障がある場合
は、図11に示すように、WDT24は異常検出信号を
出力しない。したがって、異常検出信号が診断結果信号
として診断結果信号出力端子SINOから出力されず、
CPU50に入力されない。このため、診断結果信号が
WDT診断開始時刻t3から所定時間TSIN内に診断
結果信号入力端子SINIへ入力されないとき、CPU
50は、WDT24が異常であると判断して、時刻t5
でWDT診断を終了する。
は、図11に示すように、WDT24は異常検出信号を
出力しない。したがって、異常検出信号が診断結果信号
として診断結果信号出力端子SINOから出力されず、
CPU50に入力されない。このため、診断結果信号が
WDT診断開始時刻t3から所定時間TSIN内に診断
結果信号入力端子SINIへ入力されないとき、CPU
50は、WDT24が異常であると判断して、時刻t5
でWDT診断を終了する。
【0015】
【発明が解決しようとする課題】ところで、上記のWD
T診断時には、CPUにリセットがかからないようにし
てある。すなわち、診断結果信号はリセット信号出力端
子RESOからではなく、専用の診断結果信号出力端子
SINOから出力している。ここで、WDT正常時にW
DT診断回路60のリセット信号出力端子RESOがオ
ープン故障したときの場合を考えると、WDT診断時に
は、診断状態信号入力端子SINJIへ診断状態信号を
入力すると同時に、PRUN信号を所定周期からずれた
ものとするので、WDT24が異常検出信号を出力する
が、診断状態信号がHレベルであるので異常検出信号は
AND回路64でマスクされ、CPU50のリセット信
号入力端子RESBへリセット信号が入力されることは
ない。すなわち、リセット信号出力端子RESOがオー
プン故障しているか否かにかかわらず、WDT診断時に
はCPU50にはリセットがかからない。
T診断時には、CPUにリセットがかからないようにし
てある。すなわち、診断結果信号はリセット信号出力端
子RESOからではなく、専用の診断結果信号出力端子
SINOから出力している。ここで、WDT正常時にW
DT診断回路60のリセット信号出力端子RESOがオ
ープン故障したときの場合を考えると、WDT診断時に
は、診断状態信号入力端子SINJIへ診断状態信号を
入力すると同時に、PRUN信号を所定周期からずれた
ものとするので、WDT24が異常検出信号を出力する
が、診断状態信号がHレベルであるので異常検出信号は
AND回路64でマスクされ、CPU50のリセット信
号入力端子RESBへリセット信号が入力されることは
ない。すなわち、リセット信号出力端子RESOがオー
プン故障しているか否かにかかわらず、WDT診断時に
はCPU50にはリセットがかからない。
【0016】以上のように、従来のWDT診断システム
では、診断結果信号をリセット信号出力端子RESOと
異なる診断結果信号出力端子SINOから出力している
ので、WDT診断時にCPUへリセットがかからないよ
うにしながらWDT24の診断を実施することができる
ものの、WDT24からリセット信号出力端子RESO
に至る経路、さらにはCPU50のリセット信号入力端
子RESBまでにおける故障の有無については判断がで
きない。
では、診断結果信号をリセット信号出力端子RESOと
異なる診断結果信号出力端子SINOから出力している
ので、WDT診断時にCPUへリセットがかからないよ
うにしながらWDT24の診断を実施することができる
ものの、WDT24からリセット信号出力端子RESO
に至る経路、さらにはCPU50のリセット信号入力端
子RESBまでにおける故障の有無については判断がで
きない。
【0017】したがって本発明は、上記の問題に鑑み、
ウオッチドッグタイマのみならず、この回路からリセッ
ト信号入力端子までの回路の異常の有無をも診断できる
ようにしたウオッチドッグタイマ診断システムを提供す
ることを目的とする。
ウオッチドッグタイマのみならず、この回路からリセッ
ト信号入力端子までの回路の異常の有無をも診断できる
ようにしたウオッチドッグタイマ診断システムを提供す
ることを目的とする。
【0018】
【課題を解決するための手段】このため請求項1の本発
明は、CPUが出力するパルス信号が所定周期から外れ
た場合にウオッチドッグタイマから出力する異常検出信
号に基づいてCPU側のリセット信号入力端子へリセッ
ト信号を入力する一方、CPUから擬似異常信号を出力
してウオッチドッグタイマの故障診断を行うウオッチド
ッグタイマ診断システムにおいて、ウオッチドッグタイ
マの非故障診断時は、リセット信号入力端子に入力され
るリセット信号レベルをリセット信号入力端子のLレベ
ル最大入力電圧よりも低いレベルとし、ウオッチドッグ
タイマの故障診断時は、リセット信号レベルをリセット
信号入力端子のHレベル最小入力電圧よりも高いレベル
とするとともに、CPU側では、リセット信号入力端子
と異なる端子にリセット信号を入力して、該リセット信
号の変化に基づきウオッチドッグタイマが正常であるか
否かの判断を行うものとした。
明は、CPUが出力するパルス信号が所定周期から外れ
た場合にウオッチドッグタイマから出力する異常検出信
号に基づいてCPU側のリセット信号入力端子へリセッ
ト信号を入力する一方、CPUから擬似異常信号を出力
してウオッチドッグタイマの故障診断を行うウオッチド
ッグタイマ診断システムにおいて、ウオッチドッグタイ
マの非故障診断時は、リセット信号入力端子に入力され
るリセット信号レベルをリセット信号入力端子のLレベ
ル最大入力電圧よりも低いレベルとし、ウオッチドッグ
タイマの故障診断時は、リセット信号レベルをリセット
信号入力端子のHレベル最小入力電圧よりも高いレベル
とするとともに、CPU側では、リセット信号入力端子
と異なる端子にリセット信号を入力して、該リセット信
号の変化に基づきウオッチドッグタイマが正常であるか
否かの判断を行うものとした。
【0019】請求項2の発明は、故障診断時および非故
障診断時のリセット信号レベルを、CPUから出力され
る診断状態信号に基づいて切り換えるものとした。ま
た、請求項3の発明は、とくに上記診断状態信号に基づ
いて抵抗値が切り換わるとともに、ウオッチドッグタイ
マの出力に基づいて制御されるトランジスタを介して接
地可能の可変抵抗手段と、電源電圧に接続された第1の
抵抗とを有し、リセット信号出力端子は、第1の抵抗と
可変抵抗手段との接続点に設けられて、リセット信号レ
ベルが、第1の抵抗の抵抗値とトランジスタのオン抵抗
および可変抵抗手段の抵抗値とで電源電圧を分圧したも
のとした。
障診断時のリセット信号レベルを、CPUから出力され
る診断状態信号に基づいて切り換えるものとした。ま
た、請求項3の発明は、とくに上記診断状態信号に基づ
いて抵抗値が切り換わるとともに、ウオッチドッグタイ
マの出力に基づいて制御されるトランジスタを介して接
地可能の可変抵抗手段と、電源電圧に接続された第1の
抵抗とを有し、リセット信号出力端子は、第1の抵抗と
可変抵抗手段との接続点に設けられて、リセット信号レ
ベルが、第1の抵抗の抵抗値とトランジスタのオン抵抗
および可変抵抗手段の抵抗値とで電源電圧を分圧したも
のとした。
【0020】請求項4の発明は、とくに可変抵抗手段
が、互いに並列に設けられた第2の抵抗と、オン抵抗が
第2の抵抗より低く診断状態信号に基づいて切り換えら
れるスイッチとからなり、故障診断時は該スイッチをオ
フさせて抵抗値を高くし、非故障診断時はスイッチをオ
ンさせて抵抗値を低くするものとした。
が、互いに並列に設けられた第2の抵抗と、オン抵抗が
第2の抵抗より低く診断状態信号に基づいて切り換えら
れるスイッチとからなり、故障診断時は該スイッチをオ
フさせて抵抗値を高くし、非故障診断時はスイッチをオ
ンさせて抵抗値を低くするものとした。
【0021】
【発明の効果】請求項1の発明では、ウオッチドッグタ
イマ側からリセット信号を出力し、このリセット信号を
CPU側では診断結果信号としても利用する。そして、
ウオッチドッグタイマの診断時は、リセット信号レベル
をCPUのリセット信号入力端子のHレベル最小入力電
圧よりも高いレベルとすることにより、CPUがリセッ
トされることはない。また、CPU側ではリセット信号
入力端子と異なる端子にリセット信号を受けて、その信
号の変化により、ウオッチドッグタイマが正常であるか
否か、そしてウオッチドッグタイマからリセット信号入
力端子までの回路故障をも判断することができる。
イマ側からリセット信号を出力し、このリセット信号を
CPU側では診断結果信号としても利用する。そして、
ウオッチドッグタイマの診断時は、リセット信号レベル
をCPUのリセット信号入力端子のHレベル最小入力電
圧よりも高いレベルとすることにより、CPUがリセッ
トされることはない。また、CPU側ではリセット信号
入力端子と異なる端子にリセット信号を受けて、その信
号の変化により、ウオッチドッグタイマが正常であるか
否か、そしてウオッチドッグタイマからリセット信号入
力端子までの回路故障をも判断することができる。
【0022】一方、非診断時には、リセット信号レベル
をCPUのリセット信号入力端子のLレベル最大入力電
圧よりも低いレベルとすることで、CPUにリセットを
かけることが可能となる。
をCPUのリセット信号入力端子のLレベル最大入力電
圧よりも低いレベルとすることで、CPUにリセットを
かけることが可能となる。
【0023】請求項2の発明では、故障診断時および非
故障診断時のリセット信号レベルを、CPUからの診断
状態信号に基づいて切り換えるものとしたので、ウオッ
チドッグタイマ側に切り換えタイミングを決定する複雑
な回路を要しない。請求項3の発明では、電源電圧に接
続された第1の抵抗とトランジスタで接地可能の可変抵
抗手段との接続点にリセット信号出力端子を設け、診断
状態信号に基づいて可変抵抗手段の抵抗値を切り換え
て、リセット信号レベルを分圧値で得るものとしたの
で、簡単な構成でリセット信号レベルを切り換えること
ができる。
故障診断時のリセット信号レベルを、CPUからの診断
状態信号に基づいて切り換えるものとしたので、ウオッ
チドッグタイマ側に切り換えタイミングを決定する複雑
な回路を要しない。請求項3の発明では、電源電圧に接
続された第1の抵抗とトランジスタで接地可能の可変抵
抗手段との接続点にリセット信号出力端子を設け、診断
状態信号に基づいて可変抵抗手段の抵抗値を切り換え
て、リセット信号レベルを分圧値で得るものとしたの
で、簡単な構成でリセット信号レベルを切り換えること
ができる。
【0024】請求項4の発明は、上記の可変抵抗手段を
並列の第2の抵抗とスイッチとから構成し、故障診断時
は該スイッチをオフさせて抵抗値を高くし、非故障診断
時はスイッチをオンさせてその低いオン抵抗を用いるも
のとしたので、スイッチのオン、オフだけでとくに簡便
に異なるレベルのリセット信号を得ることができる。
並列の第2の抵抗とスイッチとから構成し、故障診断時
は該スイッチをオフさせて抵抗値を高くし、非故障診断
時はスイッチをオンさせてその低いオン抵抗を用いるも
のとしたので、スイッチのオン、オフだけでとくに簡便
に異なるレベルのリセット信号を得ることができる。
【0025】
【発明の実施の形態】以下、本発明の実施の形態につい
て詳細に説明する。図1は、発明の実施の構成を示すブ
ロック図である。CPU10は電源電圧VDDで作動
し、パルス信号出力端子PRNOから所定周期のパルス
信号PRUNを出力可能であり、また、診断状態信号出
力端子SINJOからはWDT診断を制御する診断状態
信号を出力する。そして、WDT診断回路20からのリ
セット信号を受けるリセット信号入力端子RESBと、
同じくリセット信号を受ける診断結果信号入力端子SI
NIを備えている。リセット信号入力端子RESBおよ
び診断結果信号入力端子SINIはそれぞれ、Lレベル
最大入力電圧VLmaxとLレベル最小入力電圧VLm
inの間をLレベル信号の入力範囲とし、Hレベル最大
入力電圧VHmaxとHレベル最小入力電圧VHmin
の間をHレベル信号の入力範囲としている。
て詳細に説明する。図1は、発明の実施の構成を示すブ
ロック図である。CPU10は電源電圧VDDで作動
し、パルス信号出力端子PRNOから所定周期のパルス
信号PRUNを出力可能であり、また、診断状態信号出
力端子SINJOからはWDT診断を制御する診断状態
信号を出力する。そして、WDT診断回路20からのリ
セット信号を受けるリセット信号入力端子RESBと、
同じくリセット信号を受ける診断結果信号入力端子SI
NIを備えている。リセット信号入力端子RESBおよ
び診断結果信号入力端子SINIはそれぞれ、Lレベル
最大入力電圧VLmaxとLレベル最小入力電圧VLm
inの間をLレベル信号の入力範囲とし、Hレベル最大
入力電圧VHmaxとHレベル最小入力電圧VHmin
の間をHレベル信号の入力範囲としている。
【0026】WDT診断回路20は、電源電圧VDDに
接続された電源入力端子VCCと、CPU10のパルス
信号出力端子PRNOと接続されたパルス信号入力端子
PRNIと、診断状態信号出力端子SINJOと接続さ
れた診断状態信号入力端子SINJIと、CPU10へ
リセット信号を出力するリセット信号出力端子RESO
を備える。WDT診断回路20のリセット信号出力端子
RESOとCPU10のリセット信号入力端子RESB
間の接続線は、抵抗34を介して電源電圧VDDに接続
されている。
接続された電源入力端子VCCと、CPU10のパルス
信号出力端子PRNOと接続されたパルス信号入力端子
PRNIと、診断状態信号出力端子SINJOと接続さ
れた診断状態信号入力端子SINJIと、CPU10へ
リセット信号を出力するリセット信号出力端子RESO
を備える。WDT診断回路20のリセット信号出力端子
RESOとCPU10のリセット信号入力端子RESB
間の接続線は、抵抗34を介して電源電圧VDDに接続
されている。
【0027】WDT診断回路20内には、電源入力端子
VCCに接続されたパワーオンクリア回路22と、パル
ス信号入力端子PRNIに接続されたWDT24を有し
ている。WDT24は、入力されたPRUN信号が所定
周期から外れたとき異常と判断して、異常検出信号(こ
こではHレベル信号)を出力する。リセット信号出力端
子RESOは、抵抗30からトランジスタ28を介して
接地され、抵抗30と並列にスイッチ32が設けられて
いる。スイッチ32のオン抵抗は、抵抗30および抵抗
34よりも十分小さい。パワーオンクリア回路22とW
DT24の各出力はOR回路26に入力され、OR回路
26の出力がトランジスタ28のゲートに接続されてい
る。
VCCに接続されたパワーオンクリア回路22と、パル
ス信号入力端子PRNIに接続されたWDT24を有し
ている。WDT24は、入力されたPRUN信号が所定
周期から外れたとき異常と判断して、異常検出信号(こ
こではHレベル信号)を出力する。リセット信号出力端
子RESOは、抵抗30からトランジスタ28を介して
接地され、抵抗30と並列にスイッチ32が設けられて
いる。スイッチ32のオン抵抗は、抵抗30および抵抗
34よりも十分小さい。パワーオンクリア回路22とW
DT24の各出力はOR回路26に入力され、OR回路
26の出力がトランジスタ28のゲートに接続されてい
る。
【0028】スイッチ32はその制御端子が診断状態信
号入力端子SINJIに接続してあり、診断状態信号に
よりオン/オフする。すなわち、診断状態信号がLレベ
ルとされる非WDT診断時にはオン状態となり、診断状
態信号がHレベルとされるWDT診断時にはオフ状態と
なる。これにより、並列に設けられた抵抗30とスイッ
チ32は、スイッチ32のオン、オフにより後述のよう
に全体としての抵抗値が変化する可変抵抗手段を構成す
る。以上のWDT診断回路20は専用のASICとして
構成されている。
号入力端子SINJIに接続してあり、診断状態信号に
よりオン/オフする。すなわち、診断状態信号がLレベ
ルとされる非WDT診断時にはオン状態となり、診断状
態信号がHレベルとされるWDT診断時にはオフ状態と
なる。これにより、並列に設けられた抵抗30とスイッ
チ32は、スイッチ32のオン、オフにより後述のよう
に全体としての抵抗値が変化する可変抵抗手段を構成す
る。以上のWDT診断回路20は専用のASICとして
構成されている。
【0029】トランジスタ28がオフの状態ではCPU
10のリセット信号入力端子RESBに非リセット信号
としてのハイ・レベル(Hレベル)の信号を、またトラ
ンジスタ28がオンの状態ではリセット信号入力端子R
ESBにリセット信号としてのロー・レベル(Lレベ
ル)の信号を供給するように構成されている。
10のリセット信号入力端子RESBに非リセット信号
としてのハイ・レベル(Hレベル)の信号を、またトラ
ンジスタ28がオンの状態ではリセット信号入力端子R
ESBにリセット信号としてのロー・レベル(Lレベ
ル)の信号を供給するように構成されている。
【0030】また、リセット信号出力端子RESOとリ
セット信号入力端子RESB間の接続線はCPU10の
診断結果信号入力端子SINIにも接続され、前述のよ
うにリセット信号が診断結果信号入力端子SINIにも
入力されるようになっている。WDT診断回路20のリ
セット信号出力端子RESOから出力されるリセット信
号のHレベルおよびLレベルの高さは、WDTの診断時
と非診断時とで変化する。
セット信号入力端子RESB間の接続線はCPU10の
診断結果信号入力端子SINIにも接続され、前述のよ
うにリセット信号が診断結果信号入力端子SINIにも
入力されるようになっている。WDT診断回路20のリ
セット信号出力端子RESOから出力されるリセット信
号のHレベルおよびLレベルの高さは、WDTの診断時
と非診断時とで変化する。
【0031】図2の(a)は、非WDT診断時のリセッ
ト信号レベルを示し、(b)はWDT診断時のリセット
信号レベルを示す。非WDT診断時は、CPU10から
WDT診断回路20の診断状態信号入力端子SINJI
に入力される診断状態信号がLレベルとされることか
ら、スイッチ32がオン状態にある。パルス信号入力端
子PRNIに入力されたCPU10からのパルス信号P
RUNが所定周期からずれたとき、WDT24は異常と
判断して異常検出信号(Hレベル信号)を出力する。こ
の異常検出信号に基づきOR回路26の出力がトランジ
スタ28をオンさせる。
ト信号レベルを示し、(b)はWDT診断時のリセット
信号レベルを示す。非WDT診断時は、CPU10から
WDT診断回路20の診断状態信号入力端子SINJI
に入力される診断状態信号がLレベルとされることか
ら、スイッチ32がオン状態にある。パルス信号入力端
子PRNIに入力されたCPU10からのパルス信号P
RUNが所定周期からずれたとき、WDT24は異常と
判断して異常検出信号(Hレベル信号)を出力する。こ
の異常検出信号に基づきOR回路26の出力がトランジ
スタ28をオンさせる。
【0032】その際、スイッチ32のオン抵抗は抵抗3
0の抵抗値より十分小さい(低い)ので、前述した可変
抵抗手段としての抵抗値は実質的にスイッチ32のオン
抵抗で表わされる。こうして、リセット信号出力端子R
ESOに現われるリセット信号の電圧レベルは、電源電
圧VDDを抵抗34と、スイッチ32のオン抵抗および
トランジスタ28のオン抵抗とで分圧した電圧となる。
抵抗34とスイッチ32のオン抵抗の抵抗値は、まずこ
の分圧された電圧レベルが、図2の(a)に示すよう
に、CPU10のリセット信号入力端子RESBのLレ
ベル最大入力電圧VLmaxとLレベル最小入力電圧V
Lminの間の電圧範囲Va内になるように、トランジ
スタ28のオン抵抗も考慮して設定してある。したがっ
て、非WDT診断時のCPU10は、このリセット信号
をリセット信号入力端子RESBに受けて、リセットさ
れる。
0の抵抗値より十分小さい(低い)ので、前述した可変
抵抗手段としての抵抗値は実質的にスイッチ32のオン
抵抗で表わされる。こうして、リセット信号出力端子R
ESOに現われるリセット信号の電圧レベルは、電源電
圧VDDを抵抗34と、スイッチ32のオン抵抗および
トランジスタ28のオン抵抗とで分圧した電圧となる。
抵抗34とスイッチ32のオン抵抗の抵抗値は、まずこ
の分圧された電圧レベルが、図2の(a)に示すよう
に、CPU10のリセット信号入力端子RESBのLレ
ベル最大入力電圧VLmaxとLレベル最小入力電圧V
Lminの間の電圧範囲Va内になるように、トランジ
スタ28のオン抵抗も考慮して設定してある。したがっ
て、非WDT診断時のCPU10は、このリセット信号
をリセット信号入力端子RESBに受けて、リセットさ
れる。
【0033】一方、WDT診断時には、CPU10から
診断状態信号入力端子SINJIに入力される診断状態
信号がHレベルとされることから、スイッチ32はオフ
となる。この場合も、PRUN信号が所定周期からずれ
るとWDT24がその異常を検出し、異常検出信号を出
力する。この異常検出信号に基づきOR回路26の出力
がトランジスタ28をオンさせる。
診断状態信号入力端子SINJIに入力される診断状態
信号がHレベルとされることから、スイッチ32はオフ
となる。この場合も、PRUN信号が所定周期からずれ
るとWDT24がその異常を検出し、異常検出信号を出
力する。この異常検出信号に基づきOR回路26の出力
がトランジスタ28をオンさせる。
【0034】その際、リセット信号出力端子RESOに
現われるリセット信号の電圧レベルは、電源電圧VDD
を抵抗34と、抵抗30およびトランジスタ28のオン
抵抗とで分圧した電圧となる。抵抗34とスイッチ32
のオン抵抗の抵抗値はさらに、この分圧された電圧レベ
ルが、図2の(b)に示すように、CPU10のリセッ
ト信号入力端子RESBのHレベル最大入力電圧VHm
axとHレベル最小入力電圧VHminの間の電圧範囲
Vb内になるように設定されている。したがって、WD
T診断時には上記リセット信号によりCPU10がリセ
ットされることはない。
現われるリセット信号の電圧レベルは、電源電圧VDD
を抵抗34と、抵抗30およびトランジスタ28のオン
抵抗とで分圧した電圧となる。抵抗34とスイッチ32
のオン抵抗の抵抗値はさらに、この分圧された電圧レベ
ルが、図2の(b)に示すように、CPU10のリセッ
ト信号入力端子RESBのHレベル最大入力電圧VHm
axとHレベル最小入力電圧VHminの間の電圧範囲
Vb内になるように設定されている。したがって、WD
T診断時には上記リセット信号によりCPU10がリセ
ットされることはない。
【0035】つぎに、本実施の形態における非WDT診
断時において、PRUN信号が正常な場合のタイムチャ
ートを図3に示す。CPU10の診断状態信号出力端子
SINJOから出力されWDT診断回路20の診断状態
信号入力端子SINJIに入力される診断状態信号は、
非WDT診断時であることからLレベル状態の一定信号
である。このため、スイッチ(SW)32はオン状態と
なっている。
断時において、PRUN信号が正常な場合のタイムチャ
ートを図3に示す。CPU10の診断状態信号出力端子
SINJOから出力されWDT診断回路20の診断状態
信号入力端子SINJIに入力される診断状態信号は、
非WDT診断時であることからLレベル状態の一定信号
である。このため、スイッチ(SW)32はオン状態と
なっている。
【0036】WDT診断回路20のパルス信号入力端子
PRNIに入力されるPRUN信号が正常な所定のパル
ス信号であるので、OR回路26に入力されるWDT2
4の出力はLレベル状態で、パワーオンクリア回路22
のオフ状態と相まってトランジスタ(TR)28はオフ
状態となっている。これにより、リセット信号出力端子
RESOのリセット信号が非リセットレベル状態である
Hレベルの一定信号となっているので、CPU10のリ
セット信号入力端子RESBおよび診断結果信号入力端
子SINIはHレベル状態で、したがって、CPU10
がリセットされることはない。
PRNIに入力されるPRUN信号が正常な所定のパル
ス信号であるので、OR回路26に入力されるWDT2
4の出力はLレベル状態で、パワーオンクリア回路22
のオフ状態と相まってトランジスタ(TR)28はオフ
状態となっている。これにより、リセット信号出力端子
RESOのリセット信号が非リセットレベル状態である
Hレベルの一定信号となっているので、CPU10のリ
セット信号入力端子RESBおよび診断結果信号入力端
子SINIはHレベル状態で、したがって、CPU10
がリセットされることはない。
【0037】これに対し、非WDT診断時においてPR
UN信号が異常な場合のタイムチャートを図4に示す。
上記同様、WDT診断回路20におけるスイッチ32は
オン状態である。ここで、PRUN信号が時刻t1で異
常となりパルス信号入力端子PRNIに所定周期からず
れた信号(ここでは、一定の低レベル信号)が入力され
ると、WDT24はPRUN異常検出時間(TRES)
を経過した時刻t2で異常検出信号(Hレベル信号)を
出力し、OR回路26を介してトランジスタ28をオフ
からオン状態に切り換える。したがって、リセット信号
出力端子RESOにおける電圧レベルは、リセット信号
入力端子RESBおよび診断結果信号入力端子SINI
のLレベル最大入力電圧VLmaxとLレベル最小入力
電圧VLmin間の電圧範囲Va内の高さまで大きく低
下し、このリセット信号によりCPU10はリセットさ
れる。
UN信号が異常な場合のタイムチャートを図4に示す。
上記同様、WDT診断回路20におけるスイッチ32は
オン状態である。ここで、PRUN信号が時刻t1で異
常となりパルス信号入力端子PRNIに所定周期からず
れた信号(ここでは、一定の低レベル信号)が入力され
ると、WDT24はPRUN異常検出時間(TRES)
を経過した時刻t2で異常検出信号(Hレベル信号)を
出力し、OR回路26を介してトランジスタ28をオフ
からオン状態に切り換える。したがって、リセット信号
出力端子RESOにおける電圧レベルは、リセット信号
入力端子RESBおよび診断結果信号入力端子SINI
のLレベル最大入力電圧VLmaxとLレベル最小入力
電圧VLmin間の電圧範囲Va内の高さまで大きく低
下し、このリセット信号によりCPU10はリセットさ
れる。
【0038】次に、WDT正常時にWDT診断を実施し
た場合のタイムチャートを、図5に基づき説明する。診
断状態信号入力端子SINJIに入力される信号は、W
DT診断開始時点t3でLレベルからHレベルに立ち上
がる。これにより、スイッチ32がオンからオフ状態に
切り換わる。また、同時にCPU10のパルス信号出力
端子PRNOから出力されるPRUN信号は、所定周期
からずれた低レベルの一定信号となるので、WDT24
は異常検出時間TRES経過後の時刻t4に異常検出信
号を出力し、トランジスタ28をオン状態にする。
た場合のタイムチャートを、図5に基づき説明する。診
断状態信号入力端子SINJIに入力される信号は、W
DT診断開始時点t3でLレベルからHレベルに立ち上
がる。これにより、スイッチ32がオンからオフ状態に
切り換わる。また、同時にCPU10のパルス信号出力
端子PRNOから出力されるPRUN信号は、所定周期
からずれた低レベルの一定信号となるので、WDT24
は異常検出時間TRES経過後の時刻t4に異常検出信
号を出力し、トランジスタ28をオン状態にする。
【0039】このとき、リセット信号出力端子RESO
におけるリセット信号の電圧レベルは、リセット信号入
力端子RESBおよび診断結果信号入力端子SINIの
Hレベル最大入力電圧VHmaxとHレベル最小入力電
圧VHmin間の電圧範囲Vb内の高さへと若干低下す
る。したがって、CPU10はこのリセット信号により
リセットされないものの、CPU10は診断結果信号入
力端子SINIに入力される上記の電圧変化を検知し
て、WDT24が正常に作動していると判断する。この
あと、時刻t5で診断を終了する。すなわち、WDT2
4が異常検出信号を正常に出力しており、かつWDT2
4からリセット信号出力端子RESOまで、ひいてはC
PU10の診断結果信号入力端子SINIまで故障がな
く、WDT診断回路20が正常であると判断される。
におけるリセット信号の電圧レベルは、リセット信号入
力端子RESBおよび診断結果信号入力端子SINIの
Hレベル最大入力電圧VHmaxとHレベル最小入力電
圧VHmin間の電圧範囲Vb内の高さへと若干低下す
る。したがって、CPU10はこのリセット信号により
リセットされないものの、CPU10は診断結果信号入
力端子SINIに入力される上記の電圧変化を検知し
て、WDT24が正常に作動していると判断する。この
あと、時刻t5で診断を終了する。すなわち、WDT2
4が異常検出信号を正常に出力しており、かつWDT2
4からリセット信号出力端子RESOまで、ひいてはC
PU10の診断結果信号入力端子SINIまで故障がな
く、WDT診断回路20が正常であると判断される。
【0040】これに対し、図6は、WDT異常時にWD
T診断を実施した場合のタイムチャートである。この場
合も、WDT診断回路20におけるスイッチ32はオフ
状態である。また、同時にCPU10のパルス信号出力
端子PRNOから出力されるPRUN信号も所定周期か
らずれた信号となるが、WDT24に異常があると異常
検出信号が出力されない。したがって、リセット信号出
力端子RESOの電圧レベルは非リセットレベル状態で
あるHレベルに保持され、CPU10はリセットされな
い。そして、CPU10は、WDT診断開始時刻t3か
ら所定時間TSIN内にリセット信号が診断結果信号入
力端子SINIに入力されないことから、WDT24に
異常があると判断し、時刻t5でWDT診断を終了す
る。
T診断を実施した場合のタイムチャートである。この場
合も、WDT診断回路20におけるスイッチ32はオフ
状態である。また、同時にCPU10のパルス信号出力
端子PRNOから出力されるPRUN信号も所定周期か
らずれた信号となるが、WDT24に異常があると異常
検出信号が出力されない。したがって、リセット信号出
力端子RESOの電圧レベルは非リセットレベル状態で
あるHレベルに保持され、CPU10はリセットされな
い。そして、CPU10は、WDT診断開始時刻t3か
ら所定時間TSIN内にリセット信号が診断結果信号入
力端子SINIに入力されないことから、WDT24に
異常があると判断し、時刻t5でWDT診断を終了す
る。
【0041】次に、WDT24が正常作動しているもの
のリセット信号出力端子RESOがオープン故障してい
るときも同様である。すなわち、図5の場合と同じく、
WDT診断回路20が診断状態信号を受けて、時刻t3
でスイッチ32がオフ状態になる。そして同時に、CP
U5側のPRNO端子7から出力されるPRUN信号も
所定周期からずれた信号となり、WDT24が時間TR
ES経過後異常検出信号を出力する。しかしながら、リ
セット信号出力端子RESOがオープン故障しているか
ら、リセット信号はCPU10のリセット信号入力端子
RESBおよび診断結果信号入力端子SINIへは入力
されない。したがって、図6の場合と同じく、CPU1
0は、WDT診断開始時点t3から所定時間TSIN内
にリセット信号を受けないことから、WDT診断回路2
0が異常であると判断し、時刻t5でWDT診断を終了
する。
のリセット信号出力端子RESOがオープン故障してい
るときも同様である。すなわち、図5の場合と同じく、
WDT診断回路20が診断状態信号を受けて、時刻t3
でスイッチ32がオフ状態になる。そして同時に、CP
U5側のPRNO端子7から出力されるPRUN信号も
所定周期からずれた信号となり、WDT24が時間TR
ES経過後異常検出信号を出力する。しかしながら、リ
セット信号出力端子RESOがオープン故障しているか
ら、リセット信号はCPU10のリセット信号入力端子
RESBおよび診断結果信号入力端子SINIへは入力
されない。したがって、図6の場合と同じく、CPU1
0は、WDT診断開始時点t3から所定時間TSIN内
にリセット信号を受けないことから、WDT診断回路2
0が異常であると判断し、時刻t5でWDT診断を終了
する。
【0042】以上のように、本実施の形態では、WDT
診断時にWDT診断回路20のリセット信号出力端子R
ESOからリセット信号を出力し、CPU10側ではこ
のリセット信号を診断結果信号としても用いるものとし
た。そして、WDT診断時はWDT診断回路20のWD
T24に異常検出信号を出力させるとともに、スイッチ
32をオンからオフ状態に切り換えることで、CPU1
0のリセット信号入力端子RESBおよび診断結果信号
入力端子SINIに入力されるリセット信号レベルを、
リセット信号入力端子のHレベル最小入力電圧VHmi
nよりも高いレベルとするので、CPU10をリセット
させることなく、WDT診断回路に異常のないことを判
断することができる。
診断時にWDT診断回路20のリセット信号出力端子R
ESOからリセット信号を出力し、CPU10側ではこ
のリセット信号を診断結果信号としても用いるものとし
た。そして、WDT診断時はWDT診断回路20のWD
T24に異常検出信号を出力させるとともに、スイッチ
32をオンからオフ状態に切り換えることで、CPU1
0のリセット信号入力端子RESBおよび診断結果信号
入力端子SINIに入力されるリセット信号レベルを、
リセット信号入力端子のHレベル最小入力電圧VHmi
nよりも高いレベルとするので、CPU10をリセット
させることなく、WDT診断回路に異常のないことを判
断することができる。
【0043】一方、WDT24に故障がある場合やリセ
ット信号出力端子RESOにオープン故障がある場合に
は、WDT診断開始時点t3から所定時間TSIN内に
リセット信号が診断結果信号入力端子SINIに入力さ
れないので、CPU10をリセットさせることなく、W
DT診断回路20に異常があることが検出できる。
ット信号出力端子RESOにオープン故障がある場合に
は、WDT診断開始時点t3から所定時間TSIN内に
リセット信号が診断結果信号入力端子SINIに入力さ
れないので、CPU10をリセットさせることなく、W
DT診断回路20に異常があることが検出できる。
【0044】なお、非WDT診断時には、スイッチ32
がオン状態となっていることから、CPU10のリセッ
ト信号入力端子RESBに入力されるリセット信号レベ
ルを当該入力端子RESBのLレベル最大入力電圧VL
maxとLレベル最小入力電圧VLmin間のレベルと
するので、CPU10からのPRUN信号の周期がずれ
た場合などにはCPU10にリセットをかけることがで
きる。
がオン状態となっていることから、CPU10のリセッ
ト信号入力端子RESBに入力されるリセット信号レベ
ルを当該入力端子RESBのLレベル最大入力電圧VL
maxとLレベル最小入力電圧VLmin間のレベルと
するので、CPU10からのPRUN信号の周期がずれ
た場合などにはCPU10にリセットをかけることがで
きる。
【0045】こうして、WDT24はもちろん、WDT
24からリセット信号出力端子RESOまでの経路を含
むWDT診断回路20の診断まで行うことが可能で、し
かも、リセット信号を診断結果信号としても利用するの
で、WDT診断回路20には診断結果出力用の独立の回
路も不要となる。
24からリセット信号出力端子RESOまでの経路を含
むWDT診断回路20の診断まで行うことが可能で、し
かも、リセット信号を診断結果信号としても利用するの
で、WDT診断回路20には診断結果出力用の独立の回
路も不要となる。
【0046】以上、実施の形態について説明したが、本
発明は図示の実施の形態に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々の変形が可能であ
る。例えば実施の形態では、可変抵抗手段を抵抗30と
スイッチ32で構成し、電源電圧VDDに対する抵抗3
0、抵抗34、スイッチ32のオン抵抗、トランジスタ
28のオン抵抗の組み合わせにより、CPU10のリセ
ット信号入力端子RESB、診断結果信号入力端子SI
NIのリセット電圧レベルを変えるものとしたが、可変
抵抗手段としては、抵抗30に代えてそれと同じ抵抗値
のオン抵抗を持つ第2のスイッチに置き換え、スイッチ
32のオン、オフ制御と逆作動させるようにしてもよ
い。
発明は図示の実施の形態に限定されるものではなく、そ
の要旨を逸脱しない範囲において種々の変形が可能であ
る。例えば実施の形態では、可変抵抗手段を抵抗30と
スイッチ32で構成し、電源電圧VDDに対する抵抗3
0、抵抗34、スイッチ32のオン抵抗、トランジスタ
28のオン抵抗の組み合わせにより、CPU10のリセ
ット信号入力端子RESB、診断結果信号入力端子SI
NIのリセット電圧レベルを変えるものとしたが、可変
抵抗手段としては、抵抗30に代えてそれと同じ抵抗値
のオン抵抗を持つ第2のスイッチに置き換え、スイッチ
32のオン、オフ制御と逆作動させるようにしてもよ
い。
【図1】本発明の実施の形態を示すブロック図である。
【図2】リセット信号入力端子の入力電圧と、リセット
信号レベルとの関係を示す図である。
信号レベルとの関係を示す図である。
【図3】非診断時においてCPUのパルス信号が正常な
場合のタイムチャートである。
場合のタイムチャートである。
【図4】非診断時においてCPUのパルス信号が異常な
場合のタイムチャートである。
場合のタイムチャートである。
【図5】ウオッチドッグタイマ正常時において診断を実
施する場合のタイムチャートである。
施する場合のタイムチャートである。
【図6】ウオッチドッグタイマ異常時に診断を実施した
場合のタイムチャートである。
場合のタイムチャートである。
【図7】従来例の構成を示す図である。
【図8】従来例での非診断時においてCPUのパルス信
号が正常な場合のタイムチャートである。
号が正常な場合のタイムチャートである。
【図9】従来例での非診断時においてCPUのパルス信
号が異常な場合のタイムチャートである。
号が異常な場合のタイムチャートである。
【図10】従来例でウオッチドッグタイマ正常時におい
て診断を実施する場合のタイムチャートである。
て診断を実施する場合のタイムチャートである。
【図11】従来例でウオッチドッグタイマ異常時に診断
を実施した場合のタイムチャートである。
を実施した場合のタイムチャートである。
10 CPU
20 ウオッチドッグタイマ診断回路
22 パワーオンクリア回路
24 ウオッチドッグタイマ
26 OR回路
28 トランジスタ
30 抵抗(第2の抵抗)
32 スイッチ
34 抵抗(第1の抵抗)
50 CPU
60 ウオッチドッグタイマ診断回路
62 AND回路
64 AND回路
66 OR回路
68 トランジスタ
70 出力バッファ
74 抵抗
PRNI パルス信号入力端子
PRNO パルス信号出力端子
RESB リセット信号入力端子
RESO リセット信号出力端子
SINI 診断結果信号入力端子
SINJI 診断状態信号入力端子
SINJO 診断状態信号出力端子
VCC 電源入力端子
VDD 電源電圧
VHmax Hレベル最大入力電圧
VHmin Hレベル最小入力電圧
VLmax Lレベル最大入力電圧
VLmin Lレベル最小入力電圧
Claims (4)
- 【請求項1】 CPUが出力するパルス信号が所定周期
から外れた場合にウオッチドッグタイマから出力する異
常検出信号に基づいてCPU側のリセット信号入力端子
へリセット信号を入力する一方、CPUから擬似異常信
号を出力してウオッチドッグタイマの故障診断を行うウ
オッチドッグタイマ診断システムにおいて、前記ウオッ
チドッグタイマの非故障診断時は、前記リセット信号入
力端子に入力されるリセット信号レベルを前記リセット
信号入力端子のLレベル最大入力電圧よりも低いレベル
とし、前記ウオッチドッグタイマの故障診断時は、リセ
ット信号レベルを前記リセット信号入力端子のHレベル
最小入力電圧よりも高いレベルとするとともに、CPU
側では、前記リセット信号入力端子と異なる端子に前記
リセット信号を入力して、該リセット信号の変化に基づ
き前記ウオッチドッグタイマが正常であるかの否かの判
断を行う構成としたことを特徴とするウオッチドッグタ
イマ診断システム。 - 【請求項2】 前記故障診断時および非故障診断時のリ
セット信号レベルは、前記CPUから出力される診断状
態信号に基づいて切り換えられることを特徹とする請求
項1記載のウオッチドッグタイマ診断システム。 - 【請求項3】 前記診断状態信号に基づいて抵抗値が切
り換わるとともに、前記ウオッチドッグタイマの出力に
基づいて制御されるトランジスタを介して接地可能の可
変抵抗手段と、電源電圧に接続された第1の抵抗とを有
し、前記リセット信号出力端子は、前記第1の抵抗と可
変抵抗手段との接続点に設けられて、前記リセット信号
レベルが、第1の抵抗の抵抗値と前記トランジスタのオ
ン抵抗および可変抵抗手段の抵抗値とで電源電圧を分圧
したものであることを特徹とする請求項2記載のウオッ
チドッグタイマ診断システム。 - 【請求項4】 前記可変抵抗手段は、互いに並列に設け
られた第2の抵抗と、オン抵抗が第2の抵抗より低く前
記診断状態信号に基づいて切り換えられるスイッチとか
らなり、故障診断時は該スイッチをオフさせて抵抗値を
高くし、非故障診断時はスイッチをオンさせて抵抗値を
低くするように構成したことを特徹とする請求項3記載
のウオッチドッグタイマ診断システム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001340561A JP2003140779A (ja) | 2001-11-06 | 2001-11-06 | ウオッチドッグタイマ診断システム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001340561A JP2003140779A (ja) | 2001-11-06 | 2001-11-06 | ウオッチドッグタイマ診断システム |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003140779A true JP2003140779A (ja) | 2003-05-16 |
Family
ID=19154740
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001340561A Withdrawn JP2003140779A (ja) | 2001-11-06 | 2001-11-06 | ウオッチドッグタイマ診断システム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003140779A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013061863A (ja) * | 2011-09-14 | 2013-04-04 | Keihin Corp | 電子制御装置 |
JP2013062981A (ja) * | 2011-09-14 | 2013-04-04 | Keihin Corp | 電子制御装置及び車両制御システム |
CN111190762A (zh) * | 2020-01-05 | 2020-05-22 | 上海汉枫电子科技有限公司 | 智能家居设备的自动复位及状态保持装置、方法和应用 |
JP2020156222A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
CN111984453A (zh) * | 2020-08-26 | 2020-11-24 | 刘情 | 一种基于看门狗网络巡检设备及其使用方法 |
-
2001
- 2001-11-06 JP JP2001340561A patent/JP2003140779A/ja not_active Withdrawn
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013061863A (ja) * | 2011-09-14 | 2013-04-04 | Keihin Corp | 電子制御装置 |
JP2013062981A (ja) * | 2011-09-14 | 2013-04-04 | Keihin Corp | 電子制御装置及び車両制御システム |
US8996927B2 (en) | 2011-09-14 | 2015-03-31 | Keihin Corporation | Electronic control device with watchdog timer and processing unit to diagnose malfunction of watchdog timer |
JP2020156222A (ja) * | 2019-03-20 | 2020-09-24 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
JP7143797B2 (ja) | 2019-03-20 | 2022-09-29 | 株式会社デンソー | 車載カメラモジュールの電源制御装置 |
CN111190762A (zh) * | 2020-01-05 | 2020-05-22 | 上海汉枫电子科技有限公司 | 智能家居设备的自动复位及状态保持装置、方法和应用 |
CN111190762B (zh) * | 2020-01-05 | 2024-02-27 | 上海汉枫电子科技有限公司 | 智能家居设备的自动复位及状态保持装置、方法和应用 |
CN111984453A (zh) * | 2020-08-26 | 2020-11-24 | 刘情 | 一种基于看门狗网络巡检设备及其使用方法 |
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