JPH0573360A - ウオツチドツグ・タイマ - Google Patents
ウオツチドツグ・タイマInfo
- Publication number
- JPH0573360A JPH0573360A JP3235779A JP23577991A JPH0573360A JP H0573360 A JPH0573360 A JP H0573360A JP 3235779 A JP3235779 A JP 3235779A JP 23577991 A JP23577991 A JP 23577991A JP H0573360 A JPH0573360 A JP H0573360A
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- JP
- Japan
- Prior art keywords
- watchdog timer
- signal
- clock
- microcomputer
- timer
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Abstract
(57)【要約】
【目的】マイクロコンピュータの異常動作を検出するウ
ォッチドッグタイマの異常検出動作に対する信頼性を向
上する。 【構成】切り換え回路108を設け、カウンタ104に
対するカウントクロックφw として、マイクロコンピュ
ータ内のシステムクロックφI に影響されない外部クロ
ックφo を入力することのできる手段を有する。 【効果】マイクロコンピュータ内のシステムクロックφ
I に起因してマイクロコンピュータが異常に動作した場
合にも、ウォッチドッグタイマは正常動作を継続するこ
とが可能になり、ウォッチドッグタイマの異常検出に対
する信頼度が向上する。
ォッチドッグタイマの異常検出動作に対する信頼性を向
上する。 【構成】切り換え回路108を設け、カウンタ104に
対するカウントクロックφw として、マイクロコンピュ
ータ内のシステムクロックφI に影響されない外部クロ
ックφo を入力することのできる手段を有する。 【効果】マイクロコンピュータ内のシステムクロックφ
I に起因してマイクロコンピュータが異常に動作した場
合にも、ウォッチドッグタイマは正常動作を継続するこ
とが可能になり、ウォッチドッグタイマの異常検出に対
する信頼度が向上する。
Description
【0001】
【産業上の利用分野】本発明はウォッチドッグ・タイマ
に関し、特にマイクロコンピュータのウォッチドッグ・
タイマのカウンタ動作クロック回路に関する。
に関し、特にマイクロコンピュータのウォッチドッグ・
タイマのカウンタ動作クロック回路に関する。
【0002】
【従来の技術】マイクロコンピュータにおいて、プログ
ラムの暴走やシステムの異常等を検出する手段として、
ウォッチドッグ・タイマが用いられる。
ラムの暴走やシステムの異常等を検出する手段として、
ウォッチドッグ・タイマが用いられる。
【0003】このウォッチドッグ・タイマは、プログラ
ムの暴走やデッドロック等を検出するための機能で、プ
ログラムの各モジュールごとにウォッチドッグ・タイマ
をクリアする命令を入れてプログラムを設計し、ウォッ
チドック・タイマ割込みが発生することでプログラムま
たはシステムが異常動作していることを検出するもので
ある。
ムの暴走やデッドロック等を検出するための機能で、プ
ログラムの各モジュールごとにウォッチドッグ・タイマ
をクリアする命令を入れてプログラムを設計し、ウォッ
チドック・タイマ割込みが発生することでプログラムま
たはシステムが異常動作していることを検出するもので
ある。
【0004】従来のこの種のウォッチドッグ・タイマを
含むマイクロコンピュータは、図5に示すような構成と
なっており、ウォッチドッグ・タイマ501、発振回路
(以下OSCと記す)102、中央処理装置(以下CP
Uと記す)103、内部発振制御端子X1,X2、外部
出力端子WDTOで構成される。ウォッチドッグ・タイ
マ501は、タイマーカウンタ104、AND論理ゲー
ト105、OR論理ゲート106、モードレジスタ10
7で構成される。
含むマイクロコンピュータは、図5に示すような構成と
なっており、ウォッチドッグ・タイマ501、発振回路
(以下OSCと記す)102、中央処理装置(以下CP
Uと記す)103、内部発振制御端子X1,X2、外部
出力端子WDTOで構成される。ウォッチドッグ・タイ
マ501は、タイマーカウンタ104、AND論理ゲー
ト105、OR論理ゲート106、モードレジスタ10
7で構成される。
【0005】OSC102は、図2に示すように、イン
バータ30,31と抵抗32とを有する構成となってお
り、内部発振制御端子X1,X2に水晶発振器201を
接続することで、端子X1,X2より入力される信号に
従って、内部システムクロックφI を作成している。C
PU103は、OSC102より出力される内部システ
ムクロックφI により動作し、ウォッチドッグ・タイマ
501に対し、タイマカウンタ104のクリア信号CL
Rと、ウォッチドッグ・タイマ501の動作を許可する
動作セット信号RUNを出力する。
バータ30,31と抵抗32とを有する構成となってお
り、内部発振制御端子X1,X2に水晶発振器201を
接続することで、端子X1,X2より入力される信号に
従って、内部システムクロックφI を作成している。C
PU103は、OSC102より出力される内部システ
ムクロックφI により動作し、ウォッチドッグ・タイマ
501に対し、タイマカウンタ104のクリア信号CL
Rと、ウォッチドッグ・タイマ501の動作を許可する
動作セット信号RUNを出力する。
【0006】次に、ウォッチドック・タイマ501の内
部の動作について説明する。タイマーカウンタ104は
マイクロコンピュータの内部システムクロック信号φI
によりカウントアップされ、CPU103より出力され
るクリア信号CLRまたはウォッチドッグ・タイマ50
1の動作を許可する動作セット信号RUNによりクリア
されるが、カウントアップしオーバーフローするまでク
リア信号CLRまたは動作セット信号RUNによるクリ
ア操作が行なわれなかった時に、オーバーフロー信号O
VFを出力する。
部の動作について説明する。タイマーカウンタ104は
マイクロコンピュータの内部システムクロック信号φI
によりカウントアップされ、CPU103より出力され
るクリア信号CLRまたはウォッチドッグ・タイマ50
1の動作を許可する動作セット信号RUNによりクリア
されるが、カウントアップしオーバーフローするまでク
リア信号CLRまたは動作セット信号RUNによるクリ
ア操作が行なわれなかった時に、オーバーフロー信号O
VFを出力する。
【0007】モードレジスタ107はフリップフロップ
回路で構成され、マイクロコンピュータ内のシステムリ
セット信号RESETによりリセットされ、CPU10
3より出力される動作セット信号RUNによりセットさ
れる。モードレジスタ107がセットされるとモードレ
ジスタ107のデータ出力によりタイマーカウンタ10
4のオーバーフロー信号OVFを外部出力端子WDTO
に出力することで、プログラムまたはシステムの異常を
外部に出力する構成になっている。
回路で構成され、マイクロコンピュータ内のシステムリ
セット信号RESETによりリセットされ、CPU10
3より出力される動作セット信号RUNによりセットさ
れる。モードレジスタ107がセットされるとモードレ
ジスタ107のデータ出力によりタイマーカウンタ10
4のオーバーフロー信号OVFを外部出力端子WDTO
に出力することで、プログラムまたはシステムの異常を
外部に出力する構成になっている。
【0008】
【発明が解決しようとする課題】前述した従来のウォッ
チドッグ・タイマ501は、プログラムの暴走やデッド
ロックを検出するが、プログラムの暴走やデッドロック
は内部システムクロックの異常により引起こされること
がある。このように、プログラムの異常動作が内部シス
テムクロックにより引起こされた場合には、ウォッチド
ッグ・タイマ501の動作にも異常が起こることが考え
られ、マイクロコンピュータの動作異常の検出が正確に
行なわれないという問題点があった。
チドッグ・タイマ501は、プログラムの暴走やデッド
ロックを検出するが、プログラムの暴走やデッドロック
は内部システムクロックの異常により引起こされること
がある。このように、プログラムの異常動作が内部シス
テムクロックにより引起こされた場合には、ウォッチド
ッグ・タイマ501の動作にも異常が起こることが考え
られ、マイクロコンピュータの動作異常の検出が正確に
行なわれないという問題点があった。
【0009】本発明の目的は、従来の問題点を解決し、
動作に対する高信頼性を確保するようにしたウォッチド
ッグ・タイマを提供することにある。
動作に対する高信頼性を確保するようにしたウォッチド
ッグ・タイマを提供することにある。
【0010】
【課題を解決するための手段】本発明の構成は、発振器
の発振出力を動作クロックとするマイクロコンピュータ
のウォッチドッグ・タイマにおいて、周期信号を計数し
入力信号によりクリアされるカウンタと、セット・リセ
ット可能なフリップフロップ回路を内蔵し、前記フリッ
プフロップ回路の出力信号と前記カウンタのオーバーフ
ロー信号とを入力とする論理回路を備え、前記カウンタ
は前記発振器の発振出力より作成したタイミング信号と
は異なる外部よりの周期入力信号により動作する手段を
具備することを特徴とする。
の発振出力を動作クロックとするマイクロコンピュータ
のウォッチドッグ・タイマにおいて、周期信号を計数し
入力信号によりクリアされるカウンタと、セット・リセ
ット可能なフリップフロップ回路を内蔵し、前記フリッ
プフロップ回路の出力信号と前記カウンタのオーバーフ
ロー信号とを入力とする論理回路を備え、前記カウンタ
は前記発振器の発振出力より作成したタイミング信号と
は異なる外部よりの周期入力信号により動作する手段を
具備することを特徴とする。
【0011】
【実施例】図1は本発明の第1の実施例のウォッチドッ
グ・タイマを示すブロック図である。
グ・タイマを示すブロック図である。
【0012】図1において、本実施例のマイクロコンピ
ュータは、ウォッチドッグ・タイマ101、OSC10
2、CPU103、内部発振制御端子X1,X2、外部
クロック入力端子CKIN、外部出力端子WDTOを含
み、構成される。
ュータは、ウォッチドッグ・タイマ101、OSC10
2、CPU103、内部発振制御端子X1,X2、外部
クロック入力端子CKIN、外部出力端子WDTOを含
み、構成される。
【0013】ここで、ウォッチドッグ・タイマ101
は、タイマーカウンタ104、AND論理ゲート10
5、OR論理ゲート106、モードレジスタ107、動
作クロック切換え回路108を有する。
は、タイマーカウンタ104、AND論理ゲート10
5、OR論理ゲート106、モードレジスタ107、動
作クロック切換え回路108を有する。
【0014】OSC102は、図2に示すような構成と
なっており、内部発振制御端子X1,X2に水晶発振器
201を接続することで端子X1,X2より入力される
信号に従って、内部システムクロックφI を作成してい
る。CPU103は、OSC102より出力される内部
システムクロックφI により動作し、ウォッチドッグ・
タイマ101に対し、タイマーカウンタ104のクリア
信号CLRと、ウォッチドッグ・タイマ101の動作を
許可する動作セット信号RUNと、クロック切換え信号
110を出力する。
なっており、内部発振制御端子X1,X2に水晶発振器
201を接続することで端子X1,X2より入力される
信号に従って、内部システムクロックφI を作成してい
る。CPU103は、OSC102より出力される内部
システムクロックφI により動作し、ウォッチドッグ・
タイマ101に対し、タイマーカウンタ104のクリア
信号CLRと、ウォッチドッグ・タイマ101の動作を
許可する動作セット信号RUNと、クロック切換え信号
110を出力する。
【0015】次に、ウォッチドッグ・タイマ101の内
部の動作について説明する。タイマーカウンタ104は
ウォッチドッグ・タイマ内部クロック信号φw によりカ
ウントアップされ、CPU103より出力されるクリア
信号CLRまたはウォッチドッグ・タイマ101の動作
を許可する動作セット信号RUNによりクリアされる
が、カウントアップしオーバーフローするまでクリア信
号CLRまたは動作セット信号RUNによるクリア操作
が行なわれなかった時に、オーバーフロー信号OVFを
出力する。
部の動作について説明する。タイマーカウンタ104は
ウォッチドッグ・タイマ内部クロック信号φw によりカ
ウントアップされ、CPU103より出力されるクリア
信号CLRまたはウォッチドッグ・タイマ101の動作
を許可する動作セット信号RUNによりクリアされる
が、カウントアップしオーバーフローするまでクリア信
号CLRまたは動作セット信号RUNによるクリア操作
が行なわれなかった時に、オーバーフロー信号OVFを
出力する。
【0016】モードレジスタ107は、フリップフロッ
プ回路で構成され、マイクロコンピュータ内のシステム
リセット信号RESETによりリセットされ、CPU1
03より出力される動作セット信号RUNによりセット
される。モードレジスタ107がセットされると、モー
ドレジスタ107のデータ出力により、タイマーカウン
タ104のオーバーフロー信号OVFを外部出力端子W
DTOに出力することで、プログラムまたはシステムの
異常を外部に出力する構成になっている。
プ回路で構成され、マイクロコンピュータ内のシステム
リセット信号RESETによりリセットされ、CPU1
03より出力される動作セット信号RUNによりセット
される。モードレジスタ107がセットされると、モー
ドレジスタ107のデータ出力により、タイマーカウン
タ104のオーバーフロー信号OVFを外部出力端子W
DTOに出力することで、プログラムまたはシステムの
異常を外部に出力する構成になっている。
【0017】本ウォッチドッグ・タイマ101は、ウォ
ッチドッグ・タイマ内部クロック信号φw のタイミング
に従い動作しており、ウォッチドッグ・タイマ内部クロ
ック信号φw は動作クロック切換え回路108により出
力される。動作クロック切換え回路108は、外部クロ
ック入力端子CKINより入力された外部クロックφo
とマイクロコンピュータ内の内部システムクロックφI
とが入力され、ウォッチドッグ・タイマ内部クロック信
号φw を出力する図3に示すようなスイッチ回路となっ
ている。
ッチドッグ・タイマ内部クロック信号φw のタイミング
に従い動作しており、ウォッチドッグ・タイマ内部クロ
ック信号φw は動作クロック切換え回路108により出
力される。動作クロック切換え回路108は、外部クロ
ック入力端子CKINより入力された外部クロックφo
とマイクロコンピュータ内の内部システムクロックφI
とが入力され、ウォッチドッグ・タイマ内部クロック信
号φw を出力する図3に示すようなスイッチ回路となっ
ている。
【0018】本スイッチ回路は、CPU103より出力
されたクロック切換え信号110によりウォッチドッグ
・タイマ内部クロック信号φw を、外部クロック入力端
子CKINより入力された外部クロックφo にするか、
マイクロコンピュータ内の内部システムクロックφI に
するか選択することができる構成となっている。
されたクロック切換え信号110によりウォッチドッグ
・タイマ内部クロック信号φw を、外部クロック入力端
子CKINより入力された外部クロックφo にするか、
マイクロコンピュータ内の内部システムクロックφI に
するか選択することができる構成となっている。
【0019】図4は本発明の第2の実施例を示すブロッ
ク図である。
ク図である。
【0020】図4において、本マイクロコンピュータ
は、ウォッチドッグ・タイマ401、OSC102、C
PU103、内部発振制御端子X1,X2、外部出力端
子WDTOを含み、構成される。
は、ウォッチドッグ・タイマ401、OSC102、C
PU103、内部発振制御端子X1,X2、外部出力端
子WDTOを含み、構成される。
【0021】ウォッチドッグ・タイマ101は、タイマ
ーカウンタ104、AND論理ゲート105、OR論理
ゲート106、モードレジスタ107、動作クロック切
換え回路108を有する。以降、前述した第1の実施例
で示したのと同等な部分の説明は省略する。
ーカウンタ104、AND論理ゲート105、OR論理
ゲート106、モードレジスタ107、動作クロック切
換え回路108を有する。以降、前述した第1の実施例
で示したのと同等な部分の説明は省略する。
【0022】本実施例のウォッチドッグ・タイマ401
は、マイクロコンピュータ内の内部システムクロックφ
I をウォッチドッグ・タイマ内部クロックφw とする
か、内部発信制御端子X1の入力信号をウォッチドッグ
・タイマ内部クロック信号φw としてウォッチドッグ・
タイマを動作させるかを選択する構成になっている。
は、マイクロコンピュータ内の内部システムクロックφ
I をウォッチドッグ・タイマ内部クロックφw とする
か、内部発信制御端子X1の入力信号をウォッチドッグ
・タイマ内部クロック信号φw としてウォッチドッグ・
タイマを動作させるかを選択する構成になっている。
【0023】
【発明の効果】以上説明した様に、本発明のウォッチド
ッグ・タイマの構成は、マイクロコンピュータ内部のシ
ステムクロックとは別の、より信頼性の高い動作クロッ
クによりマイクロコンピュータ内部の他の部分とは全く
別個に動作する手段を有することにより、ウォッチドッ
グ・タイマがマイクロコンピュータ内のウォッチドッグ
・タイマ以外の部分の動作には全く影響されずに動作す
ることが可能になり、マイクロコンピュータの暴走やシ
ステムの異常等の検出に対する信頼性が向上し、従来以
上の高信頼性を有することができるという効果を有す
る。
ッグ・タイマの構成は、マイクロコンピュータ内部のシ
ステムクロックとは別の、より信頼性の高い動作クロッ
クによりマイクロコンピュータ内部の他の部分とは全く
別個に動作する手段を有することにより、ウォッチドッ
グ・タイマがマイクロコンピュータ内のウォッチドッグ
・タイマ以外の部分の動作には全く影響されずに動作す
ることが可能になり、マイクロコンピュータの暴走やシ
ステムの異常等の検出に対する信頼性が向上し、従来以
上の高信頼性を有することができるという効果を有す
る。
【図1】本発明の第1の実施例のウォッチドッグ・タイ
マを示すブロック図である。
マを示すブロック図である。
【図2】図1の発振回路を示す回路図である。
【図3】図1の切換え回路を示す回路図である。
【図4】本発明の第2の実施例のウォッチドッグ・タイ
マを示すブロック図である。
マを示すブロック図である。
【図5】従来のマイクロコンピュータを示すブロック図
である。
である。
101 ウォッチドッグ・タイマ 102 発振回路 103 CPU 104 タイマーカウンタ 105 AND論理ゲート 106 OR論理ゲート 107 動作モードレジスタ 108 切換え回路 φI ,φo ,φw クロック信号 CLR ウォッチドッグ・タイマクリア信号 RUN ウォッチドッグ・タイマ動作セット信号 RESET システムリセット信号 WDTO 外部出力端子 X1,X2 内部発振制御端子 CKIN 外部クロック入力端子
Claims (1)
- 【請求項1】 発振器の発振出力を動作クロックとする
マイクロコンピュータのウォッチドッグ・タイマにおい
て、周期信号を計数し入力信号によりクリアされるカウ
ンタと、セット・リセット可能なフリップフロップ回路
とを内蔵し、前記フリップフロップ回路の出力信号と前
記カウンタのオーバーフロー信号とを入力とする論理回
路を備え、前記カウンタは前記発振器の発振出力より作
成したタイミング信号とは異なる外部よりの周期入力信
号により動作する手段を具備することを特徴とするウォ
ッチドッグ・タイマ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235779A JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3235779A JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0573360A true JPH0573360A (ja) | 1993-03-26 |
JP2734243B2 JP2734243B2 (ja) | 1998-03-30 |
Family
ID=16991119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3235779A Expired - Lifetime JP2734243B2 (ja) | 1991-09-17 | 1991-09-17 | ウォッチドッグ・タイマ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2734243B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011070655A (ja) * | 2009-08-24 | 2011-04-07 | Toshiba Corp | 情報処理装置、メモリダンプシステムおよびメモリダンプ方法 |
CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5014423U (ja) * | 1973-06-04 | 1975-02-15 | ||
JPS6027038A (ja) * | 1983-07-22 | 1985-02-12 | Fujitsu Ltd | プログラム暴走検出方式 |
JPS6277658A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 中央処理装置暴走防止回路 |
-
1991
- 1991-09-17 JP JP3235779A patent/JP2734243B2/ja not_active Expired - Lifetime
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5014423U (ja) * | 1973-06-04 | 1975-02-15 | ||
JPS6027038A (ja) * | 1983-07-22 | 1985-02-12 | Fujitsu Ltd | プログラム暴走検出方式 |
JPS6277658A (ja) * | 1985-09-30 | 1987-04-09 | Nec Corp | 中央処理装置暴走防止回路 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011070655A (ja) * | 2009-08-24 | 2011-04-07 | Toshiba Corp | 情報処理装置、メモリダンプシステムおよびメモリダンプ方法 |
CN111309508A (zh) * | 2020-02-18 | 2020-06-19 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
CN111309508B (zh) * | 2020-02-18 | 2023-06-13 | 西安微电子技术研究所 | 一种嵌入式星载计算机看门狗电路及其工作方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2734243B2 (ja) | 1998-03-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971125 |