JPH09160690A - バスドライバ故障検出方式 - Google Patents
バスドライバ故障検出方式Info
- Publication number
- JPH09160690A JPH09160690A JP7345875A JP34587595A JPH09160690A JP H09160690 A JPH09160690 A JP H09160690A JP 7345875 A JP7345875 A JP 7345875A JP 34587595 A JP34587595 A JP 34587595A JP H09160690 A JPH09160690 A JP H09160690A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- signal
- output
- circuit
- bus driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0292—Arrangements specific to the receiver end
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Human Computer Interaction (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Small-Scale Networks (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【課題】バスにデータを送出するバスドライバの故障検
出を容易にする故障検出方式の提供。 【解決手段】一つのバス101に対して信号を送出する
ための複数個のバスドライバ106、107と、バス1
01に接続されたレシーバ109と、を備えた信号転送
回路において、テスト信号203に基づきバス101の
値を保持する回路301等、テスト時にバスをハイイン
ピーダンス状態としないように制御する回路手段を備え
る。
出を容易にする故障検出方式の提供。 【解決手段】一つのバス101に対して信号を送出する
ための複数個のバスドライバ106、107と、バス1
01に接続されたレシーバ109と、を備えた信号転送
回路において、テスト信号203に基づきバス101の
値を保持する回路301等、テスト時にバスをハイイン
ピーダンス状態としないように制御する回路手段を備え
る。
Description
【0001】
【発明の属する技術分野】本発明は、故障検出方式に関
し、特にバスに対して信号を送出するバスドライバの故
障検出方式に関する。
し、特にバスに対して信号を送出するバスドライバの故
障検出方式に関する。
【0002】
【従来の技術】バスドライバの故障検出方式に関する従
来技術の一例を、図7のブロック図を参照して以下に説
明する。
来技術の一例を、図7のブロック図を参照して以下に説
明する。
【0003】図7を参照して、この従来の故障検出方式
は、バス101へのデータの出力を許可する制御信号で
ある第1のバスドライバイネーブル信号104と、バス
101への出力タイミングを制御するタイミング信号1
08と、を入力とする第1のAND回路121と、制御
端子に入力される第1のAND回路121の出力の制御
のもと第1の出力信号102をバス101に駆動送出す
る第1のバスドライバ106と、第2のバスドライバイ
ネーブル信号105と、バス101への出力タイミング
を制御するタイミング信号108と、を入力とする第2
のAND回路122と、制御端子に入力される第2のA
ND回路122の出力の制御のもと第2の出力信号10
3をバス101に駆動送出する第2のバスドライバ10
7と、タイミング信号108の制御のもと第バス101
の値をラッチするレシーバ109と、から構成されてい
る。
は、バス101へのデータの出力を許可する制御信号で
ある第1のバスドライバイネーブル信号104と、バス
101への出力タイミングを制御するタイミング信号1
08と、を入力とする第1のAND回路121と、制御
端子に入力される第1のAND回路121の出力の制御
のもと第1の出力信号102をバス101に駆動送出す
る第1のバスドライバ106と、第2のバスドライバイ
ネーブル信号105と、バス101への出力タイミング
を制御するタイミング信号108と、を入力とする第2
のAND回路122と、制御端子に入力される第2のA
ND回路122の出力の制御のもと第2の出力信号10
3をバス101に駆動送出する第2のバスドライバ10
7と、タイミング信号108の制御のもと第バス101
の値をラッチするレシーバ109と、から構成されてい
る。
【0004】第1のバスドライバ106は、第1のバス
ドライバイネーブル信号104が選択されている時(ア
クティブ時)にタイミング信号108に同期してバス1
01に出力信号102の値を出力する。また、第2のバ
スドライバ107は第2のバスドライバイネーブル信号
105が選択されている時(アクティブ時)にタイミン
グ信号108に同期してバス101に出力信号103の
値を出力する。そして、レシーバ109はタイミング信
号108に同期してバス101の値をラッチする。
ドライバイネーブル信号104が選択されている時(ア
クティブ時)にタイミング信号108に同期してバス1
01に出力信号102の値を出力する。また、第2のバ
スドライバ107は第2のバスドライバイネーブル信号
105が選択されている時(アクティブ時)にタイミン
グ信号108に同期してバス101に出力信号103の
値を出力する。そして、レシーバ109はタイミング信
号108に同期してバス101の値をラッチする。
【0005】次に、従来のバスドライバ故障検出方式
を、図8の回路図及び図9のタイミング図を参照して以
下に説明する。図8は、図7にブロック図で示されるバ
スドライバ故障検出方式の回路構成の一例を示す図であ
る。図8において、図7と同一要素には同一の参照符号
が付されている。また、図9において、108はドライ
バイネーブル信号、117の出力は第2のバスドライバ
107のNAND回路117の出力、111の出力は第
1のバスドライバ106のNOR回路111の出力、1
01はバス101の信号電位、109の出力はレシーバ
109の出力をそれぞれ示している。
を、図8の回路図及び図9のタイミング図を参照して以
下に説明する。図8は、図7にブロック図で示されるバ
スドライバ故障検出方式の回路構成の一例を示す図であ
る。図8において、図7と同一要素には同一の参照符号
が付されている。また、図9において、108はドライ
バイネーブル信号、117の出力は第2のバスドライバ
107のNAND回路117の出力、111の出力は第
1のバスドライバ106のNOR回路111の出力、1
01はバス101の信号電位、109の出力はレシーバ
109の出力をそれぞれ示している。
【0006】図8には、図7の第1、第2のバスドライ
バ106、107の回路構成の詳細が示されており、第
1のバスドライバ106においては、第1のAND回路
121の出力と出力信号102とを入力とするNAND
回路112の出力と、第1のAND回路121の出力の
インバータ110による反転信号と出力信号102とを
入力とするNOR回路111の出力とは、電源と接地と
の間に接続されたpチャネルMOSトランジスタ114
とnチャネルMOSトランジスタ113のそれぞれのゲ
ートに接続され、pチャネルMOSトランジスタ114
のドレインとnチャネルMOSトランジスタ113のド
レインとの接続点がバス101に接続されている。第2
のバスドライバ107の構成は第1のバスドライバ10
6と同様とされるため、その説明は省略する。
バ106、107の回路構成の詳細が示されており、第
1のバスドライバ106においては、第1のAND回路
121の出力と出力信号102とを入力とするNAND
回路112の出力と、第1のAND回路121の出力の
インバータ110による反転信号と出力信号102とを
入力とするNOR回路111の出力とは、電源と接地と
の間に接続されたpチャネルMOSトランジスタ114
とnチャネルMOSトランジスタ113のそれぞれのゲ
ートに接続され、pチャネルMOSトランジスタ114
のドレインとnチャネルMOSトランジスタ113のド
レインとの接続点がバス101に接続されている。第2
のバスドライバ107の構成は第1のバスドライバ10
6と同様とされるため、その説明は省略する。
【0007】例えば第1のバスドライバイネーブル信号
104がLowレベルの時、第1のAND回路121の
出力はLowレベルとされ、このため第1の出力信号1
02の論理値にかかわらず、NAND回路112の出力
はHighレベル、NOR回路111の出力はLowレ
ベルとされ、pチャネルMOSトランジスタ114とn
チャネルMOSトランジスタ113は共にオフ状態(ハ
イインピーダンンス状態)となる。
104がLowレベルの時、第1のAND回路121の
出力はLowレベルとされ、このため第1の出力信号1
02の論理値にかかわらず、NAND回路112の出力
はHighレベル、NOR回路111の出力はLowレ
ベルとされ、pチャネルMOSトランジスタ114とn
チャネルMOSトランジスタ113は共にオフ状態(ハ
イインピーダンンス状態)となる。
【0008】バスドライバイネーブル信号104がHi
ghレベルの時にタイミング信号108がHighレベ
ルとされると、第1のAND回路121の出力はHig
hレベルとされ、第1の出力信号102がHighレベ
ルの場合、NAND回路112の出力はLowレベルと
されてpチャネルMOSトランジスタ114はオンし、
NOR回路111の出力はLowレベルとされnチャネ
ルMOSトランジスタ113はオフ状態とされ、このた
めバス101には“1”(=Highレベル)が出力さ
れる。一方、第1の出力信号102がLowレベルの場
合、NAND回路112の出力はHighレベルとされ
てpチャネルMOSトランジスタ114はオフ状態とさ
れ、NOR回路111の出力はHighレベルとされ、
nチャネルMOSトランジスタ113がオン状態とな
り、このためバス101には“0”が出力される。
ghレベルの時にタイミング信号108がHighレベ
ルとされると、第1のAND回路121の出力はHig
hレベルとされ、第1の出力信号102がHighレベ
ルの場合、NAND回路112の出力はLowレベルと
されてpチャネルMOSトランジスタ114はオンし、
NOR回路111の出力はLowレベルとされnチャネ
ルMOSトランジスタ113はオフ状態とされ、このた
めバス101には“1”(=Highレベル)が出力さ
れる。一方、第1の出力信号102がLowレベルの場
合、NAND回路112の出力はHighレベルとされ
てpチャネルMOSトランジスタ114はオフ状態とさ
れ、NOR回路111の出力はHighレベルとされ、
nチャネルMOSトランジスタ113がオン状態とな
り、このためバス101には“0”が出力される。
【0009】この従来のバス構成において、第1のバス
ドライバ106の出力段のnチャネルMOSトランジス
タ113のゲート入力の“0”スタック故障(stuck-at
-0、「sa0」という)の検出するためには、まず第2
の出力信号103を“1”及び第2のバスドライバイネ
ーブル信号105をアクティブとし、タイミング信号1
08に同期させて第2のバスドライバ107のpチャネ
ルMOSトランジスタ119をオンし、バス101に
“1”を出力し、その後、第1の出力信号102を
“0”及び第1のバスドライバイネーブル信号104を
アクティブにし、タイミング信号108に同期させて、
第1のバスドライバ106のnチャネルMOSトランジ
スタ113をオンし、バス101に“0”を出力する、
というパタン(テストパタン)を作る必要があった。
ドライバ106の出力段のnチャネルMOSトランジス
タ113のゲート入力の“0”スタック故障(stuck-at
-0、「sa0」という)の検出するためには、まず第2
の出力信号103を“1”及び第2のバスドライバイネ
ーブル信号105をアクティブとし、タイミング信号1
08に同期させて第2のバスドライバ107のpチャネ
ルMOSトランジスタ119をオンし、バス101に
“1”を出力し、その後、第1の出力信号102を
“0”及び第1のバスドライバイネーブル信号104を
アクティブにし、タイミング信号108に同期させて、
第1のバスドライバ106のnチャネルMOSトランジ
スタ113をオンし、バス101に“0”を出力する、
というパタン(テストパタン)を作る必要があった。
【0010】このパタンでは、第1のバスドライバ10
6のnチャネルMOSトランジスタ113が正常な場
合、図9のa期間において、nチャネルMOSトランジ
スタ113はオン状態とされ、バス101は“0”とな
る(図9の実線参照)。
6のnチャネルMOSトランジスタ113が正常な場
合、図9のa期間において、nチャネルMOSトランジ
スタ113はオン状態とされ、バス101は“0”とな
る(図9の実線参照)。
【0011】一方、第1のバスドライバ106のnチャ
ネルMOSトランジスタ113のゲート入力がsa0の
場合には、図9のa期間において、nチャネルMOSト
ランジスタ113はゲート電位がHighレベル(NO
R回路111の出力がHighの期間)であるにもかか
わらずオフ状態とされ、第1のバスドライバ106の出
力はハイインピーダンス状態となり、バス101はその
前の“1”の電位(=Highレベル)を保持したまま
であり(図9の期間aの101の破線参照)、レシーバ
109からは“1”が出力される(図9の期間aの10
9の破線参照)。そして、レシーバ109の出力値が期
待値と相違していることにより、バスドライバの故障を
検出する。
ネルMOSトランジスタ113のゲート入力がsa0の
場合には、図9のa期間において、nチャネルMOSト
ランジスタ113はゲート電位がHighレベル(NO
R回路111の出力がHighの期間)であるにもかか
わらずオフ状態とされ、第1のバスドライバ106の出
力はハイインピーダンス状態となり、バス101はその
前の“1”の電位(=Highレベル)を保持したまま
であり(図9の期間aの101の破線参照)、レシーバ
109からは“1”が出力される(図9の期間aの10
9の破線参照)。そして、レシーバ109の出力値が期
待値と相違していることにより、バスドライバの故障を
検出する。
【0012】この場合、nチャネルMOSトランジスタ
113のsa0の故障検出にはバス101が前の信号レ
ベルを保持することが前提とされている。
113のsa0の故障検出にはバス101が前の信号レ
ベルを保持することが前提とされている。
【0013】このため、タイミング信号108のレート
(サイクル)が非常に長い場合や、バス101に接続さ
れるドライバの数が少なく、またバス101の配線長が
短い場合等、バス101の値の保持が期待できない場合
等においては、例えば図9の期間a等においてバス10
1の“1”の電位が“0”となり、この結果、上記パタ
ンではドライバの故障を検出できないことになる。
(サイクル)が非常に長い場合や、バス101に接続さ
れるドライバの数が少なく、またバス101の配線長が
短い場合等、バス101の値の保持が期待できない場合
等においては、例えば図9の期間a等においてバス10
1の“1”の電位が“0”となり、この結果、上記パタ
ンではドライバの故障を検出できないことになる。
【0014】
【発明が解決しようとする課題】このように、上記従来
のバスドライバの故障検出方式においては、バスが前の
値を保持している間に故障を検出するゲートをオンさせ
ることが必要とされるため、タイミング信号のレート
(サイクル)が非常に長い場合や、バスに接続されるド
ライバの数が少なく、またバスの配線長が短い場合等、
バスの値の保持が期待できない場合等においては、バス
ドライバの故障を検出できないという不具合が生じるこ
とになる。
のバスドライバの故障検出方式においては、バスが前の
値を保持している間に故障を検出するゲートをオンさせ
ることが必要とされるため、タイミング信号のレート
(サイクル)が非常に長い場合や、バスに接続されるド
ライバの数が少なく、またバスの配線長が短い場合等、
バスの値の保持が期待できない場合等においては、バス
ドライバの故障を検出できないという不具合が生じるこ
とになる。
【0015】従って、本発明は、上記従来技術の問題点
に鑑みて為されたものであって、バスドライバの故障検
出を容易化するバスドライバ故障検出方式を提供するこ
とを目的とする。
に鑑みて為されたものであって、バスドライバの故障検
出を容易化するバスドライバ故障検出方式を提供するこ
とを目的とする。
【0016】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一つのバスに対して信号を送出するため
の複数個のバスドライバと、前記バスに接続された少な
くとも一つのレシーバと、を備えた信号転送回路におい
て、テスト時に前記バスをハイインピーダンスにしない
ように制御する回路手段を備えたことを特徴とするバス
ドライバの故障検出方式を提供する。
め、本発明は、一つのバスに対して信号を送出するため
の複数個のバスドライバと、前記バスに接続された少な
くとも一つのレシーバと、を備えた信号転送回路におい
て、テスト時に前記バスをハイインピーダンスにしない
ように制御する回路手段を備えたことを特徴とするバス
ドライバの故障検出方式を提供する。
【0017】本発明においては、前記回路手段が、前記
バスの信号を保持する保持手段と、該保持手段と前記バ
スとの間に接続されテスト信号がアクティブの時に導通
状態とされるスイッチと、を備えた構成としてもよい。
バスの信号を保持する保持手段と、該保持手段と前記バ
スとの間に接続されテスト信号がアクティブの時に導通
状態とされるスイッチと、を備えた構成としてもよい。
【0018】また、本発明においては、前記保持手段
が、二つのインバータの入力端及び出力端を互いに接続
した構成としてもよい。
が、二つのインバータの入力端及び出力端を互いに接続
した構成としてもよい。
【0019】さらに、本発明においては、前記回路手段
が、一端が共に前記バスに接続されたプルアップ抵抗と
プルダウン抵抗とを備え、テスト信号に基づき、前記プ
ルアップ抵抗の他端を電源端子に接続するか、又は前記
プルダウン抵抗の他端を接地端子に接続するようにスイ
ッチング制御する手段、を備えた構成としてもよい。
が、一端が共に前記バスに接続されたプルアップ抵抗と
プルダウン抵抗とを備え、テスト信号に基づき、前記プ
ルアップ抵抗の他端を電源端子に接続するか、又は前記
プルダウン抵抗の他端を接地端子に接続するようにスイ
ッチング制御する手段、を備えた構成としてもよい。
【0020】本発明によれば、バステスト時にバスをハ
イインピーダンスにしない手段を備え、バスが確実に前
の値を保持するようにしたため、タイミング信号のレー
ト(サイクル)やレイアウトに依存することなく、ドラ
イバの故障を確実に検出することが可能とされ、テスト
容易化を達成したものである。
イインピーダンスにしない手段を備え、バスが確実に前
の値を保持するようにしたため、タイミング信号のレー
ト(サイクル)やレイアウトに依存することなく、ドラ
イバの故障を確実に検出することが可能とされ、テスト
容易化を達成したものである。
【0021】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【0022】
【実施形態1】図1は、本発明の第1の実施形態の構成
を示すブロック図である。図1において、前記従来技術
の説明で参照した図7と同一の要素には同一の参照符号
が付されている。
を示すブロック図である。図1において、前記従来技術
の説明で参照した図7と同一の要素には同一の参照符号
が付されている。
【0023】本実施形態は、バス101に値を出力する
第1、第2のバスドライバ106、107と、バス10
1の値をラッチするレシーバ109と、バス101の値
を保持するバス保持回路301により構成されている。
第1、第2のバスドライバ106、107と、バス10
1の値をラッチするレシーバ109と、バス101の値
を保持するバス保持回路301により構成されている。
【0024】第1のバスドライバ106は第1のバスド
ライバイネーブル信号104が選択されている時にタイ
ミング信号108に同期してバス101に第1の出力信
号102の値を出力する。また、第2のバスドライバ1
07は第2のバスドライバイネーブル信号105が選択
されている時にタイミング信号108に同期してバス1
01に第2の出力信号103の値を出力する。レシーバ
109はタイミング信号108に同期してバス101の
値をラッチする。
ライバイネーブル信号104が選択されている時にタイ
ミング信号108に同期してバス101に第1の出力信
号102の値を出力する。また、第2のバスドライバ1
07は第2のバスドライバイネーブル信号105が選択
されている時にタイミング信号108に同期してバス1
01に第2の出力信号103の値を出力する。レシーバ
109はタイミング信号108に同期してバス101の
値をラッチする。
【0025】バス保持回路301はテスト信号203が
アクティブな時にだけバス101の値を保持する回路で
ある。
アクティブな時にだけバス101の値を保持する回路で
ある。
【0026】本実施形態のバスドライバ検出方式を、図
2及びタイミング波形を示す図3を参照してより詳細に
説明する。図2は、図1にブロック図で示したバスドラ
イバ故障検出方式の回路構成を示す図であり、第1、第
2のバスドライバ106、107の回路構成と、バス保
持回路301の回路構成の一例を示している。なお、第
1、第2のバスドライバ106、107の回路構成は図
8で説明したものと同様であるため、その説明は省略す
る。また、図3において、108はドライバイネーブル
信号、117の出力は第2のバスドライバ107のNA
ND回路117の出力、111の出力は第1のバスドラ
イバ106のNOR回路111の出力、101はバス1
01の信号電位、109の出力はレシーバ109の出力
波形をそれぞれ示している。
2及びタイミング波形を示す図3を参照してより詳細に
説明する。図2は、図1にブロック図で示したバスドラ
イバ故障検出方式の回路構成を示す図であり、第1、第
2のバスドライバ106、107の回路構成と、バス保
持回路301の回路構成の一例を示している。なお、第
1、第2のバスドライバ106、107の回路構成は図
8で説明したものと同様であるため、その説明は省略す
る。また、図3において、108はドライバイネーブル
信号、117の出力は第2のバスドライバ107のNA
ND回路117の出力、111の出力は第1のバスドラ
イバ106のNOR回路111の出力、101はバス1
01の信号電位、109の出力はレシーバ109の出力
波形をそれぞれ示している。
【0027】バス保持回路301は、二つのインバータ
302、303の入力端と出力端とを互いに接続してな
るフリップフロップと、このインバータ303の出力端
(インバータ302の入力端)とバス101との間に接
続された例えばnチャネルMOSトランジスタからなる
トランスファゲート(スイッチ)304と、を備え、ト
ランスファゲート304の制御端子(ゲート電極)には
テスト信号203が入力されている。
302、303の入力端と出力端とを互いに接続してな
るフリップフロップと、このインバータ303の出力端
(インバータ302の入力端)とバス101との間に接
続された例えばnチャネルMOSトランジスタからなる
トランスファゲート(スイッチ)304と、を備え、ト
ランスファゲート304の制御端子(ゲート電極)には
テスト信号203が入力されている。
【0028】バス保持回路301のインバータ303を
構成するMOSトランジスタのディメンジョン(寸法、
チャネル幅W等)は、第1及び第2のバスドライバ10
6、107を構成する、nチャネルMOSトランジスタ
113、pチャネルMOSトランジスタ114、及びn
チャネルMOSトランジスタ118、pチャネルMOS
トランジスタ119、よりも小とし(すなわちインバー
タ303のトランジスタの方がドライバの出力トランジ
スタよりも電流駆動能力が小)、インバータ303の出
力とバス101のレベルがぶつかった場合には、nチャ
ネルMOSトランジスタ113、pチャネルMOSトラ
ンジスタ114、nチャネルMOSトランジスタ11
8、pチャネルMOSトランジスタ119のレベルがバ
ス101に出力されるものとする。
構成するMOSトランジスタのディメンジョン(寸法、
チャネル幅W等)は、第1及び第2のバスドライバ10
6、107を構成する、nチャネルMOSトランジスタ
113、pチャネルMOSトランジスタ114、及びn
チャネルMOSトランジスタ118、pチャネルMOS
トランジスタ119、よりも小とし(すなわちインバー
タ303のトランジスタの方がドライバの出力トランジ
スタよりも電流駆動能力が小)、インバータ303の出
力とバス101のレベルがぶつかった場合には、nチャ
ネルMOSトランジスタ113、pチャネルMOSトラ
ンジスタ114、nチャネルMOSトランジスタ11
8、pチャネルMOSトランジスタ119のレベルがバ
ス101に出力されるものとする。
【0029】故障検出時には、テスト信号203をアク
ティブとしてスイッチ304をオン状態としてバス10
1の値を保持する。
ティブとしてスイッチ304をオン状態としてバス10
1の値を保持する。
【0030】第1のバスドライバ106のnチャネルM
OSトランジスタ113のゲート入力の“0”スタック
故障(「sa0」という)の検出のためには、まず第2
の出力信号103を“1”及び第2のバスドライバイネ
ーブル信号105をアクティブにし、タイミング信号1
08に同期させて第2のバスドライバ107の出力段の
pチャネルMOSトランジスタ119をオンし、バス1
01に“1”を出力し、その後、第2の出力信号102
を“0”及び第1のバスドライバイネーブル信号104
をアクティブとし、タイミング信号108に同期させて
第1のバスドライバ106のnチャネルMOSトランジ
スタ113をオンし、バス101に“0”を出力する、
というパタンを作る。
OSトランジスタ113のゲート入力の“0”スタック
故障(「sa0」という)の検出のためには、まず第2
の出力信号103を“1”及び第2のバスドライバイネ
ーブル信号105をアクティブにし、タイミング信号1
08に同期させて第2のバスドライバ107の出力段の
pチャネルMOSトランジスタ119をオンし、バス1
01に“1”を出力し、その後、第2の出力信号102
を“0”及び第1のバスドライバイネーブル信号104
をアクティブとし、タイミング信号108に同期させて
第1のバスドライバ106のnチャネルMOSトランジ
スタ113をオンし、バス101に“0”を出力する、
というパタンを作る。
【0031】このパタンでは、nチャネルMOSトラン
ジスタ113が正常な場合、図3のa期間、バス101
は“0”となる(図3の波形101の実線参照)。
ジスタ113が正常な場合、図3のa期間、バス101
は“0”となる(図3の波形101の実線参照)。
【0032】一方、nチャネルMOSトランジスタ11
3のゲート入力がsa0である場合には、図3のa期間
において、そのゲート電位がHighレベルとされたn
チャネルMOSトランジスタ113はオフ状態とされて
おり、バス101はその前の“1”を保持したままであ
る(図3の波形101の破線参照)。これにより故障を
検出する。
3のゲート入力がsa0である場合には、図3のa期間
において、そのゲート電位がHighレベルとされたn
チャネルMOSトランジスタ113はオフ状態とされて
おり、バス101はその前の“1”を保持したままであ
る(図3の波形101の破線参照)。これにより故障を
検出する。
【0033】本実施形態では、バス101が確実に前の
値を保持しているため、タイミング信号108のレート
(サイクル)やレイアウトに依存することなく、故障を
検出することが可能である。
値を保持しているため、タイミング信号108のレート
(サイクル)やレイアウトに依存することなく、故障を
検出することが可能である。
【0034】また、バス保持回路301はテスト時にの
みバス101に接続されるため、テスト時以外の通常動
作時においては、バス101のレベルのぶつかりによる
電流の増加という問題は起こらない。
みバス101に接続されるため、テスト時以外の通常動
作時においては、バス101のレベルのぶつかりによる
電流の増加という問題は起こらない。
【0035】
【実施形態2】次に、図4は、本発明の第2の実施形態
の構成を示すブロック図である。図4において、前記第
1の実施形態の説明で参照した図1と同一の要素には同
一の参照符号が付されている。
の構成を示すブロック図である。図4において、前記第
1の実施形態の説明で参照した図1と同一の要素には同
一の参照符号が付されている。
【0036】本実施形態は、バス101に値を出力する
第1のバスドライバ106と第2のバスドライバ107
と、バス101の値をラッチするレシーバ109と、バ
ス101をプルアップ/プルダウンするプルアップ/プ
ルダウン回路201と、により構成されている。
第1のバスドライバ106と第2のバスドライバ107
と、バス101の値をラッチするレシーバ109と、バ
ス101をプルアップ/プルダウンするプルアップ/プ
ルダウン回路201と、により構成されている。
【0037】第1のバスドライバ106は第1のバスド
ライバイネーブル信号104が選択されている時にタイ
ミング信号108に同期してバス101に第1の出力信
号102の値を出力する。第2のバスドライバ107は
第2のバスドライバイネーブル信号105が選択されて
いる時にタイミング信号108に同期してバス101に
第2の出力信号103の値を出力する。レシーバ109
はタイミング信号108に同期してバス101の値をラ
ッチする。
ライバイネーブル信号104が選択されている時にタイ
ミング信号108に同期してバス101に第1の出力信
号102の値を出力する。第2のバスドライバ107は
第2のバスドライバイネーブル信号105が選択されて
いる時にタイミング信号108に同期してバス101に
第2の出力信号103の値を出力する。レシーバ109
はタイミング信号108に同期してバス101の値をラ
ッチする。
【0038】プルアップ/プルダウン回路201はテス
ト信号203がアクティブな間プルアップ抵抗またはプ
ルダウン抵抗を接続する。
ト信号203がアクティブな間プルアップ抵抗またはプ
ルダウン抵抗を接続する。
【0039】次に、本発明の第2の実施形態のバスドラ
イバ検出方式を、図5の回路図及び図6のタイミングチ
ャートを参照して説明する。図5は、図4のブロック図
で示されるバスドライバ故障検出方式の回路構成の一例
を示す図である。バスドライバ106、107の回路構
成は図8で説明したものと同様であるためその説明は省
略する。
イバ検出方式を、図5の回路図及び図6のタイミングチ
ャートを参照して説明する。図5は、図4のブロック図
で示されるバスドライバ故障検出方式の回路構成の一例
を示す図である。バスドライバ106、107の回路構
成は図8で説明したものと同様であるためその説明は省
略する。
【0040】プルアップ/プルダウン回路201は、テ
ストモードレジスタ202と、テスト信号203とテス
トモードレジスタ202の出力を入力とするNAND回
路208と、テスト信号203の反転信号とテストモー
ドレジスタ202の出力を入力とするNOR回路209
と、ソースが電源に接続されゲートがNAND回路20
8の出力に接続されドレインがプルアップ抵抗204を
介してバス101に接続されスイッチとして作用するp
チャネルMOSトランジスタ206と、ソースが接地さ
れゲートがNOR回路209の出力に接続されドレイン
がプルダウン抵抗205を介してバス101に接続され
スイッチとして作用するnチャネルMOSトランジスタ
207と、から構成されている。
ストモードレジスタ202と、テスト信号203とテス
トモードレジスタ202の出力を入力とするNAND回
路208と、テスト信号203の反転信号とテストモー
ドレジスタ202の出力を入力とするNOR回路209
と、ソースが電源に接続されゲートがNAND回路20
8の出力に接続されドレインがプルアップ抵抗204を
介してバス101に接続されスイッチとして作用するp
チャネルMOSトランジスタ206と、ソースが接地さ
れゲートがNOR回路209の出力に接続されドレイン
がプルダウン抵抗205を介してバス101に接続され
スイッチとして作用するnチャネルMOSトランジスタ
207と、から構成されている。
【0041】故障検出時には、テスト信号203をアク
ティブ(Highレベル)とすることにより、テストモ
ードレジスタ202の値によってスイッチ206または
スイッチ207のいずれかがオンする。
ティブ(Highレベル)とすることにより、テストモ
ードレジスタ202の値によってスイッチ206または
スイッチ207のいずれかがオンする。
【0042】これにより、バス101にプルアップ抵抗
204又はプルダウン抵抗205が接続される。
204又はプルダウン抵抗205が接続される。
【0043】nチャネルMOSトランジスタ113のゲ
ート入力の“0”スタック故障(sa0)の検出のため
には、テストモードレジスタ202を“1”とし、テス
ト信号203をアクティブとすることでバス101に抵
抗204を接続する。その後出力信号102を“0”及
びバスドライバイネーブル信号104をアクティブに
し、タイミング信号108に同期させてnチャネルMO
Sトランジスタ113をONし、バス101に“0”を
出力する、というパタンを作る。
ート入力の“0”スタック故障(sa0)の検出のため
には、テストモードレジスタ202を“1”とし、テス
ト信号203をアクティブとすることでバス101に抵
抗204を接続する。その後出力信号102を“0”及
びバスドライバイネーブル信号104をアクティブに
し、タイミング信号108に同期させてnチャネルMO
Sトランジスタ113をONし、バス101に“0”を
出力する、というパタンを作る。
【0044】このパタンでは正常な場合、図6のa期間
バス101は“0”となる(図9の波形101の実線参
照)が、nチャネルMOSトランジスタ113のゲート
入力がsa0となった時、バス101は抵抗204によ
り“1”となる(図6の波形101の破線参照)。これ
により故障を検出する。
バス101は“0”となる(図9の波形101の実線参
照)が、nチャネルMOSトランジスタ113のゲート
入力がsa0となった時、バス101は抵抗204によ
り“1”となる(図6の波形101の破線参照)。これ
により故障を検出する。
【0045】本実施形態においては、抵抗204または
抵抗205が確実にバス101を“1/0”の論理レベ
ルに設定しているため、タイミング信号108のレート
やレイアウトに依存することなく、故障を検出すること
が可能である。また、プルアップ/プルダウン回路20
1はテスト時のみ接続されるため、テスト時以外ではバ
ス101のぶつかりによる電流の増加が起こらない。
抵抗205が確実にバス101を“1/0”の論理レベ
ルに設定しているため、タイミング信号108のレート
やレイアウトに依存することなく、故障を検出すること
が可能である。また、プルアップ/プルダウン回路20
1はテスト時のみ接続されるため、テスト時以外ではバ
ス101のぶつかりによる電流の増加が起こらない。
【0046】図7に示した前記従来例、及び図1に示し
た前記第1の実施形態においては、故障検出を行うバス
ドライバが2個以上存在する場合に、図1に示すような
バスドライバ106の出力ドライバコントロール信号で
あるNOR回路111(図2参照)の故障検出のために
は、まず第2のバスドライバ107のNAND回路11
7をアクティブとし、バス101をHighレベルと
し、その後にNOR回路111をアクティブとし、nチ
ャネルMOSトランジスタ113をオン状態とする必要
がある。
た前記第1の実施形態においては、故障検出を行うバス
ドライバが2個以上存在する場合に、図1に示すような
バスドライバ106の出力ドライバコントロール信号で
あるNOR回路111(図2参照)の故障検出のために
は、まず第2のバスドライバ107のNAND回路11
7をアクティブとし、バス101をHighレベルと
し、その後にNOR回路111をアクティブとし、nチ
ャネルMOSトランジスタ113をオン状態とする必要
がある。
【0047】従って、n個のpチャネル出力ドライバの
故障検出のために、2×n回のバス101へのドライブ
(駆動)を行うことが必要とされているが、本発明の第
2の実施形態では、テストモードレジスタ202への1
回のパタンデータの設定と、n回のバス101へのドラ
イブにより、n個のpチャネル出力ドライバの故障検出
を実現することが可能である。
故障検出のために、2×n回のバス101へのドライブ
(駆動)を行うことが必要とされているが、本発明の第
2の実施形態では、テストモードレジスタ202への1
回のパタンデータの設定と、n回のバス101へのドラ
イブにより、n個のpチャネル出力ドライバの故障検出
を実現することが可能である。
【0048】
【発明の効果】以上説明したように、本発明のバスドラ
イバ故障検出方式は、一つのバスに対して信号を送出す
るための複数個のバスドライバと、少なくとも一つのレ
シーバを備えた信号転送回路において、テスト時にバス
をハイインピーダンスにしない手段を備えることによ
り、テストの容易化を達成することができる。
イバ故障検出方式は、一つのバスに対して信号を送出す
るための複数個のバスドライバと、少なくとも一つのレ
シーバを備えた信号転送回路において、テスト時にバス
をハイインピーダンスにしない手段を備えることによ
り、テストの容易化を達成することができる。
【0049】また、本発明によれば、テストパタンを縮
減する(テストパタン長の縮減)ことが可能とされ、テ
スト時間の短縮、即ちチップコストの低減を達成すると
いう効果を有する。
減する(テストパタン長の縮減)ことが可能とされ、テ
スト時間の短縮、即ちチップコストの低減を達成すると
いう効果を有する。
【図1】本発明の第1の実施形態の構成を示すブロック
図である。
図である。
【図2】本発明の第1の実施形態の回路構成を示す図で
ある。
ある。
【図3】本発明の第1の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図4】本発明の第2の実施形態の構成を示すブロック
図である。
図である。
【図5】本発明の第2の実施形態の回路構成を示す図で
ある。
ある。
【図6】本発明の第2の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図7】従来技術の構成を示すブロック図である。
【図8】従来技術の回路構成を示す図である。
【図9】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
101 バス 102、103 出力信号 104、105 バスドライバイネーブル信号 106、107 バスドライバ 108 タイミング信号 109 レシーバ 110、115、302、303 インバータ 111、116、209 NOR回路 112、117、208 NAND回路 113、118 nチャネルMOSトランジスタ 114、119 pチャネルMOSトランジスタ 201 プルアップ/プルダウン回路 202 テストモードレジスタ 203 テスト信号 204、205 抵抗 206、207、304 スイッチ 301 バス保持回路
Claims (6)
- 【請求項1】一つのバスに対して信号を送出する複数の
バスドライバと、 前記バスに接続された少なくとも一つのレシーバと、 を備えた信号転送回路において、 テスト時に前記バスをハイインピーダンスにしないよう
に制御する回路手段を備えたことを特徴とするバスドラ
イバ故障検出方式。 - 【請求項2】前記回路手段が、前記バスの信号値を保持
する保持手段と、該保持手段と前記バスとの間に接続さ
れテスト信号がアクティブの時に導通状態とされるスイ
ッチと、を備えたことを特徴とする請求項1記載のバス
ドライバ故障検出方式。 - 【請求項3】前記保持手段が、二つのインバータの入力
端及び出力端を互いに接続して構成されてなることを特
徴とする請求項2記載のバスドライバ故障検出方式。 - 【請求項4】前記回路手段が、一端が共に前記バスに接
続されたプルアップ抵抗とプルダウン抵抗とを備え、テ
スト信号に基づき、前記プルアップ抵抗の他端を電源端
子に接続するか、又は前記プルダウン抵抗の他端を接地
端子に接続するようにスイッチング制御する手段、を備
えたことを特徴とする請求項1記載のバスドライバ故障
検出方式。 - 【請求項5】テストモードを記憶保持するレジスタを備
え、前記テスト信号がアクティブ時において前記レジス
タに保持された値に基づき、前記バスを、前記プルアッ
プ抵抗を介して前記電源端子に接続するか、又は前記プ
ルダウン抵抗を介して前記接地端子に接続することを特
徴とする請求項4記載のバスドライバ故障検出方式。 - 【請求項6】前記バスドライバが、電源端子と接地端子
間に直列形態に接続された二つのMOSトランジスタを
含み、該二つのMOSトランジスタのゲート電極に、ド
ライバの出力を許可するイネーブル信号と出力制御用タ
イミング信号とに基づき生成された制御信号をゲート信
号として出力信号を供給するゲート回路を備えたことを
特徴とする請求項1〜5のいずれか一に記載のバスドラ
イバ故障検出方式。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7345875A JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
US08/757,998 US5834949A (en) | 1995-12-08 | 1996-11-27 | Bus driver failure detection system |
EP96119025A EP0777328A3 (en) | 1995-12-08 | 1996-11-27 | Bus driver failure detection systems |
KR1019960062796A KR970049539A (ko) | 1995-12-08 | 1996-12-07 | 버스 드라이버 고장 검출 시스템 |
TW085115154A TW330991B (en) | 1995-12-08 | 1996-12-07 | Bus driver failure detection system |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7345875A JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09160690A true JPH09160690A (ja) | 1997-06-20 |
Family
ID=18379589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7345875A Pending JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
Country Status (5)
Country | Link |
---|---|
US (1) | US5834949A (ja) |
EP (1) | EP0777328A3 (ja) |
JP (1) | JPH09160690A (ja) |
KR (1) | KR970049539A (ja) |
TW (1) | TW330991B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5936424A (en) * | 1996-02-02 | 1999-08-10 | Xilinx, Inc. | High speed bus with tree structure for selecting bus driver |
US6577157B1 (en) * | 1997-11-14 | 2003-06-10 | Altera Corporation | Fully programmable I/O pin with memory |
DE10120282B4 (de) * | 2001-04-25 | 2005-08-18 | Infineon Technologies Ag | Bussignalhaltezelle und Verfahren |
DE102012210106A1 (de) * | 2012-06-15 | 2013-12-19 | Robert Bosch Gmbh | Sensoranordnung für eine Elektrik/Elektronik-Architektur und zugehörige Elektrik/Elektronik-Architektur für ein Fahrzeug |
US9619310B2 (en) * | 2012-09-26 | 2017-04-11 | Honeywell International Inc. | High speed data transmission methods and systems upon error detection |
US10425361B2 (en) | 2017-03-16 | 2019-09-24 | Trane International Inc. | Dynamic allocation of termination resistors in a communication network |
US10664372B2 (en) * | 2018-03-12 | 2020-05-26 | Hamilton Sundstrand Corporation | Data bus and testing system utilizing bus-hold feature |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4459693A (en) * | 1982-01-26 | 1984-07-10 | Genrad, Inc. | Method of and apparatus for the automatic diagnosis of the failure of electrical devices connected to common bus nodes and the like |
JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
US4748426A (en) * | 1986-11-07 | 1988-05-31 | Rodime Plc | Active termination circuit for computer interface use |
US4841232A (en) * | 1988-04-29 | 1989-06-20 | International Business Machines Corporation | Method and apparatus for testing three state drivers |
US5039874A (en) * | 1990-03-15 | 1991-08-13 | Hewlett-Packard Company | Method and apparatus for driving an integrated-circuit output pad |
US5498976A (en) * | 1990-10-26 | 1996-03-12 | Acer Incorporated | Parallel buffer/driver configuration between data sending terminal and data receiving terminal |
JP3226293B2 (ja) * | 1991-04-24 | 2001-11-05 | 株式会社日立製作所 | 半導体集積回路 |
US5416784A (en) * | 1991-10-28 | 1995-05-16 | Sequoia Semiconductor | Built-in self-test flip-flop with asynchronous input |
JPH05304461A (ja) * | 1992-04-07 | 1993-11-16 | Nec Corp | 半導体集積回路 |
-
1995
- 1995-12-08 JP JP7345875A patent/JPH09160690A/ja active Pending
-
1996
- 1996-11-27 US US08/757,998 patent/US5834949A/en not_active Expired - Fee Related
- 1996-11-27 EP EP96119025A patent/EP0777328A3/en not_active Withdrawn
- 1996-12-07 TW TW085115154A patent/TW330991B/zh active
- 1996-12-07 KR KR1019960062796A patent/KR970049539A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
KR970049539A (ko) | 1997-07-29 |
TW330991B (en) | 1998-05-01 |
EP0777328A2 (en) | 1997-06-04 |
US5834949A (en) | 1998-11-10 |
EP0777328A3 (en) | 2000-09-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5723999A (en) | Redundant row fuse bank circuit | |
US6809546B2 (en) | On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same | |
US6282128B1 (en) | Integrated circuit memory devices having multiple data rate mode capability and methods of operating same | |
US6429698B1 (en) | Clock multiplexer circuit with glitchless switching | |
US4823309A (en) | Data processing system with improved output function | |
JPH08111636A (ja) | プッシュプル出力ドライバ回路 | |
US6760857B1 (en) | System having both externally and internally generated clock signals being asserted on the same clock pin in normal and test modes of operation respectively | |
US6472909B1 (en) | Clock routing circuit with fast glitchless switching | |
US5748070A (en) | High speed method and apparatus for detecting assertion of multiple signals | |
US5793226A (en) | Data output buffer for multiple power supplies | |
EP0726653B1 (en) | Bus maintenance circuit | |
JPH09160690A (ja) | バスドライバ故障検出方式 | |
EP0300263B1 (en) | Weak/strong bus driver | |
USRE41441E1 (en) | Output buffer having inherently precise data masking | |
JP2639207B2 (ja) | 出力回路 | |
KR100400710B1 (ko) | 버퍼회로 | |
JPH09238068A (ja) | 単一スルーレート抵抗を持った出力ドライバ回路 | |
JP2837122B2 (ja) | 半導体メモリ装置のデータ出力バッファ回路 | |
US5901098A (en) | Ground noise isolation circuit for semiconductor memory device and method thereof | |
US6114884A (en) | Driver circuit providing early release and quick bus turn-around | |
US6215340B1 (en) | Signal transition accelerating driver with simple circuit configuration and driver system using the same | |
US6066964A (en) | Dynamic bus | |
US20030185081A1 (en) | Zero Static Power Fuse for Integrated Circuits | |
JPH08233914A (ja) | マイクロコントローラのテスト回路 | |
KR100356796B1 (ko) | 반도체 소자의 출력버퍼회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |