JPH09160690A - バスドライバ故障検出方式 - Google Patents
バスドライバ故障検出方式Info
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- JPH09160690A JPH09160690A JP7345875A JP34587595A JPH09160690A JP H09160690 A JPH09160690 A JP H09160690A JP 7345875 A JP7345875 A JP 7345875A JP 34587595 A JP34587595 A JP 34587595A JP H09160690 A JPH09160690 A JP H09160690A
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- H04L25/0264—Arrangements for coupling to transmission lines
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Abstract
(57)【要約】
【課題】バスにデータを送出するバスドライバの故障検
出を容易にする故障検出方式の提供。 【解決手段】一つのバス１０１に対して信号を送出する
ための複数個のバスドライバ１０６、１０７と、バス１
０１に接続されたレシーバ１０９と、を備えた信号転送
回路において、テスト信号２０３に基づきバス１０１の
値を保持する回路３０１等、テスト時にバスをハイイン
ピーダンス状態としないように制御する回路手段を備え
る。
出を容易にする故障検出方式の提供。 【解決手段】一つのバス１０１に対して信号を送出する
ための複数個のバスドライバ１０６、１０７と、バス１
０１に接続されたレシーバ１０９と、を備えた信号転送
回路において、テスト信号２０３に基づきバス１０１の
値を保持する回路３０１等、テスト時にバスをハイイン
ピーダンス状態としないように制御する回路手段を備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、故障検出方式に関
し、特にバスに対して信号を送出するバスドライバの故
障検出方式に関する。
し、特にバスに対して信号を送出するバスドライバの故
障検出方式に関する。
【０００２】
【従来の技術】バスドライバの故障検出方式に関する従
来技術の一例を、図７のブロック図を参照して以下に説
明する。
来技術の一例を、図７のブロック図を参照して以下に説
明する。
【０００３】図７を参照して、この従来の故障検出方式
は、バス１０１へのデータの出力を許可する制御信号で
ある第１のバスドライバイネーブル信号１０４と、バス
１０１への出力タイミングを制御するタイミング信号１
０８と、を入力とする第１のＡＮＤ回路１２１と、制御
端子に入力される第１のＡＮＤ回路１２１の出力の制御
のもと第１の出力信号１０２をバス１０１に駆動送出す
る第１のバスドライバ１０６と、第２のバスドライバイ
ネーブル信号１０５と、バス１０１への出力タイミング
を制御するタイミング信号１０８と、を入力とする第２
のＡＮＤ回路１２２と、制御端子に入力される第２のＡ
ＮＤ回路１２２の出力の制御のもと第２の出力信号１０
３をバス１０１に駆動送出する第２のバスドライバ１０
７と、タイミング信号１０８の制御のもと第バス１０１
の値をラッチするレシーバ１０９と、から構成されてい
る。
は、バス１０１へのデータの出力を許可する制御信号で
ある第１のバスドライバイネーブル信号１０４と、バス
１０１への出力タイミングを制御するタイミング信号１
０８と、を入力とする第１のＡＮＤ回路１２１と、制御
端子に入力される第１のＡＮＤ回路１２１の出力の制御
のもと第１の出力信号１０２をバス１０１に駆動送出す
る第１のバスドライバ１０６と、第２のバスドライバイ
ネーブル信号１０５と、バス１０１への出力タイミング
を制御するタイミング信号１０８と、を入力とする第２
のＡＮＤ回路１２２と、制御端子に入力される第２のＡ
ＮＤ回路１２２の出力の制御のもと第２の出力信号１０
３をバス１０１に駆動送出する第２のバスドライバ１０
７と、タイミング信号１０８の制御のもと第バス１０１
の値をラッチするレシーバ１０９と、から構成されてい
る。
【０００４】第１のバスドライバ１０６は、第１のバス
ドライバイネーブル信号１０４が選択されている時（ア
クティブ時）にタイミング信号１０８に同期してバス１
０１に出力信号１０２の値を出力する。また、第２のバ
スドライバ１０７は第２のバスドライバイネーブル信号
１０５が選択されている時（アクティブ時）にタイミン
グ信号１０８に同期してバス１０１に出力信号１０３の
値を出力する。そして、レシーバ１０９はタイミング信
号１０８に同期してバス１０１の値をラッチする。
ドライバイネーブル信号１０４が選択されている時（ア
クティブ時）にタイミング信号１０８に同期してバス１
０１に出力信号１０２の値を出力する。また、第２のバ
スドライバ１０７は第２のバスドライバイネーブル信号
１０５が選択されている時（アクティブ時）にタイミン
グ信号１０８に同期してバス１０１に出力信号１０３の
値を出力する。そして、レシーバ１０９はタイミング信
号１０８に同期してバス１０１の値をラッチする。
【０００５】次に、従来のバスドライバ故障検出方式
を、図８の回路図及び図９のタイミング図を参照して以
下に説明する。図８は、図７にブロック図で示されるバ
スドライバ故障検出方式の回路構成の一例を示す図であ
る。図８において、図７と同一要素には同一の参照符号
が付されている。また、図９において、１０８はドライ
バイネーブル信号、１１７の出力は第２のバスドライバ
１０７のＮＡＮＤ回路１１７の出力、１１１の出力は第
１のバスドライバ１０６のＮＯＲ回路１１１の出力、１
０１はバス１０１の信号電位、１０９の出力はレシーバ
１０９の出力をそれぞれ示している。
を、図８の回路図及び図９のタイミング図を参照して以
下に説明する。図８は、図７にブロック図で示されるバ
スドライバ故障検出方式の回路構成の一例を示す図であ
る。図８において、図７と同一要素には同一の参照符号
が付されている。また、図９において、１０８はドライ
バイネーブル信号、１１７の出力は第２のバスドライバ
１０７のＮＡＮＤ回路１１７の出力、１１１の出力は第
１のバスドライバ１０６のＮＯＲ回路１１１の出力、１
０１はバス１０１の信号電位、１０９の出力はレシーバ
１０９の出力をそれぞれ示している。
【０００６】図８には、図７の第１、第２のバスドライ
バ１０６、１０７の回路構成の詳細が示されており、第
１のバスドライバ１０６においては、第１のＡＮＤ回路
１２１の出力と出力信号１０２とを入力とするＮＡＮＤ
回路１１２の出力と、第１のＡＮＤ回路１２１の出力の
インバータ１１０による反転信号と出力信号１０２とを
入力とするＮＯＲ回路１１１の出力とは、電源と接地と
の間に接続されたｐチャネルＭＯＳトランジスタ１１４
とｎチャネルＭＯＳトランジスタ１１３のそれぞれのゲ
ートに接続され、ｐチャネルＭＯＳトランジスタ１１４
のドレインとｎチャネルＭＯＳトランジスタ１１３のド
レインとの接続点がバス１０１に接続されている。第２
のバスドライバ１０７の構成は第１のバスドライバ１０
６と同様とされるため、その説明は省略する。
バ１０６、１０７の回路構成の詳細が示されており、第
１のバスドライバ１０６においては、第１のＡＮＤ回路
１２１の出力と出力信号１０２とを入力とするＮＡＮＤ
回路１１２の出力と、第１のＡＮＤ回路１２１の出力の
インバータ１１０による反転信号と出力信号１０２とを
入力とするＮＯＲ回路１１１の出力とは、電源と接地と
の間に接続されたｐチャネルＭＯＳトランジスタ１１４
とｎチャネルＭＯＳトランジスタ１１３のそれぞれのゲ
ートに接続され、ｐチャネルＭＯＳトランジスタ１１４
のドレインとｎチャネルＭＯＳトランジスタ１１３のド
レインとの接続点がバス１０１に接続されている。第２
のバスドライバ１０７の構成は第１のバスドライバ１０
６と同様とされるため、その説明は省略する。
【０００７】例えば第１のバスドライバイネーブル信号
１０４がＬｏｗレベルの時、第１のＡＮＤ回路１２１の
出力はＬｏｗレベルとされ、このため第１の出力信号１
０２の論理値にかかわらず、ＮＡＮＤ回路１１２の出力
はＨｉｇｈレベル、ＮＯＲ回路１１１の出力はＬｏｗレ
ベルとされ、ｐチャネルＭＯＳトランジスタ１１４とｎ
チャネルＭＯＳトランジスタ１１３は共にオフ状態（ハ
イインピーダンンス状態）となる。
１０４がＬｏｗレベルの時、第１のＡＮＤ回路１２１の
出力はＬｏｗレベルとされ、このため第１の出力信号１
０２の論理値にかかわらず、ＮＡＮＤ回路１１２の出力
はＨｉｇｈレベル、ＮＯＲ回路１１１の出力はＬｏｗレ
ベルとされ、ｐチャネルＭＯＳトランジスタ１１４とｎ
チャネルＭＯＳトランジスタ１１３は共にオフ状態（ハ
イインピーダンンス状態）となる。
【０００８】バスドライバイネーブル信号１０４がＨｉ
ｇｈレベルの時にタイミング信号１０８がＨｉｇｈレベ
ルとされると、第１のＡＮＤ回路１２１の出力はＨｉｇ
ｈレベルとされ、第１の出力信号１０２がＨｉｇｈレベ
ルの場合、ＮＡＮＤ回路１１２の出力はＬｏｗレベルと
されてｐチャネルＭＯＳトランジスタ１１４はオンし、
ＮＯＲ回路１１１の出力はＬｏｗレベルとされｎチャネ
ルＭＯＳトランジスタ１１３はオフ状態とされ、このた
めバス１０１には“１”（＝Ｈｉｇｈレベル）が出力さ
れる。一方、第１の出力信号１０２がＬｏｗレベルの場
合、ＮＡＮＤ回路１１２の出力はＨｉｇｈレベルとされ
てｐチャネルＭＯＳトランジスタ１１４はオフ状態とさ
れ、ＮＯＲ回路１１１の出力はＨｉｇｈレベルとされ、
ｎチャネルＭＯＳトランジスタ１１３がオン状態とな
り、このためバス１０１には“０”が出力される。
ｇｈレベルの時にタイミング信号１０８がＨｉｇｈレベ
ルとされると、第１のＡＮＤ回路１２１の出力はＨｉｇ
ｈレベルとされ、第１の出力信号１０２がＨｉｇｈレベ
ルの場合、ＮＡＮＤ回路１１２の出力はＬｏｗレベルと
されてｐチャネルＭＯＳトランジスタ１１４はオンし、
ＮＯＲ回路１１１の出力はＬｏｗレベルとされｎチャネ
ルＭＯＳトランジスタ１１３はオフ状態とされ、このた
めバス１０１には“１”（＝Ｈｉｇｈレベル）が出力さ
れる。一方、第１の出力信号１０２がＬｏｗレベルの場
合、ＮＡＮＤ回路１１２の出力はＨｉｇｈレベルとされ
てｐチャネルＭＯＳトランジスタ１１４はオフ状態とさ
れ、ＮＯＲ回路１１１の出力はＨｉｇｈレベルとされ、
ｎチャネルＭＯＳトランジスタ１１３がオン状態とな
り、このためバス１０１には“０”が出力される。
【０００９】この従来のバス構成において、第１のバス
ドライバ１０６の出力段のｎチャネルＭＯＳトランジス
タ１１３のゲート入力の“０”スタック故障（stuck-at
-0、「ｓａ０」という）の検出するためには、まず第２
の出力信号１０３を“１”及び第２のバスドライバイネ
ーブル信号１０５をアクティブとし、タイミング信号１
０８に同期させて第２のバスドライバ１０７のｐチャネ
ルＭＯＳトランジスタ１１９をオンし、バス１０１に
“１”を出力し、その後、第１の出力信号１０２を
“０”及び第１のバスドライバイネーブル信号１０４を
アクティブにし、タイミング信号１０８に同期させて、
第１のバスドライバ１０６のｎチャネルＭＯＳトランジ
スタ１１３をオンし、バス１０１に“０”を出力する、
というパタン（テストパタン）を作る必要があった。
ドライバ１０６の出力段のｎチャネルＭＯＳトランジス
タ１１３のゲート入力の“０”スタック故障（stuck-at
-0、「ｓａ０」という）の検出するためには、まず第２
の出力信号１０３を“１”及び第２のバスドライバイネ
ーブル信号１０５をアクティブとし、タイミング信号１
０８に同期させて第２のバスドライバ１０７のｐチャネ
ルＭＯＳトランジスタ１１９をオンし、バス１０１に
“１”を出力し、その後、第１の出力信号１０２を
“０”及び第１のバスドライバイネーブル信号１０４を
アクティブにし、タイミング信号１０８に同期させて、
第１のバスドライバ１０６のｎチャネルＭＯＳトランジ
スタ１１３をオンし、バス１０１に“０”を出力する、
というパタン（テストパタン）を作る必要があった。
【００１０】このパタンでは、第１のバスドライバ１０
６のｎチャネルＭＯＳトランジスタ１１３が正常な場
合、図９のａ期間において、ｎチャネルＭＯＳトランジ
スタ１１３はオン状態とされ、バス１０１は“０”とな
る（図９の実線参照）。
６のｎチャネルＭＯＳトランジスタ１１３が正常な場
合、図９のａ期間において、ｎチャネルＭＯＳトランジ
スタ１１３はオン状態とされ、バス１０１は“０”とな
る（図９の実線参照）。
【００１１】一方、第１のバスドライバ１０６のｎチャ
ネルＭＯＳトランジスタ１１３のゲート入力がｓａ０の
場合には、図９のａ期間において、ｎチャネルＭＯＳト
ランジスタ１１３はゲート電位がＨｉｇｈレベル（ＮＯ
Ｒ回路１１１の出力がＨｉｇｈの期間）であるにもかか
わらずオフ状態とされ、第１のバスドライバ１０６の出
力はハイインピーダンス状態となり、バス１０１はその
前の“１”の電位（＝Ｈｉｇｈレベル）を保持したまま
であり（図９の期間ａの１０１の破線参照）、レシーバ
１０９からは“１”が出力される（図９の期間ａの１０
９の破線参照）。そして、レシーバ１０９の出力値が期
待値と相違していることにより、バスドライバの故障を
検出する。
ネルＭＯＳトランジスタ１１３のゲート入力がｓａ０の
場合には、図９のａ期間において、ｎチャネルＭＯＳト
ランジスタ１１３はゲート電位がＨｉｇｈレベル（ＮＯ
Ｒ回路１１１の出力がＨｉｇｈの期間）であるにもかか
わらずオフ状態とされ、第１のバスドライバ１０６の出
力はハイインピーダンス状態となり、バス１０１はその
前の“１”の電位（＝Ｈｉｇｈレベル）を保持したまま
であり（図９の期間ａの１０１の破線参照）、レシーバ
１０９からは“１”が出力される（図９の期間ａの１０
９の破線参照）。そして、レシーバ１０９の出力値が期
待値と相違していることにより、バスドライバの故障を
検出する。
【００１２】この場合、ｎチャネルＭＯＳトランジスタ
１１３のｓａ０の故障検出にはバス１０１が前の信号レ
ベルを保持することが前提とされている。
１１３のｓａ０の故障検出にはバス１０１が前の信号レ
ベルを保持することが前提とされている。
【００１３】このため、タイミング信号１０８のレート
（サイクル）が非常に長い場合や、バス１０１に接続さ
れるドライバの数が少なく、またバス１０１の配線長が
短い場合等、バス１０１の値の保持が期待できない場合
等においては、例えば図９の期間ａ等においてバス１０
１の“１”の電位が“０”となり、この結果、上記パタ
ンではドライバの故障を検出できないことになる。
（サイクル）が非常に長い場合や、バス１０１に接続さ
れるドライバの数が少なく、またバス１０１の配線長が
短い場合等、バス１０１の値の保持が期待できない場合
等においては、例えば図９の期間ａ等においてバス１０
１の“１”の電位が“０”となり、この結果、上記パタ
ンではドライバの故障を検出できないことになる。
【００１４】
【発明が解決しようとする課題】このように、上記従来
のバスドライバの故障検出方式においては、バスが前の
値を保持している間に故障を検出するゲートをオンさせ
ることが必要とされるため、タイミング信号のレート
（サイクル）が非常に長い場合や、バスに接続されるド
ライバの数が少なく、またバスの配線長が短い場合等、
バスの値の保持が期待できない場合等においては、バス
ドライバの故障を検出できないという不具合が生じるこ
とになる。
のバスドライバの故障検出方式においては、バスが前の
値を保持している間に故障を検出するゲートをオンさせ
ることが必要とされるため、タイミング信号のレート
（サイクル）が非常に長い場合や、バスに接続されるド
ライバの数が少なく、またバスの配線長が短い場合等、
バスの値の保持が期待できない場合等においては、バス
ドライバの故障を検出できないという不具合が生じるこ
とになる。
【００１５】従って、本発明は、上記従来技術の問題点
に鑑みて為されたものであって、バスドライバの故障検
出を容易化するバスドライバ故障検出方式を提供するこ
とを目的とする。
に鑑みて為されたものであって、バスドライバの故障検
出を容易化するバスドライバ故障検出方式を提供するこ
とを目的とする。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、一つのバスに対して信号を送出するため
の複数個のバスドライバと、前記バスに接続された少な
くとも一つのレシーバと、を備えた信号転送回路におい
て、テスト時に前記バスをハイインピーダンスにしない
ように制御する回路手段を備えたことを特徴とするバス
ドライバの故障検出方式を提供する。
め、本発明は、一つのバスに対して信号を送出するため
の複数個のバスドライバと、前記バスに接続された少な
くとも一つのレシーバと、を備えた信号転送回路におい
て、テスト時に前記バスをハイインピーダンスにしない
ように制御する回路手段を備えたことを特徴とするバス
ドライバの故障検出方式を提供する。
【００１７】本発明においては、前記回路手段が、前記
バスの信号を保持する保持手段と、該保持手段と前記バ
スとの間に接続されテスト信号がアクティブの時に導通
状態とされるスイッチと、を備えた構成としてもよい。
バスの信号を保持する保持手段と、該保持手段と前記バ
スとの間に接続されテスト信号がアクティブの時に導通
状態とされるスイッチと、を備えた構成としてもよい。
【００１８】また、本発明においては、前記保持手段
が、二つのインバータの入力端及び出力端を互いに接続
した構成としてもよい。
が、二つのインバータの入力端及び出力端を互いに接続
した構成としてもよい。
【００１９】さらに、本発明においては、前記回路手段
が、一端が共に前記バスに接続されたプルアップ抵抗と
プルダウン抵抗とを備え、テスト信号に基づき、前記プ
ルアップ抵抗の他端を電源端子に接続するか、又は前記
プルダウン抵抗の他端を接地端子に接続するようにスイ
ッチング制御する手段、を備えた構成としてもよい。
が、一端が共に前記バスに接続されたプルアップ抵抗と
プルダウン抵抗とを備え、テスト信号に基づき、前記プ
ルアップ抵抗の他端を電源端子に接続するか、又は前記
プルダウン抵抗の他端を接地端子に接続するようにスイ
ッチング制御する手段、を備えた構成としてもよい。
【００２０】本発明によれば、バステスト時にバスをハ
イインピーダンスにしない手段を備え、バスが確実に前
の値を保持するようにしたため、タイミング信号のレー
ト（サイクル）やレイアウトに依存することなく、ドラ
イバの故障を確実に検出することが可能とされ、テスト
容易化を達成したものである。
イインピーダンスにしない手段を備え、バスが確実に前
の値を保持するようにしたため、タイミング信号のレー
ト（サイクル）やレイアウトに依存することなく、ドラ
イバの故障を確実に検出することが可能とされ、テスト
容易化を達成したものである。
【００２１】
【発明の実施の形態】図面を参照して、本発明の実施の
形態を以下に説明する。
形態を以下に説明する。
【００２２】
【実施形態１】図１は、本発明の第１の実施形態の構成
を示すブロック図である。図１において、前記従来技術
の説明で参照した図７と同一の要素には同一の参照符号
が付されている。
を示すブロック図である。図１において、前記従来技術
の説明で参照した図７と同一の要素には同一の参照符号
が付されている。
【００２３】本実施形態は、バス１０１に値を出力する
第１、第２のバスドライバ１０６、１０７と、バス１０
１の値をラッチするレシーバ１０９と、バス１０１の値
を保持するバス保持回路３０１により構成されている。
第１、第２のバスドライバ１０６、１０７と、バス１０
１の値をラッチするレシーバ１０９と、バス１０１の値
を保持するバス保持回路３０１により構成されている。
【００２４】第１のバスドライバ１０６は第１のバスド
ライバイネーブル信号１０４が選択されている時にタイ
ミング信号１０８に同期してバス１０１に第１の出力信
号１０２の値を出力する。また、第２のバスドライバ１
０７は第２のバスドライバイネーブル信号１０５が選択
されている時にタイミング信号１０８に同期してバス１
０１に第２の出力信号１０３の値を出力する。レシーバ
１０９はタイミング信号１０８に同期してバス１０１の
値をラッチする。
ライバイネーブル信号１０４が選択されている時にタイ
ミング信号１０８に同期してバス１０１に第１の出力信
号１０２の値を出力する。また、第２のバスドライバ１
０７は第２のバスドライバイネーブル信号１０５が選択
されている時にタイミング信号１０８に同期してバス１
０１に第２の出力信号１０３の値を出力する。レシーバ
１０９はタイミング信号１０８に同期してバス１０１の
値をラッチする。
【００２５】バス保持回路３０１はテスト信号２０３が
アクティブな時にだけバス１０１の値を保持する回路で
ある。
アクティブな時にだけバス１０１の値を保持する回路で
ある。
【００２６】本実施形態のバスドライバ検出方式を、図
２及びタイミング波形を示す図３を参照してより詳細に
説明する。図２は、図１にブロック図で示したバスドラ
イバ故障検出方式の回路構成を示す図であり、第１、第
２のバスドライバ１０６、１０７の回路構成と、バス保
持回路３０１の回路構成の一例を示している。なお、第
１、第２のバスドライバ１０６、１０７の回路構成は図
８で説明したものと同様であるため、その説明は省略す
る。また、図３において、１０８はドライバイネーブル
信号、１１７の出力は第２のバスドライバ１０７のＮＡ
ＮＤ回路１１７の出力、１１１の出力は第１のバスドラ
イバ１０６のＮＯＲ回路１１１の出力、１０１はバス１
０１の信号電位、１０９の出力はレシーバ１０９の出力
波形をそれぞれ示している。
２及びタイミング波形を示す図３を参照してより詳細に
説明する。図２は、図１にブロック図で示したバスドラ
イバ故障検出方式の回路構成を示す図であり、第１、第
２のバスドライバ１０６、１０７の回路構成と、バス保
持回路３０１の回路構成の一例を示している。なお、第
１、第２のバスドライバ１０６、１０７の回路構成は図
８で説明したものと同様であるため、その説明は省略す
る。また、図３において、１０８はドライバイネーブル
信号、１１７の出力は第２のバスドライバ１０７のＮＡ
ＮＤ回路１１７の出力、１１１の出力は第１のバスドラ
イバ１０６のＮＯＲ回路１１１の出力、１０１はバス１
０１の信号電位、１０９の出力はレシーバ１０９の出力
波形をそれぞれ示している。
【００２７】バス保持回路３０１は、二つのインバータ
３０２、３０３の入力端と出力端とを互いに接続してな
るフリップフロップと、このインバータ３０３の出力端
（インバータ３０２の入力端）とバス１０１との間に接
続された例えばｎチャネルＭＯＳトランジスタからなる
トランスファゲート（スイッチ）３０４と、を備え、ト
ランスファゲート３０４の制御端子（ゲート電極）には
テスト信号２０３が入力されている。
３０２、３０３の入力端と出力端とを互いに接続してな
るフリップフロップと、このインバータ３０３の出力端
（インバータ３０２の入力端）とバス１０１との間に接
続された例えばｎチャネルＭＯＳトランジスタからなる
トランスファゲート（スイッチ）３０４と、を備え、ト
ランスファゲート３０４の制御端子（ゲート電極）には
テスト信号２０３が入力されている。
【００２８】バス保持回路３０１のインバータ３０３を
構成するＭＯＳトランジスタのディメンジョン（寸法、
チャネル幅Ｗ等）は、第１及び第２のバスドライバ１０
６、１０７を構成する、ｎチャネルＭＯＳトランジスタ
１１３、ｐチャネルＭＯＳトランジスタ１１４、及びｎ
チャネルＭＯＳトランジスタ１１８、ｐチャネルＭＯＳ
トランジスタ１１９、よりも小とし（すなわちインバー
タ３０３のトランジスタの方がドライバの出力トランジ
スタよりも電流駆動能力が小）、インバータ３０３の出
力とバス１０１のレベルがぶつかった場合には、ｎチャ
ネルＭＯＳトランジスタ１１３、ｐチャネルＭＯＳトラ
ンジスタ１１４、ｎチャネルＭＯＳトランジスタ１１
８、ｐチャネルＭＯＳトランジスタ１１９のレベルがバ
ス１０１に出力されるものとする。
構成するＭＯＳトランジスタのディメンジョン（寸法、
チャネル幅Ｗ等）は、第１及び第２のバスドライバ１０
６、１０７を構成する、ｎチャネルＭＯＳトランジスタ
１１３、ｐチャネルＭＯＳトランジスタ１１４、及びｎ
チャネルＭＯＳトランジスタ１１８、ｐチャネルＭＯＳ
トランジスタ１１９、よりも小とし（すなわちインバー
タ３０３のトランジスタの方がドライバの出力トランジ
スタよりも電流駆動能力が小）、インバータ３０３の出
力とバス１０１のレベルがぶつかった場合には、ｎチャ
ネルＭＯＳトランジスタ１１３、ｐチャネルＭＯＳトラ
ンジスタ１１４、ｎチャネルＭＯＳトランジスタ１１
８、ｐチャネルＭＯＳトランジスタ１１９のレベルがバ
ス１０１に出力されるものとする。
【００２９】故障検出時には、テスト信号２０３をアク
ティブとしてスイッチ３０４をオン状態としてバス１０
１の値を保持する。
ティブとしてスイッチ３０４をオン状態としてバス１０
１の値を保持する。
【００３０】第１のバスドライバ１０６のｎチャネルＭ
ＯＳトランジスタ１１３のゲート入力の“０”スタック
故障（「ｓａ０」という）の検出のためには、まず第２
の出力信号１０３を“１”及び第２のバスドライバイネ
ーブル信号１０５をアクティブにし、タイミング信号１
０８に同期させて第２のバスドライバ１０７の出力段の
ｐチャネルＭＯＳトランジスタ１１９をオンし、バス１
０１に“１”を出力し、その後、第２の出力信号１０２
を“０”及び第１のバスドライバイネーブル信号１０４
をアクティブとし、タイミング信号１０８に同期させて
第１のバスドライバ１０６のｎチャネルＭＯＳトランジ
スタ１１３をオンし、バス１０１に“０”を出力する、
というパタンを作る。
ＯＳトランジスタ１１３のゲート入力の“０”スタック
故障（「ｓａ０」という）の検出のためには、まず第２
の出力信号１０３を“１”及び第２のバスドライバイネ
ーブル信号１０５をアクティブにし、タイミング信号１
０８に同期させて第２のバスドライバ１０７の出力段の
ｐチャネルＭＯＳトランジスタ１１９をオンし、バス１
０１に“１”を出力し、その後、第２の出力信号１０２
を“０”及び第１のバスドライバイネーブル信号１０４
をアクティブとし、タイミング信号１０８に同期させて
第１のバスドライバ１０６のｎチャネルＭＯＳトランジ
スタ１１３をオンし、バス１０１に“０”を出力する、
というパタンを作る。
【００３１】このパタンでは、ｎチャネルＭＯＳトラン
ジスタ１１３が正常な場合、図３のａ期間、バス１０１
は“０”となる（図３の波形１０１の実線参照）。
ジスタ１１３が正常な場合、図３のａ期間、バス１０１
は“０”となる（図３の波形１０１の実線参照）。
【００３２】一方、ｎチャネルＭＯＳトランジスタ１１
３のゲート入力がｓａ０である場合には、図３のａ期間
において、そのゲート電位がＨｉｇｈレベルとされたｎ
チャネルＭＯＳトランジスタ１１３はオフ状態とされて
おり、バス１０１はその前の“１”を保持したままであ
る（図３の波形１０１の破線参照）。これにより故障を
検出する。
３のゲート入力がｓａ０である場合には、図３のａ期間
において、そのゲート電位がＨｉｇｈレベルとされたｎ
チャネルＭＯＳトランジスタ１１３はオフ状態とされて
おり、バス１０１はその前の“１”を保持したままであ
る（図３の波形１０１の破線参照）。これにより故障を
検出する。
【００３３】本実施形態では、バス１０１が確実に前の
値を保持しているため、タイミング信号１０８のレート
（サイクル）やレイアウトに依存することなく、故障を
検出することが可能である。
値を保持しているため、タイミング信号１０８のレート
（サイクル）やレイアウトに依存することなく、故障を
検出することが可能である。
【００３４】また、バス保持回路３０１はテスト時にの
みバス１０１に接続されるため、テスト時以外の通常動
作時においては、バス１０１のレベルのぶつかりによる
電流の増加という問題は起こらない。
みバス１０１に接続されるため、テスト時以外の通常動
作時においては、バス１０１のレベルのぶつかりによる
電流の増加という問題は起こらない。
【００３５】
【実施形態２】次に、図４は、本発明の第２の実施形態
の構成を示すブロック図である。図４において、前記第
１の実施形態の説明で参照した図１と同一の要素には同
一の参照符号が付されている。
の構成を示すブロック図である。図４において、前記第
１の実施形態の説明で参照した図１と同一の要素には同
一の参照符号が付されている。
【００３６】本実施形態は、バス１０１に値を出力する
第１のバスドライバ１０６と第２のバスドライバ１０７
と、バス１０１の値をラッチするレシーバ１０９と、バ
ス１０１をプルアップ／プルダウンするプルアップ／プ
ルダウン回路２０１と、により構成されている。
第１のバスドライバ１０６と第２のバスドライバ１０７
と、バス１０１の値をラッチするレシーバ１０９と、バ
ス１０１をプルアップ／プルダウンするプルアップ／プ
ルダウン回路２０１と、により構成されている。
【００３７】第１のバスドライバ１０６は第１のバスド
ライバイネーブル信号１０４が選択されている時にタイ
ミング信号１０８に同期してバス１０１に第１の出力信
号１０２の値を出力する。第２のバスドライバ１０７は
第２のバスドライバイネーブル信号１０５が選択されて
いる時にタイミング信号１０８に同期してバス１０１に
第２の出力信号１０３の値を出力する。レシーバ１０９
はタイミング信号１０８に同期してバス１０１の値をラ
ッチする。
ライバイネーブル信号１０４が選択されている時にタイ
ミング信号１０８に同期してバス１０１に第１の出力信
号１０２の値を出力する。第２のバスドライバ１０７は
第２のバスドライバイネーブル信号１０５が選択されて
いる時にタイミング信号１０８に同期してバス１０１に
第２の出力信号１０３の値を出力する。レシーバ１０９
はタイミング信号１０８に同期してバス１０１の値をラ
ッチする。
【００３８】プルアップ／プルダウン回路２０１はテス
ト信号２０３がアクティブな間プルアップ抵抗またはプ
ルダウン抵抗を接続する。
ト信号２０３がアクティブな間プルアップ抵抗またはプ
ルダウン抵抗を接続する。
【００３９】次に、本発明の第２の実施形態のバスドラ
イバ検出方式を、図５の回路図及び図６のタイミングチ
ャートを参照して説明する。図５は、図４のブロック図
で示されるバスドライバ故障検出方式の回路構成の一例
を示す図である。バスドライバ１０６、１０７の回路構
成は図８で説明したものと同様であるためその説明は省
略する。
イバ検出方式を、図５の回路図及び図６のタイミングチ
ャートを参照して説明する。図５は、図４のブロック図
で示されるバスドライバ故障検出方式の回路構成の一例
を示す図である。バスドライバ１０６、１０７の回路構
成は図８で説明したものと同様であるためその説明は省
略する。
【００４０】プルアップ／プルダウン回路２０１は、テ
ストモードレジスタ２０２と、テスト信号２０３とテス
トモードレジスタ２０２の出力を入力とするＮＡＮＤ回
路２０８と、テスト信号２０３の反転信号とテストモー
ドレジスタ２０２の出力を入力とするＮＯＲ回路２０９
と、ソースが電源に接続されゲートがＮＡＮＤ回路２０
８の出力に接続されドレインがプルアップ抵抗２０４を
介してバス１０１に接続されスイッチとして作用するｐ
チャネルＭＯＳトランジスタ２０６と、ソースが接地さ
れゲートがＮＯＲ回路２０９の出力に接続されドレイン
がプルダウン抵抗２０５を介してバス１０１に接続され
スイッチとして作用するｎチャネルＭＯＳトランジスタ
２０７と、から構成されている。
ストモードレジスタ２０２と、テスト信号２０３とテス
トモードレジスタ２０２の出力を入力とするＮＡＮＤ回
路２０８と、テスト信号２０３の反転信号とテストモー
ドレジスタ２０２の出力を入力とするＮＯＲ回路２０９
と、ソースが電源に接続されゲートがＮＡＮＤ回路２０
８の出力に接続されドレインがプルアップ抵抗２０４を
介してバス１０１に接続されスイッチとして作用するｐ
チャネルＭＯＳトランジスタ２０６と、ソースが接地さ
れゲートがＮＯＲ回路２０９の出力に接続されドレイン
がプルダウン抵抗２０５を介してバス１０１に接続され
スイッチとして作用するｎチャネルＭＯＳトランジスタ
２０７と、から構成されている。
【００４１】故障検出時には、テスト信号２０３をアク
ティブ（Ｈｉｇｈレベル）とすることにより、テストモ
ードレジスタ２０２の値によってスイッチ２０６または
スイッチ２０７のいずれかがオンする。
ティブ（Ｈｉｇｈレベル）とすることにより、テストモ
ードレジスタ２０２の値によってスイッチ２０６または
スイッチ２０７のいずれかがオンする。
【００４２】これにより、バス１０１にプルアップ抵抗
２０４又はプルダウン抵抗２０５が接続される。
２０４又はプルダウン抵抗２０５が接続される。
【００４３】ｎチャネルＭＯＳトランジスタ１１３のゲ
ート入力の“０”スタック故障（ｓａ０）の検出のため
には、テストモードレジスタ２０２を“１”とし、テス
ト信号２０３をアクティブとすることでバス１０１に抵
抗２０４を接続する。その後出力信号１０２を“０”及
びバスドライバイネーブル信号１０４をアクティブに
し、タイミング信号１０８に同期させてｎチャネルＭＯ
Ｓトランジスタ１１３をＯＮし、バス１０１に“０”を
出力する、というパタンを作る。
ート入力の“０”スタック故障（ｓａ０）の検出のため
には、テストモードレジスタ２０２を“１”とし、テス
ト信号２０３をアクティブとすることでバス１０１に抵
抗２０４を接続する。その後出力信号１０２を“０”及
びバスドライバイネーブル信号１０４をアクティブに
し、タイミング信号１０８に同期させてｎチャネルＭＯ
Ｓトランジスタ１１３をＯＮし、バス１０１に“０”を
出力する、というパタンを作る。
【００４４】このパタンでは正常な場合、図６のａ期間
バス１０１は“０”となる（図９の波形１０１の実線参
照）が、ｎチャネルＭＯＳトランジスタ１１３のゲート
入力がｓａ０となった時、バス１０１は抵抗２０４によ
り“１”となる（図６の波形１０１の破線参照）。これ
により故障を検出する。
バス１０１は“０”となる（図９の波形１０１の実線参
照）が、ｎチャネルＭＯＳトランジスタ１１３のゲート
入力がｓａ０となった時、バス１０１は抵抗２０４によ
り“１”となる（図６の波形１０１の破線参照）。これ
により故障を検出する。
【００４５】本実施形態においては、抵抗２０４または
抵抗２０５が確実にバス１０１を“１／０”の論理レベ
ルに設定しているため、タイミング信号１０８のレート
やレイアウトに依存することなく、故障を検出すること
が可能である。また、プルアップ／プルダウン回路２０
１はテスト時のみ接続されるため、テスト時以外ではバ
ス１０１のぶつかりによる電流の増加が起こらない。
抵抗２０５が確実にバス１０１を“１／０”の論理レベ
ルに設定しているため、タイミング信号１０８のレート
やレイアウトに依存することなく、故障を検出すること
が可能である。また、プルアップ／プルダウン回路２０
１はテスト時のみ接続されるため、テスト時以外ではバ
ス１０１のぶつかりによる電流の増加が起こらない。
【００４６】図７に示した前記従来例、及び図１に示し
た前記第１の実施形態においては、故障検出を行うバス
ドライバが２個以上存在する場合に、図１に示すような
バスドライバ１０６の出力ドライバコントロール信号で
あるＮＯＲ回路１１１（図２参照）の故障検出のために
は、まず第２のバスドライバ１０７のＮＡＮＤ回路１１
７をアクティブとし、バス１０１をＨｉｇｈレベルと
し、その後にＮＯＲ回路１１１をアクティブとし、ｎチ
ャネルＭＯＳトランジスタ１１３をオン状態とする必要
がある。
た前記第１の実施形態においては、故障検出を行うバス
ドライバが２個以上存在する場合に、図１に示すような
バスドライバ１０６の出力ドライバコントロール信号で
あるＮＯＲ回路１１１（図２参照）の故障検出のために
は、まず第２のバスドライバ１０７のＮＡＮＤ回路１１
７をアクティブとし、バス１０１をＨｉｇｈレベルと
し、その後にＮＯＲ回路１１１をアクティブとし、ｎチ
ャネルＭＯＳトランジスタ１１３をオン状態とする必要
がある。
【００４７】従って、ｎ個のｐチャネル出力ドライバの
故障検出のために、２×ｎ回のバス１０１へのドライブ
（駆動）を行うことが必要とされているが、本発明の第
２の実施形態では、テストモードレジスタ２０２への１
回のパタンデータの設定と、ｎ回のバス１０１へのドラ
イブにより、ｎ個のｐチャネル出力ドライバの故障検出
を実現することが可能である。
故障検出のために、２×ｎ回のバス１０１へのドライブ
（駆動）を行うことが必要とされているが、本発明の第
２の実施形態では、テストモードレジスタ２０２への１
回のパタンデータの設定と、ｎ回のバス１０１へのドラ
イブにより、ｎ個のｐチャネル出力ドライバの故障検出
を実現することが可能である。
【００４８】
【発明の効果】以上説明したように、本発明のバスドラ
イバ故障検出方式は、一つのバスに対して信号を送出す
るための複数個のバスドライバと、少なくとも一つのレ
シーバを備えた信号転送回路において、テスト時にバス
をハイインピーダンスにしない手段を備えることによ
り、テストの容易化を達成することができる。
イバ故障検出方式は、一つのバスに対して信号を送出す
るための複数個のバスドライバと、少なくとも一つのレ
シーバを備えた信号転送回路において、テスト時にバス
をハイインピーダンスにしない手段を備えることによ
り、テストの容易化を達成することができる。
【００４９】また、本発明によれば、テストパタンを縮
減する（テストパタン長の縮減）ことが可能とされ、テ
スト時間の短縮、即ちチップコストの低減を達成すると
いう効果を有する。
減する（テストパタン長の縮減）ことが可能とされ、テ
スト時間の短縮、即ちチップコストの低減を達成すると
いう効果を有する。
【図１】本発明の第１の実施形態の構成を示すブロック
図である。
図である。
【図２】本発明の第１の実施形態の回路構成を示す図で
ある。
ある。
【図３】本発明の第１の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図４】本発明の第２の実施形態の構成を示すブロック
図である。
図である。
【図５】本発明の第２の実施形態の回路構成を示す図で
ある。
ある。
【図６】本発明の第２の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図７】従来技術の構成を示すブロック図である。
【図８】従来技術の回路構成を示す図である。
【図９】従来技術の動作を説明するためのタイミングチ
ャートである。
ャートである。
１０１ バス １０２、１０３ 出力信号 １０４、１０５ バスドライバイネーブル信号 １０６、１０７ バスドライバ １０８ タイミング信号 １０９ レシーバ １１０、１１５、３０２、３０３ インバータ １１１、１１６、２０９ ＮＯＲ回路 １１２、１１７、２０８ ＮＡＮＤ回路 １１３、１１８ ｎチャネルＭＯＳトランジスタ １１４、１１９ ｐチャネルＭＯＳトランジスタ ２０１ プルアップ／プルダウン回路 ２０２ テストモードレジスタ ２０３ テスト信号 ２０４、２０５ 抵抗 ２０６、２０７、３０４ スイッチ ３０１ バス保持回路
Claims (6)
- 【請求項１】一つのバスに対して信号を送出する複数の
バスドライバと、 前記バスに接続された少なくとも一つのレシーバと、 を備えた信号転送回路において、 テスト時に前記バスをハイインピーダンスにしないよう
に制御する回路手段を備えたことを特徴とするバスドラ
イバ故障検出方式。 - 【請求項２】前記回路手段が、前記バスの信号値を保持
する保持手段と、該保持手段と前記バスとの間に接続さ
れテスト信号がアクティブの時に導通状態とされるスイ
ッチと、を備えたことを特徴とする請求項１記載のバス
ドライバ故障検出方式。 - 【請求項３】前記保持手段が、二つのインバータの入力
端及び出力端を互いに接続して構成されてなることを特
徴とする請求項２記載のバスドライバ故障検出方式。 - 【請求項４】前記回路手段が、一端が共に前記バスに接
続されたプルアップ抵抗とプルダウン抵抗とを備え、テ
スト信号に基づき、前記プルアップ抵抗の他端を電源端
子に接続するか、又は前記プルダウン抵抗の他端を接地
端子に接続するようにスイッチング制御する手段、を備
えたことを特徴とする請求項１記載のバスドライバ故障
検出方式。 - 【請求項５】テストモードを記憶保持するレジスタを備
え、前記テスト信号がアクティブ時において前記レジス
タに保持された値に基づき、前記バスを、前記プルアッ
プ抵抗を介して前記電源端子に接続するか、又は前記プ
ルダウン抵抗を介して前記接地端子に接続することを特
徴とする請求項４記載のバスドライバ故障検出方式。 - 【請求項６】前記バスドライバが、電源端子と接地端子
間に直列形態に接続された二つのＭＯＳトランジスタを
含み、該二つのＭＯＳトランジスタのゲート電極に、ド
ライバの出力を許可するイネーブル信号と出力制御用タ
イミング信号とに基づき生成された制御信号をゲート信
号として出力信号を供給するゲート回路を備えたことを
特徴とする請求項１〜５のいずれか一に記載のバスドラ
イバ故障検出方式。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345875A JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
| US08/757,998 US5834949A (en) | 1995-12-08 | 1996-11-27 | Bus driver failure detection system |
| EP96119025A EP0777328A3 (en) | 1995-12-08 | 1996-11-27 | Bus driver failure detection systems |
| KR1019960062796A KR970049539A (ko) | 1995-12-08 | 1996-12-07 | 버스 드라이버 고장 검출 시스템 |
| TW085115154A TW330991B (en) | 1995-12-08 | 1996-12-07 | Bus driver failure detection system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7345875A JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09160690A true JPH09160690A (ja) | 1997-06-20 |
Family
ID=18379589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7345875A Pending JPH09160690A (ja) | 1995-12-08 | 1995-12-08 | バスドライバ故障検出方式 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5834949A (ja) |
| EP (1) | EP0777328A3 (ja) |
| JP (1) | JPH09160690A (ja) |
| KR (1) | KR970049539A (ja) |
| TW (1) | TW330991B (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936424A (en) * | 1996-02-02 | 1999-08-10 | Xilinx, Inc. | High speed bus with tree structure for selecting bus driver |
| US6577157B1 (en) * | 1997-11-14 | 2003-06-10 | Altera Corporation | Fully programmable I/O pin with memory |
| DE10120282B4 (de) * | 2001-04-25 | 2005-08-18 | Infineon Technologies Ag | Bussignalhaltezelle und Verfahren |
| DE102012210106A1 (de) * | 2012-06-15 | 2013-12-19 | Robert Bosch Gmbh | Sensoranordnung für eine Elektrik/Elektronik-Architektur und zugehörige Elektrik/Elektronik-Architektur für ein Fahrzeug |
| US9619310B2 (en) * | 2012-09-26 | 2017-04-11 | Honeywell International Inc. | High speed data transmission methods and systems upon error detection |
| US10425361B2 (en) | 2017-03-16 | 2019-09-24 | Trane International Inc. | Dynamic allocation of termination resistors in a communication network |
| US10664372B2 (en) * | 2018-03-12 | 2020-05-26 | Hamilton Sundstrand Corporation | Data bus and testing system utilizing bus-hold feature |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4459693A (en) * | 1982-01-26 | 1984-07-10 | Genrad, Inc. | Method of and apparatus for the automatic diagnosis of the failure of electrical devices connected to common bus nodes and the like |
| JPS6342216A (ja) * | 1986-08-08 | 1988-02-23 | Hitachi Ltd | バイポ−ラトランジスタと電界効果トランジスタとを含む複合回路 |
| US4748426A (en) * | 1986-11-07 | 1988-05-31 | Rodime Plc | Active termination circuit for computer interface use |
| US4841232A (en) * | 1988-04-29 | 1989-06-20 | International Business Machines Corporation | Method and apparatus for testing three state drivers |
| US5039874A (en) * | 1990-03-15 | 1991-08-13 | Hewlett-Packard Company | Method and apparatus for driving an integrated-circuit output pad |
| US5498976A (en) * | 1990-10-26 | 1996-03-12 | Acer Incorporated | Parallel buffer/driver configuration between data sending terminal and data receiving terminal |
| JP3226293B2 (ja) * | 1991-04-24 | 2001-11-05 | 株式会社日立製作所 | 半導体集積回路 |
| US5416784A (en) * | 1991-10-28 | 1995-05-16 | Sequoia Semiconductor | Built-in self-test flip-flop with asynchronous input |
| JPH05304461A (ja) * | 1992-04-07 | 1993-11-16 | Nec Corp | 半導体集積回路 |
-
1995
- 1995-12-08 JP JP7345875A patent/JPH09160690A/ja active Pending
-
1996
- 1996-11-27 US US08/757,998 patent/US5834949A/en not_active Expired - Fee Related
- 1996-11-27 EP EP96119025A patent/EP0777328A3/en not_active Withdrawn
- 1996-12-07 TW TW085115154A patent/TW330991B/zh active
- 1996-12-07 KR KR1019960062796A patent/KR970049539A/ko not_active Application Discontinuation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970049539A (ko) | 1997-07-29 |
| TW330991B (en) | 1998-05-01 |
| EP0777328A2 (en) | 1997-06-04 |
| US5834949A (en) | 1998-11-10 |
| EP0777328A3 (en) | 2000-09-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000111 |