JP2003139820A - マルチチップモジュール及びそのチップ間接続テスト方法 - Google Patents
マルチチップモジュール及びそのチップ間接続テスト方法Info
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- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 チップオンチップ型のマルチチップモジュー
ルにおける共通配線のチップ間の接続の良否の判定を、
より簡単に行う。 【解決手段】 第１及び第２の半導体チップ１０、２０
の共通配線１３、１４は、接続用パッド１５及び導電性
接続部材１６を介して相互に電気的に接続される。第１
の外部入出力用パッド１１は、第１の半導体チップ１０
の共通配線１３に接続され、第２の外部入出力用パッド
１２は、接続用パッド１５及び接続部材１６を介して、
第２の半導体チップ２０の共通配線１４に接続される。
しかし、第１及び第２の外部入出力用パッド１１、１２
は、第１の半導体チップ１０内では互いに接続されてい
ない。この第１及び第２の外部入出力用パッド１１、１
２にプローブを当てて、そのパッド間のインピーダンス
を測定することにより、共通配線１３、１４間のチップ
間接続状態の良否を判定する。
ルにおける共通配線のチップ間の接続の良否の判定を、
より簡単に行う。 【解決手段】 第１及び第２の半導体チップ１０、２０
の共通配線１３、１４は、接続用パッド１５及び導電性
接続部材１６を介して相互に電気的に接続される。第１
の外部入出力用パッド１１は、第１の半導体チップ１０
の共通配線１３に接続され、第２の外部入出力用パッド
１２は、接続用パッド１５及び接続部材１６を介して、
第２の半導体チップ２０の共通配線１４に接続される。
しかし、第１及び第２の外部入出力用パッド１１、１２
は、第１の半導体チップ１０内では互いに接続されてい
ない。この第１及び第２の外部入出力用パッド１１、１
２にプローブを当てて、そのパッド間のインピーダンス
を測定することにより、共通配線１３、１４間のチップ
間接続状態の良否を判定する。
Description
【０００１】
【発明の属する技術分野】本発明は、複数個の半導体チ
ップに対し、それらチップ間で各接続パッド同士の電気
的接続を行って構成されるマルチチップモジュール及び
そのチップ間接続テスト方法に関する。特に各半導体チ
ップにおいて電源配線等の共通配線が存在する場合にお
いて、前記共通配線間の接続テスト構成及び方法に関す
る。
ップに対し、それらチップ間で各接続パッド同士の電気
的接続を行って構成されるマルチチップモジュール及び
そのチップ間接続テスト方法に関する。特に各半導体チ
ップにおいて電源配線等の共通配線が存在する場合にお
いて、前記共通配線間の接続テスト構成及び方法に関す
る。
【０００２】
【従来の技術】近年、複数の機能を共通の基板上に形成
した１チップシステムＬＳＩという概念が提起されてお
り、このようなシステムＬＳＩの設計手法としても、各
種の提案がなされている。特に、１チップシステムＬＳ
Ｉの利点は、ＤＲＡＭ、ＳＲＡＭなどのメモリ、ロジッ
ク回路、アナログ回路等の多種多様な機能部品を１つの
半導体チップ内に集積することにより、高性能で多機能
なデバイスを実現できることである。ところが、このよ
うなシステムＬＳＩは、デバイスを形成する上で、以下
に述べるような問題に直面している。
した１チップシステムＬＳＩという概念が提起されてお
り、このようなシステムＬＳＩの設計手法としても、各
種の提案がなされている。特に、１チップシステムＬＳ
Ｉの利点は、ＤＲＡＭ、ＳＲＡＭなどのメモリ、ロジッ
ク回路、アナログ回路等の多種多様な機能部品を１つの
半導体チップ内に集積することにより、高性能で多機能
なデバイスを実現できることである。ところが、このよ
うなシステムＬＳＩは、デバイスを形成する上で、以下
に述べるような問題に直面している。
【０００３】第１の問題は、システムＬＳＩの大規模化
は、より多くの開発パワーを必要とし、またチップ面積
の増大に伴い製造の歩留まりが低下するため、デバイス
の製造コストが増大することである。
は、より多くの開発パワーを必要とし、またチップ面積
の増大に伴い製造の歩留まりが低下するため、デバイス
の製造コストが増大することである。
【０００４】第２の問題は、ＤＲＡＭやＦＬＡＳＨメモ
リ等のように異種デバイスを混載する場合の製造プロセ
スは、ピュアＣＭＯＳの製造プロセスとの整合が難し
く、ピュアＣＭＯＳの製造プロセスと同時期に立ち上げ
ることが非常に困難なことである。従って、異種デバイ
ス混載の製造プロセスは、最先端のピュアＣＭＯＳの製
造プロセスの開発よりも１〜２年程度遅れてしまうた
め、市場のニーズにタイムリーな生産供給ができない。
リ等のように異種デバイスを混載する場合の製造プロセ
スは、ピュアＣＭＯＳの製造プロセスとの整合が難し
く、ピュアＣＭＯＳの製造プロセスと同時期に立ち上げ
ることが非常に困難なことである。従って、異種デバイ
ス混載の製造プロセスは、最先端のピュアＣＭＯＳの製
造プロセスの開発よりも１〜２年程度遅れてしまうた
め、市場のニーズにタイムリーな生産供給ができない。
【０００５】前記の各問題に対処するように、例えば特
開昭５８−９２２３０号公報には、複数の半導体チップ
をモジュール化して構成するチップオンチップ型のシス
テムＬＳＩが提案されている。このチップオンチップ型
のマルチチップモジュール技術とは、貼り合わせ用の半
導体チップ（以下、親チップと呼ぶ）の上面に設けられ
た接続パッド電極と、被貼り合わせ用の半導体チップ
（以下、子チップと呼ぶ）の上面に設けられた接続パッ
ド電極とをバンプに形成し、この両チップ間で接続パッ
ド電極同士を貼り合わせることにより、半導体チップ間
の電気的接続を行って、複数個の半導体チップを１つに
モジュール化する技術である。
開昭５８−９２２３０号公報には、複数の半導体チップ
をモジュール化して構成するチップオンチップ型のシス
テムＬＳＩが提案されている。このチップオンチップ型
のマルチチップモジュール技術とは、貼り合わせ用の半
導体チップ（以下、親チップと呼ぶ）の上面に設けられ
た接続パッド電極と、被貼り合わせ用の半導体チップ
（以下、子チップと呼ぶ）の上面に設けられた接続パッ
ド電極とをバンプに形成し、この両チップ間で接続パッ
ド電極同士を貼り合わせることにより、半導体チップ間
の電気的接続を行って、複数個の半導体チップを１つに
モジュール化する技術である。
【０００６】このチップオンチップ型のシステムＬＳＩ
は、１チップシステムＬＳＩと比較して、機能が複数個
の半導体チップに分散されるので、各半導体チップの小
規模化が可能となり、各半導体チップの歩留まりの向上
が可能となる。更に、プロセス世代の異なる異種デバイ
ス同士であっても簡単にモジュール化できるので、多機
能化も可能となる。加えて、チップオンチップ型のマル
チチップモジュール化技術によるシステムＬＳＩは、他
のマルチモジュール化技術と比較して、親子チップ間の
インターフェースに要する配線長が極めて短いので、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩでのブロック間インターフェースと同等の
性能を実現することが可能である。
は、１チップシステムＬＳＩと比較して、機能が複数個
の半導体チップに分散されるので、各半導体チップの小
規模化が可能となり、各半導体チップの歩留まりの向上
が可能となる。更に、プロセス世代の異なる異種デバイ
ス同士であっても簡単にモジュール化できるので、多機
能化も可能となる。加えて、チップオンチップ型のマル
チチップモジュール化技術によるシステムＬＳＩは、他
のマルチモジュール化技術と比較して、親子チップ間の
インターフェースに要する配線長が極めて短いので、高
速なインターフェースが可能であり、従来の１チップシ
ステムＬＳＩでのブロック間インターフェースと同等の
性能を実現することが可能である。
【０００７】
【発明が解決しようとする課題】しかしながら、前述の
チップオンチップ型のマルチチップモジュール化技術
は、従来の１チップシステムＬＳＩにとって代わるよう
な重要な技術であるが、以下のような問題がある。
チップオンチップ型のマルチチップモジュール化技術
は、従来の１チップシステムＬＳＩにとって代わるよう
な重要な技術であるが、以下のような問題がある。
【０００８】即ち、今後、チップオンチップ型のマルチ
チップモジュール化技術が普及するに従って、半導体チ
ップの製造業者と、マルチチップモジュール実装を行う
実装業者とが異なることが予想されるが、この場合、従
来のテスト手法、即ち、マルチチップモジュール全体で
良否判定を行うトータルファンクションテストでは、半
導体チップの内部故障なのか、実装工程における半導体
チップ間の接続不良による故障なのかが判定できず、互
いの業者間の責任を明確化することができない。従っ
て、今後は、実装工程での良否判定、即ち、半導体チッ
プ間の接続の良否判定を簡単に且つ安価に行うための接
続テスト構成の提案が望まれる。
チップモジュール化技術が普及するに従って、半導体チ
ップの製造業者と、マルチチップモジュール実装を行う
実装業者とが異なることが予想されるが、この場合、従
来のテスト手法、即ち、マルチチップモジュール全体で
良否判定を行うトータルファンクションテストでは、半
導体チップの内部故障なのか、実装工程における半導体
チップ間の接続不良による故障なのかが判定できず、互
いの業者間の責任を明確化することができない。従っ
て、今後は、実装工程での良否判定、即ち、半導体チッ
プ間の接続の良否判定を簡単に且つ安価に行うための接
続テスト構成の提案が望まれる。
【０００９】従来、半導体チップ間の接続テストとし
て、特開２０００−２５８４９４号公報にはその一例が
示されている。その動作説明を図４に基づいて行う。同
図は、第１の半導体チップ１１０と第２の半導体チップ
１２０を異方性導電膜Ｐ１を介して接続して構成される
チップオンチップ型のマルチチップモジュール１００で
ある。
て、特開２０００−２５８４９４号公報にはその一例が
示されている。その動作説明を図４に基づいて行う。同
図は、第１の半導体チップ１１０と第２の半導体チップ
１２０を異方性導電膜Ｐ１を介して接続して構成される
チップオンチップ型のマルチチップモジュール１００で
ある。
【００１０】前記公報では、マルチチップモジュール１
００において、例えば半導体チップ１１０の配線パッド
C1-1と他の半導体チップ１２０の配線パッドC１-２間の
異方性導電膜Ｐ１による電気的接続状態を検査するため
に、半導体チップ１１０に前記配線パッドC1-１に接続
された配線パッドＣ２-１を新たに設けると共に、半導
体チップ１２０には、前記新たに設けた配線パッドＣ２
-１に対向する位置に配線パッドC2-2を新たに設け、半
導体チップ１２０の元々の配線パッドＣ１-２、及び前
記新たに設けた配線パッドC2-2を各々接続用パッドＢ
１、Ｂ２及びボンディングワイヤＷ１、Ｗ２を介して外
部端子（プローブ検査用パッド）Ｔ１、Ｔ２に接続す
る。そして、異方性導電膜Ｐ１による接続状態を検査す
る際には、外部端子T1、T2間のインピーダンスを測定す
ることにより、その電気的接続状態の良否判定を行って
いる。
００において、例えば半導体チップ１１０の配線パッド
C1-1と他の半導体チップ１２０の配線パッドC１-２間の
異方性導電膜Ｐ１による電気的接続状態を検査するため
に、半導体チップ１１０に前記配線パッドC1-１に接続
された配線パッドＣ２-１を新たに設けると共に、半導
体チップ１２０には、前記新たに設けた配線パッドＣ２
-１に対向する位置に配線パッドC2-2を新たに設け、半
導体チップ１２０の元々の配線パッドＣ１-２、及び前
記新たに設けた配線パッドC2-2を各々接続用パッドＢ
１、Ｂ２及びボンディングワイヤＷ１、Ｗ２を介して外
部端子（プローブ検査用パッド）Ｔ１、Ｔ２に接続す
る。そして、異方性導電膜Ｐ１による接続状態を検査す
る際には、外部端子T1、T2間のインピーダンスを測定す
ることにより、その電気的接続状態の良否判定を行って
いる。
【００１１】しかしながら、前記従来の構成では、２個
の接続パッドＣ１-１、Ｃ１-２間という高々１箇所の接
続の良否判定を行うために、２個の接続パッドC２-１、
C2-2を必要とし、更にプロービング検査を行うための２
個のプローブ検査用パッドT1、T2を必要とする。一般的
に、プローブ検査用パッドは、チップオンチップ型の接
続パッドの面積と比較すると、極めて大きく、仮にチッ
プ間信号数が数百〜数千あった場合に、本従来の構成で
は、プローブ検査用パッドの数はチップ間信号数の２倍
を必要とするため、プローブ検査用パッドの面積の増大
とプロービング検査装置の複雑化との問題から、もはや
本技術を適用することができない。
の接続パッドＣ１-１、Ｃ１-２間という高々１箇所の接
続の良否判定を行うために、２個の接続パッドC２-１、
C2-2を必要とし、更にプロービング検査を行うための２
個のプローブ検査用パッドT1、T2を必要とする。一般的
に、プローブ検査用パッドは、チップオンチップ型の接
続パッドの面積と比較すると、極めて大きく、仮にチッ
プ間信号数が数百〜数千あった場合に、本従来の構成で
は、プローブ検査用パッドの数はチップ間信号数の２倍
を必要とするため、プローブ検査用パッドの面積の増大
とプロービング検査装置の複雑化との問題から、もはや
本技術を適用することができない。
【００１２】また、個々に独立な接続パッド間の電気的
接続状態を検査する場合には、前記のような従来の検査
方法を採用することが可能であるが、例えば親子のチッ
プ間で共通化される例えば電源配線のような共通配線に
関しては、前記のような従来の技術では接続状態を容易
に検査判定できない。何故なら、そのような共通配線
は、その名の如く親及び子チップ内で共通であるため、
例えば子チップ上に特別にプローブ検査用パッドを設け
ることができない場合に、親チップ側にプローブ検査用
パッドを２つ設けても、この両プローブ検査用パッドが
親チップ内で１本の共通配線に繋がって、共通配線の親
子チップ間での電気的接続の検査にはならない場合があ
るからである。
接続状態を検査する場合には、前記のような従来の検査
方法を採用することが可能であるが、例えば親子のチッ
プ間で共通化される例えば電源配線のような共通配線に
関しては、前記のような従来の技術では接続状態を容易
に検査判定できない。何故なら、そのような共通配線
は、その名の如く親及び子チップ内で共通であるため、
例えば子チップ上に特別にプローブ検査用パッドを設け
ることができない場合に、親チップ側にプローブ検査用
パッドを２つ設けても、この両プローブ検査用パッドが
親チップ内で１本の共通配線に繋がって、共通配線の親
子チップ間での電気的接続の検査にはならない場合があ
るからである。
【００１３】本発明は前記課題に鑑みてなされたもので
あり、その目的は、各半導体チップの面積を増大させる
ことなく半導体チップ間の電気的接続の良否判定を行い
得るマルチチップモジュール、及びその半導体チップ間
の接続テスト方法を提供することにあり、特に、少なく
とも２つの半導体チップに備える電源配線等の共通配線
同士のチップ間接続テスト方法を提供することにある。
あり、その目的は、各半導体チップの面積を増大させる
ことなく半導体チップ間の電気的接続の良否判定を行い
得るマルチチップモジュール、及びその半導体チップ間
の接続テスト方法を提供することにあり、特に、少なく
とも２つの半導体チップに備える電源配線等の共通配線
同士のチップ間接続テスト方法を提供することにある。
【００１４】
【課題を解決するための手段】以上の目的を達成するた
め、本発明では、１つの半導体チップに特別な２個のパ
ッドを設け、この２個のパッド間に、２つの半導体チッ
プの共通配線がチップ間の接続用パッド及び導電性接続
部材を介して電気的に接続された状態を形成するように
する。
め、本発明では、１つの半導体チップに特別な２個のパ
ッドを設け、この２個のパッド間に、２つの半導体チッ
プの共通配線がチップ間の接続用パッド及び導電性接続
部材を介して電気的に接続された状態を形成するように
する。
【００１５】すなわち、請求項１記載の発明のマルチチ
ップモジュールは、複数の接続用パッドを有する半導体
チップを複数備え、前記半導体チップ間で前記接続用パ
ッド同士を導電性の接続部材を介して電気的に接続して
構成されるマルチチップモジュールであって、前記複数
の半導体チップのうち第１及び第２の半導体チップに
は、各々、共通配線が備えられ、前記第１の半導体チッ
プの共通配線と前記第２の半導体チップの共通配線と
は、複数の前記接続用パッドを介して相互に接続され、
前記第１の半導体チップには、少なくとも第１及び第２
の外部入出力用パッドが備えられ、前記第１の外部入出
力用パッドは前記第１の半導体チップの共通配線に接続
され、前記第２の外部入出力用パッドは少なくとも１個
の前記接続用パッドを介して前記第２の半導体チップの
共通配線に接続され、前記第１の外部入出力用パッドと
前記第２の外部入出力用パッドとは、前記第１の半導体
チップ内では相互に接続されていないことを特徴とす
る。
ップモジュールは、複数の接続用パッドを有する半導体
チップを複数備え、前記半導体チップ間で前記接続用パ
ッド同士を導電性の接続部材を介して電気的に接続して
構成されるマルチチップモジュールであって、前記複数
の半導体チップのうち第１及び第２の半導体チップに
は、各々、共通配線が備えられ、前記第１の半導体チッ
プの共通配線と前記第２の半導体チップの共通配線と
は、複数の前記接続用パッドを介して相互に接続され、
前記第１の半導体チップには、少なくとも第１及び第２
の外部入出力用パッドが備えられ、前記第１の外部入出
力用パッドは前記第１の半導体チップの共通配線に接続
され、前記第２の外部入出力用パッドは少なくとも１個
の前記接続用パッドを介して前記第２の半導体チップの
共通配線に接続され、前記第１の外部入出力用パッドと
前記第２の外部入出力用パッドとは、前記第１の半導体
チップ内では相互に接続されていないことを特徴とす
る。
【００１６】また、請求項２記載の発明は、前記請求項
１記載のマルチチップモジュールにおいて、前記第１及
び第２の共通配線は、電源配線又はグランド配線である
ことを特徴とする。
１記載のマルチチップモジュールにおいて、前記第１及
び第２の共通配線は、電源配線又はグランド配線である
ことを特徴とする。
【００１７】更に、請求項３記載の発明は、前記請求項
１又は２記載のマルチチップモジュールにおいて、前記
第１及び第２の外部入出力用パッド同士は、前記第１及
び第２の半導体チップの共通配線同士のチップ間接続が
良好である場合に、相互に接続されることを特徴とす
る。
１又は２記載のマルチチップモジュールにおいて、前記
第１及び第２の外部入出力用パッド同士は、前記第１及
び第２の半導体チップの共通配線同士のチップ間接続が
良好である場合に、相互に接続されることを特徴とす
る。
【００１８】加えて、請求項４記載の発明のマルチチッ
プモジュールのチップ間接続テスト方法は、前記請求項
１記載のマルチチップモジュールのチップ間接続テスト
方法であって、前記第１及び第２の半導体チップの前記
共通配線同士のチップ間接続の良否判定に際し、前記第
１の外部入出力用パッドと前記第２の外部入出力用パッ
ドとの間のインピーダンスを測定することを特徴とす
る。
プモジュールのチップ間接続テスト方法は、前記請求項
１記載のマルチチップモジュールのチップ間接続テスト
方法であって、前記第１及び第２の半導体チップの前記
共通配線同士のチップ間接続の良否判定に際し、前記第
１の外部入出力用パッドと前記第２の外部入出力用パッ
ドとの間のインピーダンスを測定することを特徴とす
る。
【００１９】以上により、請求項１〜４記載の発明で
は、第１及び第２の半導体チップが互いに共通配線を含
み、この両共通配線同士が接続用パッド及び導電性接続
部材を介して接続されている場合、第１の半導体チップ
の共通配線に接続されている第１の外部入出力用パッド
と、第２の半導体チップの共通配線に接続用パッド及び
導電性接続部材を介して接続されている第２の外部入出
力用パッドとが、第１の半導体チップ内では接続されて
いないので、この第１及び第２の外部入出力用パッド間
には、第１及び第２の半導体チップの両共通配線がそれ
らを相互に接続している接続用パッド及び導電性接続部
材を介して接続されていることになる。従って、この第
１及び第２の入出力用パッド間のインピーダンスを測定
すれば、第１及び第２の半導体チップの共通配線同士の
チップ間の電気的接続状態の良否を判定することが可能
となる。
は、第１及び第２の半導体チップが互いに共通配線を含
み、この両共通配線同士が接続用パッド及び導電性接続
部材を介して接続されている場合、第１の半導体チップ
の共通配線に接続されている第１の外部入出力用パッド
と、第２の半導体チップの共通配線に接続用パッド及び
導電性接続部材を介して接続されている第２の外部入出
力用パッドとが、第１の半導体チップ内では接続されて
いないので、この第１及び第２の外部入出力用パッド間
には、第１及び第２の半導体チップの両共通配線がそれ
らを相互に接続している接続用パッド及び導電性接続部
材を介して接続されていることになる。従って、この第
１及び第２の入出力用パッド間のインピーダンスを測定
すれば、第１及び第２の半導体チップの共通配線同士の
チップ間の電気的接続状態の良否を判定することが可能
となる。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら説明する。
て図面を参照しながら説明する。
【００２１】（第１の実施の形態）図１は、本発明の第
１の実施の形態のチップオンチップ型のマルチチップモ
ジュールの全体構成を示す。同図は、２つの半導体チッ
プが各々共通配線を有する場合の構成例である。
１の実施の形態のチップオンチップ型のマルチチップモ
ジュールの全体構成を示す。同図は、２つの半導体チッ
プが各々共通配線を有する場合の構成例である。
【００２２】図１において、１０は第１の半導体チッ
プ、２０は第２の半導体チップである。第１及び第２の
半導体チップ１０、２０は、各々、内部回路１７を有す
る。第１の半導体チップ１０の内部回路１７には共通配
線１３が備えられ、第２の半導体チップ２０の内部回路
１７には共通配線１４が備えられる。これら第１及び第
２の半導体チップ１０、２０の両共通配線１３、１４は
例えば電源配線である。この共通配線１３、１４はグラ
ンド配線、又は共通信号配線でもよい。
プ、２０は第２の半導体チップである。第１及び第２の
半導体チップ１０、２０は、各々、内部回路１７を有す
る。第１の半導体チップ１０の内部回路１７には共通配
線１３が備えられ、第２の半導体チップ２０の内部回路
１７には共通配線１４が備えられる。これら第１及び第
２の半導体チップ１０、２０の両共通配線１３、１４は
例えば電源配線である。この共通配線１３、１４はグラ
ンド配線、又は共通信号配線でもよい。
【００２３】前記第１及び第２の半導体チップ１０、２
０は、各々、多数の接続用パッド１５を有し、これら多
数の接続用パッド１５同士は例えばハンダバンプ等で構
成される導電性接続部材１６により接続されて、第１及
び第２の半導体チップ１０、２０が電気的に接続されて
マルチチップモジュールを構成している。同図では、第
１の半導体チップ１０の共通配線１３と第２の半導体チ
ップ２０の共通配線１４とは、５個の接続用パッド１５
及び導電性接続部材１６を介して電気的に相互に接続さ
れている。
０は、各々、多数の接続用パッド１５を有し、これら多
数の接続用パッド１５同士は例えばハンダバンプ等で構
成される導電性接続部材１６により接続されて、第１及
び第２の半導体チップ１０、２０が電気的に接続されて
マルチチップモジュールを構成している。同図では、第
１の半導体チップ１０の共通配線１３と第２の半導体チ
ップ２０の共通配線１４とは、５個の接続用パッド１５
及び導電性接続部材１６を介して電気的に相互に接続さ
れている。
【００２４】前記第１の半導体チップ１０は、図中左端
に第１の外部入出力用パッド１１が配置され、また図中
右端には第２の外部入出力用パッド１２が配置される。
前記第１の外部入出力用パッド１１は、第１の半導体チ
ップ１０の共通配線１３に接続されている。一方、第２
の外部入出力用パッド１２には、配線１８、及び図中右
端に配置された接続用パッド１５及び導電性接続部材１
６を介して第２の半導体チップ２０の共通配線１４に電
気的に接続されている。図１から判るように、第１の外
部入出力用パッド１１と第２の外部入出力用パッド１２
とは、第１の半導体チップ１０内では相互に電気的に接
続されていない。
に第１の外部入出力用パッド１１が配置され、また図中
右端には第２の外部入出力用パッド１２が配置される。
前記第１の外部入出力用パッド１１は、第１の半導体チ
ップ１０の共通配線１３に接続されている。一方、第２
の外部入出力用パッド１２には、配線１８、及び図中右
端に配置された接続用パッド１５及び導電性接続部材１
６を介して第２の半導体チップ２０の共通配線１４に電
気的に接続されている。図１から判るように、第１の外
部入出力用パッド１１と第２の外部入出力用パッド１２
とは、第１の半導体チップ１０内では相互に電気的に接
続されていない。
【００２５】本実施の形態では、前記第１の外部入出力
用パッド１１に接続された第１の半導体チップ１０内の
共通配線１３と、第２の外部入出力用パッド１２に接続
された配線１８とが、第１の半導体チップ１０内におい
て接続されていないことが特徴である。このような構成
であるので、第１の外部入出力用パッド１１と第２の外
部入出力用パッド１２との間には、第１の半導体チップ
１０の共通配線１３と第２の半導体チップ２０の共通配
線１４とそれらを接続している接続用パッド１５及び導
電性接続部材１６とが必ず存在する。
用パッド１１に接続された第１の半導体チップ１０内の
共通配線１３と、第２の外部入出力用パッド１２に接続
された配線１８とが、第１の半導体チップ１０内におい
て接続されていないことが特徴である。このような構成
であるので、第１の外部入出力用パッド１１と第２の外
部入出力用パッド１２との間には、第１の半導体チップ
１０の共通配線１３と第２の半導体チップ２０の共通配
線１４とそれらを接続している接続用パッド１５及び導
電性接続部材１６とが必ず存在する。
【００２６】従って、チップオンチップ型のマルチチッ
プモジュールの各半導体チップ１０、２０の共通配線１
３、１４のチップ間の電気的接続テストを行う際には、
図２に示すように、前記第１及び第２の外部入出力用パ
ッド１１、１２に各々プローブ１９を当てて、この両パ
ッド１１、１２間のインピーダンスを測定することによ
り、共通配線１３、１４同士のチップ間接続状態の良否
をテストすることが可能となる。
プモジュールの各半導体チップ１０、２０の共通配線１
３、１４のチップ間の電気的接続テストを行う際には、
図２に示すように、前記第１及び第２の外部入出力用パ
ッド１１、１２に各々プローブ１９を当てて、この両パ
ッド１１、１２間のインピーダンスを測定することによ
り、共通配線１３、１４同士のチップ間接続状態の良否
をテストすることが可能となる。
【００２７】尚、前記のように共通配線１３、１４間の
チップ間接続テストを行う際は、第１の外部入出力パッ
ド１１と第２の外部入出力用パッド１２との間に適当な
電圧を印可し、流れる電流を測定することにより、その
インピーダンスを測定することが可能である。
チップ間接続テストを行う際は、第１の外部入出力パッ
ド１１と第２の外部入出力用パッド１２との間に適当な
電圧を印可し、流れる電流を測定することにより、その
インピーダンスを測定することが可能である。
【００２８】また、図１に記載したマルチチップモジュ
ールを通常動作させる場合は、第１及び第２の外部入出
力用パッド１１、１２は、マルチチップモジュール内で
は同電位端子であるので、この両外部入出力用パッド１
１、１２をマルチチップモジュール外で相互に接続させ
ておいても構わない。従って、チップ間接続状態の良否
判定テスト後に、そのチップ間接続状態が良好である場
合に、第１及び第２の外部入出力用パッド１１、１２を
マルチチップモジュール外で接続しておけば、共通配線
１３、１４のトータルインピーダンスが下がる効果が生
じる。従って、第２の外部入出力用パッド１２は、チッ
プ間接続状態の良否判定テスト時にだけ使用するのでは
なく、テスト後も有効に使用することができる効果も奏
する。
ールを通常動作させる場合は、第１及び第２の外部入出
力用パッド１１、１２は、マルチチップモジュール内で
は同電位端子であるので、この両外部入出力用パッド１
１、１２をマルチチップモジュール外で相互に接続させ
ておいても構わない。従って、チップ間接続状態の良否
判定テスト後に、そのチップ間接続状態が良好である場
合に、第１及び第２の外部入出力用パッド１１、１２を
マルチチップモジュール外で接続しておけば、共通配線
１３、１４のトータルインピーダンスが下がる効果が生
じる。従って、第２の外部入出力用パッド１２は、チッ
プ間接続状態の良否判定テスト時にだけ使用するのでは
なく、テスト後も有効に使用することができる効果も奏
する。
【００２９】（第２の実施の形態）次に、本発明の第２
の実施の形態を説明する。図３は、本実施の形態のチッ
プオンチップ型のマルチチップモジュールの全体構成を
示す。
の実施の形態を説明する。図３は、本実施の形態のチッ
プオンチップ型のマルチチップモジュールの全体構成を
示す。
【００３０】同図では、第１の半導体チップ１０の第２
の外部入出力用パッド１２に接続した配線１８と、第２
の半導体チップ２０の共通配線１４とが、複数個（同図
では３個）の接続用パッド１５及び導電性接続部材１６
を介して接続された場合を例示している。この場合にお
いても、第２の外部入出力用パッド１２に接続された配
線１８と共通配線１３とは、第１の半導体チップ１０内
において電気的に接続されていないことが特徴であり、
前記第１の実施の形態と同様に共通配線１３、１４同士
のチップ間の電気的接続の良否判定テストを行うことが
可能である。
の外部入出力用パッド１２に接続した配線１８と、第２
の半導体チップ２０の共通配線１４とが、複数個（同図
では３個）の接続用パッド１５及び導電性接続部材１６
を介して接続された場合を例示している。この場合にお
いても、第２の外部入出力用パッド１２に接続された配
線１８と共通配線１３とは、第１の半導体チップ１０内
において電気的に接続されていないことが特徴であり、
前記第１の実施の形態と同様に共通配線１３、１４同士
のチップ間の電気的接続の良否判定テストを行うことが
可能である。
【００３１】また、チップ間の電気的接続の良否判定テ
スト後に、第１及び第２の外部入出力用パッド１１、１
２同士をマルチチップモジュール外で接続させておけ
ば、共通配線１３、１４のトータルインピーダンスを下
げる効果が生じ、第２の外部入出力用パッド１２は、チ
ップ間の電気的接続の良否判定テストにだけ使用するの
ではなく、テスト後も有効に使用することができる。
スト後に、第１及び第２の外部入出力用パッド１１、１
２同士をマルチチップモジュール外で接続させておけ
ば、共通配線１３、１４のトータルインピーダンスを下
げる効果が生じ、第２の外部入出力用パッド１２は、チ
ップ間の電気的接続の良否判定テストにだけ使用するの
ではなく、テスト後も有効に使用することができる。
【００３２】以上のように、半導体チップ１０、２０間
に亘って共通配線１３、１４が存在するようなチップオ
ンチップ型のマルチチップモジュールにおいて、その共
通配線１３、１４のチップ間接続の良否判定を行うテス
トは、第１の外部入出力用パッド１１と第２の外部入出
力用パッド１２との間のインピーダンスを測定すること
で可能となるので、その測定に必要なプロービングパッ
ド数は、２個と極めて少ない。従って、半導体チップ１
０、２０の面積の増加はほとんどない。しかも、共通配
線１３、１４のチップ間接続の良否判定テスト時に使用
するプロービング用パッド１１、１２はそのまま実使用
時にも使用することが可能である。更に、２個の外部入
出力用パッド１１、１２間のインピーダンスを測定する
という簡単なテスト方法であるので、共通配線同士のチ
ップ間接続テストに要する時間とテストコストを極めて
小さくできる効果を奏する。
に亘って共通配線１３、１４が存在するようなチップオ
ンチップ型のマルチチップモジュールにおいて、その共
通配線１３、１４のチップ間接続の良否判定を行うテス
トは、第１の外部入出力用パッド１１と第２の外部入出
力用パッド１２との間のインピーダンスを測定すること
で可能となるので、その測定に必要なプロービングパッ
ド数は、２個と極めて少ない。従って、半導体チップ１
０、２０の面積の増加はほとんどない。しかも、共通配
線１３、１４のチップ間接続の良否判定テスト時に使用
するプロービング用パッド１１、１２はそのまま実使用
時にも使用することが可能である。更に、２個の外部入
出力用パッド１１、１２間のインピーダンスを測定する
という簡単なテスト方法であるので、共通配線同士のチ
ップ間接続テストに要する時間とテストコストを極めて
小さくできる効果を奏する。
【００３３】尚、以上の説明では、２つの半導体チップ
１０、２０によりマルチチップモジュールを構成した
が、本発明はこれに限定されず、３つ以上の半導体チッ
プを用いてマルチチップモジュールを構成しても良いの
は勿論である。この場合には、それらの半導体チップの
うち少なくとも２つの半導体チップについて、前記第１
又は第２の実施の形態の構成を持てば良い。
１０、２０によりマルチチップモジュールを構成した
が、本発明はこれに限定されず、３つ以上の半導体チッ
プを用いてマルチチップモジュールを構成しても良いの
は勿論である。この場合には、それらの半導体チップの
うち少なくとも２つの半導体チップについて、前記第１
又は第２の実施の形態の構成を持てば良い。
【００３４】
【発明の効果】以上説明したように、請求項１〜４記載
の発明のマルチチップモジュール及びそのチップ間接続
テスト方法によれば、半導体チップの面積を増大させる
ことなく、半導体チップの共通配線同士のチップ間接続
の良否判定を行うことが可能となる効果を奏する。
の発明のマルチチップモジュール及びそのチップ間接続
テスト方法によれば、半導体チップの面積を増大させる
ことなく、半導体チップの共通配線同士のチップ間接続
の良否判定を行うことが可能となる効果を奏する。
【図１】本発明の第１の実施の形態に係るチップオンチ
ップ型のマルチチップモジュールの回路構成を示す断面
図である。
ップ型のマルチチップモジュールの回路構成を示す断面
図である。
【図２】同マルチチップモジュールの共通配線間の電気
的接続状態の良否判定テスト時の様子を示す断面図であ
る。
的接続状態の良否判定テスト時の様子を示す断面図であ
る。
【図３】本発明の第２の実施の形態に係るチップオンチ
ップ型のマルチチップモジュールの回路構成を示す断面
図である。
ップ型のマルチチップモジュールの回路構成を示す断面
図である。
【図４】従来のチップオンチップ型のマルチチップモジ
ュールの接続テスト構成を示す図である。
ュールの接続テスト構成を示す図である。
１０ 第１の半導体チップ
2０ 第２の半導体チップ
１１ 第１の外部入出力用パッド
１2 第２の外部入出力用パッド
１３、１４ 共通配線
１５ 接続用パッド
１６ 接続用バンプ
１７ 内部回路
１８ 接続配線
１９ プローブ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 木下 雅善
大阪府門真市大字門真1006番地 松下電器
産業株式会社内
Ｆターム(参考） 2G014 AA01 AB59 AC18
2G132 AA14 AD15 AK07 AL09
Claims (4)
- 【請求項１】 複数の接続用パッドを有する半導体チッ
プを複数備え、前記半導体チップ間で前記接続用パッド
同士を導電性の接続部材を介して電気的に接続して構成
されるマルチチップモジュールであって、 前記複数の半導体チップのうち第１及び第２の半導体チ
ップには、各々、共通配線が備えられ、前記第１の半導
体チップの共通配線と前記第２の半導体チップの共通配
線とは、複数の前記接続用パッドを介して相互に接続さ
れ、 前記第１の半導体チップには、少なくとも第１及び第２
の外部入出力用パッドが備えられ、 前記第１の外部入出力用パッドは前記第１の半導体チッ
プの共通配線に接続され、 前記第２の外部入出力用パッドは少なくとも１個の前記
接続用パッドを介して前記第２の半導体チップの共通配
線に接続され、 前記第１の外部入出力用パッドと前記第２の外部入出力
用パッドとは、前記第１の半導体チップ内では相互に接
続されていないことを特徴とするマルチチップモジュー
ル。 - 【請求項２】 前記第１及び第２の共通配線は、電源配
線又はグランド配線であることを特徴とする請求項１記
載のマルチチップモジュール。 - 【請求項３】 前記第１及び第２の外部入出力用パッド
同士は、前記第１及び第２の半導体チップの共通配線同
士のチップ間接続が良好である場合に、相互に接続され
ることを特徴とする請求項１又は２記載のマルチチップ
モジュール。 - 【請求項４】 前記請求項１記載のマルチチップモジュ
ールのチップ間接続テスト方法であって、 前記第１及び第２の半導体チップの共通配線同士のチッ
プ間接続の良否判定に際し、 前記第１の外部入出力用パッドと前記第２の外部入出力
用パッドとの間のインピーダンスを測定することを特徴
とするマルチチップモジュールのチップ間接続テスト方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332787A JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001332787A JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003139820A true JP2003139820A (ja) | 2003-05-14 |
| JP4098976B2 JP4098976B2 (ja) | 2008-06-11 |
Family
ID=19148155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001332787A Expired - Fee Related JP4098976B2 (ja) | 2001-10-30 | 2001-10-30 | マルチチップモジュール及びそのチップ間接続テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4098976B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8729684B2 (en) | 2010-08-24 | 2014-05-20 | Samsung Electronics Co., Ltd. | Interposer chip, multi-chip package including the interposer chip, and method of manufacturing the same |
| WO2015022795A1 (ja) * | 2013-08-13 | 2015-02-19 | オリンパス株式会社 | 固体撮像装置およびその製造方法、ならびに撮像装置 |
-
2001
- 2001-10-30 JP JP2001332787A patent/JP4098976B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8729684B2 (en) | 2010-08-24 | 2014-05-20 | Samsung Electronics Co., Ltd. | Interposer chip, multi-chip package including the interposer chip, and method of manufacturing the same |
| WO2015022795A1 (ja) * | 2013-08-13 | 2015-02-19 | オリンパス株式会社 | 固体撮像装置およびその製造方法、ならびに撮像装置 |
| JP2015037117A (ja) * | 2013-08-13 | 2015-02-23 | オリンパス株式会社 | 固体撮像装置およびその製造方法、ならびに撮像装置 |
| US9865641B2 (en) | 2013-08-13 | 2018-01-09 | Olympus Corporation | Solid-state imaging device, manufacturing method therefor, and imaging apparatus |
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| Publication number | Publication date |
|---|---|
| JP4098976B2 (ja) | 2008-06-11 |
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