JP2003107526A - 液晶表示パネル - Google Patents
液晶表示パネルInfo
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- JP2003107526A JP2003107526A JP2001306207A JP2001306207A JP2003107526A JP 2003107526 A JP2003107526 A JP 2003107526A JP 2001306207 A JP2001306207 A JP 2001306207A JP 2001306207 A JP2001306207 A JP 2001306207A JP 2003107526 A JP2003107526 A JP 2003107526A
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- Japan
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- wiring
- gate
- liquid crystal
- crystal display
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 薄膜トランジスタを用いた液晶表示パネルに
おいて、ソース配線の断線による不良を無くす高品位な
液晶表示パネルを提供する。 【解決手段】 ソース配線１１とゲート配線２および補
助容量との交差する部分を除いたソース配線の膜上層、
または膜下層でゲート配線と同じ層に、ソース配線と中
心線を合わせたソースバックアップ配線１２を配し、ソ
ース配線１１に断線が発生した場合、レーザー等でソー
ス配線１１とソースバックアップ配線１２とをショート
させ、あるいは予めショートさせておくことで、ソース
信号を途切れさせずに送ることができる。
おいて、ソース配線の断線による不良を無くす高品位な
液晶表示パネルを提供する。 【解決手段】 ソース配線１１とゲート配線２および補
助容量との交差する部分を除いたソース配線の膜上層、
または膜下層でゲート配線と同じ層に、ソース配線と中
心線を合わせたソースバックアップ配線１２を配し、ソ
ース配線１１に断線が発生した場合、レーザー等でソー
ス配線１１とソースバックアップ配線１２とをショート
させ、あるいは予めショートさせておくことで、ソース
信号を途切れさせずに送ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、薄膜トランジスタ
を用いた液晶表示パネルに係り、特に、ソース配線に断
線があってもそれを容易に救済することのできる液晶表
示パネルに関するものである。
を用いた液晶表示パネルに係り、特に、ソース配線に断
線があってもそれを容易に救済することのできる液晶表
示パネルに関するものである。
【０００２】
【従来の技術】従来のこの種の液晶表示パネルを図４お
よび図５とともに説明する。図４は、従来の液晶表示パ
ネルの薄膜トランジスタ（以下ＴＦＴと呼ぶ）アレイ基
板の一部工程順平面図であり、図５は、そのＴＦＴ部分
の工程順断面図である。
よび図５とともに説明する。図４は、従来の液晶表示パ
ネルの薄膜トランジスタ（以下ＴＦＴと呼ぶ）アレイ基
板の一部工程順平面図であり、図５は、そのＴＦＴ部分
の工程順断面図である。
【０００３】図４および図５において、まず最初に、ガ
ラス基板１上に、アルミニウム，クロム等の金属を用い
てゲート配線２を形成する（図４および図５の
（ａ））。ゲート配線２は行方向に延在させる。その
後、ゲート絶縁膜として機能するシリコン窒化膜３、お
よびゲート電極の電位によってその抵抗率が変化し、Ｔ
ＦＴをスイッチとして機能させる半導体膜４、さらに半
導体膜４とソース、ドレイン電極をオーミックコンタク
トさせるｎ＋半導体膜５を連続して堆積させる。そし
て、ＴＦＴ部分に半導体膜４とｎ＋半導体膜５からなる
パターンを形成する（図４および図５の（ｂ））。
ラス基板１上に、アルミニウム，クロム等の金属を用い
てゲート配線２を形成する（図４および図５の
（ａ））。ゲート配線２は行方向に延在させる。その
後、ゲート絶縁膜として機能するシリコン窒化膜３、お
よびゲート電極の電位によってその抵抗率が変化し、Ｔ
ＦＴをスイッチとして機能させる半導体膜４、さらに半
導体膜４とソース、ドレイン電極をオーミックコンタク
トさせるｎ＋半導体膜５を連続して堆積させる。そし
て、ＴＦＴ部分に半導体膜４とｎ＋半導体膜５からなる
パターンを形成する（図４および図５の（ｂ））。
【０００４】次いで、チタン，アルミニウム等の導電体
膜で、ソース電極６ａ、ドレイン電極６ｂ、および補助
容量７を形成する（図４および図５の（ｃ））。ソース
電極６ａに繋がる配線（以下、ソース配線１１とする）
は、列方向に延在させる。この時、図５（ｃ）に示した
ように、ソース電極６ａとドレイン電極６ｂをマスクと
して、ソース電極とドレイン電極の間に存在するｎ＋半
導体膜５および半導体膜４の一部をエッチングによって
除去する。また、補助容量７はゲート配線２と層間絶縁
膜（シリコン窒化膜３）を介して重なり、ゲート配線２
との間で容量を形成する。または、ゲート配線とは独立
した配線を、画素中央部を通るように配し、容量を形成
する場合もある。ドレイン電極６ｂは、ゲート配線２と
層間絶縁膜（シリコン窒化膜３）および半導体層を介し
て重なる。
膜で、ソース電極６ａ、ドレイン電極６ｂ、および補助
容量７を形成する（図４および図５の（ｃ））。ソース
電極６ａに繋がる配線（以下、ソース配線１１とする）
は、列方向に延在させる。この時、図５（ｃ）に示した
ように、ソース電極６ａとドレイン電極６ｂをマスクと
して、ソース電極とドレイン電極の間に存在するｎ＋半
導体膜５および半導体膜４の一部をエッチングによって
除去する。また、補助容量７はゲート配線２と層間絶縁
膜（シリコン窒化膜３）を介して重なり、ゲート配線２
との間で容量を形成する。または、ゲート配線とは独立
した配線を、画素中央部を通るように配し、容量を形成
する場合もある。ドレイン電極６ｂは、ゲート配線２と
層間絶縁膜（シリコン窒化膜３）および半導体層を介し
て重なる。
【０００５】次に、絶縁保護膜として機能するシリコン
窒化膜８を堆積させ、ドレイン電極６ｂ上のシリコン窒
化膜上にコンタクトホール８ａおよび補助容量７上にコ
ンタクトホール８ｂを開ける（図４および図５の
（ｄ））。最後に、透明なＩＴＯからなる画素電極９を
形成する（図４および図５の（ｅ））。画素電極９は、
シリコン窒化膜８に形成したコンタクトホール８ａ，８
ｂを介して、ドレイン電極６ｂおよび補助容量７と接続
される。画素電極９にはソース配線６ａからスイッチの
役割を果たすＴＦＴを通じて信号が入力される。
窒化膜８を堆積させ、ドレイン電極６ｂ上のシリコン窒
化膜上にコンタクトホール８ａおよび補助容量７上にコ
ンタクトホール８ｂを開ける（図４および図５の
（ｄ））。最後に、透明なＩＴＯからなる画素電極９を
形成する（図４および図５の（ｅ））。画素電極９は、
シリコン窒化膜８に形成したコンタクトホール８ａ，８
ｂを介して、ドレイン電極６ｂおよび補助容量７と接続
される。画素電極９にはソース配線６ａからスイッチの
役割を果たすＴＦＴを通じて信号が入力される。
【０００６】
【発明が解決しようとする課題】しかしながら、ソース
配線１１が表示エリアの途中で断線してしまった場合、
断線した部分から先は信号が入力できずに表示ができな
くなってしまう。このような場合、従来は、表示エリア
の外側にソース配線と交差するようにレスキューライン
を複数本配し、断線したソース配線と同じ信号をレスキ
ューラインに通し、断線したソース配線の反対側から信
号を入力して、非表示領域をなくす方法が取られてき
た。
配線１１が表示エリアの途中で断線してしまった場合、
断線した部分から先は信号が入力できずに表示ができな
くなってしまう。このような場合、従来は、表示エリア
の外側にソース配線と交差するようにレスキューライン
を複数本配し、断線したソース配線と同じ信号をレスキ
ューラインに通し、断線したソース配線の反対側から信
号を入力して、非表示領域をなくす方法が取られてき
た。
【０００７】しかし、レスキューラインの本数には制約
があり、断線を直す数にも限りがあるので、すべてを直
すことは不可能であった。
があり、断線を直す数にも限りがあるので、すべてを直
すことは不可能であった。
【０００８】本発明は、上記従来の問題点を解決するも
ので、ソース配線の断線による不良をなくし、高歩留ま
りの液晶表示パネルを提供することを目的とする。
ので、ソース配線の断線による不良をなくし、高歩留ま
りの液晶表示パネルを提供することを目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に、本発明は、ソース配線の膜上か、あるいは膜下にお
けるゲート配線と同じ層にソースバックアップ配線を配
するものであり、これにより、ソース配線が断線して
も、ソース配線とソースバックアップ配線を導通させる
か、もしくは予め導通させておけば、ソース信号を途切
れさせることなく送ることができる。
に、本発明は、ソース配線の膜上か、あるいは膜下にお
けるゲート配線と同じ層にソースバックアップ配線を配
するものであり、これにより、ソース配線が断線して
も、ソース配線とソースバックアップ配線を導通させる
か、もしくは予め導通させておけば、ソース信号を途切
れさせることなく送ることができる。
【００１０】
【発明の実施の形態】以下、発明の実施の形態につい
て、図面を参照しながら、詳細に説明する。
て、図面を参照しながら、詳細に説明する。
【００１１】（実施の形態１）図１は、本発明の実施の
形態１における液晶表示パネルの一部平面を示したもの
で、１１はソース配線、１２はソースバックアップ配線
である。なお、その他の符号は、図３の従来例と同じも
のを使用している。
形態１における液晶表示パネルの一部平面を示したもの
で、１１はソース配線、１２はソースバックアップ配線
である。なお、その他の符号は、図３の従来例と同じも
のを使用している。
【００１２】図１に示したものは、画素内に補助容量を
持たないタイプであり、ゲート配線２とソース配線１１
とが交差する部分を除いたソース配線１１の膜上層、ま
たは膜下層のゲート配線と同じ層にソースバックアップ
配線１２を配置する。
持たないタイプであり、ゲート配線２とソース配線１１
とが交差する部分を除いたソース配線１１の膜上層、ま
たは膜下層のゲート配線と同じ層にソースバックアップ
配線１２を配置する。
【００１３】ソース配線１１の膜下にソースバックアッ
プ配線１２を配置する場合は、まずゲート配線２をパタ
ーニングする時にソースバックアップ配線１２も同時に
パターニングする。この時の線幅は５μｍ程とする。そ
してその後、ゲート絶縁膜としてシリコン窒化膜３、Ｔ
ＦＴをスイッチとして機能させる半導体膜４および半導
体膜とソース、ドレイン電極をオーミックコンタクトさ
せるｎ＋半導体膜５を連続して堆積させ、ＴＦＴ部分に
半導体膜４とｎ＋半導体膜５からなるパターンを形成す
る。その後、チタン、アルミニウム等の導電体膜でソー
ス電極６ａ、ドレイン電極６ｂおよび補助容量７を形成
する。この時のソース配線１１の線幅はソースバックア
ップ配線１２よりも細い４μｍ程とし、ソースバックア
ップ配線１２の段差によるソース配線１１の断線を防
ぐ。この時、ソース配線の、段差による断線を防ぐた
め、ソースバックアップ配線１２とソース配線１１の各
中心線は合わせておく。そして、ソース配線１１がレジ
スト切れ、あるいは異物により、断線した場合、レーザ
ーなどでこのソース配線１１とソースバックアップ配線
１２をショートさせる。あるいはソース配線１１の成膜
前にソースバックアップ配線１２上のゲート絶縁膜を除
去する工程を入れ、ソースバックアップ配線１２とソー
ス配線１１を初めからショートさせておくことで、ソー
ス信号を途切れさせないようにするものである。
プ配線１２を配置する場合は、まずゲート配線２をパタ
ーニングする時にソースバックアップ配線１２も同時に
パターニングする。この時の線幅は５μｍ程とする。そ
してその後、ゲート絶縁膜としてシリコン窒化膜３、Ｔ
ＦＴをスイッチとして機能させる半導体膜４および半導
体膜とソース、ドレイン電極をオーミックコンタクトさ
せるｎ＋半導体膜５を連続して堆積させ、ＴＦＴ部分に
半導体膜４とｎ＋半導体膜５からなるパターンを形成す
る。その後、チタン、アルミニウム等の導電体膜でソー
ス電極６ａ、ドレイン電極６ｂおよび補助容量７を形成
する。この時のソース配線１１の線幅はソースバックア
ップ配線１２よりも細い４μｍ程とし、ソースバックア
ップ配線１２の段差によるソース配線１１の断線を防
ぐ。この時、ソース配線の、段差による断線を防ぐた
め、ソースバックアップ配線１２とソース配線１１の各
中心線は合わせておく。そして、ソース配線１１がレジ
スト切れ、あるいは異物により、断線した場合、レーザ
ーなどでこのソース配線１１とソースバックアップ配線
１２をショートさせる。あるいはソース配線１１の成膜
前にソースバックアップ配線１２上のゲート絶縁膜を除
去する工程を入れ、ソースバックアップ配線１２とソー
ス配線１１を初めからショートさせておくことで、ソー
ス信号を途切れさせないようにするものである。
【００１４】また、ソースバックアップ配線１２をソー
ス配線１１より後に形成する場合は、ソース配線１１の
線幅を５μｍ、ソースバックアップ配線１２の線幅を４
μｍ程度として、それぞれを形成するものである。
ス配線１１より後に形成する場合は、ソース配線１１の
線幅を５μｍ、ソースバックアップ配線１２の線幅を４
μｍ程度として、それぞれを形成するものである。
【００１５】なお、実施の形態１の変形例として、図２
に示したように、画素電極内に補助容量７を持つタイプ
のものでは、ゲート配線２および補助容量配線とソース
配線１１とが交差する部分を除いたソース配線１１の膜
上層、または膜下層のゲート配線と同じ層にソースバッ
クアップ配線１２を配置する。
に示したように、画素電極内に補助容量７を持つタイプ
のものでは、ゲート配線２および補助容量配線とソース
配線１１とが交差する部分を除いたソース配線１１の膜
上層、または膜下層のゲート配線と同じ層にソースバッ
クアップ配線１２を配置する。
【００１６】（実施の形態２）図３は、本発明の実施の
形態２における液晶表示パネルの一部平面を示したもの
で、１１はソース配線、１３はソースバックアップ配線
である。なお、その他の符号は、図１と同じものを使用
している。
形態２における液晶表示パネルの一部平面を示したもの
で、１１はソース配線、１３はソースバックアップ配線
である。なお、その他の符号は、図１と同じものを使用
している。
【００１７】この例は、画素内に補助容量を持たないタ
イプであるが、図２のように画素内に補助容量を持って
いても構わない。そして、ソース配線１１とゲート配線
２および補助容量との交差する部分を除いたソース配線
１１の一部の膜上層、または膜下層でゲート配線２と同
じ層に、ソース配線１１と画素電極９との間にできる光
抜け（ドメイン）を防止するように、ソース配線１１か
らはみ出したソースバックアップ配線１３を配する。こ
の場合、ソース配線１１とソースバックアップ配線１３
の各中心線はずれてもよい。
イプであるが、図２のように画素内に補助容量を持って
いても構わない。そして、ソース配線１１とゲート配線
２および補助容量との交差する部分を除いたソース配線
１１の一部の膜上層、または膜下層でゲート配線２と同
じ層に、ソース配線１１と画素電極９との間にできる光
抜け（ドメイン）を防止するように、ソース配線１１か
らはみ出したソースバックアップ配線１３を配する。こ
の場合、ソース配線１１とソースバックアップ配線１３
の各中心線はずれてもよい。
【００１８】ソース配線の膜下にソースバックアップ配
線を配する場合は、まずゲート配線をパターニングする
時にソースバックアップ配線をパターニングする。この
時の線幅は６μｍ程度とする。その後、ゲート絶縁膜と
してシリコン窒化膜、ＴＦＴをスイッチとして半導体膜
４、および半導体膜とソース、ドレイン電極をオーミッ
クコンタクトさせるｎ＋半導体膜５を連続して堆積さ
せ、ＴＦＴ部分に前記半導体膜とｎ＋半導体膜からなる
パターンを形成する。その後、チタン、アルミニウム等
の導電体膜で、ソース電極６ａ、ドレイン電極６ｂを形
成する。
線を配する場合は、まずゲート配線をパターニングする
時にソースバックアップ配線をパターニングする。この
時の線幅は６μｍ程度とする。その後、ゲート絶縁膜と
してシリコン窒化膜、ＴＦＴをスイッチとして半導体膜
４、および半導体膜とソース、ドレイン電極をオーミッ
クコンタクトさせるｎ＋半導体膜５を連続して堆積さ
せ、ＴＦＴ部分に前記半導体膜とｎ＋半導体膜からなる
パターンを形成する。その後、チタン、アルミニウム等
の導電体膜で、ソース電極６ａ、ドレイン電極６ｂを形
成する。
【００１９】この時のソース配線１１の線幅はソースバ
ックアップ配線１３よりも細い４μｍ程度とする。この
時、ソースバックアップ配線１３とソース配線１１の各
中心線は０．５μｍ右あるいは左にずらし、ソース配線
１１の段差による断線を防ぐため、ソース配線１１はソ
ースバックアップ配線１３からはみ出さないようにす
る。
ックアップ配線１３よりも細い４μｍ程度とする。この
時、ソースバックアップ配線１３とソース配線１１の各
中心線は０．５μｍ右あるいは左にずらし、ソース配線
１１の段差による断線を防ぐため、ソース配線１１はソ
ースバックアップ配線１３からはみ出さないようにす
る。
【００２０】ソース配線とソースバックアップ配線の各
中心線をずらせることで、右あるいは左に多く出された
ソースバックアップ配線によって、ソース配線と１１画
素電極９との間にできる光抜け部分を遮光することがで
き、カラーフィルタ側のブラックマトリクスを減らすこ
とができるので、高開口の画素形状を採用することがで
きる。
中心線をずらせることで、右あるいは左に多く出された
ソースバックアップ配線によって、ソース配線と１１画
素電極９との間にできる光抜け部分を遮光することがで
き、カラーフィルタ側のブラックマトリクスを減らすこ
とができるので、高開口の画素形状を採用することがで
きる。
【００２１】そして、ソース配線がレジスト切れ、ある
いは異物により、断線した場合、レーザーなどでこのソ
ース配線１１とソースバックアップ配線１３をショート
させる、あるいはソース配線成膜前にソースバックアッ
プ配線上のゲート絶縁膜を除去させる工程を入れ、ソー
スバックアップ配線とソース配線を初めからショートさ
せておくことで、ソース信号を途切れさせないようにす
るものである。
いは異物により、断線した場合、レーザーなどでこのソ
ース配線１１とソースバックアップ配線１３をショート
させる、あるいはソース配線成膜前にソースバックアッ
プ配線上のゲート絶縁膜を除去させる工程を入れ、ソー
スバックアップ配線とソース配線を初めからショートさ
せておくことで、ソース信号を途切れさせないようにす
るものである。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
非常に大画面、狭額縁パネルに対し、レスキューライン
の本数に限界があり、あるいは配することができない場
合でも、ソース配線の断線による不良を無くすことがで
き、高歩留まりの液晶パネル作製をすることができると
いう効果がある。
非常に大画面、狭額縁パネルに対し、レスキューライン
の本数に限界があり、あるいは配することができない場
合でも、ソース配線の断線による不良を無くすことがで
き、高歩留まりの液晶パネル作製をすることができると
いう効果がある。
【００２３】また、ソースバックアップ配線の線幅を広
く取ることにより、ソースバックアップ配線によってソ
ース配線と画素電極との間にできる光抜け（ドメイン）
部分を遮光することができ、高開口にすることができる
とともに、ソース配線断線による不良を無くすことがで
き、高歩留まりの液晶パネル作製をすることができると
いう効果がある。
く取ることにより、ソースバックアップ配線によってソ
ース配線と画素電極との間にできる光抜け（ドメイン）
部分を遮光することができ、高開口にすることができる
とともに、ソース配線断線による不良を無くすことがで
き、高歩留まりの液晶パネル作製をすることができると
いう効果がある。
【図１】本発明の実施の形態１における液晶表示パネル
の一部平面を示す図
の一部平面を示す図
【図２】図１の変形例を示す図
【図３】本発明の実施の形態２における液晶表示パネル
の一部平面を示す図
の一部平面を示す図
【図４】従来の液晶表示パネルにおけるＴＦＴアレイ基
板の一部工程順平面図
板の一部工程順平面図
【図５】従来の液晶表示パネルのＴＦＴアレイ基板にお
けるＴＦＴ部分の工程順断面図
けるＴＦＴ部分の工程順断面図
１ ガラス基板
２ ゲート配線
３ シリコン窒化膜
４ 半導体膜
５ ｎ＋半導体膜
６ａ ソース電極
６ｂ ドレイン電極
７ 補助容量
８ａ，８ｂ コンタクトホール
９ 画素電極
１１ ソース配線
１２，１３ ソースバックアップ配線
フロントページの続き
Ｆターム(参考） 2H092 JA24 JA41 JB31 JB33 JB52
JB71 JB73 NA16 NA29
5F033 HH08 HH18 MM15 VV00 VV15
XX36
5F110 AA27 BB01 CC07 FF03 GG42
HK03 HK04 HK08 HK21 HK32
HM19 NN72 NN73
Claims (2)
- 【請求項１】 複数本のゲート配線と、前記ゲート配線
に直交する複数本のソース配線と、前記ゲート配線とソ
ース配線の各交点にそれぞれ配置された薄膜トランジス
タと、前記薄膜トランジスタのドレイン電極に接続され
た画素電極とを備え、あるいはさらに補助容量部を備え
た液晶表示パネルにおいて、 前記ソース配線と前記ゲート配線および前記補助容量と
の交差する部分を除いた前記ソース配線の一部の膜上
層、または膜下層でゲート配線と同じ層に、前記ソース
配線と中心線を合わせたソースバックアップ配線を配し
たことを特徴とする液晶表示パネル。 - 【請求項２】 複数本のゲート配線と、前記ゲート配線
に直交する複数本のソース配線と、前記ゲート配線とソ
ース配線の各交点にそれぞれ配置された薄膜トランジス
タと、前記薄膜トランジスタのドレイン電極に接続され
た画素電極とを備え、あるいはさらに補助容量部を備え
た液晶表示パネルにおいて、 前記ソース配線と前記ゲート配線および前記補助容量と
の交差する部分を除いた前記ソース配線の一部の膜上
層、または膜下層でゲート配線と同じ層に、前記ソース
配線と画素電極との間にできる光抜け（ドメイン）を防
止するように前記ソース配線からはみ出したソースバッ
クアップ配線を配したことを特徴とする液晶表示パネ
ル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306207A JP2003107526A (ja) | 2001-10-02 | 2001-10-02 | 液晶表示パネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001306207A JP2003107526A (ja) | 2001-10-02 | 2001-10-02 | 液晶表示パネル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003107526A true JP2003107526A (ja) | 2003-04-09 |
Family
ID=19125881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001306207A Pending JP2003107526A (ja) | 2001-10-02 | 2001-10-02 | 液晶表示パネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003107526A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2008007583A1 (fr) * | 2006-07-14 | 2008-01-17 | Sharp Kabushiki Kaisha | Dispositif d'affichage à cristaux liquides |
| WO2010024016A1 (ja) * | 2008-08-28 | 2010-03-04 | シャープ株式会社 | 表示パネル、表示装置及びテレビ受信装置 |
| US7995177B2 (en) | 2005-06-09 | 2011-08-09 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8064018B2 (en) | 2006-04-24 | 2011-11-22 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8319926B2 (en) | 2006-12-05 | 2012-11-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8334954B2 (en) | 2006-04-04 | 2012-12-18 | Sharp Kabushiki Kaisha | Liquid crystal display device |
-
2001
- 2001-10-02 JP JP2001306207A patent/JP2003107526A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7995177B2 (en) | 2005-06-09 | 2011-08-09 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8345197B2 (en) | 2005-06-09 | 2013-01-01 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| TWI405013B (zh) * | 2005-06-09 | 2013-08-11 | Sharp Kk | 液晶顯示裝置 |
| US9019455B2 (en) | 2005-06-09 | 2015-04-28 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8334954B2 (en) | 2006-04-04 | 2012-12-18 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| US8064018B2 (en) | 2006-04-24 | 2011-11-22 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| WO2008007583A1 (fr) * | 2006-07-14 | 2008-01-17 | Sharp Kabushiki Kaisha | Dispositif d'affichage à cristaux liquides |
| US8319926B2 (en) | 2006-12-05 | 2012-11-27 | Sharp Kabushiki Kaisha | Liquid crystal display device |
| WO2010024016A1 (ja) * | 2008-08-28 | 2010-03-04 | シャープ株式会社 | 表示パネル、表示装置及びテレビ受信装置 |
| US8300163B2 (en) | 2008-08-28 | 2012-10-30 | Sharp Kabushiki Kaisha | Display panel, display device, and television receiver |
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