JP2003092401A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しく言えば、ＬＣＤド
ライバ、特にＴＦＴ（Thin Film Transistor）のゲート
ドライバ等に用いられる高耐圧ＭＯＳトランジスタのし
きい値電圧調整用のイオン注入技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more specifically, it relates to a threshold voltage of a high breakdown voltage MOS transistor used for an LCD driver, particularly a gate driver of a thin film transistor (TFT). The present invention relates to an ion implantation technique for adjusting the value voltage.
【０００２】[0002]
【従来の技術】以下で、従来例に係わる半導体装置の製
造方法について図面を参照しながら説明する。2. Description of the Related Art A method of manufacturing a semiconductor device according to a conventional example will be described below with reference to the drawings.
【０００３】図１２は、例えば高耐圧Ｐチャネル型オー
プンドレインＭＯＳトランジスタの断面図である。FIG. 12 is a cross-sectional view of a high breakdown voltage P-channel open drain MOS transistor, for example.
【０００４】図１２に示すように、例えばＰ型の半導体
基板（Ｐ−ｓｕｂ）５１内にＮ型ウエル領域（ＮＷ）５
２が形成され、当該Ｎ型ウエル領域５２上に膜厚の異な
る第１及び第２のゲート絶縁膜５３Ａ，５３Ｂが形成さ
れている。また、５３Ｃは素子分離膜５３Ｄと同一工程
で形成される選択酸化膜である。更に、前記第１，第２
のゲート絶縁膜５３Ａ，５３Ｂ及び選択酸化膜５３Ｃ上
にまたがってゲート電極５４が形成されている。As shown in FIG. 12, for example, an N-type well region (NW) 5 is formed in a P-type semiconductor substrate (P-sub) 51.
2 is formed, and first and second gate insulating films 53A and 53B having different film thicknesses are formed on the N-type well region 52. Further, 53C is a selective oxide film formed in the same step as the element isolation film 53D. Further, the first and second
A gate electrode 54 is formed over the gate insulating films 53A and 53B and the selective oxide film 53C.
【０００５】また、前記ゲート電極５４の一端に隣接す
るようにＰ＋型ソース領域５５が形成されており、チャ
ネル領域５６を介して前記ソース領域５５と対向してＰ
−型ドレイン領域５７が形成され、更にゲート電極５４
の他端から離間され、かつＰ−型ドレイン領域５７内に
含まれるようにＰ＋型ドレイン領域５８が形成されてい
る。A P + type source region 55 is formed adjacent to one end of the gate electrode 54, and the P + type source region 55 is opposed to the source region 55 via a channel region 56.
A negative drain region 57 is formed, and a gate electrode 54 is formed.
Of the P + type drain region 58 is formed so as to be separated from the other end of the P + type drain region 57 and included in the P− type drain region 57.
【０００６】そして、全面を被覆するように層間絶縁膜
５９が形成され、当該層間絶縁膜５９に形成されたコン
タクト孔を介してソース・ドレイン領域５５，５８にコ
ンタクトする配線６０が形成されている。Then, an interlayer insulating film 59 is formed so as to cover the entire surface, and a wiring 60 that contacts the source / drain regions 55 and 58 through the contact hole formed in the interlayer insulating film 59 is formed. .
【０００７】[0007]
【発明が解決しようとする課題】上述したように前記高
耐圧ＭＯＳトランジスタは、膜厚の異なる第１及び第２
のゲート絶縁膜５３Ａ，５３Ｂを有している。そして、
このような構造の高耐圧ＭＯＳトランジスタに対するし
きい値電圧調整用のイオン注入工程において、以下に説
明する不具合が生じていた。As described above, the high breakdown voltage MOS transistor has the first and second different thicknesses.
Gate insulating films 53A and 53B. And
In the ion implantation process for adjusting the threshold voltage of the high breakdown voltage MOS transistor having such a structure, the following problems have occurred.
【０００８】ここで、図１３に示すように、前記第１及
び第２のゲート絶縁膜５３Ａ，５３Ｂ下にしきい値電圧
調整用のイオン注入工程を行う場合、それらのゲート絶
縁膜５３Ａ，５３Ｂ上にゲート電極形成用の導電膜５４
Ａを形成した状態で、しきい値電圧調整用のイオン注入
を行っていた。Here, as shown in FIG. 13, when an ion implantation step for adjusting the threshold voltage is performed under the first and second gate insulating films 53A, 53B, the gate insulating films 53A, 53B are overlaid. And a conductive film 54 for forming a gate electrode
With A formed, ion implantation for adjusting the threshold voltage was performed.
【０００９】このとき、１回のイオン注入工程で膜厚の
異なる第１及び第２のゲート絶縁膜５３Ａ，５３Ｂ下に
しきい値電圧調整用のイオン注入を行った場合、領域Ａ
（ゲート絶縁膜の膜厚が薄い領域）と領域Ｂ（ゲート絶
縁膜の膜厚が厚い領域）とで、不純物の濃度分布に差が
できてしまう。尚、前記選択酸化膜５３Ｃ下の領域Ｃに
は、しきい値電圧調整用のイオン注入は行わない。At this time, when ion implantation for adjusting the threshold voltage is performed under the first and second gate insulating films 53A and 53B having different film thicknesses in one ion implantation step, the area A
There is a difference in the impurity concentration distribution between (the region where the gate insulating film is thin) and region B (the region where the gate insulating film is thick). Ion implantation for adjusting the threshold voltage is not performed in the region C below the selective oxide film 53C.
【００１０】即ち、図１３に示すようにゲート絶縁膜の
膜厚が薄い領域Ａにおけるイオン注入層６１Ａが、ゲー
ト絶縁膜の膜厚が厚い領域Ｂにおけるイオン注入層６１
Ｂよりも深くなってしまう。この場合、イオン注入層６
１Ａが形成された領域Ａでは、ゲート絶縁膜の膜厚が薄
い上に不純物濃度が濃くなるため、この領域Ａにおける
しきい値電圧が領域Ｂに比して低下してしまうといった
不具合が生じてしまう。That is, as shown in FIG. 13, the ion-implanted layer 61A in the region A where the gate insulating film is thin is replaced with the ion-implanted layer 61 in the region B where the gate insulating film is thick.
It becomes deeper than B. In this case, the ion implantation layer 6
In the region A in which 1A is formed, the gate insulating film is thin and the impurity concentration is high, so that the threshold voltage in the region A becomes lower than that in the region B. I will end up.
【００１１】そのため、しきい値電圧調整用のイオン注
入工程を、領域Ａと領域Ｂとに対して、別々にしきい値
電圧調整用のイオン注入を行い、両領域Ａ，Ｂのしきい
値電圧を調整する必要があった。この場合には、従来の
製造方法ではレジストマスクを２枚用いることになり、
製造工程数が増大するといった問題があった。Therefore, in the ion implantation step for adjusting the threshold voltage, the ion implantation for adjusting the threshold voltage is separately performed on the region A and the region B, and the threshold voltage of both regions A and B is increased. Had to be adjusted. In this case, the conventional manufacturing method uses two resist masks,
There is a problem that the number of manufacturing steps increases.
【００１２】[0012]
【課題を解決するための手段】そこで、上記課題に鑑
み、本発明の半導体装置の製造方法は、半導体層上にゲ
ート絶縁膜を介してゲート電極が形成され、当該ゲート
電極に隣接するようにソース・ドレイン領域が形成され
て成るものにおいて、前記ゲート絶縁膜を介して前記半
導体層内に第１の不純物をイオン注入する工程と、前記
ゲート絶縁膜の少なくとも一部を貫通するように前記半
導体層内に第２の不純物をイオン注入する工程とから成
るしきい値電圧調整用のイオン注入工程を有することを
特徴とする。In view of the above problems, therefore, a method of manufacturing a semiconductor device according to the present invention is designed so that a gate electrode is formed on a semiconductor layer via a gate insulating film and is adjacent to the gate electrode. A source / drain region is formed, the step of ion-implanting a first impurity into the semiconductor layer through the gate insulating film, and the semiconductor so as to penetrate at least a part of the gate insulating film. It is characterized in that it has an ion implantation step for adjusting a threshold voltage, which comprises a step of ion-implanting a second impurity into the layer.
【００１３】また、本発明の半導体装置の製造方法は、
半導体層上に膜厚の異なるゲート絶縁膜を介してゲート
電極が形成され、当該ゲート電極に隣接するようにソー
ス・ドレイン領域が形成されて成るものにおいて、膜厚
の厚いゲート絶縁膜を貫通する注入条件で前記半導体層
内に第１の不純物をイオン注入する工程と、膜厚の厚い
ゲート絶縁膜を貫通しない注入条件で前記半導体層内に
第２の不純物をイオン注入する工程とから成るしきい値
電圧調整用のイオン注入工程を有することを特徴とす
る。A method of manufacturing a semiconductor device according to the present invention is
A gate electrode is formed on a semiconductor layer through a gate insulating film having a different thickness, and a source / drain region is formed so as to be adjacent to the gate electrode. The method comprises the steps of ion-implanting a first impurity into the semiconductor layer under implantation conditions, and ion-implanting a second impurity into the semiconductor layer under implantation conditions that do not penetrate a thick gate insulating film. It is characterized by having an ion implantation step for adjusting the threshold voltage.
【００１４】そして、前記第１の不純物及び前記第２の
不純物は、それぞれ逆導電型の不純物であり、前記第２
の不純物をイオン注入する工程が、前記膜厚の薄いゲー
ト絶縁膜下にイオン注入された第１の不純物を相殺する
ためのイオン注入工程であることを特徴とする。The first impurity and the second impurity are impurities of opposite conductivity type, respectively.
The step of ion-implanting the impurity is an ion-implantation step for canceling the first impurity ion-implanted under the thin gate insulating film.
【００１５】また、前記膜厚の厚いゲート絶縁膜を形成
する工程の後に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。Further, the method is characterized by including a step of forming the thin gate insulating film after the step of forming the thick gate insulating film.
【００１６】更に、前記膜厚の厚いゲート絶縁膜を形成
する工程の前に、前記膜厚の薄いゲート絶縁膜を形成す
る工程を有することを特徴とする。Further, the method is characterized by further comprising a step of forming the thin gate insulating film before the step of forming the thick gate insulating film.
【００１７】また、本発明の半導体装置の製造方法は、
半導体層上の所定領域に形成した耐酸化性膜をマスクに
当該半導体層を選択酸化して選択絶縁膜を形成する工程
と、前記耐酸化性膜を除去した後に半導体層上を熱酸化
して前記選択絶縁膜に連なるように膜厚の厚いゲート絶
縁膜を形成する工程と、前記半導体層上の所定領域に形
成した前記膜厚の厚いゲート絶縁膜の一部を除去した後
に前記半導体層上を熱酸化して当該膜厚の厚いゲート絶
縁膜に連なるように膜厚の薄いゲート絶縁膜を形成する
工程と、前記膜厚の薄いゲート絶縁膜、前記膜厚の厚い
ゲート絶縁膜及び前記選択絶縁膜に跨るようにゲート電
極を形成する工程と、前記ゲート電極に前記膜厚の薄い
ゲート絶縁膜を介して隣接するようにソース領域を形成
すると共に、前記選択ゲート絶縁膜を介して隣接するよ
うにドレイン領域を形成する工程とを具備したことを特
徴とするものである。The semiconductor device manufacturing method of the present invention is
A step of forming a selective insulating film by selectively oxidizing the semiconductor layer with an oxidation resistant film formed in a predetermined region on the semiconductor layer as a mask; and thermally oxidizing the semiconductor layer after removing the oxidation resistant film. Forming a thick gate insulating film so as to be continuous with the selective insulating film, and removing a part of the thick gate insulating film formed in a predetermined region on the semiconductor layer, Forming a thin gate insulating film so as to be continuous with the thick gate insulating film by thermally oxidizing the thin film, the thin gate insulating film, the thick gate insulating film, and the selection film. Forming a gate electrode over the insulating film, and forming a source region adjacent to the gate electrode via the thin gate insulating film and adjoining via the select gate insulating film As drain region It is characterized in that it has a step of forming.
【００１８】[0018]
【発明の実施の形態】以下、本発明の半導体装置の製造
方法の一実施形態について図面を参照しながら説明す
る。尚、本実施形態の説明では、例えばＬＣＤドライ
バ、特にＴＦＴのゲートドライバ等に用いられる高耐圧
Ｐチャネル型オープンドレインＭＯＳトランジスタに本
発明を適用した一例を紹介する。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment of a method of manufacturing a semiconductor device of the present invention will be described below with reference to the drawings. In the description of the present embodiment, an example in which the present invention is applied to a high breakdown voltage P-channel open drain MOS transistor used, for example, in an LCD driver, particularly in a TFT gate driver is introduced.
【００１９】ここで、本発明の特徴は、膜厚の異なるゲ
ート絶縁膜下にしきい値電圧調整用のイオン注入層を形
成する工程の合理化を図ることであり、先ず、図８に示
すように第１，第２のゲート絶縁膜１０Ａ，１２の下部
の半導体層（Ｎ型ウエル領域２）内に所望のイオン注入
条件で、不純物（例えば、ボロンイオン）をイオン注入
した後に、図９に示すように第２のゲート絶縁膜１２の
下部の半導体層（Ｎ型ウエル領域２）内に所望のイオン
注入条件で、不純物（例えば、リンイオン）をイオン注
入することで、領域Ａに比較的深い位置まで形成された
（ボロンを親とした）深い注入層１６Ａの、その深い領
域部分の不純物分布をリンイオンにより相殺して、領域
Ｂにおけるしきい値電圧を考慮して所望のしきい値電圧
と成るように調整したことである。A feature of the present invention is to rationalize the step of forming an ion-implanted layer for adjusting a threshold voltage under gate insulating films having different thicknesses. First, as shown in FIG. 9A and 9B after impurities (for example, boron ions) are ion-implanted into the semiconductor layer (N-type well region 2) below the first and second gate insulating films 10A and 12 under desired ion implantation conditions. As described above, by ion-implanting impurities (for example, phosphorus ions) into the semiconductor layer (N-type well region 2) below the second gate insulating film 12 under desired ion-implantation conditions, a relatively deep position in the region A is obtained. In the deep implantation layer 16A (having boron as a parent) formed up to that point, the impurity distribution in the deep region portion is canceled by phosphorus ions, and the desired threshold voltage is obtained in consideration of the threshold voltage in the region B. Adjusted to It is that it was.
【００２０】このとき、第１，第２のゲート絶縁膜１０
Ａ，１２の膜厚差を利用し、フォトレジスト膜１５をマ
スクにした１回目のイオン注入工程では第１，第２のゲ
ート絶縁膜１０Ａ，１２を貫通するイオン注入条件でイ
オン注入を行い、前記フォトレジスト膜１５をマスクに
した２回目のイオン注入工程では第１のゲート絶縁膜１
０Ａを貫通しないで、第２のゲート絶縁膜１２を貫通す
るイオン注入条件でイオン注入を行うことで、従来の製
造方法のようにレジストマスクを２枚用いる必要がなく
なり、製造工程数を削減でき、コストダウン化が図れ
る。At this time, the first and second gate insulating films 10 are formed.
In the first ion implantation step using the photoresist film 15 as a mask, the ion implantation is performed under the ion implantation conditions of penetrating the first and second gate insulating films 10A and 12 by utilizing the film thickness difference between A and 12. In the second ion implantation process using the photoresist film 15 as a mask, the first gate insulating film 1 is formed.
By performing ion implantation under the ion implantation condition of penetrating the second gate insulating film 12 without penetrating 0A, it is not necessary to use two resist masks unlike the conventional manufacturing method, and the number of manufacturing steps can be reduced. The cost can be reduced.
【００２１】また、図９に示す領域１７には、前記ボロ
ンイオンを相殺するためにイオン注入されたリンイオン
の存在により、この領域における不純物濃度が、Ｎ型ウ
エル領域２の不純物濃度よりも濃くなるため、後述する
ドレイン領域９，１９からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくできるといった特徴も
ある。In the region 17 shown in FIG. 9, the impurity concentration in this region becomes higher than the impurity concentration in the N-type well region 2 due to the presence of phosphorus ions ion-implanted to cancel the boron ions. Therefore, there is a feature that the depletion layer can be prevented from spreading from the drain regions 9 and 19 described later, and the transistor size can be reduced.
【００２２】以下、上記半導体装置の製造方法について
説明する。A method of manufacturing the above semiconductor device will be described below.
【００２３】先ず、図１において、１は一導電型、例え
ばＰ型の半導体基板（Ｐ−ｓｕｂ）で、当該基板１内に
Ｎ型ウエル領域（ＮＷ）２が形成されている。尚、前記
Ｎ型ウエル領域２を形成する工程は、Ｎ型不純物、例え
ばリンイオンを加速電圧１６０ＫｅＶ、注入量７×１０
12／ｃｍ2の注入条件でイオン注入し、この不純物を拡
散（およそ１２００℃のＮ２雰囲気中で、８時間）処理
することで、Ｎ型ウエル領域２を形成している。First, in FIG. 1, 1 is a semiconductor substrate (P-sub) of one conductivity type, for example, P type, in which an N type well region (NW) 2 is formed. In the step of forming the N-type well region 2, N-type impurities such as phosphorus ions are accelerated at a voltage of 160 KeV and the implantation amount is 7 × 10.
The N-type well region 2 is formed by ion-implanting under an implantation condition of 12 / cm 2 and diffusing this impurity (in a N 2 atmosphere at about 1200 ° C. for 8 hours).
【００２４】続いて、図２において、基板全面におよそ
１５ｎｍの膜厚の絶縁膜３とおよそ５０ｎｍの膜厚のポ
リシリコン膜４を形成した後に、当該ポリシリコン膜４
上に形成したフォトレジスト膜５をマスクにして、Ｐ型
不純物、例えばボロンイオンを加速電圧１６０ＫｅＶ
で、注入量１×１０13／ｃｍ2の注入条件でイオン注入
する。これにより、高耐圧Ｐチャネル型オープンドレイ
ンＭＯＳトランジスタのドレイン形成領域にイオン注入
層６を形成する。尚、前記絶縁膜３及びポリシリコン膜
４は、後述するＬＯＣＯＳ絶縁膜形成用の、いわゆるパ
ッド酸化膜及びパッドポリシリコン膜である。Subsequently, in FIG. 2, after forming an insulating film 3 having a film thickness of about 15 nm and a polysilicon film 4 having a film thickness of about 50 nm on the entire surface of the substrate, the polysilicon film 4 is formed.
Using the photoresist film 5 formed above as a mask, P-type impurities such as boron ions are accelerated at a voltage of 160 KeV.
Then, ion implantation is performed under the implantation conditions of an implantation amount of 1 × 10 13 / cm 2 . As a result, the ion implantation layer 6 is formed in the drain formation region of the high breakdown voltage P-channel open drain MOS transistor. The insulating film 3 and the polysilicon film 4 are so-called pad oxide film and pad polysilicon film for forming a LOCOS insulating film described later.
【００２５】次に、図３において、前記ポリシリコン膜
４上に形成したシリコン窒化膜７をマスクに基板１上を
選択酸化して、ＬＯＣＯＳ絶縁膜から成る素子分離膜８
Ａ及びＬＯＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成
する。この選択酸化により、前記イオン注入層６が拡散
されて低濃度のドレイン領域（Ｐ−層）９が形成され
る。尚、本工程では、パッドポリシリコン膜を用いず、
パッド酸化膜のみを介してＬＯＣＯＳ絶縁膜を形成する
ものであっても良い。Next, referring to FIG. 3, the silicon nitride film 7 formed on the polysilicon film 4 is used as a mask to selectively oxidize the substrate 1 to form an element isolation film 8 made of a LOCOS insulating film.
A selective insulating film 8B composed of A and LOCOS insulating films is formed. By this selective oxidation, the ion-implanted layer 6 is diffused and a low-concentration drain region (P− layer) 9 is formed. In this step, without using the pad polysilicon film,
The LOCOS insulating film may be formed only through the pad oxide film.
【００２６】続いて、図４において、基板全面をおよそ
８７５℃でパイロ酸化して、およそ１２０ｎｍの膜厚の
厚いゲート絶縁膜１０（第１のゲート絶縁膜）を形成す
る。Then, in FIG. 4, the entire surface of the substrate is pyrooxidized at about 875 ° C. to form a thick gate insulating film 10 (first gate insulating film) having a thickness of about 120 nm.
【００２７】更に、図５において、前記選択絶縁膜８Ｂ
及び厚いゲート絶縁膜１０の一部上にフォトレジスト膜
１１を形成し、当該フォトレジスト膜１１で覆われてい
ない領域の絶縁膜１０を除去して、前記選択絶縁膜８Ｂ
に連なるように厚いゲート絶縁膜１０Ａを残膜させる。Further, referring to FIG. 5, the selective insulating film 8B is formed.
And a photoresist film 11 is formed on a part of the thick gate insulating film 10, and the insulating film 10 in a region not covered with the photoresist film 11 is removed to remove the selective insulating film 8B.
The thick gate insulating film 10A is left as a continuous film.
【００２８】また、図６において、前記フォトレジスト
膜１１を除去した後に、基板全面をおよそ８５０℃でパ
イロ酸化し、更に９００℃の窒素雰囲気中で１０分間の
熱処理を加えることで、前記厚いゲート絶縁膜１０Ａに
連なるようにおよそ１５ｎｍの膜厚の薄いゲート絶縁膜
１２（第２のゲート絶縁膜）を形成する。尚、本工程に
より、前記ゲート絶縁膜１０Ａの下部の基板表層が酸化
されて当該ゲート絶縁膜１０Ａの膜厚も多少増加する。Further, in FIG. 6, after the photoresist film 11 is removed, the entire surface of the substrate is pyrooxidized at about 850 ° C., and a heat treatment is performed for 10 minutes in a nitrogen atmosphere at 900 ° C. A thin gate insulating film 12 (second gate insulating film) having a thickness of about 15 nm is formed so as to be continuous with the insulating film 10A. By this step, the substrate surface layer below the gate insulating film 10A is oxidized, and the film thickness of the gate insulating film 10A is increased to some extent.
【００２９】続いて、図７において、基板全面にリンド
ープ処理されたおよそ１００ｎｍの膜厚のポリシリコン
膜１３を形成し、その上におよそ１５０ｎｍの膜厚のシ
リサイド膜（本実施形態では、タングステンシリサイド
（ＷＳｉｘ）膜）１４を形成することで、ゲート電極形
成用の導電膜を形成する。尚、前記ゲート電極形成用の
導電膜は、ポリシリコン膜のみから成る単層膜であって
も構わない。Subsequently, in FIG. 7, a phosphorus-doped polysilicon film 13 having a thickness of about 100 nm is formed on the entire surface of the substrate, and a silicide film having a thickness of about 150 nm (tungsten silicide in this embodiment) is formed thereon. By forming a (WSix) film, a conductive film for forming a gate electrode is formed. The conductive film for forming the gate electrode may be a single layer film made of only a polysilicon film.
【００３０】そして、図８において、フォトレジスト膜
１５をマスクにしてゲート電極形成領域（厚いゲート絶
縁膜１０Ａ及び薄いゲート絶縁膜１２）の下部に不純物
をイオン注入する。本工程では、Ｐ型不純物、例えばボ
ロンイオンを加速電圧７０ＫｅＶで、注入量７×１０11
／ｃｍ2の注入条件でイオン注入することにより、薄い
ゲート絶縁膜１２の下部に第１の注入層（深い注入層）
１６Ａを形成し、厚いゲート絶縁膜１０Ａの下部に第２
の注入層（浅い注入層）１６Ｂを形成している。Then, in FIG. 8, impurities are ion-implanted under the gate electrode formation region (thick gate insulating film 10A and thin gate insulating film 12) using the photoresist film 15 as a mask. In this step, P type impurities such as boron ions are implanted at an acceleration voltage of 70 KeV and an implantation amount of 7 × 10 11.
The first implantation layer (deep implantation layer) is formed below the thin gate insulating film 12 by ion implantation under the implantation condition of / cm 2
16A is formed, and a second layer is formed under the thick gate insulating film 10A.
Injection layer (shallow injection layer) 16B is formed.
【００３１】更に、図９において、フォトレジスト膜１
５をマスクにしてゲート電極形成領域（薄いゲート絶縁
膜１２）の下部に不純物をイオン注入する。本工程で
は、Ｎ型不純物、例えばリンイオンを加速電圧１１０Ｋ
ｅＶで、注入量１．５×１０12／ｃｍ2の注入条件でイ
オン注入することにより、薄いゲート絶縁膜１２の下部
の比較的深い位置まで形成された前記深い注入層１６Ａ
の、その深い位置に注入されたボロンイオンを当該リン
イオンにより相殺して、前記厚いゲート絶縁膜１０Ａの
下部の前記浅い注入層１６Ｂよりも更に浅い（基板１表
層に近い位置）に第３の注入層１６Ｃを形成する。Further, in FIG. 9, the photoresist film 1
Impurities are ion-implanted under the gate electrode formation region (thin gate insulating film 12) using 5 as a mask. In this step, N-type impurities such as phosphorus ions are accelerated at a voltage of 110K.
The deep implantation layer 16A formed to a relatively deep position below the thin gate insulating film 12 by ion implantation under eV with an implantation amount of 1.5 × 10 12 / cm 2.
Of the boron ions implanted at the deep position are canceled by the phosphorus ions, and the third implantation is further shallower (position closer to the surface layer of the substrate 1) than the shallow implantation layer 16B under the thick gate insulating film 10A. Form layer 16C.
【００３２】これにより、前記第１，第２のゲート絶縁
膜１０Ａ，１２の下部には第２の注入層１６Ｂと第３の
注入層１６Ｃから成る、しきい値電圧調整用のイオン注
入層１６が形成される。As a result, the ion implantation layer 16 for adjusting the threshold voltage, which is composed of the second implantation layer 16B and the third implantation layer 16C, is formed below the first and second gate insulating films 10A and 12. Is formed.
【００３３】このように本発明の製造方法によれば、前
記第１，第２のゲート絶縁膜１０Ａ，１２の膜厚差を利
用することで、レジストマスクを１枚用いた２回のイオ
ン注入工程により、従来のようなレジストマスクを２枚
用いた２回のイオン注入工程を有するものと同等なしき
い値電圧を有する半導体装置を提供することができる。As described above, according to the manufacturing method of the present invention, by utilizing the film thickness difference between the first and second gate insulating films 10A and 12, the ion implantation is performed twice using one resist mask. By the steps, it is possible to provide a semiconductor device having a threshold voltage equivalent to that of the conventional one having two ion implantation steps using two resist masks.
【００３４】即ち、本発明では、１回目のイオン注入工
程では第１，第２のゲート絶縁膜１０Ａ，１２を貫通す
るイオン注入条件でイオン注入を行い、２回目のイオン
注入工程では第１のゲート絶縁膜１０Ａを貫通しないイ
オン注入条件でイオン注入を行うことで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。That is, according to the present invention, in the first ion implantation step, the ion implantation is performed under the ion implantation conditions of penetrating the first and second gate insulating films 10A and 12, and in the second ion implantation step, the first ion implantation step is performed. By performing the ion implantation under the ion implantation conditions that do not penetrate the gate insulating film 10A, it is not necessary to use two resist masks as in the conventional case, the number of manufacturing steps can be reduced, and the cost can be reduced.
【００３５】また、図９に示すＮ型ウエル領域２内のソ
ース領域近傍の所定領域１７には前述したボロンイオン
を相殺するためのリンイオンが注入されているため、こ
の部分における不純物濃度はＮ型ウエル領域２の不純物
濃度よりも濃くなる。従って、ドレイン領域９，１９か
らの空乏層の広がりを抑制でき、トランジスタサイズを
小さくでき、微細化に有利な構造となる。Further, since phosphorus ions for canceling the above-mentioned boron ions are implanted into the predetermined region 17 near the source region in the N-type well region 2 shown in FIG. 9, the impurity concentration in this portion is N-type. The impurity concentration is higher than that of the well region 2. Therefore, the depletion layer can be prevented from spreading from the drain regions 9 and 19, the transistor size can be reduced, and the structure is advantageous for miniaturization.
【００３６】尚、本実施形態では、ゲート絶縁膜１０
Ａ，１２上にゲート電極形成用の導電膜を形成した後
に、しきい値電圧調整用のイオン注入工程を行っている
が、本発明はこれに限定されるものではなく、前記ゲー
ト絶縁膜１０Ａ，１２を形成した後、ゲート電極形成用
の導電膜を形成する前にしきい値電圧調整用のイオン注
入工程を行うものであっても良く、この場合には、各ゲ
ート絶縁膜１０Ａ，１２のそれぞれの膜厚を考慮して、
第１，第２の不純物のイオン注入条件を設定すれば良
い。また、前述のゲート絶縁膜１０Ａ，１２上にゲート
電極形成用の導電膜（ポリシリコン膜１３とタングステ
ンシリサイド膜１４）を形成した後に、しきい値電圧調
整用のイオン注入を行う場合でも、各領域Ａ，Ｂ上に積
層された膜の膜厚に応じて、第１，第２の不純物のイオ
ン注入条件を任意に設定すれば良い。In this embodiment, the gate insulating film 10
After forming the conductive film for forming the gate electrodes on A and 12, the ion implantation process for adjusting the threshold voltage is performed. However, the present invention is not limited to this, and the gate insulating film 10A is used. , 12 may be performed before the conductive film for forming the gate electrodes is formed, an ion implantation step for adjusting the threshold voltage may be performed. In this case, the gate insulating films 10A and 12 are formed. Considering each film thickness,
The ion implantation conditions for the first and second impurities may be set. Even if the conductive film (polysilicon film 13 and tungsten silicide film 14) for forming the gate electrode is formed on the gate insulating films 10A and 12 and then ion implantation for adjusting the threshold voltage is performed, The ion implantation conditions of the first and second impurities may be arbitrarily set according to the film thickness of the film stacked on the regions A and B.
【００３７】続いて、図１０において、フォトレジスト
膜（図示省略）をマスクにして、前記タングステンシリ
サイド膜１４及びポリシリコン膜１３をパターニングし
てポリシリコン膜１３Ａの上にタングステンシリサイド
膜１４Ａが積層されたゲート電極１８を形成する。Then, in FIG. 10, the tungsten silicide film 14 and the polysilicon film 13 are patterned using the photoresist film (not shown) as a mask to stack the tungsten silicide film 14A on the polysilicon film 13A. The gate electrode 18 is formed.
【００３８】次に、図１１において、前記素子分離膜８
Ａ、選択絶縁膜８Ｂ及びゲート電極１８並びにフォトレ
ジスト膜（図示省略）をマスクにして、Ｐ型不純物、例
えばボロンイオンを加速電圧２０ＫｅＶで、注入量２×
１０15／ｃｍ2の注入条件でイオン注入することで、前
記ゲート電極１８の一端部に隣接するように高濃度のソ
ース領域（Ｐ＋層）１９を形成し、前記低濃度のドレイ
ン領域（Ｐ−層）９内で、前記選択絶縁膜８Ｂを介して
前記ゲート電極１８から離間した領域に高濃度のドレイ
ン領域（Ｐ＋層）１９を形成する。Next, referring to FIG. 11, the element isolation film 8 is formed.
A, the selective insulating film 8B, the gate electrode 18 and the photoresist film (not shown) are used as masks, and P-type impurities such as boron ions are implanted at an acceleration voltage of 20 KeV and an implantation amount of 2 ×.
By implanting ions under the implantation condition of 10 15 / cm 2 , a high-concentration source region (P + layer) 19 is formed so as to be adjacent to one end of the gate electrode 18, and the low-concentration drain region (P− In the layer 9), a high-concentration drain region (P + layer) 19 is formed in a region separated from the gate electrode 18 via the selective insulating film 8B.
【００３９】更に、全面に層間絶縁膜（本実施形態で
は、ＮＳＧ膜とＢＰＳＧ膜との積層膜）２０を形成し、
当該層間絶縁膜２０に形成したコンタクト孔を介してソ
ース・ドレイン領域１９にコンタクトする金属配線（例
えば、Ａｌ膜、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜等）
２１を形成する。Further, an interlayer insulating film (a laminated film of an NSG film and a BPSG film in this embodiment) 20 is formed on the entire surface,
Metal wiring (for example, Al film, Al-Si film, Al-Si-Cu film, etc.) that contacts the source / drain region 19 through the contact hole formed in the interlayer insulating film 20.
21 is formed.
【００４０】そして、図示した説明は省略するが、全面
にパッシベーション膜を形成して本発明の半導体装置が
完成する。Although not shown in the drawings, a passivation film is formed on the entire surface to complete the semiconductor device of the present invention.
【００４１】尚、本実施形態では、前述したようにＬＯ
ＣＯＳ絶縁膜から成る選択絶縁膜８Ｂを形成し、選択絶
縁膜８Ｂに連なるように厚いゲート絶縁膜１０Ａ（第１
のゲート絶縁膜）を形成し、当該厚いゲート絶縁膜１０
Ａの一部を除去した後に、当該厚いゲート絶縁膜１０Ａ
に連なるように薄いゲート絶縁膜１２（第２のゲート絶
縁膜）を形成しているが、各絶縁膜８Ｂ，１０Ａ，１２
の形成順序はこれに限定されるものではなく、各種変更
可能なものである。In this embodiment, as described above, the LO
A selective insulating film 8B made of a COS insulating film is formed, and a thick gate insulating film 10A (first electrode) is formed so as to be continuous with the selective insulating film 8B.
Of the thick gate insulating film 10 is formed.
After removing a part of A, the thick gate insulating film 10A
The thin gate insulating film 12 (second gate insulating film) is formed so as to be continuous with the insulating films 8B, 10A, 12
The formation order of is not limited to this, and various changes can be made.
【００４２】即ち、前記選択絶縁膜と前記ゲート絶縁膜
の形成順序が逆のもの、または前記ゲート絶縁膜を構成
する２種類の絶縁膜１０Ａ，１２の形成順序が逆のも
の、あるいは前記ゲート絶縁膜を構成する２種類の絶縁
膜の形成工程間に前記選択絶縁膜８Ｂの形成工程が介在
するもの等である。That is, the selection insulating film and the gate insulating film are formed in the opposite order, or the two kinds of insulating films 10A and 12 forming the gate insulating film are formed in the opposite order, or the gate insulating film is formed. For example, the step of forming the selective insulating film 8B is interposed between the steps of forming the two types of insulating films forming the film.
【００４３】また、本実施形態では、高耐圧Ｐチャネル
型オープンドレインＭＯＳトランジスタに本発明を適用
した一例を紹介したが、高耐圧Ｎチャネル型オープンド
レインＭＯＳトランジスタに本発明を適用するものであ
っても良い。In the present embodiment, an example in which the present invention is applied to a high breakdown voltage P-channel open drain MOS transistor is introduced, but the present invention is applied to a high breakdown voltage N-channel open drain MOS transistor. Is also good.
【００４４】この場合には、図示して説明は省略する
が、１回目のイオン注入工程では第１の（膜厚の厚い）
ゲート絶縁膜及び第２の（膜厚の薄い）ゲート絶縁膜を
貫通するイオン注入条件で、例えばリンイオンをイオン
注入し、２回目のイオン注入工程では第１の（膜厚の厚
い）ゲート絶縁膜を貫通しないイオン注入条件で、例え
ばボロンイオンをイオン注入することで、従来のように
レジストマスクを２枚用いる必要がなくなり、製造工程
数を削減でき、コストダウン化が図れる。In this case, although not shown in the figures and described, the first (thick film) is used in the first ion implantation step.
Under the ion implantation conditions of penetrating the gate insulating film and the second (thin film) gate insulating film, for example, phosphorus ions are ion-implanted, and the first (thick film) gate insulating film is formed in the second ion implantation step. By implanting, for example, boron ions under the ion implantation conditions that do not penetrate through, it is not necessary to use two resist masks as in the conventional case, the number of manufacturing steps can be reduced, and the cost can be reduced.
【００４５】また、同様にＰ型ウエル領域内のソース領
域近傍の所定領域には前述したリンイオンを相殺するた
めのボロンイオンが注入されるため、この部分における
不純物濃度はＰ型ウエル領域の不純物濃度よりも濃くな
るため、ドレイン領域からの空乏層の広がりを抑制で
き、トランジスタサイズを小さくでき、微細化に有利な
構造となるといった効果が期待できる。Similarly, since boron ions for canceling the above-mentioned phosphorus ions are implanted in a predetermined region near the source region in the P-type well region, the impurity concentration in this portion is the impurity concentration of the P-type well region. Since the density is higher than that, it is possible to expect an effect that the depletion layer can be prevented from spreading from the drain region, the transistor size can be reduced, and a structure advantageous for miniaturization can be obtained.
【００４６】[0046]
【発明の効果】本発明によれば、膜厚の異なるゲート絶
縁膜を有する半導体装置におけるしきい値電圧調整用の
イオン注入層の形成工程を、当該ゲート絶縁膜の膜厚差
を利用することで、製造工程の合理化が図れ、コストダ
ウン化が可能になる。According to the present invention, in the step of forming the ion implantation layer for adjusting the threshold voltage in the semiconductor device having the gate insulating films having different film thicknesses, the film thickness difference between the gate insulating films is utilized. Thus, the manufacturing process can be rationalized and the cost can be reduced.
【００４７】また、ゲート絶縁膜を貫通するように半導
体層内に第１の不純物をイオン注入した後に、前記ゲー
ト絶縁膜の少なくとも一部を貫通するように半導体層内
に第２の不純物をイオン注入し、この領域における前記
第１の不純物を当該第２の不純物により相殺しているた
め、この第２の不純物により第１の不純物が相殺された
領域の不純物濃度は、半導体層の不純物濃度に比して濃
くなる。従って、ドレイン領域からの空乏層の広がりを
抑制でき、トランジスタサイズの微細化が図れる。After the first impurity is ion-implanted into the semiconductor layer so as to penetrate the gate insulating film, the second impurity is ion-implanted into the semiconductor layer so as to penetrate at least a part of the gate insulating film. Since the first impurity is injected and the first impurity in this region is canceled by the second impurity, the impurity concentration of the region in which the first impurity is canceled by the second impurity is equal to the impurity concentration of the semiconductor layer. It becomes darker than it is. Therefore, the spread of the depletion layer from the drain region can be suppressed, and the transistor size can be reduced.
【図１】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 1 is a cross-sectional view showing a method of manufacturing a semiconductor device according to an embodiment of the present invention.
【図２】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 2 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図３】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 3 is a cross-sectional view showing the method of manufacturing the semiconductor device of the embodiment of the present invention.
【図４】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 4 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図５】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 5 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図６】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 6 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図７】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 7 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図８】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 8 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図９】本発明の一実施形態の半導体装置の製造方法を
示す断面図である。FIG. 9 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図１０】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。FIG. 10 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図１１】本発明の一実施形態の半導体装置の製造方法
を示す断面図である。FIG. 11 is a cross-sectional view showing the method for manufacturing the semiconductor device of the embodiment of the present invention.
【図１２】従来の半導体装置を示す断面図である。FIG. 12 is a cross-sectional view showing a conventional semiconductor device.
【図１３】従来の課題を説明するための図である。FIG. 13 is a diagram for explaining a conventional problem.
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA40 AC01 BA01 BC02 BC06 BC09 BD18 BD19 BE07 BF04 BF11 BF18 BH17 BH30 BH36 BH47 BH50 BJ01 BJ05 BJ08 BJ09 BJ23 BK13 CB01 CB03 CB07 CB08 CC01 CC03 CC07 CE19 ─────────────────────────────────────────────────── ─── Continued front page F-term (reference) 5F140 AA40 AC01 BA01 BC02 BC06 BC09 BD18 BD19 BE07 BF04 BF11 BF18 BH17 BH30 BH36 BH47 BH50 BJ01 BJ05 BJ08 BJ09 BJ23 BK13 CB01 CB03 CB07 CB08 CC01 CC03 CC07 CE19
Claims (6)
ト電極が形成され、当該ゲート電極に隣接するようにソ
ース・ドレイン領域が形成されて成る半導体装置の製造
方法において、 前記ゲート絶縁膜下の前記半導体層内に第１の不純物を
イオン注入する工程と、前記ゲート絶縁膜の少なくとも
一部を貫通するように前記半導体層内に第２の不純物を
イオン注入する工程とから成るしきい値電圧調整用のイ
オン注入工程を有することを特徴とする半導体装置の製
造方法。1. A method of manufacturing a semiconductor device, comprising: forming a gate electrode on a semiconductor layer via a gate insulating film; and forming source / drain regions adjacent to the gate electrode. Threshold value of a step of implanting a first impurity into the semiconductor layer, and a step of implanting a second impurity into the semiconductor layer so as to penetrate at least a part of the gate insulating film. A method for manufacturing a semiconductor device, comprising an ion implantation step for voltage adjustment.
を介してゲート電極が形成され、当該ゲート電極に隣接
するようにソース・ドレイン領域が形成されて成る半導
体装置の製造方法において、 膜厚の厚いゲート絶縁膜を貫通する注入条件で前記半導
体層内に第１の不純物をイオン注入する工程と、膜厚の
厚いゲート絶縁膜を貫通せず、膜厚の薄いゲート絶縁膜
を貫通する注入条件で前記半導体層内に第２の不純物を
イオン注入する工程とから成るしきい値電圧調整用のイ
オン注入工程を有することを特徴とする半導体装置の製
造方法。2. A method for manufacturing a semiconductor device, comprising: forming a gate electrode on a semiconductor layer through a gate insulating film having a different film thickness; and forming a source / drain region adjacent to the gate electrode. A step of ion-implanting the first impurity into the semiconductor layer under an implantation condition of penetrating a thick gate insulating film; and penetrating a thin gate insulating film without penetrating a thick gate insulating film. A method of manufacturing a semiconductor device, comprising: an ion implantation step for adjusting a threshold voltage, which comprises a step of ion-implanting a second impurity into the semiconductor layer under implantation conditions.
は、それぞれ逆導電型の不純物であり、第２の不純物を
イオン注入する工程が、前記膜厚の薄いゲート絶縁膜下
にイオン注入された第１の不純物を相殺するためのイオ
ン注入工程であることを特徴とする請求項２に記載の半
導体装置の製造方法。3. The first impurity and the second impurity are impurities of opposite conductivity type, and the step of ion-implanting the second impurity includes ion-implanting under the thin gate insulating film. 3. The method for manufacturing a semiconductor device according to claim 2, wherein the ion implantation step is for canceling the removed first impurities.
工程の後に、前記膜厚の薄いゲート絶縁膜を形成する工
程を有することを特徴とする請求項２に記載の半導体装
置の製造方法。4. The method of manufacturing a semiconductor device according to claim 2, further comprising a step of forming the thin gate insulating film after the step of forming the thick gate insulating film. .
工程の前に、前記膜厚の薄いゲート絶縁膜を形成する工
程を有することを特徴とする請求項２に記載の半導体装
置の製造方法。5. The manufacturing of the semiconductor device according to claim 2, further comprising a step of forming the thin gate insulating film before the step of forming the thick gate insulating film. Method.
性膜をマスクに当該半導体層を選択酸化して選択絶縁膜
を形成する工程と、 前記耐酸化性膜を除去した後に半導体層上を熱酸化して
前記選択絶縁膜に連なるように膜厚の厚いゲート絶縁膜
を形成する工程と、 前記半導体層上の所定領域に形成した前記膜厚の厚いゲ
ート絶縁膜の一部を除去した後に前記半導体層上を熱酸
化して当該膜厚の厚いゲート絶縁膜に連なるように膜厚
の薄いゲート絶縁膜を形成する工程と、 前記膜厚の薄いゲート絶縁膜、前記膜厚の厚いゲート絶
縁膜及び前記選択絶縁膜に跨るようにゲート電極を形成
する工程と、 前記ゲート電極に前記膜厚の薄いゲート絶縁膜を介して
隣接するようにソース領域を形成すると共に、前記ゲー
ト電極に前記選択絶縁膜を介して隣接するようにドレイ
ン領域を形成する工程とを具備したことを特徴とする半
導体装置の製造方法。6. A step of forming a selective insulating film by selectively oxidizing the semiconductor layer using an oxidation resistant film formed in a predetermined region on the semiconductor layer as a mask, and after removing the oxidation resistant film, the semiconductor layer is formed on the semiconductor layer. Forming a thick gate insulating film so as to be continuous with the selective insulating film by thermal oxidization, and removing a part of the thick gate insulating film formed in a predetermined region on the semiconductor layer. A step of thermally oxidizing the semiconductor layer to form a thin gate insulating film so as to be continuous with the thick gate insulating film, and the thin gate insulating film and the thick gate. Forming a gate electrode over the insulating film and the selective insulating film; forming a source region so as to be adjacent to the gate electrode through the thin gate insulating film; and forming a source region on the gate electrode. Through selective insulating film Method of manufacturing a semiconductor device characterized by being a step of forming a drain region in contact.
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|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004452A (en) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | Semiconductor device, and manufacturing method thereof |
| JP2009117670A (en) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | Semiconductor apparatus and method of manufacturing the same |
| WO2016141786A1 (en) * | 2015-03-10 | 2016-09-15 | 无锡华润上华半导体有限公司 | Manufacturing method of field effect transistor |
-
2001
- 2001-09-17 JP JP2001281355A patent/JP2003092401A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009004452A (en) * | 2007-06-19 | 2009-01-08 | Toyota Motor Corp | Semiconductor device, and manufacturing method thereof |
| JP2009117670A (en) * | 2007-11-07 | 2009-05-28 | Oki Semiconductor Co Ltd | Semiconductor apparatus and method of manufacturing the same |
| JP4700043B2 (en) * | 2007-11-07 | 2011-06-15 | Ｏｋｉセミコンダクタ株式会社 | Manufacturing method of semiconductor device |
| KR101494461B1 (en) * | 2007-11-07 | 2015-02-17 | 라피스 세미컨덕터 가부시키가이샤 | Semiconductor device and method for fabricating the same |
| WO2016141786A1 (en) * | 2015-03-10 | 2016-09-15 | 无锡华润上华半导体有限公司 | Manufacturing method of field effect transistor |
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