JP2003068879A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】
【課題】 電気的短絡の抑制される半導体装置とその製
造方法を提供する。 【解決手段】 ゲート電極2を覆うように、半導体基板
1上にシリコン窒化膜4を形成する。次に、シリコン窒
化膜4に熱酸化処理を施すことにより、シリコン窒化膜
4の表面にシリコン熱酸化膜5を形成する。シリコン窒
化膜4にピンホールが存在する場合には、そのピンホー
ル内も酸化されてシリコン熱酸化膜により埋め込まれ
る。次に、シリコン窒化膜に異方性エッチングを施すこ
とにより、シリコン窒化膜4aを形成する。その後、半
導体基板上に形成したシリコン酸化膜6にコンタクトホ
ール8を形成する。そのコンタクトホール8内に、ビッ
トラインコンタクト部20を形成し、さらにビットライ
ン21を形成する。
造方法を提供する。 【解決手段】 ゲート電極2を覆うように、半導体基板
1上にシリコン窒化膜4を形成する。次に、シリコン窒
化膜4に熱酸化処理を施すことにより、シリコン窒化膜
4の表面にシリコン熱酸化膜5を形成する。シリコン窒
化膜4にピンホールが存在する場合には、そのピンホー
ル内も酸化されてシリコン熱酸化膜により埋め込まれ
る。次に、シリコン窒化膜に異方性エッチングを施すこ
とにより、シリコン窒化膜4aを形成する。その後、半
導体基板上に形成したシリコン酸化膜6にコンタクトホ
ール8を形成する。そのコンタクトホール8内に、ビッ
トラインコンタクト部20を形成し、さらにビットライ
ン21を形成する。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に、電気的短絡の抑制される半導
体装置と、その製造方法に関するものである。
の製造方法に関し、特に、電気的短絡の抑制される半導
体装置と、その製造方法に関するものである。
【0002】
【従来の技術】従来の半導体装置の一例としてダイナミ
ック・ランダム・アクセス・メモリ(以下「DRAM」
と記す。)について説明する。代表的なDRAMのメモ
リセルは、図37に示すように、1つのスイッチングト
ランジスタTと1つのキャパシタCから構成される。そ
のメモリセルのスイッチングトランジスタTのゲートに
はワード線102が接続され、一方のソース・ドレイン
にはビットライン120が接続され、他方のソース・ド
レインにはキャパシタCが接続されている。
ック・ランダム・アクセス・メモリ(以下「DRAM」
と記す。)について説明する。代表的なDRAMのメモ
リセルは、図37に示すように、1つのスイッチングト
ランジスタTと1つのキャパシタCから構成される。そ
のメモリセルのスイッチングトランジスタTのゲートに
はワード線102が接続され、一方のソース・ドレイン
にはビットライン120が接続され、他方のソース・ド
レインにはキャパシタCが接続されている。
【0003】次に、メモリセルにおけるスイッチングト
ランジスタ近傍の構造の一例について説明する。図38
に示すように、半導体基板101上にゲート絶縁膜11
0を介在させてポリシリコン膜102aおよびタングス
テンシリサイド膜102bを含むゲート電極102が形
成されている。なお、そのゲート電極102を挟んで位
置する半導体基板101の一方の領域と他方の領域とに
は、ソース・ドレイン領域(図示せず)がそれぞれ形成
されている。
ランジスタ近傍の構造の一例について説明する。図38
に示すように、半導体基板101上にゲート絶縁膜11
0を介在させてポリシリコン膜102aおよびタングス
テンシリサイド膜102bを含むゲート電極102が形
成されている。なお、そのゲート電極102を挟んで位
置する半導体基板101の一方の領域と他方の領域とに
は、ソース・ドレイン領域(図示せず)がそれぞれ形成
されている。
【0004】そのゲート電極102上にシリコン窒化膜
103が形成されている。そのシリコン窒化膜103お
よびゲート電極102の側面上にサイドウォール絶縁膜
としてのシリコン窒化膜104が形成されている。その
シリコン窒化膜104を覆うように半導体基板101上
にシリコン酸化膜106が形成されている。
103が形成されている。そのシリコン窒化膜103お
よびゲート電極102の側面上にサイドウォール絶縁膜
としてのシリコン窒化膜104が形成されている。その
シリコン窒化膜104を覆うように半導体基板101上
にシリコン酸化膜106が形成されている。
【0005】そのシリコン酸化膜106には、ソース・
ドレイン領域と電気的に接続されるビットラインコンタ
クト部120が形成されている。シリコン酸化膜106
上には、ビットラインコンタクト部120と電気的に接
続されるビットライン121が形成されている。従来の
DRAMのメモリセルにおけるスイッチングトランジス
タの近傍部分は上記のように構成される。
ドレイン領域と電気的に接続されるビットラインコンタ
クト部120が形成されている。シリコン酸化膜106
上には、ビットラインコンタクト部120と電気的に接
続されるビットライン121が形成されている。従来の
DRAMのメモリセルにおけるスイッチングトランジス
タの近傍部分は上記のように構成される。
【0006】
【発明が解決しようとする課題】しかしながら、上述し
た従来のDRAMにおいては次に示すような問題点があ
った。ゲート電極102の側面上に位置するサイドウォ
ール絶縁膜としてのシリコン窒化膜104は、ゲート電
極102およびシリコン窒化膜103を覆うように半導
体基板101上に形成されたシリコン窒化膜に異方性エ
ッチングを施すことによって形成される。
た従来のDRAMにおいては次に示すような問題点があ
った。ゲート電極102の側面上に位置するサイドウォ
ール絶縁膜としてのシリコン窒化膜104は、ゲート電
極102およびシリコン窒化膜103を覆うように半導
体基板101上に形成されたシリコン窒化膜に異方性エ
ッチングを施すことによって形成される。
【0007】このシリコン窒化膜104を形成する際
に、シリコン窒化膜104中に発生する気泡や水分また
は異物に起因して、図38に示すように、シリコン窒化
膜104にピンホール111が生じることがある。
に、シリコン窒化膜104中に発生する気泡や水分また
は異物に起因して、図38に示すように、シリコン窒化
膜104にピンホール111が生じることがある。
【0008】このようなピンホール111が存在するこ
とで、ピンホール111とゲート電極102との間に位
置するシリコン窒化膜104が極所的に薄くなっている
部分Aができることがある。このような状態でビットラ
インコンタクト部120が形成された場合、このシリコ
ン窒化膜が薄くなっている部分Aにおいて電界が生じや
すくなる。
とで、ピンホール111とゲート電極102との間に位
置するシリコン窒化膜104が極所的に薄くなっている
部分Aができることがある。このような状態でビットラ
インコンタクト部120が形成された場合、このシリコ
ン窒化膜が薄くなっている部分Aにおいて電界が生じや
すくなる。
【0009】そのため、このシリコン窒化膜104にお
けるこの部分Aを介して、図37に示すように、ゲート
電極102とビットライン120との間に電気的な短絡
(矢印130)が生じることがあった。また、ピンホー
ル111が比較的大きい場合には、直接ゲート電極10
2とビットラインコンタクト部120との間に電気的な
短絡が生じることがあった。その結果、DRAMが所望
の動作を行うことができなる問題があった。
けるこの部分Aを介して、図37に示すように、ゲート
電極102とビットライン120との間に電気的な短絡
(矢印130)が生じることがあった。また、ピンホー
ル111が比較的大きい場合には、直接ゲート電極10
2とビットラインコンタクト部120との間に電気的な
短絡が生じることがあった。その結果、DRAMが所望
の動作を行うことができなる問題があった。
【0010】本発明は上記問題点を解決するためになさ
れたものであり、一つの目的は電気的短絡の抑制される
半導体装置を提供することであり、他の目的はそのよう
な半導体装置の製造方法を提供することである。
れたものであり、一つの目的は電気的短絡の抑制される
半導体装置を提供することであり、他の目的はそのよう
な半導体装置の製造方法を提供することである。
【0011】
【課題を解決するための手段】本発明の1つの局面にお
ける半導体装置は、第1電極部と第1絶縁膜と第2絶縁
膜と開口部と第2導電部と短絡防止部を備えている。第
1導電部は、半導体基板の主表面上に形成された側面と
上面を有する。第1絶縁膜は、第1導電部の側面上およ
び上面上を覆うように形成されている。第2絶縁膜は、
第1絶縁膜を覆うように半導体基板上に形成され第1絶
縁膜とはエッチング特性が異なる。開口部は、第1絶縁
膜と平面的にオーバラップし、半導体基板の表面を露出
するように第2絶縁膜に形成されている。第2導電部
は、開口部内に形成されている。第1絶縁膜には第1導
電部と第2導電部との間を空洞が実質的に貫通するのを
防止するための処理が施されていることで、第1導電部
と第2導電部との電気的な短絡が阻止されている。
ける半導体装置は、第1電極部と第1絶縁膜と第2絶縁
膜と開口部と第2導電部と短絡防止部を備えている。第
1導電部は、半導体基板の主表面上に形成された側面と
上面を有する。第1絶縁膜は、第1導電部の側面上およ
び上面上を覆うように形成されている。第2絶縁膜は、
第1絶縁膜を覆うように半導体基板上に形成され第1絶
縁膜とはエッチング特性が異なる。開口部は、第1絶縁
膜と平面的にオーバラップし、半導体基板の表面を露出
するように第2絶縁膜に形成されている。第2導電部
は、開口部内に形成されている。第1絶縁膜には第1導
電部と第2導電部との間を空洞が実質的に貫通するのを
防止するための処理が施されていることで、第1導電部
と第2導電部との電気的な短絡が阻止されている。
【0012】この構成によれば、第1絶縁膜に第1導電
部と第2導電部との間を空洞が実質的に貫通するのを防
止するための処理が施されている。これにより、たとえ
ば第1絶縁膜を形成する際に生じるピンホールが第1導
電部と第2導電部との間を貫通するようなことが防止さ
れて、第1導電部と第2導電部との電気的な短絡を阻止
することになる。その結果、半導体装置の電気的な動作
が安定する。
部と第2導電部との間を空洞が実質的に貫通するのを防
止するための処理が施されている。これにより、たとえ
ば第1絶縁膜を形成する際に生じるピンホールが第1導
電部と第2導電部との間を貫通するようなことが防止さ
れて、第1導電部と第2導電部との電気的な短絡を阻止
することになる。その結果、半導体装置の電気的な動作
が安定する。
【0013】好ましくは、第1絶縁膜は少なくとも2層
からなる。この場合には、第1絶縁膜のうち1層目の層
に生じたピンホールは2層目の層によって覆われること
になる。これにより、第1導電部の近傍の第1絶縁膜の
部分から第2導電部の近傍の第1絶縁膜の部分にまで到
達するような比較的大きなピンホールの形成が抑制され
て、第1導電部と第2導電部との電気的な短絡を効果的
に阻止することができる。
からなる。この場合には、第1絶縁膜のうち1層目の層
に生じたピンホールは2層目の層によって覆われること
になる。これにより、第1導電部の近傍の第1絶縁膜の
部分から第2導電部の近傍の第1絶縁膜の部分にまで到
達するような比較的大きなピンホールの形成が抑制され
て、第1導電部と第2導電部との電気的な短絡を効果的
に阻止することができる。
【0014】また好ましくは、第1絶縁膜に熱酸化処理
を施すことにより形成された熱酸化部を含んでいる。
を施すことにより形成された熱酸化部を含んでいる。
【0015】これにより、第1導電部と第2導電部との
間に熱酸化部が位置することになり第1導電部と第2導
電部との絶縁耐性が向上して、両者の電気的な短絡を確
実に阻止することができる。
間に熱酸化部が位置することになり第1導電部と第2導
電部との絶縁耐性が向上して、両者の電気的な短絡を確
実に阻止することができる。
【0016】さらに好ましくは、第1絶縁膜にピンホー
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されている。
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されている。
【0017】この場合には、たとえばピンホールと第1
導電部との間に位置する第1絶縁膜が極所的に薄くなっ
ている部分ができても、ピンホール内が熱酸化部によっ
て充填されていることで、ピンホール部分近傍において
電界が発生することが抑制される。
導電部との間に位置する第1絶縁膜が極所的に薄くなっ
ている部分ができても、ピンホール内が熱酸化部によっ
て充填されていることで、ピンホール部分近傍において
電界が発生することが抑制される。
【0018】また好ましくは、熱酸化部は、第1絶縁膜
の表面に位置する表面熱酸化部を含んでいる。
の表面に位置する表面熱酸化部を含んでいる。
【0019】これにより、第1導電部と第2導電部との
間には第1絶縁膜に加えて表面熱酸化部が位置すること
になり、第1導電部と第2導電部との絶縁耐性がさらに
向上して、両者の電気的な短絡をより確実に阻止するこ
とができる。
間には第1絶縁膜に加えて表面熱酸化部が位置すること
になり、第1導電部と第2導電部との絶縁耐性がさらに
向上して、両者の電気的な短絡をより確実に阻止するこ
とができる。
【0020】好ましくは、第1導電部はゲート電極を含
み、第2導電部はビットラインコンタクト部を含んでい
る。
み、第2導電部はビットラインコンタクト部を含んでい
る。
【0021】この場合には、たとえばDRAMなどのメ
モリ素子を有する半導体装置の電気的動作の安定性が向
上する。
モリ素子を有する半導体装置の電気的動作の安定性が向
上する。
【0022】より具体的な膜種として、第1絶縁膜はシ
リコン窒化膜であり、第2絶縁膜はシリコン酸化膜であ
る。
リコン窒化膜であり、第2絶縁膜はシリコン酸化膜であ
る。
【0023】この場合には、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
【0024】本発明の他の局面における半導体装置の製
造方法は以下の工程を備えている。半導体基板の主表面
上に側面と上面を有する第1導電部を形成する。その第
1導電部の側面上および上面上を覆うように第1絶縁膜
を形成する。第1絶縁膜を覆うように半導体基板上に第
1絶縁膜とはエッチング特性の異なる第2絶縁膜を形成
する。第1絶縁膜と平面的にオーバラップし、半導体基
板の表面を露出するように第2絶縁膜に開口部を形成す
る。その開口部内に第2導電部を形成する。第1絶縁膜
を形成する工程は、第1導電部と第2導電部との電気的
な短絡を阻止するために、第1導電部と第2導電部との
間を空洞が実質的に貫通するのを防止する所定の処理を
施す工程を備えている。
造方法は以下の工程を備えている。半導体基板の主表面
上に側面と上面を有する第1導電部を形成する。その第
1導電部の側面上および上面上を覆うように第1絶縁膜
を形成する。第1絶縁膜を覆うように半導体基板上に第
1絶縁膜とはエッチング特性の異なる第2絶縁膜を形成
する。第1絶縁膜と平面的にオーバラップし、半導体基
板の表面を露出するように第2絶縁膜に開口部を形成す
る。その開口部内に第2導電部を形成する。第1絶縁膜
を形成する工程は、第1導電部と第2導電部との電気的
な短絡を阻止するために、第1導電部と第2導電部との
間を空洞が実質的に貫通するのを防止する所定の処理を
施す工程を備えている。
【0025】この半導体装置の製造方法によれば、第1
絶縁膜を形成する工程において、第1絶縁膜に第1導電
部と第2導電部との間を空洞が実質的に貫通するのを防
止する所定の処理が施される。これにより、たとえば第
1絶縁膜を形成する際に生じるピンホールが第1導電部
と第2導電部との間を貫通するようなことが防止され
て、第1導電部と第2導電部との電気的な短絡を阻止す
ることになる。その結果、電気的動作の安定性の高い半
導体装置が得られる。
絶縁膜を形成する工程において、第1絶縁膜に第1導電
部と第2導電部との間を空洞が実質的に貫通するのを防
止する所定の処理が施される。これにより、たとえば第
1絶縁膜を形成する際に生じるピンホールが第1導電部
と第2導電部との間を貫通するようなことが防止され
て、第1導電部と第2導電部との電気的な短絡を阻止す
ることになる。その結果、電気的動作の安定性の高い半
導体装置が得られる。
【0026】好ましくは、第1絶縁膜を形成する工程
は、所定の処理として第1絶縁膜を少なくとも2層形成
する工程を含んでいる。
は、所定の処理として第1絶縁膜を少なくとも2層形成
する工程を含んでいる。
【0027】これにより、仮に第1絶縁膜のうち1層目
の層にピンホールが生じたとしても、そのピンホールは
2層目の層によって覆われることになる。これにより、
第1導電部の近傍の第1絶縁膜の部分から第2導電部の
近傍の第1絶縁膜の部分にまで到達するような比較的大
きなピンホールの形成が抑制されて、第1導電部と第2
導電部との電気的な短絡を効果的に阻止することができ
る。
の層にピンホールが生じたとしても、そのピンホールは
2層目の層によって覆われることになる。これにより、
第1導電部の近傍の第1絶縁膜の部分から第2導電部の
近傍の第1絶縁膜の部分にまで到達するような比較的大
きなピンホールの形成が抑制されて、第1導電部と第2
導電部との電気的な短絡を効果的に阻止することができ
る。
【0028】また好ましくは、第1絶縁膜を形成する工
程は、所定の処理として第1絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいる。
程は、所定の処理として第1絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいる。
【0029】これにより、第1導電部と第2導電部との
間に熱酸化部が形成されて第1導電部と第2導電部との
絶縁耐性が向上し、両者の電気的な短絡を確実に阻止す
ることができる。
間に熱酸化部が形成されて第1導電部と第2導電部との
絶縁耐性が向上し、両者の電気的な短絡を確実に阻止す
ることができる。
【0030】さらに好ましくは、その熱酸化部を形成す
る工程は、第1絶縁膜を形成する際に第1絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいる。
る工程は、第1絶縁膜を形成する際に第1絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいる。
【0031】これにより、たとえばピンホールと第1導
電部との間に位置する第1絶縁膜が極所的に薄くなって
いる部分ができても、ピンホール内に熱酸化部が形成さ
れることで、ピンホール部分近傍において電界が発生す
ることが抑制される。
電部との間に位置する第1絶縁膜が極所的に薄くなって
いる部分ができても、ピンホール内に熱酸化部が形成さ
れることで、ピンホール部分近傍において電界が発生す
ることが抑制される。
【0032】また好ましくは、熱酸化部を形成する工程
は、第1絶縁膜の表面に熱酸化部を形成する工程を含ん
でいる。
は、第1絶縁膜の表面に熱酸化部を形成する工程を含ん
でいる。
【0033】これにより、第1導電部と第2導電部との
間には第1絶縁膜に加えて表面熱酸化部が形成されて第
1導電部と第2導電部との絶縁耐性がさらに向上し、両
者の電気的な短絡をより確実に阻止することができる。
間には第1絶縁膜に加えて表面熱酸化部が形成されて第
1導電部と第2導電部との絶縁耐性がさらに向上し、両
者の電気的な短絡をより確実に阻止することができる。
【0034】さらに好ましくは、熱酸化部を形成する工
程の後、表面酸化部を除去する工程を含んでいる。
程の後、表面酸化部を除去する工程を含んでいる。
【0035】熱酸化部を形成する際には、たとえば開口
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第2導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第1導電部と第2導電部との電気的な短絡を防止
する効果も低下しない。
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第2導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第1導電部と第2導電部との電気的な短絡を防止
する効果も低下しない。
【0036】好ましくは、第1導電部を形成する工程は
ゲート電極を形成する工程を含み、第2導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいる。
ゲート電極を形成する工程を含み、第2導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいる。
【0037】これにより、たとえばDRAMなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
【0038】具体的な膜種として、第1絶縁膜はシリコ
ン窒化膜であり、第2絶縁膜はシリコン酸化膜であるこ
とが好ましい。
ン窒化膜であり、第2絶縁膜はシリコン酸化膜であるこ
とが好ましい。
【0039】これにより、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
【0040】
【発明の実施の形態】実施の形態1
本発明の実施の形態1に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。ま
ず図1に示すように、半導体基板1上にゲート絶縁膜1
0を介してゲート電極となるたとえばポリシリコン膜お
よびタングステンシリサイド膜を順次形成する。そのタ
ングステンシリサイド膜上に、たとえばCVD(Chemic
al Vapor Deposition)法等によりシリコン窒化膜を形
成する。そのシリコン窒化膜上に所定のレジストパター
ン(図示せず)を形成し、そのレジストパターンをマス
クとしてシリコン窒化膜に異方性エッチングを施すこと
により、ゲート電極をパターニングするためのマスク材
となるシリコン窒化膜3を形成する。
方法によって得られる半導体装置について説明する。ま
ず図1に示すように、半導体基板1上にゲート絶縁膜1
0を介してゲート電極となるたとえばポリシリコン膜お
よびタングステンシリサイド膜を順次形成する。そのタ
ングステンシリサイド膜上に、たとえばCVD(Chemic
al Vapor Deposition)法等によりシリコン窒化膜を形
成する。そのシリコン窒化膜上に所定のレジストパター
ン(図示せず)を形成し、そのレジストパターンをマス
クとしてシリコン窒化膜に異方性エッチングを施すこと
により、ゲート電極をパターニングするためのマスク材
となるシリコン窒化膜3を形成する。
【0041】そのシリコン窒化膜3をマスクとしてタン
グステンシリコン膜およびポリシリコン膜に順次異方性
エッチングを施すことにより、ポリシリコン膜2aおよ
びタングステンシリコン膜2bを含むゲート電極2を形
成する。次に、たとえばCVD法によりシリコン窒化膜
3およびゲート電極2を覆うように、半導体基板1上に
シリコン窒化膜4を形成する。
グステンシリコン膜およびポリシリコン膜に順次異方性
エッチングを施すことにより、ポリシリコン膜2aおよ
びタングステンシリコン膜2bを含むゲート電極2を形
成する。次に、たとえばCVD法によりシリコン窒化膜
3およびゲート電極2を覆うように、半導体基板1上に
シリコン窒化膜4を形成する。
【0042】次に、図2に示すように、そのシリコン窒
化膜4に熱酸化処理を施すことにより、シリコン窒化膜
4の表面にシリコン熱酸化膜5を形成する。このとき、
後述するようにシリコン窒化膜4にピンホールが存在す
るような場合には、そのピンホール内も酸化されてシリ
コン熱酸化膜により埋め込まれることになる。
化膜4に熱酸化処理を施すことにより、シリコン窒化膜
4の表面にシリコン熱酸化膜5を形成する。このとき、
後述するようにシリコン窒化膜4にピンホールが存在す
るような場合には、そのピンホール内も酸化されてシリ
コン熱酸化膜により埋め込まれることになる。
【0043】次に、図3に示すように、シリコン熱酸化
膜5によって覆われたシリコン窒化膜4の全面に異方性
エッチングを施すことにより、ゲート電極2およびシリ
コン窒化膜3の側面上にサイドウォール絶縁膜としての
シリコン窒化膜4aを形成する。
膜5によって覆われたシリコン窒化膜4の全面に異方性
エッチングを施すことにより、ゲート電極2およびシリ
コン窒化膜3の側面上にサイドウォール絶縁膜としての
シリコン窒化膜4aを形成する。
【0044】次に、図4に示すように、シリコン窒化膜
4a、3およびゲート電極2を覆うように、半導体基板
1上に、CVD法によりシリコン窒化膜とはエッチング
特性の異なるたとえばBPTEOS(Boro Phospho Tet
ra Ethyl Ortho Silicate glass)膜などのシリコン酸
化膜6を形成する。
4a、3およびゲート電極2を覆うように、半導体基板
1上に、CVD法によりシリコン窒化膜とはエッチング
特性の異なるたとえばBPTEOS(Boro Phospho Tet
ra Ethyl Ortho Silicate glass)膜などのシリコン酸
化膜6を形成する。
【0045】次に、図5に示すように、シリコン酸化膜
6上に所定のレジストパターン7を形成する。そのレジ
ストパターン7をマスクとしてシリコン酸化膜6に異方
性エッチングを施すことにより、シリコン基板1の表面
を露出するコンタクトホール8を形成する。その後、レ
ジストパターン7を除去する。
6上に所定のレジストパターン7を形成する。そのレジ
ストパターン7をマスクとしてシリコン酸化膜6に異方
性エッチングを施すことにより、シリコン基板1の表面
を露出するコンタクトホール8を形成する。その後、レ
ジストパターン7を除去する。
【0046】なお、コンタクトホール8は、平面的にシ
リコン窒化膜4aとオーバラップするように配置され
る。そのため、シリコン窒化膜4aが実質的にエッチン
グされることなくシリコン酸化膜6がエッチングされ
て、コンタクトホール8が自己整合的に容易に形成され
る。
リコン窒化膜4aとオーバラップするように配置され
る。そのため、シリコン窒化膜4aが実質的にエッチン
グされることなくシリコン酸化膜6がエッチングされ
て、コンタクトホール8が自己整合的に容易に形成され
る。
【0047】次に、そのコンタクトホール8を埋めるよ
うに、シリコン酸化膜6上にたとえばCVD法によりド
ープトポリシリコン膜(図示せず)を形成する。その
後、図6に示すように、そのドープトポリシリコン膜の
全面に異方性エッチングを施してシリコン酸化膜6の上
面上に位置するドープトポリシリコン膜を除去すること
により、コンタクトホール8内にドープトポリシリコン
膜を残してビットラインコンタクト部20を形成する。
うに、シリコン酸化膜6上にたとえばCVD法によりド
ープトポリシリコン膜(図示せず)を形成する。その
後、図6に示すように、そのドープトポリシリコン膜の
全面に異方性エッチングを施してシリコン酸化膜6の上
面上に位置するドープトポリシリコン膜を除去すること
により、コンタクトホール8内にドープトポリシリコン
膜を残してビットラインコンタクト部20を形成する。
【0048】次に、図7に示すように、シリコン酸化膜
6上にビットラインコンタクト部20と電気的に接続さ
れるビットライン21を形成する。これにより、メモリ
セルにおけるトランジスタの主要部分が形成される。こ
のDRAMでは、この後、キャパシタや各メモリセルを
電気的に接続する金属配線等(いずれも図示せず)が形
成されることになる。なお、メモリセルの等価回路は図
37に示す回路と同じである。
6上にビットラインコンタクト部20と電気的に接続さ
れるビットライン21を形成する。これにより、メモリ
セルにおけるトランジスタの主要部分が形成される。こ
のDRAMでは、この後、キャパシタや各メモリセルを
電気的に接続する金属配線等(いずれも図示せず)が形
成されることになる。なお、メモリセルの等価回路は図
37に示す回路と同じである。
【0049】上述したDRAMの製造方法では、ゲート
電極2の側面上に形成されるサイドウォール絶縁膜とし
てのシリコン窒化膜4aは、図1に示すようにゲート電
極2等を覆うように形成したシリコン窒化膜4に異方性
エッチングを施すことによって形成される。
電極2の側面上に形成されるサイドウォール絶縁膜とし
てのシリコン窒化膜4aは、図1に示すようにゲート電
極2等を覆うように形成したシリコン窒化膜4に異方性
エッチングを施すことによって形成される。
【0050】図1に示す工程においてシリコン窒化膜4
を形成する際には、前述したように、シリコン窒化膜4
中に発生する気泡や水分または異物に起因してシリコン
窒化膜4にピンホールが生じることがある。シリコン窒
化膜4は、シリコン酸化膜などの他の絶縁膜と比べると
比較的硬い膜質である。そのため、このピンホールは後
の工程における処理によっては影響を受けにくく、ピン
ホールとしてシリコン窒化膜4中にそのまま残ることが
ある。
を形成する際には、前述したように、シリコン窒化膜4
中に発生する気泡や水分または異物に起因してシリコン
窒化膜4にピンホールが生じることがある。シリコン窒
化膜4は、シリコン酸化膜などの他の絶縁膜と比べると
比較的硬い膜質である。そのため、このピンホールは後
の工程における処理によっては影響を受けにくく、ピン
ホールとしてシリコン窒化膜4中にそのまま残ることが
ある。
【0051】そこで、図2に示すように、シリコン窒化
膜4を形成した後に熱酸化処理を施す。熱酸化処理を施
すことで、図8に示すように、シリコン窒化膜4の表面
にはシリコン熱酸化膜5が形成されるとともに、シリコ
ン窒化膜4にピンホール11が存在している場合には、
そのピンホール11内がシリコン熱酸化膜5aによって
埋め込まれることになる。
膜4を形成した後に熱酸化処理を施す。熱酸化処理を施
すことで、図8に示すように、シリコン窒化膜4の表面
にはシリコン熱酸化膜5が形成されるとともに、シリコ
ン窒化膜4にピンホール11が存在している場合には、
そのピンホール11内がシリコン熱酸化膜5aによって
埋め込まれることになる。
【0052】この熱酸化処理の後は、ピンホール11内
がシリコン熱酸化膜5aによって埋め込まれた状態で、
上述した図3〜図7に示す各処理が半導体基板に施され
ることになる。
がシリコン熱酸化膜5aによって埋め込まれた状態で、
上述した図3〜図7に示す各処理が半導体基板に施され
ることになる。
【0053】そして、図9に示すように、ビットライン
21が形成された段階においても、シリコン窒化膜4a
に残存するピンホール11内はシリコン熱酸化膜5aに
よって埋め込まれた状態が維持されている。
21が形成された段階においても、シリコン窒化膜4a
に残存するピンホール11内はシリコン熱酸化膜5aに
よって埋め込まれた状態が維持されている。
【0054】これにより、図38に示す従来のDRAM
のようにピンホール111とゲート電極102との間に
位置するシリコン窒化膜104が極所的に薄くなってい
る部分Aができても、本半導体装置では、ピンホール1
1内がシリコン熱酸化膜5aによって埋め込まれている
ことで、ピンホール11部分近傍において電界が発生す
ることが抑制される。
のようにピンホール111とゲート電極102との間に
位置するシリコン窒化膜104が極所的に薄くなってい
る部分Aができても、本半導体装置では、ピンホール1
1内がシリコン熱酸化膜5aによって埋め込まれている
ことで、ピンホール11部分近傍において電界が発生す
ることが抑制される。
【0055】その結果、ビットラインコンタクト部20
を介してゲート電極2とビットライン21との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるDRAMが得られる。
を介してゲート電極2とビットライン21との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるDRAMが得られる。
【0056】実施の形態2
本発明の実施の形態2に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図1に示す工程と同様の工程を経て、図10に示
すように、ゲート電極2等を覆うように半導体基板1上
にシリコン窒化膜4を形成する。次に、図11に示すよ
うに、シリコン窒化膜4の全面に異方性エッチングを施
すことにより、ゲート電極2およびシリコン窒化膜3の
側面上にサイドウォール絶縁膜としてのシリコン窒化膜
4aを形成する。
方法によって得られる半導体装置について説明する。前
述した図1に示す工程と同様の工程を経て、図10に示
すように、ゲート電極2等を覆うように半導体基板1上
にシリコン窒化膜4を形成する。次に、図11に示すよ
うに、シリコン窒化膜4の全面に異方性エッチングを施
すことにより、ゲート電極2およびシリコン窒化膜3の
側面上にサイドウォール絶縁膜としてのシリコン窒化膜
4aを形成する。
【0057】次に、図12に示すように、シリコン窒化
膜4a、3に熱酸化処理を施すことにより、シリコン窒
化膜4a、3の表面にシリコン熱酸化膜5を形成する。
このとき、後述するようにシリコン窒化膜4に残存する
ピンホールにおいては、そのピンホール内も酸化されて
シリコン熱酸化膜により埋め込まれることになる。
膜4a、3に熱酸化処理を施すことにより、シリコン窒
化膜4a、3の表面にシリコン熱酸化膜5を形成する。
このとき、後述するようにシリコン窒化膜4に残存する
ピンホールにおいては、そのピンホール内も酸化されて
シリコン熱酸化膜により埋め込まれることになる。
【0058】次に、図13に示すように、シリコン熱酸
化膜5を覆うように、半導体基板1上に、CVD法によ
りシリコン窒化膜4aとはエッチング特性の異なるたと
えばBPTEOS膜などのシリコン酸化膜6を形成す
る。
化膜5を覆うように、半導体基板1上に、CVD法によ
りシリコン窒化膜4aとはエッチング特性の異なるたと
えばBPTEOS膜などのシリコン酸化膜6を形成す
る。
【0059】次に、図14に示すように、シリコン酸化
膜6上に所定のレジストパターン7を形成する。そのレ
ジストパターン7をマスクとしてシリコン酸化膜6に異
方性エッチングを施すことにより、シリコン基板1の表
面を露出するコンタクトホール8を形成する。その後、
レジストパターン7を除去する。
膜6上に所定のレジストパターン7を形成する。そのレ
ジストパターン7をマスクとしてシリコン酸化膜6に異
方性エッチングを施すことにより、シリコン基板1の表
面を露出するコンタクトホール8を形成する。その後、
レジストパターン7を除去する。
【0060】その後、前述した図6および図7に示す工
程と同様の処理を施すことにより、ビットラインコンタ
クト部20およびビットライン21を形成する。これに
より、図15に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
程と同様の処理を施すことにより、ビットラインコンタ
クト部20およびビットライン21を形成する。これに
より、図15に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
【0061】上述したDRAMの製造方法では、図16
に示すように、シリコン窒化膜4を形成する際にシリコ
ン窒化膜4中にピンホールが生じたとしても、シリコン
窒化膜4aを形成した後に熱酸化処理を施すことによっ
て、ピンホール内がシリコン熱酸化膜5aによって埋め
込まれることになる。
に示すように、シリコン窒化膜4を形成する際にシリコ
ン窒化膜4中にピンホールが生じたとしても、シリコン
窒化膜4aを形成した後に熱酸化処理を施すことによっ
て、ピンホール内がシリコン熱酸化膜5aによって埋め
込まれることになる。
【0062】これにより、図17に示すように、本半導
体装置ではピンホール11内がシリコン熱酸化膜5aに
よって埋め込まれていることで、すでに説明したよう
に、ピンホール11部分近傍において電界が発生するこ
とが抑制される。その結果、ビットラインコンタクト部
20を介してゲート電極2とビットライン21との電気
的な短絡を抑制することができ、所望の動作を確実に行
うことのできるDRAMが得られる。
体装置ではピンホール11内がシリコン熱酸化膜5aに
よって埋め込まれていることで、すでに説明したよう
に、ピンホール11部分近傍において電界が発生するこ
とが抑制される。その結果、ビットラインコンタクト部
20を介してゲート電極2とビットライン21との電気
的な短絡を抑制することができ、所望の動作を確実に行
うことのできるDRAMが得られる。
【0063】前述した実施の形態1では、シリコン窒化
膜4を形成した後シリコン窒化膜4の全面に異方性エッ
チングを施す前に熱酸化処理が施されていた。この場合
には、シリコン窒化膜4を形成する際に生じたピンホー
ルの形状によっては、熱酸化処理によってピンホールの
奥の部分がシリコン熱酸化膜により埋め込まれずに空洞
のままの状態であることが想定される。
膜4を形成した後シリコン窒化膜4の全面に異方性エッ
チングを施す前に熱酸化処理が施されていた。この場合
には、シリコン窒化膜4を形成する際に生じたピンホー
ルの形状によっては、熱酸化処理によってピンホールの
奥の部分がシリコン熱酸化膜により埋め込まれずに空洞
のままの状態であることが想定される。
【0064】そのような場合には、シリコン窒化膜4の
全面に異方性エッチングを施した際にピンホールの空洞
部分が露出するおそれがある。その状態でビットライン
コンタクト部を形成すると、従来のDRAMと同様にピ
ンホール11とゲート電極2との間に位置するシリコン
窒化膜4aが極所的に薄くなっている部分において電界
が生じて、ビットラインコンタクト部20を介してゲー
ト電極2とビットライン21との電気的な短絡が起こる
ことが想定される。
全面に異方性エッチングを施した際にピンホールの空洞
部分が露出するおそれがある。その状態でビットライン
コンタクト部を形成すると、従来のDRAMと同様にピ
ンホール11とゲート電極2との間に位置するシリコン
窒化膜4aが極所的に薄くなっている部分において電界
が生じて、ビットラインコンタクト部20を介してゲー
ト電極2とビットライン21との電気的な短絡が起こる
ことが想定される。
【0065】これに対して、上述した方法では、サイド
ウォール絶縁膜としてのシリコン窒化膜4aを形成した
後にシリコン窒化膜4aに熱酸化処理を施すことで、図
17に示すよう、シリコン窒化膜4aに残存するピンホ
ール11内に確実にシリコン熱酸化膜5aが形成され
て、シリコン熱酸化膜によって埋め込まれていないピン
ホールが露出するようなことがなくなる。
ウォール絶縁膜としてのシリコン窒化膜4aを形成した
後にシリコン窒化膜4aに熱酸化処理を施すことで、図
17に示すよう、シリコン窒化膜4aに残存するピンホ
ール11内に確実にシリコン熱酸化膜5aが形成され
て、シリコン熱酸化膜によって埋め込まれていないピン
ホールが露出するようなことがなくなる。
【0066】その結果、ゲート電極2とビットライン2
1との電気的な短絡を確実に防止することができる。
1との電気的な短絡を確実に防止することができる。
【0067】実施の形態3
本発明の実施の形態3に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図10および図11に示す工程と同様の工程を経
た後、図18に示すように、シリコン窒化膜4a、3を
覆うように、たとえばCVD法により半導体基板1上に
さらにシリコン窒化膜24を形成する。
方法によって得られる半導体装置について説明する。前
述した図10および図11に示す工程と同様の工程を経
た後、図18に示すように、シリコン窒化膜4a、3を
覆うように、たとえばCVD法により半導体基板1上に
さらにシリコン窒化膜24を形成する。
【0068】次に、図19に示すように、そのシリコン
窒化膜24の全面に異方性エッチングを施すことによ
り、シリコン窒化膜4aの表面上にサイドウォール絶縁
膜としてのシリコン窒化膜24aをさらに形成する。
窒化膜24の全面に異方性エッチングを施すことによ
り、シリコン窒化膜4aの表面上にサイドウォール絶縁
膜としてのシリコン窒化膜24aをさらに形成する。
【0069】その後、前述した図4〜図7に示す工程と
同様の処理を施すことにより、図20に示すように、ビ
ットラインコンタクト部20およびビットライン21を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
同様の処理を施すことにより、図20に示すように、ビ
ットラインコンタクト部20およびビットライン21を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
【0070】上述したDRAMの製造方法では、図18
に示すように、シリコン窒化膜4aを形成した後にその
シリコン窒化膜4aを覆うように、さらにシリコン窒化
膜24が形成される。
に示すように、シリコン窒化膜4aを形成した後にその
シリコン窒化膜4aを覆うように、さらにシリコン窒化
膜24が形成される。
【0071】これにより、図21に示すように、本半導
体装置ではシリコン窒化膜4を形成する際に生じたピン
ホールがサイドウォール絶縁膜としてのシリコン窒化膜
4aにピンホール11aとして残存していても、シリコ
ン窒化膜24を形成することで、そのピンホール11a
が塞がれることになる。
体装置ではシリコン窒化膜4を形成する際に生じたピン
ホールがサイドウォール絶縁膜としてのシリコン窒化膜
4aにピンホール11aとして残存していても、シリコ
ン窒化膜24を形成することで、そのピンホール11a
が塞がれることになる。
【0072】また、シリコン窒化膜24を形成する際に
生じたピンホール11bとシリコン窒化膜4aに残存す
るピンホール11aとが繋がることもなく、比較的大き
なピンホールが形成されるのを防止することができる。
生じたピンホール11bとシリコン窒化膜4aに残存す
るピンホール11aとが繋がることもなく、比較的大き
なピンホールが形成されるのを防止することができる。
【0073】これにより、図22に示すように、ゲート
電極2の近傍のシリコン窒化膜4aの部分からビットラ
インコンタクト部20の近傍のシリコン窒化膜24aの
部分にまで到達するようなピンホールが形成されること
がなくなり、ゲート電極2とビットラインコンタクト部
20との間をピンホールが貫通するのを防止することが
できる。
電極2の近傍のシリコン窒化膜4aの部分からビットラ
インコンタクト部20の近傍のシリコン窒化膜24aの
部分にまで到達するようなピンホールが形成されること
がなくなり、ゲート電極2とビットラインコンタクト部
20との間をピンホールが貫通するのを防止することが
できる。
【0074】その結果、ビットラインコンタクト部20
を介してゲート電極2とビットライン21との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるDRAMが得られる。
を介してゲート電極2とビットライン21との電気的な
短絡を抑制することができ、所望の動作を確実に行うこ
とのできるDRAMが得られる。
【0075】実施の形態4
本発明の実施の形態4に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。前
述した図1に示す工程と同様の工程を経て、図23に示
すように、ゲート電極2等を覆うように半導体基板1上
にシリコン窒化膜4を形成する。
方法によって得られる半導体装置について説明する。前
述した図1に示す工程と同様の工程を経て、図23に示
すように、ゲート電極2等を覆うように半導体基板1上
にシリコン窒化膜4を形成する。
【0076】次に、図24に示すように、シリコン窒化
膜4の全面に異方性エッチングを施すことにより、ゲー
ト電極2およびシリコン窒化膜3の側面上にサイドウォ
ール絶縁膜としてのシリコン窒化膜4aを形成する。
膜4の全面に異方性エッチングを施すことにより、ゲー
ト電極2およびシリコン窒化膜3の側面上にサイドウォ
ール絶縁膜としてのシリコン窒化膜4aを形成する。
【0077】その後、図25に示すように、シリコン窒
化膜4a、3およびゲート電極2を覆うように、半導体
基板1上にシリコン窒化膜4a、3とはエッチング特性
の異なるたとえばBPTEOS膜などのシリコン酸化膜
6を形成する。そのシリコン酸化膜6上に所定のレジス
トパターン7を形成する。
化膜4a、3およびゲート電極2を覆うように、半導体
基板1上にシリコン窒化膜4a、3とはエッチング特性
の異なるたとえばBPTEOS膜などのシリコン酸化膜
6を形成する。そのシリコン酸化膜6上に所定のレジス
トパターン7を形成する。
【0078】次に、図26に示すように、そのレジスト
パターン7をマスクとしてシリコン酸化膜6に異方性エ
ッチングを施すことにより、シリコン基板1の表面を露
出するコンタクトホール8を形成する。その後、レジス
トパターン7を除去する。
パターン7をマスクとしてシリコン酸化膜6に異方性エ
ッチングを施すことにより、シリコン基板1の表面を露
出するコンタクトホール8を形成する。その後、レジス
トパターン7を除去する。
【0079】次に、図27に示すように、熱酸化処理を
施すことにより、コンタクトホール8内の表面を含むシ
リコン酸化膜6の表面およびシリコン窒化膜4aの表面
にシリコン熱酸化膜9を形成する。このとき、後述する
ように露出したシリコン窒化膜4aにピンホールが残存
するような場合には、そのピンホール内も酸化されてシ
リコン熱酸化膜により埋め込まれることになる。
施すことにより、コンタクトホール8内の表面を含むシ
リコン酸化膜6の表面およびシリコン窒化膜4aの表面
にシリコン熱酸化膜9を形成する。このとき、後述する
ように露出したシリコン窒化膜4aにピンホールが残存
するような場合には、そのピンホール内も酸化されてシ
リコン熱酸化膜により埋め込まれることになる。
【0080】次に、図28に示すように、シリコン窒化
膜4a等の表面に形成されたシリコン熱酸化膜9を、た
とえばウエットエッチングを施すことにより除去して、
コンタクトホールの8の底に位置する半導体基板1の領
域の表面を露出する。
膜4a等の表面に形成されたシリコン熱酸化膜9を、た
とえばウエットエッチングを施すことにより除去して、
コンタクトホールの8の底に位置する半導体基板1の領
域の表面を露出する。
【0081】その後、前述した図6および図7に示す工
程と同様の処理を施すことにより、ビットラインコンタ
クト部20およびビットライン21を形成する。これに
より、図29に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
程と同様の処理を施すことにより、ビットラインコンタ
クト部20およびビットライン21を形成する。これに
より、図29に示すように、メモリセルにおけるトラン
ジスタの主要部分が形成される。
【0082】上述したDRAMの製造方法では、図30
に示すように、シリコン窒化膜4を形成する際にシリコ
ン窒化膜4中にピンホールが生じたとしても、コンタク
トホール8を形成した後に熱酸化処理を施すことによっ
て、露出したシリコン窒化膜4aに残存するピンホール
11内がシリコン熱酸化膜9aによって埋め込まれるこ
とになる。また、シリコン熱酸化膜9を除去する際に、
ピンホール11内に形成されたシリコン熱酸化膜9aが
除去されることもない。
に示すように、シリコン窒化膜4を形成する際にシリコ
ン窒化膜4中にピンホールが生じたとしても、コンタク
トホール8を形成した後に熱酸化処理を施すことによっ
て、露出したシリコン窒化膜4aに残存するピンホール
11内がシリコン熱酸化膜9aによって埋め込まれるこ
とになる。また、シリコン熱酸化膜9を除去する際に、
ピンホール11内に形成されたシリコン熱酸化膜9aが
除去されることもない。
【0083】これにより、図31に示すように、ピンホ
ール11内がシリコン熱酸化膜9aによって埋め込まれ
ていることで、すでに説明したように、ピンホール11
部分近傍において電界が発生することが抑制される。そ
の結果、ビットラインコンタクト部20を介してゲート
電極2とビットライン21との電気的な短絡を抑制する
ことができ、所望の動作を確実に行うことのできるDR
AMが得られる。
ール11内がシリコン熱酸化膜9aによって埋め込まれ
ていることで、すでに説明したように、ピンホール11
部分近傍において電界が発生することが抑制される。そ
の結果、ビットラインコンタクト部20を介してゲート
電極2とビットライン21との電気的な短絡を抑制する
ことができ、所望の動作を確実に行うことのできるDR
AMが得られる。
【0084】なお、この実施の形態では図28に示す工
程においてシリコン熱酸化膜9をウエットエッチングに
より除去する場合について説明したが、図32に示すよ
うに、異方性エッチングを施すことによってコンタクト
ホール8の底に半導体基板1の表面を露出させてもよ
い。
程においてシリコン熱酸化膜9をウエットエッチングに
より除去する場合について説明したが、図32に示すよ
うに、異方性エッチングを施すことによってコンタクト
ホール8の底に半導体基板1の表面を露出させてもよ
い。
【0085】この場合には、シリコン熱酸化膜9のうち
半導体基板の表面上やシリコン酸化膜6の上面上に位置
するシリコン熱酸化膜9の部分が除去されて、シリコン
窒化膜4aの表面上やシリコン酸化膜6の側面上に位置
するシリコン熱酸化膜9は、あまり除去されず残ること
になる。
半導体基板の表面上やシリコン酸化膜6の上面上に位置
するシリコン熱酸化膜9の部分が除去されて、シリコン
窒化膜4aの表面上やシリコン酸化膜6の側面上に位置
するシリコン熱酸化膜9は、あまり除去されず残ること
になる。
【0086】これにより、ビットラインコンタクト部2
0とシリコン窒化膜4aとの間にシリコン熱酸化膜9が
介在することになり、ビットラインコンタクト部20と
ゲート電極2との絶縁耐性を向上することができる。
0とシリコン窒化膜4aとの間にシリコン熱酸化膜9が
介在することになり、ビットラインコンタクト部20と
ゲート電極2との絶縁耐性を向上することができる。
【0087】実施の形態5
本発明の実施の形態5に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態2において説明したシリコン窒化膜
に熱酸化処理を施す方法と、実施の形態3において説明
したシリコン窒化膜を2層形成する方法とを組み合わせ
た方法について説明する。
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態2において説明したシリコン窒化膜
に熱酸化処理を施す方法と、実施の形態3において説明
したシリコン窒化膜を2層形成する方法とを組み合わせ
た方法について説明する。
【0088】まず、前述した図19に示す工程の後、図
33に示すように、熱酸化処理を施すことによりシリコ
ン窒化膜24a、3等の表面にシリコン熱酸化膜5を形
成する。
33に示すように、熱酸化処理を施すことによりシリコ
ン窒化膜24a、3等の表面にシリコン熱酸化膜5を形
成する。
【0089】その後、前述した図4〜図7に示す工程と
同様の処理を施すことにより、図34に示すように、ビ
ットラインコンタクト部20およびビットライン21を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
同様の処理を施すことにより、図34に示すように、ビ
ットラインコンタクト部20およびビットライン21を
形成する。これにより、メモリセルにおけるトランジス
タの主要部分が形成される。
【0090】上述したDRAMの製造方法では、図33
に示すように、シリコン窒化膜4a上にさらにシリコン
窒化膜24aが形成される。これにより、シリコン窒化
膜4を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜4aにピンホール11a
として残存していても、シリコン窒化膜24aを形成す
ることで、そのピンホール11aが塞がれることにな
る。
に示すように、シリコン窒化膜4a上にさらにシリコン
窒化膜24aが形成される。これにより、シリコン窒化
膜4を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜4aにピンホール11a
として残存していても、シリコン窒化膜24aを形成す
ることで、そのピンホール11aが塞がれることにな
る。
【0091】そして、シリコン窒化膜24aを形成する
際に生じたピンホールがピンホール11bとして残存し
ていても、シリコン窒化膜24aが形成された後に熱酸
化処理が施されることによりピンホール11b内にシリ
コン熱酸化膜5bが形成され、ピンホール11a内にも
シリコン熱酸化膜5aが形成されることになる。
際に生じたピンホールがピンホール11bとして残存し
ていても、シリコン窒化膜24aが形成された後に熱酸
化処理が施されることによりピンホール11b内にシリ
コン熱酸化膜5bが形成され、ピンホール11a内にも
シリコン熱酸化膜5aが形成されることになる。
【0092】また、コンタクトホール内に露出したシリ
コン熱酸化膜5を、たとえばウエットエッチングにより
除去する際に、ピンホール11b内に形成されたシリコ
ン熱酸化膜5aが除去されることもない。さらに、シリ
コン熱酸化膜5を除去することで、半導体基板1とビッ
トラインコンタクト部20とのコンタクト抵抗も低減す
ることができる。
コン熱酸化膜5を、たとえばウエットエッチングにより
除去する際に、ピンホール11b内に形成されたシリコ
ン熱酸化膜5aが除去されることもない。さらに、シリ
コン熱酸化膜5を除去することで、半導体基板1とビッ
トラインコンタクト部20とのコンタクト抵抗も低減す
ることができる。
【0093】以上により、ビットラインコンタクト部2
0とゲート電極2との絶縁耐性が向上し、ビットライン
コンタクト部20を介してゲート電極2とビットライン
21との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるDRAMが得られ
る。
0とゲート電極2との絶縁耐性が向上し、ビットライン
コンタクト部20を介してゲート電極2とビットライン
21との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるDRAMが得られ
る。
【0094】実施の形態6
本発明の実施の形態6に係るDRAMの製造方法とその
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態3において説明したシリコン窒化膜
を2層形成する方法と実施の形態4において説明したビ
ットラインコンタクトホール開口後にシリコン窒化膜に
熱酸化処理を施す方法とを組み合わせた方法について説
明する。
方法によって得られる半導体装置について説明する。こ
こでは、実施の形態3において説明したシリコン窒化膜
を2層形成する方法と実施の形態4において説明したビ
ットラインコンタクトホール開口後にシリコン窒化膜に
熱酸化処理を施す方法とを組み合わせた方法について説
明する。
【0095】まず、前述した図18および図19に示す
工程を経て、図20に示す工程においてシリコン酸化膜
6にコンタクトホール8を形成した後、熱酸化処理を施
すことにより、図35に示すように、コンタクトホール
8内の表面を含むシリコン酸化膜6の表面およびシリコ
ン窒化膜24aの表面に熱酸化膜9を形成する。
工程を経て、図20に示す工程においてシリコン酸化膜
6にコンタクトホール8を形成した後、熱酸化処理を施
すことにより、図35に示すように、コンタクトホール
8内の表面を含むシリコン酸化膜6の表面およびシリコ
ン窒化膜24aの表面に熱酸化膜9を形成する。
【0096】次に、図36に示すように、熱酸化膜9の
全面に異方性エッチングを施すことにより、コンタクト
ホール8の底面に半導体基板1の表面を露出する。その
後、ビットラインコンタクト部20およびビットライン
21を形成する。これにより、メモリセルにおけるトラ
ンジスタの主要部分が形成される。
全面に異方性エッチングを施すことにより、コンタクト
ホール8の底面に半導体基板1の表面を露出する。その
後、ビットラインコンタクト部20およびビットライン
21を形成する。これにより、メモリセルにおけるトラ
ンジスタの主要部分が形成される。
【0097】上述したDRAMの製造方法では、図35
に示すように、シリコン窒化膜4a上にさらにシリコン
窒化膜24aが形成される。これにより、シリコン窒化
膜4を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜4aにピンホール11a
として残存していても、シリコン窒化膜24aを形成す
ることで、そのピンホール11aが塞がれることにな
る。
に示すように、シリコン窒化膜4a上にさらにシリコン
窒化膜24aが形成される。これにより、シリコン窒化
膜4を形成する際に生じたピンホールがサイドウォール
絶縁膜としてのシリコン窒化膜4aにピンホール11a
として残存していても、シリコン窒化膜24aを形成す
ることで、そのピンホール11aが塞がれることにな
る。
【0098】そして、シリコン窒化膜24aを形成する
際に生じたピンホールがピンホール11bとして残存し
ていても、コンタクトホール8が形成された後にシリコ
ン窒化膜24a等に熱酸化処理が施されることによりピ
ンホール11b内にシリコン熱酸化膜5bが形成され、
ピンホール11a内にもシリコン熱酸化膜5aが形成さ
れることになる。
際に生じたピンホールがピンホール11bとして残存し
ていても、コンタクトホール8が形成された後にシリコ
ン窒化膜24a等に熱酸化処理が施されることによりピ
ンホール11b内にシリコン熱酸化膜5bが形成され、
ピンホール11a内にもシリコン熱酸化膜5aが形成さ
れることになる。
【0099】また、コンタクトホール8内に形成された
シリコン熱酸化膜9に異方性エッチングを施してコンタ
クトホール8の底面に半導体基板1を露出することで、
シリコン窒化膜24aの表面にはシリコン熱酸化膜9の
一部9aが残ることになる。
シリコン熱酸化膜9に異方性エッチングを施してコンタ
クトホール8の底面に半導体基板1を露出することで、
シリコン窒化膜24aの表面にはシリコン熱酸化膜9の
一部9aが残ることになる。
【0100】以上により、ビットラインコンタクト部2
0とゲート電極2との絶縁耐性が向上し、ビットライン
コンタクト部20を介してゲート電極2とビットライン
21との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるDRAMが得られ
る。
0とゲート電極2との絶縁耐性が向上し、ビットライン
コンタクト部20を介してゲート電極2とビットライン
21との電気的な短絡を確実に抑制することができ、所
望の動作を確実に行うことのできるDRAMが得られ
る。
【0101】一般にDRAMにおいては、通常の検査で
はスクリーニングすることができない不良をあらかじめ
検出するために、加速評価(Burn-in)が行われる。こ
の加速評価において不良が認められて、そのDRAMに
対して不良解析を行っても、その不良を特定することが
できないことがある。特に、このゲート電極とビットラ
インコンタクト部間の電気的な短絡は、実デバイスにお
いて発見することが困難な不良モードとされている。
はスクリーニングすることができない不良をあらかじめ
検出するために、加速評価(Burn-in)が行われる。こ
の加速評価において不良が認められて、そのDRAMに
対して不良解析を行っても、その不良を特定することが
できないことがある。特に、このゲート電極とビットラ
インコンタクト部間の電気的な短絡は、実デバイスにお
いて発見することが困難な不良モードとされている。
【0102】各実施の形態においてそれぞれ説明したよ
うに、本半導体装置の製造方法ではその不良の原因と考
えられているピンホールに起因する電気的な短絡を効果
的に阻止することができる。
うに、本半導体装置の製造方法ではその不良の原因と考
えられているピンホールに起因する電気的な短絡を効果
的に阻止することができる。
【0103】なお、上記各実施の形態においては、半導
体装置としてDRAMを例に挙げて説明した。ゲート電
極のような一導電部とこの一導電部を覆う所定の絶縁
膜、その所定の絶縁膜を覆う層間絶縁膜を有し、その層
間絶縁膜に対して少なくとも所定の絶縁膜と平面的にオ
ーバラップするように形成されたコンタクト部のような
他の導電部を備えた半導体装置であれば、DRAMに限
られず、たとえばSRAMのような半導体装置であって
もよい。
体装置としてDRAMを例に挙げて説明した。ゲート電
極のような一導電部とこの一導電部を覆う所定の絶縁
膜、その所定の絶縁膜を覆う層間絶縁膜を有し、その層
間絶縁膜に対して少なくとも所定の絶縁膜と平面的にオ
ーバラップするように形成されたコンタクト部のような
他の導電部を備えた半導体装置であれば、DRAMに限
られず、たとえばSRAMのような半導体装置であって
もよい。
【0104】今回開示された実施の形態はすべての点で
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
例示であって、制限的なものではないと考えられるべき
である。本発明は上記の説明ではなくて特許請求の範囲
によって示され、特許請求の範囲と均等の意味および範
囲内でのすべての変更が含まれることが意図される。
【0105】
【発明の効果】本発明の1つの局面における半導体装置
によれば、第1絶縁膜に第1導電部と第2導電部との間
を空洞が実質的に貫通するのを防止するための処理が施
されている。これにより、たとえば第1絶縁膜を形成す
る際に生じるピンホールが第1導電部と第2導電部との
間を貫通するようなことが防止されて、第1導電部と第
2導電部との電気的な短絡を阻止することになる。その
結果、半導体装置の電気的な動作が安定する。
によれば、第1絶縁膜に第1導電部と第2導電部との間
を空洞が実質的に貫通するのを防止するための処理が施
されている。これにより、たとえば第1絶縁膜を形成す
る際に生じるピンホールが第1導電部と第2導電部との
間を貫通するようなことが防止されて、第1導電部と第
2導電部との電気的な短絡を阻止することになる。その
結果、半導体装置の電気的な動作が安定する。
【0106】好ましくは、第1絶縁膜は少なくとも2層
からなることで、この場合には、第1絶縁膜のうち1層
目の層に生じたピンホールは2層目の層によって覆われ
ることになる。これにより、第1導電部の近傍の第1絶
縁膜の部分から第2導電部の近傍の第1絶縁膜の部分に
まで到達するような比較的大きなピンホールの形成が抑
制されて、第1導電部と第2導電部との電気的な短絡を
効果的に阻止することができる。
からなることで、この場合には、第1絶縁膜のうち1層
目の層に生じたピンホールは2層目の層によって覆われ
ることになる。これにより、第1導電部の近傍の第1絶
縁膜の部分から第2導電部の近傍の第1絶縁膜の部分に
まで到達するような比較的大きなピンホールの形成が抑
制されて、第1導電部と第2導電部との電気的な短絡を
効果的に阻止することができる。
【0107】また好ましくは、第1絶縁膜に熱酸化処理
を施すことにより形成された熱酸化部を含んでいること
により、第1導電部と第2導電部との間に熱酸化部が位
置することになり第1導電部と第2導電部との絶縁耐性
が向上して、両者の電気的な短絡を確実に阻止すること
ができる。
を施すことにより形成された熱酸化部を含んでいること
により、第1導電部と第2導電部との間に熱酸化部が位
置することになり第1導電部と第2導電部との絶縁耐性
が向上して、両者の電気的な短絡を確実に阻止すること
ができる。
【0108】さらに好ましくは、第1絶縁膜にピンホー
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されていることで、この場合には、たとえばピンホー
ルと第1導電部との間に位置する第1絶縁膜が極所的に
薄くなっている部分ができても、ピンホール内が熱酸化
部によって充填されていることで、ピンホール部分近傍
において電界が発生することが抑制される。
ルが存在する場合に、熱酸化部はそのピンホール内に形
成されていることで、この場合には、たとえばピンホー
ルと第1導電部との間に位置する第1絶縁膜が極所的に
薄くなっている部分ができても、ピンホール内が熱酸化
部によって充填されていることで、ピンホール部分近傍
において電界が発生することが抑制される。
【0109】また好ましくは、熱酸化部は、第1絶縁膜
の表面に位置する表面熱酸化部を含んでいることによ
り、第1導電部と第2導電部との間には第1絶縁膜に加
えて表面熱酸化部が位置することになり、第1導電部と
第2導電部との絶縁耐性がさらに向上して、両者の電気
的な短絡をより確実に阻止することができる。
の表面に位置する表面熱酸化部を含んでいることによ
り、第1導電部と第2導電部との間には第1絶縁膜に加
えて表面熱酸化部が位置することになり、第1導電部と
第2導電部との絶縁耐性がさらに向上して、両者の電気
的な短絡をより確実に阻止することができる。
【0110】好ましくは、第1導電部はゲート電極を含
み、第2導電部はビットラインコンタクト部を含んでい
ることで、この場合には、たとえばDRAMなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
み、第2導電部はビットラインコンタクト部を含んでい
ることで、この場合には、たとえばDRAMなどのメモ
リ素子を有する半導体装置の電気的動作の安定性が向上
する。
【0111】より具体的な膜種として、第1絶縁膜はシ
リコン窒化膜であり、第2絶縁膜はシリコン酸化膜であ
ることで、この場合には、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
リコン窒化膜であり、第2絶縁膜はシリコン酸化膜であ
ることで、この場合には、シリコン窒化膜を実質的にエ
ッチングすることなくシリコン酸化膜だけをエッチング
することができ、自己整合的に容易に開口部を形成する
ことができる。
【0112】本発明の他の局面における半導体装置の製
造方法によれば、第1絶縁膜を形成する工程において、
第1絶縁膜に第1導電部と第2導電部との間を空洞が実
質的に貫通するのを防止する所定の処理が施される。こ
れにより、たとえば第1絶縁膜を形成する際に生じるピ
ンホールが第1導電部と第2導電部との間を貫通するよ
うなことが防止されて、第1導電部と第2導電部との電
気的な短絡を阻止することになる。その結果、電気的動
作の安定性の高い半導体装置が得られる。
造方法によれば、第1絶縁膜を形成する工程において、
第1絶縁膜に第1導電部と第2導電部との間を空洞が実
質的に貫通するのを防止する所定の処理が施される。こ
れにより、たとえば第1絶縁膜を形成する際に生じるピ
ンホールが第1導電部と第2導電部との間を貫通するよ
うなことが防止されて、第1導電部と第2導電部との電
気的な短絡を阻止することになる。その結果、電気的動
作の安定性の高い半導体装置が得られる。
【0113】好ましくは、第1絶縁膜を形成する工程
は、所定の処理として第1絶縁膜を少なくとも2層形成
する工程を含んでいることにより、仮に第1絶縁膜のう
ち1層目の層にピンホールが生じたとしても、そのピン
ホールは2層目の層によって覆われることになる。これ
により、第1導電部の近傍の第1絶縁膜の部分から第2
導電部の近傍の第1絶縁膜の部分にまで到達するような
比較的大きなピンホールの形成が抑制されて、第1導電
部と第2導電部との電気的な短絡を効果的に阻止するこ
とができる。
は、所定の処理として第1絶縁膜を少なくとも2層形成
する工程を含んでいることにより、仮に第1絶縁膜のう
ち1層目の層にピンホールが生じたとしても、そのピン
ホールは2層目の層によって覆われることになる。これ
により、第1導電部の近傍の第1絶縁膜の部分から第2
導電部の近傍の第1絶縁膜の部分にまで到達するような
比較的大きなピンホールの形成が抑制されて、第1導電
部と第2導電部との電気的な短絡を効果的に阻止するこ
とができる。
【0114】また好ましくは、第1絶縁膜を形成する工
程は、所定の処理として第1絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいることに
より、第1導電部と第2導電部との間に熱酸化部が形成
されて第1導電部と第2導電部との絶縁耐性が向上し、
両者の電気的な短絡を確実に阻止することができる。
程は、所定の処理として第1絶縁膜に熱酸化処理を施す
ことにより熱酸化部を形成する工程を含んでいることに
より、第1導電部と第2導電部との間に熱酸化部が形成
されて第1導電部と第2導電部との絶縁耐性が向上し、
両者の電気的な短絡を確実に阻止することができる。
【0115】さらに好ましくは、その熱酸化部を形成す
る工程は、第1絶縁膜を形成する際に第1絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいることにより、たとえばピン
ホールと第1導電部との間に位置する第1絶縁膜が極所
的に薄くなっている部分ができても、ピンホール内に熱
酸化部が形成されることで、ピンホール部分近傍におい
て電界が発生することが抑制される。
る工程は、第1絶縁膜を形成する際に第1絶縁膜中にピ
ンホールが生じた場合に、そのピンホール内に熱酸化部
を形成する工程を含んでいることにより、たとえばピン
ホールと第1導電部との間に位置する第1絶縁膜が極所
的に薄くなっている部分ができても、ピンホール内に熱
酸化部が形成されることで、ピンホール部分近傍におい
て電界が発生することが抑制される。
【0116】また好ましくは、熱酸化部を形成する工程
は、第1絶縁膜の表面に熱酸化部を形成する工程を含ん
でいることにより、第1導電部と第2導電部との間には
第1絶縁膜に加えて表面熱酸化部が形成されて第1導電
部と第2導電部との絶縁耐性がさらに向上し、両者の電
気的な短絡をより確実に阻止することができる。
は、第1絶縁膜の表面に熱酸化部を形成する工程を含ん
でいることにより、第1導電部と第2導電部との間には
第1絶縁膜に加えて表面熱酸化部が形成されて第1導電
部と第2導電部との絶縁耐性がさらに向上し、両者の電
気的な短絡をより確実に阻止することができる。
【0117】さらに好ましくは、熱酸化部を形成する工
程の後、表面酸化部を除去する工程を含んでいる。
程の後、表面酸化部を除去する工程を含んでいる。
【0118】熱酸化部を形成する際には、たとえば開口
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第2導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第1導電部と第2導電部との電気的な短絡を防止
する効果も低下しない。
部の底に露出した半導体基板の表面にも表面酸化部が形
成される。このような半導体基板の表面に形成された表
面酸化部を除去することで、第2導電部と半導体基板と
の所定の電気的な接触が可能になる。また、表面酸化部
をたとえばウエットエッチングにより除去する際に、ピ
ンホールに形成された熱酸化部が除去されることもない
ので、第1導電部と第2導電部との電気的な短絡を防止
する効果も低下しない。
【0119】好ましくは、第1導電部を形成する工程は
ゲート電極を形成する工程を含み、第2導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいることにより、たとえばDRAMなどのメモリ
素子を有する半導体装置の電気的動作の安定性が向上す
る。
ゲート電極を形成する工程を含み、第2導電部を形成す
る工程は、ビットラインコンタクト部を形成する工程を
含んでいることにより、たとえばDRAMなどのメモリ
素子を有する半導体装置の電気的動作の安定性が向上す
る。
【0120】具体的な膜種として、第1絶縁膜はシリコ
ン窒化膜であり、第2絶縁膜はシリコン酸化膜であるこ
とが好ましく、これにより、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
ン窒化膜であり、第2絶縁膜はシリコン酸化膜であるこ
とが好ましく、これにより、シリコン窒化膜を実質的に
エッチングすることなくシリコン酸化膜だけをエッチン
グすることができ、自己整合的に容易に開口部を形成す
ることができる。
【図1】 本発明の実施の形態1に係る半導体装置の製
造方法の一工程を示す断面図である。
造方法の一工程を示す断面図である。
【図2】 同実施の形態において、図1に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図3】 同実施の形態において、図2に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図4】 同実施の形態において、図3に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図5】 同実施の形態において、図4に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図6】 同実施の形態において、図5に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図7】 同実施の形態において、図6に示す工程の後
に行われる工程を示す断面図である。
に行われる工程を示す断面図である。
【図8】 同実施の形態において、絶縁耐性の向上を説
明するための一工程を示す断面図である。
明するための一工程を示す断面図である。
【図9】 同実施の形態において、絶縁耐性の向上を説
明するための図8に示す工程の後に行われる工程を示す
断面図である。
明するための図8に示す工程の後に行われる工程を示す
断面図である。
【図10】 本発明の実施の形態2に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図11】 同実施の形態において、図10に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図12】 同実施の形態において、図11に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図13】 同実施の形態において、図12に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図14】 同実施の形態において、図13に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図15】 同実施の形態において、図14に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図16】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図17】 同実施の形態において、絶縁耐性の向上を
説明するための図16に示す工程の後に行われる工程を
示す断面図である。
説明するための図16に示す工程の後に行われる工程を
示す断面図である。
【図18】 本発明の実施の形態3に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図19】 同実施の形態において、図18に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図20】 同実施の形態において、図19に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図21】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図22】 同実施の形態において、絶縁耐性の向上を
説明するための図21に示す工程の後に行われる工程を
示す断面図である。
説明するための図21に示す工程の後に行われる工程を
示す断面図である。
【図23】 本発明の実施の形態4に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図24】 同実施の形態において、図23に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図25】 同実施の形態において、図24に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図26】 同実施の形態において、図25に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図27】 同実施の形態において、図26に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図28】 同実施の形態において、図27に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図29】 同実施の形態において、図28に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図30】 同実施の形態において、絶縁耐性の向上を
説明するための一工程を示す断面図である。
説明するための一工程を示す断面図である。
【図31】 同実施の形態において、絶縁耐性の向上を
説明するための図30に示す工程の後に行われる工程を
示す断面図である。
説明するための図30に示す工程の後に行われる工程を
示す断面図である。
【図32】 同実施の形態において、変形例に係る一工
程を示す断面図である。
程を示す断面図である。
【図33】 本発明の実施の形態5に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図34】 同実施の形態において、図33に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図35】 本発明の実施の形態6に係る半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図36】 同実施の形態において、図35に示す工程
の後に行われる工程を示す断面図である。
の後に行われる工程を示す断面図である。
【図37】 DRAMにおけるメモリセルの等価回路を
示す図である。
示す図である。
【図38】 従来のDRAMの一断面図である。
1 半導体基板、2a ポリシリコン膜、2b タング
ステンシリサイド膜、2 ゲート電極、3、4、4a、
4b シリコン窒化膜、5、5a、9、9aシリコン熱
酸化膜、10 ゲート絶縁膜、11、11a、11b
ピンホール、20 ビットラインコンタクト部、21
ビットライン。
ステンシリサイド膜、2 ゲート電極、3、4、4a、
4b シリコン窒化膜、5、5a、9、9aシリコン熱
酸化膜、10 ゲート絶縁膜、11、11a、11b
ピンホール、20 ビットラインコンタクト部、21
ビットライン。
─────────────────────────────────────────────────────
フロントページの続き
Fターム(参考) 4M104 AA01 BB01 BB40 CC01 CC05
DD02 DD04 DD08 DD09 DD16
DD17 DD19 DD55 DD65 DD66
DD71 EE08 EE09 EE12 EE14
EE15 EE17 FF14 GG16 HH12
HH14 HH20
5F033 HH04 HH07 HH28 JJ04 KK01
LL04 MM07 MM15 NN40 PP06
QQ08 QQ09 QQ10 QQ16 QQ19
QQ28 QQ31 QQ37 QQ59 QQ65
QQ74 QQ76 RR04 RR06 RR15
SS04 SS11 TT02 TT08 VV16
XX01 XX03 XX15 XX31
5F083 AD21 GA27 JA35 JA39 JA53
MA03 MA20 PR03 PR05 PR12
Claims (15)
- 【請求項1】 半導体基板の主表面上に形成された側面
と上面を有する第1導電部と、 前記第1導電部の前記側面上および前記上面上を覆うよ
うに形成された第1絶縁膜と、 前記第1絶縁膜を覆うように前記半導体基板上に形成さ
れた前記第1絶縁膜とはエッチング特性の異なる第2絶
縁膜と、 前記第1絶縁膜と平面的にオーバラップし、前記半導体
基板の表面を露出するように前記第2絶縁膜に形成され
た開口部と、 前記開口部内に形成された第2導電部とを備え、 前記第1絶縁膜には前記第1導電部と前記第2導電部と
の間を空洞が実質的に貫通するのを防止するための処理
が施されていることで、前記第1導電部と前記第2導電
部との電気的な短絡が阻止された、半導体装置。 - 【請求項2】 前記第1絶縁膜は少なくとも2層からな
る、請求項1記載の半導体装置。 - 【請求項3】 前記第1絶縁膜に熱酸化処理を施すこと
により形成された熱酸化部を含む、請求項1または2に
記載の半導体装置。 - 【請求項4】 前記第1絶縁膜にピンホールが存在する
場合に、 前記熱酸化部は前記ピンホール内に形成されている、請
求項3記載の半導体装置。 - 【請求項5】 前記熱酸化部は、前記第1絶縁膜の表面
に形成された表面熱酸化部を含む、請求項3または4に
記載の半導体装置。 - 【請求項6】 前記第1導電部はゲート電極を含み、 前記第2導電部はビットラインコンタクト部を含む、請
求項1〜5のいずれかに記載の半導体装置。 - 【請求項7】 前記第1絶縁膜はシリコン窒化膜であ
り、 前記第2絶縁膜はシリコン酸化膜である、請求項1〜6
のいずれかに記載の半導体装置。 - 【請求項8】 半導体基板の主表面上に側面と上面を有
する第1導電部を形成する工程と、 前記第1導電部の前記側面上および前記上面上を覆うよ
うに第1絶縁膜を形成する工程と、 前記第1絶縁膜を覆うように前記半導体基板上に前記第
1絶縁膜とはエッチング特性の異なる第2絶縁膜を形成
する工程と、 前記第1絶縁膜と平面的にオーバラップし、前記半導体
基板の表面を露出するように前記第2絶縁膜に開口部を
形成する工程と、 前記開口部内に第2導電部を形成する工程とを有し、 前記第1絶縁膜を形成する工程は、前記第1導電部と前
記第2導電部との電気的な短絡を阻止するために、前記
第1導電部と前記第2導電部との間を空洞が実質的に貫
通するのを防止する所定の処理を施す工程を備えた、半
導体装置の製造方法。 - 【請求項9】 前記第1絶縁膜を形成する工程は、前記
所定の処理として前記第1絶縁膜を少なくとも2層形成
する工程を含む、請求項8記載の半導体装置の製造方
法。 - 【請求項10】 前記第1絶縁膜を形成する工程は、前
記所定の処理として熱酸化処理を施すことにより熱酸化
部を形成する工程を含む、請求項8または9に記載の半
導体装置の製造方法。 - 【請求項11】 前記熱酸化部を形成する工程は、 前記第1絶縁膜を形成する際に前記第1絶縁膜中にピン
ホールが生じた場合に、前記ピンホール内に前記熱酸化
部を形成する工程を含む、請求項10記載の半導体装置
の製造方法。 - 【請求項12】 前記熱酸化部を形成する工程は、 前記第1絶縁膜の表面に表面熱酸化部を形成する工程を
含む、請求項10または11に記載の半導体装置の製造
方法。 - 【請求項13】 前記熱酸化部を形成する工程の後、前
記表面酸化部を除去する工程を含む、請求項12記載の
半導体装置の製造方法。 - 【請求項14】 前記第1導電部を形成する工程はゲー
ト電極を形成する工程を含み、 前記第2導電部を形成する工程はビットラインコンタク
ト部を形成する工程を含む、請求項8〜13のいずれか
に記載の半導体装置の製造方法。 - 【請求項15】 前記第1絶縁膜はシリコン窒化膜であ
り、 前記第2絶縁膜はシリコン酸化膜である、請求項8〜1
4のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001255737A JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
TW091114301A TW550823B (en) | 2001-08-27 | 2002-06-28 | Semiconductor device |
US10/200,250 US20030038317A1 (en) | 2001-08-27 | 2002-07-23 | Semiconductor device |
KR1020020044075A KR20030019088A (ko) | 2001-08-27 | 2002-07-26 | 반도체 장치 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001255737A JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003068879A true JP2003068879A (ja) | 2003-03-07 |
Family
ID=19083661
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001255737A Withdrawn JP2003068879A (ja) | 2001-08-27 | 2001-08-27 | 半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20030038317A1 (ja) |
JP (1) | JP2003068879A (ja) |
KR (1) | KR20030019088A (ja) |
TW (1) | TW550823B (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007208069A (ja) * | 2006-02-02 | 2007-08-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07335612A (ja) * | 1994-06-13 | 1995-12-22 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR19990061070A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 제조방법 |
JP3186041B2 (ja) * | 1998-06-02 | 2001-07-11 | 日本電気株式会社 | Mosfet半導体装置の製造方法 |
KR100268435B1 (ko) * | 1998-08-10 | 2000-10-16 | 윤종용 | 반도체 장치의 제조 방법 |
KR20000032543A (ko) * | 1998-11-16 | 2000-06-15 | 윤종용 | 반도체장치의 트랜지스터 구조 및 그 제조방법 |
KR100317501B1 (ko) * | 1998-12-29 | 2002-02-19 | 박종섭 | 플래쉬메모리장치제조방법 |
-
2001
- 2001-08-27 JP JP2001255737A patent/JP2003068879A/ja not_active Withdrawn
-
2002
- 2002-06-28 TW TW091114301A patent/TW550823B/zh not_active IP Right Cessation
- 2002-07-23 US US10/200,250 patent/US20030038317A1/en not_active Abandoned
- 2002-07-26 KR KR1020020044075A patent/KR20030019088A/ko not_active Application Discontinuation
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007208069A (ja) * | 2006-02-02 | 2007-08-16 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20030019088A (ko) | 2003-03-06 |
US20030038317A1 (en) | 2003-02-27 |
TW550823B (en) | 2003-09-01 |
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