JP2003068758A - 半導体装置 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】 （修正有）
【課題】数Vの負のゲートバイアスで十分オフ状態を実
現でき、さらにゲート/ドレイン間の容量を低減できるJ
FETの提供する。 【解決手段】本発明の半導体装置はチャネル幅Ｗｃｈの
最小値を１．５μｍより狭くする。さらにチャネル領域
の少なくとも一部の濃度がドリフト領域１１の濃度より
低く、あるいは薄いp型層を形成する。さらにチャネル
幅Ｗｃｈとpゲート幅の和がチャネル幅Ｗｃｈの４倍と
等しいかもしくは小さくする。さらに本発明の半導体装
置はpゲート１３下側のドリフト領域の濃度を低くし、
ゲート/ドレイン間の空乏層を拡がり易くする。
現でき、さらにゲート/ドレイン間の容量を低減できるJ
FETの提供する。 【解決手段】本発明の半導体装置はチャネル幅Ｗｃｈの
最小値を１．５μｍより狭くする。さらにチャネル領域
の少なくとも一部の濃度がドリフト領域１１の濃度より
低く、あるいは薄いp型層を形成する。さらにチャネル
幅Ｗｃｈとpゲート幅の和がチャネル幅Ｗｃｈの４倍と
等しいかもしくは小さくする。さらに本発明の半導体装
置はpゲート１３下側のドリフト領域の濃度を低くし、
ゲート/ドレイン間の空乏層を拡がり易くする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、特にトランジスタの構造、好ましくはＪＦＥＴの構
造に関する。
し、特にトランジスタの構造、好ましくはＪＦＥＴの構
造に関する。
【０００２】
【従来の技術】シリコンカーバイド（SiC）は絶縁破壊
電界がSiに比べ約10倍大きいため、耐圧を維持するドリ
フト層を薄く、かつ高濃度にすることができ、損失を低
減できる材料である。SiCを用いたパワー半導体素子の
一つに接合FET（JFET）あるいは静電誘導トランジスタ
（SIT）がある。SiCの特長を利用したJFETの例として、
図２に示す特開平１０−２９４４７１号公報記載の構造
がある。図２において10はドレイン領域であるn+基板、
11はnドリフト層、12はn+ソース領域、13はpゲート領域
である。また21はドレイン電極、22はソース電極、23は
ゲート電極である。SiCは絶縁破壊電界が高いため、Si
素子では困難であった高濃度のpn接合が可能であるた
め、図のようなソースとゲートが重なり合った構造で高
いゲート耐圧が実現できる。
電界がSiに比べ約10倍大きいため、耐圧を維持するドリ
フト層を薄く、かつ高濃度にすることができ、損失を低
減できる材料である。SiCを用いたパワー半導体素子の
一つに接合FET（JFET）あるいは静電誘導トランジスタ
（SIT）がある。SiCの特長を利用したJFETの例として、
図２に示す特開平１０−２９４４７１号公報記載の構造
がある。図２において10はドレイン領域であるn+基板、
11はnドリフト層、12はn+ソース領域、13はpゲート領域
である。また21はドレイン電極、22はソース電極、23は
ゲート電極である。SiCは絶縁破壊電界が高いため、Si
素子では困難であった高濃度のpn接合が可能であるた
め、図のようなソースとゲートが重なり合った構造で高
いゲート耐圧が実現できる。
【０００３】
【発明が解決しようとする課題】JFETはゲートからチャ
ネルに拡がる空乏層により電流をオンオフするトランジ
スタである。n+ドレインとn+ソースはnドリフト層を介
してつながっているため、オフ状態を実現するためには
通常負のゲート電圧が必要となる。このようなデバイス
をノーマリオンと称す。特開平１０−２９４４７１号公
報等では、オン抵抗とゲート逆バイアスを共に低減させ
る具体的数値が明らかになっておらず、プロセスマージ
ン等を考慮に入れた構造最適化によるには安定な特性実
現不充分であった。
ネルに拡がる空乏層により電流をオンオフするトランジ
スタである。n+ドレインとn+ソースはnドリフト層を介
してつながっているため、オフ状態を実現するためには
通常負のゲート電圧が必要となる。このようなデバイス
をノーマリオンと称す。特開平１０−２９４４７１号公
報等では、オン抵抗とゲート逆バイアスを共に低減させ
る具体的数値が明らかになっておらず、プロセスマージ
ン等を考慮に入れた構造最適化によるには安定な特性実
現不充分であった。
【０００４】これに対しMOSFETの場合はp型領域がドレ
イン/ソース間に存在するため、負のゲート電圧がない
場合でもオフ状態が実現できている。このようなデバイ
スをノーマリオフと称す。しかしながらMOSFETであって
も電圧の変動に対応するため、-10V程度の負のゲート電
圧を印加しているのが通常である。さらにJFETの場合は
pn接合面積が多いためゲート/ドレイン間の容量が大き
く、高速スイッチングの妨げとなっている。
イン/ソース間に存在するため、負のゲート電圧がない
場合でもオフ状態が実現できている。このようなデバイ
スをノーマリオフと称す。しかしながらMOSFETであって
も電圧の変動に対応するため、-10V程度の負のゲート電
圧を印加しているのが通常である。さらにJFETの場合は
pn接合面積が多いためゲート/ドレイン間の容量が大き
く、高速スイッチングの妨げとなっている。
【０００５】本発明の目的は低いオン抵抗を保ちながら
数Vの負のゲートバイアスで十分オフ状態を実現できる
構造を提供することであり、さらにはゲート/ドレイン
間の容量を低減できる構造を提供することである。
数Vの負のゲートバイアスで十分オフ状態を実現できる
構造を提供することであり、さらにはゲート/ドレイン
間の容量を低減できる構造を提供することである。
【０００６】
【課題を解決するための手段】低いゲート電圧を実現す
るために、本発明の半導体装置はpゲートとn+ソースが
接する構造のJFETにおいて、チャネル幅の最小値を1.5
μmより狭くしたものである。さらにチャネル領域の少
なくとも一部の濃度がドリフト領域の濃度より低くし
た、あるいは薄いp型層を形成したものである。微細チ
ャネル幅を実現するために本発明は、ゲート電極にアル
ミニウムを用い、熱処理によりアルミニウムを半導体中
に拡散することにより、ゲート電極とpゲート領域をセ
ルフアラインで形成したものである。さらにチャネル幅
とpゲート幅の和がチャネル幅の４倍と等しいかもしく
は小さくした。
るために、本発明の半導体装置はpゲートとn+ソースが
接する構造のJFETにおいて、チャネル幅の最小値を1.5
μmより狭くしたものである。さらにチャネル領域の少
なくとも一部の濃度がドリフト領域の濃度より低くし
た、あるいは薄いp型層を形成したものである。微細チ
ャネル幅を実現するために本発明は、ゲート電極にアル
ミニウムを用い、熱処理によりアルミニウムを半導体中
に拡散することにより、ゲート電極とpゲート領域をセ
ルフアラインで形成したものである。さらにチャネル幅
とpゲート幅の和がチャネル幅の４倍と等しいかもしく
は小さくした。
【０００７】上記目的の異なる実現方法として本発明の
半導体装置はn+ソース下部に埋め込みpゲートを設け、
かつ表面pゲートと埋め込みpゲートの間で横方向チャネ
ルを形成し、上下のpゲート間隔の最小値を1.5μmより
狭くした。
半導体装置はn+ソース下部に埋め込みpゲートを設け、
かつ表面pゲートと埋め込みpゲートの間で横方向チャネ
ルを形成し、上下のpゲート間隔の最小値を1.5μmより
狭くした。
【０００８】ゲート/ドレイン間の容量を低減する方法
として、本発明の半導体装置はpゲート下側のドリフト
領域の濃度を、チャネル領域下側のドリフト領域の濃度
より低くした。
として、本発明の半導体装置はpゲート下側のドリフト
領域の濃度を、チャネル領域下側のドリフト領域の濃度
より低くした。
【０００９】図１は負のゲートバイアス（ゲート逆電
圧）とチャネル幅Wchとの関係を示し、耐圧600Vを実現
できる逆バイアスを示している。図１から明らかなよう
に、チャネル幅を1.5μm以下とすることによりゲート逆
バイアスを数Vに抑えることができる。従ってゲート逆
バイアスの設定を10Vとすることにより、電源電圧の変
動が40％程度生じても十分オフ状態を実現できる。
圧）とチャネル幅Wchとの関係を示し、耐圧600Vを実現
できる逆バイアスを示している。図１から明らかなよう
に、チャネル幅を1.5μm以下とすることによりゲート逆
バイアスを数Vに抑えることができる。従ってゲート逆
バイアスの設定を10Vとすることにより、電源電圧の変
動が40％程度生じても十分オフ状態を実現できる。
【００１０】一方、チャネル幅狭くなるとオン抵抗の増
大が懸念される。図３にチャネル幅とオン抵抗の関係の
計算結果を示す。これから明らかなように、チャネル幅
が0.3μmより狭くなるとオン抵抗が急激に増大する。従
って低いオン抵抗を実現するにはチャネル幅を0.4μm以
上とすることが好ましい。ユニット幅（チャネル幅とp
ゲート幅の和）との関係で見ると、チャネル幅がチャネ
ル幅の５倍の場合、チャネル幅が1.5μmから1.2μmに変
動(±10％)するとオン抵抗は9.0mΩ・cm2から7.9mΩ・c
m2と10％以上変動する。これに対し４倍以下であれば、
オン抵抗の変動は約9％と10％以下に抑えることができ
る。加えて絶対値も低減することがわかる。
大が懸念される。図３にチャネル幅とオン抵抗の関係の
計算結果を示す。これから明らかなように、チャネル幅
が0.3μmより狭くなるとオン抵抗が急激に増大する。従
って低いオン抵抗を実現するにはチャネル幅を0.4μm以
上とすることが好ましい。ユニット幅（チャネル幅とp
ゲート幅の和）との関係で見ると、チャネル幅がチャネ
ル幅の５倍の場合、チャネル幅が1.5μmから1.2μmに変
動(±10％)するとオン抵抗は9.0mΩ・cm2から7.9mΩ・c
m2と10％以上変動する。これに対し４倍以下であれば、
オン抵抗の変動は約9％と10％以下に抑えることができ
る。加えて絶対値も低減することがわかる。
【００１１】従ってチャネル幅を1.5μm以下とし、ユニ
ット幅をチャネル幅の４倍以内にすることでプロセスマ
ージンが拡大し、かつオン抵抗とゲート逆バイアスを低
減することができる。なおチャネル幅の最適値は図から
明らかなように0.5μmから1.0μmであり、これに設定す
ることが望ましい。
ット幅をチャネル幅の４倍以内にすることでプロセスマ
ージンが拡大し、かつオン抵抗とゲート逆バイアスを低
減することができる。なおチャネル幅の最適値は図から
明らかなように0.5μmから1.0μmであり、これに設定す
ることが望ましい。
【００１２】チャネル領域における空乏層はチャネル部
の濃度が低い方が大きく拡がる。従ってチャネル領域の
濃度を低濃度化することで低いゲート逆バイアスでオフ
状態を実現できる。しかしながらオン抵抗は濃度に比例
するため、ドリフト領域の濃度も下げると電流経路全体
の抵抗が増大する。
の濃度が低い方が大きく拡がる。従ってチャネル領域の
濃度を低濃度化することで低いゲート逆バイアスでオフ
状態を実現できる。しかしながらオン抵抗は濃度に比例
するため、ドリフト領域の濃度も下げると電流経路全体
の抵抗が増大する。
【００１３】そのため本発明のように空乏層拡がりが関
係する部分のみの濃度を低下させることにより、ゲート
逆バイアスの低減を図りながらオン抵抗への影響を少な
くすることができる。ただしチャネル部をドリフト領域
に対し10倍低濃度化させるとその分チャネル領域での抵
抗が増大する。その結果デバイス全体のオン抵抗が増加
する。
係する部分のみの濃度を低下させることにより、ゲート
逆バイアスの低減を図りながらオン抵抗への影響を少な
くすることができる。ただしチャネル部をドリフト領域
に対し10倍低濃度化させるとその分チャネル領域での抵
抗が増大する。その結果デバイス全体のオン抵抗が増加
する。
【００１４】例えば抵抗のチャネル成分とドリフト成分
が50：50の場合を考えてみる。10倍低濃度化するとチャ
ネル領域における空乏層拡がりは３倍となり従ってゲー
ト逆バイアスも約1/3に低減できる。しかしながら抵抗
配分は500：50となり、抵抗のほとんどがチャネル領域
で支配され、かつ抵抗自体も約５倍に増大する。そのた
め低濃度化は３倍以下に抑えることが望ましい。この場
合ゲート逆バイアス低減効果は約1/1.7（空乏層拡がり
は約1.7倍）であるため、チャネル幅1.5μmであっても
ゲート逆バイアスを5V以下に抑えることが可能である。
抵抗配分は150：50となり、抵抗増加分は約２倍に抑え
ることができる。
が50：50の場合を考えてみる。10倍低濃度化するとチャ
ネル領域における空乏層拡がりは３倍となり従ってゲー
ト逆バイアスも約1/3に低減できる。しかしながら抵抗
配分は500：50となり、抵抗のほとんどがチャネル領域
で支配され、かつ抵抗自体も約５倍に増大する。そのた
め低濃度化は３倍以下に抑えることが望ましい。この場
合ゲート逆バイアス低減効果は約1/1.7（空乏層拡がり
は約1.7倍）であるため、チャネル幅1.5μmであっても
ゲート逆バイアスを5V以下に抑えることが可能である。
抵抗配分は150：50となり、抵抗増加分は約２倍に抑え
ることができる。
【００１５】ノーマリオフを実現にはn+ソースとドリフ
ト領域の間にp層を設ければよい。しかしながらp層を設
けるとオン状態を実現するにはゲート電流の注入が必要
となり、バイポーラ動作させる必要がある。これを防ぐ
ため本発明ではp層を電子がトンネル透過可能なプロフ
ァイルとする。これにより、ゲートに順バイアスを加え
ることで電子が透過しやすくなり、低いオン抵抗とノー
マリオフを実現することが可能になる。
ト領域の間にp層を設ければよい。しかしながらp層を設
けるとオン状態を実現するにはゲート電流の注入が必要
となり、バイポーラ動作させる必要がある。これを防ぐ
ため本発明ではp層を電子がトンネル透過可能なプロフ
ァイルとする。これにより、ゲートに順バイアスを加え
ることで電子が透過しやすくなり、低いオン抵抗とノー
マリオフを実現することが可能になる。
【００１６】次にゲート/ドレイン間容量について説明
する。ゲート/ドレイン間の空乏層幅で容量は決まる。
空乏層幅は濃度の平方根に反比例する。従って低容量化
を達成するにはドリフト領域の濃度を低濃度化すればよ
い。しかしながら低濃度化するとオン抵抗が増大する。
JFETの場合、pゲート下部は電流経路に対しデッドスペ
ースとなっている。従って本発明のように、この部分の
濃度を下げることでオン抵抗に影響を及ぼすことなくゲ
ート/ドレイン間の容量を下げることができ、スイッチ
ングの高速化を図ることができる。
する。ゲート/ドレイン間の空乏層幅で容量は決まる。
空乏層幅は濃度の平方根に反比例する。従って低容量化
を達成するにはドリフト領域の濃度を低濃度化すればよ
い。しかしながら低濃度化するとオン抵抗が増大する。
JFETの場合、pゲート下部は電流経路に対しデッドスペ
ースとなっている。従って本発明のように、この部分の
濃度を下げることでオン抵抗に影響を及ぼすことなくゲ
ート/ドレイン間の容量を下げることができ、スイッチ
ングの高速化を図ることができる。
【００１７】
【発明の実施の形態】以下、本発明を実施例により詳細
に説明する。
に説明する。
【００１８】図2は本発明の第２の実施例であり、JFET
の断面構造である。図２において10はドレイン領域であ
るn+基板、11はnドリフト層、12はn+ソース領域、13はp
ゲート領域である。また21はドレイン電極、22はソース
電極、23はゲート電極である。
の断面構造である。図２において10はドレイン領域であ
るn+基板、11はnドリフト層、12はn+ソース領域、13はp
ゲート領域である。また21はドレイン電極、22はソース
電極、23はゲート電極である。
【００１９】本実施例では基板10としてn型4H-SiCを用
いた。ドリフト領域には厚み6.5μm、濃度3.0×1016cm
-3のnエピ層11を用いた。pゲート13にはAlをドーパント
に用い、そのイオン注入条件は最大加速エネルギー1.25
MeV、ドーズ量5×1013cm-2である。チャネル幅は0.5μ
m、ユニット幅は1.0μmである。pゲート用イオン注入
後、窒素のイオン注入によりn+ソース12を形成した。注
入条件は最大200keVの多重注入であり、ドーズ量の総計
は1.8×1015cm-2である。イオン注入後、アルゴン雰囲
気中で1700℃の欠陥回復・活性化熱処理をした。各電極
にはNiを用いた。作製したデバイスの電気特性を測定し
た結果、600V以上の耐圧を得ることができ、そのときの
ゲート逆バイアスは2Vであった。またオン抵抗は0.5mΩ
・cm2と、オン、オフともに良好な特性を得ることができ
た。
いた。ドリフト領域には厚み6.5μm、濃度3.0×1016cm
-3のnエピ層11を用いた。pゲート13にはAlをドーパント
に用い、そのイオン注入条件は最大加速エネルギー1.25
MeV、ドーズ量5×1013cm-2である。チャネル幅は0.5μ
m、ユニット幅は1.0μmである。pゲート用イオン注入
後、窒素のイオン注入によりn+ソース12を形成した。注
入条件は最大200keVの多重注入であり、ドーズ量の総計
は1.8×1015cm-2である。イオン注入後、アルゴン雰囲
気中で1700℃の欠陥回復・活性化熱処理をした。各電極
にはNiを用いた。作製したデバイスの電気特性を測定し
た結果、600V以上の耐圧を得ることができ、そのときの
ゲート逆バイアスは2Vであった。またオン抵抗は0.5mΩ
・cm2と、オン、オフともに良好な特性を得ることができ
た。
【００２０】図４は本発明の第２の実施例であり、JFET
の断面構造である。本実施例では実施例１のドリフト層
１１を5.0μmとし、その上に厚み1.5μｍ、濃度1.0×10
16cm -3のn-層をエピ成長により追加した。これにより加
工精度を和らげることができ、チャネル幅は0.8μm、ユ
ニット幅は2.4μmとした。これにより、4Vのゲート逆バ
イアスで600V以上の耐圧を得ることができた。またオン
抵抗は1.5mΩ・cm2と良好な特性をであった。
の断面構造である。本実施例では実施例１のドリフト層
１１を5.0μmとし、その上に厚み1.5μｍ、濃度1.0×10
16cm -3のn-層をエピ成長により追加した。これにより加
工精度を和らげることができ、チャネル幅は0.8μm、ユ
ニット幅は2.4μmとした。これにより、4Vのゲート逆バ
イアスで600V以上の耐圧を得ることができた。またオン
抵抗は1.5mΩ・cm2と良好な特性をであった。
【００２１】図５は本発明の第３の実施例を示すJFETの
断面構造である。本実施例においては、ドリフト層１１
を5.3μmmとしn-層14の厚みを1.2μmとし、pゲート領域
13の深さと同じにした。これにより、4.5Vのゲート逆バ
イアスで600V以上の耐圧を得ることができ、またオン抵
抗は1.4mΩ・cm2と、良好な特性であった。
断面構造である。本実施例においては、ドリフト層１１
を5.3μmmとしn-層14の厚みを1.2μmとし、pゲート領域
13の深さと同じにした。これにより、4.5Vのゲート逆バ
イアスで600V以上の耐圧を得ることができ、またオン抵
抗は1.4mΩ・cm2と、良好な特性であった。
【００２２】図６は本発明の第４の実施例を示すJFETの
断面構造である。本実施例においては、ドリフト層１１
を5.5μmとしn-層14の厚みを1.0μmとし、pゲート領域1
3より浅い構造とした。これにより、6Vとやや高いゲー
ト逆バイアスであったが600V以上の耐圧を得ることがで
き、またオン抵抗は1.2mΩ・cm2と、良好な特性であっ
た。
断面構造である。本実施例においては、ドリフト層１１
を5.5μmとしn-層14の厚みを1.0μmとし、pゲート領域1
3より浅い構造とした。これにより、6Vとやや高いゲー
ト逆バイアスであったが600V以上の耐圧を得ることがで
き、またオン抵抗は1.2mΩ・cm2と、良好な特性であっ
た。
【００２３】図７は本発明の第５の実施例を示すJFETの
断面構造である。本実施例においては、実施例１におけ
るドリフト層11を6.0μmとし、その上に厚み0.5μm、濃
度3.0×1017cm-3のn層15をエピ成長により追加した形成
した。チャネル幅は0.5μm、ユニット幅は1.0μmであ
る。これにより、3Vのゲート逆バイアスで600V以上の耐
圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良
好な特性であった。
断面構造である。本実施例においては、実施例１におけ
るドリフト層11を6.0μmとし、その上に厚み0.5μm、濃
度3.0×1017cm-3のn層15をエピ成長により追加した形成
した。チャネル幅は0.5μm、ユニット幅は1.0μmであ
る。これにより、3Vのゲート逆バイアスで600V以上の耐
圧を得ることができ、またオン抵抗は0.4mΩ・cm2と、良
好な特性であった。
【００２４】図８は本発明の第６の実施例を示すJFETの
断面構造である。本実施例においては、ドリフト層11を
5.0μmとし、その上に厚み0.8μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成した。チャネル幅は0.5μm、ユニット幅は1.0μm
である。これにより、2Vのゲート逆バイアスで600V以上
の耐圧を得ることができ、またオン抵抗は0.5mΩ・cm
2と、良好な特性であった。
断面構造である。本実施例においては、ドリフト層11を
5.0μmとし、その上に厚み0.8μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成した。チャネル幅は0.5μm、ユニット幅は1.0μm
である。これにより、2Vのゲート逆バイアスで600V以上
の耐圧を得ることができ、またオン抵抗は0.5mΩ・cm
2と、良好な特性であった。
【００２５】図９は本発明の第７の実施例を示すJFETの
断面構造である。本実施例においては、ドリフト層11を
5.3μmとし、その上に厚み0.5μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成し、pゲート領域13の深さと同じにした。チャネ
ル幅は0.5μm、ユニット幅は1.0μmである。これによ
り、3Vのゲート逆バイアスで600V以上の耐圧を得ること
ができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であ
った。
断面構造である。本実施例においては、ドリフト層11を
5.3μmとし、その上に厚み0.5μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成し、pゲート領域13の深さと同じにした。チャネ
ル幅は0.5μm、ユニット幅は1.0μmである。これによ
り、3Vのゲート逆バイアスで600V以上の耐圧を得ること
ができ、またオン抵抗は0.4mΩ・cm2と、良好な特性であ
った。
【００２６】図10は本発明の第８の実施例を示すJFETの
断面構造である。本実施例においては、ドリフト層11を
5.5μmとし、その上に厚み0.3μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成し、pゲート領域13より浅い構造とした。チャネ
ル幅は0.5μm、ユニット幅は1.0μmである。これによ
り、5Vのゲート逆バイアスで600V以上の耐圧を得ること
ができ、またオン抵抗は0.3mΩ・cm2と、良好な特性であ
った。
断面構造である。本実施例においては、ドリフト層11を
5.5μmとし、その上に厚み0.3μm、濃度3.0×1015cm-3
のn-層14をエピ成長により形成した。さらに厚み0.7μ
m、濃度3.0×1017cm-3のn層15をエピ成長により追加し
て形成し、pゲート領域13より浅い構造とした。チャネ
ル幅は0.5μm、ユニット幅は1.0μmである。これによ
り、5Vのゲート逆バイアスで600V以上の耐圧を得ること
ができ、またオン抵抗は0.3mΩ・cm2と、良好な特性であ
った。
【００２７】図11は本発明の第９の実施例を示すJFETの
断面構造である。微細チャネルJFETを実現するには必然
的に高精度のアライメントが要求される。しかしながら
本発明のJFETの場合、pゲートとn+ソースが接している
構造であるため、本実施例のように一つのn+ソースに複
数個の副次的pゲートを接して設けても問題はない。こ
れにより異なる領域間に関する高精度のアライメントは
必要ではなくなる。
断面構造である。微細チャネルJFETを実現するには必然
的に高精度のアライメントが要求される。しかしながら
本発明のJFETの場合、pゲートとn+ソースが接している
構造であるため、本実施例のように一つのn+ソースに複
数個の副次的pゲートを接して設けても問題はない。こ
れにより異なる領域間に関する高精度のアライメントは
必要ではなくなる。
【００２８】本実施例では実施例２に示した構造を用
い、n+ソース下部に２本の副次的pゲートを設けた。こ
の場合のチャネル幅は0.8μm、副次的pゲートの幅は1.6
μmである。なお副次的pゲートは図示していない場所で
ゲート電極22に接する構造となっている。この場合のユ
ニット幅は10μmであるが、チャネル幅の４倍のユニッ
ト幅を実現した場合と同様の効果を得ることができた。
本構造を採用することにより、実施例２と同様の特性を
得ることができた。
い、n+ソース下部に２本の副次的pゲートを設けた。こ
の場合のチャネル幅は0.8μm、副次的pゲートの幅は1.6
μmである。なお副次的pゲートは図示していない場所で
ゲート電極22に接する構造となっている。この場合のユ
ニット幅は10μmであるが、チャネル幅の４倍のユニッ
ト幅を実現した場合と同様の効果を得ることができた。
本構造を採用することにより、実施例２と同様の特性を
得ることができた。
【００２９】図12は本発明の第10の実施例を示すJFETの
断面構造である。本実施例は実施例３に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例３と同様の特性を得ることができた。
断面構造である。本実施例は実施例３に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例３と同様の特性を得ることができた。
【００３０】図13は本発明の第11の実施例を示すJFETの
断面構造である。本実施例は実施例４に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例４と同様の特性を得ることができた。
断面構造である。本実施例は実施例４に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例４と同様の特性を得ることができた。
【００３１】図14は本発明の第12の実施例を示すJFETの
断面構造である。本実施例は実施例５に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例５と同様の特性を得ることができた。
断面構造である。本実施例は実施例５に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例５と同様の特性を得ることができた。
【００３２】図15は本発明の第13の実施例を示すJFETの
断面構造である。本実施例は実施例６に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例６と同様の特性を得ることができた。
断面構造である。本実施例は実施例６に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例６と同様の特性を得ることができた。
【００３３】図16は本発明の第14の実施例を示すJFETの
断面構造である。本実施例は実施例７に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例７と同様の特性を得ることができた。
断面構造である。本実施例は実施例７に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例７と同様の特性を得ることができた。
【００３４】図17は本発明の第15の実施例を示すJFETの
断面構造である。本実施例は実施例８に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例８と同様の特性を得ることができた。
断面構造である。本実施例は実施例８に副次的pゲート
を加えた例であり、実施例９と同様の理由により、異な
る領域間に関する高精度のアライメントを必要とせず
に、実施例８と同様の特性を得ることができた。
【００３５】図18は本発明の第16の実施例を示すJFETの
断面構造である。本実施例はチャネル中央部下に、pゲ
ート13と同一断面では接することなく埋め込みpゲート1
6を設けた構造である。nドリフト層11は濃度3×1016cm
-3、厚さ8μmであり、埋め込みpゲート16の厚さは0.5μ
mである。pゲート13と埋め込みpゲート16の間がチャネ
ルとなる横型チャネル方式のデバイスであり、間隔がチ
ャネル幅となる。本実施例では1.0μmとした。pゲート1
3と埋め込みpゲート16が接することなく重なっている距
離がチャネル長であり、本実施例では3.0μmとした。こ
れによりゲート電圧０Vで耐圧600Vを実現することがで
きた。しかしながらユニット幅が大きいためオン抵抗は
2mΩ・cm2であった。
断面構造である。本実施例はチャネル中央部下に、pゲ
ート13と同一断面では接することなく埋め込みpゲート1
6を設けた構造である。nドリフト層11は濃度3×1016cm
-3、厚さ8μmであり、埋め込みpゲート16の厚さは0.5μ
mである。pゲート13と埋め込みpゲート16の間がチャネ
ルとなる横型チャネル方式のデバイスであり、間隔がチ
ャネル幅となる。本実施例では1.0μmとした。pゲート1
3と埋め込みpゲート16が接することなく重なっている距
離がチャネル長であり、本実施例では3.0μmとした。こ
れによりゲート電圧０Vで耐圧600Vを実現することがで
きた。しかしながらユニット幅が大きいためオン抵抗は
2mΩ・cm2であった。
【００３６】図19は本発明の第17の実施例を示すJFETの
断面構造である。本実施例は実施例16のチャネルの濃度
を低くした構造としたものである。ドリフト層11の厚さ
を6.5μmとし、埋め込みpゲート16を形成後、濃度1.5×
1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加し
た。これによりチャネル幅を2μmとすることができ、ユ
ニット全体も微細化でき、ゲート電圧０Vで耐圧600Vを
実現できたとともに、オン抵抗を1.5mΩ・cm2に低減で
きた。
断面構造である。本実施例は実施例16のチャネルの濃度
を低くした構造としたものである。ドリフト層11の厚さ
を6.5μmとし、埋め込みpゲート16を形成後、濃度1.5×
1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加し
た。これによりチャネル幅を2μmとすることができ、ユ
ニット全体も微細化でき、ゲート電圧０Vで耐圧600Vを
実現できたとともに、オン抵抗を1.5mΩ・cm2に低減で
きた。
【００３７】図20は本発明の第18の実施例を示すJFETの
断面構造である。実施例16においてn+ソース下部のn型
領域はオン抵抗を大きくする一因となっている。そのた
め、本実施例ではn+ソース12を埋め込みpゲート16と接
する構造とした。これによりゲート電圧０Vで耐圧600V
を実現できたとともに、オン抵抗を1.5mΩ・cm2に低減
できた。
断面構造である。実施例16においてn+ソース下部のn型
領域はオン抵抗を大きくする一因となっている。そのた
め、本実施例ではn+ソース12を埋め込みpゲート16と接
する構造とした。これによりゲート電圧０Vで耐圧600V
を実現できたとともに、オン抵抗を1.5mΩ・cm2に低減
できた。
【００３８】図21は本発明の第19の実施例を示すJFETの
断面構造である。実施例17においてn+ソース下部のn-領
域はオン抵抗を大きくする一因となっている。そのた
め、本実施例ではn+ソース12を埋め込みpゲート16と接
する構造とした。これによりゲート電圧０Vで耐圧600V
を実現できたとともに、オン抵抗を1.0mΩ・cm2に低減
できた。
断面構造である。実施例17においてn+ソース下部のn-領
域はオン抵抗を大きくする一因となっている。そのた
め、本実施例ではn+ソース12を埋め込みpゲート16と接
する構造とした。これによりゲート電圧０Vで耐圧600V
を実現できたとともに、オン抵抗を1.0mΩ・cm2に低減
できた。
【００３９】図22は本発明の第20の実施例を示すJFETの
断面構造である。ノーマリオフを実現するため、本実施
例ではn+ソース12とnドリフト11の間に低濃度かつ極薄
のp-層17を設けた。厚さ6.2μm、濃度3×1016cm-3のnド
リフト11をエピ成長後、厚さ0.3μm、濃度1×1015cm-3
のp層17を成長させた。その後イオン注入によりpゲート
13とn+ソース12を形成した。n+ソース形成時の注入エネ
ルギーの最大値を160keVとしp-層17の厚さをトンネル可
能10nmとした。チャネル幅は0.8μm、ユニット幅は2.4
μmである。これによりゲートバイアス０Vの状態であっ
てもpゲート13ならびにp-層17からの空乏層拡がりによ
り耐圧600Vを実現できた。一方ゲートに順バイアスを印
加することにより空乏層拡がりが減少し、かつp-層17は
トンネル可能であるためオン状態が実現でき，1mΩ・cm
2のオン抵抗が得られた。
断面構造である。ノーマリオフを実現するため、本実施
例ではn+ソース12とnドリフト11の間に低濃度かつ極薄
のp-層17を設けた。厚さ6.2μm、濃度3×1016cm-3のnド
リフト11をエピ成長後、厚さ0.3μm、濃度1×1015cm-3
のp層17を成長させた。その後イオン注入によりpゲート
13とn+ソース12を形成した。n+ソース形成時の注入エネ
ルギーの最大値を160keVとしp-層17の厚さをトンネル可
能10nmとした。チャネル幅は0.8μm、ユニット幅は2.4
μmである。これによりゲートバイアス０Vの状態であっ
てもpゲート13ならびにp-層17からの空乏層拡がりによ
り耐圧600Vを実現できた。一方ゲートに順バイアスを印
加することにより空乏層拡がりが減少し、かつp-層17は
トンネル可能であるためオン状態が実現でき，1mΩ・cm
2のオン抵抗が得られた。
【００４０】図23は本発明の第21の実施例を示すJFETの
断面構造である。実施例20ではn+ソースのイオン注入条
件を制御することによりp-層の厚さを制御していたが、
再現性の点からは容易ではない。そのため本実施例では
5nmのp-層17をエピ成長後厚さ0.3μm、濃度3×1016cm-3
のn層15を追加成長させた。その後イオン注入によりpゲ
ート13とn+ソース12を形成した。これによりp-層の厚さ
制御性が向上し、ノーマリオフが実現できたとともに、
1mΩ・cm2のオン抵抗が得られた。
断面構造である。実施例20ではn+ソースのイオン注入条
件を制御することによりp-層の厚さを制御していたが、
再現性の点からは容易ではない。そのため本実施例では
5nmのp-層17をエピ成長後厚さ0.3μm、濃度3×1016cm-3
のn層15を追加成長させた。その後イオン注入によりpゲ
ート13とn+ソース12を形成した。これによりp-層の厚さ
制御性が向上し、ノーマリオフが実現できたとともに、
1mΩ・cm2のオン抵抗が得られた。
【００４１】図24は本発明の第22の実施例を示すJFETの
断面構造である。ゲート逆バイアスを低減するには、チ
ャネル幅のみならず深いpゲートが必要である。そのた
めには高エネルギーイオン注入が不可欠である。しかし
ながらMeV級のイオン注入装置は一般的でなく、さらに
厚いマスキング材料が必要であり、微細加工時の寸法シ
フトを考慮するなど、プロセス的には容易ではない。そ
のため本実施例ではゲート形成領域をドライエッチング
等によりする構造とした。さらにはpゲート13の形成方
法として、ゲート電極にAlを用い、これからレーザー照
射によりAlを拡散させる方式を採用した。この方式はゲ
ート電極とpゲートがセルフアラインで形成できるた
め、ユニット幅の大幅短縮が容易になり、チャネル幅0.
5μm、ユニット幅1.0μmという微細デバイスを形成でき
た。これによりゲート逆バイアス2Vで耐圧600Vを実現で
き、さらに0.5mΩ・cm2という低オン抵抗を実現でき
た。
断面構造である。ゲート逆バイアスを低減するには、チ
ャネル幅のみならず深いpゲートが必要である。そのた
めには高エネルギーイオン注入が不可欠である。しかし
ながらMeV級のイオン注入装置は一般的でなく、さらに
厚いマスキング材料が必要であり、微細加工時の寸法シ
フトを考慮するなど、プロセス的には容易ではない。そ
のため本実施例ではゲート形成領域をドライエッチング
等によりする構造とした。さらにはpゲート13の形成方
法として、ゲート電極にAlを用い、これからレーザー照
射によりAlを拡散させる方式を採用した。この方式はゲ
ート電極とpゲートがセルフアラインで形成できるた
め、ユニット幅の大幅短縮が容易になり、チャネル幅0.
5μm、ユニット幅1.0μmという微細デバイスを形成でき
た。これによりゲート逆バイアス2Vで耐圧600Vを実現で
き、さらに0.5mΩ・cm2という低オン抵抗を実現でき
た。
【００４２】図25は本発明の第23の実施例を示すJFETの
断面構造である。本実施例ではpゲート13下側の領域全
てを低濃度のn-領域18とした。厚さ6.5μm、濃度3×10
16cm- 3のドリフト層11を用い、イオン注入によりpゲー
ト13、n+ソース12を形成し、さらにボロンなどのp型不
純物をイオン注入により選択的に低濃度でpゲートの下
部に注入し、補償効果で1×1015cm-3のn-領域とした。
これによりゲート/ドレイン間の容量は約25％低減し、
スイッチングの高速化を図ることができた。
断面構造である。本実施例ではpゲート13下側の領域全
てを低濃度のn-領域18とした。厚さ6.5μm、濃度3×10
16cm- 3のドリフト層11を用い、イオン注入によりpゲー
ト13、n+ソース12を形成し、さらにボロンなどのp型不
純物をイオン注入により選択的に低濃度でpゲートの下
部に注入し、補償効果で1×1015cm-3のn-領域とした。
これによりゲート/ドレイン間の容量は約25％低減し、
スイッチングの高速化を図ることができた。
【００４３】図26は本発明の第24の実施例を示すJFETの
断面構造である。本実施例ではpゲート13下側の領域の
うち、pゲート側の部分を低濃度のn-領域18とした。こ
の場合でも実施例23と同様ゲート/ドレイン間の容量を
低減できた。
断面構造である。本実施例ではpゲート13下側の領域の
うち、pゲート側の部分を低濃度のn-領域18とした。こ
の場合でも実施例23と同様ゲート/ドレイン間の容量を
低減できた。
【００４４】図27は本発明の第25の実施例を示すJFETの
断面構造である。本実施例は横チャネル型JFETにおいて
ゲート/ドレイン間容量の低減を図った例である。厚さ5
μm、濃度3×1016cm-3のドリフト層11に埋め込みゲート
16を形成後、さらにボロンなどのp型不純物をイオン注
入により選択的に低濃度でpゲートの下部に注入し、補
償効果で1×1015cm-3のn-領域とした。引続き濃度1.5×
1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加
し、表面側のpゲート13とn+ソース12を形成した。これ
により実施例23と同様ゲート/ドレイン間の容量を低減
できた。
断面構造である。本実施例は横チャネル型JFETにおいて
ゲート/ドレイン間容量の低減を図った例である。厚さ5
μm、濃度3×1016cm-3のドリフト層11に埋め込みゲート
16を形成後、さらにボロンなどのp型不純物をイオン注
入により選択的に低濃度でpゲートの下部に注入し、補
償効果で1×1015cm-3のn-領域とした。引続き濃度1.5×
1016cm-3、厚さ1.5μmのn-層14をエピ成長により追加
し、表面側のpゲート13とn+ソース12を形成した。これ
により実施例23と同様ゲート/ドレイン間の容量を低減
できた。
【００４５】図28は本発明の第26の実施例を示すJFETの
断面構造である。本実施例では横チャネルJFETにおける
埋め込みpゲート16下側の領域のうち、pゲート側の部分
を低濃度のn-領域18とした。この場合でも実施例23と同
様ゲート/ドレイン間の容量を低減できた。
断面構造である。本実施例では横チャネルJFETにおける
埋め込みpゲート16下側の領域のうち、pゲート側の部分
を低濃度のn-領域18とした。この場合でも実施例23と同
様ゲート/ドレイン間の容量を低減できた。
【００４６】上記実施例では横チャネルJFETのうち実施
例19に適用した場合で説明したが、本発明はこれに限ら
ず、実施例16から実施例18に適用しても同様である。
例19に適用した場合で説明したが、本発明はこれに限ら
ず、実施例16から実施例18に適用しても同様である。
【００４７】
【発明の効果】本発明によれば、低ゲート逆バイアスか
つ低オン抵抗が実現できるため、インバーター用のスイ
ッチングデバイスに用いるとゲート駆動が容易になると
共に損失を低減できる。
つ低オン抵抗が実現できるため、インバーター用のスイ
ッチングデバイスに用いるとゲート駆動が容易になると
共に損失を低減できる。
【図１】本発明を説明するためのチャネル幅とゲート逆
バイアスの関係を示す計算結果。
バイアスの関係を示す計算結果。
【図２】JFETの構造並びに本発明の第１の実施例を示す
略式断面図。
略式断面図。
【図３】本発明を説明するためのチャネル幅とオン抵抗
の関係を示す計算結果。
の関係を示す計算結果。
【図４】本発明の第２の実施例を説明する略式断面図。
【図５】本発明の第３の実施例を説明する略式断面図。
【図６】本発明の第４の実施例を説明する略式断面図。
【図７】本発明の第５の実施例を説明する略式断面図。
【図８】本発明の第６の実施例を説明する略式断面図。
【図９】本発明の第７の実施例を説明する略式断面図。
【図10】本発明の第８の実施例を説明する略式断面図。
【図11】本発明の第９の実施例を説明する略式断面図。
【図12】本発明の第10の実施例を説明する略式断面図。
【図13】本発明の第11の実施例を説明する略式断面図。
【図14】本発明の第12の実施例を説明する略式断面図。
【図15】本発明の第13の実施例を説明する略式断面図。
【図16】本発明の第14の実施例を説明する略式断面図。
【図17】本発明の第15の実施例を説明する略式断面図。
【図18】本発明の第16の実施例を説明する略式断面図。
【図19】本発明の第11の実施例を説明する略式断面図。
【図20】本発明の第12の実施例を説明する略式断面図。
【図21】本発明の第13の実施例を説明する略式断面図。
【図22】本発明の第14の実施例を説明する略式断面図。
【図23】本発明の第15の実施例を説明する略式断面図。
【図24】本発明の第16の実施例を説明する略式断面図。
【図25】本発明の第11の実施例を説明する略式断面図。
【図26】本発明の第12の実施例を説明する略式断面図。
【図27】本発明の第13の実施例を説明する略式断面図。
【図28】本発明の第16の実施例を説明する略式断面図。
10…n+基板、11…nドリフト層、12…n+ソース領域、13
…pゲート領域、14…n-層、15…n層、16…埋め込みp
層、17…p-層、18…n-領域、21…ドレイン電極、22…ソ
ース電極、23…ゲート電極。
…pゲート領域、14…n-層、15…n層、16…埋め込みp
層、17…p-層、18…n-領域、21…ドレイン電極、22…ソ
ース電極、23…ゲート電極。
Claims (11)
- 【請求項１】 バンドギャップが2.0eV以上の半導体で
あり、かつ一対の主表面を有し、低不純物濃度の第一導
電型の基体と、前記基体の第一主表面に形成された第一
導電型を有し基体より低抵抗の第一層と、前記第一層の
表面に形成された第一電極と、前記基体の第二主表面に
形成され基体と同じ導電型の第二領域と、前記第二領域
に形成された第二電極と、前記基体の第二主表面に前記
第二領域より深く形成され基体と異なる導電型の制御領
域と、前記制御領域に形成された制御電極とから構成さ
れており、かつ前記第二領域と制御領域は互いに接する
ように配置された半導体装置において、 前記第二領域の下部にあって、前記制御領域に挟まれた
チャネル領域の幅の最小値が1.5μmより狭いことを特徴
とする半導体装置。 - 【請求項２】 請求項１において、前記チャネル領域の
少なくとも一部の濃度が前記基体の濃度より低いことを
特長とする半導体装置。 - 【請求項３】 請求項１において、前記チャネル領域の
少なくとも一部に第二導電型を有する薄い層が形成され
ていることを特長とする半導体装置。 - 【請求項４】 請求項１及び請求項３のいずれかにおい
て、前記チャネル領域ならびにその下側の第一層側にお
ける領域の濃度が、前記制御領域下側の第一層側におけ
る領域の濃度より高いことを特長とする半導体装置。 - 【請求項５】 請求項１において、前記制御電極にアル
ミニウムを用い、該アルミニウム電極から熱処理により
アルミニウムを半導体中に拡散することにより、前記電
極と前記制御領域を自己整合的に形成することを特長と
する半導体装置。 - 【請求項６】 請求項１において、前記第二領域の下側
に前記制御領域と同じ導電型の第二制御領域を設けるこ
とにより、前記チャネル領域における電流の主たる流れ
が前記第二領域に対し横方向になっていることを特長と
する半導体装置。 - 【請求項７】 請求項６において、前記第二領域と前記
第二制御領域が接していることを特長とする半導体装
置。 - 【請求項８】 請求項６または請求項７の何れかにおい
て、前記チャネル領域の少なくとも一部の濃度が前記前
記基体の濃度より低いことを特長とする半導体装置。 - 【請求項９】 請求項７において、前記第二領域に近い
部分の前記チャネル領域の濃度が前記基体より高いこと
を特長とする半導体装置。 - 【請求項１０】 請求項６から請求項９の何れかにおい
て、前記第二制御領域下側の第一層側における領域の濃
度が前記基体より高いことを特長とする半導体装置。 - 【請求項１１】 請求項１から請求項５の何れかにおい
て、前記チャネル領域の幅と前記制御領域の幅の和が、
前記チャネル領域の幅の４倍と等しいかもしくは小さい
を特長とする半導体装置。
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|---|---|---|---|
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| JP2001253188A JP4127987B2 (ja) | 2001-08-23 | 2001-08-23 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2003068758A true JP2003068758A (ja) | 2003-03-07 |
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| Application Number | Title | Priority Date | Filing Date |
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- 2001-08-23 JP JP2001253188A patent/JP4127987B2/ja not_active Expired - Fee Related
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