JP2003031736A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

Info

Publication number
JP2003031736A
JP2003031736A JP2001213975A JP2001213975A JP2003031736A JP 2003031736 A JP2003031736 A JP 2003031736A JP 2001213975 A JP2001213975 A JP 2001213975A JP 2001213975 A JP2001213975 A JP 2001213975A JP 2003031736 A JP2003031736 A JP 2003031736A
Authority
JP
Japan
Prior art keywords
chip
semiconductor
mounting portion
semiconductor device
bonding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001213975A
Other languages
English (en)
Inventor
Shinya Koike
信也 小池
Kazuo Shimizu
一男 清水
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2001213975A priority Critical patent/JP2003031736A/ja
Priority to US10/188,805 priority patent/US6849933B2/en
Publication of JP2003031736A publication Critical patent/JP2003031736A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H01L23/433—Auxiliary members in containers characterised by their shape, e.g. pistons
    • H01L23/4334—Auxiliary members in encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/32257—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic the layer connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 高放熱形の半導体装置の信頼性の向上を図
る。 【解決手段】 複数のボンディングパッドが形成された
半導体チップ２と、複数のインナリード８ａと、前記ボ
ンディングパッドとインナリード８ａとを接続する複数
のボンディングワイヤ４と、半導体チップ２を支持する
チップ支持面５ａと外部に露出する裏面５ｂとを有する
ヒートスプレッダ５と、半導体チップ２とヒートスプレ
ッダ５とを接合するチップ接合材９と、半導体チップ２
を封止用樹脂によって封止する樹脂体３と、樹脂体３か
ら外部に突出する複数のアウタリード８ｂとからなり、
ヒートスプレッダ５のチップ支持面５ａのチップ周囲に
チップ支持面５ａより上側に突出する突出部５ｃが設け
られたことにより、チップ接合材９の端部にかかる熱ス
トレスを緩和してＱＦＰ１の信頼性の向上を図る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体製造技術に
関し、特に、樹脂封止形で、かつヒートシンクを有した
高放熱形の半導体装置の信頼性向上に適用して有効な技
術に関する。
【０００２】
【従来の技術】高信頼性のＩＣ（Integrated Circuit）
の搭載が要求される自動車分野では、急速に面実装形パ
ッケージの需要が増えてきており、その中で、特に、高
放熱形の面実装形パッケージの要求が多い。
【０００３】高放熱形の面実装形パッケージとしては、
ヒートスプレッダと呼ばれるヒートシンクを備え、この
ヒートスプレッダを樹脂体から露出させて放熱性を高め
る構造のものがある。
【０００４】その際、半導体チップで発熱される熱をよ
り効率的にヒートスプレッダに伝達させるため、ダイボ
ンド材であるチップ接合材としては、主に、はんだ材や
熱伝導率の高い銀ペーストが多く使用されている。
【０００５】なお、放熱板または放熱ブロックを有した
半導体装置の構造とその製造方法については、例えば、
特開平６−２９５９６３号公報にその記載があり、そこ
には、放熱板または放熱ブロックにＵ字溝あるいは返し
の有る底付き穴を設けて、樹脂封止時に、Ｕ字溝または
返しの有る底付き穴の部分に樹脂を食いつかせ、放熱板
または放熱ブロックと樹脂との密着性を向上させる技術
が記載されている。
【０００６】
【発明が解決しようとする課題】ところが、本発明者
は、前記公報に記載された技術では、温度サイクル試験
や基板実装時のリフローによる熱ストレスに対しては、
放熱板または放熱ブロックと樹脂との密着性が不十分で
あることを見い出した。
【０００７】つまり、放熱部材であるヒートスプレッダ
が樹脂体から露出する構造の面実装形パッケージにおい
て、ヒートスプレッダと樹脂の熱膨張係数の差によって
発生する熱ストレスは非常に大きく、前記公報に記載さ
れた技術のみで熱ストレスによるヒートスプレッダと樹
脂の接合部の剥離を回避するのは困難と思われる。
【０００８】その結果、ヒートスプレッダと樹脂の接合
部が剥離すると、ダイボンド材であるチップ接合材に全
てのストレスが集中し、面実装形パッケージとしての信
頼性が低下することが問題となる。
【０００９】本発明の目的は、信頼性の向上を図る高放
熱形の半導体装置およびその製造方法を提供することに
ある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１２】すなわち、本発明は、複数のボンディング
パッドが形成された半導体チップと、半導体チップの周
囲に配置された複数のインナリードと、複数のボンディ
ングパッドと複数のインナリードとをそれぞれ接続する
複数の接続部材と、半導体チップを支持するチップ支持
面とこの面の反対側に配置されて外部に露出する裏面と
を有するチップ搭載部と、半導体チップとチップ搭載部
とを接合するチップ接合材と、半導体チップを封止して
半導体チップの側部に配置されるチップ側部封止部を有
する樹脂体と、この樹脂体から外部に突出する複数のア
ウタリードとを有し、チップ搭載部のチップ支持面のチ
ップ周囲にチップ支持面より突出する突出部が設けられ
ているものである。
【００１３】また、本発明は、チップ支持面から突出す
る突出部が形成されたチップ搭載部を複数有した多連ヒ
ートシンクと、インナリードおよびアウタリードを有し
た多連フレームとを接合してなるリードフレームを準備
する工程と、チップ搭載部のチップ支持面にチップ接合
材を介して半導体チップを搭載する工程と、ボンディン
グステージ上にチップ搭載部を配置した後、チップ搭載
部の突出部の外側に前記インナリードを配置してチップ
搭載部とインナリードとが接触するように両者をクラン
プし、この状態でボンディングステージからチップ搭載
部を介してインナリードに熱を伝えて半導体チップのボ
ンディングパッドとインナリードとをボンディングワイ
ヤによって接続する工程と、接続後、クランプを開放し
てチップ搭載部とインナリードとを離脱させる工程と、
半導体チップを樹脂封止してチップ搭載部のチップ支持
面と反対側の面が外部に露出するように樹脂体を形成す
る工程と、樹脂体から突出する複数のアウタリードをリ
ードフレームの多連フレームから分離する工程とを有す
るものである。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
【００１５】以下の実施の形態においては便宜上その必
要があるときは、複数のセクションまたは実施の形態に
分割して説明するが、特に明示した場合を除き、それら
はお互いに無関係なものではなく、一方は他方の一部ま
たは全部の変形例、詳細、補足説明などの関係にある。
【００１６】また、以下の実施の形態において、要素の
数等（個数、数値、量、範囲等を含む）に言及する場
合、特に明示した場合および原理的に明らかに特定の数
に限定される場合などを除き、その特定の数に限定され
るものではなく、特定の数以上でも以下でも良いものと
する。
【００１７】さらに、以下の実施の形態において、その
構成要素（要素ステップなども含む）は、特に明示した
場合および原理的に明らかに必須であると考えられる場
合などを除き、必ずしも必須のものではないことは言う
までもない。
【００１８】同様に、以下の実施の形態において、構成
要素などの形状、位置関係などに言及するときは、特に
明示した場合および原理的に明らかにそうでないと考え
られる場合などを除き、実質的にその形状などに近似ま
たは類似するものなどを含むものとする。このことは前
記数値および範囲についても同様である。
【００１９】また、実施の形態を説明するための全図に
おいて同一機能を有するものは同一の符号を付し、その
繰り返しの説明は省略する。
【００２０】（実施の形態１）図１は本発明の実施の形
態１の半導体装置の構造の一例を一部破断して示す平面
図、図２は図１に示す半導体装置の構造を一部破断して
示す側面図、図３は図１に示す半導体装置の対角線方向
の構造を示す断面図、図４は図１に示す半導体装置の構
造を示す断面図、図５、図６、図７および図８はそけぞ
れ本発明の実施の形態１の半導体装置の変形例の構造を
示す断面図、図９は図５に示す半導体装置におけるレジ
ン収縮力低減状態の一例を示す概念図、図１０は図５に
示す半導体装置における熱ストレス印加時のヒートスプ
レッダの突出部への締め付け力発生状態の一例を示す概
念図、図１１は図１に示す半導体装置における熱ストレ
ス印加時のヒートスプレッダの突出部とチップ側部封止
部の構造の一例を示す拡大部分断面図、図１２は図７に
示す半導体装置におけるレジン収縮力低減状態の一例を
示す概念図、図１３は図７に示す半導体装置における熱
ストレス印加時のヒートスプレッダの突出部への締め付
け力発生状態の一例を示す概念図、図１４は本発明の実
施の形態１の半導体装置の組み立て手順の一例を示す製
造プロセスフロー図、図１５は図１に示す半導体装置の
組み立てに用いられるリードフレームの構造の一例を示
す部分平面図、図１６は図１５に示すリードフレームの
構造を示す断面図、図１７は図１に示す半導体装置の組
み立てにおけるダイボンディング状態の一例を示す部分
平面図、図１８は図１に示す半導体装置の組み立てにお
けるワイヤボンディング状態の一例を示す部分平面図、
図１９は図１に示す半導体装置の組み立てにおけるワイ
ヤボンディング状態の一例を示す拡大部分断面図、図２
０は図６に示す変形例の半導体装置の組み立てにおける
ワイヤボンディング状態を示す拡大部分断面図、図２１
は図１に示す半導体装置の組み立てにおけるモールド状
態の一例を示す部分断面図、図２２は図１に示す半導体
装置の組み立てにおける切断成形状態の一例を示す部分
断面図、図２３は図１に示す半導体装置の実装基板への
実装状態の構造の一例を示す部分平面図、図２４は図２
３に示す実装状態の構造を一部破断して示す側面図であ
る。
【００２１】本実施の形態１の半導体装置は、樹脂封止
形で、かつワイヤボンディングタイプの面実装形の半導
体パッケージであり、低熱抵抗を実現する高放熱タイプ
のＩＣパッケージである。
【００２２】したがって、主面２ｂに半導体集積回路が
形成された半導体チップ（半導体ペレットともいう）２
を有するとともに、この半導体チップ２から発せられる
熱を外部に放熱するヒートシンクであるヒートスプレッ
ダ５が設けられており、放熱性を高めるために、ヒート
スプレッダ５の一部を樹脂体３から露出させた構造のも
のである。
【００２３】さらに、このヒートスプレッダ５がチップ
搭載部を兼ねており、ヒートスプレッダ５上にチップ接
合材９を介して半導体チップ２が固定されている。
【００２４】また、複数のアウタリード８ｂは、図１に
示すように、樹脂体３から４方向に突出して、それぞれ
ガルウィング状に曲げ成形されており、ここでは、前記
半導体装置の一例として、高放熱タイプのＱＦＰ（Quad
Flat Package)１を取り上げて説明する。
【００２５】図１〜図４を用いてＱＦＰ１の詳細構成に
ついて説明すると、主面２ｂとその反対側の裏面２ｃと
を有し、かつ主面２ｂに半導体素子および複数の表面電
極であるボンディングパッド２ａが形成された半導体チ
ップ２と、半導体チップ２の周囲に配置された複数のイ
ンナリード８ａと、複数のボンディングパッド２ａと複
数のインナリード８ａとをそれぞれ電気的に接続する複
数の接続部材であるボンディングワイヤ４と、半導体チ
ップ２を支持するチップ支持面５ａとこのチップ支持面
５ａの反対側に配置されて外部に露出する裏面５ｂとを
有するチップ搭載部であるヒートスプレッダ５と、チッ
プ支持面５ａと半導体チップ２の裏面２ｃとの間に配置
され、かつ半導体チップ２とヒートスプレッダ５とを接
合するダイボンド材であるチップ接合材９と、半導体チ
ップ２、複数のインナリード８ａおよび複数のボンディ
ングワイヤ４を封止用樹脂によって封止し、かつ半導体
チップ２の側部に配置されるチップ側部封止部３ａを有
する樹脂体３と、複数のインナリード８ａとそれぞれに
一体に形成され、かつ樹脂体３から外部に突出する複数
のアウタリード８ｂとからなり、ヒートスプレッダ５の
チップ支持面５ａのチップ周囲にチップ支持面５ａより
上側に突出する図２および図４に示すような突出部５ｃ
が設けられている。
【００２６】つまり、ＱＦＰ１は高放熱タイプのもので
あるため、その放熱部材であるヒートスプレッダ５が直
接半導体チップ２を支持し、さらにヒートスプレッダ５
の裏面５ｂを樹脂体３の裏面３ｂに露出させることによ
り、半導体チップ２から発せられる熱をチップ接合材９
を介して直接ヒートスプレッダ５に伝達し、さらにヒー
トスプレッダ５の裏面５ｂからパッケージ外部に放出ま
たは実装基板１３（図２３参照）に伝達するものであ
る。
【００２７】なお、図４に示すＱＦＰ１では、ヒートス
プレッダ５の裏面５ｂと樹脂体３の裏面３ｂとが同一面
となっている。
【００２８】さらに、ヒートスプレッダ５には、その角
部に、図１および図３に示すように、バンパ７ｂと呼ば
れるヒートシンクが吊りリード７ａを介して設けられて
おり、このバンパ７ｂが、図１に示すように、ＱＦＰ１
の樹脂体３の４隅に露出して配置され、さらに、放熱効
果を高めている。
【００２９】したがって、ヒートスプレッダ５は、例え
ば、銅または銅合金あるいはアルミニウムなどの熱伝導
率が高い金属材料などによって形成されていることが好
ましい。
【００３０】また、本実施の形態１のＱＦＰ１では、ヒ
ートスプレッダ５のチップ支持面５ａのチップ周囲にチ
ップ支持面５ａより上側に突出する図２および図４に示
すような突出部５ｃが設けられている。
【００３１】この突出部５ｃは、図１７に示すように半
導体チップ２の周囲に、例えば、枠状に形成されてい
る。
【００３２】ここで、半導体チップ２の周囲に形成され
たヒートスプレッダ５の突出部５ｃについて説明する。
【００３３】まず、突出部５ｃが設けられていない図２
８に示すようなヒートスプレッダ２１を有した比較例の
高放熱形半導体装置２０において、構成部材それぞれの
材料とその熱膨張係数は、例えば、半導体チップ２がシ
リコンであり、その熱膨張係数α１がα１＝３ｐｐｍ／
ｋ、チップ接合材９が銀ペーストであり、その熱膨張係
数α２がα２＝２８ｐｐｍ／ｋ、ヒートスプレッダ２１
が銅であり、その熱膨張係数α３がα３＝１８ｐｐｍ／
ｋ、樹脂体３がエポキシ系の熱硬化性樹脂であり、その
熱膨張係数α４がα３＝２５ｐｐｍ／ｋである。
【００３４】したがって、高放熱形半導体装置２０で
は、リフローや温度サイクル試験などの際に、その樹脂
体３とヒートスプレッダ２１の熱膨張係数の差によって
熱ストレスが発生し、樹脂体３（封止用樹脂）と半導体
チップ２、および樹脂体３（封止用樹脂）とヒートスプ
レッダ２１では高放熱形半導体装置２０の底面方向に向
かった凸変形が起こり、また、半導体チップ２とヒート
スプレッダ２１では高放熱形半導体装置２０の上面方向
に向かった凸変形が起こる。
【００３５】その結果、ヒートスプレッダ２１と樹脂体
３との間の接合部で剥離が発生し、さらに、前記接合部
が剥離すると、図２８のＡ部に示す箇所、すなわち、ヒ
ートスプレッダ２１上における半導体チップ２の周囲の
チップ水平方向の箇所が、封止用樹脂からなるチップ側
部封止部３ａのみの単一部材による構造となるため、熱
ストレスが、図２８に示すＢ部、すなわちチップ接合材
（チップ接合部）９の端部に直接集中してかかり、その
結果、チップ接合部の劣化を招く。
【００３６】高放熱形半導体装置２０では、チップ接合
材９は、半導体チップ２を固定するだけではなく、半導
体チップ２からの放熱性を高める上で重要な役割を果た
しており、チップ接合材９の劣化は、放熱性を低下さ
せ、パッケージの信頼性も低下させることになる。
【００３７】これに対し、図１〜図４に示す本実施の形
態１のＱＦＰ１では、ヒートスプレッダ５のチップ支持
面５ａのチップ周囲にチップ支持面５ａより上側に突出
する突出部５ｃが設けられているため、図９のＣ部に示
す箇所、すなわち、ヒートスプレッダ５のチップ支持面
５ａ上における半導体チップ２の周囲のチップ水平方向
の箇所が、封止用樹脂からなる図４に示すチップ側部封
止部３ａとヒートスプレッダ５の突出部５ｃとの２種類
の部材による構造となるため、図９に示す長さＭと図２
８に示す長さＬにおいて、Ｍ＜＜Ｌとなり、したがっ
て、チップ側部封止部３ａにおける封止用樹脂の量が高
放熱形半導体装置２０の場合と比べて遥かに少ない。
【００３８】その結果、ＱＦＰ１では、チップ側部にお
ける封止用樹脂とヒートスプレッダ５との熱膨張係数の
差によって発生する熱ストレスの応力差を低減すること
ができ、チップ接合材９の端部にかかる応力を緩和でき
る。
【００３９】さらに、ＱＦＰ１では、図１０に示すよう
に、チップ側部の封止用樹脂の収縮によってヒートスプ
レッダ５の突出部５ｃを締め付ける力が発生し、これに
よって、封止用樹脂とヒートスプレッダ５のチップ支持
面５ａとの界面の開口変形を抑制する効果を生み出す。
すなわち、チップ側部の封止用樹脂の収縮による応力を
突出部５ｃで受けてこの応力を緩和させる。
【００４０】したがって、ヒートスプレッダ５の突出部
５ｃ付近で突出部５ｃと封止用樹脂との間で剥離が発生
した際にも、突出部５ｃで前記応力を受けてチップ接合
材９（チップ接合部）の端部にかかる応力を緩和でき
る。
【００４１】例えば、図１１に示すように、樹脂体３
（封止用樹脂）と突出部５ｃの収縮によって両者が剥離
して突出部５ｃの外側部分とその外側の封止用樹脂との
間に隙間が形成されても、突出部５ｃの内側壁面５ｄと
チップ側部封止部３ａとが突出部５ｃの収縮によって接
触するため、チップ側部封止部３ａで発生する応力を突
出部５ｃの内側壁面５ｄによって受けることができる。
【００４２】これによって、チップ接合材９（チップ接
合部）の端部にかかる応力を緩和できる。
【００４３】以上により、本実施の形態１のＱＦＰ１で
は、ヒートスプレッダ５のチップ周囲にチップ支持面５
ａより上側に突出する突出部５ｃが設けられたことによ
り、チップ接合材９（チップ接合部）の端部にかかる応
力を緩和でき、チップ接合材９の劣化を防ぐことができ
る。
【００４４】その結果、半導体チップ２から発せられる
熱をチップ接合材９を介してヒートスプレッダ５に確実
に伝えることができ、高放熱形のＱＦＰ１として高い放
熱性を維持することができる。
【００４５】したがって、高放熱形のＱＦＰ１の信頼性
の向上を図ることができる。
【００４６】なお、ＱＦＰ１において、図９に示す距離
Ｍすなわちチップ側部封止部３ａの幅は、チップ側部封
止部３ａにおける封止用樹脂の量が少なくなるように、
なるべく小さい方が好ましい。
【００４７】したがって、突出部５ｃは、なるべく半導
体チップ２の近くに設けることが好ましい。ただし、半
導体チップ２と突出部５ｃとの間に、モールド時に、チ
ップ側部に封止用樹脂が入り込める程度の隙間は形成し
なければならない。
【００４８】つまり、ＱＦＰ１における突出部５ｃの設
置箇所は、モールド時に半導体チップ２と突出部５ｃと
の間に封止用樹脂が入り込める最低限の隙間を形成可能
な程度の位置で、かつなるべく半導体チップ２の近くに
設けることが好ましい。つまり、ヒートスプレッダ５の
外周方向に対して、図９に示す距離Ｍは、チップ側部封
止部３ａを形成可能な程度になるべく小さい方が好まし
い。
【００４９】これに基づいて、ヒートスプレッダ５のチ
ップ支持面５ａにおける突出部５ｃの位置としては、図
９に示すように、突出部５ｃの半導体チップ２の端部か
らの距離（Ｍ）が、突出部５ｃからヒートスプレッダ５
の端部（Ｎ）までの距離より短いことが好ましく、Ｍ＜
Ｎとすることにより、チップ側部封止部３ａにおける封
止用樹脂の量を十分に少なくでき、その結果、チップ接
合材９の端部にかかる応力を十分に緩和できる。
【００５０】これにより、チップ接合材９の劣化を防ぐ
ことができ、ＱＦＰ１の信頼性の向上を図ることができ
る。
【００５１】また、チップ接合材９の端部にかかる応力
を確実に緩和するには、ヒートスプレッダ５における突
出部５ｃのチップ支持面５ａからの高さを、可能な限り
高くする。
【００５２】これは、突出部５ｃは、その高さが高けれ
ば高いほどチップ接合材９の端部にかかる応力を緩和で
きるためであり、好ましくは、図４に示すように、ヒー
トスプレッダ５における突出部５ｃのチップ支持面５ａ
からの高さが、チップ接合材９の厚さより高くなるよう
にする。例えば、チップ接合材９の厚さ（ｔ１）が、５
０μｍの場合、突出部５ｃの高さ（ｔ２）を１００μｍ
程度とする。
【００５３】これによって、チップ接合材９の端部にか
かる応力を確実に緩和して、ＱＦＰ１の信頼性の向上を
図ることができる。
【００５４】次に、本実施の形態１のＱＦＰ１の製造方
法を図１４に示す製造プロセスフロー図にしたがって説
明する。
【００５５】まず、図１５および図１６に示すように、
チップ支持面５ａおよびこのチップ支持面５ａから上側
に突出する枠状の突出部５ｃが形成されたヒートスプレ
ッダ５を複数有した多連ヒートシンク７と、インナリー
ド８ａおよびアウタリード８ｂを有した多連フレーム８
とを接合してなる多連のリードフレーム６を準備する
（図１４に示すステップＳ１）。
【００５６】なお、多連ヒートシンク７には、それぞれ
のパッケージ領域にチップ搭載部であるヒートスプレッ
ダ５が形成され、さらに、各チップ支持面５ａには、枠
状に突出部５ｃが形成されている。
【００５７】また、各ヒートスプレッダ５は、その角部
で吊りリード７ａによって支持され、さらに、それぞれ
の吊りリード７ａが角部端部７ｃに一体で繋がってい
る。
【００５８】一方、多連フレーム８には、複数のインナ
リード８ａとそれぞれに一体で繋がった複数のアウタリ
ード８ｂとが設けられており、隣り合ったリード同士が
タイバー８ｅによって連結され、さらに、各アウタリー
ド８ｂがその先端で支持部８ｃによって支持されてい
る。
【００５９】なお、多連フレーム８と多連ヒートシンク
７とは、図１５に示すように、結合部８ｄでかしめ接合
によって結合され、これによって、多連のリードフレー
ム６が形成される。
【００６０】その際、多連ヒートシンク７において、各
ヒートスプレッダ５が角部端部７ｃより一段低くなるよ
うに、吊りリード７ａ付近で曲げ加工が行われている。
【００６１】したがって、多連ヒートシンク７と多連フ
レーム８とを結合部８ｄでかしめ接合によって接合した
後には、各インナリード８ａとヒートスプレッダ５との
間には、図１６に示すような隙間が形成されている。
【００６２】その後、ヒートスプレッダ５のチップ支持
面５ａにチップ接合材９を塗布し、さらにこのチップ接
合材９上に半導体チップ２を配置して、ステップＳ３に
示すダイボンディングを行う。
【００６３】その際、まず、ステップＳ２に示すよう
に、ヒートスプレッダ５のチップ支持面５ａにダイボン
ディング材であるはんだや銀ペーストなどのチップ接合
材９を供給し、さらに、図１７に示すように、ヒートス
プレッダ５のチップ支持面５ａにおいて枠状の突出部５
ｃの内側に半導体チップ２を配置して、チップ接合材９
を介して半導体チップ２の裏面２ｃとヒートスプレッダ
５のチップ支持面５ａとを接合する。
【００６４】その後、ステップＳ４に示す金線やアルミ
ニウム線などのワイヤ材の供給を行って、ステップＳ５
に示すワイヤボンディングを行う。
【００６５】その際、まず、図１９に示すように、ボン
ディングステージ１１上にヒートスプレッダ５を配置
し、その後、ヒートスプレッダ５の突出部５ｃの外側に
インナリード８ａを配置する。
【００６６】つまり、半導体チップ２とインナリード８
ａとの間に突出部５ｃが配置されるようにヒートスプレ
ッダ５上にインナリード８ａを配置し、この位置関係で
ヒートスプレッダ５とインナリード８ａとを接触させて
ボンディング用のクランプ部材１２によって両者をクラ
ンプする。
【００６７】さらに、このクランプ状態でボンディング
ステージ１１からヒートスプレッダ５を介してインナリ
ード８ａに熱を伝えて、図１８に示すように、半導体チ
ップ２のボンディングパッド２ａとこれに対応するイン
ナリード８ａとをボンディングワイヤ４によって電気的
に接続する。
【００６８】接続後、クランプ部材１２による前記クラ
ンプを開放してスプリングバックによりヒートスプレッ
ダ５とインナリード８ａとを離脱させる。
【００６９】つまり、インナリード８ａのスプリングバ
ックにより、インナリード８ａをヒートスプレッダ５か
ら離脱させる。
【００７０】その後、ステップＳ６に示すエポキシ系の
熱硬化性樹脂などの封止材（封止用樹脂）の供給を行っ
て、ステップＳ７に示すモールドを行う。
【００７１】すなわち、図２１に示すように、モールド
金型１５の上型１５ａと下型１５ｂによってキャビティ
１５ｃ形成するとともに、このキャビティ１５ｃに半導
体チップ２が搭載されたヒートスプレッダ５を配置し、
その後、封止用樹脂をキャビティ１５ｃに供給してモー
ルドによって半導体チップ２とボンディングワイヤ４を
樹脂封止する。
【００７２】その際、ヒートスプレッダ５のチップ支持
面５ａと反対側の面である裏面５ｂが樹脂体３の裏面３
ｂに露出するように樹脂体３を形成する。
【００７３】さらに、半導体チップ２の側部と突出部５
ｃとの間に封止用樹脂を回り込ませてチップ側部封止部
３ａを有する樹脂体３を形成する。
【００７４】その後、ステップＳ８に示すタイバー切断
を行う。
【００７５】すなわち、図１５に示す各タイバー８ｅを
切断して、各アウタリード８ｂ間を絶縁する。
【００７６】その後、ステップＳ９に示すめっきによっ
て各アウタリード８ｂに外装めっきを施す。
【００７７】続いて、ステップＳ１０に示す切断成形を
行う。
【００７８】すなわち、図２２に示すように、樹脂体３
から突出する複数のアウタリード８ｂそれぞれをリード
フレーム６の多連フレーム８の支持部８ｃから切断分離
し、さらに、図４に示すガルウィング状に曲げ成形す
る。
【００７９】これにより、ステップＳ１１に示す外形完
成となる。
【００８０】その後、この完成したＱＦＰ１を出荷し、
ステップＳ１２に示すように客先での顧客基板実装とな
る。
【００８１】すなわち、図２３に示すように、実装基板
１３に、はんだ１４を介してＱＦＰ１を実装する。
【００８２】その際、図２４に示すように、実装基板１
３のランド１３ａに、はんだ１４を介してアウタリード
８ｂが接続されるようにＱＦＰ１を実装する。
【００８３】なお、本実施の形態１のＱＦＰ１は、高放
熱タイプのＱＦＰ１であるため、樹脂体３の裏面３ｂに
ヒートスプレッダ５の裏面５ｂが露出しており、したが
って、基板実装の際には、ヒートスプレッダ５の裏面５
ｂと実装基板１３のランド１３ａとをはんだ１４によっ
て接続する。
【００８４】その際、はんだ１４は、ヒートスプレッダ
５の裏面５ｂの周縁部などの一部と接続していてもよい
し、また、裏面５ｂ全体に亘って接続していてもよい。
【００８５】次に、図５〜図８に示す本実施の形態１の
変形例のＱＦＰ１について説明する。
【００８６】図５に示すＱＦＰ１は、図４に示すＱＦＰ
１と同様のものであるが、樹脂体３の裏面３ｂにヒート
スプレッダ５の裏面５ｂを露出させるだけではなく、樹
脂体３の裏面３ｂからヒートスプレッダ５を僅かに突出
させてヒートスプレッダ５の露出面積を増やしてＱＦＰ
１の放熱性をさらに高めたものである。
【００８７】なお、図５に示すＱＦＰ１の製造方法につ
いては、図４に示すＱＦＰ１のものと同様である。
【００８８】また、図６に示すＱＦＰ１は、図４に示す
ＱＦＰ１と同様のものであるが、ヒートスプレッダ５の
突出部５ｃを、チップ側部封止部３ａの外側からヒート
スプレッダ５の端部まで亘って形成したものである。
【００８９】そこで、図６に示すＱＦＰ１は、見方を変
えると、ヒートスプレッダ５の上面５ｆに四角形の凹ん
だ凹部５ｅが設けられたものであり、この上面５ｆより
凹んだ箇所に四角形のチップ支持面５ａが形成され、さ
らに、このチップ支持面５ａ上に半導体チップ２を囲む
壁部５ｇが形成されているものである。
【００９０】したがって、凹部５ｅに半導体チップ２が
固定された構造となる。
【００９１】図６に示すＱＦＰ１では、突出部５ｃに相
当する箇所が、チップ側部封止部３ａの外側からヒート
スプレッダ５の端部まで亘って形成されているため、ヒ
ートスプレッダ５の突出部５ｃ付近の封止用樹脂の変形
による応力を幅の広い突出部５ｃで受けることができる
ため、この応力を緩和させることができ、これにより、
チップ接合材９（チップ接合部）の端部にかかる応力を
緩和できる。
【００９２】つまり、図６に示すＱＦＰ１においても、
図１２に示す長さＰと図２８に示す長さＬにおいて、Ｐ
＜＜Ｌとなり、したがって、チップ側部封止部３ａにお
ける封止用樹脂の量が図２８に示す高放熱形半導体装置
２０の場合と比べて遥かに少ない。
【００９３】その結果、図６に示すＱＦＰ１において
も、チップ側部における封止用樹脂とヒートスプレッダ
５との熱膨張係数の差によって発生する熱ストレスの応
力差を低減することができ、チップ接合材９の端部にか
かる応力を緩和できる。
【００９４】さらに、図６に示すＱＦＰ１では、チップ
側部の封止用樹脂の収縮によって、図１３に示すよう
に、ヒートスプレッダ５の突出部５ｃを締め付ける力を
発生させることができるため、これによって、チップ側
部の封止用樹脂の収縮による応力を突出部５ｃで受けて
この応力を緩和させ、その結果、チップ接合材９の端部
にかかる応力を緩和できる。
【００９５】また、図６に示すＱＦＰ１では、凹部５ｅ
の壁部５ｇのチップ支持面５ａからの高さ（ｔ２）をチ
ップ接合材９の厚さ（ｔ１）より高くすることにより、
壁部５ｇ付近の封止用樹脂の変形による応力をこの壁部
５ｇで受けることができるため、この応力をさらに緩和
させることができ、したがって、チップ接合材９の端部
にかかる応力をさらに緩和できる。
【００９６】なお、図６に示すＱＦＰ１の製造方法は、
図４に示すＱＦＰ１とほぼ同様であるが、ワイヤボンデ
ィング工程において、ボンディングステージ１１とクラ
ンプ部材１２とによってインナリード８ａとヒートスプ
レッダ５とをクランプする際に、図２０に示すように、
まず、ボンディングステージ１１上にヒートスプレッダ
５を配置した後、インナリード８ａをヒートスプレッダ
５の突出部５ｃ上つまりヒートスプレッダ５の上面５ｆ
に配置してヒートスプレッダ５とインナリード８ａとが
接触するようにクランプ部材１２によって両者をクラン
プする。
【００９７】さらに、このクランプ状態でボンディング
ステージ１１からヒートスプレッダ５を介してインナリ
ード８ａに熱を伝えて、半導体チップ２のボンディング
パッド２ａとこれに対応するインナリード８ａとをボン
ディングワイヤ４によって電気的に接続する。
【００９８】そして、ボンディングワイヤ４による接続
後、クランプ部材１２による前記クランプを開放してヒ
ートスプレッダ５とインナリード８ａとを離脱させてワ
イヤボンディングを終了する。
【００９９】また、図７に示すＱＦＰ１は、図６に示す
ＱＦＰ１と同様のものであるが、樹脂体３の裏面３ｂに
ヒートスプレッダ５の裏面５ｂを露出させるだけではな
く、図５に示すＱＦＰ１と同様に樹脂体３の裏面３ｂか
らヒートスプレッダ５を僅かに突出させてヒートスプレ
ッダ５の露出面積を増やして図７に示すＱＦＰ１の放熱
性をさらに高めたものである。
【０１００】また、図８に示すＱＦＰ１は、図６に示す
ＱＦＰ１に対して、ヒートスプレッダ５の突出部５ｃの
上面５ｆの内側端部（図８に示すＤ部）に切り欠き部５
ｈが設けられたものである。
【０１０１】すなわち、図８に示すＱＦＰ１は、そのヒ
ートスプレッダ５の突出部５ｃを段差形状としたもので
あり、図８では突出部５ｃが２段の場合を示している。
【０１０２】つまり、本実施の形態１のＱＦＰ１のヒー
トスプレッダ５の突出部５ｃは、２段以上の複数段の段
差形状であってもよい。
【０１０３】なお、図７および図８に示すＱＦＰ１の製
造方法については、図６に示すＱＦＰ１のものと同様で
ある。
【０１０４】（実施の形態２）図２５は本発明の実施の
形態２の半導体装置の構造の一例を示す断面図、図２６
は本発明の実施の形態２の半導体装置の変形例の構造を
示す断面図、図２７は本発明の実施の形態２の半導体装
置の組み立て手順の一例を示す製造プロセスフロー図で
ある。
【０１０５】本実施の形態２の半導体装置（ＱＦＰ１
７）は、実施の形態１の図６に示すＱＦＰ１と同様に、
樹脂封止形で、かつ面実装形の半導体パッケージであ
り、低熱抵抗を実現する高放熱タイプのＩＣパッケージ
であるが、ＱＦＰ１７の図６に示すＱＦＰ１と異なる点
は、半導体チップ２とインナリード８ａとを接続する接
続部材として、ボンディングワイヤ４ではなく、金バン
プなどの突起電極１０を用いた点である。
【０１０６】これは、ボンディングワイヤ４だと線径が
細く、オン抵抗が高いため、ワイヤレスとし、ボンディ
ングワイヤ４の代わりとして突起電極１０を用いてオン
抵抗を下げることを目的とした半導体パッケージであ
る。
【０１０７】したがって、半導体チップ２の主面２ｂ上
にこれと対向させて各インナリード８ａの内方端部を配
置し、半導体チップ２のボンディングパッド２ａ（図１
参照）とインナリード８ａとを金バンプもしくははんだ
バンプなどの突起電極１０で電気的に接続するととも
に、グラウンド（ＧＮＤ）用のインナリード８ａとヒー
トスプレッダ５とを金バンプもしくははんだバンプなど
の伝導部材１６によって接続するものである。
【０１０８】これにより、実装基板１３（図２４参照）
への実装時に、ＱＦＰ１７のヒートスプレッダ５の直下
にグラウンド用のランド１３ａを配置してこのランド１
３ａとヒートスプレッダ５とをはんだ１４によって電気
的に接続することにより、グラウンドの強化を図ること
ができる。
【０１０９】本実施の形態２のＱＦＰ１７のその他の構
造については、実施の形態１の図６に示すＱＦＰ１と同
様であるため、その重複説明は省略する。
【０１１０】次に、本実施の形態２のＱＦＰ１７の製造
方法を図２７に示す製造プロセスフロー図にしたがって
説明する。
【０１１１】まず、図１５および図１６に示すリードフ
レーム６と同様に、チップ支持面５ａおよびこのチップ
支持面５ａから上側に突出する枠状の突出部５ｃが形成
されたヒートスプレッダ５を複数有した多連ヒートシン
ク７と、インナリード８ａおよびアウタリード８ｂを有
した多連フレーム８とを接合してなる多連のリードフレ
ーム６を準備する（図２７に示すステップＳ２１）。
【０１１２】なお、リードフレーム６の構造について
は、実施の形態１で説明したものと同様である。
【０１１３】一方、ステップＳ２２に示すように、ボン
ディングパッド２ａに予め金バンプやはんだバンプなど
の突起電極１０が取り付けられた突起電極付き半導体チ
ップ２を準備する。
【０１１４】その後、半導体チップ２のボンディングパ
ッド２ａ上の突起電極１０とこれに対応するインナリー
ド８ａとを接続するステップＳ２３に示すダイボンディ
ングを行う。
【０１１５】その際、半導体チップ２の主面２ｂ上にこ
れと対向させて各インナリード８ａの内方端部を配置し
た後、各突起電極１０とこれに対応するインナリード８
ａとを電気的に接続する。
【０１１６】これにより、インナリード８ａと半導体チ
ップ２とが突起電極１０を介して接続される。
【０１１７】その後、ステップＳ２４のヒートスプレッ
ダ接合を行う。
【０１１８】ここでは、まず、グラウンド（ＧＮＤ）用
のインナリード８ａに金バンプもしくははんだバンプな
どの伝導部材１６の取り付けを行い、その後、半導体チ
ップ２の裏面２ｃとヒートスプレッダ５の凹部５ｅのチ
ップ支持面５ａとをチップ接合材９を介して接合する。
【０１１９】その際、各伝導部材１６とヒートスプレッ
ダ５の突出部５ｃの上面５ｆとの接合も行う。
【０１２０】その後、実施の形態１の図６に示すＱＦＰ
１の製造と同じ方法により、ステップＳ２５に示す封止
材（封止用樹脂）の供給、ステップＳ２６に示すモール
ド、ステップＳ２７に示すタイバー切断、ステップＳ２
８に示すめっき、ステップＳ２９に示す切断成形および
ステップＳ３０に示す外形完成を順次行ってＱＦＰ１７
を組み立てるとともに、組み立て後、ステップＳ３１に
示す顧客基板実装を行う。
【０１２１】なお、予め突起電極１０が取り付けられた
半導体チップ２をインナリード８ａと接合する前に、先
に半導体チップ２の裏面２ｃとヒートスプレッダ５のチ
ップ支持面５ａとを接合し、半導体チップ２とヒートス
プレッダ５とを接合した後に半導体チップ２上の突起電
極１０とインナリード８ａとを接合してもよい。
【０１２２】本実施の形態２の図２５に示すＱＦＰ１７
では、実施の形態１の図６に示すＱＦＰ１と同様の効果
を得ることができる。
【０１２３】次に、図２６に示す本実施の形態２におけ
る変形例のＱＦＰ１７について説明する。
【０１２４】図２６に示すＱＦＰ１７は、図２５に示す
ＱＦＰ１７に対してそのヒートスプレッダ５の突出部５
ｃの上面５ｆにおける伝導部材１６との接合部の外側
（図２６に示すＥ部）にさらに一段高くなった段差部５
ｉを形成したものである。
【０１２５】この段差部５ｉを形成したことにより、段
差部５ｉが、ヒートスプレッダ５と封止用樹脂との熱膨
張係数の差によって発生する応力を緩和するため、伝導
部材１６にかかる応力を低減して伝導部材１６の接続寿
命を向上させることができる。
【０１２６】なお、図２６に示すＱＦＰ１７の製造方法
は、図２５に示すＱＦＰ１７のものと同様である。
【０１２７】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記発明の実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることは言う
までもない。
【０１２８】例えば、前記実施の形態１の図４に示すＱ
ＦＰ１では、チップ接合材９の厚さ（ｔ１）より突出部
５ｃの高さ（ｔ２）の方が高い（ｔ１＜ｔ２）方が好ま
しいことを説明したが、ｔ１＜ｔ２の関係は、前記実施
の形態１，２の全てのＱＦＰ１，１７について適用され
るものである。
【０１２９】ただし、ｔ１＞ｔ２であってもよく、ｔ１
＞ｔ２の場合であってもチップ接合材９の端部にかかる
応力を緩和する効果は得ることができる。
【０１３０】また、前記実施の形態１の図４に示すＱＦ
Ｐ１では、突出部５ｃがチップ周囲に枠状に形成されて
いる場合を説明したが、実施の形態１，２で説明した全
てのＱＦＰ１，１７について、突出部５ｃは必ずしも繋
がった枠状でなくてもよく、部分的（例えば、角部な
ど）に途切れた箇所があってもよい。
【０１３１】すなわち、ヒートスプレッダ５の突出部５
ｃは、チップ支持面５ａから上側に凸となった形状であ
ればよく、かつ半導体チップ２の周囲に設けられていれ
ばよい。
【０１３２】また、ヒートスプレッダ５は、必ずしも銅
や銅合金でなくてもよく、熱伝導率の高い材料によって
形成されたものであればよい。
【０１３３】また、前記実施の形態１，２では、半導体
装置がＱＦＰ１，１７の場合について説明したが、前記
半導体装置は、ＱＦＰ１，１７に限らず、突出部５ｃが
形成されたヒートスプレッダ５を有し、かつヒートスプ
レッダ５が樹脂体３の裏面３ｂに露出する構造のもので
あれば、例えば、ＱＦＪ（Quad Flat J-leaded Packag
e) などの他の半導体装置であってもよい。
【０１３４】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３５】高放熱形の半導体装置のチップ搭載部（ヒ
ートスプレッダ）のチップ周囲に突出部が設けられたこ
とにより、チップ接合材の端部にかかる応力を緩和で
き、この半導体装置の信頼性の向上を図ることができ
る。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の構造の一
例を一部破断して示す平面図である。
【図２】図１に示す半導体装置の構造を一部破断して示
す側面図である。
【図３】図１に示す半導体装置の対角線方向の構造を示
す断面図である。
【図４】図１に示す半導体装置の構造を示す断面図であ
る。
【図５】本発明の実施の形態１の半導体装置の変形例の
構造を示す断面図である。
【図６】本発明の実施の形態１の半導体装置の変形例の
構造を示す断面図である。
【図７】本発明の実施の形態１の半導体装置の変形例の
構造を示す断面図である。
【図８】本発明の実施の形態１の半導体装置の変形例の
構造を示す断面図である。
【図９】図５に示す半導体装置におけるレジン収縮力低
減状態の一例を示す概念図である。
【図１０】図５に示す半導体装置における熱ストレス印
加時のヒートスプレッダの突出部への締め付け力発生状
態の一例を示す概念図である。
【図１１】図１に示す半導体装置における熱ストレス印
加時のヒートスプレッダの突出部とチップ側部封止部の
構造の一例を示す拡大部分断面図である。
【図１２】図７に示す半導体装置におけるレジン収縮力
低減状態の一例を示す概念図である。
【図１３】図７に示す半導体装置における熱ストレス印
加時のヒートスプレッダの突出部への締め付け力発生状
態の一例を示す概念図である。
【図１４】本発明の実施の形態１の半導体装置の組み立
て手順の一例を示す製造プロセスフロー図である。
【図１５】図１に示す半導体装置の組み立てに用いられ
るリードフレームの構造の一例を示す部分平面図であ
る。
【図１６】図１５に示すリードフレームの構造を示す断
面図である。
【図１７】図１に示す半導体装置の組み立てにおけるダ
イボンディング状態の一例を示す部分平面図である。
【図１８】図１に示す半導体装置の組み立てにおけるワ
イヤボンディング状態の一例を示す部分平面図である。
【図１９】図１に示す半導体装置の組み立てにおけるワ
イヤボンディング状態の一例を示す拡大部分断面図であ
る。
【図２０】図６に示す変形例の半導体装置の組み立てに
おけるワイヤボンディング状態を示す拡大部分断面図で
ある。
【図２１】図１に示す半導体装置の組み立てにおけるモ
ールド状態の一例を示す部分断面図である。
【図２２】図１に示す半導体装置の組み立てにおける切
断成形状態の一例を示す部分断面図である。
【図２３】図１に示す半導体装置の実装基板への実装状
態の構造の一例を示す部分平面図である。
【図２４】図２３に示す実装状態の構造を一部破断して
示す側面図である。
【図２５】本発明の実施の形態２の半導体装置の構造の
一例を示す断面図である。
【図２６】本発明の実施の形態２の半導体装置の変形例
の構造を示す断面図である。
【図２７】本発明の実施の形態２の半導体装置の組み立
て手順の一例を示す製造プロセスフロー図である。
【図２８】比較例の高放熱形半導体装置における各部材
の熱膨張係数の違いを示す概念図である。
【符号の説明】
１ ＱＦＰ（半導体装置） ２ 半導体チップ ２ａ ボンディングパッド ２ｂ 主面 ２ｃ 裏面 ３ 樹脂体 ３ａ チップ側部封止部 ３ｂ 裏面 ４ ボンディングワイヤ（接続部材） ５ ヒートスプレッダ（チップ搭載部） ５ａ チップ支持面 ５ｂ 裏面（反対側の面） ５ｃ 突出部 ５ｄ 内側壁面 ５ｅ 凹部 ５ｆ 上面 ５ｇ 壁部 ５ｈ 切り欠き部 ５ｉ 段差部 ６ リードフレーム ７ 多連ヒートシンク ７ａ 吊りリード ７ｂ バンパ ７ｃ 角部端部 ８ 多連フレーム ８ａ インナリード ８ｂ アウタリード ８ｃ 支持部 ８ｄ 結合部 ８ｅ タイバー ９ チップ接合材 １０ 突起電極（接続部材） １１ ボンディングステージ １２ クランプ部材 １３ 実装基板 １３ａ ランド １４ はんだ １５ モールド金型 １５ａ 上型 １５ｂ 下型 １５ｃ キャビティ １６ 伝導部材 １７ ＱＦＰ（半導体装置） ２０ 高放熱形半導体装置 ２１ ヒートスプレッダ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA01 BA01 CA21 DB03 DB16 5F036 AA01 BA04 BA23 BB08 BC05 BE01

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 主面とその反対側の裏面とを有し、前記
    主面に半導体素子および複数のボンディングパッドが形
    成された半導体チップと、 前記半導体チップの周囲に配置された複数のインナリー
    ドと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材と、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数の接続部材を封止し、前記半導体チップの側部に配
    置されるチップ側部封止部を有する樹脂体と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部のチップ支持面のチップ周囲に前記チ
    ップ支持面より突出する突出部が設けられていることを
    特徴とする半導体装置。
  2. 【請求項２】 主面とその反対側の裏面とを有し、前記
    主面に半導体素子および複数のボンディングパッドが形
    成された半導体チップと、 前記半導体チップの周囲に配置された複数のインナリー
    ドと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材である
    ボンディングワイヤと、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数のボンディングワイヤを封止し、前記半導体チップ
    の側部に配置されるチップ側部封止部を有する樹脂体
    と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部のチップ支持面のチップ周囲に前記チ
    ップ支持面より突出する突出部が設けられていることを
    特徴とする半導体装置。
  3. 【請求項３】 主面とその反対側の裏面とを有し、前記
    主面に半導体素子および複数のボンディングパッドが形
    成された半導体チップと、 前記半導体チップの主面と対向して配置された複数のイ
    ンナリードと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材である
    突起電極と、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数の突起電極を封止し、前記半導体チップの側部に配
    置されるチップ側部封止部を有する樹脂体と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部のチップ支持面のチップ周囲に前記チ
    ップ支持面より突出する突出部が設けられていることを
    特徴とする半導体装置。
  4. 【請求項４】 請求項１記載の半導体装置であって、前
    記チップ搭載部における突出部のチップ支持面からの高
    さが、前記チップ接合材の厚さより高いことを特徴とす
    る半導体装置。
  5. 【請求項５】 請求項２記載の半導体装置であって、前
    記チップ搭載部における突出部のチップ支持面からの高
    さが、前記チップ接合材の厚さより高いことを特徴とす
    る半導体装置。
  6. 【請求項６】 請求項３記載の半導体装置であって、前
    記チップ搭載部における突出部のチップ支持面からの高
    さが、前記チップ接合材の厚さより高いことを特徴とす
    る半導体装置。
  7. 【請求項７】 請求項１記載の半導体装置であって、前
    記チップ搭載部における突出部の前記半導体チップの端
    部からの距離が、前記突出部から前記チップ搭載部の端
    部までの距離より短いことを特徴とする半導体装置。
  8. 【請求項８】 請求項２記載の半導体装置であって、前
    記チップ搭載部における突出部の前記半導体チップの端
    部からの距離が、前記突出部から前記チップ搭載部の端
    部までの距離より短いことを特徴とする半導体装置。
  9. 【請求項９】 請求項３記載の半導体装置であって、前
    記チップ搭載部における突出部の前記半導体チップの端
    部からの距離が、前記突出部から前記チップ搭載部の端
    部までの距離より短いことを特徴とする半導体装置。
  10. 【請求項１０】 請求項２記載の半導体装置であって、
    前記チップ搭載部の突出部は、前記チップ側部封止部の
    外側から前記チップ搭載部の端部まで亘って形成されて
    いることを特徴とする半導体装置。
  11. 【請求項１１】 請求項３記載の半導体装置であって、
    前記チップ搭載部の突出部は、前記チップ側部封止部の
    外側から前記チップ搭載部の端部まで亘って形成されて
    いることを特徴とする半導体装置。
  12. 【請求項１２】 請求項２記載の半導体装置であって、
    前記チップ搭載部は、銅または銅合金によって形成され
    ていることを特徴とする半導体装置。
  13. 【請求項１３】 請求項３記載の半導体装置であって、
    前記チップ搭載部は、銅または銅合金によって形成され
    ていることを特徴とする半導体装置。
  14. 【請求項１４】 主面とその反対側の裏面とを有し、前
    記主面に半導体素子および複数のボンディングパッドが
    形成された半導体チップと、 前記半導体チップの周囲に配置された複数のインナリー
    ドと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材と、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数の接続部材を封止し、前記半導体チップの側部に配
    置されるチップ側部封止部を有する樹脂体と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部においてこれの上面より凹んだ箇所に
    前記チップ支持面が形成され、前記チップ支持面に前記
    半導体チップを囲む壁部が形成されていることを特徴と
    する半導体装置。
  15. 【請求項１５】 主面とその反対側の裏面とを有し、前
    記主面に半導体素子および複数のボンディングパッドが
    形成された半導体チップと、 前記半導体チップの周囲に配置された複数のインナリー
    ドと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材である
    ボンディングワイヤと、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数のボンディングワイヤを封止し、前記半導体チップ
    の側部に配置されるチップ側部封止部を有する樹脂体
    と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部においてこれの上面より凹んだ箇所に
    前記チップ支持面が形成され、前記チップ支持面に前記
    半導体チップを囲む壁部が形成されていることを特徴と
    する半導体装置。
  16. 【請求項１６】 主面とその反対側の裏面とを有し、前
    記主面に半導体素子および複数のボンディングパッドが
    形成された半導体チップと、 前記半導体チップの主面と対向して配置された複数のイ
    ンナリードと、 前記複数のボンディングパッドと前記複数のインナリー
    ドとをそれぞれ電気的に接続する複数の接続部材である
    突起電極と、 前記半導体チップを支持するチップ支持面と、この面の
    反対側に配置されて外部に露出する裏面とを有するチッ
    プ搭載部と、 前記チップ支持面と前記半導体チップの裏面との間に配
    置され、前記半導体チップと前記チップ搭載部とを接合
    するチップ接合材と、 前記半導体チップ、前記複数のインナリードおよび前記
    複数の突起電極を封止し、前記半導体チップの側部に配
    置されるチップ側部封止部を有する樹脂体と、 前記複数のインナリードとそれぞれに一体に形成され、
    前記樹脂体から外部に突出する複数のアウタリードとを
    有し、 前記チップ搭載部においてこれの上面より凹んだ箇所に
    前記チップ支持面が形成され、前記チップ支持面に前記
    半導体チップを囲む壁部が形成されていることを特徴と
    する半導体装置。
  17. 【請求項１７】 請求項１５記載の半導体装置であっ
    て、前記チップ搭載部における壁部のチップ支持面から
    の高さが、前記チップ接合材の厚さより高いことを特徴
    とする半導体装置。
  18. 【請求項１８】 請求項１６記載の半導体装置であっ
    て、前記チップ搭載部における壁部のチップ支持面から
    の高さが、前記チップ接合材の厚さより高いことを特徴
    とする半導体装置。
  19. 【請求項１９】 半導体チップが搭載されたチップ搭載
    部と、複数のインナリードおよびアウタリードと、複数
    のボンディングワイヤと、前記半導体チップを封止する
    樹脂体とを有する半導体装置の製造方法であって、 チップ支持面およびこの面から突出する突出部が形成さ
    れた前記チップ搭載部を複数有した多連ヒートシンク
    と、前記インナリードおよびアウタリードを有した多連
    フレームとを接合してなるリードフレームを準備する工
    程と、 前記チップ搭載部のチップ支持面にチップ接合材を介し
    て前記半導体チップを搭載する工程と、 ボンディングステージ上に前記チップ搭載部を配置した
    後、前記チップ搭載部の突出部の外側に前記インナリー
    ドを配置して前記チップ搭載部と前記インナリードとが
    接触するように両者をクランプし、この状態で前記ボン
    ディングステージから前記チップ搭載部を介して前記イ
    ンナリードに熱を伝えて、前記半導体チップのボンディ
    ングパッドとこれに対応する前記インナリードとを前記
    ボンディングワイヤによって電気的に接続する工程と、 接続後、前記クランプを開放して前記チップ搭載部と前
    記インナリードとを離脱させる工程と、 前記半導体チップと前記ボンディングワイヤを樹脂封止
    して、前記チップ搭載部のチップ支持面と反対側の面が
    外部に露出するように前記樹脂体を形成する工程と、 前記樹脂体から突出する前記複数のアウタリードを前記
    リードフレームの多連フレームから分離する工程とを有
    することを特徴とする半導体装置の製造方法。
  20. 【請求項２０】 半導体チップが搭載されたチップ搭載
    部と、複数のインナリードおよびアウタリードと、複数
    のボンディングワイヤと、前記半導体チップを封止する
    樹脂体とを有する半導体装置の製造方法であって、 チップ支持面およびこの面から突出する突出部が端部ま
    で亘って形成された前記チップ搭載部を複数有した多連
    ヒートシンクと、前記インナリードおよびアウタリード
    を有した多連フレームとを接合してなるリードフレーム
    を準備する工程と、 前記チップ搭載部のチップ支持面にチップ接合材を介し
    て前記半導体チップを搭載する工程と、 ボンディングステージ上に前記チップ搭載部を配置した
    後、前記インナリードを前記チップ搭載部の突出部上に
    配置して前記チップ搭載部と前記インナリードとが接触
    するように両者をクランプし、この状態で前記ボンディ
    ングステージから前記チップ搭載部を介して前記インナ
    リードに熱を伝えて、前記半導体チップのボンディング
    パッドとこれに対応する前記インナリードとを前記ボン
    ディングワイヤによって電気的に接続する工程と、 接続後、前記クランプを開放して前記チップ搭載部と前
    記インナリードとを離脱させる工程と、 前記半導体チップと前記ボンディングワイヤを樹脂封止
    して、前記チップ搭載部のチップ支持面と反対側の面が
    外部に露出するように前記樹脂体を形成する工程と、 前記樹脂体から突出する前記複数のアウタリードを前記
    リードフレームの多連フレームから分離する工程とを有
    することを特徴とする半導体装置の製造方法。
JP2001213975A 2001-07-13 2001-07-13 半導体装置およびその製造方法 Pending JP2003031736A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2001213975A JP2003031736A (ja) 2001-07-13 2001-07-13 半導体装置およびその製造方法
US10/188,805 US6849933B2 (en) 2001-07-13 2002-07-05 Semiconductor mounting device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001213975A JP2003031736A (ja) 2001-07-13 2001-07-13 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2003031736A true JP2003031736A (ja) 2003-01-31

Family

ID=19048871

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001213975A Pending JP2003031736A (ja) 2001-07-13 2001-07-13 半導体装置およびその製造方法

Country Status (2)

Country Link
US (1) US6849933B2 (ja)
JP (1) JP2003031736A (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167244A (ja) * 2003-12-04 2005-06-23 Palo Alto Research Center Inc 集積回路積層に用いられる薄いパッケージ
JP2010056325A (ja) * 2008-08-28 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
US8362626B2 (en) 2007-08-28 2013-01-29 Renesas Electronics Corporation Semiconductor device with non-overlapped circuits
JP2014143437A (ja) * 2014-04-03 2014-08-07 Renesas Electronics Corp 半導体装置
JP2016039213A (ja) * 2014-08-06 2016-03-22 ローム株式会社 基板内蔵パッケージ、半導体装置およびモジュール
JP2017139290A (ja) * 2016-02-02 2017-08-10 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置
JP2018174232A (ja) * 2017-03-31 2018-11-08 富士電機株式会社 半導体装置および製造方法
WO2021220357A1 (ja) * 2020-04-27 2021-11-04 三菱電機株式会社 半導体装置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004356618A (ja) * 2003-03-19 2004-12-16 Ngk Spark Plug Co Ltd 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体、中継基板の製造方法
TWI231578B (en) * 2003-12-01 2005-04-21 Advanced Semiconductor Eng Anti-warpage package and method for making the same
US7335534B2 (en) * 2005-01-10 2008-02-26 Hvvi, Semiconductors, Inc. Semiconductor component and method of manufacture
US8067834B2 (en) * 2007-08-21 2011-11-29 Hvvi Semiconductors, Inc. Semiconductor component
US20090152683A1 (en) * 2007-12-18 2009-06-18 National Semiconductor Corporation Rounded die configuration for stress minimization and enhanced thermo-mechanical reliability
US7808089B2 (en) * 2007-12-18 2010-10-05 National Semiconductor Corporation Leadframe having die attach pad with delamination and crack-arresting features
US20120306067A1 (en) * 2011-06-02 2012-12-06 Taiwan Semiconductor Manufacturing Company, Ltd. Thermally Enhanced Integrated Circuit Package
ITTO20150230A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre componenti elettronici, componente e prodotto informatico corrispondenti
JP6677616B2 (ja) * 2016-09-29 2020-04-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10651109B2 (en) 2018-07-16 2020-05-12 Infineon Technologies Ag Selective plating of semiconductor package leads

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6123347A (ja) * 1984-07-11 1986-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPH02129951A (ja) * 1988-11-09 1990-05-18 Hitachi Ltd 半導体装置の製造方法
JPH0653358A (ja) * 1992-06-15 1994-02-25 Motorola Inc 絶縁半導体パッケージ
JPH06112398A (ja) * 1992-09-29 1994-04-22 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH07273256A (ja) * 1994-04-01 1995-10-20 Nippon Steel Corp 半導体装置および該装置用ヒートスプレッダー
JPH0817998A (ja) * 1994-07-04 1996-01-19 Toppan Printing Co Ltd リードフレーム
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
JPH11145363A (ja) * 1997-11-06 1999-05-28 Hitachi Ltd 半導体装置
JP2000150753A (ja) * 1998-11-13 2000-05-30 Nec Corp 半導体装置
JP2001110830A (ja) * 1999-10-08 2001-04-20 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2001144242A (ja) * 1999-11-15 2001-05-25 Denso Corp 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3223634B2 (ja) 1993-04-07 2001-10-29 セイコーエプソン株式会社 半導体装置
US5892278A (en) * 1996-05-24 1999-04-06 Dai Nippon Printingco., Ltd. Aluminum and aluminum alloy radiator for semiconductor device and process for producing the same
US6198163B1 (en) 1999-10-18 2001-03-06 Amkor Technology, Inc. Thin leadframe-type semiconductor package having heat sink with recess and exposed surface
US6246111B1 (en) * 2000-01-25 2001-06-12 Siliconware Precision Industries Co., Ltd. Universal lead frame type of quad flat non-lead package of semiconductor

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6123347A (ja) * 1984-07-11 1986-01-31 Hitachi Micro Comput Eng Ltd 半導体装置
JPH02129951A (ja) * 1988-11-09 1990-05-18 Hitachi Ltd 半導体装置の製造方法
JPH0653358A (ja) * 1992-06-15 1994-02-25 Motorola Inc 絶縁半導体パッケージ
JPH06112398A (ja) * 1992-09-29 1994-04-22 Mitsubishi Electric Corp 樹脂封止型半導体装置
JPH07273256A (ja) * 1994-04-01 1995-10-20 Nippon Steel Corp 半導体装置および該装置用ヒートスプレッダー
JPH0817998A (ja) * 1994-07-04 1996-01-19 Toppan Printing Co Ltd リードフレーム
JPH08116016A (ja) * 1994-10-15 1996-05-07 Toshiba Corp リードフレーム及び半導体装置
JPH11145363A (ja) * 1997-11-06 1999-05-28 Hitachi Ltd 半導体装置
JP2000150753A (ja) * 1998-11-13 2000-05-30 Nec Corp 半導体装置
JP2001110830A (ja) * 1999-10-08 2001-04-20 Denso Corp 樹脂封止型半導体装置およびその製造方法
JP2001144242A (ja) * 1999-11-15 2001-05-25 Denso Corp 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005167244A (ja) * 2003-12-04 2005-06-23 Palo Alto Research Center Inc 集積回路積層に用いられる薄いパッケージ
US8362626B2 (en) 2007-08-28 2013-01-29 Renesas Electronics Corporation Semiconductor device with non-overlapped circuits
JP2010056325A (ja) * 2008-08-28 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
JP2014143437A (ja) * 2014-04-03 2014-08-07 Renesas Electronics Corp 半導体装置
JP2016039213A (ja) * 2014-08-06 2016-03-22 ローム株式会社 基板内蔵パッケージ、半導体装置およびモジュール
JP2017139290A (ja) * 2016-02-02 2017-08-10 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置
JP2018174232A (ja) * 2017-03-31 2018-11-08 富士電機株式会社 半導体装置および製造方法
JP7019957B2 (ja) 2017-03-31 2022-02-16 富士電機株式会社 半導体装置および製造方法
WO2021220357A1 (ja) * 2020-04-27 2021-11-04 三菱電機株式会社 半導体装置
JPWO2021220357A1 (ja) * 2020-04-27 2021-11-04

Also Published As

Publication number Publication date
US20030020162A1 (en) 2003-01-30
US6849933B2 (en) 2005-02-01

Similar Documents

Publication Publication Date Title
KR100192028B1 (ko) 플라스틱 밀봉형 반도체 장치
US6844622B2 (en) Semiconductor package with heat sink
US5535509A (en) Method of making a lead on chip (LOC) semiconductor device
JP2003031736A (ja) 半導体装置およびその製造方法
US6157074A (en) Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
JPH04291948A (ja) 半導体装置及びその製造方法及び放熱フィン
JP5100967B2 (ja) リードフレーム、これを利用した半導体チップパッケージ及びその製造方法
TWI515855B (zh) 具有提升接地接合穩定性之引線架封裝
JP2007521643A (ja) 受動デバイスを有するリードフレーム
WO2005124858A2 (en) Package and method for packaging an integrated circuit die
JPH08111491A (ja) 半導体装置
US20220189856A1 (en) Die attachment for semiconductor device packaging and method therefor
US6962836B2 (en) Method of manufacturing a semiconductor device having leads stabilized during die mounting
US20050110127A1 (en) Semiconductor device
US20020182773A1 (en) Method for bonding inner leads of leadframe to substrate
JP2651427B2 (ja) 半導体装置の製造方法
JP2660732B2 (ja) 半導体装置
JP2001015669A (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
KR100553717B1 (ko) 고방열 구조를 갖는 반도체 패키지
JP2002057244A (ja) 半導体装置およびその製造方法
KR100281122B1 (ko) 반도체패키지
KR0125874Y1 (ko) 반도체 패키지
JP2006032773A (ja) 半導体装置
JP2010056138A (ja) 半導体装置とその製造方法
JP2003133502A (ja) 半導体装置およびその製造方法ならびに電子装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080704

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101217

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110118