JP2003008005A - 高誘電率絶縁膜を有する半導体装置 - Google Patents
高誘電率絶縁膜を有する半導体装置Info
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Abstract
導体装置において、薄い換算酸化膜厚(EOT)と平滑
な表面のゲート絶縁膜を可能にする事を目的とする。 【解決手段】 High−K膜の上界面と下界面どちら
にも拡散防止膜がある場合には、物理膜厚を2.4nm
以上5.0nm以下の範囲にする必要がある。上界面も
しくは下界面どちらか一方に拡散防止膜がある場合に
は、物理膜厚を2.8nm以上5.0nm以下の範囲に
する必要がある。上界面にも下界面どちらにも拡散防止
膜がない場合には、物理膜厚を3.2nm以上5.0n
m以下の範囲にする必要がある。また、High−K膜
とSi基板界面には拡散防止膜としてのSi窒化膜が存
在し、かつ、High−K膜と電極界面には窒素を含む
拡散防止膜が存在する場合には、EOTが0.7nm以
上で使用することにより、理想的な安定したEOTと低
いリーク電流特性を実現できる。
Description
率材料)からなるゲート絶縁膜を有する半導体装置に関
する。
高速化に対する技術進展に伴い、MOSFETの微細化
が進められている。微細化に伴いゲート絶縁膜の薄膜化
を進めると、トンネル電流によるゲートリーク電流の増
大といった問題が顕在化してくる。この問題を抑制する
ために、HfO2、ZrO2、La2O3、TiO2または
Ta2O5等の高誘電率材料を用いたゲート絶縁膜(以
下、High−K膜)により、薄いSiO2膜と等価な
換算酸化膜厚(以下、EOT:Equivalent OxideThick
ness)を実現しながら物理的な膜厚を厚くするという手
法が研究されている。
演算処理を行う内部回路、入出力を受け持つ周辺回路、
DRAMなど、複数の機能を持つ回路を一つのチップに
集積することが一般的となっている。このようなシステ
ムLSIを構成するMOSFETには、駆動力を維持し
つつリーク電流が小さいことが求められる。
000−58832号(United States Patent No.
6,013,553)に記載されたものが知られている。図1
は、従来例の高誘電体オキシ窒化ジルコニウムまたは高
誘電体オキシ窒化ハフニウムを有する電界効果型半導体
装置の構造を示す模式図である。図1において、Si基
板11の上にエピタキシャルSi層12を形成し、デバ
イスは半導体チャネル領域13の上に形成される。これ
らの構造の基板に対し、1.33×10-1Paの酸素雰
囲気内で、600〜700℃で約30秒間加熱すること
によって、好ましくは1nm未満の酸化物を形成する。
この酸化膜は、厳密にはシリコン酸化膜でないオキシ窒
化シリコン膜の超薄膜を用いることもできる。その後、
この酸化膜はそのまま残されるか、希釈HFにより取り
除かれて水素終端されるか、または超高真空(1.33
×10-6Pa)のクラスターツール中で780℃程度の
アニールで昇華されて原子的平滑なSi表面を形成する
か、これらのいずれかの方法により処理される。
は保護障壁層のいずれかを持つように処理された後、こ
の上にスパッタ、化学気相成長(CVD)またはプラズ
マCVD等により、ジルコニウム金属またはハフニウム
金属を形成する。さらに、NOまたはN2Oのような酸
素と窒素を含むガスでの酸窒化処理、低温遠隔N2/O 2
プラズマ処理、またはNH3遠隔プラズマ窒化とその後
の酸化処理等により、オキシ窒化ジルコニウムまたはオ
キシ窒化ハフニウムからなるゲート誘電体層14に変換
する。その後、Ar等の不活性雰囲気中または還元性雰
囲気中で、750℃、20秒のアニールにより緻密化す
る。
ムまたはオキシ窒化ハフニウムの多結晶もしくは非晶質
のゲート誘電体層14が形成される。その後、ゲート電
極15が蒸着される。このようなオキシ窒化ジルコニウ
ムまたはオキシ窒化ハフニウムからなるゲート誘電体層
14は、SiO2の比誘電率よりも著しく高い比誘電率
を有する。
シ窒化ハフニウムからなるゲート誘電体層14には、半
導体チャネル領域13の近傍にSiO2の組成に近いジ
ルコニウムシリケート層またはハフニウムシリケート層
が自然に形成されている。高誘電率材料とシリコンとの
3元系化合物からなるシリケート材料は、一般的に元に
なる高誘電率材料(非シリケート層)より誘電率が低
い。
た従来例には、致命的な課題があることを我々は実験を
通して見出した。この課題とは臨界物理膜厚以下の膜厚
において、突き抜け酸素の影響により最も重要視すべき
パラメーターであるEOTが急激に増加し、安定したE
OTを形成できなくなることである。
する。小さいEOTを得るための主な方法として、ゲー
ト絶縁膜の膜厚を薄くする手法が挙げられる。我々は実
験において、物理膜厚を薄くしていくとEOTが直線的
に減少していく(一般的に予想される傾向)が、ある臨
界物理膜厚を境に逆に急激にEOTが増加していく傾向
(一般的でない異常な傾向)を詳細な実験を行うことに
より新たに見出した。前述のように絶縁膜自体は、相対
的に誘電率の低いシリケート層とHigh−K層との積
層構造によりゲート絶縁膜が構成される。High−K
層ではアニールにより結晶化が進むため、結晶化した粒
界を介した酸素の拡散が起こりやすく、不要なSiO2
層をSi基板側の界面に形成してしまう。しかし、突き
抜け酸素に起因する不要なSiO2層は、通常Si基板
近傍に自然に形成されるシリケート層に、さらに追加し
て形成されることになる。また、このような突き抜け酸
素は膜内で不均一に起こるため、安定なEOTを実現で
きない。ちなみに、通常Si基板近傍に自然に形成され
るシリケート層だけの場合は、その膜厚もほぼ一定して
おり、EOTも安定している。
iO2層に伴い、ゲートのリーク電流(Jg)もバラツ
キが増加し、ある臨界点を境にして急激に増加するので
理想的なEOTとリーク電流を保持できなくなるという
問題があることを我々は見出した。
ようとする課題に関しては、前述した従来例である臨界
物理膜厚以下の膜厚において突き抜け酸素の影響が顕著
に増加し、最も重要視すべきパラメーターであるEOT
が急激に増加し、しかもそのEOTおよびリーク電流に
バラツキを生み、安定したEOTやリーク電流を保持で
きなくなるという致命的な問題があった。
うとする課題に関しては、ある膜厚以上で急激に高誘電
体膜の表面ラフネスが増加するという問題があった。
めに、本発明に係る第1の半導体装置は、半導体基板上
に形成された拡散防止機能を有する高誘電体Aからなる
第1の絶縁膜と、前記第1の絶縁膜上に形成された高誘
電体Bからなる第2の絶縁膜と、前記第2の絶縁膜上に
形成された拡散防止機能を有する高誘電体Cからなる第
3の絶縁膜と、前記第3の絶縁膜上に形成されたゲート
電極とを備えた半導体装置において、前記第1の絶縁膜
と前記第2の絶縁膜と前記第3の絶縁膜との総和からな
る高誘電率絶縁膜の膜厚が2.4nm以上であることを
特徴とする。
制御でき、安定したEOTと良好なリーク電流特性を実
現できる。
極はシリコン以外の金属で形成されて、前記高誘電率絶
縁膜の換算酸化膜厚(EOT)が0.7nm以上である
ことが好ましい。
半導体基板上に形成された高誘電体Bからなる第1の絶
縁膜と、前記第1の絶縁膜上に形成された拡散防止機能
を有する高誘電体Cからなる第2の絶縁膜と、前記第2
の絶縁膜上に形成されたゲート電極とを備えた半導体装
置において、前記第1の絶縁膜と前記第2の絶縁膜との
総和からなる高誘電率絶縁膜の膜厚が2.8nm以上で
あることを特徴とする。
制御でき、安定したEOTと良好なリーク電流特性を実
現できる。
極はシリコン以外の金属で形成されて、前記高誘電率絶
縁膜の換算酸化膜厚(EOT)が0.8nm以上である
ことが好ましい。
半導体基板上に形成された拡散防止機能を有する高誘電
体Aからなる第1の絶縁膜と、前記第1の絶縁膜上に形
成された高誘電体Bからなる第2の絶縁膜と、前記第2
の絶縁膜上に形成されたゲート電極とを備えた半導体装
置において、前記第1の絶縁膜と前記第2の絶縁膜との
総和からなる高誘電率絶縁膜の膜厚が2.8nm以上で
あることを特徴とする。
制御でき、安定したEOTと良好なリーク電流特性を実
現できる。
極はシリコンで形成されて、前記高誘電率絶縁膜の換算
酸化膜厚(EOT)が1.1nm以上であることが好ま
しい。
半導体基板上に形成された高誘電体Bからなる絶縁膜
と、前記絶縁膜上に形成されたゲート電極とを備えた半
導体装置において、前記絶縁膜だけからなる高誘電率絶
縁膜の膜厚が3.2nm以上であることを特徴とする。
制御でき、安定したEOTと良好なリーク電流特性を実
現できる。
極はシリコンで形成されて、前記高誘電率絶縁膜の換算
酸化膜厚(EOT)が1.6nm以上であることが好ま
しい。
体装置において、前記高誘電率絶縁膜の膜厚が5.0n
m以下であることを特徴とする。
ート絶縁膜を実現できる。
導体装置において、高誘電体Bがハフニウムまたはジル
コニウムの酸化物であることが好ましい。
て、拡散防止機能を有する高誘電体Cがハフニウムまた
はジルコニウムの酸化物に少なくとも窒素またはシリコ
ンを含有することが好ましい。
て、拡散防止機能を有する高誘電体Aがシリコン窒化物
またはシリコン窒化酸化物であることが好ましい。
て、拡散防止機能を有する高誘電体Aがハフニウムまた
はジルコニウムの酸化物に少なくとも窒素またはシリコ
ンを含有することが好ましい。
発明の第1の実施形態について、図2〜図4を参照しな
がら説明する。
半導体装置の製造方法の工程断面図を示す。まず、(1
00)面を有するSi基板21上に素子分離用の絶縁膜
22を形成し、デバイス領域23を形成する。この後、
標準のRCA洗浄と希釈HF洗浄の後に、Si基板21
の表面をNH3ガス中に600〜700℃の温度で10
〜30秒ほど曝してSi窒化膜24を形成する。この
後、CVDソースを使用してCVD−HfO2膜25を
形成する。また、Si基板21上にSi窒化膜24を形
成せずに、CVD−HfO2膜25を直接形成する場合
も検討した。
ヤガスとしてN2を使用し、液体HfソースのHf t-b
utoxide(C16H26HfO4)を使用し、乾燥O2と共に
500℃でRT−CVD(Rapid Thermal CVD)処理
を用いて形成する。この原料となる元素としては、H
f,O,C,Hが含有される。また、N2ガスも含むが
500℃の温度では非常に不活性であるため、N2の寄
与は非常に小さい。組成分析の結果、HfとOが主要な
元素であってHfO2という組成を持ち、その内部に数
%以下の微量なCとHを含有する。
ついて説明する。CVD−HfO2膜25はArをキャ
リヤガスとし、Hf窒化物からなる固体ソースのHf
nitrato(Hf(NO3)4)を使用し、乾燥O2と共に2
00℃でコールドウォールタイプのCVD装置を用いて
形成する。この原料となる元素としては、Hf,O,N
が挙げられる。また、Arガスも含むが200℃の温度
では非常に不活性であるため、Arの寄与は非常に小さ
い。組成分析の結果、HfとOが主要な元素であってH
fO2という組成を持ち、その内部に数%以下の微量な
Nを含有する。
を形成するため、CVD−HfO2膜25の上にゲート
電極26としてPoly−Si膜またはPVD−TiN
/Al膜を形成する実験を行った。
て説明する。CVD−HfO2膜25の堆積後、N2中で
600〜800℃の温度でアニール(以下、PDA)を
行った後、SiH4を用いたCVDによりPoly−S
i膜26を540℃の温度で形成した。この後、5×1
015cm-2のPイオン注入した後、ゲート電極のパター
ンニングを行った。活性化のアニールは乾燥N2中で9
00℃,30秒のRTPにより行われた。
いて説明する。CVD−HfO2膜25の堆積後、N2中
で600〜800℃の温度でPDAを行った後、Arス
パッタによるPVD法によりバリアメタルと導電体から
なるTiN/Al膜26を形成した。バリアメタルの材
料としてはTaNを使用してもよい。このメタルゲート
の場合、バリアメタルに窒素を含有するため、CVD−
HfO2膜25の上層部に窒素が導入されて酸素の拡散
防止機能を有した窒素含有層27を同時に形成できる。
O2膜25のEOTは、LCRメーターによりCV測定
され、電極の空乏層や基板側の量子化効果を考慮したシ
ミュレーションプログラムにより算出された。
h−K膜を有するゲート構造は3つのタイプがあり、図
3を参照しながら説明する。図3において、タイプ3
1、タイプ32およびタイプ33は以下のように構成さ
れている。
膜24を形成し、その上にCVD−HfO2膜25を形
成し、その上にTiN/Al膜26を形成した場合であ
る。High−K膜25とSi基板21の界面にはSi
窒化膜24からなる拡散防止膜が存在し、かつ、Hig
h−K膜25とTiN/Al膜26の界面にも窒素を含
有するCVD−HfO2層27からなる拡散防止膜が存
在する。このタイプ31は、上界面と下界面どちらにも
拡散防止膜がある場合である。
膜24を形成し、その上にCVD−HfO2膜25を形
成し、その上にPoly−Si膜26を形成した場合が
1つのケースである。またこれとは別に、Si窒化膜2
4を形成せず、Si基板21上に直接CVD−HfO2
膜25を形成し、その上にTiN/Al膜26を形成し
た場合がもう1つのケースである。つまり、High−
K膜25とSi基板21の界面にはSi窒化膜24から
なる拡散防止膜が存在するか、もしくは、High−K
膜25とTiN/Al膜26の界面には窒素を含有する
CVD−HfO 2層27からなる拡散防止膜が存在する
場合に対応する。このタイプ32は、上界面もしくは下
界面のどちらか一方にのみ拡散防止膜がある場合であ
る。なお、図中の波線は、拡散防止膜がない場合にSi
基板21またはPoly−Si膜26とHigh−K膜
25とが反応した界面を模式的に表示している。
ず、Si基板21上に直接CVD−HfO2膜25を形
成し、その上にPoly−Si膜26を形成した場合で
ある。High−K膜25とSi基板21の界面には拡
散防止膜が存在せず、かつ、High−K膜25とゲー
ト電極26の界面にも拡散防止膜が存在しない場合に対
応する。このタイプ33は上界面と下界面どちらにも拡
散防止膜がない場合である。なお、図中の波線はタイプ
32と同様に、Si基板21またはPoly−Si膜2
6とHigh−K膜25とが反応した界面を模式的に表
示している。
4を参照しながら説明する。図4の実験データの傾向に
ついて、図中の(1)〜(6)の番号順に説明する。縦
軸はEOTを示し、横軸は成膜時のエリプソメトリーで
測定した物理膜厚を示す。
させることでEOTを下げる事ができる。(1)比較的
厚い絶縁膜を形成した場合、EOTも比較的高い値を示
す。(2)順次、薄い物理膜厚の絶縁膜を形成していく
と、直線的にEOTが減少していく。(3)ある臨界の
物理膜厚に到達したとき、最小のEOTを示す。(4)
この臨界物理膜厚よりも薄膜化を進めると、急にEOT
が増加してしまう。ある臨界膜厚よりも薄い場合、成膜
中または成膜後の処理中に残留酸素が高誘電率絶縁膜を
拡散して、Si基板との界面に不要なSiO2層を形成
してしまう。このため、物理膜厚を薄膜化しても理想的
な場合((6)へ向かう点線)から大きく外れてしま
う。(5)さらに薄膜化を進めた場合、異常なEOTを
示すこととなる。(6)理想的な場合に、点線が通常考
えられる傾向である。
SiON膜で一般的に考えられてきた傾向とは異なり、
我々は詳細な実験を通して、High−K膜特有の臨界
物理膜厚が存在する現象を見出した。この現象は、ある
臨界膜厚を境にEOTが理想直線から大きく外れること
である。
ogy Roadmap for Semiconductors,1999 Edition)
の124ページの表34aに記載されているように、2
005年の100nmノードCMOSにおいて、要求さ
れるEOTは1.0〜1.5nmであり、また要求され
るEOTの均一性は±4%以内である。これらの技術的
スペックを踏まえると、安定でかつ薄いEOTを実現す
るHigh−K膜を形成することがシリコンLSIプロ
セスに要求されている。この技術動向からも、本発明で
提案する臨界物理膜厚は非常に重要な意味を持つ。つま
り、図4の(3)で示した臨界物理膜厚以上の高誘電率
絶縁膜を形成し、所望のEOTを実現することが必須と
なる。
5〜図7を参照しながら詳しく順に説明する。図5にお
いて、丸のデータは図3で示したタイプ32の結果であ
り、菱形のデータはタイプ31の結果を示す。物理膜厚
を薄くしていくとEOTが直線的に減少していくが、
2.4nmの臨界物理膜厚を境に、逆にEOTが急激に
増加していく傾向を示す。タイプ31は上下の界面に拡
散防止膜を形成しているので、タイプ32と比較して同
じ物理膜厚でもその分布は薄いEOT側に位置してい
る。つまり、拡散防止機能の効果が確認できる。
例示したタイプ32の傾向を示す。上下の内どちらかの
界面に拡散防止膜を形成した場合には、物理膜厚を薄く
していくとEOTが直線的に減少していくが、2.8n
mの臨界物理膜厚を境に、逆にEOTが急激に増加して
いく傾向を示す。
たタイプ33の結果を示す。上下の界面に拡散防止膜を
形成しない場合には、物理膜厚を薄くしていくとEOT
が直線的に減少していくが、3.2nmの臨界物理膜厚
を境に、逆にEOTが急激に増加していく傾向を示す。
て、同じ物理膜厚に対するEOTのバラツキは、PDA
の温度および活性化の温度等による影響を示している。
プロセスが最適化できた場合には、同じ物理膜厚に対す
るEOTのバラツキは最も小さい値を示し、図5〜図7
で示した直線のところに位置する。成膜膜厚を臨界物理
膜厚より薄くした場合、酸素が拡散して突き抜けてしま
い、急激にEOTが増加するため、同じチップ内やウエ
ハ内においてもEOTのバラツキが大きくなり制御不能
となる。このため、成膜膜厚を臨界物理膜厚より厚くす
ることは必須となる。
ロセスについて説明する。PDA中の残留酸素、Pol
y−Si成膜時の巻き込み酸素、PVDのメタル蒸着中
の残留酸素およびPoly−Si膜を活性化するアニー
ル中の残留酸素等の影響によって、プロセス中の雰囲気
からHfO2膜に酸素が拡散することを完全に防ぐこと
は非常に難しい。純粋なN2を使用してもppmオーダ
ーの残留酸素があり、プロセスの処理時間を考慮すると
表面に暴露される酸素の量は無視できない。また、Po
ly−Siの活性化アニールでは900〜1000℃の
高温を用いるので、この温度では酸化自体を促進する。
PDAを行った後、エリプソメトリーで測定した物理膜
厚がある臨界物理膜厚よりも薄いと、その後のゲート電
極形成および活性化のアニール等で表面から微量の酸素
が拡散し、Si基板に達した時には結果的に0.数nm
のSiO2を形成してしまう。この場合、全体のEOT
が1.0nmという極薄の膜に対して、0.数nmの値
の増加は、EOTとして数10%程度の増加を意味し、
High−K膜としては致命的な問題である。このよう
に微量酸素の影響に関して考えると、酸素自体が表面か
ら拡散する機構が主であるため物理膜厚に非常に影響さ
れ、一旦酸素が拡散してしまうと、同じチップ内やウエ
ハ内においてもEOTのバラツキが顕著となる。
めには、成膜後の物理膜厚に最小臨界膜厚を設ける必要
があることを我々は見出した。この事実は、従来予想さ
れていた延長線上で物理膜厚の薄膜化を進めた場合に、
実際には新しい現象が極薄のHigh−K膜で観察さ
れ、我々はその実験を通して課題を見出したと共に、そ
の原因を吟味し、解決策を検討した。
界面どちらにも拡散防止膜がある場合であって、物理膜
厚は2.4nm以上必要である。また、タイプ32は上
界面もしくは下界面どちらか一方に拡散防止膜がある場
合であって、物理膜厚は2.8nm以上必要である。ま
た、タイプ33は上界面と下界面どちらにも拡散防止膜
がない場合であって、物理膜厚は3.2nm以上必要で
ある。
厚の説明に加え、その臨界物理膜厚の前後でのEOTと
リーク電流特性の相関について、図8〜図12を参照し
ながらさらに説明する。図8〜図12は、EOTに対す
るゲート電圧が−1Vでのリーク電流を示し、図3に示
すタイプに分けて説明する。
散防止膜がある場合であって、そのリーク電流特性を図
9に示す。High−K膜の膜厚が非常に薄い場合は、
プロセス起因の巻き込み酸素によりSi基板側で酸化が
起こり、タイプ31からタイプ32に変化するところが
あり、図中の点線で示してある。最小のEOTは約0.
7nmである。したがって、EOTが0.7nm以上で
かつリーク電流が10 -3A/cm2以下の特性を示すゲ
ート絶縁膜を使用することが、良好なリーク電流特性を
示すので望ましい。これ以外の範囲では、同じEOTに
おいても非常に高いリーク電流を示しゲート絶縁膜とし
ては不適切であり、変曲点を境に同じEOTでみると数
桁以上も高いリーク電流を示す。
か一方に拡散防止膜がある場合であって、ゲート電極に
TiN/Al膜を使用した場合のリーク電流特性を図1
0に示す。最小のEOTは約0.8nmである。したが
って、EOTが0.8nm以上でかつリーク電流が10
-1A/cm2以下の特性を示すゲート絶縁膜を使用する
ことが、良好なリーク電流特性を示すので望ましい。こ
れ以外の範囲では、同じEOTにおいても非常に高いリ
ーク電流を示しゲート絶縁膜としては不適切であり、変
曲点を境に同じEOTでみると数桁以上も高いリーク電
流を示す。
−Si膜を使用した場合のリーク電流特性を図11に示
す。High−K膜の膜厚が非常に薄い場合は、プロセ
ス起因の巻き込み酸素によりSi基板側で酸化が起こ
り、タイプ32からタイプ33に変化するところがあ
り、図中の点線で示してある。最小のEOTは約1.1
nmである。したがって、EOTが1.1nm以上でか
つリーク電流が5×10-4A/cm2以下の特性を示す
ゲート絶縁膜を使用することが、良好なリーク電流特性
を示すので望ましい。これ以外の範囲では、同じEOT
においても非常に高いリーク電流を示しゲート絶縁膜と
しては不適切であり、変曲点を境に同じEOTでみると
数桁以上も高いリーク電流を示す。
散防止膜がない場合であって、そのリーク電流特性を図
12に示す。最小のEOTは約1.6nmである。した
がって、EOTが1.6nm以上でかつリーク電流が1
0-2A/cm2以下の特性を示すゲート絶縁膜を使用す
ることが、良好なリーク電流特性を示すので望ましい。
これ以外の範囲では、同じEOTにおいても非常に高い
リーク電流を示しゲート絶縁膜としては不適切であり、
変曲点を境に同じEOTでみると数桁以上も高いリーク
電流を示す。
すように、EOTに対するリーク電流の特徴を調べた結
果、Si基板側にも電極側にも拡散防止膜に用いない場
合のタイプ33では、同じEOTに対してもっともリー
ク電流が高い。Si基板とHigh−K膜の界面にSi
窒化膜を拡散防止膜に用いた場合、またはHigh−K
膜とゲート電極の界面に窒素含有層の拡散防止膜を用い
た場合のタイプ32では、同じEOTに対してリーク電
流を低減できる。さらに、下界面および上界面ともに拡
散防止膜を用いた場合のタイプ31では、リーク電流を
もっとも低減できる。
て、Si基板とHigh−K膜の界面にSi窒化膜(窒
化絶縁膜)からなる拡散防止膜が存在し、かつHigh
−K膜とゲート電極(窒素含有バリアメタル)の界面に
窒素を含有するCVD−HfO 2層(窒素含有絶縁層)
からなる拡散防止膜が存在する場合には、EOTは0.
7nm以上で、かつ物理膜厚は2.4nm以上であるH
igh−K膜を用いることにより、安定したEOTと良
好なリーク電流特性を実現できる。
Si窒化膜(窒化絶縁膜)からなる拡散防止膜が存在せ
ず、High−K膜とゲート電極の界面に窒素を含有す
るCVD−HfO2層(窒素含有絶縁層)からなる拡散
防止膜が存在する場合には、EOTが0.8nm以上
で、かつ物理膜厚が2.8nm以上であるHigh−K
膜を用いることにより、安定したEOTと良好なリーク
電流特性を実現できる。
に窒素を含有するCVD−HfO2層(窒素含有絶縁
層)からなる拡散防止膜が存在せず、Si基板とHig
h−K膜の界面にSi窒化膜(窒化絶縁膜)からなる拡
散防止膜が存在する場合には、EOTが1.1nm以上
で、かつ物理膜厚が2.8nm以上であるHigh−K
膜を用いることにより、安定したEOTと良好なリーク
電流特性を実現できる。
Si窒化膜(窒化絶縁膜)からなる拡散防止膜が存在せ
ず、High−K膜とゲート電極の界面に窒素を含有す
るCVD−HfO2層(窒素含有絶縁層)からなる拡散
防止膜が存在しない場合に、EOTが1.6nm以上
で、かつ物理膜厚が3.2nm以上であるHigh−K
膜を用いることにより、安定したEOTと良好なリーク
電流特性を実現できる。
いて、所定の臨界物理膜厚以上で、所定のEOT以上で
ある高誘電率絶縁膜を用いることにより、EOTを理想
的な値に制御でき、安定したEOTと良好なリーク電流
特性を実現できる。
実施形態について、図13と図14を参照しながら説明
する。
る原子間力顕微鏡(AFM)による表面ラフネス(Surf
ace Roughness)の値(以下、RMS)を示した。堆積
前のSi基板のRMSは0.15nm程度である。デポ
により物理膜厚を増加させていくと、約3.8nm以上
からRMSが急激に増加する。この表面ラフネスの結果
は、堆積温度を200〜500℃に変えた範囲、および
成膜時の混合酸素分圧比を0〜90%に変えた範囲内で
も統一的な傾向を示した。
界をかけた時、ゲート絶縁膜の薄い部分では電界集中を
引き起こすため信頼性を悪くする。また面内でのリーク
電流のバラツキも生じる。これらの問題を解決するため
には、表面ラフネスを低減する必要がある。
ogy Roadmap for Semiconductors,1999 Edition)
の119ページの表33aを参照すると、2005年の
100nmCMOSレベルでは、ゲート絶縁体をSiO
2として考えた場合に、表面ラフネスは0.1nm以下
が要求されている(121ページの注釈[L]を参
照)。
が約13以上を有するため、要求される表面ラフネスを
EOTを基準に換算すると、RMSを約0.3nm以下
にすることが要求される。このため、RMSを0.3n
m以下に抑えるには、図13の結果から物理膜厚は少な
くとも約5.0nm以下にすることが必要である。
おいて、物理膜厚は5.0nm以下である高誘電率絶縁
膜を用いることにより、平滑な表面を有するゲート絶縁
膜が形成できる。
した成膜時の物理膜厚の適応範囲を図14にまとめた。
図3で示したタイプ31は上界面と下界面どちらにも拡
散防止膜がある場合であって、物理膜厚が2.4nm以
上で5.0nm以下の範囲が必要である。また、タイプ
32は上界面もしくは下界面どちらか一方に拡散防止膜
がある場合であって、物理膜厚が2.8nm以上で5.
0nm以下の範囲が必要である。また、タイプ33は上
界面と下界面どちらにも拡散防止膜がない場合であっ
て、物理膜厚が3.2nm以上で5.0nm以下の範囲
が必要である。
いて、Si基板とCVD−HfO2膜の界面にSi窒化
膜からなる拡散防止膜を形成する方法は、NH3、NO
またはN2O等の窒素を含むガス中での熱窒化またはプ
ラズマ窒化等の窒化処理を用いてもよい。
界面に窒素含有絶縁層からなる拡散防止膜を形成する方
法は、ゲート電極形成前にCVD−HfO2膜自体を窒
素を含むガス中での窒素プラズマ処理を用いてもよい。
または、窒素を含むガスを添加したArスパッタにより
バリアメタル(TiNまたはTaN等)を蒸着形成する
初期部分に、自動的にCVD−HfO2膜の上層部が窒
素プラズマ処理される方法を用いてもよい。さらに、C
VD−HfO2膜を堆積する最終部分に窒素を含むガス
を導入して上層部を窒素含有の高誘電率絶縁膜とする方
法を用いてもよい。
(HfNまたはZrN等)を堆積した後、酸化処理をし
て膜中に窒素を含有するゲート絶縁膜を作ることもでき
る。また、CVD−HfO2膜を堆積形成する初期部分
に窒素を含むガスを導入してSi基板側の下層部を窒素
含有の高誘電体絶縁膜とする工程を設けてもよい。さら
に、下界面の拡散防止機能を有する高誘電率絶縁膜、中
間の高誘電率絶縁膜および上界面の拡散防止機能を有す
る高誘電率絶縁膜のすべてに窒素またはシリコンを含有
してもよい。
説明したが、ハフニウムをジルコニウムに代えてZrO
2を用いても本発明の効果は得られる。
ース(C16H36HfO4)を用いたが、以下の材料を用
いることもできる。CVD法で堆積する場合には、TD
EAH(Tetrakis diethylamido hafnium、テトラキ
スジエチルアミドハフニウム、C16H40N4Hf)、T
DMAH(Tetrakis dimethylamino hafnium、テトラ
キスジメチルアミノハフニウム、C8H24N4Hf)、お
よびHf(MMP)4(Tetrakis 1-Methoxy-2-methyl-
2-propoxy hafnium、テトラキス1メトキシ2メチル2
プロポキシハフニウム、Hf[OC(CH3)2CH2O
CH3]4)を使用することができる。また、固体ソース
(例えばHf(NO3)4)も使用することができる。さ
らに、PVD法で堆積する場合には、ハフニウム(H
f)ターゲットに酸素およびアルゴンを加えた混合ガス
を用いて形成することもできる。
動は、High−K膜の堆積時の組成または材料に関わ
らない反応として一般化できるため、本発明はHfO2
とZrO2以外の、例えばTiO2、Ta2O5、La
2O3、CeO2、Al2O3、BST等またはこれらの3
元系酸化膜(例えば、HfxAlyO2)、さらにこれら
にSiを予め含有するシリケイト膜すべてに適応が可能
である。
料に他の金属を用いてもよい。TiNに代えて、高誘電
率絶縁膜の表面を窒化処理した後、TaN、Al、R
u、RuO2またはこれらの材料にSiまたはGeを混
ぜた材料でもよい。
施形態において、Si基板とHigh−K膜の界面に窒
化絶縁膜からなる拡散防止膜が存在し、かつHigh−
K膜と電極の界面には窒素含有絶縁層からなる拡散防止
膜が存在する場合に、物理膜厚が2.4nm以上である
高誘電率絶縁膜を用いることにより、EOTを理想的な
値に制御でき、安定したEOTと良好なリーク電流特性
を実現できる。
物理膜厚が5.0nm以下である高誘電率絶縁膜を用い
ることにより、平滑な表面を有するゲート絶縁膜を実現
できる。
構造を示す模式図
製造方法を示す工程断面図
3タイプの説明図
OTの説明図
上下の界面にある場合での物理膜厚とEOTの相関図
片方の界面のみにある場合での物理膜厚とEOTの相関
図
上下の界面にない場合での物理膜厚とEOTの相関図
るリーク電流の特性図
EOTに対するリーク電流の特性図
においてメタルゲートの場合のEOTに対するリーク電
流の特性図
においてPoly−Siゲートの場合のEOTに対する
リーク電流の特性図
のEOTに対するリーク電流の特性図
表面ラフネスの相関図
物理膜厚のプロセス範囲の説明図
ウムからなるゲート誘電体層 15 ゲート電極 21 Si基板 22 素子分離用の絶縁膜 23 デバイス領域 24 Si窒化膜からなる拡散防止膜 25 CVD−HfO2膜からなるHigh−K膜 26 Poly−Si膜またはTiN/Al膜からなる
ゲート電極 27 窒素を含有するCVD−HfO2層からなる拡散
防止膜 31 Si基板/Si窒化膜/High−K膜/(Ti
N/Al膜)の構造 32 Si基板/Si窒化膜/High−K膜/Pol
y−Si膜またはSi基板/High−K膜/(TiN
/Al膜)の構造 33 Si基板/High−K膜/Poly−Si膜電
極の構造
Claims (14)
- 【請求項1】 半導体基板上に形成された拡散防止機能
を有する高誘電体Aからなる第1の絶縁膜と、前記第1
の絶縁膜上に形成された高誘電体Bからなる第2の絶縁
膜と、前記第2の絶縁膜上に形成された拡散防止機能を
有する高誘電体Cからなる第3の絶縁膜と、前記第3の
絶縁膜上に形成されたゲート電極とを備えた半導体装置
において、 前記第1の絶縁膜と前記第2の絶縁膜と前記第3の絶縁
膜との総和からなる高誘電率絶縁膜の膜厚が2.4nm
以上であることを特徴とする半導体装置。 - 【請求項2】 請求項1に記載の半導体装置において、 前記ゲート電極はシリコン以外の金属で形成されて、前
記高誘電率絶縁膜の換算酸化膜厚(EOT)が0.7n
m以上であることを特徴とする半導体装置。 - 【請求項3】 半導体基板上に形成された高誘電体Bか
らなる第1の絶縁膜と、前記第1の絶縁膜上に形成され
た拡散防止機能を有する高誘電体Cからなる第2の絶縁
膜と、前記第2の絶縁膜上に形成されたゲート電極とを
備えた半導体装置において、 前記第1の絶縁膜と前記第2の絶縁膜との総和からなる
高誘電率絶縁膜の膜厚が2.8nm以上であることを特
徴とする半導体装置。 - 【請求項4】 請求項3に記載の半導体装置において、 前記ゲート電極はシリコン以外の金属で形成されて、前
記高誘電率絶縁膜の換算酸化膜厚(EOT)が0.8n
m以上であることを特徴とする半導体装置。 - 【請求項5】 半導体基板上に形成された拡散防止機能
を有する高誘電体Aからなる第1の絶縁膜と、前記第1
の絶縁膜上に形成された高誘電体Bからなる第2の絶縁
膜と、前記第2の絶縁膜上に形成されたゲート電極とを
備えた半導体装置において、 前記第1の絶縁膜と前記第2の絶縁膜との総和からなる
高誘電率絶縁膜の膜厚が2.8nm以上であることを特
徴とする半導体装置。 - 【請求項6】 請求項5に記載の半導体装置において、 前記ゲート電極はシリコンで形成されて、前記高誘電率
絶縁膜の換算酸化膜厚(EOT)が1.1nm以上であ
ることを特徴とする半導体装置。 - 【請求項7】 半導体基板上に形成された高誘電体Bか
らなる絶縁膜と、前記絶縁膜上に形成されたゲート電極
とを備えた半導体装置において、 前記絶縁膜だけからなる高誘電率絶縁膜の膜厚が3.2
nm以上であることを特徴とする半導体装置。 - 【請求項8】 請求項7に記載の半導体装置において、 前記ゲート電極はシリコンで形成されて、前記高誘電率
絶縁膜の換算酸化膜厚(EOT)が1.6nm以上であ
ることを特徴とする半導体装置。 - 【請求項9】 請求項1〜8のいずれか1項に記載の半
導体装置において、 前記高誘電率絶縁膜の膜厚が5.0nm以下であること
を特徴とする半導体装置。 - 【請求項10】 請求項1〜8のいずれか1項に記載の
半導体装置において、 高誘電体Bがハフニウムまたはジルコニウムの酸化物で
あることを特徴とする半導体装置。 - 【請求項11】 請求項1〜4のいずれか1項に記載の
半導体装置において、 拡散防止機能を有する高誘電体Cがハフニウムまたはジ
ルコニウムの酸化物に少なくとも窒素またはシリコンを
含有することを特徴とする半導体装置。 - 【請求項12】 請求項1,2,5または6に記載の半
導体装置において、 拡散防止機能を有する高誘電体Aがシリコン窒化物また
はシリコン窒化酸化物であることを特徴とする半導体装
置。 - 【請求項13】 請求項1,2,5または6に記載の半
導体装置において、 拡散防止機能を有する高誘電体Aがハフニウムまたはジ
ルコニウムの酸化物に少なくとも窒素またはシリコンを
含有することを特徴とする半導体装置。 - 【請求項14】 請求項10〜13のいずれか1項に記
載の半導体装置において、 前記高誘電率絶縁膜の膜厚が5.0nm以下であること
を特徴とする半導体装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US29947801P | 2001-06-21 | 2001-06-21 | |
US60/299478 | 2001-06-21 |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007271175A Division JP2008078675A (ja) | 2001-06-21 | 2007-10-18 | 高誘電率絶縁膜を有する半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003008005A true JP2003008005A (ja) | 2003-01-10 |
JP4165076B2 JP4165076B2 (ja) | 2008-10-15 |
Family
ID=23154975
Family Applications (7)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001395734A Expired - Lifetime JP3773448B2 (ja) | 2001-06-21 | 2001-12-27 | 半導体装置 |
JP2002015066A Expired - Lifetime JP4165076B2 (ja) | 2001-06-21 | 2002-01-24 | 高誘電率絶縁膜を有する半導体装置 |
JP2002163983A Expired - Lifetime JP4047075B2 (ja) | 2001-06-21 | 2002-06-05 | 半導体装置 |
JP2006001334A Expired - Lifetime JP4712560B2 (ja) | 2001-06-21 | 2006-01-06 | 半導体装置の製造方法 |
JP2007045149A Expired - Fee Related JP4713518B2 (ja) | 2001-06-21 | 2007-02-26 | 半導体装置 |
JP2007271175A Pending JP2008078675A (ja) | 2001-06-21 | 2007-10-18 | 高誘電率絶縁膜を有する半導体装置 |
JP2010198973A Pending JP2011018926A (ja) | 2001-06-21 | 2010-09-06 | 半導体装置の製造方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001395734A Expired - Lifetime JP3773448B2 (ja) | 2001-06-21 | 2001-12-27 | 半導体装置 |
Family Applications After (5)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002163983A Expired - Lifetime JP4047075B2 (ja) | 2001-06-21 | 2002-06-05 | 半導体装置 |
JP2006001334A Expired - Lifetime JP4712560B2 (ja) | 2001-06-21 | 2006-01-06 | 半導体装置の製造方法 |
JP2007045149A Expired - Fee Related JP4713518B2 (ja) | 2001-06-21 | 2007-02-26 | 半導体装置 |
JP2007271175A Pending JP2008078675A (ja) | 2001-06-21 | 2007-10-18 | 高誘電率絶縁膜を有する半導体装置 |
JP2010198973A Pending JP2011018926A (ja) | 2001-06-21 | 2010-09-06 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (7) | JP3773448B2 (ja) |
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004031760A (ja) * | 2002-06-27 | 2004-01-29 | Nec Corp | 半導体装置およびその製造方法 |
WO2004073072A1 (ja) * | 2003-02-17 | 2004-08-26 | National Institute Of Advanced Industrial Science And Technology | Mis型半導体装置およびmis型半導体装置の製造方法 |
WO2004084291A1 (ja) * | 2003-03-17 | 2004-09-30 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
WO2004090966A1 (ja) * | 2003-04-08 | 2004-10-21 | Tokyo Electron Limited | 成膜方法及び成膜装置 |
JP2004342775A (ja) * | 2003-05-14 | 2004-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
WO2005048333A1 (en) * | 2003-11-08 | 2005-05-26 | Advanced Micro Devices, Inc. | Method for integrating a high-k gate dielectric in a transistor fabrication process |
JP2005191482A (ja) * | 2003-12-26 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
JP2005303306A (ja) * | 2004-04-12 | 2005-10-27 | Samsung Electronics Co Ltd | 窒素を含むシード層を備える金属−絶縁体−金属キャパシタ及びその製造方法 |
JP2006032948A (ja) * | 2004-07-10 | 2006-02-02 | Samsung Electronics Co Ltd | 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法 |
KR100702027B1 (ko) * | 2005-03-21 | 2007-03-30 | 후지쯔 가부시끼가이샤 | 반도체 장치와 반도체 장치의 제조 방법 |
JP2007514293A (ja) * | 2003-04-21 | 2007-05-31 | アヴィザ テクノロジー インコーポレイテッド | 多成分誘電体膜を形成するためのシステム及び方法 |
JP2007173796A (ja) * | 2005-12-19 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | pFET材料としての金属酸窒化物を用いた半導体構造およびその製造方法 |
JP2008147636A (ja) * | 2002-02-28 | 2008-06-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
Families Citing this family (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3773448B2 (ja) * | 2001-06-21 | 2006-05-10 | 松下電器産業株式会社 | 半導体装置 |
JP3688631B2 (ja) * | 2001-11-22 | 2005-08-31 | 株式会社東芝 | 半導体装置の製造方法 |
AU2003281112A1 (en) | 2002-07-16 | 2004-02-02 | Nec Corporation | Semiconductor device, production method and production device thereof |
WO2004082011A1 (ja) * | 2003-03-13 | 2004-09-23 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
JP4748927B2 (ja) | 2003-03-25 | 2011-08-17 | ローム株式会社 | 半導体装置 |
JP4140768B2 (ja) * | 2003-04-24 | 2008-08-27 | 株式会社日立国際電気 | 半導体原料 |
JP4742867B2 (ja) * | 2003-05-29 | 2011-08-10 | 日本電気株式会社 | Mis型電界効果トランジスタを備える半導体装置 |
JP2005079223A (ja) | 2003-08-29 | 2005-03-24 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
WO2005038929A1 (ja) * | 2003-10-15 | 2005-04-28 | Nec Corporation | 半導体装置の製造方法 |
TW200526804A (en) | 2003-10-30 | 2005-08-16 | Tokyo Electron Ltd | Method of manufacturing semiconductor device, film-forming apparatus, and storage medium |
JP4919586B2 (ja) | 2004-06-14 | 2012-04-18 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
JPWO2006009025A1 (ja) * | 2004-07-20 | 2008-05-01 | 日本電気株式会社 | 半導体装置及び半導体装置の製造方法 |
JPWO2006022175A1 (ja) * | 2004-08-23 | 2008-05-08 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP4966490B2 (ja) * | 2004-11-15 | 2012-07-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP4185057B2 (ja) | 2005-01-28 | 2008-11-19 | 富士通株式会社 | 半導体装置の製造方法 |
JP2006269520A (ja) * | 2005-03-22 | 2006-10-05 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2006319091A (ja) * | 2005-05-12 | 2006-11-24 | Renesas Technology Corp | 半導体装置の製造方法 |
KR100644724B1 (ko) * | 2005-07-26 | 2006-11-14 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
JP2008010801A (ja) * | 2005-08-17 | 2008-01-17 | Kobe Steel Ltd | ソース−ドレイン電極、薄膜トランジスタ基板およびその製造方法、並びに表示デバイス |
US7655994B2 (en) * | 2005-10-26 | 2010-02-02 | International Business Machines Corporation | Low threshold voltage semiconductor device with dual threshold voltage control means |
US8053849B2 (en) * | 2005-11-09 | 2011-11-08 | Advanced Micro Devices, Inc. | Replacement metal gate transistors with reduced gate oxide leakage |
JP2006140514A (ja) * | 2005-12-19 | 2006-06-01 | Fujitsu Ltd | 半導体装置及びその製造方法 |
US8524617B2 (en) | 2009-02-27 | 2013-09-03 | Canon Anelva Corporation | Methods for manufacturing dielectric films |
EP2517255B1 (en) | 2009-12-25 | 2019-07-03 | Ricoh Company, Ltd. | Field-effect transistor, semiconductor memory, display element, image display device, and system |
JP5149936B2 (ja) * | 2010-04-28 | 2013-02-20 | パナソニック株式会社 | 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 |
US9396946B2 (en) * | 2011-06-27 | 2016-07-19 | Cree, Inc. | Wet chemistry processes for fabricating a semiconductor device with increased channel mobility |
JP5816539B2 (ja) | 2011-12-05 | 2015-11-18 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
DE102012205977B4 (de) | 2012-04-12 | 2017-08-17 | Globalfoundries Inc. | Halbleiterbauelement mit ferroelektrischen Elementen und schnellen Transistoren mit Metallgates mit großem ε sowie Herstellungsverfahren |
JP2014053571A (ja) | 2012-09-10 | 2014-03-20 | Toshiba Corp | 強誘電体メモリ及びその製造方法 |
JP2014187238A (ja) * | 2013-03-25 | 2014-10-02 | Toyoda Gosei Co Ltd | Mis型半導体装置の製造方法 |
JP2015069989A (ja) * | 2013-09-26 | 2015-04-13 | 三菱電機株式会社 | 炭化珪素半導体装置の製造方法 |
JP6341077B2 (ja) * | 2014-12-09 | 2018-06-13 | 豊田合成株式会社 | 半導体装置の製造方法 |
JP2017092191A (ja) * | 2015-11-06 | 2017-05-25 | 株式会社デンソー | 炭化珪素半導体装置 |
KR20220157302A (ko) | 2021-05-20 | 2022-11-29 | 캐논 가부시끼가이샤 | 막, 소자, 및 기기 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04286356A (ja) * | 1991-03-15 | 1992-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
JPH0677402A (ja) * | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
JPH06291041A (ja) * | 1993-03-31 | 1994-10-18 | Toshiba Corp | 薄膜形成方法および薄膜形成装置 |
JPH07211902A (ja) * | 1994-01-19 | 1995-08-11 | Sony Corp | Mis型トランジスタ及びその作製方法 |
TW466615B (en) * | 1996-12-23 | 2001-12-01 | Lucent Technologies Inc | A gate structure for integrated circuit fabrication |
JP4160167B2 (ja) * | 1997-06-30 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
US6020024A (en) * | 1997-08-04 | 2000-02-01 | Motorola, Inc. | Method for forming high dielectric constant metal oxides |
JP3523093B2 (ja) * | 1997-11-28 | 2004-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
JP3357861B2 (ja) * | 1998-06-04 | 2002-12-16 | 株式会社東芝 | Mis半導体装置及び不揮発性半導体記憶装置 |
JP2000058832A (ja) * | 1998-07-15 | 2000-02-25 | Texas Instr Inc <Ti> | オキシ窒化ジルコニウム及び/又はハフニウム・ゲ―ト誘電体 |
JP2000106432A (ja) * | 1998-09-29 | 2000-04-11 | Nec Corp | ゲート絶縁膜の製造方法及びそれを用いた半導体装置 |
JP2000208508A (ja) * | 1999-01-13 | 2000-07-28 | Texas Instr Inc <Ti> | 珪酸塩高誘電率材料の真空蒸着 |
KR100854555B1 (ko) * | 1999-07-08 | 2008-08-26 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 장치 및 그 제조 방법 |
US6337289B1 (en) * | 1999-09-24 | 2002-01-08 | Applied Materials. Inc | Method and apparatus for integrating a metal nitride film in a semiconductor device |
US6291319B1 (en) * | 1999-12-17 | 2001-09-18 | Motorola, Inc. | Method for fabricating a semiconductor structure having a stable crystalline interface with silicon |
JP2001185548A (ja) * | 1999-12-22 | 2001-07-06 | Fujitsu Ltd | 半導体装置およびその製造方法 |
US6287897B1 (en) * | 2000-02-29 | 2001-09-11 | International Business Machines Corporation | Gate dielectric with self forming diffusion barrier |
EP1326271A4 (en) * | 2000-09-18 | 2005-08-24 | Tokyo Electron Ltd | METHOD FOR FILMING A GATE INSULATOR, DEVICE FOR FILMING A GATE INSULATOR AND A CLUSTER TOOL |
JP2002134739A (ja) * | 2000-10-19 | 2002-05-10 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
JP2002314072A (ja) * | 2001-04-19 | 2002-10-25 | Nec Corp | 高誘電体薄膜を備えた半導体装置及びその製造方法並びに誘電体膜の成膜装置 |
JP3773448B2 (ja) * | 2001-06-21 | 2006-05-10 | 松下電器産業株式会社 | 半導体装置 |
-
2001
- 2001-12-27 JP JP2001395734A patent/JP3773448B2/ja not_active Expired - Lifetime
-
2002
- 2002-01-24 JP JP2002015066A patent/JP4165076B2/ja not_active Expired - Lifetime
- 2002-06-05 JP JP2002163983A patent/JP4047075B2/ja not_active Expired - Lifetime
-
2006
- 2006-01-06 JP JP2006001334A patent/JP4712560B2/ja not_active Expired - Lifetime
-
2007
- 2007-02-26 JP JP2007045149A patent/JP4713518B2/ja not_active Expired - Fee Related
- 2007-10-18 JP JP2007271175A patent/JP2008078675A/ja active Pending
-
2010
- 2010-09-06 JP JP2010198973A patent/JP2011018926A/ja active Pending
Cited By (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008147636A (ja) * | 2002-02-28 | 2008-06-26 | Hitachi Kokusai Electric Inc | 半導体装置の製造方法及び基板処理装置 |
JP4505494B2 (ja) * | 2002-02-28 | 2010-07-21 | 株式会社日立国際電気 | 半導体装置の製造方法及び基板処理装置 |
US8575677B2 (en) | 2002-06-27 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
US8125016B2 (en) | 2002-06-27 | 2012-02-28 | Renesas Electronics Corporation | Semiconductor device and its manufacturing method |
JP4643884B2 (ja) * | 2002-06-27 | 2011-03-02 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
JP2004031760A (ja) * | 2002-06-27 | 2004-01-29 | Nec Corp | 半導体装置およびその製造方法 |
WO2004073072A1 (ja) * | 2003-02-17 | 2004-08-26 | National Institute Of Advanced Industrial Science And Technology | Mis型半導体装置およびmis型半導体装置の製造方法 |
US7410812B2 (en) | 2003-03-17 | 2008-08-12 | Fujitsu Limited | Manufacture of semiconductor device having insulation film of high dielectric constant |
WO2004084291A1 (ja) * | 2003-03-17 | 2004-09-30 | Fujitsu Limited | 半導体装置と半導体装置の製造方法 |
CN100352017C (zh) * | 2003-03-17 | 2007-11-28 | 富士通株式会社 | 半导体装置和半导体装置的制造方法 |
US7605436B2 (en) | 2003-03-17 | 2009-10-20 | Fujitsu Limited | Manufacture of semiconductor device having insulation film of high dielectric constant |
WO2004090966A1 (ja) * | 2003-04-08 | 2004-10-21 | Tokyo Electron Limited | 成膜方法及び成膜装置 |
JP2007514293A (ja) * | 2003-04-21 | 2007-05-31 | アヴィザ テクノロジー インコーポレイテッド | 多成分誘電体膜を形成するためのシステム及び方法 |
JP4499374B2 (ja) * | 2003-05-14 | 2010-07-07 | 富士通株式会社 | 半導体装置及びその製造方法 |
JP2004342775A (ja) * | 2003-05-14 | 2004-12-02 | Fujitsu Ltd | 半導体装置及びその製造方法 |
GB2423636B (en) * | 2003-11-08 | 2007-05-02 | Advanced Micro Devices Inc | Method for integrating a high-k gate dielectric in a transistor fabrication process |
JP2007511086A (ja) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | トランジスタ製造プロセスにおいて、high−kゲート絶縁体を組み入れる方法 |
GB2423636A (en) * | 2003-11-08 | 2006-08-30 | Advanced Micro Devices Inc | Method for integrating a high-k gate dielectric in a transistor fabrication pr ocess |
WO2005048333A1 (en) * | 2003-11-08 | 2005-05-26 | Advanced Micro Devices, Inc. | Method for integrating a high-k gate dielectric in a transistor fabrication process |
JP2005191482A (ja) * | 2003-12-26 | 2005-07-14 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
JP2005303306A (ja) * | 2004-04-12 | 2005-10-27 | Samsung Electronics Co Ltd | 窒素を含むシード層を備える金属−絶縁体−金属キャパシタ及びその製造方法 |
JP2006032948A (ja) * | 2004-07-10 | 2006-02-02 | Samsung Electronics Co Ltd | 複合誘電膜の形成方法、及びこれを用いる半導体装置の製造方法 |
KR100702027B1 (ko) * | 2005-03-21 | 2007-03-30 | 후지쯔 가부시끼가이샤 | 반도체 장치와 반도체 장치의 제조 방법 |
JP2007173796A (ja) * | 2005-12-19 | 2007-07-05 | Internatl Business Mach Corp <Ibm> | pFET材料としての金属酸窒化物を用いた半導体構造およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP4165076B2 (ja) | 2008-10-15 |
JP3773448B2 (ja) | 2006-05-10 |
JP2006165589A (ja) | 2006-06-22 |
JP2003008011A (ja) | 2003-01-10 |
JP2003059926A (ja) | 2003-02-28 |
JP4712560B2 (ja) | 2011-06-29 |
JP2008078675A (ja) | 2008-04-03 |
JP2007194652A (ja) | 2007-08-02 |
JP4713518B2 (ja) | 2011-06-29 |
JP2011018926A (ja) | 2011-01-27 |
JP4047075B2 (ja) | 2008-02-13 |
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Legal Events
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RD01 | Notification of change of attorney |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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A521 | Request for written amendment filed |
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A02 | Decision of refusal |
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A61 | First payment of annual fees (during grant procedure) |
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|
R151 | Written notification of patent or utility model registration |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110808 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120808 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130808 Year of fee payment: 5 |
|
S533 | Written request for registration of change of name |
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|
R350 | Written notification of registration of transfer |
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S111 | Request for change of ownership or part of ownership |
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|
R350 | Written notification of registration of transfer |
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|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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