JP3266373B2 - プラズマ・ディスプレイパネル - Google Patents
プラズマ・ディスプレイパネルInfo
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- JP3266373B2 JP3266373B2 JP19070093A JP19070093A JP3266373B2 JP 3266373 B2 JP3266373 B2 JP 3266373B2 JP 19070093 A JP19070093 A JP 19070093A JP 19070093 A JP19070093 A JP 19070093A JP 3266373 B2 JP3266373 B2 JP 3266373B2
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- Japan
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- display
- electrodes
- electrode
- period
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、プラズマ・ディスプレ
イパネル（Plasma Display Panel ：以下「ＰＤＰ」と
略す）、特に、１駆動サイクルをアドレス期間と維持放
電期間に分離して駆動されるＡＣ（交流）型のプラズマ
・ディスプレイパネルの改良技術に関する。
イパネル（Plasma Display Panel ：以下「ＰＤＰ」と
略す）、特に、１駆動サイクルをアドレス期間と維持放
電期間に分離して駆動されるＡＣ（交流）型のプラズマ
・ディスプレイパネルの改良技術に関する。
【０００２】ＰＤＰは、奥行きが少なく、しかも大画面
を実現できるため、コンピュータやテレビジョン等の表
示装置に利用されるが、例えば、ハイビジョンのような
高精細表示に利用するには、２５６階調程度若しくはそ
れ以上の高い階調性を有していることが求められる。
を実現できるため、コンピュータやテレビジョン等の表
示装置に利用されるが、例えば、ハイビジョンのような
高精細表示に利用するには、２５６階調程度若しくはそ
れ以上の高い階調性を有していることが求められる。
【０００３】
【従来の技術】図５はＡＣ型ＰＤＰの概略パネル平面
図、図６は１つの表示ドット（放電セルとも言う）の概
略断面図である。このＰＤＰはいわゆる３電極・面放電
型の構成を有している。１、２は微細な間隙をもって積
層された２枚のガラス基板である。背面のガラス基板１
には、画面の横方向に敷設された表示ライン毎の電極Ｙ
i （Ｙ電極とも言う；ｉは１〜ｎ）と、この電極Ｙi に
平行して敷設された全表示ラインに共通の電極Ｘ（Ｘ電
極とも言う）とが誘電体層３に包まれて設けられてお
り、誘電体層３の表面には保護膜としてＭｇＯ（酸化マ
グネシューム）膜４が被着されている。また、前面のガ
ラス基板２には、電極Ｙi （及び電極Ｘ）に交差する方
向（すなわち画面の縦方向）の電極Ａj （アドレス電極
とも言う；ｊは１〜ｍ）が設けられ、さらに、この電極
Ａj の下面に被着された蛍光体５が壁（障壁）６で仕切
られている。壁６で区画された空間（以下「放電空
間」）７が１つの表示ドット（表示セル）を形成し、隣
接する３つのドットの蛍光体（それぞれが赤、緑又は青
の発光特性をもつ）の光合成でカラー表示が行われる。
電極Ｙi や電極Ｘ又は電極Ａj 間の電位差をコントロー
ルすることにより、放電空間７の内部で各種の放電現
象、すなわち選択放電（アドレス放電とも言う）８や維
持放電９を自由に発生させることができる。
図、図６は１つの表示ドット（放電セルとも言う）の概
略断面図である。このＰＤＰはいわゆる３電極・面放電
型の構成を有している。１、２は微細な間隙をもって積
層された２枚のガラス基板である。背面のガラス基板１
には、画面の横方向に敷設された表示ライン毎の電極Ｙ
i （Ｙ電極とも言う；ｉは１〜ｎ）と、この電極Ｙi に
平行して敷設された全表示ラインに共通の電極Ｘ（Ｘ電
極とも言う）とが誘電体層３に包まれて設けられてお
り、誘電体層３の表面には保護膜としてＭｇＯ（酸化マ
グネシューム）膜４が被着されている。また、前面のガ
ラス基板２には、電極Ｙi （及び電極Ｘ）に交差する方
向（すなわち画面の縦方向）の電極Ａj （アドレス電極
とも言う；ｊは１〜ｍ）が設けられ、さらに、この電極
Ａj の下面に被着された蛍光体５が壁（障壁）６で仕切
られている。壁６で区画された空間（以下「放電空
間」）７が１つの表示ドット（表示セル）を形成し、隣
接する３つのドットの蛍光体（それぞれが赤、緑又は青
の発光特性をもつ）の光合成でカラー表示が行われる。
電極Ｙi や電極Ｘ又は電極Ａj 間の電位差をコントロー
ルすることにより、放電空間７の内部で各種の放電現
象、すなわち選択放電（アドレス放電とも言う）８や維
持放電９を自由に発生させることができる。
【０００４】図７は駆動系を含むＰＤＰの概略全体構成
図である。１０は図５及び図６の構成を有するパネル
部、１１は外部からの供給信号（表示データＤＡＴＡ、
ドットクロックＣＬＯＣＫ、垂直同期信号ＶＳＹＮＣ及
び水平同期信号ＨＳＹＮＣ等）や電源電圧に基づいて、
表示に必要な各種の内部信号や内部電源電圧を生成する
制御回路、１２はＡ1 からＡm までのアドレス電極を駆
動するアドレスドライバ、１３はＹ1 からＹn までのＹ
電極を駆動するＹドライバ、１４はＸ電極を駆動するＸ
ドライバである。
図である。１０は図５及び図６の構成を有するパネル
部、１１は外部からの供給信号（表示データＤＡＴＡ、
ドットクロックＣＬＯＣＫ、垂直同期信号ＶＳＹＮＣ及
び水平同期信号ＨＳＹＮＣ等）や電源電圧に基づいて、
表示に必要な各種の内部信号や内部電源電圧を生成する
制御回路、１２はＡ1 からＡm までのアドレス電極を駆
動するアドレスドライバ、１３はＹ1 からＹn までのＹ
電極を駆動するＹドライバ、１４はＸ電極を駆動するＸ
ドライバである。
【０００５】ＡＣ型ＰＤＰは、２本の維持電極（Ｙ電極
とＸ電極）に、交互にパルス状の電圧波形を印加するこ
とで放電を持続し、発光表示を行うものである。一回の
放電はパルス印加の直後、１μｓから数μｓ程度で終了
するが、放電によって発生した正電荷であるイオンは、
負の電圧が印加されている電極上の誘電体層３の表面に
蓄積され、同様に負電荷である電子は、正の電圧が印加
されている電極上の誘電体層３の表面に蓄積される。
とＸ電極）に、交互にパルス状の電圧波形を印加するこ
とで放電を持続し、発光表示を行うものである。一回の
放電はパルス印加の直後、１μｓから数μｓ程度で終了
するが、放電によって発生した正電荷であるイオンは、
負の電圧が印加されている電極上の誘電体層３の表面に
蓄積され、同様に負電荷である電子は、正の電圧が印加
されている電極上の誘電体層３の表面に蓄積される。
【０００６】従って、初めに高電圧のパルス（以下「書
き込みパルスＶｗ」と言う）で放電させ、壁電荷を生成
した後、極性の異なる前回よりも低い電圧のパルス（以
下「維持パルスまたは維持放電パルスＶｓ」と言う）を
印加すると、前に蓄積された壁電荷に新たな壁電荷が重
畳され、放電空間に対する電圧が大きくなって、放電電
圧のしきい値を越えて放電を開始する。
き込みパルスＶｗ」と言う）で放電させ、壁電荷を生成
した後、極性の異なる前回よりも低い電圧のパルス（以
下「維持パルスまたは維持放電パルスＶｓ」と言う）を
印加すると、前に蓄積された壁電荷に新たな壁電荷が重
畳され、放電空間に対する電圧が大きくなって、放電電
圧のしきい値を越えて放電を開始する。
【０００７】すなわち、一度書き込み放電を行って壁電
荷を生成したセルは、その後、維持パルスを交互に逆極
性で印加することで、放電を持続するという特徴があ
り、このことをメモリ効果、またはメモリ機能と呼んで
いる。一般に、ＡＣ型ＰＤＰは、このメモリ効果を利用
して表示を行うものである。ＡＣ型ＰＤＰには、２本の
電極で選択放電（アドレス放電）と維持放電を行う２電
極型と、第３の電極を加えてアドレス放電を行う３電極
型とがあるが、多階調表示を行うカラーＰＤＰでは、蛍
光体の寿命低下を回避する目的で一般に３電極構造が用
いられる。カラーＰＤＰでは、放電によって発生する紫
外線を利用して表示セル内の蛍光体を励起するが、この
蛍光体は、放電によって同時に発生するイオンの衝撃に
弱いという欠点がある。２電極型では蛍光体がイオンに
直接当たるような構造になっているため、蛍光体の寿命
が短い。
荷を生成したセルは、その後、維持パルスを交互に逆極
性で印加することで、放電を持続するという特徴があ
り、このことをメモリ効果、またはメモリ機能と呼んで
いる。一般に、ＡＣ型ＰＤＰは、このメモリ効果を利用
して表示を行うものである。ＡＣ型ＰＤＰには、２本の
電極で選択放電（アドレス放電）と維持放電を行う２電
極型と、第３の電極を加えてアドレス放電を行う３電極
型とがあるが、多階調表示を行うカラーＰＤＰでは、蛍
光体の寿命低下を回避する目的で一般に３電極構造が用
いられる。カラーＰＤＰでは、放電によって発生する紫
外線を利用して表示セル内の蛍光体を励起するが、この
蛍光体は、放電によって同時に発生するイオンの衝撃に
弱いという欠点がある。２電極型では蛍光体がイオンに
直接当たるような構造になっているため、蛍光体の寿命
が短い。
【０００８】図８は図５及び図６に示すＰＤＰの駆動波
形図であり、いわゆる「アドレス／維持放電期間分離型
・自己消去アドレス方式」における１サブフレーム（サ
ブフィールドとも言う）期間の波形である。この駆動方
法では、１サブフレーム期間は、全面書き込み期間を含
むアドレス期間と維持放電期間（サスティン期間とも言
う）とに分離される。以下、このような期間分離型の駆
動方式を「アドレス／維持放電分離方式」と言う。
形図であり、いわゆる「アドレス／維持放電期間分離型
・自己消去アドレス方式」における１サブフレーム（サ
ブフィールドとも言う）期間の波形である。この駆動方
法では、１サブフレーム期間は、全面書き込み期間を含
むアドレス期間と維持放電期間（サスティン期間とも言
う）とに分離される。以下、このような期間分離型の駆
動方式を「アドレス／維持放電分離方式」と言う。
【０００９】アドレス期間の動作 この期間では、まず、全てのＹ電極に０電位（ＧＮＤレ
ベル）を与えると同時に、Ｘ電極にパルス状の高電圧
（書き込みパルスＶｗ）を与えて、全セルに放電を起こ
して表示データをリセットさせた後、Ｙ電極の電位とＸ
電極の電位を同一レベル（Ｖｓ）に揃えて全セルに維持
放電を行わせる。
ベル）を与えると同時に、Ｘ電極にパルス状の高電圧
（書き込みパルスＶｗ）を与えて、全セルに放電を起こ
して表示データをリセットさせた後、Ｙ電極の電位とＸ
電極の電位を同一レベル（Ｖｓ）に揃えて全セルに維持
放電を行わせる。
【００１０】次いで、表示データに応じたセルのＯＮ／
ＯＦＦを行うために、線順次でアドレス放電を行わせ
る。まず、Ｙ電極にＧＮＤレベルのアドレスパルスを印
加すると同時に、維持放電を起こさないセル（すなわち
非点灯セル）に対応するアドレス電極に、電圧Ｖａのア
ドレスパルスを印加する。これにより、非点灯セルの自
己消去放電が行われ、選択表示ラインの書き込み（アド
レス）が実行される。
ＯＦＦを行うために、線順次でアドレス放電を行わせ
る。まず、Ｙ電極にＧＮＤレベルのアドレスパルスを印
加すると同時に、維持放電を起こさないセル（すなわち
非点灯セル）に対応するアドレス電極に、電圧Ｖａのア
ドレスパルスを印加する。これにより、非点灯セルの自
己消去放電が行われ、選択表示ラインの書き込み（アド
レス）が実行される。
【００１１】以下、他の表示ラインについても同様の動
作を順次に行い、全表示ラインに新たな表示データの書
き込みを行う。維持放電期間の動作 この期間では、Ｙ電極とＸ電極に所定の周期で交互に維
持パルス（サスティンパルスとも言う）Ｖｓを印加し
て、両電極間に維持放電を生じさせる。
作を順次に行い、全表示ラインに新たな表示データの書
き込みを行う。維持放電期間の動作 この期間では、Ｙ電極とＸ電極に所定の周期で交互に維
持パルス（サスティンパルスとも言う）Ｖｓを印加し
て、両電極間に維持放電を生じさせる。
【００１２】ここで、画面の輝度は、維持放電期間の長
短、すなわち維持パルスＶｓの回数で決まる。すなわ
ち、維持放電パルスＶｓの数を増やせば輝度が上がり、
減らせば輝度が下がる。図９は１フレームを４つのサブ
フレームＳＦ1 〜ＳＦ4 に分割した場合の本駆動方式の
概念図である。
短、すなわち維持パルスＶｓの回数で決まる。すなわ
ち、維持放電パルスＶｓの数を増やせば輝度が上がり、
減らせば輝度が下がる。図９は１フレームを４つのサブ
フレームＳＦ1 〜ＳＦ4 に分割した場合の本駆動方式の
概念図である。
【００１３】全てのサブフレームのアドレス期間の長さ
Ｔａ1 〜Ｔａ4 は同一であるが、維持放電期間の長さＴ
ｓ1 〜Ｔｓ4 は異なっている。第１のサブフレームＳＦ
1 の維持放電期間の長さＴｓ1 をＡとすると、第２のサ
ブフレームＳＦ2 の維持放電期間の長さＴｓ2 はＡ×２
1 倍、第３のサブフレームＳＦ3 の維持放電期間の長さ
Ｔｓ3 はＡ×２2 倍、第４のサブフレームＳＦ4 の維持
放電期間の長さＴｓ4はＡ×２3 倍になっている。すな
わち、サブフレームの数をＮとすると、第１から第Ｎま
でのサブフレームの維持放電期間の長さＴｓ1 〜Ｔｓ4
は、Ａ×２0 、Ａ×２1 、Ａ×２2 、……、Ａ×２N-1
となる。
Ｔａ1 〜Ｔａ4 は同一であるが、維持放電期間の長さＴ
ｓ1 〜Ｔｓ4 は異なっている。第１のサブフレームＳＦ
1 の維持放電期間の長さＴｓ1 をＡとすると、第２のサ
ブフレームＳＦ2 の維持放電期間の長さＴｓ2 はＡ×２
1 倍、第３のサブフレームＳＦ3 の維持放電期間の長さ
Ｔｓ3 はＡ×２2 倍、第４のサブフレームＳＦ4 の維持
放電期間の長さＴｓ4はＡ×２3 倍になっている。すな
わち、サブフレームの数をＮとすると、第１から第Ｎま
でのサブフレームの維持放電期間の長さＴｓ1 〜Ｔｓ4
は、Ａ×２0 、Ａ×２1 、Ａ×２2 、……、Ａ×２N-1
となる。
【００１４】従って、維持放電パルスＶｓの周期は全て
のサブフレームにおいて同一であるから、各サブフレー
ムの維持放電パルスＶｓの数が２0 倍、２1 倍、２
2 倍、……、２N-1 倍と順次に多くなり、点灯させるサ
ブフレームを選択することで、簡単に２N 階調を表示で
きるようになる。なお、図１０は他の「アドレス／維持
放電分離方式」の例であり、いわゆる「アドレス／維持
放電分離型・書き込みアドレス方式」と呼ばれる駆動方
式である。
のサブフレームにおいて同一であるから、各サブフレー
ムの維持放電パルスＶｓの数が２0 倍、２1 倍、２
2 倍、……、２N-1 倍と順次に多くなり、点灯させるサ
ブフレームを選択することで、簡単に２N 階調を表示で
きるようになる。なお、図１０は他の「アドレス／維持
放電分離方式」の例であり、いわゆる「アドレス／維持
放電分離型・書き込みアドレス方式」と呼ばれる駆動方
式である。
【００１５】１サブフレームは、上述の駆動方式と同様
に、アドレス期間と維持放電期間に分離されるが、アド
レス期間の初めに、電圧Ｖｅの太幅消去パルスを印加し
て全面消去を行う点で相違する。
に、アドレス期間と維持放電期間に分離されるが、アド
レス期間の初めに、電圧Ｖｅの太幅消去パルスを印加し
て全面消去を行う点で相違する。
【００１６】
【発明が解決しようとする課題】ところで、面放電型の
ＰＤＰでは、パネルの電極抵抗等の影響で同一の維持パ
ルス数でも、図１１に示すように、表示率によって輝度
が変化するという不具合がある。図１１において、縦軸
は輝度、横軸は表示率（１００％：全セル点灯、０％：
全セル消灯）であり、破線は輝度変化のない理想的な特
性、実線は各サブフレームＳＦ1 〜ＳＦ4 の実際の特性
である。点灯セルの数が増える（表示率が大きくなる）
につれて輝度が低下している。
ＰＤＰでは、パネルの電極抵抗等の影響で同一の維持パ
ルス数でも、図１１に示すように、表示率によって輝度
が変化するという不具合がある。図１１において、縦軸
は輝度、横軸は表示率（１００％：全セル点灯、０％：
全セル消灯）であり、破線は輝度変化のない理想的な特
性、実線は各サブフレームＳＦ1 〜ＳＦ4 の実際の特性
である。点灯セルの数が増える（表示率が大きくなる）
につれて輝度が低下している。
【００１７】こうした不具合は、単階調表示あるいは１
６階調程度の階調表示であればそれほど目立つものでは
なく、実用上問題とはならないが、２５６階調若しくは
それ以上になると、例えば、画面パターンによっては、
高階調表示部分と低階調表示部分の明るさが逆転するこ
とがあり、表示品質を大きく損なってしまうという問題
点がある。 ［目的］そこで、本発明は、表示率に応じて維持パルス
の大きさを変化させることにより、２５６階調若しくは
それ以上の階調表示における表示品質の向上を図ること
を目的とする。
６階調程度の階調表示であればそれほど目立つものでは
なく、実用上問題とはならないが、２５６階調若しくは
それ以上になると、例えば、画面パターンによっては、
高階調表示部分と低階調表示部分の明るさが逆転するこ
とがあり、表示品質を大きく損なってしまうという問題
点がある。 ［目的］そこで、本発明は、表示率に応じて維持パルス
の大きさを変化させることにより、２５６階調若しくは
それ以上の階調表示における表示品質の向上を図ること
を目的とする。
【００１８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、１つのフレームを第１から第ＮまでのＮ
個のサブフレームに分割し、これら第１から第Ｎまでの
Ｎ個のサブフレームを表示データの階調に応じて選択し
得るように構成するとともに、複数のＸ電極と複数のＹ
電極とを備え、該複数のＸ電極と該複数のＹ電極との間
に共通の維持放電パルスを与えて両電極間に書き込みデ
ータ維持のための放電現象を生じさせるプラズマ・ディ
スプレイパネルにおいて、所定のサブフレームにおけ
る、点灯セルと消灯セルの割合で表される表示率を検出
する検出手段と、該表示率に応じて前記維持放電パルス
の電位差を調節する調節手段と、を備えたことを特徴と
する。
成するために、１つのフレームを第１から第ＮまでのＮ
個のサブフレームに分割し、これら第１から第Ｎまでの
Ｎ個のサブフレームを表示データの階調に応じて選択し
得るように構成するとともに、複数のＸ電極と複数のＹ
電極とを備え、該複数のＸ電極と該複数のＹ電極との間
に共通の維持放電パルスを与えて両電極間に書き込みデ
ータ維持のための放電現象を生じさせるプラズマ・ディ
スプレイパネルにおいて、所定のサブフレームにおけ
る、点灯セルと消灯セルの割合で表される表示率を検出
する検出手段と、該表示率に応じて前記維持放電パルス
の電位差を調節する調節手段と、を備えたことを特徴と
する。
【００１９】
【作用】上述の「アドレス／維持放電分離方式」におけ
る輝度は、維持放電期間中の維持パルスの回数によって
決まる。よって、輝度可変の最小単位は、維持パルス１
個分の大きさに依存するから、本発明のように、１画面
を構成する全表示セルの表示率に応じて維持パルスの電
位差（Ｘ電極とＹ電極の電位差）を調整すれば、２５６
階調若しくはそれ以上の階調表示における不本意な階調
逆転を回避でき、表示品質の向上を図ることができる。
る輝度は、維持放電期間中の維持パルスの回数によって
決まる。よって、輝度可変の最小単位は、維持パルス１
個分の大きさに依存するから、本発明のように、１画面
を構成する全表示セルの表示率に応じて維持パルスの電
位差（Ｘ電極とＹ電極の電位差）を調整すれば、２５６
階調若しくはそれ以上の階調表示における不本意な階調
逆転を回避でき、表示品質の向上を図ることができる。
【００２０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は本発明に係るプラズマ・ディスプレ
イパネルの一実施例を示す図である。まず、構成を説明
する。図１において、２０はＰＤＰユニットであり、Ｐ
ＤＰユニット２０は、パネル部（構造は図５、図６参
照）２１、アドレスドライバ２２、Ｙドライバ２３、Ｘ
ドライバ２４及び制御回路２５を含んで構成される。
する。図１〜図４は本発明に係るプラズマ・ディスプレ
イパネルの一実施例を示す図である。まず、構成を説明
する。図１において、２０はＰＤＰユニットであり、Ｐ
ＤＰユニット２０は、パネル部（構造は図５、図６参
照）２１、アドレスドライバ２２、Ｙドライバ２３、Ｘ
ドライバ２４及び制御回路２５を含んで構成される。
【００２１】制御回路２５は、時分割されたサブフィー
ルド毎の表示を行うために外部からの表示データを一時
的に蓄積する表示データバッファメモリ２６、表示に必
要な各種の基本波形データを記憶する駆動波形ＲＯＭ
（read only memory）２７、各ドライバ２２〜２４に必
要な各種信号を生成するロジック制御回路部２８、各ド
ライバ２２〜２４に必要な高電圧パルスを供給する高圧
制御回路部２９及び当該高電圧パルスのための高電圧電
源を発生する高電圧発生回路（検出手段、調節手段）３
０を備える。
ルド毎の表示を行うために外部からの表示データを一時
的に蓄積する表示データバッファメモリ２６、表示に必
要な各種の基本波形データを記憶する駆動波形ＲＯＭ
（read only memory）２７、各ドライバ２２〜２４に必
要な各種信号を生成するロジック制御回路部２８、各ド
ライバ２２〜２４に必要な高電圧パルスを供給する高圧
制御回路部２９及び当該高電圧パルスのための高電圧電
源を発生する高電圧発生回路（検出手段、調節手段）３
０を備える。
【００２２】本実施例のポイントである高電圧発生回路
３０は、表示データに基づいて全セル中の点灯セルと非
点灯セルの割合に相当する表示率を検出する表示率検出
回路３１と、該表示率を電圧データに変換するデータ変
換ＲＯＭ３２と、サブフレーム毎の表示タイミングに合
わせるための時間調整バッファ３３と、時間調整された
電圧データをアナログ電圧に変換するＤ／Ａ変換器３４
と、Ｄ／Ａ変換器３４の出力を一定の増幅率で増幅する
電圧増幅器３５と、アドレス期間と維持放電期間を判別
する期間判別回路３６と、電圧出力回路３７とを含んで
構成される。なお、電圧出力回路３７は、Ｐチャネル型
のＭＯＳトランジスタ３７ａ及びＮチャネル型のＭＯＳ
トランジスタ３７ｂを、電圧増幅器３５の出力とグラン
ド間に直列に接続すると共に、各ＭＯＳトランジスタ３
７ａ、３７ｂの接続ノードと高耐圧ダイオード３７ｃの
カソード間にコンデンサ３７ｄを挿入し、さらに、期間
判別回路３６の出力論理に応答して各ＭＯＳトランジス
タ３７ａ、３７ｂを相補的にオン／オフするＦＥＴドラ
イバ３７ｅを備えて構成する。アドレス期間ではＮチャ
ネルＭＯＳトランジスタ３７ｂをオンにして外部から供
給される高電圧Ｖｓをそのまま出力する一方、維持放電
期間ではＰチャネルＭＯＳトランジスタ３７ａをオンに
して外部から供給される高電圧Ｖｓに電圧増幅器３５の
出力（α）を加算して出力する。
３０は、表示データに基づいて全セル中の点灯セルと非
点灯セルの割合に相当する表示率を検出する表示率検出
回路３１と、該表示率を電圧データに変換するデータ変
換ＲＯＭ３２と、サブフレーム毎の表示タイミングに合
わせるための時間調整バッファ３３と、時間調整された
電圧データをアナログ電圧に変換するＤ／Ａ変換器３４
と、Ｄ／Ａ変換器３４の出力を一定の増幅率で増幅する
電圧増幅器３５と、アドレス期間と維持放電期間を判別
する期間判別回路３６と、電圧出力回路３７とを含んで
構成される。なお、電圧出力回路３７は、Ｐチャネル型
のＭＯＳトランジスタ３７ａ及びＮチャネル型のＭＯＳ
トランジスタ３７ｂを、電圧増幅器３５の出力とグラン
ド間に直列に接続すると共に、各ＭＯＳトランジスタ３
７ａ、３７ｂの接続ノードと高耐圧ダイオード３７ｃの
カソード間にコンデンサ３７ｄを挿入し、さらに、期間
判別回路３６の出力論理に応答して各ＭＯＳトランジス
タ３７ａ、３７ｂを相補的にオン／オフするＦＥＴドラ
イバ３７ｅを備えて構成する。アドレス期間ではＮチャ
ネルＭＯＳトランジスタ３７ｂをオンにして外部から供
給される高電圧Ｖｓをそのまま出力する一方、維持放電
期間ではＰチャネルＭＯＳトランジスタ３７ａをオンに
して外部から供給される高電圧Ｖｓに電圧増幅器３５の
出力（α）を加算して出力する。
【００２３】図２は表示率検出回路３１の好ましい構成
例であり、Ｒ1 〜Ｒ6 、Ｇ1 〜Ｇ6、Ｂ1 〜Ｂ6 はそれ
ぞれ６ビット（６４階調の場合；２５６階調では８ビッ
ト）構成の表示データ（Ｒ：赤、Ｇ：緑、Ｂ：青）、Ｖ
ＳＹＮＣは垂直同期信号、ＣＬＯＣＫはドットクロック
である。３８R1 〜３８R6、３９G1〜３９G6、４０B1〜
４０B6は、赤、緑、青の各表示データのビット毎に設け
られたカウンタであり、それぞれのカウンタは、１垂直
走査期間における表示データの対応ビットの所定論理
（セルを点灯させるための論理；例えばハイ論理）の数
をカウントする。全てのカウンタの出力は、ビット毎の
加算器４１1 〜４１6 で加算され、再下位ビットの加算
器４１1 の出力が第１のサブフレームＳＦ1 の表示率に
なり、……、最上位ビットの加算器４１6 の出力が第６
サブフレームＳＦ6 の表示率になる。
例であり、Ｒ1 〜Ｒ6 、Ｇ1 〜Ｇ6、Ｂ1 〜Ｂ6 はそれ
ぞれ６ビット（６４階調の場合；２５６階調では８ビッ
ト）構成の表示データ（Ｒ：赤、Ｇ：緑、Ｂ：青）、Ｖ
ＳＹＮＣは垂直同期信号、ＣＬＯＣＫはドットクロック
である。３８R1 〜３８R6、３９G1〜３９G6、４０B1〜
４０B6は、赤、緑、青の各表示データのビット毎に設け
られたカウンタであり、それぞれのカウンタは、１垂直
走査期間における表示データの対応ビットの所定論理
（セルを点灯させるための論理；例えばハイ論理）の数
をカウントする。全てのカウンタの出力は、ビット毎の
加算器４１1 〜４１6 で加算され、再下位ビットの加算
器４１1 の出力が第１のサブフレームＳＦ1 の表示率に
なり、……、最上位ビットの加算器４１6 の出力が第６
サブフレームＳＦ6 の表示率になる。
【００２４】次に、作用を説明する。本実施例では、高
電圧発生回路３０から高圧制御回路部２９に供給される
高電圧の値がアドレス期間と維持放電期間で異なる。す
なわち、図３（ａ）に示すように、アドレス期間では、
外部から供給される高電圧Ｖｓがそのまま供給される
が、維持放電期間では、そのときの表示データの表示率
に応じて調節された可変の高電圧Ｖｓ＋αが供給され
る。
電圧発生回路３０から高圧制御回路部２９に供給される
高電圧の値がアドレス期間と維持放電期間で異なる。す
なわち、図３（ａ）に示すように、アドレス期間では、
外部から供給される高電圧Ｖｓがそのまま供給される
が、維持放電期間では、そのときの表示データの表示率
に応じて調節された可変の高電圧Ｖｓ＋αが供給され
る。
【００２５】従って、前述の駆動方式（図８又は図１０
参照）の維持放電期間における維持パルスＶｓの大きさ
が表示率に応じて変化することになり、しかも、図３
（ｂ）に示すように、画面の輝度は、ある電圧範囲内に
おいて維持パルスＶｓの大きさに比例して変化するか
ら、調整電圧（α）の大きさ（具体的には、データ変換
ＲＯＭ３２の格納データ）を適正化することにより、例
えば、２５６階調若しくはそれ以上の多階調表示の場合
においても、高階調表示部分と低階調表示部分の明るさ
を正しく表示できるようになり、表示品質の向上を図る
ことができる。
参照）の維持放電期間における維持パルスＶｓの大きさ
が表示率に応じて変化することになり、しかも、図３
（ｂ）に示すように、画面の輝度は、ある電圧範囲内に
おいて維持パルスＶｓの大きさに比例して変化するか
ら、調整電圧（α）の大きさ（具体的には、データ変換
ＲＯＭ３２の格納データ）を適正化することにより、例
えば、２５６階調若しくはそれ以上の多階調表示の場合
においても、高階調表示部分と低階調表示部分の明るさ
を正しく表示できるようになり、表示品質の向上を図る
ことができる。
【００２６】なお、本実施例では、維持放電期間だけに
限定して高電圧Ｖｓの調節を行っているが、その理由は
以下のとおりである。画面の輝度を変化させるには、ア
ドレス期間の高電圧Ｖｓを調節しても可能である。しか
し、このアドレス期間におけるＶｓのマージンは、図４
（ａ）に示すように、きわめて狭い範囲でしか与えられ
ないため、Ｖｓが安定動作領域から外れると非選択セル
が点灯したり（領域イ）あるいは選択セルが非点灯にな
ったり（領域ロ）する不具合を招く。これに対し、維持
放電期間におけるＶｓのマージンは、図４（ｂ）に示す
ように、上限電圧ＶｓUP（全消去画面において全セル中
の最初の１セルが放電開始する電圧）から下限電圧Ｖｓ
LOW （全点灯画面において全セル中の最初の１セルが消
えてしまう電圧）までの間でかなりの余裕があり、表示
率に応じてＶｓを変化させても、アドレス期間のように
動作上の不都合を招くことはない。
限定して高電圧Ｖｓの調節を行っているが、その理由は
以下のとおりである。画面の輝度を変化させるには、ア
ドレス期間の高電圧Ｖｓを調節しても可能である。しか
し、このアドレス期間におけるＶｓのマージンは、図４
（ａ）に示すように、きわめて狭い範囲でしか与えられ
ないため、Ｖｓが安定動作領域から外れると非選択セル
が点灯したり（領域イ）あるいは選択セルが非点灯にな
ったり（領域ロ）する不具合を招く。これに対し、維持
放電期間におけるＶｓのマージンは、図４（ｂ）に示す
ように、上限電圧ＶｓUP（全消去画面において全セル中
の最初の１セルが放電開始する電圧）から下限電圧Ｖｓ
LOW （全点灯画面において全セル中の最初の１セルが消
えてしまう電圧）までの間でかなりの余裕があり、表示
率に応じてＶｓを変化させても、アドレス期間のように
動作上の不都合を招くことはない。
【００２７】
【発明の効果】本発明によれば、表示率に応じて維持パ
ルスの大きさを変化させるようにしたので、正確な表示
階調を得ることができ、２５６階調若しくはそれ以上の
階調表示における表示品質の向上を図ることができる。
ルスの大きさを変化させるようにしたので、正確な表示
階調を得ることができ、２５６階調若しくはそれ以上の
階調表示における表示品質の向上を図ることができる。
【図１】本発明の全体構成図である。
【図２】本発明の表示率検出回路の構成図である。
【図３】Ｖｓ合成出力タイムチャート及びＶｓと輝度の
関係を示す図である。
関係を示す図である。
【図４】維持放電期間のＶｓマージン図及びアドレス期
間のＶｓマージン図である。
間のＶｓマージン図である。
【図５】代表的な３電極・面放電・ＡＣ型ＰＤＰの概略
平面図である。
平面図である。
【図６】図５の１表示セルの概略断面図である。
【図７】従来例の概略ブロック図である。
【図８】アドレス／維持放電分離型・自己消去アドレス
方式における駆動波形図である。
方式における駆動波形図である。
【図９】１６階調表示の場合のタイムチャートである。
【図１０】アドレス／維持放電分離型・書き込みアドレ
ス方式における駆動波形図である。
ス方式における駆動波形図である。
【図１１】表示率と輝度の関係図である。
Ａj ：アドレス電極 ＳＦ1 〜ＳＦ4 ：サブフレーム Ｘ：Ｘ電極 Ｙi ：Ｙ電極 ７：放電空間（表示セル） ３０：高電圧発生回路（検出手段、調節手段）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−195188（ＪＰ，Ａ) 特開 平３−253817（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28
Claims (1)
- 【請求項１】１つのフレームを第１から第ＮまでのＮ個
のサブフレームに分割し、これら第１から第ＮまでのＮ
個のサブフレームを表示データの階調に応じて選択し得
るように構成するとともに、複数のＸ電極と複数のＹ電
極とを備え、該複数のＸ電極と該複数のＹ電極との間に
共通の維持放電パルスを与えて両電極間に書き込みデー
タ維持のための放電現象を生じさせるプラズマ・ディス
プレイパネルにおいて、所定のサブフレームにおける、 点灯セルと消灯セルの割
合で表される表示率を検出する検出手段と、該表示率に
応じて前記維持放電パルスの電位差を調節する調節手段
と、を備えたことを特徴とするプラズマ・ディプレイパ
ネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070093A JP3266373B2 (ja) | 1993-08-02 | 1993-08-02 | プラズマ・ディスプレイパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19070093A JP3266373B2 (ja) | 1993-08-02 | 1993-08-02 | プラズマ・ディスプレイパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744127A JPH0744127A (ja) | 1995-02-14 |
| JP3266373B2 true JP3266373B2 (ja) | 2002-03-18 |
Family
ID=16262402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19070093A Expired - Fee Related JP3266373B2 (ja) | 1993-08-02 | 1993-08-02 | プラズマ・ディスプレイパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3266373B2 (ja) |
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| JP3580027B2 (ja) * | 1996-06-06 | 2004-10-20 | 株式会社日立製作所 | プラズマディスプレイ装置 |
| JP2900997B2 (ja) | 1996-11-06 | 1999-06-02 | 富士通株式会社 | 表示ユニットの消費電力制御のための方法と装置、それを備えた表示システム及びそれを実現するプログラムを格納した記憶媒体 |
| KR100669274B1 (ko) * | 1996-11-12 | 2007-04-19 | 산요덴키가부시키가이샤 | 평면표시장치의구동방법 |
| JP2994631B2 (ja) | 1997-12-10 | 1999-12-27 | 松下電器産業株式会社 | Ｐｄｐ表示の駆動パルス制御装置 |
| JP2994630B2 (ja) | 1997-12-10 | 1999-12-27 | 松下電器産業株式会社 | 明るさによるサブフィールド数調整可能な表示装置 |
| JP3544855B2 (ja) | 1998-03-26 | 2004-07-21 | 富士通株式会社 | 表示ユニットの消費電力制御方法と装置、その装置を含む表示システム、及びその方法を実現するプログラムを格納した記憶媒体 |
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| EP1152387B1 (en) * | 1999-11-12 | 2005-09-07 | Matsushita Electric Industrial Co., Ltd. | Plasma display and method for driving the same |
| JP2001267187A (ja) | 2000-03-22 | 2001-09-28 | Ngk Insulators Ltd | 電気二重層コンデンサ用分極性電極 |
| JP4619014B2 (ja) * | 2003-03-28 | 2011-01-26 | 株式会社日立製作所 | プラズマディスプレイパネルの駆動方法 |
| JP4846974B2 (ja) * | 2003-06-18 | 2011-12-28 | 株式会社日立製作所 | プラズマディスプレイ装置 |
| KR20050111187A (ko) * | 2004-05-21 | 2005-11-24 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널의 구동장치 및 이를 구비한플라즈마 디스플레이 패널 |
| JP2006284640A (ja) * | 2005-03-31 | 2006-10-19 | Pioneer Electronic Corp | プラズマディスプレイパネルの駆動方法 |
| CN101180670A (zh) * | 2005-07-26 | 2008-05-14 | 富士通日立等离子显示器股份有限公司 | 等离子体显示装置 |
| US20090225070A1 (en) * | 2005-08-04 | 2009-09-10 | Makoto Onozawa | Plasma Display Device |
| JP2007258611A (ja) | 2006-03-24 | 2007-10-04 | Asahi Glass Co Ltd | 電気二重層キャパシタ用電極の製造方法及び該電極を用いた電気二重層キャパシタの製造方法 |
| JP4947088B2 (ja) * | 2009-04-10 | 2012-06-06 | 株式会社日立製作所 | プラズマディスプレイの駆動方法及び装置 |
| JP5110096B2 (ja) * | 2010-01-25 | 2012-12-26 | 株式会社日立製作所 | プラズマディスプレイの駆動方法及び装置 |
-
1993
- 1993-08-02 JP JP19070093A patent/JP3266373B2/ja not_active Expired - Fee Related
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|---|---|
| JPH0744127A (ja) | 1995-02-14 |
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