JPH01196874A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、大電流領域までラッチアップ現象が生じな
いようにした絶縁ゲート型半導体装置に関する。

［従来の技術］ 従来、例えば特開昭６０−１９６９７４号公報に示され
るＤ　Ｓ　Ａ　（Ｄ　ｉｒｆ’ｕｓｉｏｎ　　Ｓ　ｅｌ
ｆＡ　ｌｆｇｎａ＋ｃｎｔ）構造の絶縁ゲート型半導体
装置が知られている。この絶縁ゲート型半導体装置は一
般にパワーＭＯＳに比較して、同一耐圧、同一チップサ
イズのときのオン抵抗を小さ（することができる利点を
ｔ！ｊっでいるが、大電流領域でゲート電圧により１す
御不能になる、いわゆるラッチアップが発生する問題か
あった。そこで、従来ラッチアップが発生する電流値（
以下ラッチアップ電流値と称する）を高くするため、下
記の対策方法が提案されている。

ａ）ｐ＋ドレイン層と、ｎ十エピタキシャル層の間にｎ
十型のバッファ層を設けて、正孔の注入を抑制する。

ｂ）ｎ＋ソース幅を小さくして、ベース内横力向に走行
する正孔の長さを短くする。

Ｃ）高エネルギー電子線等を照射して、ｎ″″″エピタ
キシヤル層内数キャリアに対する再結合中心を作り込む
。

しかし、上記ａ）およびＣ）の方法は、ｎ−エピタキシ
ャル層の正孔濃度を減少させるため、オン抵抗が増加す
るという問題点がある。またｂ）の方法は、フォトリソ
グラフィ技術を用いるため、数μｍの加工限界があり、
ラッチアップ電流の改汲に上限があった。

［発明が解決しようとする課題］ この発明はに記のような点に鑑みなされたもので、大電
流領域においてラッチアップ現象が発生されることを効
果的に抑止できるように、ラッチアップ電流が大幅に高
く設定できるようにし、さらにはラッチアップ現象を無
くすることができるようにする絶縁ゲート型半導体装置
を提供しようとするものである。

［課題を解決するための手段］ すなわち、この発明に係る絶縁ゲート型半導体装置にあ
っては、特にベース領域を構成する半導体材料のエネル
ギーギャップに対して、ソース領域を構成する半導体材
料のエネルギーギャップを小さく設定させるものである
。

［作用］ すなわち、この絶縁ゲート型半導体装置にあっては、ベ
ース領域の半導体材料のエネルギーギャップをＥｇｓと
し、ソース領域の半導体材料のエネルギーギャップをＥ
ｇｓとした場合、Ｅｇｓ＜ＥｇＢ・・・・・・・・・・
・・・・・・・・・・・・・・（１）の関係とされるも
のであり、ｎ−エピタキシャル層よりｐベース領域に流
入するようになる正孔（または電子）の大部分がソース
領域にバイパスされるようになり、ソース領域からベー
ス領域に流入する電子（または正孔）の内、ゲートによ
って制御されない電子の流入が阻止され、ラッチアップ
の原因が解決されるようになるものである。

［発明の実施例コ 以下、図面を参照してこの発明の一実施例を説明する。

第１図はＶ溝構造の絶縁ゲート型半導体装置の断面構成
を示しているものであり、第２図ではこの絶縁ゲート型
半導体装置（以下ＩＧＢＴｍ　Ｉ　ｎ５ｕｌａＬｅｄ　
　Ｇ　ａｔｅ　Ｂ　１ｐｏｌａｒ　　Ｔ　ｒａｎｓｌｓ
ｔｏｒと称する）の製造工程を示している。

すなわち、このＩＧＢＴはまず第２図の（Ａ）で示され
るようにシリコンでなるｐ＋ドレイン層２１の表面に、
ｎ−エピタキシャル層２２を成長形成させ、このエピタ
キシャル層２２の表面部に、第２図（Ｂ）で示すように
拡散工程によってｐベース層２３を形成する。

このようにしてベース層２３が形成されたならｃｆ１第
２図（Ｃ）に示すようにこのベース層２３の表面に、シ
リコンに比べてエネルギーノくンドギャップ（以下これ
をＥｇと略称する）の小さＬ１ｎ十半導体材料、例えば
ゲルマニウムをエピタキシャル成長させ、ｎ＋ソース領
域２４を形成する。このようにしてソース領域２４が形
成されたならば、第２図（Ｄ）で示すように、ウェット
エツチングによってｎ−エピタキシャル層２２に至るＶ
溝２５を形成し、第２図（Ｅ）に示すように上記■溝２
５を含むソース領域２４の表面に、ゲート酸化膜２６を
形成する。

そして、第２図（Ｆ）で示すようにｎ＋ソース領域２４
およびゲート酸化膜２６をエツチングにより成型し、第
１図で示されるようにゲート電極２７、ソース電極２Ｂ
、さらにドレイン電極２９を所定位置に形成し、ＩＧＢ
Ｔ素子が完成されるものである。

尚、上記素子でｐベース２３とｎ÷ソース領域２４とは
、シリコンとシリコン以外の例えばゲルマニウムとの接
合を形成するもので、これはへテロ接合を成す。

ここで仮にＶ溝を有する構造のＩＧＢＴで、ｐ−１４ド
レイン層２１．　ｎ入エピタキシャル層２２、ｐベース
層２３およびｎ＋ソース領域２４がそれぞれシリコンに
よって構成されているものを比較例とする。

第４図（Ａ）は上記比較例の構成の素子の左半分部分を
示しくＢ）はその等価回路を示しているものであるが、
この素子のゲート電極２７に充分な大きさの正電圧か印
加されるようになると、チャンネル３１が開かれるよう
になり、電子電流■０がソース電極２８からソース領域
２４、エピタキシャル層２２、そしてドレイン層２１の
順に流れるようになる。この電子電流の流れによってド
レイン層２１およびエピタキシャル層２２のｐｎ接合部
が順バイアスされるようになり、大量の正孔電流１ｈｌ
およびＩｈ２の流れが生ずる。ここで、正孔電流１ｈｌ
はドレイン層２１からエピタキシャル層２２を介してベ
ース層２３に流れるようになり、このベース層２３では
上記正孔電流がこの層２３に沿って横方向に流れ、ソー
ス電極２８に至るようになる。また正孔電流Ｉｈ２はベ
ース層２３で特に横方向に流れることなく、ソース電極
２８に流入される。

この電子電流■０および正孔電流Ｉｈｌ、Ｉ　ｈ２の流
れを等価回路によって説明すると、まず電子電流１０の
流れは、ソース電極２８内の点ａ、ｎ＋ソース領域２４
の点ｂ１チャンネル３１の抵抗Ｒｃｈ。

ｎ″″エピタキシャル層２２の点ｄを順次通過するよう
になる。

また正孔電流Ｉｈｌは、エピタキシャル層２２内の点ｄ
、ｐベース層２層内３内ｃ１ソース電極２８内の点ａを
順次通過するように流れる。ここで、上記正孔電流１ｈ
ｌはｐベース層２３で横方向に流れるときに、この部分
の抵抗ＲＤによって電圧降下ｖｒ３を生ずる。そして、
この電圧降下ＶＢが、室温の状態でＶＩ３＜０．６Ｖ”
であれば、ソース領域２４およびベース層２３の接合部
に存在するダイオードＤはオンされない。

しかし、ドレイン電流が増加するような状態となると、
正孔電流１ｈも増加するようになり、“ＶＢ＞０．６Ｖ
“の条件が成立するようになる。

したがってダイオードＤがオンするようになり、点すか
ら点Ｃに向かって新たな電子の流れＩ　ｅｌが発生する
。

この電子の流れ１　ｃｌは第４図（Ａ）で示したＩＧＢ
Ｔ素子の構造に内蔵されるｐｎｐｎのサイリスク構造の
動作を誘発したことになり、いわゆるラッチアップ現象
に突入したことになる。

このようなラブチアツブ現象が発生した状態においては
、第５図の（Ａ）で示されるように、ゲート制御不１■
能な大量電子電流１ｃノの流れと、正孔電流の流れＩｈ
ノが、ｐ”ｎ’−ｐｎ＋の４層を横切って生ずるように
なり、この電子電流１ｅノおよび正孔電流Ｉｈｌ！の流
れは、第５図（Ｂ）の等価回路においては、ソース・ベ
ース接合のダイオードＤがオンしていることに相当する
ようになる。

このようなＩＧＢＴ素子のラッチアップ現象は、サイリ
スタと同様にドレイン電流を所定値以下の状態に下げる
まで持続される。そして、このようなラッチアップ現象
は、シリコンの単一半導体材料を用いて構成する限り、
本質的に内在する問題である。

第１図および第２図を用いて説明した実施例のＩ　ＧＢ
Ｔ素子にあっては、上記のような問題点を解決するもの
であって、その動作状態を第３図（Ａ）で示した左半分
の構成と、同図（Ｂ）の等価用路を用いて説明する。こ
の実施例の素子にあっては、前述したようにベース層２
３はｎ−エピタキシャル層２２の表面に不純物を拡散す
ることによって構成されるものであり、ソース領域２４
はシリコンに比べてエネルギーバンドギャップＥｇの小
さい、例えばゲルマニウムでなるｎ十半導体材料によっ
て構成され、ソース・ベース接合がへテロ接合で構成さ
れている。

したがって、第３図の（Ａ）で示した構造において、ゲ
ート電極２７に充分な正の電圧が印加設定されると、チ
ャンネル３１が開き、電子電流ＩＯの流れが生ずる。こ
れに対して正孔電流１ｈｌ、Ｉｈ２．１１１３およびＩ
ｈ４が生ずるもので、特に正孔電流Ｉｈｌはｐベース層
２３に流入した後、横方向に流れる成分１ｈ２とｎ÷ソ
ース領域２４に流れる成分１ｈ３とに分れる。すなわち
、第３図（Ｂ）の等価回路において、点ｄから点Ｃに流
入した正孔電流１ｈｌは、２分されての一部の正孔電流
Ｉｈ２はｐベース領域２３の横方向の抵抗Ｒ，による電
圧降下ｖＢｌを生じて点ａに流れるようになり、残りの
正孔電流１ｈ３はダイオードＤｉを通過して点すから点
ａに流れるようになる。すなわち、次の関係が成り立つ
。

１　ｈｌ　−１ｈ２＋Ｉ　ｈ３・・・・・・・・・・・
・・・・・・・・・・・・・（２）ここで、第４図（Ａ
）（Ｂ）で示した比較例の場合と、第３図（Ａ）（Ｂ）
で示した実施例であるソース領域２４に（１）式を満足
する材料（例えばゲルマニウム）を用いた構造の場合と
の、正孔電流および電子電流の流れの相違点を検討する
と次のようになる。

ａ）正孔電流Ｉｈｌが等しい状態では、実施例の場合Ｉ
ｈ２およびＩｂ３に分流するので、抵抗Ｒ８部分での電
圧降下は次式のようになる。

ＶＢｌくＶＢ・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・（３）ｂ）電圧降下分ＶＤが所
定値（０，６Ｖ）より大きくなると、第４図の場合ダイ
オードＤに電子電流１ｅｌの流れが生ずるのに対して、
第３図の実施例にあっては、抵抗ＲＢにおける電圧降下
分Ｖ８１が所定値（ｎ＋ソース領域２４の材料により異
なる）を越えるとダイオードＤＩがオンし、ここに正孔
電流１ｈ３が流れて、正孔電流Ｉｈｌの一部が点Ｃから
点すに流れるようになる。但し、電子電流は点すから点
Ｃに流れない。

Ｃ）正孔電流がさらに増大するようになると、比較例の
構造では第５図で説明したようにラッチアップ現象が発
生するようになる。しかし、第３図で示された実施例素
子では、前記（２）式において正孔電流１ｈｌが増大し
ても、ダイオードＤＩを流れる正孔電流１ｈ３が増大す
るのみであって、正孔電流１ｈ２は増大しない。したが
って電圧降下Ｖｓｌも増加しないものであり、点すから
点Ｃへの電子の流れは存在せず、ラッチアップ現象が生
じない。すなわち、第３図で示された実施例素子におい
ては、電子電流の流れはチャンネル３１を介して流れる
経路に規制されるようになり、ゲート電圧が低下されれ
ば、上記チャンネル３１はオフ状態とされ、このＩ　Ｇ
ＢＴ素子はオフ制御されるようになる。

次に前記（１）式が満足されれば上記ｂ）およびＣ）が
成り立つようになる原理を説明する。

第３図の（Ａ）および（Ｂ）において、ｎ＋ソース領域
２４とｐベース層２３のへテロ接合に相当するダイオー
ドＤＩを流れる正孔電流１ｈ３と電子電流Ｉｅを用いて
次の値γを定義する。

γ箇１ｅ　／　（Ｉｈ３＋Ｉｅ　）　　・・・・・・・
・・・・・　（４）この値γは、ヘテロ接合バイポーラ
トランジスタ（以下ＨＢ　Ｔと略称する）のエミッタ効
率と同一である。そして、このエミッタ効率γは次式で
与えられる。

γ−１／　　１１　＋　　（ＰＥ　ＤＥ　Ｗｅ　）／（
ｎｓ　ＤＢ　ＬＥ　）　　・ ｃｘｐ　　（ΔＥｇ　／ＫＴ）ｌ　　・−（５）但し、
Ｐ　％　ｎ　’正孔濃度、電子濃度Ｄ＝拡散係数 ＷＤ：ベース幅 ＬＥ：エミッタ中の少数キャリアの 拡散長 °ΔＥｇ　””Ｅｇ　Ｅ　　Ｅｇ　ｓ・・・・・・・・
・（６）但し、Ｋ：ボルツマン定数 Ｔ：絶対温度 上記ＨＢＴてはγをできるだけ「１」に近付けるだめに
、エミッタとベースのバンドギャップＥｇｇおよびＥｇ
ｏの差であるΔＥｇ　　（−Ｅｇ　Ｅ−Ｅｖ、Ｂ）を大
きくするようにしている。すなわち、エミッタのバンド
ギャップをベースのバンドギャップより大きくする凄、
のである。

これに対して（１）式はＨＢＴとは逆の操作を意味する
ことになる。すなわち、ΔＥｇをＩＧＢＴ素子において
は次式で再定義するようになる。

ΔＥｇ　＝　Ｅｇ　ｓ　−Ｅｇ　Ｌｌ・・・・・・・・
・・・・・・・（７）この発明では“ΔＥｇＢ＞Δｇｓ
°よりΔＥｇ＜０となるもので、室温においＣ ｌ　ΔＥｇ　ｌ　＞ＫＴ　”、　２３ａｈｅＶ−・−−
−−・−（８）を満足すれば、次の結果が得られる。

０くγ（１・・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（９）したがって、上記（
９）式および（４）式より、’、　　Ｉ　ｃ　＜　Ｉ　
ｈ・・・・・・・・・・・・・・・・・・・・・・・・
（１０）したがって、上記（７）〜（１０）式よりｎ＋
ソース領域２４にシリコンに比較してＫＴ（エネルギー
バンドギャップ）の数倍乃至数十倍だけ小さい半導体材
料を用いれば上記（１０）式が成立し、ソース・ベース
接合に相当するダイオードＤ１は、オン状態のときに整
合電流のみ流れ、電子電流がほとんど流れないことがわ
かる。この結果から、第３図に示されるダイオードＤ１
を介して流れる正孔電流Ｉｈ３が発生することが確認さ
れるもので、このダイオードＤｉには電子電流が流れな
いものである。

尚、上記実施例にあっては、ｎチャンネル型のＩ　ＧＢ
Ｔ素子について説明しているものであるが、これは実施
例中のｎとｐとを置き換えたｐチャンネル型においても
同様である。また実施例では■溝構造についてその効果
等を説明しているものであるが、これは他の構造の場合
であっても、例えばＤＳＡ構造であっても、同様に実施
できるものである。

また、実施例ではベース領域２３をシリコンで構成し、
ソース領域２４をゲルマニウムで構成するように説明し
たが、その他にソース領域２４を構成する材料としてゲ
ルマニウムとシリコンの混晶、３族と５族との化合物半
導体（例えばＩｎＡＳｓＧａ　Ｓｂ、Ｉｎ　Ｓｂ）　、
２族と６族との化合物半導体等が挙げられる。

［発明の効果］ 以上のようにこの発明に係る絶縁ゲート型半導体装置に
あっては、オン抵抗の増大という犠牲を払うことなく、
ラッチアップ電流値を大幅に高（することができるもの
であり、あるいはラッチアップ現象の発生を抑止するこ
とができるものであって、低損失な状態で信頼性が確実
に向上される絶縁ゲート型半導体装置とすることができ
るものである。

【図面の簡単な説明】

第１図はこの発明の二実施例に係る絶縁ゲート型半導体
装置の構成を説明する断面構成図、第２図の（Ａ）〜（
Ｆ）は上記半導体装置の製造工程を順次示す図、第３図
の（Ａ）は上記ＭＯ８ＦＥＴの左半分部分の断面構成図
、同図（Ｂ）はその等価回路図、第４図および第５図の
それぞれ（Ａ）は上記実施例素子の構造に対応する素子
の断面構成を示す図、同じく（Ｂ）はそれぞれ（Ａ）図
で示した素子の等価回路を示す図である。 ２１・・・ｐ＋ドレイン層、２２・・・ｎ″″″エピタ
キシヤル層３・・・ｐベース層、２４・・・ｎ＋ソース
層、２７・・・ゲート電極、２８・・・ソース電極、Ｉ
ｅ・・・電子電流、Ｉｈ　、　Ｉｂ１−Ｉｈ３・・・正
孔電流。 出願人代理人　　弁理士　鈴江武彦 じ 第１図 （Ａ）　　　　　　　　　　　　（Ｂ）（Ｃ）　　　　
　　　　　　　　（Ｄ）（Ｅ）　　　　　　　　　　　
　（Ｆ）第２図

Claims (1)

1. 【特許請求の範囲】 ドレイン領域である第１導電型層の主表面側に第２導電
   型領域を有する半導体基板と、この半導体基板の主表面
   側の所定領域に形成される第１の導電型のベース領域と
   、このベース領域表面にチャンネル領域が残るように形
   成された第２導電型のソース領域と、前記チャンネル領
   域上に絶縁膜を介して形成されたゲート電極とを有する
   絶縁ゲート型半導体装置において、 前記ベース領域の半導体材料のエネルギーギャップに対
   して、前記ソース領域の半導体材料のエネルギーギャッ
   プを小さくしたことを特徴とする絶縁ゲート型半導体装
   置。