JP2002373497A - 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリ - Google Patents
不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、ｎａｎｄフラッシュメモリ装置及び半導体メモリInfo
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Abstract
(57)【要約】
【課題】 高速のランダムアクセス及び少数のデータを
アクセスする際により速くデータを読み取ることができ
る不揮発性半導体メモリ装置のメモリセルアレイ構造を
提供すること。 【解決手段】 複数のNANDセルストリングからなるメイ
ンメモリセルアレイを備えた不揮発性半導体メモリ装置
のメモリセルアレイ構造において、プログラム及び消去
動作では前記メインメモリセルアレイのメインビットラ
インと動作的に連結され、リード動作では前記メインビ
ットラインと電気的に遮断されて前記メインメモリセル
アレイのリードパスとは別途のリードパスをなし、前記
メインメモリセルアレイのNANDセルストリングがもつメ
モリセルトランジスタの個数よりも少ない個数からなる
NANDセルストリングを複数もつサブメモリセルアレイを
具備する。
アクセスする際により速くデータを読み取ることができ
る不揮発性半導体メモリ装置のメモリセルアレイ構造を
提供すること。 【解決手段】 複数のNANDセルストリングからなるメイ
ンメモリセルアレイを備えた不揮発性半導体メモリ装置
のメモリセルアレイ構造において、プログラム及び消去
動作では前記メインメモリセルアレイのメインビットラ
インと動作的に連結され、リード動作では前記メインビ
ットラインと電気的に遮断されて前記メインメモリセル
アレイのリードパスとは別途のリードパスをなし、前記
メインメモリセルアレイのNANDセルストリングがもつメ
モリセルトランジスタの個数よりも少ない個数からなる
NANDセルストリングを複数もつサブメモリセルアレイを
具備する。
Description
【０００１】
【発明の属する技術の分野】本発明は、不揮発性半導体
メモリ装置のメモリセルアレイ構造、不揮発性半導体メ
モリ装置、同装置のメモリセルアレイアクセス方法、Ｎ
ＡＮＤフラッシュメモリ装置及び半導体メモリに関す
る。
メモリ装置のメモリセルアレイ構造、不揮発性半導体メ
モリ装置、同装置のメモリセルアレイアクセス方法、Ｎ
ＡＮＤフラッシュメモリ装置及び半導体メモリに関す
る。
【０００２】
【従来の技術】通常、半導体メモリ装置は揮発性半導体
メモリ装置と不揮発性半導体メモリ装置に大きく分かれ
る。揮発性半導体メモリ装置はさらにダイナミックラン
ダムアクセスメモリとスタティックランダムアクセスメ
モリに分類される。このような揮発性半導体メモリ装置
は読み出しと書き込みの速度面では速いが、外部電源供
給が切れるとメモリセルに貯蔵された内容が消えてしま
うという短所をもつ。一方、不揮発性半導体メモリ装置
はマスクROM(mask read only memory: MROM)、プログラ
ム可能ROM(programmable read only memory: PROM)、消
去及びプログラム可能ROM(erasable programmable read
only memory: EPROM)、電気的に消去及びプログラム可
能ROM(electrically erasable programmable read only
memory: EEPROM)などに分類される。
メモリ装置と不揮発性半導体メモリ装置に大きく分かれ
る。揮発性半導体メモリ装置はさらにダイナミックラン
ダムアクセスメモリとスタティックランダムアクセスメ
モリに分類される。このような揮発性半導体メモリ装置
は読み出しと書き込みの速度面では速いが、外部電源供
給が切れるとメモリセルに貯蔵された内容が消えてしま
うという短所をもつ。一方、不揮発性半導体メモリ装置
はマスクROM(mask read only memory: MROM)、プログラ
ム可能ROM(programmable read only memory: PROM)、消
去及びプログラム可能ROM(erasable programmable read
only memory: EPROM)、電気的に消去及びプログラム可
能ROM(electrically erasable programmable read only
memory: EEPROM)などに分類される。
【０００３】このような種類の不揮発性半導体メモリ装
置は、外部から電源供給が中断されてもメモリセル内に
その内容を永久的に保存できるので、電源が供給される
か否かに拘わらずに保存されるべき内容を記憶させるの
に主に用いられる。しかし、前記MROM、PROM、EPROMの
場合、一般使用者が電子的システムを通して自体に消去
及び書き込み（またはプログラム）を行う作業が自由で
ない。即ち、オン-ボード(on-board)状態でプログラム
された内容を消去するかまたは再プログラムするのが容
易でない。これとは異なって前記EEPROMの場合は電気的
に消去及び書き込みを行う作業がシステム自体に可能で
あるので、継続して内容更新が必要なシステムプログラ
ム貯蔵装置及び補助記憶装置への応用が持続的に拡大さ
れている。
置は、外部から電源供給が中断されてもメモリセル内に
その内容を永久的に保存できるので、電源が供給される
か否かに拘わらずに保存されるべき内容を記憶させるの
に主に用いられる。しかし、前記MROM、PROM、EPROMの
場合、一般使用者が電子的システムを通して自体に消去
及び書き込み（またはプログラム）を行う作業が自由で
ない。即ち、オン-ボード(on-board)状態でプログラム
された内容を消去するかまたは再プログラムするのが容
易でない。これとは異なって前記EEPROMの場合は電気的
に消去及び書き込みを行う作業がシステム自体に可能で
あるので、継続して内容更新が必要なシステムプログラ
ム貯蔵装置及び補助記憶装置への応用が持続的に拡大さ
れている。
【０００４】即ち、最近のコンピュータまたはマイクロ
プロセッサにより制御される種々の電子的装置は高密度
の電気的に消去及びプログラム可能な前記EEPROMの開発
を一層要求している。さらに、携帯用コンピュータまた
はノートブックサイズのバッテリ電源コンピュータシス
テムにおいて補助メモリ装置として回転磁気ディスクを
もつハードディスク装置を使用する場合は相対的に広い
面積を占有するため、そのようなシステムの設計者らは
より小さい面積ですむ高密度、高性能のEEPROMの開発に
大きな興味を感じてきた。
プロセッサにより制御される種々の電子的装置は高密度
の電気的に消去及びプログラム可能な前記EEPROMの開発
を一層要求している。さらに、携帯用コンピュータまた
はノートブックサイズのバッテリ電源コンピュータシス
テムにおいて補助メモリ装置として回転磁気ディスクを
もつハードディスク装置を使用する場合は相対的に広い
面積を占有するため、そのようなシステムの設計者らは
より小さい面積ですむ高密度、高性能のEEPROMの開発に
大きな興味を感じてきた。
【０００５】高密度EEPROMを達成するためにはメモリセ
ルが占有する面積を減らすのが重要な課題である。この
課題を解決するためセル当たりの選択トランジスタの個
数と、ビットラインとのコンタクトホールの個数を減ら
し得るNAND構造となったメモリセルをもつEEPROMが開発
された。このようなNAND構造セルは1988年に発行された
IEDMのページ412〜415に題目“NEW DEVICE TECHNOLOGIE
S FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CEL
L”で開示されている。後述の本発明に対する徹底した
理解を提供する意図の外には別の意図なしに前記NAND構
造セルを以下に説明する。
ルが占有する面積を減らすのが重要な課題である。この
課題を解決するためセル当たりの選択トランジスタの個
数と、ビットラインとのコンタクトホールの個数を減ら
し得るNAND構造となったメモリセルをもつEEPROMが開発
された。このようなNAND構造セルは1988年に発行された
IEDMのページ412〜415に題目“NEW DEVICE TECHNOLOGIE
S FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CEL
L”で開示されている。後述の本発明に対する徹底した
理解を提供する意図の外には別の意図なしに前記NAND構
造セルを以下に説明する。
【０００６】前記NAND構造セルは、ドレインが対応ビッ
トラインにコンタクトホールを通して接続された第１選
択トランジスタと、ソースが共通ソースラインに接続さ
れた第２選択トランジスタと、前記第１選択トランジス
タのソースと前記第２選択トランジスタのドレインとの
間にチャンネルが直列に接続された８個のメモリトラン
ジスタと、から構成される。NANDセルユニットはＰ型半
導体基板上に形成されそれぞれのメモリトランジスタは
そのソースとドレイン領域との間のチャンネル領域上に
ゲート酸化膜を介して形成されたフローティングゲート
と、層間絶縁膜を通してこのフローティングゲート上に
形成された制御ゲートと、を有している。
トラインにコンタクトホールを通して接続された第１選
択トランジスタと、ソースが共通ソースラインに接続さ
れた第２選択トランジスタと、前記第１選択トランジス
タのソースと前記第２選択トランジスタのドレインとの
間にチャンネルが直列に接続された８個のメモリトラン
ジスタと、から構成される。NANDセルユニットはＰ型半
導体基板上に形成されそれぞれのメモリトランジスタは
そのソースとドレイン領域との間のチャンネル領域上に
ゲート酸化膜を介して形成されたフローティングゲート
と、層間絶縁膜を通してこのフローティングゲート上に
形成された制御ゲートと、を有している。
【０００７】このNANDセルユニット内の選択されたメモ
リトランジスタをプログラムするためには、前記セルユ
ニット内の全てのメモリトランジスタを一挙に消去させ
た後にプログラミング動作が行われる。全てのメモリト
ランジスタの同時消去動作（通常、フラッシュ消去とい
われている）は０Ｖをビットラインに、17Vを第１選択
トランジスタのゲートと全てのメモリトランジスタの制
御ゲートに印加することによりなされる。即ち、全ての
メモリトランジスタはエンハンスメントモードのトラン
ジスタからなり、これを２進数“１”でプログラムされ
たトランジスタと仮定する。選択されたメモリトランジ
スタを２進数“０”でプログラムするためにはビットラ
インと第１選択トランジスタのゲート及び第１選択トラ
ンジスタと選択されたメモリトランジスタとの間のそれ
ぞれのメモリトランジスタの制御ゲートに22Vが印加さ
れ、選択されたメモリトランジスタの制御ゲートと選択
されたメモリトランジスタとソースラインとの間にある
それぞれのメモリトランジスタの制御ゲート及び第２選
択トランジスタのゲートには0Vが印加される。すると、
選択されたメモリトランジスタは該トランジスタのドレ
インからフローティングゲートに正孔(hole)のF-Nトン
ネリング(Fowler-Nrodheim tunneling)が発生してプロ
グラムされる。
リトランジスタをプログラムするためには、前記セルユ
ニット内の全てのメモリトランジスタを一挙に消去させ
た後にプログラミング動作が行われる。全てのメモリト
ランジスタの同時消去動作（通常、フラッシュ消去とい
われている）は０Ｖをビットラインに、17Vを第１選択
トランジスタのゲートと全てのメモリトランジスタの制
御ゲートに印加することによりなされる。即ち、全ての
メモリトランジスタはエンハンスメントモードのトラン
ジスタからなり、これを２進数“１”でプログラムされ
たトランジスタと仮定する。選択されたメモリトランジ
スタを２進数“０”でプログラムするためにはビットラ
インと第１選択トランジスタのゲート及び第１選択トラ
ンジスタと選択されたメモリトランジスタとの間のそれ
ぞれのメモリトランジスタの制御ゲートに22Vが印加さ
れ、選択されたメモリトランジスタの制御ゲートと選択
されたメモリトランジスタとソースラインとの間にある
それぞれのメモリトランジスタの制御ゲート及び第２選
択トランジスタのゲートには0Vが印加される。すると、
選択されたメモリトランジスタは該トランジスタのドレ
インからフローティングゲートに正孔(hole)のF-Nトン
ネリング(Fowler-Nrodheim tunneling)が発生してプロ
グラムされる。
【０００８】しかし、このような方式によりプログラム
することの問題点は、選択されたメモリトランジスタの
ドレインに高電圧が印加されることにより惹起されたス
トレスを受けたゲート酸化膜が薄いゲート酸化膜漏洩電
流の原因になるという点であり、よって、メモリセルの
データ保有能力が消去とプログラム回数の増加に従い段
々減退され、その結果としてEEPROMの信頼性が低下す
る。
することの問題点は、選択されたメモリトランジスタの
ドレインに高電圧が印加されることにより惹起されたス
トレスを受けたゲート酸化膜が薄いゲート酸化膜漏洩電
流の原因になるという点であり、よって、メモリセルの
データ保有能力が消去とプログラム回数の増加に従い段
々減退され、その結果としてEEPROMの信頼性が低下す
る。
【０００９】このような問題点を解決するためにNANDセ
ルユニットがN型半導体基板に形成されたP型ウェル領域
上に形成される改良された装置構造と、この装置構造を
用いる改良された消去及びプログラム技術が1990年に発
行されたSymposium on VLSI Technologyのページ129乃
至130に題目“A NAND STRUCTURED CELL WITH A NEWPROG
RAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLA
SH EEPROM”で開示された。
ルユニットがN型半導体基板に形成されたP型ウェル領域
上に形成される改良された装置構造と、この装置構造を
用いる改良された消去及びプログラム技術が1990年に発
行されたSymposium on VLSI Technologyのページ129乃
至130に題目“A NAND STRUCTURED CELL WITH A NEWPROG
RAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLA
SH EEPROM”で開示された。
【００１０】このNANDセルユニット内にある全てのメモ
リトランジスタ、即ち、メモリセルの消去動作は全ての
制御ゲートに0Vを印加しP型ウェル領域とN型基板に20V
の高電圧を印加することにより行われ、全てのメモリト
ランジスタのフローティングゲートから電子がＰ型ウェ
ルに均一に放出されるようにする。その結果、それぞれ
のメモリトランジスタのしきい値電圧は約-4Vの負の電
圧になり、２進論理“０”が貯蔵されたと仮定されるデ
ィプリーションモードのトランジスタの状態になる。
リトランジスタ、即ち、メモリセルの消去動作は全ての
制御ゲートに0Vを印加しP型ウェル領域とN型基板に20V
の高電圧を印加することにより行われ、全てのメモリト
ランジスタのフローティングゲートから電子がＰ型ウェ
ルに均一に放出されるようにする。その結果、それぞれ
のメモリトランジスタのしきい値電圧は約-4Vの負の電
圧になり、２進論理“０”が貯蔵されたと仮定されるデ
ィプリーションモードのトランジスタの状態になる。
【００１１】NANDセルユニット内の選択されたメモリト
ランジスタをプログラムするため、第１選択トランジス
タのゲートと選択されたメモリトランジスタの制御ゲー
トには20Vの高電圧を印加し、第２選択トランジスタの
ゲートには0Vを、そして非選択メモリトランジスタのそ
れぞれの制御ゲートには7Vの中間電圧を印加する。仮に
前記選択されたメモリトランジスタを２進論理“１”で
書き込み又はプログラムするとすれば、前記NANDセルユ
ニットと接続されたビットラインに0Vが印加され、これ
により前記選択されたメモリトランジスタのフローティ
ングゲートに電子が注入されエンハンスメントモードの
トランジスタ状態となる。一方、前記選択されたメモリ
トランジスタを２進論理“０”でプログラムするとすれ
ば、前記対応ビットラインにはプログラム防止電圧の中
間電圧7Vが印加され、前記選択されたメモリトランジス
タのプログラム動作は防止される。
ランジスタをプログラムするため、第１選択トランジス
タのゲートと選択されたメモリトランジスタの制御ゲー
トには20Vの高電圧を印加し、第２選択トランジスタの
ゲートには0Vを、そして非選択メモリトランジスタのそ
れぞれの制御ゲートには7Vの中間電圧を印加する。仮に
前記選択されたメモリトランジスタを２進論理“１”で
書き込み又はプログラムするとすれば、前記NANDセルユ
ニットと接続されたビットラインに0Vが印加され、これ
により前記選択されたメモリトランジスタのフローティ
ングゲートに電子が注入されエンハンスメントモードの
トランジスタ状態となる。一方、前記選択されたメモリ
トランジスタを２進論理“０”でプログラムするとすれ
ば、前記対応ビットラインにはプログラム防止電圧の中
間電圧7Vが印加され、前記選択されたメモリトランジス
タのプログラム動作は防止される。
【００１２】このようなプログラム動作はＰ型ウェルか
らゲート酸化膜を通してフローティングゲートに電子を
均一に注入するため、薄いゲート酸化膜の部分的ストレ
スは起こらずこれによりゲート酸化膜漏泄電流が防止さ
れるのである。しかし、システム設計者が既にプログラ
ムまたは書き込まれたメモリセルの一部分またはブロッ
クを再プログラムするために消去を所望する場合に特に
問題が発生する。この場合、通常の方法はメモリセルア
レイ内にある全てのメモリトランジスタを一挙に消去す
ること、即ち、フラッシュ消去するものであり、その後
に全てのプログラムの内容を再プログラムするのであ
る。従って、再使用できるメモリの部分またはブロック
が同時に消去されるので、再プログラムするために長時
間がかかるだけでなく不便である。このような不利益は
メモリの容量が一層高密度とされるとき深刻に発生する
と認められる。このような問題点を解決するために選択
されたメモリブロック内にある全てのメモリトランジス
タだけを消去するのである。しかし、上記の改良された
消去及びプログラム技術を用いるEEPROMの場合、非選択
のブロック内にあるメモリトランジスタの消去を防止す
るため、これらのそれぞれの制御ゲートには消去電圧と
同一の電圧または約18V以上の高い高電圧が印加される
必要がある。
らゲート酸化膜を通してフローティングゲートに電子を
均一に注入するため、薄いゲート酸化膜の部分的ストレ
スは起こらずこれによりゲート酸化膜漏泄電流が防止さ
れるのである。しかし、システム設計者が既にプログラ
ムまたは書き込まれたメモリセルの一部分またはブロッ
クを再プログラムするために消去を所望する場合に特に
問題が発生する。この場合、通常の方法はメモリセルア
レイ内にある全てのメモリトランジスタを一挙に消去す
ること、即ち、フラッシュ消去するものであり、その後
に全てのプログラムの内容を再プログラムするのであ
る。従って、再使用できるメモリの部分またはブロック
が同時に消去されるので、再プログラムするために長時
間がかかるだけでなく不便である。このような不利益は
メモリの容量が一層高密度とされるとき深刻に発生する
と認められる。このような問題点を解決するために選択
されたメモリブロック内にある全てのメモリトランジス
タだけを消去するのである。しかし、上記の改良された
消去及びプログラム技術を用いるEEPROMの場合、非選択
のブロック内にあるメモリトランジスタの消去を防止す
るため、これらのそれぞれの制御ゲートには消去電圧と
同一の電圧または約18V以上の高い高電圧が印加される
必要がある。
【００１３】上述のようにEEPROM設計技術が進歩するに
従い出現したフラッシュ消去機能をもつNAND型フラッシ
ュEEPROMは、通常のEEPROMに比べ集積度が高くて大容量
補助記憶装置への応用に非常に有利なものである。前記
フラッシュEEPROMは単位メモリセルアレイ構成をどのよ
うな形態にするかに従いNAND型、NOR型、AND型に区別さ
れ、NAND型がNOR型及びAND型に比べ高い集積度をもつこ
とは上記の説明を通して理解されるだろう。
従い出現したフラッシュ消去機能をもつNAND型フラッシ
ュEEPROMは、通常のEEPROMに比べ集積度が高くて大容量
補助記憶装置への応用に非常に有利なものである。前記
フラッシュEEPROMは単位メモリセルアレイ構成をどのよ
うな形態にするかに従いNAND型、NOR型、AND型に区別さ
れ、NAND型がNOR型及びAND型に比べ高い集積度をもつこ
とは上記の説明を通して理解されるだろう。
【００１４】前記NANDフラッシュEEPROMのメモリセル
は、一般にp型基板の上面にソース、ドレイン領域とし
て機能するn型領域を一定した間隔を置いて形成した
後、前記ソースとドレイン領域との間に位置するチャン
ネル領域の上部に互いに絶縁層により隔離されたフロー
ティングゲート(FG)及びコントロールゲート(CG)を順次
に形成することにより作られる。前記絶縁層で覆われた
導電層のフローティングゲートには前記コントロールゲ
ートに印加されるプログラム電圧によりプログラムデー
タとして機能する電荷が蓄積される。
は、一般にp型基板の上面にソース、ドレイン領域とし
て機能するn型領域を一定した間隔を置いて形成した
後、前記ソースとドレイン領域との間に位置するチャン
ネル領域の上部に互いに絶縁層により隔離されたフロー
ティングゲート(FG)及びコントロールゲート(CG)を順次
に形成することにより作られる。前記絶縁層で覆われた
導電層のフローティングゲートには前記コントロールゲ
ートに印加されるプログラム電圧によりプログラムデー
タとして機能する電荷が蓄積される。
【００１５】以下、NAND型フラッシュEEPROMの動作とし
て消去、書き込み及び読み出し動作を説明する。消去と
書き込み動作は上記のように普通F-Nトンネリング電流
を用いて達成される。例えば、消去の際には基板に相当
に高い電位を印加し前記CGに低い電位を印加する。この
場合、CGとFGとの間のキャパシタンス及びFGと基板との
間のキャパシタンスの比により決定された電位が前記FG
に印加される。前記FGに印加されたフローティングゲー
ト電圧Vfgと基板に印加された基板電圧Vsub間の電位差
がF-Nトンネリングを起こし得る電位差よりも大きい
と、前記FGに集まっていた電子がFGから基板に移動す
る。このような動作が起こると、CG、FGとソース及びド
レインから構成されたメモリセルトランジスタのしきい
値電圧Vtが低くなる。前記Vtが充分に低くなってCGとソ
ースに0Vを印加してもドレインに適当に高い量の電圧を
加えたときに電流が流れると、これを“ERASE”された
といい、論理的に“１”と表示する。
て消去、書き込み及び読み出し動作を説明する。消去と
書き込み動作は上記のように普通F-Nトンネリング電流
を用いて達成される。例えば、消去の際には基板に相当
に高い電位を印加し前記CGに低い電位を印加する。この
場合、CGとFGとの間のキャパシタンス及びFGと基板との
間のキャパシタンスの比により決定された電位が前記FG
に印加される。前記FGに印加されたフローティングゲー
ト電圧Vfgと基板に印加された基板電圧Vsub間の電位差
がF-Nトンネリングを起こし得る電位差よりも大きい
と、前記FGに集まっていた電子がFGから基板に移動す
る。このような動作が起こると、CG、FGとソース及びド
レインから構成されたメモリセルトランジスタのしきい
値電圧Vtが低くなる。前記Vtが充分に低くなってCGとソ
ースに0Vを印加してもドレインに適当に高い量の電圧を
加えたときに電流が流れると、これを“ERASE”された
といい、論理的に“１”と表示する。
【００１６】一方、書き込み動作のときにはソースとド
レインに0Vを印加しCGに非常に高い電圧を印加する。こ
のとき、チャンネル領域に反転層が形成されながらソー
スとドレインの全てが0Vの電位をもつ。そして、CGとFG
との間、さらにはFGとチャンネル領域との間のキャパシ
タンスの比により決定されたVfgとVchannel(0V)の間に
印加された電位差がF-Nトンネリングを起こし得る程度
に十分に大きくなると、電子がチャンネル領域からFGに
移動する。この場合、Vtが増加し、予め設定した量の電
圧をCGに加えソースには0Vを加えドレインに適当な量の
電圧を加えたとき、電流が流れないとこれを“FROGRA
M”されたといい、論理的に“０”と表示する。
レインに0Vを印加しCGに非常に高い電圧を印加する。こ
のとき、チャンネル領域に反転層が形成されながらソー
スとドレインの全てが0Vの電位をもつ。そして、CGとFG
との間、さらにはFGとチャンネル領域との間のキャパシ
タンスの比により決定されたVfgとVchannel(0V)の間に
印加された電位差がF-Nトンネリングを起こし得る程度
に十分に大きくなると、電子がチャンネル領域からFGに
移動する。この場合、Vtが増加し、予め設定した量の電
圧をCGに加えソースには0Vを加えドレインに適当な量の
電圧を加えたとき、電流が流れないとこれを“FROGRA
M”されたといい、論理的に“０”と表示する。
【００１７】前記NANDフラッシュメモリにおいてもメモ
リセルアレイの基本単位は、上記と同様に、第１選択ト
ランジスタと、第２選択トランジスタと、これら第１及
び第２選択トランジスタ間でFGをそれぞれもち、ドレイ
ン-ソースチャンネルが互いに直列に連結された複数個
のメモリセルトランジスタから構成されたセルストリン
グである。ここで、セルストリングは本分野でNANDセル
ユニットともいわれることを注目すべきである。通常の
NANDフラッシュメモリは前記セルストリングを複数もつ
メモリセルアレイと、前記セルストリングにデータをや
りとりするためのビットラインと、このビットラインと
交差し前記ストリング内のメモリセルトランジスタ及び
前記選択トランジスタのゲートを制御するためのワード
ラインと、このワードラインを選択するためのXデコー
ダと、前記メモリセルトランジスタの入出力データを感
知し貯蔵するため前記ビットラインに連結されたページ
バッファと、このページバッファにデータ入出力を調節
するYデコーダ回路と、を含む。
リセルアレイの基本単位は、上記と同様に、第１選択ト
ランジスタと、第２選択トランジスタと、これら第１及
び第２選択トランジスタ間でFGをそれぞれもち、ドレイ
ン-ソースチャンネルが互いに直列に連結された複数個
のメモリセルトランジスタから構成されたセルストリン
グである。ここで、セルストリングは本分野でNANDセル
ユニットともいわれることを注目すべきである。通常の
NANDフラッシュメモリは前記セルストリングを複数もつ
メモリセルアレイと、前記セルストリングにデータをや
りとりするためのビットラインと、このビットラインと
交差し前記ストリング内のメモリセルトランジスタ及び
前記選択トランジスタのゲートを制御するためのワード
ラインと、このワードラインを選択するためのXデコー
ダと、前記メモリセルトランジスタの入出力データを感
知し貯蔵するため前記ビットラインに連結されたページ
バッファと、このページバッファにデータ入出力を調節
するYデコーダ回路と、を含む。
【００１８】前記メモリセルアレイの構成においてペー
ジ単位は、一つのワードラインにコントロールゲートが
共通に連結されたメモリセルトランジスタをいう。複数
個のメモリセルトランジスタを含む複数個のページはセ
ルブロックと称され、一つのセルブロックの単位は通常
ビットライン当たり１個または複数個のセルストリング
を含む。前記NANDフラッシュメモリは高速プログラミン
グのためページプログラムモードをもつ。ページプログ
ラム動作はデータローディング動作とプログラム動作か
ら構成される。データローディング動作は入出力端子か
らバイトサイズのデータを順次データレジスタにラッチ
及び貯蔵する動作である。データレジスタは各ビットラ
インに対応するように設けられる。プログラム動作は前
記データレジスタに貯蔵されたデータをビットラインを
通して選択されたワードライン上のメモリトランジスタ
に一度に書き込む動作である。NANDセルユニットを持つ
EEPROMでページプログラム技術は1990年４月に発行され
たIEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL., 25,
No.2のページ417〜423に開示される。
ジ単位は、一つのワードラインにコントロールゲートが
共通に連結されたメモリセルトランジスタをいう。複数
個のメモリセルトランジスタを含む複数個のページはセ
ルブロックと称され、一つのセルブロックの単位は通常
ビットライン当たり１個または複数個のセルストリング
を含む。前記NANDフラッシュメモリは高速プログラミン
グのためページプログラムモードをもつ。ページプログ
ラム動作はデータローディング動作とプログラム動作か
ら構成される。データローディング動作は入出力端子か
らバイトサイズのデータを順次データレジスタにラッチ
及び貯蔵する動作である。データレジスタは各ビットラ
インに対応するように設けられる。プログラム動作は前
記データレジスタに貯蔵されたデータをビットラインを
通して選択されたワードライン上のメモリトランジスタ
に一度に書き込む動作である。NANDセルユニットを持つ
EEPROMでページプログラム技術は1990年４月に発行され
たIEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL., 25,
No.2のページ417〜423に開示される。
【００１９】上記のようなNANDフラッシュメモリは、一
般にリード（読み出し）、プログラム動作をページ単位
に行い、消去動作をブロック単位に行う。実際にメモリ
セルトランジスタのFGとチャンネル間で電子が移動する
現象はプログラムと消去動作のみで起こり、リード動作
では前記動作が終了した後メモリセルトランジスタに貯
蔵されたデータを損傷させずにそのまま読み出しだけを
する動作が起こる。
般にリード（読み出し）、プログラム動作をページ単位
に行い、消去動作をブロック単位に行う。実際にメモリ
セルトランジスタのFGとチャンネル間で電子が移動する
現象はプログラムと消去動作のみで起こり、リード動作
では前記動作が終了した後メモリセルトランジスタに貯
蔵されたデータを損傷させずにそのまま読み出しだけを
する動作が起こる。
【００２０】前記リード動作でNANDフラッシュメモリの
非選択のCGには選択されたメモリセルのCGに印加される
電圧よりも高い電圧が印加される。すると、選択された
メモリセルトランジスタのプログラム状態に従い対応す
るビットライン上には電流が流れるかまたは流れなくな
る。決められた電圧条件でプログラムされたメモリセル
のしきい値電圧が基準値よりも高いと、そのメモリセル
はオフセルに判読されて対応するビットライン上には高
いレベルの電圧が充電される。反対に、プログラムされ
たメモリセルのしきい値電圧が基準値よりも低いと、そ
のメモリセルはオンセルに判読されて、該当のビットラ
インは低いレベルに放電される。このようなビットライ
ンの状態は前記ページバッファともいわれるセンスアン
プを通して“０”及び“１”に最終的に判読されるので
ある。
非選択のCGには選択されたメモリセルのCGに印加される
電圧よりも高い電圧が印加される。すると、選択された
メモリセルトランジスタのプログラム状態に従い対応す
るビットライン上には電流が流れるかまたは流れなくな
る。決められた電圧条件でプログラムされたメモリセル
のしきい値電圧が基準値よりも高いと、そのメモリセル
はオフセルに判読されて対応するビットライン上には高
いレベルの電圧が充電される。反対に、プログラムされ
たメモリセルのしきい値電圧が基準値よりも低いと、そ
のメモリセルはオンセルに判読されて、該当のビットラ
インは低いレベルに放電される。このようなビットライ
ンの状態は前記ページバッファともいわれるセンスアン
プを通して“０”及び“１”に最終的に判読されるので
ある。
【００２１】ところが、一つのビットラインに接続され
たセルストリングの個数が多いとビットラインのローデ
ィングが大きく、オンセルを感知する過程でオンセルを
通して流れる電流の量が少ない。従って、電圧ディベロ
ップタイム(voltage developing time)を比較的長くし
なければならないため、センシングタイムが長くなる。
つまり、ページバッファでデータを判読する時間がそれ
だけ長くなってリード動作が相対的に遅くなる。このよ
うな問題点を解決するためNANDフラッシュメモリはリー
ド動作の際にページ単位の動作をする。ページ単位の動
作では一つのページにある全てのセルのデータを一挙に
判読して順次その結果を送り出す動作、即ち、シリアル
アクセス動作が起こる。従って、データの容量が多いと
きに１ビット当たりのデータ判読時間を結果的に減らし
て、単位セルでの相対的に長いセンシングタイムを補償
することができるようになる。
たセルストリングの個数が多いとビットラインのローデ
ィングが大きく、オンセルを感知する過程でオンセルを
通して流れる電流の量が少ない。従って、電圧ディベロ
ップタイム(voltage developing time)を比較的長くし
なければならないため、センシングタイムが長くなる。
つまり、ページバッファでデータを判読する時間がそれ
だけ長くなってリード動作が相対的に遅くなる。このよ
うな問題点を解決するためNANDフラッシュメモリはリー
ド動作の際にページ単位の動作をする。ページ単位の動
作では一つのページにある全てのセルのデータを一挙に
判読して順次その結果を送り出す動作、即ち、シリアル
アクセス動作が起こる。従って、データの容量が多いと
きに１ビット当たりのデータ判読時間を結果的に減らし
て、単位セルでの相対的に長いセンシングタイムを補償
することができるようになる。
【００２２】しかし、前記ページ単位の動作は読み取る
アドレスをランダムに指定してデータを判読するときま
たは少数のデータを読み取るときはその効率が顕著に減
少する。即ち、１ビットのデータを読み取るときと１ペ
ージのデータを読み取る時のデータ判読時間がほとんど
同じだということである。
アドレスをランダムに指定してデータを判読するときま
たは少数のデータを読み取るときはその効率が顕著に減
少する。即ち、１ビットのデータを読み取るときと１ペ
ージのデータを読み取る時のデータ判読時間がほとんど
同じだということである。
【００２３】このようなNANDフラッシュメモリのリード
動作の特徴に起因して高速のランダムアクセスを必要と
するメモリ応用分野において前記NANDフラッシュメモリ
はその使用に制限が伴うという問題点があった。例え
ば、高速のランダムアクセスが要求されるROMテーブル
情報及びメインメモリセルアレイの貯蔵データに対する
インデックシング情報などのような少数のデータを前記
フラッシュメモリセルアレイのリードタイムよりも一層
高速にリードしようとする場合、前記NANDフレッシュメ
モリはその使用に制限が伴うことになる。
動作の特徴に起因して高速のランダムアクセスを必要と
するメモリ応用分野において前記NANDフラッシュメモリ
はその使用に制限が伴うという問題点があった。例え
ば、高速のランダムアクセスが要求されるROMテーブル
情報及びメインメモリセルアレイの貯蔵データに対する
インデックシング情報などのような少数のデータを前記
フラッシュメモリセルアレイのリードタイムよりも一層
高速にリードしようとする場合、前記NANDフレッシュメ
モリはその使用に制限が伴うことになる。
【００２４】
【発明が解決しようとする課題】従って、高速のランダ
ムアクセス及び少数のデータをアクセスするときにより
速くデータをリードすることができる改善された技術が
切実に必要とされる。
ムアクセス及び少数のデータをアクセスするときにより
速くデータをリードすることができる改善された技術が
切実に必要とされる。
【００２５】そこで、本発明は、高速のランダムアクセ
ス及び少数のデータをアクセスする際により速くデータ
を読み取ることができて、リード動作にかかる時間を最
少化することができ、ランダムアクセスが高速に要求さ
れる応用分野でも使用可能な不揮発性半導体メモリ装置
のメモリセルアレイ構造、不揮発性半導体メモリ装置、
同装置のメモリセルアレイアクセス方法、ＮＡＮＤフラ
ッシュメモリ装置及び半導体メモリを提供することを目
的とする。
ス及び少数のデータをアクセスする際により速くデータ
を読み取ることができて、リード動作にかかる時間を最
少化することができ、ランダムアクセスが高速に要求さ
れる応用分野でも使用可能な不揮発性半導体メモリ装置
のメモリセルアレイ構造、不揮発性半導体メモリ装置、
同装置のメモリセルアレイアクセス方法、ＮＡＮＤフラ
ッシュメモリ装置及び半導体メモリを提供することを目
的とする。
【００２６】
【課題を解決するための手段】本発明による複数のNAND
セルストリングからなるメインメモリセルアレイを備え
た不揮発性半導体メモリ装置のメモリセルアレイ構造
は、プログラム及び消去動作では前記メインメモリセル
アレイのメインビットラインと動作的に連結され、リー
ド動作では前記メインビットラインと電気的に遮断され
て前記メインメモリセルアレイのリードパスとは別途の
リードパスをなし、前記メインメモリセルアレイのNAND
セルストリングがもつメモリセルトランジスタの個数よ
りも少ない個数からなるNANDセルストリングを複数もつ
サブメモリセルアレイを具備することを特徴とする。
セルストリングからなるメインメモリセルアレイを備え
た不揮発性半導体メモリ装置のメモリセルアレイ構造
は、プログラム及び消去動作では前記メインメモリセル
アレイのメインビットラインと動作的に連結され、リー
ド動作では前記メインビットラインと電気的に遮断され
て前記メインメモリセルアレイのリードパスとは別途の
リードパスをなし、前記メインメモリセルアレイのNAND
セルストリングがもつメモリセルトランジスタの個数よ
りも少ない個数からなるNANDセルストリングを複数もつ
サブメモリセルアレイを具備することを特徴とする。
【００２７】また、本発明による電気的にプログラム及
び消去の可能な不揮発性半導体メモリ装置は、ドレイン
-ソースチャンネルが互いに直列に連結されワードライ
ンに連結されるコントロールゲートとデータ貯蔵用フロ
ーティングゲートをそれぞれもつ少なくとも二つ以上の
メモリセルトランジスタをもちメインビットラインと仮
想接地にそれぞれ連結されたストリング選択トランジス
タと接地選択トランジスタとの間に前記メモリセルトラ
ンジスタが連結された構造のNANDセルストリングを複数
具備したメインアレイブロックを複数もつメモリセルア
レイと、プログラム及び消去動作では前記メインメモリ
セルアレイのメインビットラインと動作的に連結され、
リード動作では前記メインビットラインと電気的に遮断
されて前記メインメモリセルアレイのリードパスとは別
途のリードパスをなし、前記メインメモリセルアレイの
NANDセルストリングがもつメモリセルトランジスタの個
数よりも少ない個数からなるNANDセルストリングを複数
もつサブアレイブロックを具備したサブメモリセルアレ
イと、シャットオフ信号に応じて前記サブビットライン
を前記メインビットラインに選択的に連結するサブビッ
トラインセレクタと、前記メインビットラインとメイン
データライン間に接続されて選択されたメモリセルトラ
ンジスタのデータを判読しプログラム動作で前記メイン
ビットラインにプログラム電圧を供給するページバッフ
ァと、前記サブビットラインとサブデータライン間に連
結されたサブアレイコラムセレクタと、前記サブデータ
ラインに接続されて前記サブメモリセルアレイ内の選択
されたメモリセルトランジスタのデータを判読するセン
スアンプと、前記サブデータラインに電源供給電圧を提
供する仮想パワーコントロール部と、前記サブデータラ
インとメインデータライン上に導出されるデータを共通
出力ラインを通して選択的に出力するデータ出力マルチ
プレクサと、プログラム動作の際に外部から印加するデ
ータを入力バッファリングして前記メインデータライン
に提供する入力バッファと、を具備することを特徴とす
る。
び消去の可能な不揮発性半導体メモリ装置は、ドレイン
-ソースチャンネルが互いに直列に連結されワードライ
ンに連結されるコントロールゲートとデータ貯蔵用フロ
ーティングゲートをそれぞれもつ少なくとも二つ以上の
メモリセルトランジスタをもちメインビットラインと仮
想接地にそれぞれ連結されたストリング選択トランジス
タと接地選択トランジスタとの間に前記メモリセルトラ
ンジスタが連結された構造のNANDセルストリングを複数
具備したメインアレイブロックを複数もつメモリセルア
レイと、プログラム及び消去動作では前記メインメモリ
セルアレイのメインビットラインと動作的に連結され、
リード動作では前記メインビットラインと電気的に遮断
されて前記メインメモリセルアレイのリードパスとは別
途のリードパスをなし、前記メインメモリセルアレイの
NANDセルストリングがもつメモリセルトランジスタの個
数よりも少ない個数からなるNANDセルストリングを複数
もつサブアレイブロックを具備したサブメモリセルアレ
イと、シャットオフ信号に応じて前記サブビットライン
を前記メインビットラインに選択的に連結するサブビッ
トラインセレクタと、前記メインビットラインとメイン
データライン間に接続されて選択されたメモリセルトラ
ンジスタのデータを判読しプログラム動作で前記メイン
ビットラインにプログラム電圧を供給するページバッフ
ァと、前記サブビットラインとサブデータライン間に連
結されたサブアレイコラムセレクタと、前記サブデータ
ラインに接続されて前記サブメモリセルアレイ内の選択
されたメモリセルトランジスタのデータを判読するセン
スアンプと、前記サブデータラインに電源供給電圧を提
供する仮想パワーコントロール部と、前記サブデータラ
インとメインデータライン上に導出されるデータを共通
出力ラインを通して選択的に出力するデータ出力マルチ
プレクサと、プログラム動作の際に外部から印加するデ
ータを入力バッファリングして前記メインデータライン
に提供する入力バッファと、を具備することを特徴とす
る。
【００２８】また、本発明による複数のNANDセルストリ
ングからなるメインメモリセルアレイを備えた不揮発性
半導体メモリ装置のメモリセルアレイをアクセスする方
法は、前記メインメモリセルアレイのNANDセルストリン
グがもつメモリセルトランジスタの個数よりも少ない個
数でなるNANDセルストリングを複数もつサブメモリセル
アレイを独立的に準備し、前記サブメモリセルアレイの
プログラム及び消去動作では前記サブメモリセルアレイ
のサブビットラインを前記メインメモリセルアレイのメ
インビットラインと動作的に連結することにより前記メ
インメモリセルアレイと同一のプログラム及び消去動作
を行い、前記サブメモリセルアレイのランダムアクセス
リード動作では前記サブビットラインを前記メインビッ
トラインと電気的に遮断し前記メインメモリセルアレイ
のリードパスとは別途のリードパスを形成することによ
り前記メインメモリセルアレイのデータセンシングタイ
ムよりも速いセンシングタイムでリード動作を行うこと
を特徴とする。
ングからなるメインメモリセルアレイを備えた不揮発性
半導体メモリ装置のメモリセルアレイをアクセスする方
法は、前記メインメモリセルアレイのNANDセルストリン
グがもつメモリセルトランジスタの個数よりも少ない個
数でなるNANDセルストリングを複数もつサブメモリセル
アレイを独立的に準備し、前記サブメモリセルアレイの
プログラム及び消去動作では前記サブメモリセルアレイ
のサブビットラインを前記メインメモリセルアレイのメ
インビットラインと動作的に連結することにより前記メ
インメモリセルアレイと同一のプログラム及び消去動作
を行い、前記サブメモリセルアレイのランダムアクセス
リード動作では前記サブビットラインを前記メインビッ
トラインと電気的に遮断し前記メインメモリセルアレイ
のリードパスとは別途のリードパスを形成することによ
り前記メインメモリセルアレイのデータセンシングタイ
ムよりも速いセンシングタイムでリード動作を行うこと
を特徴とする。
【００２９】本発明によれば、このような構成に従い、
同一のメモリ内で高速のランダムアクセスが選択的に行
われる。従って、高速のリード用ROMテーブル及び少数
のデータを高速にランダムにリードすることが必要なメ
モリ応用分野にその使用が拡張される。
同一のメモリ内で高速のランダムアクセスが選択的に行
われる。従って、高速のリード用ROMテーブル及び少数
のデータを高速にランダムにリードすることが必要なメ
モリ応用分野にその使用が拡張される。
【００３０】
【発明の実施の形態】以下、本発明の実施形態について
図面を用いて詳しく説明する。図１は本発明の実施形態
による半導体メモリ装置のメモリセルアレイのブロック
図である。図１に示すように、メモリセルアレイはシリ
アルアクセスのためのメインメモリセルアレイ100とラ
ンダムアクセスのためのサブメモリセルアレイ200から
構成される。サブメモリセルアレイ200は本発明の固有
な目的を達成するためメインメモリセルアレイ100の場
合よりも高速のデータリードを必要とするランダムアク
セスのときに駆動されるランダムアクセス専用で備えら
れたものである。ここで、サブメモリセルアレイ200に
はメインメモリセルアレイ100の貯蔵データに対するイ
ンデックシング情報が貯蔵され、その他にも高速のラン
ダムアクセスが要求されるROMテーブル情報及び高速に
データリードを行うべき情報をデータとして貯蔵させる
ことができる。
図面を用いて詳しく説明する。図１は本発明の実施形態
による半導体メモリ装置のメモリセルアレイのブロック
図である。図１に示すように、メモリセルアレイはシリ
アルアクセスのためのメインメモリセルアレイ100とラ
ンダムアクセスのためのサブメモリセルアレイ200から
構成される。サブメモリセルアレイ200は本発明の固有
な目的を達成するためメインメモリセルアレイ100の場
合よりも高速のデータリードを必要とするランダムアク
セスのときに駆動されるランダムアクセス専用で備えら
れたものである。ここで、サブメモリセルアレイ200に
はメインメモリセルアレイ100の貯蔵データに対するイ
ンデックシング情報が貯蔵され、その他にも高速のラン
ダムアクセスが要求されるROMテーブル情報及び高速に
データリードを行うべき情報をデータとして貯蔵させる
ことができる。
【００３１】メインメモリセルアレイ100とサブメモリ
セルアレイ200との間にはシャットオフトランジスタか
ら構成されたサブビットラインセレクタ70が存在する。
サブビットラインセレクタ70はシャットオフ信号に応じ
てサブメモリセルアレイ200のサブビットラインSB/L1〜
SB/L8192をメインメモリセルアレイ100のメインビット
ラインMB/L1〜MB/L8192に選択的に連結する働きをす
る。サブメモリセルアレイ200内のメモリセルトランジ
スタにデータをプログラムまたは消去する場合、前記シ
ャットオフトランジスタのゲートには前記サブビットラ
インに印加される電圧よりも高い電圧が印加される。よ
って、前記サブビットラインが対応するメインビットラ
インとそれぞれ連結されてメインメモリセルアレイと同
一にサブメモリセルアレイにもデータがプログラムされ
るかまたは消去される。サブメモリセルアレイ200内の
メモリセルトランジスタに貯蔵されたデータをリードす
る場合、サブビットラインセレクタ70に印加されるシャ
ットオフ信号は0Vとなる。その結果、サブメモリセルア
レイ200のサブビットラインSB/L1〜SB/L8192はメインメ
モリセルアレイ100のメインビットラインMB/L1〜MB/L81
92と電気的に分離される。
セルアレイ200との間にはシャットオフトランジスタか
ら構成されたサブビットラインセレクタ70が存在する。
サブビットラインセレクタ70はシャットオフ信号に応じ
てサブメモリセルアレイ200のサブビットラインSB/L1〜
SB/L8192をメインメモリセルアレイ100のメインビット
ラインMB/L1〜MB/L8192に選択的に連結する働きをす
る。サブメモリセルアレイ200内のメモリセルトランジ
スタにデータをプログラムまたは消去する場合、前記シ
ャットオフトランジスタのゲートには前記サブビットラ
インに印加される電圧よりも高い電圧が印加される。よ
って、前記サブビットラインが対応するメインビットラ
インとそれぞれ連結されてメインメモリセルアレイと同
一にサブメモリセルアレイにもデータがプログラムされ
るかまたは消去される。サブメモリセルアレイ200内の
メモリセルトランジスタに貯蔵されたデータをリードす
る場合、サブビットラインセレクタ70に印加されるシャ
ットオフ信号は0Vとなる。その結果、サブメモリセルア
レイ200のサブビットラインSB/L1〜SB/L8192はメインメ
モリセルアレイ100のメインビットラインMB/L1〜MB/L81
92と電気的に分離される。
【００３２】サブメモリセルアレイ200のリード経路は
メインメモリセルアレイ100のリード経路とは別途に区
別される。即ち、メインメモリセルアレイ100の場合、
メインビットラインMB/L1〜MB/L8192に連結されたペー
ジバッファ90をセンスアンプとして用いてデータ感知を
するが、サブメモリセルアレイ200の場合はプログラム
及び消去動作のときに前記ページバッファ90を用い、リ
ード動作のときには前記ページバッファ90が用いられな
い。即ち、別途の独立的なセンスアンプが用いられる。
メインメモリセルアレイ100のリード経路とは別途に区
別される。即ち、メインメモリセルアレイ100の場合、
メインビットラインMB/L1〜MB/L8192に連結されたペー
ジバッファ90をセンスアンプとして用いてデータ感知を
するが、サブメモリセルアレイ200の場合はプログラム
及び消去動作のときに前記ページバッファ90を用い、リ
ード動作のときには前記ページバッファ90が用いられな
い。即ち、別途の独立的なセンスアンプが用いられる。
【００３３】サブメモリセルアレイ200は複数個のI/Oサ
ブアレイからなり、このI/Oサブアレイのそれぞれは対
応するセンスアンプ30に連結される。図示するように、
サブメモリセルアレイ200のそれぞれのコラムを別途に
備えたセンスアンプ30と連結するサブアレイコラムセレ
クタ50がある。このサブアレイコラムセレクタ50はサブ
メモリセルアレイ200のサブビットラインSB/L1〜SB/L81
92とサブデータラインSD/L1〜SD/L8間に連結される。
ブアレイからなり、このI/Oサブアレイのそれぞれは対
応するセンスアンプ30に連結される。図示するように、
サブメモリセルアレイ200のそれぞれのコラムを別途に
備えたセンスアンプ30と連結するサブアレイコラムセレ
クタ50がある。このサブアレイコラムセレクタ50はサブ
メモリセルアレイ200のサブビットラインSB/L1〜SB/L81
92とサブデータラインSD/L1〜SD/L8間に連結される。
【００３４】仮想パワーコントロール部10は電源供給電
圧を供給することによりプログラムと消去動作のときに
はサブデータラインSD/L1〜SD/L8を通してサブビットラ
インSB/L1〜SB/L8192に電源供給電圧が提供されるよう
にし、リード動作のときにはサブデータラインSD/L1〜S
D/L8を通して連結されたセンスアンプ30にデータが提供
されるようにする役割をする。データ出力マルチプレク
サ150はサブデータラインSD/L1〜SD/L8とメインデータ
ラインMD/L1〜MD/L8上に現れるデータを選択的に出力す
る機能を有し、入力バッファ130はプログラム動作のと
きに外部から印加されるデータがメインメモリセルアレ
イ100とサブメモリセルアレイ200中の選択されたセルに
書き込まれるようにするため入力バッファリング機能を
有する。
圧を供給することによりプログラムと消去動作のときに
はサブデータラインSD/L1〜SD/L8を通してサブビットラ
インSB/L1〜SB/L8192に電源供給電圧が提供されるよう
にし、リード動作のときにはサブデータラインSD/L1〜S
D/L8を通して連結されたセンスアンプ30にデータが提供
されるようにする役割をする。データ出力マルチプレク
サ150はサブデータラインSD/L1〜SD/L8とメインデータ
ラインMD/L1〜MD/L8上に現れるデータを選択的に出力す
る機能を有し、入力バッファ130はプログラム動作のと
きに外部から印加されるデータがメインメモリセルアレ
イ100とサブメモリセルアレイ200中の選択されたセルに
書き込まれるようにするため入力バッファリング機能を
有する。
【００３５】図２は図１のシリアルアクセス用メインア
レイブロックの通常の構成を示した細部ブロック図で、
図３は図２のI/Oメインアレイのうち一つを示した具体
的回路図である。図２に示すように、メインメモリセル
アレイ100内での複数のメインアレイブロック110,120は
一度に８個のデータを同時に入出力できるようにそれぞ
れ８個のI/Oメインアレイから構成される。各I/Oメイン
アレイは図３に示すようにドレインがビットラインMB/L
1〜MB/L1024のうち対応ビットラインに連結され、ソー
スがFGをもつメモリセルトランジスタのドレインに連結
された第１選択トランジスタS1と、ドレインがFGをもつ
前記メモリセルトランジスタのソースに連結され、ソー
スが共通ソースライン（以下、CSLと称する）に連結さ
れた第２選択トランジスタG1と、これら第１及び第２選
択トランジスタの間でFGをそれぞれもち、ドレイン-ソ
ースチャンネルが互いに直列に連結された複数個のメモ
リセルトランジスタC1〜Cnからなったセルストリングを
単位構造としてもつ。図３においてページ単位は一つの
ワードライン、例えばW/L1-1にコントロールゲートが共
通に連結された横方向のメモリセルトランジスタをい
う。複数個のメモリセルトランジスタを含む複数個のペ
ージはセルブロックと称され、一つのセルブロックの単
位はビットライン当たり１個または複数個のセルストリ
ングを含む。図面のような構成においてリード、プログ
ラム（読み出し）の動作は少ないページ単位に行われ、
消去動作はブロック単位に従来と同一に行われる。
レイブロックの通常の構成を示した細部ブロック図で、
図３は図２のI/Oメインアレイのうち一つを示した具体
的回路図である。図２に示すように、メインメモリセル
アレイ100内での複数のメインアレイブロック110,120は
一度に８個のデータを同時に入出力できるようにそれぞ
れ８個のI/Oメインアレイから構成される。各I/Oメイン
アレイは図３に示すようにドレインがビットラインMB/L
1〜MB/L1024のうち対応ビットラインに連結され、ソー
スがFGをもつメモリセルトランジスタのドレインに連結
された第１選択トランジスタS1と、ドレインがFGをもつ
前記メモリセルトランジスタのソースに連結され、ソー
スが共通ソースライン（以下、CSLと称する）に連結さ
れた第２選択トランジスタG1と、これら第１及び第２選
択トランジスタの間でFGをそれぞれもち、ドレイン-ソ
ースチャンネルが互いに直列に連結された複数個のメモ
リセルトランジスタC1〜Cnからなったセルストリングを
単位構造としてもつ。図３においてページ単位は一つの
ワードライン、例えばW/L1-1にコントロールゲートが共
通に連結された横方向のメモリセルトランジスタをい
う。複数個のメモリセルトランジスタを含む複数個のペ
ージはセルブロックと称され、一つのセルブロックの単
位はビットライン当たり１個または複数個のセルストリ
ングを含む。図面のような構成においてリード、プログ
ラム（読み出し）の動作は少ないページ単位に行われ、
消去動作はブロック単位に従来と同一に行われる。
【００３６】図４は、図１のランダムアクセス用サブア
レイブロックの一例の構成を示した細部ブロック図であ
る。また、図５は、図１のランダムアクセス用サブアレ
イブロックのさらに他の例の構成を示した細部ブロック
図である。図６は図４または図５のI/Oサブアレイのう
ち一つを示した具体的回路図である。まず、図４及び図
５に示すように、サブメモリセルアレイ200内で複数の
サブアレイブロック210,220は、前記メインアレイブロ
ックと同様に、一度に８個のデータを同時に入出力でき
るようにそれぞれ８個のI/Oサブアレイから構成され
る。各I/Oサブアレイは図６に示すようにドレインがサ
ブビットラインSB/L1〜SB/L1024のうち対応サブビット
ラインに連結され、ソースがFGをもつメモリセルトラン
ジスタのドレインに連結され、ゲートがストリング選択
ラインSSL1に連結された第１選択トランジスタS1と、ド
レインがFGをもつ前記メモリセルトランジスタのソース
に連結され、ソースが共通ソースライン（以下CSLと称
する）に連結され、ゲートがグラウンド選択ラインGSL1
に連結された第２選択トランジスタG1と、これら第１及
び第２選択トランジスタの間で連結されたFGをもつメモ
リセルトランジスタC1から構成されたセルストリングを
単位構造としてもつ。図面では一つのストリングが一つ
のメモリセルトランジスタをもち一つのワードラインに
複数のストリング内のメモリセルトランジスタのコント
ロールゲートが連結されるものと示されているが、必要
な場合にはメインメモリセルアレイのセルストリング内
に存在するメモリセルトランジスタよりは小さい数であ
るが、複数のメモリセルトランジスタをもつことができ
るのは勿論のことである。
レイブロックの一例の構成を示した細部ブロック図であ
る。また、図５は、図１のランダムアクセス用サブアレ
イブロックのさらに他の例の構成を示した細部ブロック
図である。図６は図４または図５のI/Oサブアレイのう
ち一つを示した具体的回路図である。まず、図４及び図
５に示すように、サブメモリセルアレイ200内で複数の
サブアレイブロック210,220は、前記メインアレイブロ
ックと同様に、一度に８個のデータを同時に入出力でき
るようにそれぞれ８個のI/Oサブアレイから構成され
る。各I/Oサブアレイは図６に示すようにドレインがサ
ブビットラインSB/L1〜SB/L1024のうち対応サブビット
ラインに連結され、ソースがFGをもつメモリセルトラン
ジスタのドレインに連結され、ゲートがストリング選択
ラインSSL1に連結された第１選択トランジスタS1と、ド
レインがFGをもつ前記メモリセルトランジスタのソース
に連結され、ソースが共通ソースライン（以下CSLと称
する）に連結され、ゲートがグラウンド選択ラインGSL1
に連結された第２選択トランジスタG1と、これら第１及
び第２選択トランジスタの間で連結されたFGをもつメモ
リセルトランジスタC1から構成されたセルストリングを
単位構造としてもつ。図面では一つのストリングが一つ
のメモリセルトランジスタをもち一つのワードラインに
複数のストリング内のメモリセルトランジスタのコント
ロールゲートが連結されるものと示されているが、必要
な場合にはメインメモリセルアレイのセルストリング内
に存在するメモリセルトランジスタよりは小さい数であ
るが、複数のメモリセルトランジスタをもつことができ
るのは勿論のことである。
【００３７】ランダムアクセス動作をより速くするた
め、前記ストリング選択ラインSSL及びグラウンド選択
ラインGSLは導電性が良好なメタルライン、例えばタン
グステンなどのような高溶融金属シリサイド物質で製造
される。このメタルラインでの具現により、動作すると
きにローディングが減少する。また、図６のようなI/O
サブアレイを複数もつサブアレイブロックからなったサ
ブメモリセルアレイを構成することにより、リード動作
の際にサブビットラインローディングが減少して、それ
だけセンシングタイムを速くすることができる。従っ
て、高速のランダムアクセスを行い得る固有な効果を達
成できる。
め、前記ストリング選択ラインSSL及びグラウンド選択
ラインGSLは導電性が良好なメタルライン、例えばタン
グステンなどのような高溶融金属シリサイド物質で製造
される。このメタルラインでの具現により、動作すると
きにローディングが減少する。また、図６のようなI/O
サブアレイを複数もつサブアレイブロックからなったサ
ブメモリセルアレイを構成することにより、リード動作
の際にサブビットラインローディングが減少して、それ
だけセンシングタイムを速くすることができる。従っ
て、高速のランダムアクセスを行い得る固有な効果を達
成できる。
【００３８】前記選択ラインを導電性が良好なメタルラ
インで製造する場合において、前記図４の場合にはスト
リング選択ラインSSL1〜SSLnがメタルラインL1で具現さ
れ、メタルラインL1はI/Oサブアレイ単位で複数、第１
選択トランジスタS1のゲートに連結される。これはスト
リング選択ラインSSLに選択信号を印加してメモリセル
トランジスタC1内のデータを判読する場合に有利であ
る。ストリング選択ラインSSLに選択信号を印加してデ
ータをリードする場合において、前記I/Oサブアレイが
非動作状態であるときは前記ワードライン電圧は“オ
フ”状態のセルのしきい値電圧よりも低い電圧であり、
前記ストリング選択ラインSSLに印加される電圧は前記
第１選択トランジスタS1をターンオンさせることができ
るレベルをもつ。
インで製造する場合において、前記図４の場合にはスト
リング選択ラインSSL1〜SSLnがメタルラインL1で具現さ
れ、メタルラインL1はI/Oサブアレイ単位で複数、第１
選択トランジスタS1のゲートに連結される。これはスト
リング選択ラインSSLに選択信号を印加してメモリセル
トランジスタC1内のデータを判読する場合に有利であ
る。ストリング選択ラインSSLに選択信号を印加してデ
ータをリードする場合において、前記I/Oサブアレイが
非動作状態であるときは前記ワードライン電圧は“オ
フ”状態のセルのしきい値電圧よりも低い電圧であり、
前記ストリング選択ラインSSLに印加される電圧は前記
第１選択トランジスタS1をターンオンさせることができ
るレベルをもつ。
【００３９】一方、図５の場合にはグラウンド選択ライ
ンGSL1〜GSLnがメタルラインL1で具現され、メタルライ
ンL1はI/Oサブアレイ単位で複数、第２選択トランジス
タG1のゲートに連結される。これはグラウンド選択ライ
ンGSLに選択信号を印加してデータを判読する場合に適
合である。グラウンド選択ラインGSLに選択信号を印加
してデータをリードする場合において、前記I/Oサブア
レイが非動作状態であるときは前記ワードライン電圧は
“オフ”状態のセルのしきい値電圧よりも低い電圧であ
り、前記グラウンド選択ラインGSLに印加される電圧は
前記第２選択トランジスタG1をターンオンさせることが
できるレベルをもつ。
ンGSL1〜GSLnがメタルラインL1で具現され、メタルライ
ンL1はI/Oサブアレイ単位で複数、第２選択トランジス
タG1のゲートに連結される。これはグラウンド選択ライ
ンGSLに選択信号を印加してデータを判読する場合に適
合である。グラウンド選択ラインGSLに選択信号を印加
してデータをリードする場合において、前記I/Oサブア
レイが非動作状態であるときは前記ワードライン電圧は
“オフ”状態のセルのしきい値電圧よりも低い電圧であ
り、前記グラウンド選択ラインGSLに印加される電圧は
前記第２選択トランジスタG1をターンオンさせることが
できるレベルをもつ。
【００４０】つまり、本発明の実施形態では前記図６の
ようなI/Oサブアレイを複数もつサブアレイブロック21
0,220からなったサブメモリセルアレイ200を構成するこ
とにより、一つのセルストリング内に存在するメモリセ
ルトランジスタの個数がメインメモリセルアレイ100内
のセルストリング内にあるメモリセルトランジスタの個
数よりも少ないので、ビットラインのローディングが小
さくなる。従って、オンセルを感知する過程でオンセル
を通じて流れる電流の量がメインメモリセルアレイの場
合と比べ相対的に多いので、電圧ディベロップタイム(v
oltage developing time)をより短くすることができ
る。結局、リード動作のときにセンシングタイムを短く
するので、リード動作にかかる時間が短くなって高速の
ランダムアクセスが達成されるのである。
ようなI/Oサブアレイを複数もつサブアレイブロック21
0,220からなったサブメモリセルアレイ200を構成するこ
とにより、一つのセルストリング内に存在するメモリセ
ルトランジスタの個数がメインメモリセルアレイ100内
のセルストリング内にあるメモリセルトランジスタの個
数よりも少ないので、ビットラインのローディングが小
さくなる。従って、オンセルを感知する過程でオンセル
を通じて流れる電流の量がメインメモリセルアレイの場
合と比べ相対的に多いので、電圧ディベロップタイム(v
oltage developing time)をより短くすることができ
る。結局、リード動作のときにセンシングタイムを短く
するので、リード動作にかかる時間が短くなって高速の
ランダムアクセスが達成されるのである。
【００４１】図７は図１のページバッファの構成を示し
た回路図で、図８は図７のパージバッファユニット中の
一つを示した具体的回路図である。図７によれば、一つ
の対応するメインデータラインMD/L1と連結される関係
がわかる。データラッチ動作を行うため２本のメインビ
ットラインMB/L1,MB/L2,....,MB/L1023,MB/L1024ごとに
連結された複数のページバッファユニット90-1,...90-4
と、このページバッファユニット90-1,...90-4から出力
されるデータを前記メインデータラインMD/L1に提供す
るために制御される選択トランジスタT1〜T22から構成
される。選択トランジスタT1〜T22のゲートは前述したY
デコーダの出力に連結され、それにより、ページバッフ
ァユニット90-1,...,90-4から出力されたデータPOi(i=
1,2,...,512)は選択的に前記メインデータラインに伝送
される。図８に示すように、ページバッファユニット90
-1,...,90-4はそれぞれ互いの出力端が入力端に連結さ
れたインバータI1,I2からなったラッチLA1と、このラッ
チLA1にデータを貯蔵しその貯蔵されたデータを出力す
るために必要なトランジスタN1〜N5、P1が図８のような
接続関係をもって構成される。
た回路図で、図８は図７のパージバッファユニット中の
一つを示した具体的回路図である。図７によれば、一つ
の対応するメインデータラインMD/L1と連結される関係
がわかる。データラッチ動作を行うため２本のメインビ
ットラインMB/L1,MB/L2,....,MB/L1023,MB/L1024ごとに
連結された複数のページバッファユニット90-1,...90-4
と、このページバッファユニット90-1,...90-4から出力
されるデータを前記メインデータラインMD/L1に提供す
るために制御される選択トランジスタT1〜T22から構成
される。選択トランジスタT1〜T22のゲートは前述したY
デコーダの出力に連結され、それにより、ページバッフ
ァユニット90-1,...,90-4から出力されたデータPOi(i=
1,2,...,512)は選択的に前記メインデータラインに伝送
される。図８に示すように、ページバッファユニット90
-1,...,90-4はそれぞれ互いの出力端が入力端に連結さ
れたインバータI1,I2からなったラッチLA1と、このラッ
チLA1にデータを貯蔵しその貯蔵されたデータを出力す
るために必要なトランジスタN1〜N5、P1が図８のような
接続関係をもって構成される。
【００４２】図９は図１のサブアレイコラムセレクタ50
の具体的回路図を示す。サブアレイコラムセレクタ50は
前記サブメモリセルアレイ200のサブビットラインSB/L1
〜SB/L8192を前記センスアンプ30の入力端のサブデータ
ラインSUB D/Lに選択的に連結するため、図９のような
連結構成をもつ複数のトランジスタN1〜N10からなる。
複数のトランジスタN1〜N10はそれぞれのゲートに印加
される信号に応じてターンオンされて、前記サブメモリ
セルアレイ200のサブビットラインSB/L1〜SB/L8192に現
れるデータを前記サブデータラインSUB D/Lに伝送す
る。
の具体的回路図を示す。サブアレイコラムセレクタ50は
前記サブメモリセルアレイ200のサブビットラインSB/L1
〜SB/L8192を前記センスアンプ30の入力端のサブデータ
ラインSUB D/Lに選択的に連結するため、図９のような
連結構成をもつ複数のトランジスタN1〜N10からなる。
複数のトランジスタN1〜N10はそれぞれのゲートに印加
される信号に応じてターンオンされて、前記サブメモリ
セルアレイ200のサブビットラインSB/L1〜SB/L8192に現
れるデータを前記サブデータラインSUB D/Lに伝送す
る。
【００４３】図10は図１の仮想パワーコントロール部10
及びセンスアンプ30の連結関係を示した具体的回路図で
ある。仮想パワーコントロール部10はトランジスタP1,N
1からなったインバータで構成される。仮想パワーコン
トロール部10は電源供給電圧を供給することによりプロ
グラムと消去動作のときには前記サブデータラインSD/L
1〜SD/L8を通して前記サブビットラインSB/L1〜SB/L819
2に電源供給電圧が提供されるようにし、リード動作の
ときには前記サブデータラインSD/L1〜SD/L8を通して連
結されたセンスアンプ30にデータが提供されるようにす
るため前記サブデータラインSD/L1〜SD/L8に電源供給電
圧を提供する。前記センスアンプ30は図８に示すように
P型及びN型MOSトランジスタP2,N2と、インバータ接続を
なす前記P型及びN型MOSトランジスタP2,N2の出力端に連
結されたインバータI1から構成される。ここで、前記N
型MOSトランジスタN2のドレインは前記サブデータライ
ンSD/L1〜SD/L8のうち対応するラインに接続され、ゲー
トはバイアス電圧を受信する。前記インバータI1の出力
はランダムアクセスのときに出力されるデータとなり、
これは図１のラインL10を通してデータ出力マルチプレ
クサ150に伝送される。
及びセンスアンプ30の連結関係を示した具体的回路図で
ある。仮想パワーコントロール部10はトランジスタP1,N
1からなったインバータで構成される。仮想パワーコン
トロール部10は電源供給電圧を供給することによりプロ
グラムと消去動作のときには前記サブデータラインSD/L
1〜SD/L8を通して前記サブビットラインSB/L1〜SB/L819
2に電源供給電圧が提供されるようにし、リード動作の
ときには前記サブデータラインSD/L1〜SD/L8を通して連
結されたセンスアンプ30にデータが提供されるようにす
るため前記サブデータラインSD/L1〜SD/L8に電源供給電
圧を提供する。前記センスアンプ30は図８に示すように
P型及びN型MOSトランジスタP2,N2と、インバータ接続を
なす前記P型及びN型MOSトランジスタP2,N2の出力端に連
結されたインバータI1から構成される。ここで、前記N
型MOSトランジスタN2のドレインは前記サブデータライ
ンSD/L1〜SD/L8のうち対応するラインに接続され、ゲー
トはバイアス電圧を受信する。前記インバータI1の出力
はランダムアクセスのときに出力されるデータとなり、
これは図１のラインL10を通してデータ出力マルチプレ
クサ150に伝送される。
【００４４】図１１は図１のデータ入力バッファ130の
具体的回路図である。I/O毎に一つずつ存在して合計８
個からなるデータ入力バッファはI/Oから入力端Diniを
通して入ったプログラム用データを印加されるクロック
信号CLOCKに従い対応するメインデータラインMD/Liに提
供するため、図面に示すようにそれぞれDフリップフロ
ップD1と、インバータI1,I2からなるバッファと、P型及
びN型MOSトランジスタP1,P2,N1,N2からなるトライステ
ートバッファとから構成される。プログラム動作で前記
P型MOSトランジスタP1のゲートに印加される制御信号nD
INenはローレベルに印加され、前記N型MOSトランジスタ
N2のゲートに印加される制御信号DINenはハイレベルに
印加される。これにより、バッファから出力されるデー
タが前記メインデータラインMD/L1に伝送される。
具体的回路図である。I/O毎に一つずつ存在して合計８
個からなるデータ入力バッファはI/Oから入力端Diniを
通して入ったプログラム用データを印加されるクロック
信号CLOCKに従い対応するメインデータラインMD/Liに提
供するため、図面に示すようにそれぞれDフリップフロ
ップD1と、インバータI1,I2からなるバッファと、P型及
びN型MOSトランジスタP1,P2,N1,N2からなるトライステ
ートバッファとから構成される。プログラム動作で前記
P型MOSトランジスタP1のゲートに印加される制御信号nD
INenはローレベルに印加され、前記N型MOSトランジスタ
N2のゲートに印加される制御信号DINenはハイレベルに
印加される。これにより、バッファから出力されるデー
タが前記メインデータラインMD/L1に伝送される。
【００４５】図１２は図１のデータ出力マルチプレクサ
150の具体的回路図である。前記データ入力バッファと
同様に、データ出力マルチプレクサもI/Oごとに一つず
つ存在して合計８個設けられる。それぞれのデータ出力
マルチプレクサ150はサブデータラインSD/L1〜SD/L8と
メインデータラインMD/L1〜MD/L8上に現れるデータを選
択的に出力するため、マルチプレクシング制御信号nRan
domを反転するためのインバータI1と、前記センスアン
プ30の出力データSAO1と前記マルチプレクシング制御信
号nRandomを受信してNOR応答を生成する第１NORゲートN
OR1と、前記インバータI1の出力と前記メインデータラ
インMD/L1の出力を受信してNOR応答を生成する第２NOR
ゲートNOR2と、これら第１、第２NORゲートの出力を受
けてNOR応答を生成してデータ出力ラインDout1に提供す
る第３NORゲートNOR3とから構成される。つまり、図12
の構成は前記マルチプレクシング制御信号nRnadomの論
理レベルに従いラインL10とラインL20のうち選択された
ラインのデータが前記データ出力ラインDout1に提供さ
れる連結構造であることがわかる。
150の具体的回路図である。前記データ入力バッファと
同様に、データ出力マルチプレクサもI/Oごとに一つず
つ存在して合計８個設けられる。それぞれのデータ出力
マルチプレクサ150はサブデータラインSD/L1〜SD/L8と
メインデータラインMD/L1〜MD/L8上に現れるデータを選
択的に出力するため、マルチプレクシング制御信号nRan
domを反転するためのインバータI1と、前記センスアン
プ30の出力データSAO1と前記マルチプレクシング制御信
号nRandomを受信してNOR応答を生成する第１NORゲートN
OR1と、前記インバータI1の出力と前記メインデータラ
インMD/L1の出力を受信してNOR応答を生成する第２NOR
ゲートNOR2と、これら第１、第２NORゲートの出力を受
けてNOR応答を生成してデータ出力ラインDout1に提供す
る第３NORゲートNOR3とから構成される。つまり、図12
の構成は前記マルチプレクシング制御信号nRnadomの論
理レベルに従いラインL10とラインL20のうち選択された
ラインのデータが前記データ出力ラインDout1に提供さ
れる連結構造であることがわかる。
【００４６】図13は図１のサブアレイブロックのリード
動作を説明するために図示された図１の具体図である。
図13のサブメモリセルアレイ200でサブアレイブロック2
10,220内のI/Oサブアレイのメモリセルトランジスタに
データをプログラムするかまたは既に貯蔵されたデータ
を消去する場合、サブビットラインセレクタ70に印加さ
れるシャットオフ信号はサブビットラインに印加される
電圧よりも高い電圧レベルとして印加される。また、仮
想パワーコントロール部10が駆動されてサブビットライ
ンSB/L1〜SB/L8192に電源供給電圧が提供されるように
する。よって、サブビットラインSB/L1〜SB/L8192とメ
インビットラインMB/L1〜MB/L8192が電気的に連結され
て、メインメモリセルアレイ100のプログラム及び消去
動作と同一にサブメモリセルアレイ200にもデータがプ
ログラムされるかまたは消去される。つまり、プログラ
ム及び消去動作ではメインメモリセルアレイ100のプロ
グラム及び消去動作のような電圧印加条件を提供して、
サブメモリセルアレイ200のメモリセルトランジスタに
データをプログラムするかメモリセルトランジスタに貯
蔵されたデータを消去するのである。高速のリード用RO
Mテーブルを構成するデータ及び少数のデータを前記メ
インメモリセルアレイ100のリードタイムよりも高速に
リードすることが必要な場合、そのようなデータはプロ
グラム動作で入力バッファ130‐メインデータラインL20
‐ページバッファ90‐メインビットライン‐サブビット
ラインセレクタ70‐サブビットラインを順次通過してサ
ブメモリセルアレイ200内の選択されたセルストリング
内のメモリセルトランジスタに貯蔵される。
動作を説明するために図示された図１の具体図である。
図13のサブメモリセルアレイ200でサブアレイブロック2
10,220内のI/Oサブアレイのメモリセルトランジスタに
データをプログラムするかまたは既に貯蔵されたデータ
を消去する場合、サブビットラインセレクタ70に印加さ
れるシャットオフ信号はサブビットラインに印加される
電圧よりも高い電圧レベルとして印加される。また、仮
想パワーコントロール部10が駆動されてサブビットライ
ンSB/L1〜SB/L8192に電源供給電圧が提供されるように
する。よって、サブビットラインSB/L1〜SB/L8192とメ
インビットラインMB/L1〜MB/L8192が電気的に連結され
て、メインメモリセルアレイ100のプログラム及び消去
動作と同一にサブメモリセルアレイ200にもデータがプ
ログラムされるかまたは消去される。つまり、プログラ
ム及び消去動作ではメインメモリセルアレイ100のプロ
グラム及び消去動作のような電圧印加条件を提供して、
サブメモリセルアレイ200のメモリセルトランジスタに
データをプログラムするかメモリセルトランジスタに貯
蔵されたデータを消去するのである。高速のリード用RO
Mテーブルを構成するデータ及び少数のデータを前記メ
インメモリセルアレイ100のリードタイムよりも高速に
リードすることが必要な場合、そのようなデータはプロ
グラム動作で入力バッファ130‐メインデータラインL20
‐ページバッファ90‐メインビットライン‐サブビット
ラインセレクタ70‐サブビットラインを順次通過してサ
ブメモリセルアレイ200内の選択されたセルストリング
内のメモリセルトランジスタに貯蔵される。
【００４７】以下、本発明に従いランダムアクセスを達
成するリード動作を説明する。サブメモリセルアレイ20
0内のメモリセルトランジスタに貯蔵されたデータをリ
ードする場合、サブビットラインセレクタ70に印加され
るシャットオフ信号のレベルが0Vとなる。勿論この場合
に仮想パワーコントロール部10も駆動される。よって、
サブメモリセルアレイ200のサブビットラインSB/L1〜SB
/L8192はメインメモリセルアレイ100のメインビットラ
インMB/L1〜MB/L8192とは電気的に分離される。
成するリード動作を説明する。サブメモリセルアレイ20
0内のメモリセルトランジスタに貯蔵されたデータをリ
ードする場合、サブビットラインセレクタ70に印加され
るシャットオフ信号のレベルが0Vとなる。勿論この場合
に仮想パワーコントロール部10も駆動される。よって、
サブメモリセルアレイ200のサブビットラインSB/L1〜SB
/L8192はメインメモリセルアレイ100のメインビットラ
インMB/L1〜MB/L8192とは電気的に分離される。
【００４８】図１３に示すように、サブメモリセルアレ
イ200内のストリング選択トランジスタをターンオンさ
せてメモリセルトランジスタに貯蔵されたデータが対応
するサブビットラインにディベロップされるようにする
リード動作でラインSSL1,W/L1,GSL1,CSLをそれぞれ電源
供給電圧(VDD)、0V、信号レベル、0Vとし、サブアレイ
コラムセレクタ50の選択信号SYb1,SYa1,SYa2をそれぞれ
電源供給電圧VDD、電源供給電圧VDD、0Vとすると、サブ
メモリセルアレイ200内のサブビットラインSB/L1〜SB/L
8192にディベロップされる電圧信号、即ち、メモリセル
トランジスタに貯蔵されたデータがサブアレイコラムセ
レクタ50‐サブデータライン‐センスアンプ30‐センス
アンプ出力ラインL10を順次通過してデータ出力マルチ
プレクサ150に印加される。ここで、サブメモリセルア
レイ200はメインメモリセルアレイ100のNANDセルストリ
ングがもつメモリセルトランジスタの個数よりも少ない
個数でなるNANDセルストリングをもち、図４の場合のよ
うに構成されるメタルラインL1をもつことにより、サブ
ビットラインのローディングがメインビットラインのロ
ーディングと比べ大幅に減るようになり、その結果とし
て前記メインメモリセルアレイ100のデータセンシング
タイムよりも速いセンシングタイムでリード動作が行わ
れる。また、図10のような構成をもつセンスアンプ30の
動作速度は図８の場合と比べ速くなって、より高速のラ
ンダムアクセス動作に有利となる。I/Oごとに一つずつ
存在して合計８個でなるデータ出力マルチプレクサ150
は前記データリードの場合にセンスアンプ出力ラインL1
0を通して提供されるデータを選択して、８ビットから
構成された共通データ出力ラインDoutに出力する。よっ
て、高速のランダムアクセス動作、即ち、高速のデータ
リード動作が達成される。
イ200内のストリング選択トランジスタをターンオンさ
せてメモリセルトランジスタに貯蔵されたデータが対応
するサブビットラインにディベロップされるようにする
リード動作でラインSSL1,W/L1,GSL1,CSLをそれぞれ電源
供給電圧(VDD)、0V、信号レベル、0Vとし、サブアレイ
コラムセレクタ50の選択信号SYb1,SYa1,SYa2をそれぞれ
電源供給電圧VDD、電源供給電圧VDD、0Vとすると、サブ
メモリセルアレイ200内のサブビットラインSB/L1〜SB/L
8192にディベロップされる電圧信号、即ち、メモリセル
トランジスタに貯蔵されたデータがサブアレイコラムセ
レクタ50‐サブデータライン‐センスアンプ30‐センス
アンプ出力ラインL10を順次通過してデータ出力マルチ
プレクサ150に印加される。ここで、サブメモリセルア
レイ200はメインメモリセルアレイ100のNANDセルストリ
ングがもつメモリセルトランジスタの個数よりも少ない
個数でなるNANDセルストリングをもち、図４の場合のよ
うに構成されるメタルラインL1をもつことにより、サブ
ビットラインのローディングがメインビットラインのロ
ーディングと比べ大幅に減るようになり、その結果とし
て前記メインメモリセルアレイ100のデータセンシング
タイムよりも速いセンシングタイムでリード動作が行わ
れる。また、図10のような構成をもつセンスアンプ30の
動作速度は図８の場合と比べ速くなって、より高速のラ
ンダムアクセス動作に有利となる。I/Oごとに一つずつ
存在して合計８個でなるデータ出力マルチプレクサ150
は前記データリードの場合にセンスアンプ出力ラインL1
0を通して提供されるデータを選択して、８ビットから
構成された共通データ出力ラインDoutに出力する。よっ
て、高速のランダムアクセス動作、即ち、高速のデータ
リード動作が達成される。
【００４９】以上により本発明の好ましい実施形態を図
面を用いて説明したが、本発明の技術的思想の範囲内で
本発明を変形または変更できることは本発明が属する分
野の当業者には明白なことである。そのような変形及び
変更もやはり本発明の特許請求の範囲に属すると言え
る。例えば、思案の異なった場合にサブメモリセルアレ
イの構造及びその制御構造を拡張または加減及び変更で
きることは勿論である。
面を用いて説明したが、本発明の技術的思想の範囲内で
本発明を変形または変更できることは本発明が属する分
野の当業者には明白なことである。そのような変形及び
変更もやはり本発明の特許請求の範囲に属すると言え
る。例えば、思案の異なった場合にサブメモリセルアレ
イの構造及びその制御構造を拡張または加減及び変更で
きることは勿論である。
【００５０】
【発明の効果】以上説明したように本発明は、ビットラ
インローディングが減るサブメモリセルアレイをメイン
メモリセルアレイとは別途に構成し、センシングタイム
が相対的に短いリードパスを独立的にもつことにより、
同一のメモリ内で高速のランダムアクセスを選択的に行
い得るという効果がある。従って、高速のリード用ROM
テーブル及び少数のデータを高速にランダムにリードす
ることが必要なメモリ応用分野にその使用が拡張される
という長所がある。
インローディングが減るサブメモリセルアレイをメイン
メモリセルアレイとは別途に構成し、センシングタイム
が相対的に短いリードパスを独立的にもつことにより、
同一のメモリ内で高速のランダムアクセスを選択的に行
い得るという効果がある。従って、高速のリード用ROM
テーブル及び少数のデータを高速にランダムにリードす
ることが必要なメモリ応用分野にその使用が拡張される
という長所がある。
【図１】本発明の実施形態による半導体メモリ装置のメ
モリセルアレイ関連のブロック図である。
モリセルアレイ関連のブロック図である。
【図２】図１のシリアルアクセス用メインアレイブロッ
クの構成を示す細部ブロック図である。
クの構成を示す細部ブロック図である。
【図３】図２のI/Oメインアレイのうち一つを示した具
体的回路図である。
体的回路図である。
【図４】図１のランダムアクセス用サブアレイブロック
の一例の構成を示した細部ブロック図である。
の一例の構成を示した細部ブロック図である。
【図５】図１のランダムアクセス用サブアレイブロック
の他の例の構成を示した細部ブロック図である。
の他の例の構成を示した細部ブロック図である。
【図６】図４または図５内のI/Oサブアレイのうち一つ
を示した具体的回路図である。
を示した具体的回路図である。
【図７】図１のページバッファの構成を示した回路図で
ある。
ある。
【図８】図７のページバッファユニットのうち一つを示
した具体的回路図である。
した具体的回路図である。
【図９】図１のサブアレイコラムセレクタの具体的回路
図である。
図である。
【図１０】図１の仮想パワーコントロール部及びセンス
アンプの連結関係を示した具体的回路図である。
アンプの連結関係を示した具体的回路図である。
【図１１】図１のデータ入力バッファの具体的回路図で
ある。
ある。
【図１２】図１のデータ出力マルチプレクサの具体的回
路図である。
路図である。
【図１３】図１のサブアレイブロックのリード動作を説
明するために図示した図１の具体図である。
明するために図示した図１の具体図である。
１０ 仮想パワーコントロール部 ３０ センスアンプ ５０ サブアレイコラムセレクタ ７０ サブビットラインセレクタ ９０ ページバッファ １００ メインメモリセルアレイ １１０，１２０ メインアレイブロック １３０ 入力バッファ １５０ データ出力マルチプレクサ ２００ サブメモリセルアレイ ２１０，２２０ サブアレイブロック
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３３Ｚ ６１１Ｚ ６１２Ｚ ６１３
Claims (34)
- 【請求項１】 複数のNANDセルストリングからなるメイ
ンメモリセルアレイを備えた不揮発性半導体メモリ装置
のメモリセルアレイ構造において、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイのNANDセル
ストリングがもつメモリセルトランジスタの個数よりも
少ない個数からなるNANDセルストリングを複数もつサブ
メモリセルアレイを具備したことを特徴とする不揮発性
半導体メモリ装置のメモリセルアレイ構造。 - 【請求項２】 前記サブメモリセルアレイは複数のサブ
アレイブロックからなり、前記サブアレイブロックは複
数のI/Oサブアレイからなり、前記I/Oサブアレイは複数
のNANDセルストリングを含むことを特徴とする請求項１
に記載の不揮発性半導体メモリ装置のメモリセルアレイ
構造。 - 【請求項３】 前記I/Oサブアレイは単一のワードライ
ンに連結されたことを特徴とする請求項２に記載の不揮
発性半導体メモリ装置のメモリセルアレイ構造。 - 【請求項４】 前記サブメモリセルアレイの前記NANDセ
ルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結され、ソースがフローティングゲートをもつメ
モリセルトランジスタのドレインに連結され、ゲートが
ストリング選択ラインに連結された第１選択トランジス
タと、 ドレインが前記メモリセルトランジスタのソースに連結
され、ソースが共通ソースラインに連結され、ゲートが
グラウンド選択ラインに連結された第２選択トランジス
タと、 前記第１と第２選択トランジスタの間で連結された前記
メモリセルトランジスタと、から構成されることを特徴
とする請求項２に記載の不揮発性半導体メモリ装置のメ
モリセルアレイ構造。 - 【請求項５】 前記サブメモリセルアレイは前記メイン
メモリセルアレイの場合よりも高速のデータリードを必
要とするランダムアクセスのときに駆動されることを特
徴とする請求項１に記載の不揮発性半導体メモリ装置の
メモリセルアレイ構造。 - 【請求項６】 前記サブメモリセルアレイには前記メイ
ンメモリセルアレイの貯蔵データに対するインデックシ
ング情報が貯蔵されたことを特徴とする請求項１に記載
の不揮発性半導体メモリ装置のメモリセルアレイ構造。 - 【請求項７】 前記サブメモリセルアレイには高速のラ
ンダムアクセスが要求されるROMテーブル情報または前
記メインメモリセルアレイの貯蔵データに対するインデ
ックシング情報が貯蔵されたことを特徴とする請求項１
に記載の不揮発性半導体メモリ装置のメモリセルアレイ
構造。 - 【請求項８】 複数のNANDセルストリングからなるI/O
メインアレイを複数具備したメインアレイブロックをも
つ第１メモリセルアレイを備えた不揮発性半導体メモリ
装置のメモリセルアレイ構造において、 プログラム及び消去動作では前記第１メモリセルアレイ
のメインビットラインと動作的に連結され、リード動作
では前記メインビットラインと電気的に遮断されて前記
第１メモリセルアレイのリードパスとは別途のリードパ
スをなし、前記第１メモリセルアレイ内のNANDセルスト
リングがもつメモリセルトランジスタの個数よりも少な
い個数でなるNANDセルストリングを複数もち、リード動
作のときに前記第１メモリセルアレイのセンシングタイ
ムよりも速いセンシングタイムをもつ第２メモリセルア
レイを具備することを特徴とする不揮発性半導体メモリ
装置のメモリセルアレイ構造。 - 【請求項９】 前記第１メモリセルアレイのリードパス
と前記第２メモリセルアレイのリードパスは、マルチプ
レクシング制御信号の論理レベルに従い前記リードパス
のうち一つをデータ出力ラインに提供するデータ出力マ
ルチプレクサにより前記出力ラインと連結されることを
特徴とする請求項８に記載の不揮発性半導体メモリ装置
のメモリセルアレイ構造。 - 【請求項１０】 前記第２メモリセルアレイの前記NAND
セルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結されソースがフローティングゲートをもつメモ
リセルトランジスタのドレインに連結されゲートがスト
リング選択ラインに連結された第１選択トランジスタ
と、 ドレインが前記メモリセルトランジスタのソースに連結
されソースが共通ソースラインに連結されゲートがグラ
ウンド選択ラインに連結された第２選択トランジスタ
と、 前記第１と第２選択トランジスタの間でドレイン‐ソー
スチャンネルが連結されコントロールゲートがワードラ
インに連結された前記メモリセルトランジスタと、から
構成されることを特徴とする請求項９に記載の不揮発性
半導体メモリ装置のメモリセルアレイ構造。 - 【請求項１１】 前記グラウンド選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項１０に記載の不揮発性半導体メモリ装置のメモリセル
アレイ構造。 - 【請求項１２】 前記ストリング選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項１０に記載の不揮発性半導体メモリ装置のメモリセル
アレイ構造。 - 【請求項１３】 電気的にプログラム及び消去可能な不
揮発性半導体メモリ装置において、 ドレイン‐ソースチャンネルが互いに直列に連結されワ
ードラインに連結されるコントロールゲートとデータ貯
蔵用フローティングゲートをそれぞれもつ少なくとも２
以上のメモリセルトランジスタをもち、メインビットラ
インと仮想接地にそれぞれ連結されたストリング選択ト
ランジスタと接地選択トランジスタとの間に前記メモリ
セルトランジスタが連結された構造のNANDセルストリン
グを複数具備したメインアレイブロックを複数もつメモ
リセルアレイと、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイのNANDセル
ストリングがもつメモリセルトランジスタの個数よりも
少ない個数でなるNANDセルストリングを複数もつサブア
レイブロックを具備したサブメモリセルアレイと、 シャットオフ信号に応じて前記サブビットラインを前記
メインビットラインに選択的に連結するサブビットライ
ンセレクタと、 前記メインビットラインとメインデータライン間に接続
されて選択されたメモリセルトランジスタのデータを判
読しプログラム動作で前記メインビットラインにプログ
ラム電圧を供給するページバッファと、 前記サブビットラインとサブデータライン間に連結され
たサブアレイコラムセレクタと、 前記サブデータラインに接続されて前記サブメモリセル
アレイ内の選択されたメモリセルトランジスタのデータ
を判読するセンスアンプと、 前記サブデータラインに電源供給電圧を提供する仮想パ
ワーコントロール部と、 前記サブデータラインとメインデータライン上に導出さ
れるデータを共通出力ラインを通して選択的に出力する
データ出力マルチプレクサと、 プログラム動作のときに外部から印加するデータを入力
バッファリングして前記メインデータラインに提供する
入力バッファと、を具備することを特徴とする不揮発性
半導体メモリ装置。 - 【請求項１４】 前記サブメモリセルアレイは複数のサ
ブアレイブロックからなり、前記サブアレイブロックは
８個のI/Oサブアレイからなり、前記I/Oサブアレイは複
数のNANDセルストリングを含むことを特徴とする請求項
１３に記載の不揮発性半導体メモリ装置。 - 【請求項１５】 前記I/Oサブアレイは単一のワードラ
インに連結されることを特徴とする請求項１４に記載の
不揮発性半導体メモリ装置。 - 【請求項１６】 前記サブメモリセルアレイの前記NAND
セルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結されソースがフローティングゲートをもつメモ
リセルトランジスタのドレインに連結されゲートがスト
リング選択ラインに連結された第１選択トランジスタ
と、 ドレインが前記メモリセルトランジスタのソースに連結
されソースが共通ソースラインに連結されゲートがグラ
ウンド選択ラインに連結された第２選択トランジスタ
と、 前記第１と第２選択トランジスタの間でドレイン‐ソー
スチャンネルが連結されコントロールゲートがワードラ
インに連結された前記メモリセルトランジスタと、から
構成されることを特徴とする請求項１４に記載の不揮発
性半導体メモリ装置。 - 【請求項１７】 前記サブメモリセルアレイは前記メイ
ンメモリセルアレイの場合よりも高速のデータリードを
必要とするランダムアクセスのときに駆動されることを
特徴とする請求項１３に記載の不揮発性半導体メモリ装
置。 - 【請求項１８】 前記サブメモリセルアレイには前記メ
インメモリセルアレイの貯蔵データに対するインデック
シング情報が貯蔵されることを特徴とする請求項１３に
記載の不揮発性半導体メモリ装置。 - 【請求項１９】 前記サブメモリセルアレイには高速の
ランダムアクセスが要求されるROMテーブル情報または
前記メインメモリセルアレイの貯蔵データに対するイン
デックシング情報が貯蔵されることを特徴とする請求項
１３に記載の不揮発性半導体メモリ装置。 - 【請求項２０】 前記グラウンド選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項１６に記載の不揮発性半導体メモリ装置。 - 【請求項２１】 前記ストリング選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項１６に記載の不揮発性半導体メモリ装置。 - 【請求項２２】 複数のNANDセルストリングからなるメ
インメモリセルアレイを備えた不揮発性半導体メモリ装
置のメモリセルアレイをアクセスする方法において、 前記メインメモリセルアレイのNANDセルストリングがも
つメモリセルトランジスタの個数よりも少ない個数でな
るNANDセルストリングを複数もつサブメモリセルアレイ
を独立的に準備し、 前記サブメモリセルアレイのプログラム及び消去動作で
は前記サブメモリセルアレイのサブビットラインを前記
メインメモリセルアレイのメインビットラインと動作的
に連結することにより前記メインメモリセルアレイと同
一のプログラム及び消去動作を行い、 前記サブメモリセルアレイのランダムアクセスリード動
作では前記サブビットラインを前記メインビットライン
と電気的に遮断し前記メインメモリセルアレイのリード
パスとは別途のリードパスを形成することにより、前記
メインメモリセルアレイのデータセンシングタイムより
速いセンシングタイムでリード動作をすることを特徴と
する不揮発性半導体メモリ装置のメモリセルアレイアク
セス方法。 - 【請求項２３】 ドレイン‐ソースチャンネルが直列に
連結されコントロールゲートとフローティングゲートを
それぞれもつ少なくとも２以上のメモリセルトランジス
タをもち、ビットラインと仮想接地にそれぞれ連結され
たストリング選択トランジスタと接地選択トランジスタ
との間に前記メモリセルトランジスタが連結されたNAND
セルストリングを複数備えたメインアレイブロックを含
み、複数のワードラインには前記メモリセルトランジス
タのコントロールゲートが接続され、前記ワードライン
と交差する複数のビットラインには前記ストリング選択
トランジスタのドレインがそれぞれ対応するように連結
されるメインメモリセルアレイを備えたNANDフラッシュ
メモリ装置において、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイ内のNANDセ
ルストリングがもつメモリセルトランジスタの個数より
も少ない個数でなるNANDセルストリングを複数もち、リ
ード動作のときに前記メインメモリセルアレイのセンシ
ングタイムよりも速いセンシングタイムをもつサブメモ
リセルアレイと、 前記メイン及びサブメモリセルアレイのデータをそれぞ
れ判読するための判読手段と、 前記判読手段を通して独立的に出力されるデータのうち
一つを選択的に出力する共通出力手段と、から構成され
ることを特徴とするNANDフラッシュメモリ装置。 - 【請求項２４】 コントロールゲートとフローティング
ゲートをもつメモリセルがビットラインと仮想接地間に
それぞれストリング選択手段と接地選択手段を通して直
列に連結されるようにした複数個のNANDセルストリング
と、この複数個のNANDセルストリングのコントロールゲ
ートを共通に接続したワードラインと、各NANDセルスト
リングに接続されるビットラインとをもつ複数のNANDセ
ルブロックでNANDセルアレイを構成した電気的にプログ
ラム及び消去の可能な不揮発性半導体メモリ装置におい
て、 前記NANDセルアレイと同一構成のNANDセルメインアレイ
と、 このNANDセルメインアレイよりも前記NANDセルブロック
の個数が少なく、かつNANDセルストリングのメモリセル
の個数が少ないNANDセルサブアレイと、 このNANDセルサブアレイのビットラインであるサブビッ
トラインを前記NANDセルメインアレイのビットラインで
あるメインビットラインに対して連結または遮断できる
サブビットラインセレクタと、 前記NANDセルメインアレイのメインビットラインに接続
されてメモリセルの状態を判読し、プログラムの時に前
記メインビットラインにプログラム電圧を供給するペー
ジバッファと、 前記NANDセルサブアレイのサブビットラインに接続され
て前記NANDセルサブアレイの複数本のサブビットライン
のうち一部または全部を選択して別途に具備された回路
に前記選択されたサブビットラインを連結するサブアレ
イコラムセレクタと、 このサブアレイコラムセレクタを通して選択されたサブ
ビットラインのセル状態を判読するためのセンスアンプ
と、 前記サブアレイコラムセレクタを通して選択されたサブ
ビットラインに所定の電源供給電圧を提供する仮想パワ
ーコントロール部と、を具備したことを特徴とする不揮
発性半導体メモリ装置。 - 【請求項２５】 前記NANDセルサブアレイのプログラム
のときに前記サブビットラインセレクタにより前記メイ
ンビットラインとサブビットラインが互いに電気的に接
続されることを特徴とする請求項２４に記載の不揮発性
半導体メモリ装置。 - 【請求項２６】 前記NANDセルサブアレイのリードのと
きに前記サブビットラインセレクタにより前記メインビ
ットラインとサブビットラインが互いに電気的に遮断さ
れることを特徴とする請求項２５に記載の不揮発性半導
体メモリ装置。 - 【請求項２７】 前記NANDセルサブアレイ内のNANDセル
ブロックに連結されるワードラインは１本であることを
特徴とする請求項２６に記載の不揮発性半導体メモリ装
置。 - 【請求項２８】 前記NANDセルサブアレイ内のNANDセル
ブロックのストリング選択手段に印加される信号は前記
ワードラインよりも抵抗が少ない少なくとも一つ以上の
連結手段を通して提供されることを特徴とする請求項２
７に記載の不揮発性半導体メモリ装置。 - 【請求項２９】 前記NANDセルサブアレイの非動作のと
きにワードライン電圧はオフ状態をもつNANDセルのしき
い値電圧よりも低いレベルに印加され、前記接地選択手
段に印加される電圧は前記接地選択手段をターンオンさ
せることができる程度のレベルに印加されることを特徴
とする請求項２４に記載の不揮発性半導体メモリ装置。 - 【請求項３０】 前記NANDセルサブアレイ内のNANDセル
ブロックの接地選択手段に印加される信号は前記ワード
ラインよりも抵抗が少ない少なくとも一つ以上の連結手
段を通して提供されることを特徴とする請求項２７に記
載の不揮発性半導体メモリ装置。 - 【請求項３１】 前記NANDセルサブアレイの非動作のと
きにワードライン電圧はオフ状態をもつNANDセルのしき
い値電圧よりも低いレベルに印加され、前記ストリング
選択手段に印加される電圧は前記ストリング選択手段を
ターンオンさせることができる程度のレベルに印加され
ることを特徴とする請求項２４に記載の不揮発性半導体
メモリ装置。 - 【請求項３２】 前記連結手段をその一部とする選択ラ
インは、前記連結手段によって前記NANDセルブロック内
の前記選択手段に３以上の部分で接続されることを特徴
とする請求項28または30に記載の不揮発性半導体メモリ
装置。 - 【請求項３３】 前記接続部分はI/Oアレイ単位に設け
られることを特徴とする請求項32に記載の不揮発性半導
体メモリ装置。 - 【請求項３４】 メインメモリセルアレイとは別途にリ
ード動作のときにアクセスされる規模が相対的に小さい
サブメモリセルアレイを内装したことを特徴とする半導
体メモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-032466 | 2001-06-11 | ||
| KR10-2001-0032466A KR100387529B1 (ko) | 2001-06-11 | 2001-06-11 | 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002373497A true JP2002373497A (ja) | 2002-12-26 |
| JP4122151B2 JP4122151B2 (ja) | 2008-07-23 |
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