JP2002373497A - 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、nandフラッシュメモリ装置及び半導体メモリ - Google Patents
不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、nandフラッシュメモリ装置及び半導体メモリInfo
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Abstract
アクセスする際により速くデータを読み取ることができ
る不揮発性半導体メモリ装置のメモリセルアレイ構造を
提供すること。 【解決手段】 複数のNANDセルストリングからなるメイ
ンメモリセルアレイを備えた不揮発性半導体メモリ装置
のメモリセルアレイ構造において、プログラム及び消去
動作では前記メインメモリセルアレイのメインビットラ
インと動作的に連結され、リード動作では前記メインビ
ットラインと電気的に遮断されて前記メインメモリセル
アレイのリードパスとは別途のリードパスをなし、前記
メインメモリセルアレイのNANDセルストリングがもつメ
モリセルトランジスタの個数よりも少ない個数からなる
NANDセルストリングを複数もつサブメモリセルアレイを
具備する。
Description
メモリ装置のメモリセルアレイ構造、不揮発性半導体メ
モリ装置、同装置のメモリセルアレイアクセス方法、N
ANDフラッシュメモリ装置及び半導体メモリに関す
る。
メモリ装置と不揮発性半導体メモリ装置に大きく分かれ
る。揮発性半導体メモリ装置はさらにダイナミックラン
ダムアクセスメモリとスタティックランダムアクセスメ
モリに分類される。このような揮発性半導体メモリ装置
は読み出しと書き込みの速度面では速いが、外部電源供
給が切れるとメモリセルに貯蔵された内容が消えてしま
うという短所をもつ。一方、不揮発性半導体メモリ装置
はマスクROM(mask read only memory: MROM)、プログラ
ム可能ROM(programmable read only memory: PROM)、消
去及びプログラム可能ROM(erasable programmable read
only memory: EPROM)、電気的に消去及びプログラム可
能ROM(electrically erasable programmable read only
memory: EEPROM)などに分類される。
置は、外部から電源供給が中断されてもメモリセル内に
その内容を永久的に保存できるので、電源が供給される
か否かに拘わらずに保存されるべき内容を記憶させるの
に主に用いられる。しかし、前記MROM、PROM、EPROMの
場合、一般使用者が電子的システムを通して自体に消去
及び書き込み(またはプログラム)を行う作業が自由で
ない。即ち、オン-ボード(on-board)状態でプログラム
された内容を消去するかまたは再プログラムするのが容
易でない。これとは異なって前記EEPROMの場合は電気的
に消去及び書き込みを行う作業がシステム自体に可能で
あるので、継続して内容更新が必要なシステムプログラ
ム貯蔵装置及び補助記憶装置への応用が持続的に拡大さ
れている。
プロセッサにより制御される種々の電子的装置は高密度
の電気的に消去及びプログラム可能な前記EEPROMの開発
を一層要求している。さらに、携帯用コンピュータまた
はノートブックサイズのバッテリ電源コンピュータシス
テムにおいて補助メモリ装置として回転磁気ディスクを
もつハードディスク装置を使用する場合は相対的に広い
面積を占有するため、そのようなシステムの設計者らは
より小さい面積ですむ高密度、高性能のEEPROMの開発に
大きな興味を感じてきた。
ルが占有する面積を減らすのが重要な課題である。この
課題を解決するためセル当たりの選択トランジスタの個
数と、ビットラインとのコンタクトホールの個数を減ら
し得るNAND構造となったメモリセルをもつEEPROMが開発
された。このようなNAND構造セルは1988年に発行された
IEDMのページ412〜415に題目“NEW DEVICE TECHNOLOGIE
S FOR 5V-ONLY 4Mb EEPROM WITH NAND STRUCTURE CEL
L”で開示されている。後述の本発明に対する徹底した
理解を提供する意図の外には別の意図なしに前記NAND構
造セルを以下に説明する。
トラインにコンタクトホールを通して接続された第1選
択トランジスタと、ソースが共通ソースラインに接続さ
れた第2選択トランジスタと、前記第1選択トランジス
タのソースと前記第2選択トランジスタのドレインとの
間にチャンネルが直列に接続された8個のメモリトラン
ジスタと、から構成される。NANDセルユニットはP型半
導体基板上に形成されそれぞれのメモリトランジスタは
そのソースとドレイン領域との間のチャンネル領域上に
ゲート酸化膜を介して形成されたフローティングゲート
と、層間絶縁膜を通してこのフローティングゲート上に
形成された制御ゲートと、を有している。
リトランジスタをプログラムするためには、前記セルユ
ニット内の全てのメモリトランジスタを一挙に消去させ
た後にプログラミング動作が行われる。全てのメモリト
ランジスタの同時消去動作(通常、フラッシュ消去とい
われている)は0Vをビットラインに、17Vを第1選択
トランジスタのゲートと全てのメモリトランジスタの制
御ゲートに印加することによりなされる。即ち、全ての
メモリトランジスタはエンハンスメントモードのトラン
ジスタからなり、これを2進数“1”でプログラムされ
たトランジスタと仮定する。選択されたメモリトランジ
スタを2進数“0”でプログラムするためにはビットラ
インと第1選択トランジスタのゲート及び第1選択トラ
ンジスタと選択されたメモリトランジスタとの間のそれ
ぞれのメモリトランジスタの制御ゲートに22Vが印加さ
れ、選択されたメモリトランジスタの制御ゲートと選択
されたメモリトランジスタとソースラインとの間にある
それぞれのメモリトランジスタの制御ゲート及び第2選
択トランジスタのゲートには0Vが印加される。すると、
選択されたメモリトランジスタは該トランジスタのドレ
インからフローティングゲートに正孔(hole)のF-Nトン
ネリング(Fowler-Nrodheim tunneling)が発生してプロ
グラムされる。
することの問題点は、選択されたメモリトランジスタの
ドレインに高電圧が印加されることにより惹起されたス
トレスを受けたゲート酸化膜が薄いゲート酸化膜漏洩電
流の原因になるという点であり、よって、メモリセルの
データ保有能力が消去とプログラム回数の増加に従い段
々減退され、その結果としてEEPROMの信頼性が低下す
る。
ルユニットがN型半導体基板に形成されたP型ウェル領域
上に形成される改良された装置構造と、この装置構造を
用いる改良された消去及びプログラム技術が1990年に発
行されたSymposium on VLSI Technologyのページ129乃
至130に題目“A NAND STRUCTURED CELL WITH A NEWPROG
RAMMING TECHNOLOGY FOR HIGHLY RELIABLE 5V-ONLY FLA
SH EEPROM”で開示された。
リトランジスタ、即ち、メモリセルの消去動作は全ての
制御ゲートに0Vを印加しP型ウェル領域とN型基板に20V
の高電圧を印加することにより行われ、全てのメモリト
ランジスタのフローティングゲートから電子がP型ウェ
ルに均一に放出されるようにする。その結果、それぞれ
のメモリトランジスタのしきい値電圧は約-4Vの負の電
圧になり、2進論理“0”が貯蔵されたと仮定されるデ
ィプリーションモードのトランジスタの状態になる。
ランジスタをプログラムするため、第1選択トランジス
タのゲートと選択されたメモリトランジスタの制御ゲー
トには20Vの高電圧を印加し、第2選択トランジスタの
ゲートには0Vを、そして非選択メモリトランジスタのそ
れぞれの制御ゲートには7Vの中間電圧を印加する。仮に
前記選択されたメモリトランジスタを2進論理“1”で
書き込み又はプログラムするとすれば、前記NANDセルユ
ニットと接続されたビットラインに0Vが印加され、これ
により前記選択されたメモリトランジスタのフローティ
ングゲートに電子が注入されエンハンスメントモードの
トランジスタ状態となる。一方、前記選択されたメモリ
トランジスタを2進論理“0”でプログラムするとすれ
ば、前記対応ビットラインにはプログラム防止電圧の中
間電圧7Vが印加され、前記選択されたメモリトランジス
タのプログラム動作は防止される。
らゲート酸化膜を通してフローティングゲートに電子を
均一に注入するため、薄いゲート酸化膜の部分的ストレ
スは起こらずこれによりゲート酸化膜漏泄電流が防止さ
れるのである。しかし、システム設計者が既にプログラ
ムまたは書き込まれたメモリセルの一部分またはブロッ
クを再プログラムするために消去を所望する場合に特に
問題が発生する。この場合、通常の方法はメモリセルア
レイ内にある全てのメモリトランジスタを一挙に消去す
ること、即ち、フラッシュ消去するものであり、その後
に全てのプログラムの内容を再プログラムするのであ
る。従って、再使用できるメモリの部分またはブロック
が同時に消去されるので、再プログラムするために長時
間がかかるだけでなく不便である。このような不利益は
メモリの容量が一層高密度とされるとき深刻に発生する
と認められる。このような問題点を解決するために選択
されたメモリブロック内にある全てのメモリトランジス
タだけを消去するのである。しかし、上記の改良された
消去及びプログラム技術を用いるEEPROMの場合、非選択
のブロック内にあるメモリトランジスタの消去を防止す
るため、これらのそれぞれの制御ゲートには消去電圧と
同一の電圧または約18V以上の高い高電圧が印加される
必要がある。
従い出現したフラッシュ消去機能をもつNAND型フラッシ
ュEEPROMは、通常のEEPROMに比べ集積度が高くて大容量
補助記憶装置への応用に非常に有利なものである。前記
フラッシュEEPROMは単位メモリセルアレイ構成をどのよ
うな形態にするかに従いNAND型、NOR型、AND型に区別さ
れ、NAND型がNOR型及びAND型に比べ高い集積度をもつこ
とは上記の説明を通して理解されるだろう。
は、一般にp型基板の上面にソース、ドレイン領域とし
て機能するn型領域を一定した間隔を置いて形成した
後、前記ソースとドレイン領域との間に位置するチャン
ネル領域の上部に互いに絶縁層により隔離されたフロー
ティングゲート(FG)及びコントロールゲート(CG)を順次
に形成することにより作られる。前記絶縁層で覆われた
導電層のフローティングゲートには前記コントロールゲ
ートに印加されるプログラム電圧によりプログラムデー
タとして機能する電荷が蓄積される。
て消去、書き込み及び読み出し動作を説明する。消去と
書き込み動作は上記のように普通F-Nトンネリング電流
を用いて達成される。例えば、消去の際には基板に相当
に高い電位を印加し前記CGに低い電位を印加する。この
場合、CGとFGとの間のキャパシタンス及びFGと基板との
間のキャパシタンスの比により決定された電位が前記FG
に印加される。前記FGに印加されたフローティングゲー
ト電圧Vfgと基板に印加された基板電圧Vsub間の電位差
がF-Nトンネリングを起こし得る電位差よりも大きい
と、前記FGに集まっていた電子がFGから基板に移動す
る。このような動作が起こると、CG、FGとソース及びド
レインから構成されたメモリセルトランジスタのしきい
値電圧Vtが低くなる。前記Vtが充分に低くなってCGとソ
ースに0Vを印加してもドレインに適当に高い量の電圧を
加えたときに電流が流れると、これを“ERASE”された
といい、論理的に“1”と表示する。
レインに0Vを印加しCGに非常に高い電圧を印加する。こ
のとき、チャンネル領域に反転層が形成されながらソー
スとドレインの全てが0Vの電位をもつ。そして、CGとFG
との間、さらにはFGとチャンネル領域との間のキャパシ
タンスの比により決定されたVfgとVchannel(0V)の間に
印加された電位差がF-Nトンネリングを起こし得る程度
に十分に大きくなると、電子がチャンネル領域からFGに
移動する。この場合、Vtが増加し、予め設定した量の電
圧をCGに加えソースには0Vを加えドレインに適当な量の
電圧を加えたとき、電流が流れないとこれを“FROGRA
M”されたといい、論理的に“0”と表示する。
リセルアレイの基本単位は、上記と同様に、第1選択ト
ランジスタと、第2選択トランジスタと、これら第1及
び第2選択トランジスタ間でFGをそれぞれもち、ドレイ
ン-ソースチャンネルが互いに直列に連結された複数個
のメモリセルトランジスタから構成されたセルストリン
グである。ここで、セルストリングは本分野でNANDセル
ユニットともいわれることを注目すべきである。通常の
NANDフラッシュメモリは前記セルストリングを複数もつ
メモリセルアレイと、前記セルストリングにデータをや
りとりするためのビットラインと、このビットラインと
交差し前記ストリング内のメモリセルトランジスタ及び
前記選択トランジスタのゲートを制御するためのワード
ラインと、このワードラインを選択するためのXデコー
ダと、前記メモリセルトランジスタの入出力データを感
知し貯蔵するため前記ビットラインに連結されたページ
バッファと、このページバッファにデータ入出力を調節
するYデコーダ回路と、を含む。
ジ単位は、一つのワードラインにコントロールゲートが
共通に連結されたメモリセルトランジスタをいう。複数
個のメモリセルトランジスタを含む複数個のページはセ
ルブロックと称され、一つのセルブロックの単位は通常
ビットライン当たり1個または複数個のセルストリング
を含む。前記NANDフラッシュメモリは高速プログラミン
グのためページプログラムモードをもつ。ページプログ
ラム動作はデータローディング動作とプログラム動作か
ら構成される。データローディング動作は入出力端子か
らバイトサイズのデータを順次データレジスタにラッチ
及び貯蔵する動作である。データレジスタは各ビットラ
インに対応するように設けられる。プログラム動作は前
記データレジスタに貯蔵されたデータをビットラインを
通して選択されたワードライン上のメモリトランジスタ
に一度に書き込む動作である。NANDセルユニットを持つ
EEPROMでページプログラム技術は1990年4月に発行され
たIEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL., 25,
No.2のページ417〜423に開示される。
般にリード(読み出し)、プログラム動作をページ単位
に行い、消去動作をブロック単位に行う。実際にメモリ
セルトランジスタのFGとチャンネル間で電子が移動する
現象はプログラムと消去動作のみで起こり、リード動作
では前記動作が終了した後メモリセルトランジスタに貯
蔵されたデータを損傷させずにそのまま読み出しだけを
する動作が起こる。
非選択のCGには選択されたメモリセルのCGに印加される
電圧よりも高い電圧が印加される。すると、選択された
メモリセルトランジスタのプログラム状態に従い対応す
るビットライン上には電流が流れるかまたは流れなくな
る。決められた電圧条件でプログラムされたメモリセル
のしきい値電圧が基準値よりも高いと、そのメモリセル
はオフセルに判読されて対応するビットライン上には高
いレベルの電圧が充電される。反対に、プログラムされ
たメモリセルのしきい値電圧が基準値よりも低いと、そ
のメモリセルはオンセルに判読されて、該当のビットラ
インは低いレベルに放電される。このようなビットライ
ンの状態は前記ページバッファともいわれるセンスアン
プを通して“0”及び“1”に最終的に判読されるので
ある。
たセルストリングの個数が多いとビットラインのローデ
ィングが大きく、オンセルを感知する過程でオンセルを
通して流れる電流の量が少ない。従って、電圧ディベロ
ップタイム(voltage developing time)を比較的長くし
なければならないため、センシングタイムが長くなる。
つまり、ページバッファでデータを判読する時間がそれ
だけ長くなってリード動作が相対的に遅くなる。このよ
うな問題点を解決するためNANDフラッシュメモリはリー
ド動作の際にページ単位の動作をする。ページ単位の動
作では一つのページにある全てのセルのデータを一挙に
判読して順次その結果を送り出す動作、即ち、シリアル
アクセス動作が起こる。従って、データの容量が多いと
きに1ビット当たりのデータ判読時間を結果的に減らし
て、単位セルでの相対的に長いセンシングタイムを補償
することができるようになる。
アドレスをランダムに指定してデータを判読するときま
たは少数のデータを読み取るときはその効率が顕著に減
少する。即ち、1ビットのデータを読み取るときと1ペ
ージのデータを読み取る時のデータ判読時間がほとんど
同じだということである。
動作の特徴に起因して高速のランダムアクセスを必要と
するメモリ応用分野において前記NANDフラッシュメモリ
はその使用に制限が伴うという問題点があった。例え
ば、高速のランダムアクセスが要求されるROMテーブル
情報及びメインメモリセルアレイの貯蔵データに対する
インデックシング情報などのような少数のデータを前記
フラッシュメモリセルアレイのリードタイムよりも一層
高速にリードしようとする場合、前記NANDフレッシュメ
モリはその使用に制限が伴うことになる。
ムアクセス及び少数のデータをアクセスするときにより
速くデータをリードすることができる改善された技術が
切実に必要とされる。
ス及び少数のデータをアクセスする際により速くデータ
を読み取ることができて、リード動作にかかる時間を最
少化することができ、ランダムアクセスが高速に要求さ
れる応用分野でも使用可能な不揮発性半導体メモリ装置
のメモリセルアレイ構造、不揮発性半導体メモリ装置、
同装置のメモリセルアレイアクセス方法、NANDフラ
ッシュメモリ装置及び半導体メモリを提供することを目
的とする。
セルストリングからなるメインメモリセルアレイを備え
た不揮発性半導体メモリ装置のメモリセルアレイ構造
は、プログラム及び消去動作では前記メインメモリセル
アレイのメインビットラインと動作的に連結され、リー
ド動作では前記メインビットラインと電気的に遮断され
て前記メインメモリセルアレイのリードパスとは別途の
リードパスをなし、前記メインメモリセルアレイのNAND
セルストリングがもつメモリセルトランジスタの個数よ
りも少ない個数からなるNANDセルストリングを複数もつ
サブメモリセルアレイを具備することを特徴とする。
び消去の可能な不揮発性半導体メモリ装置は、ドレイン
-ソースチャンネルが互いに直列に連結されワードライ
ンに連結されるコントロールゲートとデータ貯蔵用フロ
ーティングゲートをそれぞれもつ少なくとも二つ以上の
メモリセルトランジスタをもちメインビットラインと仮
想接地にそれぞれ連結されたストリング選択トランジス
タと接地選択トランジスタとの間に前記メモリセルトラ
ンジスタが連結された構造のNANDセルストリングを複数
具備したメインアレイブロックを複数もつメモリセルア
レイと、プログラム及び消去動作では前記メインメモリ
セルアレイのメインビットラインと動作的に連結され、
リード動作では前記メインビットラインと電気的に遮断
されて前記メインメモリセルアレイのリードパスとは別
途のリードパスをなし、前記メインメモリセルアレイの
NANDセルストリングがもつメモリセルトランジスタの個
数よりも少ない個数からなるNANDセルストリングを複数
もつサブアレイブロックを具備したサブメモリセルアレ
イと、シャットオフ信号に応じて前記サブビットライン
を前記メインビットラインに選択的に連結するサブビッ
トラインセレクタと、前記メインビットラインとメイン
データライン間に接続されて選択されたメモリセルトラ
ンジスタのデータを判読しプログラム動作で前記メイン
ビットラインにプログラム電圧を供給するページバッフ
ァと、前記サブビットラインとサブデータライン間に連
結されたサブアレイコラムセレクタと、前記サブデータ
ラインに接続されて前記サブメモリセルアレイ内の選択
されたメモリセルトランジスタのデータを判読するセン
スアンプと、前記サブデータラインに電源供給電圧を提
供する仮想パワーコントロール部と、前記サブデータラ
インとメインデータライン上に導出されるデータを共通
出力ラインを通して選択的に出力するデータ出力マルチ
プレクサと、プログラム動作の際に外部から印加するデ
ータを入力バッファリングして前記メインデータライン
に提供する入力バッファと、を具備することを特徴とす
る。
ングからなるメインメモリセルアレイを備えた不揮発性
半導体メモリ装置のメモリセルアレイをアクセスする方
法は、前記メインメモリセルアレイのNANDセルストリン
グがもつメモリセルトランジスタの個数よりも少ない個
数でなるNANDセルストリングを複数もつサブメモリセル
アレイを独立的に準備し、前記サブメモリセルアレイの
プログラム及び消去動作では前記サブメモリセルアレイ
のサブビットラインを前記メインメモリセルアレイのメ
インビットラインと動作的に連結することにより前記メ
インメモリセルアレイと同一のプログラム及び消去動作
を行い、前記サブメモリセルアレイのランダムアクセス
リード動作では前記サブビットラインを前記メインビッ
トラインと電気的に遮断し前記メインメモリセルアレイ
のリードパスとは別途のリードパスを形成することによ
り前記メインメモリセルアレイのデータセンシングタイ
ムよりも速いセンシングタイムでリード動作を行うこと
を特徴とする。
同一のメモリ内で高速のランダムアクセスが選択的に行
われる。従って、高速のリード用ROMテーブル及び少数
のデータを高速にランダムにリードすることが必要なメ
モリ応用分野にその使用が拡張される。
図面を用いて詳しく説明する。図1は本発明の実施形態
による半導体メモリ装置のメモリセルアレイのブロック
図である。図1に示すように、メモリセルアレイはシリ
アルアクセスのためのメインメモリセルアレイ100とラ
ンダムアクセスのためのサブメモリセルアレイ200から
構成される。サブメモリセルアレイ200は本発明の固有
な目的を達成するためメインメモリセルアレイ100の場
合よりも高速のデータリードを必要とするランダムアク
セスのときに駆動されるランダムアクセス専用で備えら
れたものである。ここで、サブメモリセルアレイ200に
はメインメモリセルアレイ100の貯蔵データに対するイ
ンデックシング情報が貯蔵され、その他にも高速のラン
ダムアクセスが要求されるROMテーブル情報及び高速に
データリードを行うべき情報をデータとして貯蔵させる
ことができる。
セルアレイ200との間にはシャットオフトランジスタか
ら構成されたサブビットラインセレクタ70が存在する。
サブビットラインセレクタ70はシャットオフ信号に応じ
てサブメモリセルアレイ200のサブビットラインSB/L1〜
SB/L8192をメインメモリセルアレイ100のメインビット
ラインMB/L1〜MB/L8192に選択的に連結する働きをす
る。サブメモリセルアレイ200内のメモリセルトランジ
スタにデータをプログラムまたは消去する場合、前記シ
ャットオフトランジスタのゲートには前記サブビットラ
インに印加される電圧よりも高い電圧が印加される。よ
って、前記サブビットラインが対応するメインビットラ
インとそれぞれ連結されてメインメモリセルアレイと同
一にサブメモリセルアレイにもデータがプログラムされ
るかまたは消去される。サブメモリセルアレイ200内の
メモリセルトランジスタに貯蔵されたデータをリードす
る場合、サブビットラインセレクタ70に印加されるシャ
ットオフ信号は0Vとなる。その結果、サブメモリセルア
レイ200のサブビットラインSB/L1〜SB/L8192はメインメ
モリセルアレイ100のメインビットラインMB/L1〜MB/L81
92と電気的に分離される。
メインメモリセルアレイ100のリード経路とは別途に区
別される。即ち、メインメモリセルアレイ100の場合、
メインビットラインMB/L1〜MB/L8192に連結されたペー
ジバッファ90をセンスアンプとして用いてデータ感知を
するが、サブメモリセルアレイ200の場合はプログラム
及び消去動作のときに前記ページバッファ90を用い、リ
ード動作のときには前記ページバッファ90が用いられな
い。即ち、別途の独立的なセンスアンプが用いられる。
ブアレイからなり、このI/Oサブアレイのそれぞれは対
応するセンスアンプ30に連結される。図示するように、
サブメモリセルアレイ200のそれぞれのコラムを別途に
備えたセンスアンプ30と連結するサブアレイコラムセレ
クタ50がある。このサブアレイコラムセレクタ50はサブ
メモリセルアレイ200のサブビットラインSB/L1〜SB/L81
92とサブデータラインSD/L1〜SD/L8間に連結される。
圧を供給することによりプログラムと消去動作のときに
はサブデータラインSD/L1〜SD/L8を通してサブビットラ
インSB/L1〜SB/L8192に電源供給電圧が提供されるよう
にし、リード動作のときにはサブデータラインSD/L1〜S
D/L8を通して連結されたセンスアンプ30にデータが提供
されるようにする役割をする。データ出力マルチプレク
サ150はサブデータラインSD/L1〜SD/L8とメインデータ
ラインMD/L1〜MD/L8上に現れるデータを選択的に出力す
る機能を有し、入力バッファ130はプログラム動作のと
きに外部から印加されるデータがメインメモリセルアレ
イ100とサブメモリセルアレイ200中の選択されたセルに
書き込まれるようにするため入力バッファリング機能を
有する。
レイブロックの通常の構成を示した細部ブロック図で、
図3は図2のI/Oメインアレイのうち一つを示した具体
的回路図である。図2に示すように、メインメモリセル
アレイ100内での複数のメインアレイブロック110,120は
一度に8個のデータを同時に入出力できるようにそれぞ
れ8個のI/Oメインアレイから構成される。各I/Oメイン
アレイは図3に示すようにドレインがビットラインMB/L
1〜MB/L1024のうち対応ビットラインに連結され、ソー
スがFGをもつメモリセルトランジスタのドレインに連結
された第1選択トランジスタS1と、ドレインがFGをもつ
前記メモリセルトランジスタのソースに連結され、ソー
スが共通ソースライン(以下、CSLと称する)に連結さ
れた第2選択トランジスタG1と、これら第1及び第2選
択トランジスタの間でFGをそれぞれもち、ドレイン-ソ
ースチャンネルが互いに直列に連結された複数個のメモ
リセルトランジスタC1〜Cnからなったセルストリングを
単位構造としてもつ。図3においてページ単位は一つの
ワードライン、例えばW/L1-1にコントロールゲートが共
通に連結された横方向のメモリセルトランジスタをい
う。複数個のメモリセルトランジスタを含む複数個のペ
ージはセルブロックと称され、一つのセルブロックの単
位はビットライン当たり1個または複数個のセルストリ
ングを含む。図面のような構成においてリード、プログ
ラム(読み出し)の動作は少ないページ単位に行われ、
消去動作はブロック単位に従来と同一に行われる。
レイブロックの一例の構成を示した細部ブロック図であ
る。また、図5は、図1のランダムアクセス用サブアレ
イブロックのさらに他の例の構成を示した細部ブロック
図である。図6は図4または図5のI/Oサブアレイのう
ち一つを示した具体的回路図である。まず、図4及び図
5に示すように、サブメモリセルアレイ200内で複数の
サブアレイブロック210,220は、前記メインアレイブロ
ックと同様に、一度に8個のデータを同時に入出力でき
るようにそれぞれ8個のI/Oサブアレイから構成され
る。各I/Oサブアレイは図6に示すようにドレインがサ
ブビットラインSB/L1〜SB/L1024のうち対応サブビット
ラインに連結され、ソースがFGをもつメモリセルトラン
ジスタのドレインに連結され、ゲートがストリング選択
ラインSSL1に連結された第1選択トランジスタS1と、ド
レインがFGをもつ前記メモリセルトランジスタのソース
に連結され、ソースが共通ソースライン(以下CSLと称
する)に連結され、ゲートがグラウンド選択ラインGSL1
に連結された第2選択トランジスタG1と、これら第1及
び第2選択トランジスタの間で連結されたFGをもつメモ
リセルトランジスタC1から構成されたセルストリングを
単位構造としてもつ。図面では一つのストリングが一つ
のメモリセルトランジスタをもち一つのワードラインに
複数のストリング内のメモリセルトランジスタのコント
ロールゲートが連結されるものと示されているが、必要
な場合にはメインメモリセルアレイのセルストリング内
に存在するメモリセルトランジスタよりは小さい数であ
るが、複数のメモリセルトランジスタをもつことができ
るのは勿論のことである。
め、前記ストリング選択ラインSSL及びグラウンド選択
ラインGSLは導電性が良好なメタルライン、例えばタン
グステンなどのような高溶融金属シリサイド物質で製造
される。このメタルラインでの具現により、動作すると
きにローディングが減少する。また、図6のようなI/O
サブアレイを複数もつサブアレイブロックからなったサ
ブメモリセルアレイを構成することにより、リード動作
の際にサブビットラインローディングが減少して、それ
だけセンシングタイムを速くすることができる。従っ
て、高速のランダムアクセスを行い得る固有な効果を達
成できる。
インで製造する場合において、前記図4の場合にはスト
リング選択ラインSSL1〜SSLnがメタルラインL1で具現さ
れ、メタルラインL1はI/Oサブアレイ単位で複数、第1
選択トランジスタS1のゲートに連結される。これはスト
リング選択ラインSSLに選択信号を印加してメモリセル
トランジスタC1内のデータを判読する場合に有利であ
る。ストリング選択ラインSSLに選択信号を印加してデ
ータをリードする場合において、前記I/Oサブアレイが
非動作状態であるときは前記ワードライン電圧は“オ
フ”状態のセルのしきい値電圧よりも低い電圧であり、
前記ストリング選択ラインSSLに印加される電圧は前記
第1選択トランジスタS1をターンオンさせることができ
るレベルをもつ。
ンGSL1〜GSLnがメタルラインL1で具現され、メタルライ
ンL1はI/Oサブアレイ単位で複数、第2選択トランジス
タG1のゲートに連結される。これはグラウンド選択ライ
ンGSLに選択信号を印加してデータを判読する場合に適
合である。グラウンド選択ラインGSLに選択信号を印加
してデータをリードする場合において、前記I/Oサブア
レイが非動作状態であるときは前記ワードライン電圧は
“オフ”状態のセルのしきい値電圧よりも低い電圧であ
り、前記グラウンド選択ラインGSLに印加される電圧は
前記第2選択トランジスタG1をターンオンさせることが
できるレベルをもつ。
ようなI/Oサブアレイを複数もつサブアレイブロック21
0,220からなったサブメモリセルアレイ200を構成するこ
とにより、一つのセルストリング内に存在するメモリセ
ルトランジスタの個数がメインメモリセルアレイ100内
のセルストリング内にあるメモリセルトランジスタの個
数よりも少ないので、ビットラインのローディングが小
さくなる。従って、オンセルを感知する過程でオンセル
を通じて流れる電流の量がメインメモリセルアレイの場
合と比べ相対的に多いので、電圧ディベロップタイム(v
oltage developing time)をより短くすることができ
る。結局、リード動作のときにセンシングタイムを短く
するので、リード動作にかかる時間が短くなって高速の
ランダムアクセスが達成されるのである。
た回路図で、図8は図7のパージバッファユニット中の
一つを示した具体的回路図である。図7によれば、一つ
の対応するメインデータラインMD/L1と連結される関係
がわかる。データラッチ動作を行うため2本のメインビ
ットラインMB/L1,MB/L2,....,MB/L1023,MB/L1024ごとに
連結された複数のページバッファユニット90-1,...90-4
と、このページバッファユニット90-1,...90-4から出力
されるデータを前記メインデータラインMD/L1に提供す
るために制御される選択トランジスタT1〜T22から構成
される。選択トランジスタT1〜T22のゲートは前述したY
デコーダの出力に連結され、それにより、ページバッフ
ァユニット90-1,...,90-4から出力されたデータPOi(i=
1,2,...,512)は選択的に前記メインデータラインに伝送
される。図8に示すように、ページバッファユニット90
-1,...,90-4はそれぞれ互いの出力端が入力端に連結さ
れたインバータI1,I2からなったラッチLA1と、このラッ
チLA1にデータを貯蔵しその貯蔵されたデータを出力す
るために必要なトランジスタN1〜N5、P1が図8のような
接続関係をもって構成される。
の具体的回路図を示す。サブアレイコラムセレクタ50は
前記サブメモリセルアレイ200のサブビットラインSB/L1
〜SB/L8192を前記センスアンプ30の入力端のサブデータ
ラインSUB D/Lに選択的に連結するため、図9のような
連結構成をもつ複数のトランジスタN1〜N10からなる。
複数のトランジスタN1〜N10はそれぞれのゲートに印加
される信号に応じてターンオンされて、前記サブメモリ
セルアレイ200のサブビットラインSB/L1〜SB/L8192に現
れるデータを前記サブデータラインSUB D/Lに伝送す
る。
及びセンスアンプ30の連結関係を示した具体的回路図で
ある。仮想パワーコントロール部10はトランジスタP1,N
1からなったインバータで構成される。仮想パワーコン
トロール部10は電源供給電圧を供給することによりプロ
グラムと消去動作のときには前記サブデータラインSD/L
1〜SD/L8を通して前記サブビットラインSB/L1〜SB/L819
2に電源供給電圧が提供されるようにし、リード動作の
ときには前記サブデータラインSD/L1〜SD/L8を通して連
結されたセンスアンプ30にデータが提供されるようにす
るため前記サブデータラインSD/L1〜SD/L8に電源供給電
圧を提供する。前記センスアンプ30は図8に示すように
P型及びN型MOSトランジスタP2,N2と、インバータ接続を
なす前記P型及びN型MOSトランジスタP2,N2の出力端に連
結されたインバータI1から構成される。ここで、前記N
型MOSトランジスタN2のドレインは前記サブデータライ
ンSD/L1〜SD/L8のうち対応するラインに接続され、ゲー
トはバイアス電圧を受信する。前記インバータI1の出力
はランダムアクセスのときに出力されるデータとなり、
これは図1のラインL10を通してデータ出力マルチプレ
クサ150に伝送される。
具体的回路図である。I/O毎に一つずつ存在して合計8
個からなるデータ入力バッファはI/Oから入力端Diniを
通して入ったプログラム用データを印加されるクロック
信号CLOCKに従い対応するメインデータラインMD/Liに提
供するため、図面に示すようにそれぞれDフリップフロ
ップD1と、インバータI1,I2からなるバッファと、P型及
びN型MOSトランジスタP1,P2,N1,N2からなるトライステ
ートバッファとから構成される。プログラム動作で前記
P型MOSトランジスタP1のゲートに印加される制御信号nD
INenはローレベルに印加され、前記N型MOSトランジスタ
N2のゲートに印加される制御信号DINenはハイレベルに
印加される。これにより、バッファから出力されるデー
タが前記メインデータラインMD/L1に伝送される。
150の具体的回路図である。前記データ入力バッファと
同様に、データ出力マルチプレクサもI/Oごとに一つず
つ存在して合計8個設けられる。それぞれのデータ出力
マルチプレクサ150はサブデータラインSD/L1〜SD/L8と
メインデータラインMD/L1〜MD/L8上に現れるデータを選
択的に出力するため、マルチプレクシング制御信号nRan
domを反転するためのインバータI1と、前記センスアン
プ30の出力データSAO1と前記マルチプレクシング制御信
号nRandomを受信してNOR応答を生成する第1NORゲートN
OR1と、前記インバータI1の出力と前記メインデータラ
インMD/L1の出力を受信してNOR応答を生成する第2NOR
ゲートNOR2と、これら第1、第2NORゲートの出力を受
けてNOR応答を生成してデータ出力ラインDout1に提供す
る第3NORゲートNOR3とから構成される。つまり、図12
の構成は前記マルチプレクシング制御信号nRnadomの論
理レベルに従いラインL10とラインL20のうち選択された
ラインのデータが前記データ出力ラインDout1に提供さ
れる連結構造であることがわかる。
動作を説明するために図示された図1の具体図である。
図13のサブメモリセルアレイ200でサブアレイブロック2
10,220内のI/Oサブアレイのメモリセルトランジスタに
データをプログラムするかまたは既に貯蔵されたデータ
を消去する場合、サブビットラインセレクタ70に印加さ
れるシャットオフ信号はサブビットラインに印加される
電圧よりも高い電圧レベルとして印加される。また、仮
想パワーコントロール部10が駆動されてサブビットライ
ンSB/L1〜SB/L8192に電源供給電圧が提供されるように
する。よって、サブビットラインSB/L1〜SB/L8192とメ
インビットラインMB/L1〜MB/L8192が電気的に連結され
て、メインメモリセルアレイ100のプログラム及び消去
動作と同一にサブメモリセルアレイ200にもデータがプ
ログラムされるかまたは消去される。つまり、プログラ
ム及び消去動作ではメインメモリセルアレイ100のプロ
グラム及び消去動作のような電圧印加条件を提供して、
サブメモリセルアレイ200のメモリセルトランジスタに
データをプログラムするかメモリセルトランジスタに貯
蔵されたデータを消去するのである。高速のリード用RO
Mテーブルを構成するデータ及び少数のデータを前記メ
インメモリセルアレイ100のリードタイムよりも高速に
リードすることが必要な場合、そのようなデータはプロ
グラム動作で入力バッファ130‐メインデータラインL20
‐ページバッファ90‐メインビットライン‐サブビット
ラインセレクタ70‐サブビットラインを順次通過してサ
ブメモリセルアレイ200内の選択されたセルストリング
内のメモリセルトランジスタに貯蔵される。
成するリード動作を説明する。サブメモリセルアレイ20
0内のメモリセルトランジスタに貯蔵されたデータをリ
ードする場合、サブビットラインセレクタ70に印加され
るシャットオフ信号のレベルが0Vとなる。勿論この場合
に仮想パワーコントロール部10も駆動される。よって、
サブメモリセルアレイ200のサブビットラインSB/L1〜SB
/L8192はメインメモリセルアレイ100のメインビットラ
インMB/L1〜MB/L8192とは電気的に分離される。
イ200内のストリング選択トランジスタをターンオンさ
せてメモリセルトランジスタに貯蔵されたデータが対応
するサブビットラインにディベロップされるようにする
リード動作でラインSSL1,W/L1,GSL1,CSLをそれぞれ電源
供給電圧(VDD)、0V、信号レベル、0Vとし、サブアレイ
コラムセレクタ50の選択信号SYb1,SYa1,SYa2をそれぞれ
電源供給電圧VDD、電源供給電圧VDD、0Vとすると、サブ
メモリセルアレイ200内のサブビットラインSB/L1〜SB/L
8192にディベロップされる電圧信号、即ち、メモリセル
トランジスタに貯蔵されたデータがサブアレイコラムセ
レクタ50‐サブデータライン‐センスアンプ30‐センス
アンプ出力ラインL10を順次通過してデータ出力マルチ
プレクサ150に印加される。ここで、サブメモリセルア
レイ200はメインメモリセルアレイ100のNANDセルストリ
ングがもつメモリセルトランジスタの個数よりも少ない
個数でなるNANDセルストリングをもち、図4の場合のよ
うに構成されるメタルラインL1をもつことにより、サブ
ビットラインのローディングがメインビットラインのロ
ーディングと比べ大幅に減るようになり、その結果とし
て前記メインメモリセルアレイ100のデータセンシング
タイムよりも速いセンシングタイムでリード動作が行わ
れる。また、図10のような構成をもつセンスアンプ30の
動作速度は図8の場合と比べ速くなって、より高速のラ
ンダムアクセス動作に有利となる。I/Oごとに一つずつ
存在して合計8個でなるデータ出力マルチプレクサ150
は前記データリードの場合にセンスアンプ出力ラインL1
0を通して提供されるデータを選択して、8ビットから
構成された共通データ出力ラインDoutに出力する。よっ
て、高速のランダムアクセス動作、即ち、高速のデータ
リード動作が達成される。
面を用いて説明したが、本発明の技術的思想の範囲内で
本発明を変形または変更できることは本発明が属する分
野の当業者には明白なことである。そのような変形及び
変更もやはり本発明の特許請求の範囲に属すると言え
る。例えば、思案の異なった場合にサブメモリセルアレ
イの構造及びその制御構造を拡張または加減及び変更で
きることは勿論である。
インローディングが減るサブメモリセルアレイをメイン
メモリセルアレイとは別途に構成し、センシングタイム
が相対的に短いリードパスを独立的にもつことにより、
同一のメモリ内で高速のランダムアクセスを選択的に行
い得るという効果がある。従って、高速のリード用ROM
テーブル及び少数のデータを高速にランダムにリードす
ることが必要なメモリ応用分野にその使用が拡張される
という長所がある。
モリセルアレイ関連のブロック図である。
クの構成を示す細部ブロック図である。
体的回路図である。
の一例の構成を示した細部ブロック図である。
の他の例の構成を示した細部ブロック図である。
を示した具体的回路図である。
ある。
した具体的回路図である。
図である。
アンプの連結関係を示した具体的回路図である。
ある。
路図である。
明するために図示した図1の具体図である。
Claims (34)
- 【請求項1】 複数のNANDセルストリングからなるメイ
ンメモリセルアレイを備えた不揮発性半導体メモリ装置
のメモリセルアレイ構造において、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイのNANDセル
ストリングがもつメモリセルトランジスタの個数よりも
少ない個数からなるNANDセルストリングを複数もつサブ
メモリセルアレイを具備したことを特徴とする不揮発性
半導体メモリ装置のメモリセルアレイ構造。 - 【請求項2】 前記サブメモリセルアレイは複数のサブ
アレイブロックからなり、前記サブアレイブロックは複
数のI/Oサブアレイからなり、前記I/Oサブアレイは複数
のNANDセルストリングを含むことを特徴とする請求項1
に記載の不揮発性半導体メモリ装置のメモリセルアレイ
構造。 - 【請求項3】 前記I/Oサブアレイは単一のワードライ
ンに連結されたことを特徴とする請求項2に記載の不揮
発性半導体メモリ装置のメモリセルアレイ構造。 - 【請求項4】 前記サブメモリセルアレイの前記NANDセ
ルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結され、ソースがフローティングゲートをもつメ
モリセルトランジスタのドレインに連結され、ゲートが
ストリング選択ラインに連結された第1選択トランジス
タと、 ドレインが前記メモリセルトランジスタのソースに連結
され、ソースが共通ソースラインに連結され、ゲートが
グラウンド選択ラインに連結された第2選択トランジス
タと、 前記第1と第2選択トランジスタの間で連結された前記
メモリセルトランジスタと、から構成されることを特徴
とする請求項2に記載の不揮発性半導体メモリ装置のメ
モリセルアレイ構造。 - 【請求項5】 前記サブメモリセルアレイは前記メイン
メモリセルアレイの場合よりも高速のデータリードを必
要とするランダムアクセスのときに駆動されることを特
徴とする請求項1に記載の不揮発性半導体メモリ装置の
メモリセルアレイ構造。 - 【請求項6】 前記サブメモリセルアレイには前記メイ
ンメモリセルアレイの貯蔵データに対するインデックシ
ング情報が貯蔵されたことを特徴とする請求項1に記載
の不揮発性半導体メモリ装置のメモリセルアレイ構造。 - 【請求項7】 前記サブメモリセルアレイには高速のラ
ンダムアクセスが要求されるROMテーブル情報または前
記メインメモリセルアレイの貯蔵データに対するインデ
ックシング情報が貯蔵されたことを特徴とする請求項1
に記載の不揮発性半導体メモリ装置のメモリセルアレイ
構造。 - 【請求項8】 複数のNANDセルストリングからなるI/O
メインアレイを複数具備したメインアレイブロックをも
つ第1メモリセルアレイを備えた不揮発性半導体メモリ
装置のメモリセルアレイ構造において、 プログラム及び消去動作では前記第1メモリセルアレイ
のメインビットラインと動作的に連結され、リード動作
では前記メインビットラインと電気的に遮断されて前記
第1メモリセルアレイのリードパスとは別途のリードパ
スをなし、前記第1メモリセルアレイ内のNANDセルスト
リングがもつメモリセルトランジスタの個数よりも少な
い個数でなるNANDセルストリングを複数もち、リード動
作のときに前記第1メモリセルアレイのセンシングタイ
ムよりも速いセンシングタイムをもつ第2メモリセルア
レイを具備することを特徴とする不揮発性半導体メモリ
装置のメモリセルアレイ構造。 - 【請求項9】 前記第1メモリセルアレイのリードパス
と前記第2メモリセルアレイのリードパスは、マルチプ
レクシング制御信号の論理レベルに従い前記リードパス
のうち一つをデータ出力ラインに提供するデータ出力マ
ルチプレクサにより前記出力ラインと連結されることを
特徴とする請求項8に記載の不揮発性半導体メモリ装置
のメモリセルアレイ構造。 - 【請求項10】 前記第2メモリセルアレイの前記NAND
セルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結されソースがフローティングゲートをもつメモ
リセルトランジスタのドレインに連結されゲートがスト
リング選択ラインに連結された第1選択トランジスタ
と、 ドレインが前記メモリセルトランジスタのソースに連結
されソースが共通ソースラインに連結されゲートがグラ
ウンド選択ラインに連結された第2選択トランジスタ
と、 前記第1と第2選択トランジスタの間でドレイン‐ソー
スチャンネルが連結されコントロールゲートがワードラ
インに連結された前記メモリセルトランジスタと、から
構成されることを特徴とする請求項9に記載の不揮発性
半導体メモリ装置のメモリセルアレイ構造。 - 【請求項11】 前記グラウンド選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項10に記載の不揮発性半導体メモリ装置のメモリセル
アレイ構造。 - 【請求項12】 前記ストリング選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項10に記載の不揮発性半導体メモリ装置のメモリセル
アレイ構造。 - 【請求項13】 電気的にプログラム及び消去可能な不
揮発性半導体メモリ装置において、 ドレイン‐ソースチャンネルが互いに直列に連結されワ
ードラインに連結されるコントロールゲートとデータ貯
蔵用フローティングゲートをそれぞれもつ少なくとも2
以上のメモリセルトランジスタをもち、メインビットラ
インと仮想接地にそれぞれ連結されたストリング選択ト
ランジスタと接地選択トランジスタとの間に前記メモリ
セルトランジスタが連結された構造のNANDセルストリン
グを複数具備したメインアレイブロックを複数もつメモ
リセルアレイと、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイのNANDセル
ストリングがもつメモリセルトランジスタの個数よりも
少ない個数でなるNANDセルストリングを複数もつサブア
レイブロックを具備したサブメモリセルアレイと、 シャットオフ信号に応じて前記サブビットラインを前記
メインビットラインに選択的に連結するサブビットライ
ンセレクタと、 前記メインビットラインとメインデータライン間に接続
されて選択されたメモリセルトランジスタのデータを判
読しプログラム動作で前記メインビットラインにプログ
ラム電圧を供給するページバッファと、 前記サブビットラインとサブデータライン間に連結され
たサブアレイコラムセレクタと、 前記サブデータラインに接続されて前記サブメモリセル
アレイ内の選択されたメモリセルトランジスタのデータ
を判読するセンスアンプと、 前記サブデータラインに電源供給電圧を提供する仮想パ
ワーコントロール部と、 前記サブデータラインとメインデータライン上に導出さ
れるデータを共通出力ラインを通して選択的に出力する
データ出力マルチプレクサと、 プログラム動作のときに外部から印加するデータを入力
バッファリングして前記メインデータラインに提供する
入力バッファと、を具備することを特徴とする不揮発性
半導体メモリ装置。 - 【請求項14】 前記サブメモリセルアレイは複数のサ
ブアレイブロックからなり、前記サブアレイブロックは
8個のI/Oサブアレイからなり、前記I/Oサブアレイは複
数のNANDセルストリングを含むことを特徴とする請求項
13に記載の不揮発性半導体メモリ装置。 - 【請求項15】 前記I/Oサブアレイは単一のワードラ
インに連結されることを特徴とする請求項14に記載の
不揮発性半導体メモリ装置。 - 【請求項16】 前記サブメモリセルアレイの前記NAND
セルストリングは、 ドレインがサブビットラインのうち対応サブビットライ
ンに連結されソースがフローティングゲートをもつメモ
リセルトランジスタのドレインに連結されゲートがスト
リング選択ラインに連結された第1選択トランジスタ
と、 ドレインが前記メモリセルトランジスタのソースに連結
されソースが共通ソースラインに連結されゲートがグラ
ウンド選択ラインに連結された第2選択トランジスタ
と、 前記第1と第2選択トランジスタの間でドレイン‐ソー
スチャンネルが連結されコントロールゲートがワードラ
インに連結された前記メモリセルトランジスタと、から
構成されることを特徴とする請求項14に記載の不揮発
性半導体メモリ装置。 - 【請求項17】 前記サブメモリセルアレイは前記メイ
ンメモリセルアレイの場合よりも高速のデータリードを
必要とするランダムアクセスのときに駆動されることを
特徴とする請求項13に記載の不揮発性半導体メモリ装
置。 - 【請求項18】 前記サブメモリセルアレイには前記メ
インメモリセルアレイの貯蔵データに対するインデック
シング情報が貯蔵されることを特徴とする請求項13に
記載の不揮発性半導体メモリ装置。 - 【請求項19】 前記サブメモリセルアレイには高速の
ランダムアクセスが要求されるROMテーブル情報または
前記メインメモリセルアレイの貯蔵データに対するイン
デックシング情報が貯蔵されることを特徴とする請求項
13に記載の不揮発性半導体メモリ装置。 - 【請求項20】 前記グラウンド選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項16に記載の不揮発性半導体メモリ装置。 - 【請求項21】 前記ストリング選択ラインは前記ワー
ドラインの電気伝導度よりも高い電気伝導度をもつメタ
ルラインで形成または連結されることを特徴とする請求
項16に記載の不揮発性半導体メモリ装置。 - 【請求項22】 複数のNANDセルストリングからなるメ
インメモリセルアレイを備えた不揮発性半導体メモリ装
置のメモリセルアレイをアクセスする方法において、 前記メインメモリセルアレイのNANDセルストリングがも
つメモリセルトランジスタの個数よりも少ない個数でな
るNANDセルストリングを複数もつサブメモリセルアレイ
を独立的に準備し、 前記サブメモリセルアレイのプログラム及び消去動作で
は前記サブメモリセルアレイのサブビットラインを前記
メインメモリセルアレイのメインビットラインと動作的
に連結することにより前記メインメモリセルアレイと同
一のプログラム及び消去動作を行い、 前記サブメモリセルアレイのランダムアクセスリード動
作では前記サブビットラインを前記メインビットライン
と電気的に遮断し前記メインメモリセルアレイのリード
パスとは別途のリードパスを形成することにより、前記
メインメモリセルアレイのデータセンシングタイムより
速いセンシングタイムでリード動作をすることを特徴と
する不揮発性半導体メモリ装置のメモリセルアレイアク
セス方法。 - 【請求項23】 ドレイン‐ソースチャンネルが直列に
連結されコントロールゲートとフローティングゲートを
それぞれもつ少なくとも2以上のメモリセルトランジス
タをもち、ビットラインと仮想接地にそれぞれ連結され
たストリング選択トランジスタと接地選択トランジスタ
との間に前記メモリセルトランジスタが連結されたNAND
セルストリングを複数備えたメインアレイブロックを含
み、複数のワードラインには前記メモリセルトランジス
タのコントロールゲートが接続され、前記ワードライン
と交差する複数のビットラインには前記ストリング選択
トランジスタのドレインがそれぞれ対応するように連結
されるメインメモリセルアレイを備えたNANDフラッシュ
メモリ装置において、 プログラム及び消去動作では前記メインメモリセルアレ
イのメインビットラインと動作的に連結され、リード動
作では前記メインビットラインと電気的に遮断されて前
記メインメモリセルアレイのリードパスとは別途のリー
ドパスをなし、前記メインメモリセルアレイ内のNANDセ
ルストリングがもつメモリセルトランジスタの個数より
も少ない個数でなるNANDセルストリングを複数もち、リ
ード動作のときに前記メインメモリセルアレイのセンシ
ングタイムよりも速いセンシングタイムをもつサブメモ
リセルアレイと、 前記メイン及びサブメモリセルアレイのデータをそれぞ
れ判読するための判読手段と、 前記判読手段を通して独立的に出力されるデータのうち
一つを選択的に出力する共通出力手段と、から構成され
ることを特徴とするNANDフラッシュメモリ装置。 - 【請求項24】 コントロールゲートとフローティング
ゲートをもつメモリセルがビットラインと仮想接地間に
それぞれストリング選択手段と接地選択手段を通して直
列に連結されるようにした複数個のNANDセルストリング
と、この複数個のNANDセルストリングのコントロールゲ
ートを共通に接続したワードラインと、各NANDセルスト
リングに接続されるビットラインとをもつ複数のNANDセ
ルブロックでNANDセルアレイを構成した電気的にプログ
ラム及び消去の可能な不揮発性半導体メモリ装置におい
て、 前記NANDセルアレイと同一構成のNANDセルメインアレイ
と、 このNANDセルメインアレイよりも前記NANDセルブロック
の個数が少なく、かつNANDセルストリングのメモリセル
の個数が少ないNANDセルサブアレイと、 このNANDセルサブアレイのビットラインであるサブビッ
トラインを前記NANDセルメインアレイのビットラインで
あるメインビットラインに対して連結または遮断できる
サブビットラインセレクタと、 前記NANDセルメインアレイのメインビットラインに接続
されてメモリセルの状態を判読し、プログラムの時に前
記メインビットラインにプログラム電圧を供給するペー
ジバッファと、 前記NANDセルサブアレイのサブビットラインに接続され
て前記NANDセルサブアレイの複数本のサブビットライン
のうち一部または全部を選択して別途に具備された回路
に前記選択されたサブビットラインを連結するサブアレ
イコラムセレクタと、 このサブアレイコラムセレクタを通して選択されたサブ
ビットラインのセル状態を判読するためのセンスアンプ
と、 前記サブアレイコラムセレクタを通して選択されたサブ
ビットラインに所定の電源供給電圧を提供する仮想パワ
ーコントロール部と、を具備したことを特徴とする不揮
発性半導体メモリ装置。 - 【請求項25】 前記NANDセルサブアレイのプログラム
のときに前記サブビットラインセレクタにより前記メイ
ンビットラインとサブビットラインが互いに電気的に接
続されることを特徴とする請求項24に記載の不揮発性
半導体メモリ装置。 - 【請求項26】 前記NANDセルサブアレイのリードのと
きに前記サブビットラインセレクタにより前記メインビ
ットラインとサブビットラインが互いに電気的に遮断さ
れることを特徴とする請求項25に記載の不揮発性半導
体メモリ装置。 - 【請求項27】 前記NANDセルサブアレイ内のNANDセル
ブロックに連結されるワードラインは1本であることを
特徴とする請求項26に記載の不揮発性半導体メモリ装
置。 - 【請求項28】 前記NANDセルサブアレイ内のNANDセル
ブロックのストリング選択手段に印加される信号は前記
ワードラインよりも抵抗が少ない少なくとも一つ以上の
連結手段を通して提供されることを特徴とする請求項2
7に記載の不揮発性半導体メモリ装置。 - 【請求項29】 前記NANDセルサブアレイの非動作のと
きにワードライン電圧はオフ状態をもつNANDセルのしき
い値電圧よりも低いレベルに印加され、前記接地選択手
段に印加される電圧は前記接地選択手段をターンオンさ
せることができる程度のレベルに印加されることを特徴
とする請求項24に記載の不揮発性半導体メモリ装置。 - 【請求項30】 前記NANDセルサブアレイ内のNANDセル
ブロックの接地選択手段に印加される信号は前記ワード
ラインよりも抵抗が少ない少なくとも一つ以上の連結手
段を通して提供されることを特徴とする請求項27に記
載の不揮発性半導体メモリ装置。 - 【請求項31】 前記NANDセルサブアレイの非動作のと
きにワードライン電圧はオフ状態をもつNANDセルのしき
い値電圧よりも低いレベルに印加され、前記ストリング
選択手段に印加される電圧は前記ストリング選択手段を
ターンオンさせることができる程度のレベルに印加され
ることを特徴とする請求項24に記載の不揮発性半導体
メモリ装置。 - 【請求項32】 前記連結手段をその一部とする選択ラ
インは、前記連結手段によって前記NANDセルブロック内
の前記選択手段に3以上の部分で接続されることを特徴
とする請求項28または30に記載の不揮発性半導体メモリ
装置。 - 【請求項33】 前記接続部分はI/Oアレイ単位に設け
られることを特徴とする請求項32に記載の不揮発性半導
体メモリ装置。 - 【請求項34】 メインメモリセルアレイとは別途にリ
ード動作のときにアクセスされる規模が相対的に小さい
サブメモリセルアレイを内装したことを特徴とする半導
体メモリ。
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Publications (2)
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Family Applications (1)
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JP2001377728A Expired - Fee Related JP4122151B2 (ja) | 2001-06-11 | 2001-12-11 | 不揮発性半導体メモリ装置のメモリセルアレイ構造、不揮発性半導体メモリ装置、同装置のメモリセルアレイアクセス方法、nandフラッシュメモリ装置及び半導体メモリ |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004206740A (ja) * | 2002-12-20 | 2004-07-22 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
JP2006107643A (ja) * | 2004-10-06 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその書き込み・ベリファイ方法 |
JP2007149322A (ja) * | 2005-11-23 | 2007-06-14 | Samsung Electronics Co Ltd | 低負荷ビットライン構造を有する不揮発性半導体メモリ及びそのプログラミング方法 |
JP2007207409A (ja) * | 2006-02-02 | 2007-08-16 | Samsung Electronics Co Ltd | 下部ビット線と上部ビット線が電圧制御ブロックを共有する3−レベル不揮発性半導体メモリ装置 |
JP2007335069A (ja) * | 2006-06-12 | 2007-12-27 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその動作方法 |
JP2008084499A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6925008B2 (en) * | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
US6862223B1 (en) | 2002-07-05 | 2005-03-01 | Aplus Flash Technology, Inc. | Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout |
US7505321B2 (en) * | 2002-12-31 | 2009-03-17 | Sandisk 3D Llc | Programmable memory array structure incorporating series-connected transistor strings and methods for fabrication and operation of same |
KR100515060B1 (ko) * | 2003-08-13 | 2005-09-14 | 삼성전자주식회사 | 비트 라인의 프리차지 레벨을 일정하게 유지하는 불휘발성반도체 메모리 장치 |
EP1610343B1 (en) * | 2004-06-24 | 2007-12-19 | STMicroelectronics S.r.l. | An improved page buffer for a programmable memory device |
US7042765B2 (en) * | 2004-08-06 | 2006-05-09 | Freescale Semiconductor, Inc. | Memory bit line segment isolation |
US7177190B2 (en) * | 2004-11-26 | 2007-02-13 | Aplus Flash Technology, Inc. | Combination nonvolatile integrated memory system using a universal technology most suitable for high-density, high-flexibility and high-security sim-card, smart-card and e-passport applications |
DE112004003160B3 (de) | 2004-11-30 | 2022-07-28 | Spansion Llc (N.D.Ges.D. Staates Delaware) | Halbleiterbauelement und Verfahren zum Steuern des Halbleiterbauelements |
KR100635176B1 (ko) * | 2005-01-28 | 2006-10-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그것의 라이트 데이터 멀티플렉싱방법 |
JP2006216136A (ja) * | 2005-02-02 | 2006-08-17 | Toshiba Corp | 半導体記憶装置 |
US7397700B2 (en) | 2005-04-11 | 2008-07-08 | Stmicroelectronics S.R.L. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
ITMI20050608A1 (it) * | 2005-04-11 | 2006-10-12 | St Microelectronics Srl | Dispositivo elettronico di memoria non volatile a struttura cnand integrato monoliticamente su semiconduttore |
EP1713083B1 (en) | 2005-04-11 | 2018-02-21 | Micron Technology, Inc. | Non-volatile memory electronic device with NAND structure being monolithically integrated on semiconductor |
US7272040B2 (en) * | 2005-04-29 | 2007-09-18 | Infineon Technologies Ag | Multi-bit virtual-ground NAND memory device |
KR100706248B1 (ko) * | 2005-06-03 | 2007-04-11 | 삼성전자주식회사 | 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치 |
EP1748443B1 (en) * | 2005-07-28 | 2008-05-14 | STMicroelectronics S.r.l. | A semiconductor memory device with a page buffer having an improved layout arrangement |
KR100717113B1 (ko) * | 2005-09-12 | 2007-05-10 | 삼성전자주식회사 | 반도체 메모리 모듈 및 반도체 메모리 시스템 |
DE102006009746B3 (de) * | 2006-03-02 | 2007-04-26 | Infineon Technologies Ag | Speicherzellenanordnung |
US7733681B2 (en) * | 2006-04-26 | 2010-06-08 | Hideaki Miyamoto | Ferroelectric memory with amplification between sub bit-line and main bit-line |
KR100843707B1 (ko) * | 2006-05-11 | 2008-07-04 | 삼성전자주식회사 | 데이터 입/출력포트를 갖는 반도체 메모리 장치, 이를이용한 메모리 모듈 및 메모리 시스템 |
US7573744B2 (en) * | 2006-09-29 | 2009-08-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device having different capacity areas |
KR100816755B1 (ko) * | 2006-10-19 | 2008-03-25 | 삼성전자주식회사 | 플래시 메모리 장치 및 그 제조방법 |
US7817470B2 (en) | 2006-11-27 | 2010-10-19 | Mosaid Technologies Incorporated | Non-volatile memory serial core architecture |
KR100850510B1 (ko) * | 2007-01-17 | 2008-08-05 | 삼성전자주식회사 | 분리된 스트링 선택 라인 구조를 갖는 플래시 메모리 장치 |
KR100854972B1 (ko) | 2007-02-13 | 2008-08-28 | 삼성전자주식회사 | 메모리 시스템 및 그것의 데이터 읽기 방법 |
US7505298B2 (en) * | 2007-04-30 | 2009-03-17 | Spansion Llc | Transfer of non-associated information on flash memory devices |
KR100853481B1 (ko) * | 2007-11-01 | 2008-08-21 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자 및 그 독출방법 |
US7724577B2 (en) | 2008-05-08 | 2010-05-25 | Micron Technology, Inc. | NAND with back biased operation |
US7830716B2 (en) * | 2008-06-06 | 2010-11-09 | Spansion Llc | Non-volatile memory string module with buffer and method |
US7838342B2 (en) * | 2008-06-06 | 2010-11-23 | Spansion Llc | Memory device and method |
US7983089B2 (en) * | 2008-06-06 | 2011-07-19 | Spansion Llc | Sense amplifier with capacitance-coupled differential sense amplifier |
CN102498475A (zh) * | 2009-07-10 | 2012-06-13 | 柰米闪芯积体电路有限公司 | 高速高密度以nand为基础的双晶体管-nor闪存的新构成 |
JP5377131B2 (ja) | 2009-07-17 | 2013-12-25 | 株式会社東芝 | 半導体記憶装置 |
KR20120119321A (ko) * | 2011-04-21 | 2012-10-31 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
US8432746B2 (en) | 2011-05-05 | 2013-04-30 | Macronix International Co., Ltd. | Memory page buffer |
US9111619B2 (en) * | 2011-10-17 | 2015-08-18 | Samsung Electronics Co., Ltd. | Semiconductor memory devices and methods of manufacturing the same |
US8504106B2 (en) * | 2011-11-01 | 2013-08-06 | Kt Corporation | Smart card and method for managing data of smart card, and mobile terminal |
US9430735B1 (en) * | 2012-02-23 | 2016-08-30 | Micron Technology, Inc. | Neural network in a memory device |
US9165680B2 (en) * | 2013-03-11 | 2015-10-20 | Macronix International Co., Ltd. | Memory integrated circuit with a page register/status memory capable of storing only a subset of row blocks of main column blocks |
US20160218286A1 (en) | 2015-01-23 | 2016-07-28 | Macronix International Co., Ltd. | Capped contact structure with variable adhesion layer thickness |
US9514815B1 (en) | 2015-05-13 | 2016-12-06 | Macronix International Co., Ltd. | Verify scheme for ReRAM |
US9691478B1 (en) | 2016-04-22 | 2017-06-27 | Macronix International Co., Ltd. | ReRAM array configuration for bipolar operation |
US9959928B1 (en) | 2016-12-13 | 2018-05-01 | Macronix International Co., Ltd. | Iterative method and apparatus to program a programmable resistance memory element using stabilizing pulses |
KR102530327B1 (ko) * | 2018-06-01 | 2023-05-08 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 동작 방법 |
US10636487B2 (en) * | 2018-06-05 | 2020-04-28 | Sandisk Technologies Llc | Memory device with bit lines disconnected from NAND strings for fast programming |
US11360704B2 (en) * | 2018-12-21 | 2022-06-14 | Micron Technology, Inc. | Multiplexed signal development in a memory device |
US10777286B2 (en) | 2018-12-28 | 2020-09-15 | Micron Technology, Inc. | Apparatus and methods for determining data states of memory cells |
US11776596B2 (en) | 2019-11-11 | 2023-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Data processing device and method for operating data processing device |
KR20210117612A (ko) * | 2020-03-19 | 2021-09-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US11126548B1 (en) * | 2020-03-19 | 2021-09-21 | Micron Technology, Inc. | Accelerated in-memory cache with memory array sections having different configurations |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03137900A (ja) * | 1989-07-27 | 1991-06-12 | Nec Corp | 不揮発性半導体メモリ |
JPH07114794A (ja) * | 1993-10-19 | 1995-05-02 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
US5748538A (en) * | 1996-06-17 | 1998-05-05 | Aplus Integrated Circuits, Inc. | OR-plane memory cell array for flash memory with bit-based write capability, and methods for programming and erasing the memory cell array |
KR100248868B1 (ko) | 1996-12-14 | 2000-03-15 | 윤종용 | 플래시 불휘발성 반도체 메모리 장치 및 그 장치의 동작 모드 제어 방법 |
JP3890647B2 (ja) * | 1997-01-31 | 2007-03-07 | ソニー株式会社 | 不揮発性半導体記憶装置 |
KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
JPH11195300A (ja) * | 1997-12-26 | 1999-07-21 | Sony Corp | 不揮発性半導体記憶装置 |
JP3866460B2 (ja) * | 1998-11-26 | 2007-01-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US6282145B1 (en) * | 1999-01-14 | 2001-08-28 | Silicon Storage Technology, Inc. | Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system |
-
2001
- 2001-06-11 KR KR10-2001-0032466A patent/KR100387529B1/ko active IP Right Grant
- 2001-12-11 JP JP2001377728A patent/JP4122151B2/ja not_active Expired - Fee Related
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Cited By (10)
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JP2004206740A (ja) * | 2002-12-20 | 2004-07-22 | Fujitsu Ltd | 半導体記憶装置及びその制御方法 |
JP2006107643A (ja) * | 2004-10-06 | 2006-04-20 | Toshiba Corp | 不揮発性半導体記憶装置及びその書き込み・ベリファイ方法 |
JP4515878B2 (ja) * | 2004-10-06 | 2010-08-04 | 株式会社東芝 | フラッシュメモリ及びその書き込み・ベリファイ方法 |
JP2007149322A (ja) * | 2005-11-23 | 2007-06-14 | Samsung Electronics Co Ltd | 低負荷ビットライン構造を有する不揮発性半導体メモリ及びそのプログラミング方法 |
JP2007207409A (ja) * | 2006-02-02 | 2007-08-16 | Samsung Electronics Co Ltd | 下部ビット線と上部ビット線が電圧制御ブロックを共有する3−レベル不揮発性半導体メモリ装置 |
JP2007335069A (ja) * | 2006-06-12 | 2007-12-27 | Samsung Electronics Co Ltd | 不揮発性メモリ装置及びその動作方法 |
JP2008084499A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
JP2011227976A (ja) * | 2010-04-22 | 2011-11-10 | Elpida Memory Inc | 不揮発性半導体メモリ装置、及びそのメモリ装置を有するメモリシステム |
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