KR100816755B1 - 플래시 메모리 장치 및 그 제조방법 - Google Patents
플래시 메모리 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100816755B1 KR100816755B1 KR1020060101949A KR20060101949A KR100816755B1 KR 100816755 B1 KR100816755 B1 KR 100816755B1 KR 1020060101949 A KR1020060101949 A KR 1020060101949A KR 20060101949 A KR20060101949 A KR 20060101949A KR 100816755 B1 KR100816755 B1 KR 100816755B1
- Authority
- KR
- South Korea
- Prior art keywords
- line
- impurity regions
- adjacent
- select line
- string
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title description 4
- 239000012535 impurity Substances 0.000 claims abstract description 131
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 238000002955 isolation Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 59
- 238000005468 ion implantation Methods 0.000 claims description 24
- 150000002500 ions Chemical class 0.000 claims description 20
- 229920002120 photoresistant polymer Polymers 0.000 claims description 17
- 238000003860 storage Methods 0.000 claims description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 claims description 12
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 claims description 9
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- -1 hafnium aluminate Chemical class 0.000 claims description 5
- 239000000463 material Substances 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 5
- 229920005591 polysilicon Polymers 0.000 claims description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 4
- 229910004129 HfSiO Inorganic materials 0.000 claims description 3
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 claims description 3
- MIQVEZFSDIJTMW-UHFFFAOYSA-N aluminum hafnium(4+) oxygen(2-) Chemical compound [O-2].[Al+3].[Hf+4] MIQVEZFSDIJTMW-UHFFFAOYSA-N 0.000 claims description 3
- 239000013078 crystal Substances 0.000 claims description 3
- 230000006870 function Effects 0.000 claims description 3
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 3
- 239000012212 insulator Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims 1
- 238000002347 injection Methods 0.000 claims 1
- 239000007924 injection Substances 0.000 claims 1
- 230000000903 blocking effect Effects 0.000 description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- GPBUGPUPKAGMDK-UHFFFAOYSA-N azanylidynemolybdenum Chemical compound [Mo]#N GPBUGPUPKAGMDK-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Health & Medical Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
비휘발성 메모리 장치 및 그 제조방법이 개시된다. 본 발명의 비휘발성 메모리 장치는 반도체 기판 상의 스트링 선택라인 및 그라운드 선택라인, 상기 스트링 선택라인 및 상기 그라운드 선택라인 사이에 배열된 복수의 워드라인들, 상기 복수의 워드라인들 사이에 제공되고 제 1 깊이를 갖는 제 1 불순물 영역들을 포함한다. 상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에, 상기 제 1 깊이보다 깊은 제 2 깊이를 갖는 제 2 불순물 영역들이 있다.
NAND, Flash 메모리, 이온주입, 접합
Description
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 소자의 평면도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도이다.
도 5 내지 도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도들이다.
도 9는 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치를 형성하는 방법을 설명하기 위한 것으로, 도 1의 A-A'선에 따른 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100: 반도체 기판 113: 제 1 불순물 영역
115,116, 117, 118: 제 2 불순물 영역
120a: 스트링 선택 게이트 120b: 그라운드 선택 게이트
120c: 메모리 셀 게이트
본 발명은 반도체 메모리 소자 및 그 제조방법에 대한 것으로, 보다 상세하게는 비휘발성 메모리 장치 및 그 형성방법에 관한 것이다.
비휘발성 메모리 장치는 전원이 차단되어도 저장된 정보가 소실되지 않는 메모리이다. 비휘발성 메모리 장치는 연결 형태에 따라서 낸드(NAND)형과 노어(NOR)형으로 나뉘어질 수 있다. 낸드형 플래시 메모리 셀은 스트링 선택 트랜지스터(SSL), 복수개의 메모리 셀 트랜지스터들 및 그라운드 선택 트랜지스터(GSL)가 직렬로 연결되어 있다. 스트링 선택 트랜지스터는 콘택 플러그를 통하여 비트라인과 연결되고, 그라운드 선택 트랜지스터는 공통 소스라인(CSL)과 연결된다.
낸드형 플래시 메모리 장치의 프로그램은 선택된 비트라인에 0V의 전압을 인가하고, 스트링 선택 트랜지스터의 게이트에 1.8V~3.3V의 전원 전압(Vcc)을 인가하는 것을 포함한다. 이에 따라, 선택된 비트라인에 연결된 셀 트랜지스터의 채널 전압이 0V가 되도록 한다. 선택된 워드라인에 프로그램 전압(Vpgm)을 인가하여, 선택된 셀 트랜지스터로 전자가 파울러-노드하임 터널링(fowler-nordheim: FN) 되도록 한다. 비선택된 비트라인에 연결되고 선택된 워드라인에 연결된 셀 트랜지스터의 프 로그램을 방지하기 위하여, 셀프 부스팅(self-boosting) 방법이 사용될 수 있다.
통상적인 셀프 부스팅 방법은 그라운드 선택 트랜지스터의 게이트에 0V를 인가하여, 그라운드 경로를 차단하는 것을 포함한다. 비선택된 비트라인과 비선택 스트링 선택 트랜지스터의 게이트에 프로그램 금지 전압(program inhibition voltage)으로서 전원전압(Vcc)이 인가된다. 선택된 워드라인에 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드라인에 패스전압(Vpass)이 인가되어, 비선택된 셀 트랜지스터의 채널 전압이 부스팅(boosting)된다. 비선택된 셀 트랜지스터가 프로그램되는 것을 방지할 수 있다. 하지만, 통상적인 셀프 부스팅 방법에서는, 상기 스트링 선택 트랜지스터와 그것에 인접한 메모리 셀 트랜지스터 사이, 및 상기 그라운드 선택 트랜지스터와 그것에 인접한 메모리 셀 트랜지스터 사이의 접합영역들에서, 누설 전류가 발생할 수 이다. 더구나, 상기 접합영역들에서는, GIDL(gate induced drain leakage current), BTBT(band-to-band tunneling)이 발생할 수 있다. 이에 따라, 셀프 부스팅 레벨이 낮아질 수 있는 단점이 있다.
한편, 통상적인 낸드 플래시 메모리에서는, 상기 프로그램 금지 전압인가 시, 핫 캐리어에 의한 소프트 프로그램이 발생할 수 있다. 핫 캐리어에 의한 프로그램은 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터에서 빈번하게 발생될 수 있다. 프로그램 금지 전압 인가 시, 스트링 선택 트랜지스터의 게이트에는 전원전압이 인가되지만 그라운드 선택 트랜지스터의 게이트에는 0V의 전압이 인가된다. 그라운드 선택 트랜지스터의 채널 전압은 부스팅 전압과 큰 차이를 가질 수 있다. 따라서, 그라운드 선택 트랜지스터에 가장 인접한 메모리 셀 트랜지스터 에서 핫 캐리어에 의한 프로그램 현상이 쉽게 발생할 수 있다. 상기 가장 인접한 메모리 셀 트랜지스터에 소프트 프로그램을 유발한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 고안된 것으로, 본 발명의 목적은 프로그램 금지 효율을 개선하는 비휘발성 메모리 장치 및 그 제조방법을 제공하기 위한 것이다.
본 발명의 또 다른 목적은 프로그램 오동작을 줄일 수 있는 비휘발성 메모리 장치 및 그 제조방법을 제공하기 위한 것이다.
상술한 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 장치는 활성영역을 한정하는 소자분리영역을 갖는 반도체 기판; 상기 활성영역을 가로지르는 스트링 선택라인 및 그라운드 선택라인; 상기 스트링 선택라인 및 상기 그라운드 선택라인 사이에 배열된 복수의 워드라인들; 상기 복수의 워드라인들 사이에 제공되고, 제 1 깊이를 갖는 제 1 불순물 영역들; 및 상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에 제공되고, 상기 제 1 깊이보다 깊은 제 2 깊이를 갖는, 제 2 불순물 영역들을 포함한다.
본 발명의 일 실시예에서, 상기 제 2 불순물 영역들은 상기 스트링 선택라인 및 상기 그라운드 선택라인 의 가장자리에 인접하여 제공될 수 있다.
본 발명의 일 실시예에서, 상기 제 2 불순물 영역들은 서로 인접하는 스트링 선택라인들 사이, 및/또는 서로 인접하는 그라운드 선택 트랜지스터들 사이에 추가적으로 제공될 수 있다.
본 발명의 일 실시예에서, 상기 제 1 불순물 영역들은 상기 스트링 선택라인, 및 상기 그라운드 선택라인에 추가적으로 제공될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 비휘발성 메모리 제보방법은 활성영역을 한정하는 소자분리영역을 갖는 반도체 기판을 제공하는 것; 상기 활성영역을 가로지르는 스트링 선택라인 및 그라운드 선택라인과, 상기 스트링 선택라인 및 상기 그라운드 선택라인 사이에 배열된 복수의 워드라인들을 제공하는 것; 상기 스트링 선택라인, 상기 그라운드 선택라인 및 상기 복수의 워드라인들 사이에, 제 1 깊이를 갖는 제 1 불순물 영역들을 형성하는 것; 및 상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에, 상기 제 1 깊이보다 깊은 제 2 깊이를 갖는 제 2 불순물 영역들을 형성하는 것을 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장 되어진 것이다.
본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 부분, 물질 등을 기술하기 위해서 사용되었지만, 이들 부분이 같은 용어들에 의해서 한정 되어서는 안 된다. 또한 이들 용어들은 단지 어느 소정 부분을 다른 부분과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제 1 부분으로 언급된 것이 다른 실시예에서는 제 2 부분으로 언급될 수도 있다.
도 1 및 도 2를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치가 설명된다. 도 1 및 도 2를 참조하면, 반도체 기판(100)에 소자 분리막(미도시)을 배치하여 복수개의 활성 영역들(110)을 한정한다. 그리고 스트링 선택라인(SSL) 및 그라운드 선택라인(GSL)이 서로 평행하게, 상기 활성 영역들(110)을 가로질러 배열된다. 복수개의 워드라인들(WL1, WL2, ...., WLn-1, WLn)이 상기 스트링 선택라인(SSL) 및 상기 그라운드 선택라인(GSL) 사이에 배열된다. 인접하는 스트링 선택라인(SSL)들 사이에는 콘택 플러그(DC)가 형성되어, 비트라인(미도시)과 전기적으로 연결된다. 인접하는 그라운드 선택라인(GSL)들 사이에는 공통 소오스 라인(CSL)이 제공된다.
본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 상기 스트링 선택라인(SSL)에 연결된 스트링 선택 게이트(120a)를 갖는 스트링 선택 트랜지스터, 상기 복수개의 워드라인들에 각각 연결된 메모리 게이트(120b)를 갖는 복수개의 메모리 셀 트랜지스터들, 및 상기 그라운드 선택라인(GSL)에 연결된 그라운드 선택 게이트(120c)를 갖는 그라운드 선택 트랜지스터를 포함한다. 상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에 누설전류 방지를 위한 불순물 영역이 제공된다.
도 2를 재차 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는 반도체 기판(100) 상에 스트링 선택 게이트(120a), 복수개의 메모리 셀 게이트들(120b) 및 그라운드 선택 게이트(120c)를 포함한다. 상기 복수개의 메모리 셀 게이트들(120b)은 상기 스트링 선택 게이트(120a) 및 상기 그라운드 선택 게이트(120c) 사이에 배열된다. 상기 복수개의 메모리 셀 게이트들(120b) 각각은 터널 절연막(121b), 전하저장층(123b), 블로킹 유전막(125b) 및 게이트 도전막(127b)을 포함할 수 있다. 상기 스트링 선택 게이트(120a)와 상기 그라운드 선택 게이트(120c)는 상기 복수개의 셀 게이트들(120b)과 동일한 구조일 수 있다. 즉, 상기 스트링 선택 게이트(120a)는 터널 절연막(121a), 전하저장층(123a), 블로킹 유전막(125a) 및 게이트 도전막(127a)을 포함할 수 있다. 상기 그라운드 선택 게이트(120c)는 터널 절연막(121c), 전하저장층(123c), 블로킹 유전막(125c) 및 게이트 도전막(127c)을 포함할 수 있다. 상기 스트링 선택 게이트(120a)와 그라운드 선택 게이트(120c)는 전하저장층(123a, 123c)과 게이트 도전막(127a, 127c)이 전기적으로 연결되는 구조일 수 있다.
상기 반도체 기판(100)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 터널 절연막(121a, 121b, 121c)은 상기 반도체 기판의 열산화에 의하여 형성된 실리콘 열산화막일 수 있다. 상기 전하저장층은 부유 게이트 또 는 전하트랩층일 수 있다. 상기 전하트랩층은 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 게이트 도전막(127a, 127b, 127c)은 일 함수 4.0eV 이상의 물질을 포함한다. 상기 게이트 도전막은 예를 들면, 폴리실리콘막, 텅스텐 질화막(WN), 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 몰리브덴 질화막(MoN)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 유전막(125a, 125b, 125c)은 상기 전하저장층(123a, 123b, 123c)에 저장된 전하가 상기 게이트 도전막으로 유출되는 것을 블로킹할 수 있는 유전막이다. 예컨대, 상기 블로킹 유전막은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트 및 HfSiO, HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
상기 스트링 선택 게이트, 복수개의 메모리 셀 게이트들 및 그라운드 선택 게이트 사이에 제 1 불순물 영역들(113)이 있다. 상기 제 1 불순물 영역들(113)은 상기 트랜지스터들의 채널 영역의 도전형과 반대 도전형일 수 있다. 예를 들면, 상기 채널 영역이 p형 불순물로 도핑되어 있으면, 상기 제 1 불순물 영역들(113)은 n형 불순물 이온으로 도핑될 수 있다. 예를 들면, 비소(As)가 도핑될 수 있다. 상기 제 1 불순물 영역들(113)은 제 1 깊이 D1을 가질 수 있다. 상기 스트링 선택 게이트와 상기 스트링 선택 게이트에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 상기 그라운드 선택 게이트에 인접한 메모리 셀 게이트 사이에, 제 2 불순물 영역들(115, 116)이 있다. 상기 제 2 불순물 영역들(115, 116)은 상기 제 1 불순물 영역들(113)의 깊이 D1 보다 깊은 제 2 깊이 D2를 가질 수 있다. 상기 제 2 불순물 영역들(115, 116)은 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다. 상기 제 2 불순물 영역들(115, 116)은 제 1 불순물 영역들(113)과 동일의 도전형을 갖는다. 예를 들면, 상기 제 2 불순물 영역들(115, 116)에 인(P)이 도핑될 수 있다. 상기 제 2 불순물 영역들(115, 116)은 상기 스트링 선택 게이트 및 상기 그라운드 선택 게이트의 가장자리에 인접하여 비대칭적으로 제공될 수 있다. 상기 제 2 불순물 영역들(115, 116)은 상기 스트링 선택 게이트, 및 상기 그라운드 선택 게이트의 하부로 연장할 수 있다.
도 1 및 도 3을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치가 설명된다. 도 3은 도 1의 A-A'선에 따라 취한 단면도이다.
도 3을 참조하면, 도 1을 참조하여 설명한 본 발명의 일 실시예와 동일한 구조의 스트링 선택 게이트(120a), 복수개의 메모리 셀 게이트들(120b) 및 그라운드 선택 게이트(120c)를 포함한다.
상기 스트링 선택 게이트, 복수개의 메모리 셀 게이트들 및 그라운드 선택 게이트 사이에 제 1 불순물 영역들(113)이 있다. 상기 제 1 불순물 영역들(113)은 상기 트랜지스터들의 채널 영역의 도전형과 반대 도전형일 수 있다. 예를 들면, 상기 채널 영역이 p형 불순물로 도핑되어 있으면, 상기 제 1 불순물 영역들(113)은 n형 불순물인 이온으로 도핑될 수 있다. 예를 들면, 비소(As)가 도핑될 수 있다. 상기 제 1 불순물 영역들(113)은 제 1 깊이 D1을 가질 수 있다. 상기 스트링 선택 게이트와 상기 스트링 선택 게이트 사이, 상기 그라운드 선택 게이트와 상기 그라운드 선택 게이트 사이, 상기 스트링 선택 게이트와 그것에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 그것에 인접한 메모리 셀 게이트 사이에, 제 2 불순물 영역들(117)이 있다. 상기 제 2 불순물 영역들(117)은 상기 제 1 불순물 영역들(113)의 깊이 D1 보다 깊은 제 2 깊이 D2를 가질 수 있다. 상기 제 2 불순물 영역들(117)은 상기 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다. 상기 제 2 불순물 영역들(117)은 상기 제 1 불순물 영역들(113)과 동일의 도전형을 갖는다. 예를 들면, 상기 제 2 불순물 영역들(117)에 인(P)이 도핑될 수 있다. 상기 제 2 불순물 영역들(117)은 대칭적 구조로 제공될 수 있다.
도 1 및 도 4를 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치가 설명된다. 도 4는 도 1의 A-A'선에 따라 취한 단면도이다.
도 4를 참조하면, 도 1을 참조하여 설명한 본 발명의 일 실시예와 동일한 구조의 스트링 선택 게이트(120a), 복수개의 메모리 셀 게이트들(120b) 및 그라운드 선택 게이트(120c)를 포함한다.
상기 스트링 선택 게이트, 복수개의 메모리 셀 게이트들 및 그라운드 선택 게이트 사이에 제 1 불순물 영역들(113)이 있다. 상기 제 1 불순물 영역들(113)은 상기 트랜지스터들의 채널 영역의 도전형과 반대 도전형일 수 있다. 예를 들면, 상기 채널 영역이 p형 불순물로 도핑되어 있으면, 상기 제 1 불순물 영역들(113)은 n형 불순물인 비소(As) 이온으로 도핑될 수 있다. 상기 제 1 불순물 영역들(113)은 제 1 깊이 D1을 가질 수 있다. 상기 스트링 선택 게이트와 상기 스트링 선택 게이트 사이, 상기 그라운드 선택 게이트와 상기 그라운드 선택 게이트 사이, 상기 스트링 선택 게이트와 그것에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 그것에 인접한 메모리 셀 게이트 사이에, 제 2 불순물 영역들(118)이 있다. 상기 제 2 불순물 영역들(118)은 상기 제 1 불순물 영역들(113)의 깊이 D1 보다 깊은 제 2 깊이 D2를 가질 수 있다. 상기 제 2 불순물 영역들(118)은 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다. 상기 제 2 불순물 영역들(118)은 제 1 불순물 영역들(113)과 동일의 도전형을 갖는다. 예를 들면, 상기 제 2 불순물 영역들(118)에 인(P)이 도핑될 수 있다. 상기 제 2 불순물 영역들(118)은 대칭적 구조로 제공될 수 있다. 상기 제 2 불순물 영역들(118)은 상기 스트링 선택 게이트, 및 상기 그라운드 선택 게이트의 하부로 연장할 수 있다.
도 5 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 형성방법이 설명된다.
도 5를 참조하면, 반도체 기판(100) 상에 스트링 선택 게이트(120a), 복수개의 메모리 셀 게이트들(120b) 및 그라운드 선택 게이트(120c)를 형성한다. 상기 복수개의 메모리 셀 게이트들(120b) 각각은 터널 절연막(121b), 전하저장층(123b), 블로킹 유전막(125b) 및 게이트 도전막(127b)을 포함할 수 있다. 상기 스트링 선택 게이트(120a)와 상기 그라운드 선택 게이트(120c)는 상기 복수개의 셀 게이트들(120b)과 동일한 구조일 수 있다. 상기 스트링 선택 게이트(120a)와 그라운드 선 택 게이트(120c)는 전하저장층(123a, 123c)과 게이트 도전막(127a, 127c)이 전기적으로 연결되는 구조일 수 있다. 상기 게이트 도전막(127a, 127b, 127c) 상에 다른 도전막(미도시)을 형성하고, 상기 다른 도전막 상에 하드마스크막(미도시)이 형성될 수도 있다. 상기 다른 도전막은 금속막, 또는 금속 실리사이드막을 포함할 수 있다.
상기 반도체 기판(100)은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 터널 절연막(121a, 121b, 121c)은 상기 반도체 기판의 열산화에 의하여 형성된 실리콘 열산화막일 수 있다. 상기 전하저장층은 부유 게이트 또는 전하트랩층일 수 있다. 상기 전하트랩층은 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나를 포함할 수 있다. 상기 게이트 도전막(127a, 127b, 127c)은 일 함수 4.0eV 이상의 물질로 이루어지며, 폴리실리콘막, 텅스텐 질화막(WN), 타이타늄 질화막(TiN), 탄탈륨 질화막(TaN) 및 몰리브덴 질화막(MoN)을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다. 상기 블로킹 유전막(125a, 125b, 125c)은 상기 전하저장층(123a, 123b, 123c) 에 저장된 전하가 상기 게이트 도전막으로 유출되는 것을 블로킹할 수 있는 유전막으로, 상기 터널 절연막 보다 유전상수가 큰 물질을 포함할 수 있다. 예컨대, 상기 블로킹 유전막은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트 및 HfSiO, HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
이온주입 공정을 통하여 상기 스트링 선택 게이트, 상기 복수개의 메모리 셀 게이트들 및 상기 그라운드 선택 게이트 사이에 제 1 불순물 영역들(113)을 형성한다. 상기 제 1 불순물 영역들(113)은 상기 채널 영역의 불순물과 반대 도전형일 수 있다. 예를 들면, 상기 채널 영역이 p형 불순물로 도핑되어 있으면, 상기 이온주입 공정은 n형 불순물인 비소(As) 또는 인(P) 이온을 주입하는 것을 포함할 수 있다. 상기 제 1 불순물 영역들(113)은 제 1 깊이 D1를 가지도록 형성된다.
도 6 및 도 7을 참조하면, 상기 복수의 메모리 셀 게이트들(120b)에 인접한 측의, 상기 스트링 선택 트랜지스터(120a) 및 상기 그라운드 선택 트랜지스터(120c)의 접합 영역들에, 상기 스트링 선택 게이트와 상기 스트링 선택 게이트에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 상기 그라운드 선택 게이트에 인접한 메모리 셀 게이트 사이에, 상기 제 1 깊이 D1보다 깊은 제 2 깊이 D2를 갖는, 제 2 및 제 3 불순물 영역들(115, 116)을 형성한다.
도 6을 참조하여, 상기 제 2 불순물 영역들(115)을 형성한다. 상기 제 2 불순물 영역들(115)을 형성하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들 면, 상기 복수의 메모리 셀 게이트들(120b) 중 일단의 메모리 셀 게이트와 그에 인접한 스트링 선택 게이트 사이, 및 상기 일단의 메모리 셀 게이트와 그에 인접한 그라운드 선택 게이트 사이를 노출하는 제 1 개구부(131h)를 갖는 제 1 포토레지스트 패턴(131)을 형성한다. 상기 제 1 포토레지스트 패턴(131)을 마스크로 상기 제 1 불순물 영역들(113)과 동일한 도전형을 가진 불순물 이온으로 제 1 경사 이온 주입 공정(141)을 수행한다. 예를 들면, 상기 제 2 불순물 영역들(115)에 인(P)이 주입될 수 있다. 상기 제 1 경사 이온 주입 공정(141)을 수행하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들면, 상기 일단에 대향하는 타단의 메모리 셀 게이트로부터 상기 일단의 메모리 셀 게이트를 향하도록 이온 주입하여, 상기 제 2 불순물 영역들(115)이 상기 스트링 선택 게이트 및 상기 그라운드 선택 게이트의 가장자리에 인접하여 비대칭적으로 형성되도록 한다. 상기 제 2 불순물 영역들(115)은 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다.
도 7을 참조하면, 상기 제 1 포토레지스트 패턴(131)을 제거하고, 상기 제 3 불순물 영역들(116)을 형성한다. 상기 제 3 불순물 영역들(116)을 형성하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들면, 상기 복수의 메모리 셀 게이트들(120b) 중 상기 타단의 메모리 셀 게이트와 그에 인접한 스트링 선택 게이트 사이, 및 상기 타단의 메모리 셀 게이트와 그에 인접한 그라운드 선택 게이트 사이를 노출하는 제 2 개구부(133h)를 갖는 제 2 포토레지스트 패턴(133)을 형성한다. 상기 제 2 포토레지스트 패턴(133)을 마스크로 상기 제 1 불순물 영역들(113)과 동일 한 도전형을 가진 불순물 이온으로 제 2 경사 이온 주입 공정(143)을 수행한다. 예를 들면, 상기 제 2 불순물 영역들(116)에 인(P)이 주입될 수 있다. 상기 제 2 경사 이온 주입 공정을 수행하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들면, 상기 일단의 메모리 셀 게이트로부터 상기 타단의 메모리 셀 게이트를 향하도록 이온 주입하여, 상기 제 3 불순물 영역들(116)이 상기 스트링 선택 게이트 및 상기 그라운드 선택 게이트의 가장자리에 인접하여 비대칭적으로 형성되도록 한다. 상기 제 2 불순물 영역들(116)은 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다. 상기 복수개의 메모리 셀 게이트들을 일단 및 타단으로 표현한 것은 상기 복수개의 메모리 셀 게이트들이 일 방향(예를 들면, WL1에서 WLn을 향하는 방향)을 따라 스트링으로 배열된 것으로부터 이해될 수 있다. 예를 들면, 상기 일단의 메모리 셀 게이트는 WL1에 연결된 메모리 셀 게이트이고, 상기 타단의 메모리 셀 게이트는 WLn에 연결된 메모리 셀 게이트로 이해될 수 있다.
도 6 및 도 7을 재차 참조하면, 상기 제 2 불순물 영역들(115, 116)을 형성하는 상기 제 1 및 제 2 경사 이온주입 공정(141, 143)은 상기 제 1 및 제 2 포토레지스트 패턴(131, 133)의 높이 L3, 상기 스트링 선택 게이트와 그에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 그에 인접 메모리 셀 게이트 사이의 간격 L1, 및 상기 메모리 셀 게이트들의 폭 L2를 고려할 때, 상기 반도체 기판과 이온 주입 방향은 90°≥θ1≥ tan-1(L3/(L1+L2/2))의 각도일 수 있다. 상기 제1 및 제 2 포토레지스트 패턴(131, 133)이, 상기 스트링 선택 게이트 및 상기 그 라운드 선택 게이트와 가장 인접한 메모리 셀 게이트 상부면의 절반을 덮은 것을 고려한 것이다. 상기 제 2 불순물 영역들(115, 116)은 상기 스트링 선택 게이트, 및 그라운드 선택 게이트의 하부로 연장할 수 있다.
도 5 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 형성방법이 설명된다.
도 5를 참조하여 설명된 동일한 공정으로, 본 발명의 일 실시예와 동일한 구조의 게이트들 및 제 1 불순물 영역들(113)이 형성된다.
도 8을 참조하면, 상기 그라운드 선택 게이트와 그에 인접하는 메모리 셀 게이트 사이, 상기 스트링 선택 게이트와 그에 인접하는 메모리 셀 게이트 사이, 서로 인접하는 스트링 선택 게이트들(120a) 사이, 서로 인접하는 그라운드 선택 게이트들(120c) 사이에, 제 2 불순물 영역들(117)을 형성한다. 상기 제 2 불순물 영역들(117)은 상기 제 1 불순물 영역들(113)의 상기 제 1 깊이 D1 보다 깊은 제 2 깊이 D2를 갖는다.
상기 제 2 불순물 영역들(117)을 형성하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들면, 상기 복수의 메모리 셀 게이트들(120b) 사이의 접합영역들을 덮고, 상기 스트링 선택 게이트(120a) 및 상기 그라운드 선택 게이트(120c)에 인접한 접합 영역들을 노출하는 포토레지스트 패턴(135)을 형성한다. 상기 포토레지스트 패턴(135)을 마스크로 이온 주입 공정을 수행한다. 상기 이온 주입 공정은 상기 제 2 불순물 영역들(117) 이 상기 제 2 깊이 D2를 갖도록하는 에너지로 수행될 수 있다. 상기 제 2 불순물 영역들(117)은 제 1 불순물 영역들(113)보다 저농도의 불 순물 이온으로 도핑될 수 있다. 예를 들면, 상기 제 2 불순물 영역들(117)에 인(P)이 주입될 수 있다. 상기 이온 주입 공정은 상기 제 1 불순물 영역들(113)과 동일한 도전형을 가진 불순물 이온을 상기 반도체 기판에 수직으로 주입하는 것을 포함할 수 있다.
도 5 및 도 9를 참조하여, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 형성방법이 설명된다.
도 5를 참조하여 설명된 동일한 공정으로, 본 발명의 일 실시예와 동일한 구조의 게이트들 및 제 1 불순물 영역들(113)이 형성된다.
도 9를 참조하면, 상기 그라운드 선택 게이트와 그에 인접하는 메모리 셀 게이트 사이, 상기 스트링 선택 게이트와 그에 인접하는 메모리 셀 게이트 사이, 서로 인접하는 스트링 선택 게이트들(120a) 사이, 서로 인접하는 그라운드 선택 게이트들(120c) 사이에, 제 2 불순물 영역들(118)을 형성한다. 상기 제 2 불순물 영역들(118)은 상기 제 1 불순물 영역들(113)의 상기 제 1 깊이 D1 보다 깊은 제 2 깊이 D2를 갖는다.
상기 제 2 불순물 영역들(118)을 형성하는 것은 다음과 같은 공정으로 수행될 수 있다. 예를 들면, 상기 복수의 메모리 셀 게이트들(120b) 사이의 접합영역들에는 주입되지 않을 정도의 경사진 각도 θ2로, 상기 제 1 불순물 영역들(113)과 동일한 도전형을 가진 불순물 이온을 이온 주입한다. 이때, 별도의 포토레지스트 패턴이 요구되지 않는다. 상기 제 2 불순물 영역들(118)은 제 1 불순물 영역들(113)보다 저농도의 불순물 이온으로 도핑될 수 있다. 예를 들면, 상기 제 2 불순물 영 역들(118)에 인(P)이 주입될 수 있다.
상기 메모리 셀 게이트들 사이의 간격 L5이, 상기 스트링 선택 게이트와 그에 인접한 메모리 셀 게이트 사이, 및 상기 그라운드 선택 게이트와 그에 인접 메모리 셀 게이트 사이의 간격 L1 보다 좁다. 때문에, 경사 주입되는 이온이 상기 메모리 셀 게이트들 사이의 접합영역들에서는 상기 메모리 셀 게이트들에 의해 가려져, 상기 반도체 기판 아래 부분으로 주입되지 못할 수 있다. 예를 들면, 상기 반도체 기판으로부터 상기 메모리 셀 게이트들의 높이를 L4라고 하면, 이온 주입 각도는 tan-1(L4/L5)>θ2≥ tan-1(L4/L1)의 범위일 수 있다. 상기 제 2 불순물 영역들(118)은 상기 스트링 선택 게이트, 및 상기 그라운드 선택 게이트의 하부로 연장할 수 있다.
상기 상술한 바와 같이 본 발명에 의하면, 메모리 셀 트랜지스터들의 접합영역들을 얕게 유지하면서, 스트링 선택 트랜지스터 및 그라운드 선택 트랜지스터의 접합영역을 DDD 구조로 함에 따라, 단채널 효과 방지, 및 비선택된 스트링의 프로그램 금지 전압 인가 시 핫 캐리어 현상에 의한 소프트 프로그램을 방지할 수 있다. 또한, 부스팅 레벨이 안정적으로 유지되어, 프로그램 효율이 증가될 수 있다.
Claims (20)
- 활성영역을 한정하는 소자분리영역을 갖는 반도체 기판;상기 활성영역을 가로지르는 스트링 선택라인 및 그라운드 선택라인;상기 스트링 선택라인 및 상기 그라운드 선택라인 사이에 배열된 복수의 워드라인들;상기 복수의 워드라인들 사이에 제공되고, 제 1 깊이를 갖는, 제 1 불순물 영역들; 및상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에 제공되고, 상기 제 1 깊이보다 깊은 제 2 깊이를 갖는, 제 2 불순물 영역들을 포함하는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제 2 불순물 영역들은 상기 스트링 선택라인 및 상기 그라운드 선택라인의 가장자리에 인접하여 제공된 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제 2 불순물 영역들은 서로 인접하는 스트링 선택라인들 사이에 추가적으로 제공된 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제 2 불순물 영역들은 서로 인접하는 그라운드 선택라인들 사이에 추가적으로 제공된 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제 1 불순물 영역들은 상기 스트링 선택라인, 상기 그라운드 선택라인에 인접하여 추가적으로 제공된 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 복수의 워드라인들 각각은 터널 절연막, 전하 저장층, 유전막 및 게이트 도전막을 포함하는 비휘발성 메모리 장치.
- 청구항 6에 있어서,상기 게이트 도전막은 4eV 이상의 일함수를 갖는 물질을 포함하는 비휘발성 메모리 장치.
- 청구항 6에 있어서,상기 유전막은 상기 터널 절연막 보다 유전상수가 큰 물질을 포함하되,상기 터널 절연막은 실리콘 열산화막을 포함하고, 상기 유전막은 실리콘 산화막, 실리콘 질화막, Al2O3, 하프늄 알루미네이트, HfAlO, HfAlON, 하프늄 실리케이트, HfSiO, 및 HfSiON을 구비하는 그룹에서 선택된 적어도 하나를 포함하는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 복수의 워드라인들 각각은 전하 저장층 및 게이트 도전막을 포함하되,상기 전하저장층은 실리콘 질화막(Si3N4), 나노 결정 실리콘(nano crystalline silicon), 나노 결정 실리콘게르마늄(nano crystalline silicon germanium), 나노 결정 금속(nano crystalline metal), 알루미늄 산화막(Al2O3), 하프늄 산화막(HfO2), 하프늄알루미늄산화막(HfAlO) 및 하프늄실리콘산화질화막(HfSiON)을 구비하는 그룹에서 선택되는 적어도 하나를 포함하는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 제 1 불순물 영역들은, 상기 복수개의 워드라인들에 연결된 셀 트랜지스터들의 채널 영역들의 불순물과 반대 도전형을 갖는 불순물 이온을 포함하는 비휘발성 메모리 장치.
- 청구항 1에 있어서,상기 반도체 기판은 단결정 실리콘막, SOI(silicon on insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘 막, 절연막 상에 형성된 실리콘 단결정막, 및 절연막 상에 형성된 폴리실리콘막을 구비하는 그룹에서 선택되는 적어도 하나를 포함하는 비휘발성 메모리 장치.
- 활성영역을 한정하는 소자분리영역을 갖는 반도체 기판을 제공하는 것;상기 활성영역을 가로지르는 스트링 선택라인 및 그라운드 선택라인과, 상기 스트링 선택라인 및 상기 그라운드 선택라인 사이에 배열된 복수의 워드라인들을 제공하는 것;상기 스트링 선택라인, 상기 그라운드 선택라인 및 상기 복수의 워드라인들 사이에, 제 1 깊이를 갖는, 제 1 불순물 영역들을 형성하는 것; 및상기 스트링 선택라인과 상기 스트링 선택라인에 인접한 워드라인 사이, 및 상기 그라운드 선택라인과 상기 그라운드 선택라인에 인접한 워드라인 사이에, 상기 제 1 깊이보다 깊은 제 2 깊이를 갖는, 제 2 불순물 영역들을 형성하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 12에 있어서,상기 제 2 불순물 영역들을 형성하는 것은:상기 복수의 워드라인들 중 일단의 워드라인과 그에 인접한 스트링 선택라인 사이, 및 상기 일단의 워드라인과 그에 인접한 그라운드 선택라인 사이를 노출하는 제 1 포토레지스트 패턴을 형성하는 것; 그리고상기 제 1 포토레지스트 패턴을 마스크로 제 1 경사 이온 주입 공정을 수행하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 13에 있어서,상기 제 1 경사 이온 주입 공정을 수행하는 것은:상기 일단에 대향하는 타단의 워드라인으로부터 상기 일단의 워드라인을 향하도록 이온 주입하여, 상기 제 2 불순물 영역들이 상기 스트링 선택라인 및 상기 그라운드 선택라인의 가장자리에 인접하여 형성되도록 하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 13에 있어서,상기 제 2 불순물 영역들을 형성하는 것은:상기 복수의 워드라인들 중 상기 일단에 대향하는 타단의 워드라인과 그에 인접한 스트링 선택라인 사이, 및 상기 타단의 워드라인과 그에 인접한 그라운드 선택라인 사이를 노출하는 제 2 포토레지스트 패턴을 형성하는 것; 그리고상기 제 2 포토레지스트 패턴을 마스크로 제 2 경사 이온 주입 공정을 수행하는 것을 더 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 15에 있어서,상기 제 2 경사 이온 주입 공정을 수행하는 것은:상기 일단의 워드라인으로부터 상기 타단의 워드라인을 향하도록 이온 주입하여, 상기 제 2 불순물 영역들이 상기 스트링 선택라인 및 상기 그라운드 선택라인의 가장자리에 인접하여 형성되도록 하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 15에 있어서,상기 제 1 및 제 2 경사 이온 주입 공정을 수행하는 것은:상기 워드라인들의 폭을 L2, 상기 스트링 선택라인/상기 그라운드 선택라인과 그에 인접한 워드라인 사이의 간격을 L1, 상기 제 1 및 제 2 포토레지스트 패턴의 높이를 L3라 할 때, 상기 반도체 기판과 이온 주입 방향이 이루는 각도 θ는 90°≥θ≥tan-1(L3/(L1+1/2L2))이 되도록 수행하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
- 청구항 12에 있어서,상기 제 2 불순물 영역들을 형성하는 것은:상기 복수의 워드라인들 사이를 덮고, 상기 스트링 선택라인 및 상기 그라운드 선택라인에 인접한 접합 영역들을 노출하는 포토레지스트 패턴을 형성하는 것; 그리고상기 포토레지스트 패턴을 마스크로 이온 주입 공정을 수행하는 것을 포함하되, 상기 제 2 불순물 영역들은 서로 인접하는 스트링 선택라인들 사이 및 서로 인접하는 그라운드 선택라인들 사이에 추가적으로 형성되는 비휘발성 메모리 장치의 형성방법.
- 청구항 12에 있어서,상기 제 2 불순물 영역들을 형성하는 것은:상기 복수의 메모리 셀 트랜지스터들 사이에는 주입되지 않을 정도의 경사진 각도로 이온 주입 공정을 수행하는 것을 포함하되, 상기 제 2 불순물 영역들은 서로 인접하는 스트링 선택라인들 사이 및 서로 인접하는 그라운드 선택라인들 사이에 추가적으로 형성되는 비휘발성 메모리 장치의 형성방법.
- 청구항 19에 있어서,상기 이온 주입 공정을 수행하는 것은:상기 워드라인들 사이의 간격을 L5, 상기 스트링 선택라인/상기 그라운드 선택라인과 그에 인접한 워드라인 사이의 간격을 L1, 상기 워드라인들의 높이를 L4라 할 때, 상기 반도체 기판과 이온 주입 방향이 이루는 각도 θ는 tan-1(L4/L5)>θ≥tan-1(L4/L1)이 되도록하는 것을 포함하는 비휘발성 메모리 장치의 형성방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060101949A KR100816755B1 (ko) | 2006-10-19 | 2006-10-19 | 플래시 메모리 장치 및 그 제조방법 |
| US11/675,372 US7898039B2 (en) | 2006-10-19 | 2007-02-15 | Non-volatile memory devices including double diffused junction regions |
| CN2007101818544A CN101165903B (zh) | 2006-10-19 | 2007-10-19 | 包括双扩散结区的非易失性存储器件及其制造方法 |
| TW096139291A TW200822346A (en) | 2006-10-19 | 2007-10-19 | Non-volatile memory devices including double diffused junction regions and methods of fabricating the same |
| US13/010,583 US8324052B2 (en) | 2006-10-19 | 2011-01-20 | Methods of fabricating non-volatile memory devices including double diffused junction regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060101949A KR100816755B1 (ko) | 2006-10-19 | 2006-10-19 | 플래시 메모리 장치 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100816755B1 true KR100816755B1 (ko) | 2008-03-25 |
Family
ID=39317090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060101949A KR100816755B1 (ko) | 2006-10-19 | 2006-10-19 | 플래시 메모리 장치 및 그 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7898039B2 (ko) |
| KR (1) | KR100816755B1 (ko) |
| CN (1) | CN101165903B (ko) |
| TW (1) | TW200822346A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101127381B1 (ko) * | 2008-12-24 | 2012-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 접합영역 형성 방법 |
| US8278178B2 (en) | 2008-09-19 | 2012-10-02 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of manufacturing the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771808B1 (ko) * | 2006-07-05 | 2007-10-30 | 주식회사 하이닉스반도체 | Ｓｏｎｏｓ 구조를 갖는 플래시 메모리 소자 및 그것의제조 방법 |
| KR20090056449A (ko) * | 2007-11-30 | 2009-06-03 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 형성 방법 |
| KR20090077300A (ko) * | 2008-01-10 | 2009-07-15 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 접합영역 및 그의 형성 방법 |
| KR101692364B1 (ko) * | 2010-11-15 | 2017-01-05 | 삼성전자 주식회사 | 비휘발성 메모리 장치의 제조 방법 및 그에 의해 제조된 비휘발성 메모리 장치 |
| KR101083918B1 (ko) * | 2010-12-15 | 2011-11-15 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| US8947122B2 (en) | 2013-01-14 | 2015-02-03 | Cypress Semiconductor Corporation | Non-volatile latch structures with small area for FPGA |
| US8897067B2 (en) | 2013-01-18 | 2014-11-25 | Cypress Semiconductor Corporation | Nonvolatile memory cells and methods of making such cells |
| CN106158668B (zh) * | 2015-03-31 | 2019-08-13 | 旺宏电子股份有限公司 | 制造半导体装置的方法 |
| KR102554495B1 (ko) * | 2016-01-22 | 2023-07-12 | 에스케이하이닉스 주식회사 | 수평적 커플링 구조를 갖는 불휘발성 메모리셀 및 이를 이용한 메모리 셀 어레이 |
| CN106941104B (zh) * | 2017-04-24 | 2019-09-17 | 上海华力微电子有限公司 | 一种结合耐高压晶体管的电荷捕获型非易失存储器制作方法 |
| JP7089967B2 (ja) * | 2018-07-17 | 2022-06-23 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| TWI727690B (zh) * | 2020-03-05 | 2021-05-11 | 華邦電子股份有限公司 | 非揮發性記憶體裝置及其製造方法 |
| CN113451317B (zh) * | 2020-03-26 | 2023-10-10 | 华邦电子股份有限公司 | 非易失性存储器装置及其制造方法 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970008624A (ko) * | 1995-07-20 | 1997-02-24 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| KR970051328A (ko) * | 1995-12-11 | 1997-07-29 | 김광호 | 분리된 소오스 라인을 가지는 비휘발성 기억소자 |
| KR970077631A (ko) * | 1996-05-17 | 1997-12-12 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5932909A (en) * | 1994-03-31 | 1999-08-03 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| US5977593A (en) * | 1996-11-28 | 1999-11-02 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR20020094354A (ko) * | 2001-06-11 | 2002-12-18 | 삼성전자 주식회사 | 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 |
| US6744097B2 (en) * | 2001-08-02 | 2004-06-01 | Samsung Electronics Co., Ltd. | EEPROM memory cell and method of forming the same |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09148542A (ja) | 1995-11-17 | 1997-06-06 | Sharp Corp | 半導体記憶装置及びその製造方法 |
| US5780893A (en) * | 1995-12-28 | 1998-07-14 | Nippon Steel Corporation | Non-volatile semiconductor memory device including memory transistor with a composite gate structure |
| US6008094A (en) * | 1997-12-05 | 1999-12-28 | Advanced Micro Devices | Optimization of logic gates with criss-cross implants to form asymmetric channel regions |
| KR100295149B1 (ko) * | 1998-03-26 | 2001-07-12 | 윤종용 | 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법 |
| US20020008257A1 (en) * | 1998-09-30 | 2002-01-24 | John P. Barnak | Mosfet gate electrodes having performance tuned work functions and methods of making same |
| JP3516616B2 (ja) * | 1999-08-03 | 2004-04-05 | シャープ株式会社 | 半導体装置の製造方法及び半導体装置 |
| US6284603B1 (en) * | 2000-07-12 | 2001-09-04 | Chartered Semiconductor Manufacturing Inc. | Flash memory cell structure with improved channel punch-through characteristics |
| KR100373855B1 (ko) * | 2001-01-20 | 2003-02-26 | 삼성전자주식회사 | 낸드형 플래시 메모리 장치 및 그 형성방법 |
| DE10228768A1 (de) * | 2001-06-28 | 2003-01-16 | Samsung Electronics Co Ltd | Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren |
| KR100524993B1 (ko) * | 2003-11-28 | 2005-10-31 | 삼성전자주식회사 | 높은 집적도 및 낮은 소스저항을 갖는 이이피롬셀,이이피롬소자 및 그 제조방법 |
| KR100983415B1 (ko) | 2003-12-30 | 2010-09-20 | 주식회사 하이닉스반도체 | 난드형 플래쉬 메모리 소자의 테스트 소자 및 이를 이용한테스트 방법 |
| KR20060066389A (ko) | 2004-12-13 | 2006-06-16 | 주식회사 하이닉스반도체 | 난드 플래시 메모리 소자 및 그 제조 방법 |
| KR100655291B1 (ko) * | 2005-03-14 | 2006-12-08 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 그 제조방법 |
| KR100624912B1 (ko) | 2005-03-22 | 2006-09-19 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| KR100673001B1 (ko) * | 2005-04-04 | 2007-01-24 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| US7283392B2 (en) * | 2005-04-26 | 2007-10-16 | Samsung Electronics Co., Ltd. | NAND flash memory device and methods of its formation and operation |
| KR100678478B1 (ko) * | 2005-06-29 | 2007-02-02 | 삼성전자주식회사 | 낸드형 불휘발성 메모리 장치 및 그 제조 방법 |
| US7618867B2 (en) * | 2006-07-26 | 2009-11-17 | Infineon Technologies Ag | Method of forming a doped portion of a semiconductor and method of forming a transistor |
-
2006
- 2006-10-19 KR KR1020060101949A patent/KR100816755B1/ko active IP Right Grant
-
2007
- 2007-02-15 US US11/675,372 patent/US7898039B2/en active Active
- 2007-10-19 CN CN2007101818544A patent/CN101165903B/zh active Active
- 2007-10-19 TW TW096139291A patent/TW200822346A/zh unknown
-
2011
- 2011-01-20 US US13/010,583 patent/US8324052B2/en active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932909A (en) * | 1994-03-31 | 1999-08-03 | Hitachi, Ltd. | Nonvolatile semiconductor memory device |
| KR970008624A (ko) * | 1995-07-20 | 1997-02-24 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| KR970051328A (ko) * | 1995-12-11 | 1997-07-29 | 김광호 | 분리된 소오스 라인을 가지는 비휘발성 기억소자 |
| KR970077631A (ko) * | 1996-05-17 | 1997-12-12 | 김광호 | 플래쉬 메모리장치 및 그 제조방법 |
| US5977593A (en) * | 1996-11-28 | 1999-11-02 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR20020094354A (ko) * | 2001-06-11 | 2002-12-18 | 삼성전자 주식회사 | 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치 |
| US6744097B2 (en) * | 2001-08-02 | 2004-06-01 | Samsung Electronics Co., Ltd. | EEPROM memory cell and method of forming the same |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8278178B2 (en) | 2008-09-19 | 2012-10-02 | Hynix Semiconductor Inc. | Nonvolatile memory device and method of manufacturing the same |
| KR101127381B1 (ko) * | 2008-12-24 | 2012-03-29 | 주식회사 하이닉스반도체 | 반도체 소자의 접합영역 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080093648A1 (en) | 2008-04-24 |
| US8324052B2 (en) | 2012-12-04 |
| CN101165903B (zh) | 2012-02-29 |
| TW200822346A (en) | 2008-05-16 |
| CN101165903A (zh) | 2008-04-23 |
| US20110111570A1 (en) | 2011-05-12 |
| US7898039B2 (en) | 2011-03-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100816755B1 (ko) | 플래시 메모리 장치 및 그 제조방법 | |
| KR100673001B1 (ko) | 비휘발성 메모리 장치 및 그 제조방법 | |
| US7170132B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| KR100919891B1 (ko) | 비휘발성 메모리 소자의 동작 방법 | |
| US8860124B2 (en) | Depletion-mode charge-trapping flash device | |
| KR100876082B1 (ko) | 메모리 소자 및 그 형성 방법 | |
| JP2005197750A (ja) | ２トランジスタｐｍｏｓメモリセル及びその製造方法 | |
| US7391653B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| US7411247B2 (en) | Twin insulator charge storage device operation and its fabrication method | |
| US7713795B2 (en) | Flash memory device with single-poly structure and method for manufacturing the same | |
| KR100687362B1 (ko) | 플래시 메모리 소자 및 그 제조 방법 | |
| US9385240B1 (en) | Memory device and method for fabricating the same | |
| US8222685B2 (en) | Flash memory device and method for manufacturing the same | |
| KR100595118B1 (ko) | 비휘발성 메모리 셀, 그 제조 방법 및 구동 방법 | |
| KR20070044130A (ko) | Ｎａｎｄ형 플래쉬 메모리 소자 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130228 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140228 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20150302 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20170228 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180228 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190228 Year of fee payment: 12 |
|
| FPAY | Annual fee payment |
Payment date: 20200228 Year of fee payment: 13 |