KR100323970B1 - 비휘발성메모리구조 - Google Patents

비휘발성메모리구조 Download PDF

Info

Publication number
KR100323970B1
KR100323970B1 KR1019980708045A KR19980708045A KR100323970B1 KR 100323970 B1 KR100323970 B1 KR 100323970B1 KR 1019980708045 A KR1019980708045 A KR 1019980708045A KR 19980708045 A KR19980708045 A KR 19980708045A KR 100323970 B1 KR100323970 B1 KR 100323970B1
Authority
KR
South Korea
Prior art keywords
transistor
nonvolatile
sector
memory device
drain
Prior art date
Application number
KR1019980708045A
Other languages
English (en)
Other versions
KR20000064879A (ko
Inventor
이종석
Original Assignee
박세광
현대 일렉트로닉스 아메리카 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박세광, 현대 일렉트로닉스 아메리카 인코포레이티드 filed Critical 박세광
Publication of KR20000064879A publication Critical patent/KR20000064879A/ko
Application granted granted Critical
Publication of KR100323970B1 publication Critical patent/KR100323970B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명은 어레이, 블록 또는 섹터 소거가 가능한 새로운 비휘발성 플래시 EEPROM 어레이 설계를 제공한다. 비교적 간단한 본 발명의 트랜지스터 설계 레이아웃은 어레이의 나머지 부분에 저장된 데이터에 영향을 주지않고 EEPROM 어레이의 작은 부분을 소거할 수 있게 한다. 또한, 주어진 블록 구조로된 플래시 EEPROM 어레이 레이아웃은 어레이 내의 인접한 블록들과 트랜지스터 제어 회로를 공유할 수 있고, 이에 따라 어레이 크기를 최소화할 수 있다. 새로운 비휘발성 플래시 EEPROM 어레이는 NOR 게이트 트랜지스터의 다수의 섹터를 포함하는 다수의 블록을 포함할 수 있다. 각각의 트랜지스터는 드레인, 소스 및 제어 게이트를 구비하는데, 바람직하게는, 칼럼 내의 각 트랜지스터의 드레인이 전기적으로 연결되고, 로우 내의 각 트랜지스터의 제어 게이트가 전기적으로 연결되고, 섹터 내의 모든 트랜지스터의 소스가 전기적으로 연결된다. 비휘발성 플래시 EEPROM 어레이의 하나의 섹터는 8개의 로우와 512개의 칼럼의 트랜지스터를 포함하는 것이 바람직하고, 하나의 블록은 128개의 수직으로 스택된 섹터를 포함하는 것이 바람직하다.

Description

비휘발성 메모리 구조{NON-VOLATILE MEMORY STRUCTURE}
일반적으로, 대부분의 컴퓨터는 데이터의 저장을 위해 마그네틱 디스크 드라이브를 사용한다. 그런데, 디스크 드라이브는 대형화되고 다수의 이동부(moving parts)를 구비하게 되는 경향이 있다. 그로 인해, 신뢰성의 문제 뿐만 아니라 상당한 양의 전력을 소비하게 되는 경향이 있다. 게다가, PC 및 카메라나 PDA(Personal Digital Assistant)와 같은 다른 디지털 장치들이 점점 소형화됨에 따라, 마그네틱 디스크 드라이브 저장장치는 점차 비실용적이 되고있다.
최근 들어, 플래시 EEPROM이 비휘발성 메모리 저장장치의 새로운 소스로 나타나고 있다. 플래시 EEPROM 메모리 장치는, 통상적으로, 디지털 형식으로 데이터를 저장하기 위한 플로팅 게이트(floating gate) 트랜지스터 어레이를 포함한다.
도1은 플래시 EEPROM 장치에서 사용되는 통상의 NMOS 플로팅 게이트 트랜지스터 셀(100)의 단면도를 도시하고 있다. NMOS 트랜지스터 셀(100)은, 통상적으로, 드레인 영역(104) 및 소스 영역(106)을 갖는 P형 기판(102)을 포함한다. 상기 드레인 영역(104) 및 소스 영역(106)은 통상적으로, P형 기판(102) 내에 N+ 확산영역으로 구성된다. 기판(102) 내의 채널 영역(108)은 소스 영역(106)으로부터 드레인 영역(104)을 분리한다.
기판(102)과 드레인 및 소스 영역(104, 106)의 상부에는 통상적으로 폴리실리콘으로 형성되는 플로팅 게이트(110) 및 제어 게이트(112)가 위치한다. 플로팅 게이트(110)는, 대부분의 경우 실리콘 다이옥사이드(silicon dioxide)를 포함하는 얇은 유전층(114)에 의해 기판(102)으로부터 분리된다. 유사하게, 유전층(116)은 플로팅 게이트(110)와 제어 게이트(112)를 분리한다. 전체 구조는 옥사이드 절연층(118)에 의해 덮여지고, 옥사이드층(118)을 통해 소스 영역(106)으로 소스 전압(Vs)을, 제어 게이트(112)로 게이트 전압(Vg)을, 및 드레인 영역(104)으로 드레인 전압(Vd)을 인가하기 위한 수단이 제공된다.
플래시 EEPROM 트랜지스터 셀(100)을 프로그램하기 위해서, 드레인 영역(104) 및 제어 게이트(112)는 소스 영역(106)의 전압 전위 이상의 전압 전위로 상승된다. 예를 들면, 드레인(104)은 약 5V의 전위(Vd)로 상승되고, 제어 게이트(112)는 약 12V의 전위(Vg)로 상승된다. 소스 영역(106)은, 통상적으로, 접지(ground)된다. 도1에 도시된 바와 같이, 이러한 조건하에서, 전류는 플로팅 게이트(110)에서 트랩되는(trapped) 열전자(hot electron)를 생성한다. 이러한 전자의 주입은 플로팅 게이트 임계값(threshold)을 약 3 내지 5V 만큼 증가시킨다.
플래시 EEPROM 트랜지스터 셀(100)을 소거(erase)하기 위해서, 드레인(104)은 통상적으로 플로팅되고, 제어 게이트(112)는 접지됨과 아울러 약 9 내지 12V의 전압이 수 밀리초 동안 소스(106)에 인가된다. 결과적으로, 플로팅 게이트(110)에 저장된 전자는 유전층(114)을 통해 드레인(104)으로 터널링될 것이다.
마지막으로, 플래시 EEPROM 트랜지스터 셀(100)을 판독(read)하기 위해서(즉, 상기 셀에 "1" 또는 "0"이 저장되는지를 판단), 상기 소스(106)는 통상적으로 접지 전위를 유지하고, 약 5V의 전압이 제어 게이트(112)에 인가되고, 약 1 내지 2V의 전위가 드레인(104)에 인가된다. 이러한 조건하에서, 프로그램되지 않은 셀(즉, 플로팅 게이트 상에 전자가 없음)은 25 내지 50 ㎂의 전류를 전도한다. 반면에, 프로그램된 셀은 전도하지 않는다.
도2에 도시된 바와 같이, 통상의 플래시 EEPROM 어레이(200)는 로우(row)와 칼럼(column)으로 배열된 다수의 트랜지스터(202)를 포함한다. 주지된 배열에 따라, 칼럼 내의 각 셀(202)의 드레인(D)은 공통 비트라인(204)에 연결된다. 유사하게, 각 로우 내의 각 셀(202)의 제어 게이트는 공통 워드라인(206)에 연결된다. 전체 어레이 내의 모든 셀(202)의 소스라인은 공통 소스라인에 연결된다.
이러한 구성에 따라, 어레이(200)의 셀들(202)은 개별적으로 프로그램될 수 있지만, 모든 셀들의 소스가 함께 연결되어 있기 때문에, 어레이(200) 내의 모든 셀들이 동시에 소거된다. 따라서, 어레이의 어떤 부분을 재프로그램하기 위해서는, 전체 어레이가 먼저 소거된 후에 재프로그램되어야 한다. 만일, 어레이에 저장된 일부 정보가 동일하게 유지되어야 하는 것이라면, 그 정보는 소거과정 동안에 메모리에 저장된 후에, 다시 어레이에 재프로그램되어야 한다. 본 발명에 관련된 기술분야에서 통상의 지식을 가진 자는, 이러한 유형의 플래시 EEPROM 어레이를 프로그램하기 위해 복잡한 제어 및 메모리 시스템 필요하다는 것을 이해할 것이다.
재프로그래밍 전에 전체 메모리 어레이를 소거해야 하는 것과 관련된 몇몇 문제점을 극복하기 위해, 다양한 플래시 EEPROM 어레이 설계가 개발되어 왔다. 예를 들면, NAND-게이트 트랜지스터 플래시 EEPROM 설계가 NOR-게이트 설계에 관련된 일부 대형 블록 소거 문제를 극복하기 위해 개발되어 왔다. 예를 들어, M. Momodomi 등이 저술한, 고체상태회로에 관련된 IEEE 저널의 1989년 10월자 제24권 5번 1238~1243p의 "An Experimental 4-Mbit CMOS EEPROM with a NAND-Structured Cell", 및 Y. Iwata 등이 저술한, 고체상태회로에 관련된 IEEE 저널의 1990년 4월자 제25권 2번 417~424p의 "A High-Density NAND EEPROM with Block-Page Programming for Microcomputer Applications"를 참조할 수 있다. 그러나, 이러한 NAND-게이트 트랜지스터 설계는 보다 작은 섹터 크기, 및 그에 따른 작은 블록 소거를 허용함으로써, 처리 속도의 지연을 유발하는 보다 많은 오버헤드(overhead)를 갖는 경향이 있다.
따라서, 보다 작은 트랜지스터 섹터 및 블록의 용이한 소거 및 프로그래밍 제어를 가능하게 하는 NOR-게이트 플래시 EEPROM 설계가 요구된다.
본 발명은 비휘발성 메모리 장치에 관한 것으로, 특히 새로운 NOR-게이트 트랜지스터 어레이 구조를 이용한 플래시 EEPROM(Electrically Erasable Programmable Read-Only Memory) 메모리 설계에 관한 것이다.
도1은 통상의 NMOS 플로팅 게이트 트랜지스터의 일측 단면도.
도2는 종래 플래시 EEPROM 어레이 구성의 구조도.
도3은 본 발명의 플래시 EEPROM 설계의 한 섹터의 트랜지스터 구성의 구조도.
도4는 도3에 도시된 섹터의 일부 회로 레이아웃의 상부도.
도5는 본 발명의 플래시 EEPROM 설계의 한 블록의 트랜지스터 구성의 구조도.
도6은 본 발명의 플래시 EEPROM 평면 어레이의 블록도.
도7은 도6에 도시된 플래시 EEPROM 평면 어레이의 일실시예에서 사용된 로컬 디코더의 회로도.
본 발명은 어레이, 블록 또는 섹터 소거가 가능한 새로운 비휘발성 플래시EEPROM 어레이 설계를 제공한다. 비교적 간단한 본 발명의 트랜지스터 설계 레이아웃은 어레이의 나머지 부분에 저장된 데이터에 영향을 주지않고 EEPROM 어레이의 작은 부분을 소거할 수 있게 한다. 또한, 주어진 블록 구조로된 플래시 EEPROM 어레이 레이아웃은 어레이 내의 인접한 블록들과 트랜지스터 제어 회로를 공유할 수 있고, 이에 따라 어레이 사이즈를 최소화할 수 있다.
본 발명의 양태에 따르면, 새로운 비휘발성 플래시 EEPROM 어레이는 적어도 2개의 로우와 적어도 2개의 칼럼의 트랜지스터를 갖는 NOR-게이트 트랜지스터 매트릭스를 포함한다. 각 트랜지스터는 드레인, 소스 및 제어 게이트를 구비한다. 본 발명의 바람직한 실시예에 따르면, 칼럼 내의 각 트랜지스터의 드레인은 전기적으로 연결되고, 로우 내의 각 트랜지스터의 제어 게이트는 전기적으로 연결되고, 매트릭스 내의 모든 트랜지스터의 소스가 전기적으로 연결된다.
본 발명의 다른 양태에 따르면, 비휘발성 플래시 EEPROM 어레이의 하나의 섹터는 8개의 로우와 512개의 칼럼의 트랜지스터를 포함하는 것이 바람직한데, 여기서, 섹터의 각 칼럼 내의 드레인은 전기적으로 연결되고, 섹터의 각 로우 내의 제어 게이트는 전기적으로 연결되며, 섹터 내의 모든 소스가 전기적으로 연결된다. 본 발명의 이 양태에 따르면, 하나의 섹터는 512 바이트의 비휘발성 메모리를 포함하는 것이 바람직하다.
본 발명의 또 다른 양태에 따르면, 비휘발성 플래시 EEPROM 어레이의 하나의 블록은 다수의 수직으로 스택된 섹터를 포함하는 것이 바람직하다. 본 발명의 이 양태에 따르면, 그 블록의 하나의 칼럼 내의 모든 트랜지스터의 드레인은 공통 비트라인에 전기적으로 연결된다. 즉, 하나의 섹터의 칼럼 내의 드레인은 인접한 섹터의 대응하는 칼럼 내의 드레인에 전기적으로 연결된다. 이러한 방식으로, 하나의 블록은 다수의 연속된 칼럼을 포함한다.
또한, 본 발명의 섹터 설계에 있어서, 블록의 각 로우 내의 제어 게이트는 전기적으로 연결된다. 그러나, 본 발명의 바람직한 실시예에 따르면, 각 섹터 내의 소스 만이 함께 연결된다. 각 섹터 내의 공통 소스는 그 블록의 다른 섹터의 공통 소스와는 연결되지 않는다.
본 발명의 또 다른 양태에 따르면, 하나의 블록은 128개의 수직으로 스택된 섹터를 포함하는 것이 바람직하다. 본 발명의 이 양태에 따르면, 하나의 블록은 64K바이트의 비휘발성 메모리를 포함한다.
본 발명의 또 다른 양태에 따르면, 비휘발성 플래시 EEPROM 어레이는 다수의 로우 및/또는 칼럼의 블록을 포함할 수 있고, 인접한 블록은 제어 회로를 공유할 수 있다.
본 발명은 어레이, 블록 또는 섹터 소거가 가능한 새로운 비휘발성 플래시 EEPROM 어레이 설계를 제공한다. 이에 따라, 본 발명의 메모리 어레이의 일부분(즉, 블록 또는 섹터)은, 전체 어레이에 영향을 미치지 않고, 소거되고 새로운 데이터로 재프로그램될 수 있다. 본 발명의 바람직한 실시예는 하나의 섹터 내의 특정 개수의 트랜지스터 및 하나의 블록 내의 특정 개수의 섹터를 참조하여 여기서 기술되지만, 이 기술 분야의 통상의 지식을 가진 자는 어떤 수의 트랜지스터로도 하나의 섹터를 구성할 수 있고, 어떤 수의 섹터로도 하나의 블록을 구성할 수 있다는 것을 이해할 것이다. 또한, 어떤 수의 블록도 전체 플래시 EEPROM 어레이를 형성하도록 결합될 수 있다. 따라서, 본 발명은 여기에 기술된 특정한 실시예로 한정되지 않는다.
도면에서, 유사한 구성요소 및/또는 특징은 동일한 참조 부호를 갖는다. 유사한 구성요소들 사이를 식별하는 대시 및 제2 부호로 참조 부호에 부가함으로써, 다양한 구성요소가 구별된다. 제1 참조 부호만이 사용되는 경우, 이 기재사항은 몇몇 유사한 구성요소 중의 어떤 것에도 적용될 수 있다.
이제, 도3을 참조하면, 플래시 EEPROM 메모리의 섹터(300)는 로우와 칼럼으로 배열된 다수의 MOS NOR-게이트 트랜지스터 셀(302)을 포함한다. 바람직한 실시예에 따르면, 섹터(300)는 8개의 로우와 512개의 칼럼의 트랜지스터 셀(302)을 포함한다. 따라서, 본 발명의 이러한 양태에 따르면, 섹터(300)는 512 바이트 데이터를 저장하도록 구성된다 - 각 칼럼은 8비트 또는 1바이트 데이터임 -.
각 트랜지스터 셀(302)은 드레인(304), 소스(306), 제어 게이트(308) 및 플로팅 게이트(301)를 포함한다. 도3에 도시된 바와 같이, 칼럼 내의 각 셀(302)의 드레인(304)은 비트라인(312)을 통해 연결된다. 마찬가지로, 로우 내의 각 셀(302)의 제어 게이트(308)는 워드라인(314)을 통해 연결된다. 섹터(300) 내의 각 셀(302)의 소스(306)는 단일 소스 커넥션(306)에 연결된다.
도4는 섹터(300) 일부분의 트랜지스터 셀(302)의 레이아웃을 도시하고 있다. 도4에 도시된 바와 같이, 칼럼 내의 트랜지스터 셀(302)(즉, 비트라인(312)을 따라)은 공통 소스 웰(well)(306) 및 공통 드레인 웰(304)을 공유할 수 있다. 예를 들면, 도시된 실시예에 따르면, 트랜지스터 셀(302-1)은 공통 소스 웰(306)을 트랜지스터 셀(302-2)과 공유하고, 트랜지스터 셀(302-2)은 공통 드레인 웰(304)을 트랜지스터 셀(302-3)과 공유한다. 마찬가지로, 트랜지스터 셀(302-3)은 공통 소스 웰(306)을 트랜지스터 셀(302-4)과 공유하게 된다. 이러한 구성은 트랜지스터가 어레이 내에 보다 조밀하게 패킹되게 함으로써, 이 기술 분야에 현재 주지된 다른 NOR-게이트 플래시 EEPROM 장치에 비해 보다 작은 영역에서 보다 큰 저장 용량을가능하게 한다.
앞서 도3을 참조하여 언급한 바와 같이, 칼럼 내의 셀(302)의 드레인(304)은 비트라인(312)을 통해 연결된다. 도4에서 보다 명확하게 도시된 바와 같이, 비트라인(312)은 금속 대 N+ 확산 비아(metal to N+ diffusion vias)(404)에 의해 드레인(304)에 연결된 제1 금속 라인(402)을 포함하는 것이 바람직하다. 본 발명의 이 양태에 따르면, 칼럼 내의 모든 셀(302)을 비트라인(312)에 연결함으로써, 비트라인을 따라 트랜지스터 셀(302)이 공통 비트라인 구동기, 칼럼 선택기 및 센스 증폭기(sense amplifier)에 의해 제어되어, 이에 따라 메모리 장치를 구현하는데 필요한 아날로그 회로 오버헤드가 감소된다.
로우 내의 트랜지스터 셀(302)의 제어 게이트(308)는, 바람직한 실시예에 따라, 폴리실리콘층(406)인 워드라인(314)을 통해 모두 연결된다. 이 기술 분야의 통상의 지식을 가진 자는, 폴리실리콘층(406)이 트랜지스터 셀의 실제 제어 게이트(308) 뿐만 아니라 인접한 게이트(308) 간의 커넥션을 형성한다는 것을 이해할 것이다. 트랜지스터 셀(302)의 플로팅 게이트(301)도 역시 폴리실리콘으로 형성되지만, 개별적인 트랜지스터 셀 간에 연결되지는 않는다. 폴리실리콘 플로팅 게이트(310)는 통상적으로 폴리실리콘층(406) 아래에 놓이지만, 도4에서는 명확하게 도시되지 않는다.
앞서 언급한 바와 같이, 섹터 내의 각 트랜지스터 셀(302)의 소스(306)는 공통 소스 커넥션(316)에 연결된다. 본 발명의 바람직한 실시예에 따르면, 공통 로우 내의 트랜지스터 셀(302)의 모든 소스(306)는 N+ 확산층/라인(408)으로 함께 연결된다. 이 기술 분야의 통상의 지식을 가진 자는, N+ 확산층(408)은 각 트랜지스터 셀(302)의 소스 웰(306)을 형성할 뿐만 아니라 로우를 따라 소스 웰(306)을 연결한다는 것을 이해할 것이다.
섹터(300) 내의 모든 소스(306)를 단일 소스 커넥션(316)에 연결하기 위해, N+ 확산라인(408)은 섹터(300) 내에서 함께 연결되는 것이 바람직하다. 도4에 도시된 바와 같이, 하나 또는 그 이상의 제2 금속 라인(414)이 N+ 확산라인(408)에 직각으로 뻗어있고, 금속 대 N+ 확산 비아(416)를 통해 N+ 확산라인(408)에 연결된다. 이러한 방식으로, 제2 금속 라인(414)은 섹터(300) 내의 모든 평행 N+ 확산라인(408)을 상호 연결하여, 섹터(300) 내의 모든 소스(306)를 공통 소스 커넥션(316)에 효과적으로 연결한다. 이 기술분야의 통상의 지식을 가진 자는, 제2 금속 라인(414)은 제1 금속 라인(402)과 동일한 제조층, 또는, 상이한 제조층에 놓일 수 있다는 것을 이해할 것이다. 그러나, 본 발명의 바람직한 실시예에 따르면, 제2 금속 라인(414)은 제1 금속 라인(402)과 동일한 층에 놓인다.
또한, 하나 또는 그 이상의 제3 금속 라인(410)이 N+ 확산층(408)에 평행하게 놓이고, 금속 대 금속 비아(metal to metal via)(412)를 통해 제2 금속 라인(414)에 연결된다. 제2 금속 라인(414)을 통해 제3 금속 라인(410)을 N+ 확산라인(408)에 연결함으로써, N+ 확산라인(408)의 전체 저항이 효과적으로 감소하여, 이에 따라, 플래시 EEPROM 어레이의 전력 요구가 감소된다. 본 발명의 바람직한 실시예에 따르면, 제3 금속 라인(410)은 제1 및 제2 금속 라인(402, 414)과는 상이한 층에 배치된다.
도시된 실시예는 제2 금속 라인(414)이 세 번째 비트라인(312) 사이마다 위치하도록 도시하고 있지만, 이 기술 분야의 통상의 지식을 가진 자는, 제2 금속 라인(414)은 섹터(300) 내에서 다른 어떠한 알맞은 간격도 가질 수 있다는 것을 이해할 것이다. 예를 들어, 제1 금속 라인은 하나의 콘택(416)과 다른 콘택(416)사이에 N+ 라인의 저항에 따라, 매 16라인(312) 또는 매 32라인(312) 사이에 위치될 수 있다. 대안적으로, 단지 하나의 제2 금속 라인(414)만이 사용될 수도 있다. 마찬가지로, 예시된 실시예는 제3 금속 라인(410)이 매 다른 로우의 드레인(304) 위에 위치하도록 도시하고 있지만, 이 기술 분야의 통상의 지식을 가진 자는 어떤 수의 제3 금속 라인(410)이라도 사용될 수 있다는 것을 이해할 것이다. 예를 들면, 제3 금속 라인(410)은 N+ 확산 라인(408) 위에 직접 배치되거나, 금속 대 N+ 확산 비아를 통해 N+ 확산라인(408)에 연결될 수 있다. 대안적으로, 단지 하나의 제3 금속 라인(410)만이 사용될 수도 있다. 따라서, 본 발명은 예시된 실시예에 한정되지 않는다.
이제 도5를 참조하면, 본 발명의 플래시 EEPROM 어레이의 메모리 블록(500)이 도시되어 있다. 특히, 블록(500)은 다음 섹터의 상부에 수직으로 스택된 다수의 섹터(300)를 포함한다. 블록(500)의 칼럼 내의 트랜지스터 셀(302)의 모든 드레인(304)은 제1 금속 라인(402)을 통해 공통 비트라인(312)에 연결된다(도 4참조). 이러한 방식으로, 상기 수직으로 스택된 섹터(300)는 모두 공통 비트라인(312)을 공유한다. 또한, 섹터의 칼럼 내의 트랜지스터 셀(302)이 공통 소스(306) 및 드레인(304) 웰을 공유함에 따라(도4 참조), 블록(500) 내의 인접한 섹터(300) 내의 트랜지스터 셀(302)도 역시 공통 소스(306) 및 드레인(304) 웰을 공유할 수 있다. 앞서 언급된 바와 같이, 이러한 구성은 트랜지스터가 어레이에서 보다 조밀하게 패킹되도록 한다. 또한, 섹터(300) 사이에 공통 비트라인(312)을 공유함으로써, 비트라인 구동기, 센스 증폭기 및 칼럼 선택기의 전체 수가 감소된다.
본 발명의 바람직한 실시예에 따르면, 블록(500)은 128개의 스택된 섹터(300)를 포함하는 것이 바람직하다. 따라서, 각 블록(500)은 1024개의 워드라인(섹터당 8개)(314), 128개의 소스 커넥션(각 섹터에 대해 1개)(316) 및 512개의 비트라인(312)을 포함한다. 따라서, 블록(500)은 64K바이트까지 정보를 저장할 수 있다.
1섹터 = 512개 칼럼과 8개 로우의 트랜지스터 = 512바이트 저장
1블록 = 128개 섹터 X 512바이트 = 64K바이트 저장
이제 도6을 참조하면, 본 발명의 비휘발성 플래시 EEPROM 평면(planar) 어레이(600)의 바람직한 실시예를 도시하고 있다. 평면 어레이(600)는 1차원 또는 2차원 구성으로 정렬된 다수의 블록(500)을 포함하는 것이 바람직하다. 도시된 실시예에 따르면, 2개의 로우(602)와 4개의 칼럼(604)의 블록(500)을 보여준다.
평면 어레이(600)의 동작을 제어하기 위해서, 워드라인 디코더(606), 소스 디코더(608), 전역(global) 디코더(610) 및 비트라인 디코더(612)가 사용된다. 도6에 도시된 바와 같이, 수평으로 인접한 블록들(500)은 워드라인 디코더(606) 및 소스 디코더(608)를 공유한다. 예를 들면, 도6의 로우(602-1)에서, 블록(500-1-1)은 워드라인 디코더(606-1-1)를 블록(500-1-2)과 공유하고, 블록(500-1-3)은 워드라인디코더(606-1-2)를 블록(500-1-4)과 공유한다. 마찬가지로, 블록(500-1-2, 500-1-3)은 소스 디코더(608-1-2)를 공유한다. 평면 어레이(600)의 두 번째 로우(602-2)도 유사하게 구성된다.
또한, 본 발명의 바람직한 실시예에 따르면, 평면 어레이(600)는 수직으로 인접한 블록들(500)이 비트라인 구동기, 칼럼 선택기 및 센스 증폭기를 공유하도록 구성된다. 명확하게 하기 위해, 상기 비트라인 구동기, 칼럼 선택기 및 센스 증폭기는 비트라인 디코더(612)로 함께 그룹화되었다. 그러나, 이 기술 분야의 통상의 지식을 가진 자는, 이들 구성요소가 개별 회로를 포함할 수 있고, 하나의 구성요소로 그룹화될 필요는 없다는 것을 이해할 것이다.
평면 어레이(600), 또는 그 안의 모든 블록(500) 또는 섹터(300)를 판독, 기록 및 소거할 때, 통상적으로 제어기(미도시)가 다수의 디코더(606-612)로 제어 신호를 전송하여, 트랜지스터 셀(302)의 다수의 비트라인(312), 워드라인(314) 및 소스 커넥션(316)이 판독, 기록 또는 소거되는데 적합한 전압을 인가하기 위해 디코더에 지시한다. 예를 들면, 평면 어레이(600) 내의 하나 또는 그 이상의 트랜지스터 셀(302)을 판독하기 위해, 제어기는 특정 트랜지스터 셀(302)이 판독되도록 제어하는 특정 워드라인 디코더(606), 소스 디코더(608), 전역 디코더(610) 및 비트라인 디코더(612)로 적합한 신호를 전송한다. 그리고 나서, 다수의 디코더(606-612)는 판독될 특정 트랜지스터 셀(302)에 연결된 특정 워드라인(314), 비트라인(312) 및 공통 소스 커넥션(316) 상의 전압을 제어한다. 유사한 동작이 기록 및 소거 과정에서 발생한다.
평면 어레이(600) 내의 트랜지스터 셀(302)을 판독하기 위해, 약 4 내지 7V 범위의 전압, 바람직하게는 약 5V의 전압이 워드라인(314)을 통해 판독될 트랜지스터 셀의 제어 게이트(308)에 인가된다. 유사하게, 소스(306)는 접지되고, 드레인(304) 상의 전압은 비트라인 디코더(612)를 이용하여 측정된다. 본 발명의 이 양태에 따르면, 드레인(304) 상의 전압이 약 0.5 내지 2V의 범위, 바람직하게는 약 1V 인 경우, 트랜지스터 셀(302)은 "0"으로 프로그램된다. 드레인(304) 상에 전압이 검출되지 않는 경우, 트랜지스터 셀(302)은 "1"을 포함한다.
본 발명의 바람직한 실시예에 따르면, 트랜지스터 셀(302)을 판독하기 위해 드레인(304) 상의 전압을 검출하는 대신에, 약 0.5~2V 범위의 전압, 바람직하게는 약 1V의 전압이 비트라인(312)을 통해 드레인(304)에 인가되고, 트랜지스터 셀(302) 내의 전류의 흐름은 비트라인 디코더(612)를 이용하여 검출된다. 프로그램 되지 않은 셀은 통상적으로 약 25 내지 50㎂를 전도하고, 프로그램된 셀은 전도하지 않는다.
유사하게, EEPROM 어레이(600) 내의 트랜지스터 셀(302)을 프로그램하기 위해, 약 4 내지 7V 범위의 전압, 바람직하게는 약 5V의 전압이 워드라인(314)을 통해 프로그램될 트랜지스터 셀(312)의 제어 게이트(308)에 인가된다. 또한, 트랜지스터 셀의 소스(306)는 접지되고, 약 5 내지 9V 범위의 전압, 바람직하게는, 약 6V의 전압이 드레인(304)에 인가된다. 이러한 조건하에서, 트랜지스터 셀의 P-기판으로부터의 전자는 옥사이드층을 통해 플로팅 게이트(310)로 터널링(tunneling)함으로써, "0"을 프로그램하게 된다.
마지막으로, 본 발명에 따르면, 소거 기능은 EEPROM 어레이(600)의 하나 또는 그 이상의 섹터(300), 또는 하나 또는 그 이상의 블록(500)에서 수행된다. 따라서, 하나 또는 그 이상의 섹터(300)를 소거하기 위해, 섹터(300) 내의 모든 제어 게이트(308)가 접지되고, 모든 드레인(304)은 플로팅되고, 약 8 내지 12V 범위의 전압, 바람직하게는 약 9.5V의 전압이 공통 소스 커넥션(316)을 통해 모든 소스(306)에 인가된다. 이러한 조건하에서, 프로그래밍 동안에 플로팅 게이트(310)에 위치되었던 전자는 다시 옥사이드 절연층을 통해 드레인(304)으로 터널링된다. 본 발명의 이 양태에 따르면, 처음에 "0"으로 프로그램되었던 것이 소거되는 섹터(300) 내의 상기 트랜지스터 셀(302)은 "1"상태로 다시 소거된다(즉, 판독 과정 동안에 드레인(304) 상에서 어떠한 전압도 검출되지 않음).
본 발명의 EEPROM 어레이의 특정 구성이라 가정하면, 하나 또는 그 이상의 트랜지스터 셀(302)은 어떠한 특정 시간에라도 판독 또는 프로그램될 수 있다. 그러나, 특정 섹터 내의 트랜지스터 셀(302)을 소거하기 위해, 전체 섹터가 소거될 수 있다. 따라서, 각각의 소스 디코더(608)는 블록(500) 내의 128개의 공통 소스 커넥션(316) 중의 각각의 하나에 대한 전압 전위를 제어하도록 구성된다. 본 발명의 이 양태에 따르면, 소거 과정 동안에 소스 디코더(608)는 적합한 전압을 인가하거나, 또는 하나 또는 그 이상의 섹터를 한번에 선택한다. 소스 디코더(608)가 2개 또는 그 이상의 블록(500)에 의해 공유되는 경우, 소스 디코더(608)는 블록 내의 섹터를 개별적으로 제어하도록 구성되는 것이 바람직하다. 예를 들어 도6을 참조하면, 소스 디코더(608-1-2)는 블록(500-1-2) 내의 특정 섹터(300)와 블록(500-1-3)내의 상이한 섹터(300)를 동시에 선택할 수 있다.
유사하게, 각 비트라인 디코더(612)는 블록(500) 내의 512개의 비트라인(312)의 각각을 개별적으로 제어하도록 구성되고, 각 워드라인 디코더(606)는 블록(500) 내의 1024개의 워드라인(314)의 각각을 개별적으로 제어하도록 구성된다. 따라서, 섹터 내의 특정 비트라인(312) 및 워드라인(314)에 적합한 전압을 인가함으로써, 특정 섹터 내의 특정 트랜지스터 셀(302)이 판독 또는 프로그램될 수 있다. 예를 들면, 블록(500-1-1)의 섹터 내에 하나 또는 그 이상의 트랜지스터 셀(302)을 프로그램하기 위해, 각 비트라인 디코더(612-1) 및 워드라인 디코더(606-1-1)에 의해 적합한 전압이 특정 트랜지스터 셀(302)의 드레인(304) 및 제어 게이트(308))에 인가된다.
이제 도7을 참조하면, 워드라인 디코더(606)의 구성 및 동작에 대해 논의된다. 상세하게 말하면, 워드라인 디코더는 전역 디코더(610)에 전기적으로 연결되고, 부분 디코더(702) 및 다수의 AND 게이트(704)를 포함한다. 전역 디코더(610)는 제어기로부터 제어 신호를 수신하고, AND 게이트(704)에 입력으로 작용하는 다수의 출력(706)을 생성한다. 본 발명의 바람직한 실시예에 따르면, 전역 디코더(610)는 블록(500) 내의 각 섹터(300)에 대해 하나씩 128개의 출력(706)을 포함한다.
유사하게, 부분 디코더(702)는 제어기로부터 제어 신호를 수신하고, AND 게이트(704)에, 역시 입력으로 작용하는 다수의 출력(바람직하게는 8개)(708)을 생성한다. 전역 디코더(610) 및 부분 디코더(702)로부터의 입력 신호의 조합은 블록(500) 내의 하나 또는 그 이상의 워드라인(314)을 제어하는 신호를 생성한다(도 3-5참조). 본 발명의 이 양태에 따르면, 워드라인 디코더(606)의 출력은 워드라인(314)에 전기적으로 연결되도록 구성된 다수의 워드라인 커넥션(710)이 된다. 본 발명의 바람직한 실시예에 따르면, 워드라인 디코더(606)는 블록(500) 내의 각 워드라인(314)에 대해 하나씩 1024개의 워드라인 커넥션(710)을 포함한다.
예를 들어, 워드라인 디코더(606)가 전압을 인가하거나 워드라인(WL12)을 선택하기 위해, 전역 디코더(610)는 제어기로부터의 제어 신호에 따라 출력(706-2) 상에 신호를 생성한다(도7참조). 유사하게, 부분 디코더(702)는 부분 디코더 출력(708-4) 상에 신호를 생성한다. AND 게이트(704)는 이 두 신호를 결합하고, 워드라인(WL12)에 연결된 워드라인 커넥션(710-12) 상에 신호를 생성한다. 이 기술 분야의 통상의 지식을 가진 자가 이해하는 바와 같이, 전역 디코더(606)와 부분 디코더(702)가 모두 특정 AND 게이트에 "하이" 전압을 송신하지 않으면 특정 AND 게이트(704)는 출력을 생성하지 않는다.
섹터 내의 모든 워드라인(314)을 선택하기 위해, 전역 디코더(606)는 선택된 특정 섹터에 대해 "하이" 전압을 생성하고, 모두 8개의 부분 디코더 출력(708)은 "하이"로 전송된다. 본 발명의 이 양태에 따르면, 부분 디코더(702)로부터의 "하이" 출력과 전역 디코더(606)로부터의 출력의 조합은 선택된 섹터 내의 모든 워드라인 커넥션(710) 상에 "하이" 전압 신호를 생성한다.
본 발명의 다른 양태에 따르면, 본 발명의 비휘발성 플래시 EEPROM 어레이를 위한 제어기는 외부에서 생성된 제어 신호를 수신하여, 이 외부 신호를 내부 플래시 EEPROM 제어 및 데이터 신호로 변경하도록 구성된 회로를 포함한다. 예를 들어,외부 신호는 어드레스 + 데이터 핀 인터페이스 프로토콜(Address+Data Pin Interface Protocol)에 의해 생성된 특정 어드레스 및 데이터 신호가 될 수 있다. 본 발명의 이 양태에 따르면, 외부 어드레스 및 데이터신호는 EEPROM 어레이의 제어 회로에 의해 처리될 수 있는 하나의 외부 신호로 다중화된다. 또한, 플래시 EEPROM 제어 회로는 MSDOS, MSDOS 디스크 내부 연산(Disk Internal Operations), ATA 신호 프로토콜, PCMCIA/ATA 신호 프로토콜, 콤팩트 플래시(Compact Flash) 신호프로토콜 및 현재 주지되었거나 또는 앞으로 개발될 그 밖의 다른 메모리 액세스 프로토콜을 지원하고 인터페이스될 수 있도록 구성된다. 이 주지된 프로토콜에 대한 보다 자세한 논의, 및 이 프로토콜들이 EEPROM 또는 플래시 EEPROM 장치와 어떻게 인터페이스 되는지에 대해서는, 예를 들면, 여기에 참조로 포함된, AIMS 스펙 1.01 및 PC 카드 ATA 대용량 저장 장치 스펙 1.02를 참조할 수 있다.
본 발명의 또 다른 양태에 따르면, 제어 회로는, 트랜지스터 코딩 스킴(scheme)에 대해 다중 비트로 고장허용(fault tolerance)을 지원하기 위해,1-비트 오류정정 해밍코드와 같은 고장허용 스킴을 구현한 오류 제어 회로를 포함한다. 이 기술 분야의 통상의 지식을 가진 자가 이해하는 바와 같이, 이러한 오류 제어 회로는 이 기술 분야에서 주지되어 있다.
본 발명의 또 다른 양태에 따르면, 플래시 EEPROM 제어 회로는 판독 및 기록동작을 최적화하기 위해 캐시 메모리를 포함한다. 예를 들면, 신속한 판독 동작을 수행하기 위해, 플래시 메모리 셀에 저장된 데이터는 캐시 메모리에 덤프(dump)될 수 있고, 다음에 이 데이터는 캐시 메모리로부터 순차적으로 판독될 수 있다. 유사하게, 신속한 기록 동작을 수행하기 위해, 플래시 메모리 셀에 기록되어질 데이터는 캐시 메모리에 덤프(dump)될 수 있고, 이 기록 동작은 캐시 메모리로부터 플래시 메모리 셀로 발생할 수 있다.
본 발명의 또 다른 양태에 따르면, 모든 플래시 EEPROM 제어 회로는 단일 IC 칩으로 제조된다. 본 발명의 바람직한 일실시예에 따라, 단일 IC 칩은 캐시 메모리 장치를 포함할 수 있다.
또한, 본 발명의 다른 실시예에 따르면, 본 발명의 비휘발성 플래시 EEPROM 트랜지스터 어레이는 제어 회로 및 캐시메모리와 동일한 IC칩으로 제조될 수 있다. 본 발명의 이 양태에 따르면, 하나의 IC 칩은 본 발명의 플래시 EEPROM 어레이를 구현하는데 필요한 모든 것을 포함하게 된다.
결론적으로, 본 발명은 비휘발성 메모리 구조를 계층적인 메모리 구조를 형성하는데 사용될 수 있는 큰 어레이로 구현하도록 구성된 새로운 EEPROM 설계를 포함한다. 위에서 본 발명의 바람직한 실시예를 상세히 설명하였지만, 다양한 대안, 수정 및 등가물이 사용될 수 있다. 예를 들면, 각 어레이, 블록 및/또는 섹터의 크기는 특정한 설계 사항을 달성하도록 변경될 수 있다. 또한, 본 발명의 비휘발성 메모리 어레이를 구현하기 위해 다른 제어 회로 설계가 사용될 수 있다. 따라서, 상기의 설명은 본 발명의 범위를 제한하는 것으로 간주되어서는 안 되고, 본 발명의 범위는 첨부된 청구범위에 의해 정의된다.

Claims (91)

  1. 비휘발성 NOR-게이트 트랜지스터 구조에 있어서,
    적어도 2개의 로우와 적어도 2개의 칼럼으로 구성된 매트릭스에 배치된 다수의 MOS 트랜지스터를 포함하는 트랜지스터 매트릭스 - 여기서, 각 트랜지스터는 소스, 제어 게이트 및 드레인을 구비하고, 각 칼럼 내의 상기 드레인은 전반적으로 상기 구조의 제1층에 배치된 제1 금속에 의해 전기적으로 연결되고, 각 로우 내의 상기 제어 게이트는 전반적으로 상기 구조의 제1층과 동일한 층에 배치된 제2 금속에 의해 전기적으로 연결되고, 상기 모든 소스는 전기적으로 연결됨 -
    를 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  2. 제1항에 있어서,
    로우에 배치된 상기 소스는 N+ 확산층을 통해 전기적으로 연결된
    비휘발성 NOR-게이트 트랜지스터 구조.
  3. 제1항에 있어서,
    상기 다수의 MOS 트랜지스터는 MSDOS를 로드하기에 충분한 메모리를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  4. 제1항에 있어서,
    상기 다수의 MOS 트랜지스터는 MSDOS 및 디스크 내부 연산(Disk Internal Operations)을 로드하기에 충분한 메모리를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  5. 제1항에 있어서,
    상기 트랜지스터 매트릭스의 적어도 일부분이 상기 트랜지스터 구조의 하나의 섹터를 형성하는 - 여기서, 상기 섹터는 8개 로우와 512개 칼럼의 트랜지스터를 포함함 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  6. 제5항에 있어서,
    다수의 수직으로 스택된 섹터가 상기 트랜지스터 구조의 하나의 블록을 형성하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  7. 제6항에 있어서,
    상기 블록은 128개의 섹터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  8. 제1항에 있어서,
    상기 트랜지스터 구조는 상기 블록의 적어도 하나의 로우와 적어도 하나의 칼럼으로 구성된 매트릭스에 배치된 다수의 블록을 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  9. 제8항에 있어서,
    적어도 하나의 소스 디코더, 적어도 하나의 비트라인 디코더 및 적어도 하나의 워드라인 디코더를 포함하는 제어 회로
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  10. 제9항에 있어서,
    상기 적어도 하나의 소스 디코더는 로우 내의 적어도 2개의 인접한 블록의소스로의 입력을 제어하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  11. 제9항에 있어서,
    상기 적어도 하나의 워드라인 디코더는 로우 내의 적어도 2개의 인접한 블록의 워드라인으로의 입력을 제어하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  12. 제9항에 있어서.
    상기 적어도 하나의 비트라인 디코더는 칼럼 내의 적어도 2개의 인접한 블록의 비트라인으로의 입력을 제어하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  13. 로우와 칼럼으로 배치된 MOS 트랜지스터의 매트릭스를 각각 포함하는 다수의 섹터 - 여기서, 각 트랜지스터는 소스, 제어 게이트 및 드레인을 구비하고, 섹터 내의 상기 트랜지스터의 각 로우 내의 상기 제어 게이트는 전기적으로 연결되고, 섹터 내의 상기 트랜지스터의 각 칼럼 내의 상기 드레인은 전기적으로 연결되고,섹터 내의 상기 트랜지스터의 모든 소스는 전기적으로 연결되고, 상기 다수의 섹터 중의 하나의 섹터 내의 상기 트랜지스터의 각 칼럼 내의 상기 드레인은 인접한 섹터 내의 트랜지스터의 대응하는 칼럼 내의 상기 드레인에 전기적으로 연결됨 -
    를 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  14. 제13항에 있어서,
    상기 다수의 섹터는 제2 섹터 위에 배치된 제1 섹터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  15. 제13항에 있어서,
    상기 다수의 섹터는 제2 섹터에 인접하게 배치된 제1 섹터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  16. 제13항에 있어서,
    적어도 2개의 섹터에 전기적으로 연결된 제어기
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  17. 제16항에 있어서,
    상기 제어기는 상기 트랜지스터 상에서 기능을 수행하기 위해, 한번에 오직 하나의 섹터에 액세스를 허용하는 - 여기서, 상기 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  18. 제16항에 있어서,
    상기 제어기는 상기 제1 섹터의 트랜지스터 상에서 제1 기능을 수행하고, 상기 제2 섹터의 트랜지스터 상에서 제2 기능을 수행하기 위해, 한번에 적어도 2개의 섹터에 액세스를 허용하는 - 여기서, 상기 제1 기능 및 제2 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  19. 제16항에 있어서,
    상기 제어기는 트랜지스터 코딩 스킴에 대해 다중 비트를 지원하도록 고장허용 스킴(fault tolerant scheme)을 구현한
    비휘발성 NOR-게이트 트랜지스터 구조.
  20. 제19항에 있어서,
    상기 고장허용 스킴은 1-비트 오류정정 해밍코드(one-bit error-correction Hamming code)인
    비휘발성 NOR-게이트 트랜지스터 구조.
  21. 제16항에 있어서,
    상기 제어기 및 상기 적어도 하나의 섹터의 상기 소스에 전기적으로 연결된 적어도 하나의 디코더 - 여기서, 상기 적어도 하나의 디코더는 상기 섹터를 선택하고, 상기 제어기로부터 수신된 제어 신호에 응답하여 상기 소스로 소스 신호를 송신함 -
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  22. 제21항에 있어서,
    상기 제어 신호는 외부 어드레스 및 데이터 신호인
    비휘발성 NOR-게이트 트랜지스터 구조.
  23. 제21항에 있어서,
    상기 적어도 하나의 디코더에 전기적으로 연결된 캐시 메모리
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  24. 제22항에 있어서,
    상기 다수의 외부 어드레스 및 데이터 신호는 하나의 제어 신호로 다중화되는(multiplexed)
    비휘발성 NOR-게이트 트랜지스터 구조.
  25. 제21항에 있어서,
    상기 섹터, 상기 제어기 및 상기 적어도 하나의 디코더는 단일 집적회로로 형성된
    비휘발성 NOR-게이트 트랜지스터 구조.
  26. 제16항에 있어서,
    상기 제어기는 ATA, PCMCIA/ATA 및 콤팩트 플래시 신호 프로토콜 규약을 포함하는 그룹으로부터 선택된 프로토콜 규약을 지원하는 제어 신호를 제공하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  27. 로우와 칼럼으로 배치된 MOS 트랜지스터의 매트릭스를 각각 포함하는 다수의 섹터 - 여기서, 각 트랜지스터는 소스, 제어 게이트 및 드레인을 구비하고, 섹터 내의 상기 트랜지스터의 각 로우 내의 상기 제어 게이트는 전기적으로 연결되고, 섹터 내의 상기 트랜지스터의 각 칼럼 내의 상기 드레인은 전기적으로 연결되고, 섹터 내의 상기 트랜지스터의 모든 소스는 전기적으로 연결되고, 상기 다수의 섹터는 하나 또는 그 이상의 블록을 형성하고, 상기 하나 또는 그 이상의 블록의 각각은 상기 다수의 섹터 중에서 수직으로 스택된 2개 또는 그 이상의 섹터를 포함하고, 상기 다수의 수직으로 스택된 섹터 중의 상기 2개 또는 그 이상의 섹터의 각각에서의 트랜지스터의 각 칼럼 내의 상기 드레인은 상기 다수의 수직으로 스택된 섹터 중의 상기 2개 또는 그 이상의 섹터 이외에서의 트랜지스터의 대응하는 칼럼 내의 상기 드레인에 전기적으로 연결됨 -
    를 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  28. 제27항에 있어서,
    상기 다수의 섹터의 각각은 8개 로우와 512개 칼럼의 트랜지스터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  29. 제28항에 있어서,
    상기 하나 또는 그 이상의 블록의 각각은 128개의 수직으로 스택된 섹터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  30. 제27항에 있어서,
    상기 트랜지스터 구조는 상기 블록의 적어도 하나의 로우와 적어도 하나의 칼럼으로 구성된 매트릭스에 배치된 다수의 상기 블록을 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  31. 제30항에 있어서,
    적어도 하나의 소스 디코더, 적어도 하나의 비트라인 디코더 및 적어도 하나의 워드라인 디코더를 포함하는 제어 회로
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  32. 제31항에 있어서,
    상기 적어도 하나의 소스 디코더는 로우 내의 적어도 2개의 인접한 블록의 소스로의 입력을 제어하고, 상기 적어도 하나의 워드라인 디코더는 로우 내의 적어도 2개의 인접한 블록의 워드라인으로의 입력을 제어하고, 상기 적어도 하나의 비트라인 디코더는 칼럼 내의 적어도 2개의 인접한 블록의 비트라인으로의 입력을 제어하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  33. 제27항에 있어서,
    하나 또는 그 이상의 상기 블록의 상기 섹터에 전기적으로 연결된 제어기
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  34. 제33항에 있어서,
    상기 제어기는 상기 트랜지스터 상에서 기능을 수행하기 위해, 한번에 오직 하나의 섹터에 액세스를 허용하는 - 여기서, 상기 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  35. 제33항에 있어서,
    상기 제어기는 상기 제1 섹터의 트랜지스터 상에서 제1 기능을 수행하고, 상기 제2 섹터의 트랜지스터 상에서 제2 기능을 수행하기 위해, 한번에 적어도 2개의 섹터에 액세스를 허용하는 - 여기서, 상기 제1 기능 및 제2 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  36. 8개의 로우와 512개의 칼럼에 배치된 MOS 트랜지스터의 매트릭스를 각각 포함하는 다수의 섹터 - 여기서, 각 트랜지스터는 소스, 제어 게이트 및 드레인을 구비하고, 섹터 내의 상기 트랜지스터의 각 로우 내의 상기 제어 게이트는 전기적으로 연결되고, 섹터 내의 상기 트랜지스터의 각 칼럼 내의 상기 드레인은 전기적으로 연결되고, 섹터 내의 상기 트랜지스터의 모든 소스는 전기적으로 연결되고, 상기 다수의 섹터 중의 하나의 섹터 내의 트랜지스터의 각 칼럼 내의 상기 드레인은 인접한 섹터 내의 트랜지스터의 대응하는 칼럼 내의 상기 드레인에 전기적으로 연결됨 -
    를 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  37. 제36항에 있어서,
    상기 다수의 섹터는 하나 또는 그 이상의 블록을 형성하는 - 여기서, 상기 하나 또는 그 이상의 블록의 각각은 수직으로 스택된 상기 다수의 섹터 중 2개 또는 그 이상의 섹터를 포함함 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  38. 제37항에 있어서,
    상기 하나 또는 그 이상의 블록의 각각은 128개의 수직으로 스택된 섹터를 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  39. 제37항에 있어서,
    상기 트랜지스터 구조는 상기 블록의 적어도 하나의 로우와 적어도 하나의 칼럼으로 구성된 매트릭스에 배치된 다수의 상기 블록을 포함하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  40. 제39항에 있어서,
    적어도 하나의 소스 디코더, 적어도 하나의 비트라인 디코더 및 적어도 하나의 워드라인 디코더를 포함하는 제어 회로
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  41. 제40항에 있어서,
    상기 적어도 하나의 소스 디코더는 로우 내의 적어도 2개의 인접한 블록의 소스로의 입력을 제어하고, 상기 적어도 하나의 워드라인 디코더는 로우 내의 적어도 2개의 인접한 블록의 워드라인으로의 입력을 제어하고, 상기 적어도 하나의 비트라인 디코더는 칼럼 내의 적어도 2개의 인접한 블록의 비트라인으로의 입력을 제어하는
    비휘발성 NOR-게이트 트랜지스터 구조.
  42. 제37항에 있어서,
    하나 또는 그 이상의 상기 블록의 상기 섹터에 전기적으로 연결된 제어기
    를 더 포함하는 비휘발성 NOR-게이트 트랜지스터 구조.
  43. 제42항에 있어서,
    상기 제어기는 상기 트랜지스터 상에서 기능을 수행하기 위해, 한번에 오직 하나의 섹터에 액세스를 허용하는 - 여기서, 상기 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  44. 제42항에 있어서,
    상기 제어기는 상기 제1 섹터의 트랜지스터 상에서 제1 기능을 수행하고, 상기 제2 섹터의 트랜지스터 상에서 제2 기능을 수행하기 위해, 한번에 적어도 2개의 섹터에 액세스를 허용하는 - 여기서, 상기 제1 기능 및 제2 기능은 판독, 기록 및 소거를 포함하는 그룹으로부터 선택됨 -
    비휘발성 NOR-게이트 트랜지스터 구조.
  45. 적어도 2개의 로우와 적어도 2개의 칼럼으로 구성된 매트릭스에 배치된 다수의 플로팅 게이트 트랜지스터 셀 - 여기서, 각 플로팅 게이트 트랜지스터 셀은 드레인, 제어 게이트 및 소스를 구비하고, 각 칼럼 내의 상기 트랜지스터 셀의 상기 드레인은 제1 금속에 의해 전기적으로 연결되고, 각 로우 내의 상기 트랜지스터 셀의 상기 제어 게이트는 제2 금속에 의해 전기적으로 연결되고, 상기 제2 금속은 각 트랜지스터 셀의 상기 제어 게이트를 적어도 부분적으로 형성하고, 상기 모든 소스는 상기 제1 금속에 의해 전기적으로 연결됨 -
    을 포함하는 비휘발성 메모리 장치.
  46. 제45항에 있어서,
    상기 제1 금속은 상기 각 트랜지스터 셀의 상기 드레인을 적어도 부분적으로 형성하는
    비휘발성 메모리 장치.
  47. 제45항에 있어서,
    상기 제1 금속은 상기 각 트랜지스터 셀의 상기 소스를 적어도 부분적으로 형성하는
    비휘발성 메모리 장치.
  48. 제45항에 있어서,
    상기 제1 금속 및 제2 금속은 전반적으로 제1층에 배치된
    비휘발성 메모리 장치.
  49. 제48항에 있어서,
    상기 각 트랜지스터 셀은 상기 제2 금속에 의해 적어도 부분적으로 형성된 플로팅 게이트를 포함하는
    비휘발성 메모리 장치.
  50. 제49항에 있어서,
    상기 플로팅 게이트를 적어도 부분적으로 형성하는 상기 제2 금속은 상기 제1층에 배치된 상기 제2 금속의 전반적으로 아래에 있는 제2층에 배치된
    비휘발성 메모리 장치.
  51. 제45항에 있어서,
    상기 트랜지스터 매트릭스의 적어도 일부분이 비휘발성 메모리의 섹터를 형성하는 - 여기서, 상기 섹터는 8개의 로우와 512개의 칼럼을 포함함 -
    비휘발성 메모리 장치.
  52. 제51항에 있어서,
    다수의 수직으로 스택된 섹터가 비휘발성 메모리의 블록을 형성하는
    비휘발성 메모리 장치.
  53. 제52항에 있어서,
    상기 블록은 128개의 섹터를 포함하는
    비휘발성 메모리 장치.
  54. 제51항에 있어서,
    상기 비휘발성 메모리 장치는 상기 블록의 적어도 하나의 로우와 적어도 하나의 칼럼으로 구성된 매트릭스에 배치된 다수의 상기 섹터를 포함하는
    비휘발성 메모리 장치.
  55. 제54항에 있어서,
    적어도 하나의 워드라인 디코더, 적어도 하나의 소스 디코더 및 적어도 하나의 비트라인 디코더를 포함하는 제어 회로
    를 더 포함하는 비휘발성 메모리 장치.
  56. 제45항에 있어서,
    상기 다수의 플로팅 게이트 트랜지스터 셀은 MOS NOR-게이트 트랜지스터 셀을 포함하는
    비휘발성 메모리 장치.
  57. 제45항에 있어서,
    상기 제1 금속은 N+ 확산층을 포함하고, 상기 제2 금속은 폴리실리콘층을 포함하는
    비휘발성 메모리 장치.
  58. 제45항에 있어서,
    각 칼럼 내의 각 트랜지스터 셀의 상기 드레인을 전기적으로 연결한 상기 제1 금속은 비트라인이고, 상기 비트라인에 연결된 상기 각 트랜지스터 셀은 공통 비트라인 구동기, 공통 선택기 및 공통 센스 증폭기에 의해 제어되는
    비휘발성 메모리 장치.
  59. 적어도 2개의 로우와 적어도 2개의 칼럼으로 구성된 매트릭스에 배치된 다수의 MOS 트랜지스터 셀 - 여기서, 각 트랜지스터 셀은 드레인, 소스 및 제어 게이트를 구비하고, 각 칼럼 내의 각 트랜지스터 셀의 상기 드레인은 전기적으로 연결되고, 각 로우 내의 각 트랜지스터 셀의 상기 제어 게이트는 전기적으로 연결되고, 상기 모든 소스는 전기적으로 연결되고, 각 칼럼 내의 인접한 트랜지스터 셀은 공통 웰을 공유하고, 상기 공통 웰은 공통 소스 웰 및 공통 드레인 웰을 구성하는 그룹으로부터 선택됨 -
    을 포함하는 비휘발성 NOR-게이트 트랜지스터 매트릭스.
  60. 제59항에 있어서,
    각 칼럼 내의 인접한 트랜지스터 셀은 적어도 하나의 공통 드레인 웰을 공유하는
    비휘발성 NOR-게이트 트랜지스터 매트릭스.
  61. 제59항에 있어서,
    각 칼럼 내의 인접한 트랜지스터 셀은 적어도 하나의 공통 소스 웰을 공유하는
    비휘발성 NOR-게이트 트랜지스터 매트릭스.
  62. 제60항에 있어서,
    각 칼럼 내의 공통 드레인 웰을 갖는 상기 인접한 트랜지스터 셀은 각 칼럼 내의 인접한 트랜지스터 셀과 함께 공통 소스 웰을 갖는
    비휘발성 NOR-게이트 트랜지스터 매트릭스.
  63. 제61항에 있어서,
    각 칼럼 내의 공통 소스 웰을 갖는 상기 인접한 트랜지스터 셀은 각 칼럼 내의 인접한 트랜지스터 셀과 함께 공통 드레인 웰을 갖는
    비휘발성 NOR-게이트 트랜지스터 매트릭스.
  64. 적어도 2개의 로우와 적어도 2개의 칼럼으로 구성된 트랜지스터 매트릭스에 배치된 다수의 MOS NOR-게이트 트랜지스터 셀 - 여기서, 각 트랜지스터 셀은 소스, 드레인 및 제어 게이트를 구비하고, 로우 내의 각 트랜지스터 셀의 상기 제어 게이트는 전기적으로 연결되고, 칼럼 내의 각 트랜지스터 셀의 상기 드레인은 전기적으로 연결되고, 로우 내의 각 트랜지스터 셀의 상기 소스는 제1층에 배치된 제1 금속에 의해 전기적으로 연결되고, 상기 모든 소스는 상기 제1층에 전기적으로 연결된 제2 금속에 의해 전기적으로 연결됨 -
    을 포함하는 비휘발성 메모리 장치.
  65. 제64항에 있어서,
    상기 트랜지스터 매트릭스는 플래시 EEPROM 어레이의 적어도 하나의 섹터를 포함하는
    비휘발성 메모리 장치.
  66. 제65항에 있어서,
    상기 적어도 하나의 섹터는 8개의 로우와 512개의 칼럼을 포함하는
    비휘발성 메모리 장치.
  67. 제65항에 있어서,
    다수의 상기 섹터는 블록을 형성하도록 수직으로 스택되는
    비휘발성 메모리 장치.
  68. 제67항에 있어서,
    상기 블록은 128개의 섹터를 포함하는
    비휘발성 메모리 장치.
  69. 제64항에 있어서,
    상기 제1 금속은 각 트랜지스터 셀의 상기 각 소스의 웰의 적어도 일부분을 형성하는
    비휘발성 메모리 장치.
  70. 제64항에 있어서,
    상기 제1 금속은 제1 금속 라인을 형성하고, 상기 제2 금속은 제2 금속 라인을 형성하는
    비휘발성 메모리 장치.
  71. 제70항에 있어서,
    상기 제1 금속 라인은 N+ 확산층을 포함하는
    비휘발성 메모리 장치.
  72. 제71항에 있어서,
    상기 제1 금속 라인은 금속 대 N+ 확산 비아(metal to N+ diffusion vias)에 의해 상기 제2 금속 라인에 전기적으로 연결된
    비휘발성 메모리 장치.
  73. 제70항에 있어서,
    상기 제2 금속 라인은 상기 제1 금속 라인에 대체로 직각을 이루는
    비휘발성 메모리 장치.
  74. 제64항에 있어서,
    상기 제2 금속은 전반적으로 상기 제2층에 배치된
    비휘발성 메모리 장치.
  75. 제64항에 있어서,
    상기 제2 금속에 전기적으로 연결된 제3 금속
    을 더 포함하는 비휘발성 메모리 장치.
  76. 제75항에 있어서,
    상기 제3 금속은 제3 금속 라인을 형성하는
    비휘발성 메모리 장치.
  77. 제76항에 있어서,
    상기 제3 금속 라인은 상기 제1 금속 라인에 실질적으로 평행으로 배치되는 - 여기서, 상기 제1 금속 라인의 저항이 감소되어, 이로써 상기 비휘발성 메모리 장치에 대한 전체 전력 요구가 감소됨 -
    비휘발성 메모리 장치.
  78. 제75항에 있어서,
    상기 제3 금속은 상기 제1층과는 상이한 제2층에 배치된
    비휘발성 메모리 장치.
  79. 적어도 2개의 로우와 적어도 2개의 칼럼으로 구성된 매트릭스에 배치된 다수의 플로팅 게이트 트랜지스터 셀 - 여기서, 칼럼 내의 각 트랜지스터 셀은 적어도 하나의 공통 영역을 공유하고, 상기 공통 영역은 소스 영역 및 드레인 영역을 구성하는 그룹으로부터 선택되고, 상기 소스 영역 및 상기 드레인 영역은 제1 도전 물질을 포함함 -
    을 포함하는 비휘발성 메모리 장치.
  80. 제79항에 있어서,
    상기 플로팅 게이트 트랜지스터 셀은 8개의 로우와 512개의 칼럼으로 구성된 매트릭스에 배치된
    비휘발성 메모리 장치.
  81. 제80항에 있어서,
    칼럼 내에 배치된 6개의 상기 플로팅 게이트 트랜지스터 셀은 인접한 트랜지스터 셀과 함께 소스 영역 및 드레인 영역을 모두 공유하는
    비휘발성 메모리 장치.
  82. 제79항에 있어서,
    각 플로팅 게이트 트랜지스터는 소스, 드레인 및 제어 게이트를 구비하고, 칼럼 내의 각 트랜지스터의 상기 드레인은 전기적으로 연결되고, 로우 내의 각 트랜지스터의 상기 제어 게이트는 전기적으로 연결되고, 상기 모든 소스는 전기적으로 연결된
    비휘발성 메모리 장치.
  83. 제79항에 있어서,
    상기 제1 도전 물질은 N+ 확산층을 포함하는
    비휘발성 메모리 장치.
  84. 제79항에 있어서,
    칼럼 내에 배치된 적어도 하나의 상기 플로팅 게이트 트랜지스터 셀은 인접한 트랜지스터 셀과 함께 소스 영역 및 드레인 영역을 공유하는
    비휘발성 메모리 장치.
  85. 8개의 로우와 512개의 칼럼으로 구성된 매트릭스에 배치된 다수의 플로팅 게이트 트랜지스터 셀을 각각 포함하는 다수의 섹터 - 여기서, 각 플로팅 게이트 트랜지스터 셀은 드레인, 소스 및 제어 게이트를 구비하고, 각 칼럼 내의 각 트랜지스터의 상기 드레인은 제1 금속에 의해 전기적으로 연결되고, 각 로우 내의 각 트랜지스터의 상기 제어 게이트는 제2 금속에 의해 전기적으로 연결되고, 상기 모든 소스는 상기 제1 금속에 의해 전기적으로 연결됨 -
    를 포함하는 비휘발성 메모리 장치.
  86. 제85항에 있어서,
    수직으로 스택된 섹터 내의 각 칼럼 내의 각 트랜지스터의 상기 드레인은 수직으로 인접한 섹터 내의 트랜지스터의 대응하는 칼럼 내의 드레인에 연결된
    비휘발성 메모리 장치.
  87. 제85항에 있어서,
    상기 다수의 섹터는 하나 또는 그 이상의 블록을 형성하고, 상기 블록의 각각은 수직으로 스택된 상기 다수의 섹터 중의 2개 또는 그 이상의 섹터를 포함하는
    비휘발성 메모리 장치.
  88. 제87항에 있어서,
    상기 하나 또는 그 이상의 블록의 각각은 128개의 수직으로 스택된 섹터를 포함하는
    비휘발성 메모리 장치.
  89. 제87항에 있어서,
    상기 하나 또는 그 이상의 블록의 각각은 비휘발성 플래시 EEPROM 어레이를 포함하는 적어도 하나의 로우와 적어도 하나의 칼럼으로 구성된 매트릭스로 배열된
    비휘발성 메모리 장치.
  90. 제87항에 있어서,
    적어도 하나의 소스 디코더, 적어도 하나의 비트라인 디코더 및 적어도 하나의 워드라인 디코더를 포함한 제어 회로
    를 더 포함하는 비휘발성 메모리 장치.
  91. 제90항에 있어서,
    상기 워드라인 디코더는 부분(partial) 디코더 및 다수의 AND 게이트를 포함하는 - 여기서, 상기 부분 디코더는 제어기로부터 제어 신호를 수신하고, 상기 AND 게이트로의 입력을 포함한 다수의 출력을 생성하고, 상기 워드라인 디코더의 출력은 상기 블록 내의 워드라인에 연결됨 -
    비휘발성 메모리 장치.
KR1019980708045A 1997-02-12 1998-02-11 비휘발성메모리구조 KR100323970B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US3791197P 1997-02-12 1997-02-12
US60/037,911 1997-02-12
PCT/US1998/002740 WO1998035344A2 (en) 1997-02-12 1998-02-11 A nonvolatile memory structure

Publications (2)

Publication Number Publication Date
KR20000064879A KR20000064879A (ko) 2000-11-06
KR100323970B1 true KR100323970B1 (ko) 2002-03-08

Family

ID=21897018

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980708045A KR100323970B1 (ko) 1997-02-12 1998-02-11 비휘발성메모리구조

Country Status (6)

Country Link
US (2) US5956268A (ko)
JP (1) JP2000504504A (ko)
KR (1) KR100323970B1 (ko)
DE (1) DE19880311B3 (ko)
GB (1) GB2326748B (ko)
WO (1) WO1998035344A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101122917B1 (ko) * 2002-11-14 2012-03-20 아베드네자 어셋트스 아게 엘.엘.씨. 바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을 갖는 통합된 기술을 사용하는 조합 비휘발성 메모리

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000504504A (ja) * 1997-02-12 2000-04-11 ヒュンダイ エレクトロニクス アメリカ インコーポレイテッド 不揮発性メモリ構造
US6033955A (en) * 1998-09-23 2000-03-07 Advanced Micro Devices, Inc. Method of making flexibly partitioned metal line segments for a simultaneous operation flash memory device with a flexible bank partition architecture
DE69832609D1 (de) * 1998-09-30 2006-01-05 St Microelectronics Srl Emulierte EEPROM Speicheranordnung und entsprechendes Verfahren
JP4794030B2 (ja) * 2000-07-10 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置
US6466476B1 (en) 2001-01-18 2002-10-15 Multi Level Memory Technology Data coding for multi-bit-per-cell memories having variable numbers of bits per memory cell
WO2003073431A1 (fr) * 2002-02-28 2003-09-04 Renesas Technology Corp. Memoire a semi-conducteurs non volatile
US6795348B2 (en) * 2002-05-29 2004-09-21 Micron Technology, Inc. Method and apparatus for erasing flash memory
JP2004021956A (ja) * 2002-06-12 2004-01-22 Jenoa:Kk アクセス制限回路付き携帯型記憶媒体
US6958269B2 (en) * 2002-06-24 2005-10-25 Texas Instruments Incorporated Memory device with reduced cell size
US6795337B2 (en) * 2002-06-28 2004-09-21 Progressant Technologies, Inc. Negative differential resistance (NDR) elements and memory device using the same
ITMI20022240A1 (it) * 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
KR100546342B1 (ko) * 2003-07-12 2006-01-26 삼성전자주식회사 반복적으로 배치되는 프리-디코딩된 신호선들의레이아웃을 개선시키는 로우 디코더 구조, 이를 구비한반도체 메모리 장치, 및 그 방법
US6940759B2 (en) * 2003-10-14 2005-09-06 Atmel Corporation Group erasing system for flash array with multiple sectors
JP4768504B2 (ja) * 2006-04-28 2011-09-07 株式会社東芝 不揮発性フラッシュメモリを用いる記憶装置
US7636259B1 (en) 2006-07-17 2009-12-22 Lallice Semiconductor Corporation Flash memory array with independently erasable sectors
US7512015B1 (en) 2006-07-17 2009-03-31 Lattice Semiconductor Corporation Negative voltage blocking for embedded memories
WO2009037697A2 (en) 2007-09-20 2009-03-26 Densbits Technologies Ltd. Improved systems and methods for determining logical values of coupled flash memory cells
WO2009095902A2 (en) 2008-01-31 2009-08-06 Densbits Technologies Ltd. Systems and methods for handling immediate data errors in flash memory
US8694715B2 (en) 2007-10-22 2014-04-08 Densbits Technologies Ltd. Methods for adaptively programming flash memory devices and flash memory systems incorporating same
US8443242B2 (en) 2007-10-25 2013-05-14 Densbits Technologies Ltd. Systems and methods for multiple coding rates in flash devices
US8341335B2 (en) 2007-12-05 2012-12-25 Densbits Technologies Ltd. Flash memory apparatus with a heating system for temporarily retired memory portions
WO2009072103A2 (en) 2007-12-05 2009-06-11 Densbits Technologies Ltd. Flash memory apparatus and methods using a plurality of decoding stages including optional use of concatenated bch codes and/or designation of 'first below' cells
US8607128B2 (en) 2007-12-05 2013-12-10 Densbits Technologies Ltd. Low power chien-search based BCH/RS decoding system for flash memory, mobile communications devices and other applications
US8276051B2 (en) * 2007-12-12 2012-09-25 Densbits Technologies Ltd. Chien-search system employing a clock-gating scheme to save power for error correction decoder and other applications
US8359516B2 (en) 2007-12-12 2013-01-22 Densbits Technologies Ltd. Systems and methods for error correction and decoding on multi-level physical media
WO2009078006A2 (en) 2007-12-18 2009-06-25 Densbits Technologies Ltd. Apparatus for coding at a plurality of rates in multi-level flash memory systems, and methods useful in conjunction therewith
WO2009118720A2 (en) 2008-03-25 2009-10-01 Densbits Technologies Ltd. Apparatus and methods for hardware-efficient unbiased rounding
US8332725B2 (en) * 2008-08-20 2012-12-11 Densbits Technologies Ltd. Reprogramming non volatile memory portions
US8458574B2 (en) 2009-04-06 2013-06-04 Densbits Technologies Ltd. Compact chien-search based decoding apparatus and method
US8819385B2 (en) 2009-04-06 2014-08-26 Densbits Technologies Ltd. Device and method for managing a flash memory
US8566510B2 (en) 2009-05-12 2013-10-22 Densbits Technologies Ltd. Systems and method for flash memory management
US8305812B2 (en) 2009-08-26 2012-11-06 Densbits Technologies Ltd. Flash memory module and method for programming a page of flash memory cells
US9330767B1 (en) 2009-08-26 2016-05-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory module and method for programming a page of flash memory cells
US8995197B1 (en) 2009-08-26 2015-03-31 Densbits Technologies Ltd. System and methods for dynamic erase and program control for flash memory device memories
US8868821B2 (en) 2009-08-26 2014-10-21 Densbits Technologies Ltd. Systems and methods for pre-equalization and code design for a flash memory
US8730729B2 (en) 2009-10-15 2014-05-20 Densbits Technologies Ltd. Systems and methods for averaging error rates in non-volatile devices and storage systems
US8724387B2 (en) 2009-10-22 2014-05-13 Densbits Technologies Ltd. Method, system, and computer readable medium for reading and programming flash memory cells using multiple bias voltages
US8626988B2 (en) 2009-11-19 2014-01-07 Densbits Technologies Ltd. System and method for uncoded bit error rate equalization via interleaving
US9037777B2 (en) 2009-12-22 2015-05-19 Densbits Technologies Ltd. Device, system, and method for reducing program/read disturb in flash arrays
US8607124B2 (en) 2009-12-24 2013-12-10 Densbits Technologies Ltd. System and method for setting a flash memory cell read threshold
US8341502B2 (en) 2010-02-28 2012-12-25 Densbits Technologies Ltd. System and method for multi-dimensional decoding
US9104610B2 (en) 2010-04-06 2015-08-11 Densbits Technologies Ltd. Method, system and medium for analog encryption in a flash memory
US8527840B2 (en) 2010-04-06 2013-09-03 Densbits Technologies Ltd. System and method for restoring damaged data programmed on a flash device
US8745317B2 (en) 2010-04-07 2014-06-03 Densbits Technologies Ltd. System and method for storing information in a multi-level cell memory
US9021177B2 (en) 2010-04-29 2015-04-28 Densbits Technologies Ltd. System and method for allocating and using spare blocks in a flash memory
US8621321B2 (en) 2010-07-01 2013-12-31 Densbits Technologies Ltd. System and method for multi-dimensional encoding and decoding
US8539311B2 (en) 2010-07-01 2013-09-17 Densbits Technologies Ltd. System and method for data recovery in multi-level cell memories
US20120008414A1 (en) 2010-07-06 2012-01-12 Michael Katz Systems and methods for storing, retrieving, and adjusting read thresholds in flash memory storage system
US8964464B2 (en) 2010-08-24 2015-02-24 Densbits Technologies Ltd. System and method for accelerated sampling
US8508995B2 (en) 2010-09-15 2013-08-13 Densbits Technologies Ltd. System and method for adjusting read voltage thresholds in memories
US9063878B2 (en) 2010-11-03 2015-06-23 Densbits Technologies Ltd. Method, system and computer readable medium for copy back
US8850100B2 (en) 2010-12-07 2014-09-30 Densbits Technologies Ltd. Interleaving codeword portions between multiple planes and/or dies of a flash memory device
US10079068B2 (en) 2011-02-23 2018-09-18 Avago Technologies General Ip (Singapore) Pte. Ltd. Devices and method for wear estimation based memory management
US8693258B2 (en) 2011-03-17 2014-04-08 Densbits Technologies Ltd. Obtaining soft information using a hard interface
US8990665B1 (en) 2011-04-06 2015-03-24 Densbits Technologies Ltd. System, method and computer program product for joint search of a read threshold and soft decoding
US9396106B2 (en) 2011-05-12 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9110785B1 (en) 2011-05-12 2015-08-18 Densbits Technologies Ltd. Ordered merge of data sectors that belong to memory space portions
US9195592B1 (en) 2011-05-12 2015-11-24 Densbits Technologies Ltd. Advanced management of a non-volatile memory
US8996790B1 (en) 2011-05-12 2015-03-31 Densbits Technologies Ltd. System and method for flash memory management
US9372792B1 (en) 2011-05-12 2016-06-21 Avago Technologies General Ip (Singapore) Pte. Ltd. Advanced management of a non-volatile memory
US9501392B1 (en) 2011-05-12 2016-11-22 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of a non-volatile memory module
US8667211B2 (en) 2011-06-01 2014-03-04 Densbits Technologies Ltd. System and method for managing a non-volatile memory
US8588003B1 (en) 2011-08-01 2013-11-19 Densbits Technologies Ltd. System, method and computer program product for programming and for recovering from a power failure
US8553468B2 (en) 2011-09-21 2013-10-08 Densbits Technologies Ltd. System and method for managing erase operations in a non-volatile memory
US8996788B2 (en) 2012-02-09 2015-03-31 Densbits Technologies Ltd. Configurable flash interface
US8947941B2 (en) 2012-02-09 2015-02-03 Densbits Technologies Ltd. State responsive operations relating to flash memory cells
US8996793B1 (en) 2012-04-24 2015-03-31 Densbits Technologies Ltd. System, method and computer readable medium for generating soft information
US8838937B1 (en) 2012-05-23 2014-09-16 Densbits Technologies Ltd. Methods, systems and computer readable medium for writing and reading data
US8879325B1 (en) 2012-05-30 2014-11-04 Densbits Technologies Ltd. System, method and computer program product for processing read threshold information and for reading a flash memory module
US9921954B1 (en) 2012-08-27 2018-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Method and system for split flash memory management between host and storage controller
US9368225B1 (en) 2012-11-21 2016-06-14 Avago Technologies General Ip (Singapore) Pte. Ltd. Determining read thresholds based upon read error direction statistics
US9069659B1 (en) 2013-01-03 2015-06-30 Densbits Technologies Ltd. Read threshold determination using reference read threshold
US9136876B1 (en) 2013-06-13 2015-09-15 Densbits Technologies Ltd. Size limited multi-dimensional decoding
US9413491B1 (en) 2013-10-08 2016-08-09 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for multiple dimension decoding and encoding a message
US9348694B1 (en) 2013-10-09 2016-05-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9397706B1 (en) 2013-10-09 2016-07-19 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for irregular multiple dimension decoding and encoding
US9786388B1 (en) 2013-10-09 2017-10-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Detecting and managing bad columns
US9536612B1 (en) 2014-01-23 2017-01-03 Avago Technologies General Ip (Singapore) Pte. Ltd Digital signaling processing for three dimensional flash memory arrays
US10120792B1 (en) 2014-01-29 2018-11-06 Avago Technologies General Ip (Singapore) Pte. Ltd. Programming an embedded flash storage device
US9542262B1 (en) 2014-05-29 2017-01-10 Avago Technologies General Ip (Singapore) Pte. Ltd. Error correction
US9892033B1 (en) 2014-06-24 2018-02-13 Avago Technologies General Ip (Singapore) Pte. Ltd. Management of memory units
US9584159B1 (en) 2014-07-03 2017-02-28 Avago Technologies General Ip (Singapore) Pte. Ltd. Interleaved encoding
US9972393B1 (en) 2014-07-03 2018-05-15 Avago Technologies General Ip (Singapore) Pte. Ltd. Accelerating programming of a flash memory module
US9449702B1 (en) 2014-07-08 2016-09-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Power management
US9524211B1 (en) 2014-11-18 2016-12-20 Avago Technologies General Ip (Singapore) Pte. Ltd. Codeword management
US10305515B1 (en) 2015-02-02 2019-05-28 Avago Technologies International Sales Pte. Limited System and method for encoding using multiple linear feedback shift registers
US10628255B1 (en) 2015-06-11 2020-04-21 Avago Technologies International Sales Pte. Limited Multi-dimensional decoding
US9851921B1 (en) 2015-07-05 2017-12-26 Avago Technologies General Ip (Singapore) Pte. Ltd. Flash memory chip processing
US9954558B1 (en) 2016-03-03 2018-04-24 Avago Technologies General Ip (Singapore) Pte. Ltd. Fast decoding of data stored in a flash memory

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3059442B2 (ja) * 1988-11-09 2000-07-04 株式会社日立製作所 半導体記憶装置
JP2732601B2 (ja) * 1987-11-18 1998-03-30 株式会社東芝 不揮発性半導体メモリ装置
US5099297A (en) * 1988-02-05 1992-03-24 Emanuel Hazani EEPROM cell structure and architecture with programming and erase terminals shared between several cells
US5198380A (en) * 1988-06-08 1993-03-30 Sundisk Corporation Method of highly compact EPROM and flash EEPROM devices
US5315547A (en) * 1988-07-11 1994-05-24 Hitachi, Ltd. Nonvolatile semiconductor memory device with selective tow erasure
US5844842A (en) * 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
US5172338B1 (en) * 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
DE69024086T2 (de) * 1989-04-13 1996-06-20 Sundisk Corp EEprom-System mit Blocklöschung
US5535328A (en) * 1989-04-13 1996-07-09 Sandisk Corporation Non-volatile memory system card with flash erasable sectors of EEprom cells including a mechanism for substituting defective cells
US5126808A (en) * 1989-10-23 1992-06-30 Advanced Micro Devices, Inc. Flash EEPROM array with paged erase architecture
DE69128635T2 (de) * 1990-09-25 1998-05-20 Toshiba Kawasaki Kk Nicht-flüchtiger halbleiterspeicher
JP3204666B2 (ja) * 1990-11-21 2001-09-04 株式会社東芝 不揮発性半導体記憶装置
GB2251324B (en) * 1990-12-31 1995-05-10 Intel Corp File structure for a non-volatile semiconductor memory
US5191556A (en) * 1991-03-13 1993-03-02 Advanced Micro Devices, Inc. Method of page-mode programming flash eeprom cell arrays
JPH04311897A (ja) * 1991-04-11 1992-11-04 Toshiba Corp アドレスデコーダ及び半導体記憶装置
US5452248A (en) * 1991-06-27 1995-09-19 Kabushiki Kaisha Toshiba Method of operating a nonvolatile semiconductor memory device
JP3104319B2 (ja) * 1991-08-29 2000-10-30 ソニー株式会社 不揮発性記憶装置
US5359569A (en) * 1991-10-29 1994-10-25 Hitachi Ltd. Semiconductor memory
DE69232807T2 (de) * 1991-12-09 2003-02-20 Fujitsu Ltd Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung
JP3178909B2 (ja) * 1992-01-10 2001-06-25 株式会社東芝 半導体メモリ装置
JP2904645B2 (ja) * 1992-05-28 1999-06-14 株式会社東芝 不揮発性半導体メモリ
JP3328321B2 (ja) * 1992-06-22 2002-09-24 株式会社日立製作所 半導体記憶装置
US5315541A (en) * 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
KR960006272B1 (ko) * 1992-09-04 1996-05-13 삼성전자주식회사 반도체 메모리장치의 플레시라이트 회로
US5581723A (en) * 1993-02-19 1996-12-03 Intel Corporation Method and apparatus for retaining flash block structure data during erase operations in a flash EEPROM memory array
JP3431198B2 (ja) * 1993-02-26 2003-07-28 株式会社東芝 半導体記憶装置およびその製造方法
JP2839819B2 (ja) * 1993-05-28 1998-12-16 株式会社東芝 不揮発性半導体記憶装置
US5592641A (en) * 1993-06-30 1997-01-07 Intel Corporation Method and device for selectively locking write access to blocks in a memory array using write protect inputs and block enabled status
US5422842A (en) * 1993-07-08 1995-06-06 Sundisk Corporation Method and circuit for simultaneously programming and verifying the programming of selected EEPROM cells
US5365484A (en) * 1993-08-23 1994-11-15 Advanced Micro Devices, Inc. Independent array grounds for flash EEPROM array with paged erase architechture
US5349558A (en) * 1993-08-26 1994-09-20 Advanced Micro Devices, Inc. Sector-based redundancy architecture
US5537350A (en) * 1993-09-10 1996-07-16 Intel Corporation Method and apparatus for sequential programming of the bits in a word of a flash EEPROM memory array
US5477499A (en) * 1993-10-13 1995-12-19 Advanced Micro Devices, Inc. Memory architecture for a three volt flash EEPROM
KR0142510B1 (ko) * 1993-10-29 1998-08-17 가네꼬 히사시 비휘발성 반도체 메모리 장치
JPH07253929A (ja) * 1994-03-14 1995-10-03 Hitachi Ltd 半導体記憶装置
US5603001A (en) * 1994-05-09 1997-02-11 Kabushiki Kaisha Toshiba Semiconductor disk system having a plurality of flash memories
US5523972A (en) * 1994-06-02 1996-06-04 Intel Corporation Method and apparatus for verifying the programming of multi-level flash EEPROM memory
EP0690452A3 (en) * 1994-06-28 1999-01-07 Advanced Micro Devices, Inc. Electrically erasable memory and method of erasure
KR0144818B1 (ko) * 1994-07-25 1998-08-17 김광호 낸드형 플래쉬메모리 아이씨카드
US5606529A (en) * 1994-12-20 1997-02-25 Hitachi, Ltd. Semiconductor disk storage
US5541886A (en) * 1994-12-27 1996-07-30 Intel Corporation Method and apparatus for storing control information in multi-bit non-volatile memory arrays
US5491657A (en) * 1995-02-24 1996-02-13 Advanced Micro Devices, Inc. Method for bulk (or byte) charging and discharging an array of flash EEPROM memory cells
US5579259A (en) * 1995-05-31 1996-11-26 Sandisk Corporation Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors
US5657268A (en) * 1995-11-20 1997-08-12 Texas Instruments Incorporated Array-source line, bitline and wordline sequence in flash operations
TW334566B (en) * 1996-02-26 1998-06-21 Sanyo Electric Co Non-volatile semiconductor memory device
US5682350A (en) * 1996-03-29 1997-10-28 Aplus Integrated Circuits, Inc. Flash memory with divided bitline
JP2000504504A (ja) * 1997-02-12 2000-04-11 ヒュンダイ エレクトロニクス アメリカ インコーポレイテッド 不揮発性メモリ構造

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101122917B1 (ko) * 2002-11-14 2012-03-20 아베드네자 어셋트스 아게 엘.엘.씨. 바이트, 페이지 및 블록 기록 및 동시 판독 및 기록 연산을 갖는 통합된 기술을 사용하는 조합 비휘발성 메모리

Also Published As

Publication number Publication date
KR20000064879A (ko) 2000-11-06
GB2326748B (en) 2001-09-12
US5956268A (en) 1999-09-21
DE19880311B3 (de) 2017-06-22
GB2326748A (en) 1998-12-30
US6084798A (en) 2000-07-04
DE19880311T1 (de) 1999-05-12
GB9820270D0 (en) 1998-11-11
WO1998035344A2 (en) 1998-08-13
JP2000504504A (ja) 2000-04-11
WO1998035344A3 (en) 1998-12-17

Similar Documents

Publication Publication Date Title
KR100323970B1 (ko) 비휘발성메모리구조
KR100387529B1 (ko) 랜덤 억세스 가능한 메모리 셀 어레이를 갖는 불휘발성반도체 메모리 장치
US5798968A (en) Plane decode/virtual sector architecture
US6850438B2 (en) Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
US8873303B2 (en) Non-volatile memory and method with shared processing for an aggregate of read/write circuits
US6954382B2 (en) Multiple use memory chip
US5270980A (en) Sector erasable flash EEPROM
US6532172B2 (en) Steering gate and bit line segmentation in non-volatile memories
KR100926835B1 (ko) 향상된 프로그램 속도를 갖는 멀티 비트 플래쉬 메모리장치
US6937513B1 (en) Integrated NAND and nor-type flash memory device and method of using the same
KR960001320B1 (ko) 반도체기억장치
KR100418521B1 (ko) 계층적 섹터구조를 갖는 불휘발성 반도체 메모리 장치
KR100639827B1 (ko) Ｅｅｐｒｏｍ 응용을 위한 1 트랜지스터 셀
US6487125B2 (en) Integrated circuit having an EEPROM and flash EPROM
JP2504831B2 (ja) 不揮発性半導体記憶装置
US6697281B2 (en) Byte-selectable EEPROM array utilizing single split-gate transistor for non-volatile storage cell
JP2008078528A (ja) 半導体集積回路装置及びその動作方法
JP3540881B2 (ja) 不揮発性半導体記憶装置の書き込み方法
JPH07169288A (ja) 一括消去型不揮発性記憶装置
US6373742B1 (en) Two side decoding of a memory array
JPH0963283A (ja) 半導体不揮発性メモリ素子およびその使用方法
JP3362917B2 (ja) 半導体メモリ装置
JP2004110883A (ja) 不揮発性メモリ回路および不揮発性半導体記憶装置
JPH04351792A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121224

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20131223

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20141218

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20151222

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 16

LAPS Lapse due to unpaid annual fee