JP2002367400A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP2002367400A JP2002367400A JP2001173969A JP2001173969A JP2002367400A JP 2002367400 A JP2002367400 A JP 2002367400A JP 2001173969 A JP2001173969 A JP 2001173969A JP 2001173969 A JP2001173969 A JP 2001173969A JP 2002367400 A JP2002367400 A JP 2002367400A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- test
- memory
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
Landscapes
- Dram (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ロジック混載メモリを含む半導体集積回路装
置(1)において、正確にメモリの出力状態の3値判断
を実動作条件下においてメモリを動作させて測定する。 【解決手段】 共通データバス(3)を所定電圧レベル
に終端する終端回路(10)を、テストモード時非活性
状態として、レベル検知回路(22)においてこの共通
データバス線に結合される内部テストデータバス線(T
IO<7:0>)の電位を検知し、その検知結果に従っ
て3値出力回路(24)の出力状態を制御する。
置(1)において、正確にメモリの出力状態の3値判断
を実動作条件下においてメモリを動作させて測定する。 【解決手段】 共通データバス(3)を所定電圧レベル
に終端する終端回路(10)を、テストモード時非活性
状態として、レベル検知回路(22)においてこの共通
データバス線に結合される内部テストデータバス線(T
IO<7:0>)の電位を検知し、その検知結果に従っ
て3値出力回路(24)の出力状態を制御する。
Description
【0001】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、ロジックとメモリとが同一半導体基
板に集積化される半導体集積回路装置に関する。より特
定的には、この発明は、メモリのテストを行なうための
構成に関し、より具体的には、この発明は、メモリの3
状態出力回路を外部からテストするための構成に関す
る。
装置に関し、特に、ロジックとメモリとが同一半導体基
板に集積化される半導体集積回路装置に関する。より特
定的には、この発明は、メモリのテストを行なうための
構成に関し、より具体的には、この発明は、メモリの3
状態出力回路を外部からテストするための構成に関す
る。
【0002】
【従来の技術】近年、半導体集積回路装置の技術の進展
に伴って、素子の微細化、高集積化および高速化の技術
革新が、種々実現されている。半導体集積回路装置の製
造コストの低減および動作の高速化を図るために、単一
半導体チップ上に半導体記憶装置(メモリ)と半導体論
理回路装置(ロジック)とを混載する半導体装置の開発
が進められている。
に伴って、素子の微細化、高集積化および高速化の技術
革新が、種々実現されている。半導体集積回路装置の製
造コストの低減および動作の高速化を図るために、単一
半導体チップ上に半導体記憶装置(メモリ)と半導体論
理回路装置(ロジック)とを混載する半導体装置の開発
が進められている。
【0003】図16は、従来の半導体集積回路装置の構
成の一例を概略的に示す図である。図16において、半
導体集積回路装置1は、それぞれがたとえばDRAM
(ダイナミック・ランダム・アクセス・メモリ)である
メモリME0およびME1と、これらのメモリME0お
よびME1と同一半導体チップ上に集積化されたロジッ
ク2を含む。メモリME0およびME1は、並列に、共
通データバス3を介してロジック2に結合される。この
共通データバス3は、メモリME0に結合されるメモリ
データバス部3aと、メモリME1に結合されるメモリ
データバス部3bと、バス終端回路BTに結合されるデ
ータバス部3cを含む。
成の一例を概略的に示す図である。図16において、半
導体集積回路装置1は、それぞれがたとえばDRAM
(ダイナミック・ランダム・アクセス・メモリ)である
メモリME0およびME1と、これらのメモリME0お
よびME1と同一半導体チップ上に集積化されたロジッ
ク2を含む。メモリME0およびME1は、並列に、共
通データバス3を介してロジック2に結合される。この
共通データバス3は、メモリME0に結合されるメモリ
データバス部3aと、メモリME1に結合されるメモリ
データバス部3bと、バス終端回路BTに結合されるデ
ータバス部3cを含む。
【0004】バス終端回路BTは、メモリME0および
ME1の出力回路が、非選択時ハイインピーダンス状態
となるため、データバス部3、3a、3bおよび3cの
各バス線を、所定電圧レベルに設定する(プルアップま
たはプルダウンする)。
ME1の出力回路が、非選択時ハイインピーダンス状態
となるため、データバス部3、3a、3bおよび3cの
各バス線を、所定電圧レベルに設定する(プルアップま
たはプルダウンする)。
【0005】半導体集積回路装置1は、さらに、メモリ
ME0およびME1それぞれに対応して設けられるDM
A回路(ダイレクトメモリアクセス回路:テストインタ
ーフェイス回路)TF0およびTF1を含む。DMA回
路TF0およびTF1は、それぞれ、データバス部3a
および3bを介してメモリME0およびME1に結合さ
れる。
ME0およびME1それぞれに対応して設けられるDM
A回路(ダイレクトメモリアクセス回路:テストインタ
ーフェイス回路)TF0およびTF1を含む。DMA回
路TF0およびTF1は、それぞれ、データバス部3a
および3bを介してメモリME0およびME1に結合さ
れる。
【0006】これらのDMA回路TF0およびTF1を
介して、外部に設けられたテスト装置TA0およびTA
1が、メモリME0およびME1に直接アクセスし、メ
モリME0およびME1のテストを実行する。
介して、外部に設けられたテスト装置TA0およびTA
1が、メモリME0およびME1に直接アクセスし、メ
モリME0およびME1のテストを実行する。
【0007】ロジック2およびメモリME0およびME
1は、アドレスおよびコマンドを転送するアドレス/コ
マンドバス4を介して相互接続される。アドレス/コマ
ンドバス4は、また外部のテスタ(テスト装置)TA0
およびTA1にも結合可能である。
1は、アドレスおよびコマンドを転送するアドレス/コ
マンドバス4を介して相互接続される。アドレス/コマ
ンドバス4は、また外部のテスタ(テスト装置)TA0
およびTA1にも結合可能である。
【0008】同一半導体チップ上に、メモリME0およ
びME1とロジック2とを集積化することにより、これ
らのロジック2およびメモリME0およびME1を相互
接続する内部共通バス3および4の配線は、チップ配線
であり、ボード上配線に比べてその負荷が小さく高速で
信号/データを転送することができ、高速アクセスが可
能となる。また、メモリME0およびME1にはピン端
子は設けられていないため、ピン端子のピッチ条件など
の制約を受けることがなく、共通データバス3のバス幅
は、十分広くすることができ、たとえば32ビットから
256ビットのバス幅を有し、高速で、大量のデータを
転送することができる。
びME1とロジック2とを集積化することにより、これ
らのロジック2およびメモリME0およびME1を相互
接続する内部共通バス3および4の配線は、チップ配線
であり、ボード上配線に比べてその負荷が小さく高速で
信号/データを転送することができ、高速アクセスが可
能となる。また、メモリME0およびME1にはピン端
子は設けられていないため、ピン端子のピッチ条件など
の制約を受けることがなく、共通データバス3のバス幅
は、十分広くすることができ、たとえば32ビットから
256ビットのバス幅を有し、高速で、大量のデータを
転送することができる。
【0009】この同一半導体基板上にチップ2およびメ
モリME0およびME1が集積化される半導体集積回路
装置においては、外部の処理装置は、ロジック2とデー
タ/信号の授受を行なうことが出来るだけであり、ロジ
ック2が外部装置の要求などに応じてメモリME0およ
びME1へアクセスして必要な処理を実行して、またそ
の実行結果をメモリME1およびME0へ格納する。し
たがって、ロジック2のみがメモリME0およびME1
へアクセスする。
モリME0およびME1が集積化される半導体集積回路
装置においては、外部の処理装置は、ロジック2とデー
タ/信号の授受を行なうことが出来るだけであり、ロジ
ック2が外部装置の要求などに応じてメモリME0およ
びME1へアクセスして必要な処理を実行して、またそ
の実行結果をメモリME1およびME0へ格納する。し
たがって、ロジック2のみがメモリME0およびME1
へアクセスする。
【0010】したがって、製品出荷前に、このメモリM
E0およびME1をテストする場合、ロジック2を介し
てメモリME0およびME1をテストした場合、ロジッ
ク2の影響がテスト内容に生じるため、メモリのテスト
を正確に行なうことが出来ない。そこで、DMA回路T
F0およびTF1を、テストインターフェイス回路とし
て利用して、直接メモリME0およびME1に対し、外
部のテスト装置(テスタ)TA0およびTA1からアク
セスして、メモリME0およびME1が、所定の仕様条
件を満たしているかおよび正確に動作するかを判定す
る。
E0およびME1をテストする場合、ロジック2を介し
てメモリME0およびME1をテストした場合、ロジッ
ク2の影響がテスト内容に生じるため、メモリのテスト
を正確に行なうことが出来ない。そこで、DMA回路T
F0およびTF1を、テストインターフェイス回路とし
て利用して、直接メモリME0およびME1に対し、外
部のテスト装置(テスタ)TA0およびTA1からアク
セスして、メモリME0およびME1が、所定の仕様条
件を満たしているかおよび正確に動作するかを判定す
る。
【0011】バス終端回路BTは、メモリME0および
ME1が共通にデータバス3に結合され、これらのメモ
リME0およびME1が、非選択時出力ハイインピーダ
ンス状態となるため、この共通データバス3がフローテ
ィング状態となるのを防止し、またメモリの出力回路の
出力インピーダンスとロジック2の入力インピーダンス
と整合を取るために設けられる。
ME1が共通にデータバス3に結合され、これらのメモ
リME0およびME1が、非選択時出力ハイインピーダ
ンス状態となるため、この共通データバス3がフローテ
ィング状態となるのを防止し、またメモリの出力回路の
出力インピーダンスとロジック2の入力インピーダンス
と整合を取るために設けられる。
【0012】共通データバス3は、メモリME0および
ME1に対する書込データを転送する書込データバスお
よびメモリME0およびME1から読出されたデータを
転送する読出データバスが共通に設けられる構成であっ
てもよく、また書込データバスおよび読出データバスが
それぞれ別々に設けられる構成であってもよい。メモリ
ME0およびME1により、共通データバス3が共有さ
れるため、このバス終端回路BTにより、メモリME0
およびME1の非選択時共通データバス3の各バス線の
電位を固定する。
ME1に対する書込データを転送する書込データバスお
よびメモリME0およびME1から読出されたデータを
転送する読出データバスが共通に設けられる構成であっ
てもよく、また書込データバスおよび読出データバスが
それぞれ別々に設けられる構成であってもよい。メモリ
ME0およびME1により、共通データバス3が共有さ
れるため、このバス終端回路BTにより、メモリME0
およびME1の非選択時共通データバス3の各バス線の
電位を固定する。
【0013】図17は、メモリME0およびME1のデ
ータ出力部の構成を概略的に示す図である。メモリME
0およびME1は、同一の構成の出力部を有するため、
図17においては、1つのメモリMEを代表的に示す。
ータ出力部の構成を概略的に示す図である。メモリME
0およびME1は、同一の構成の出力部を有するため、
図17においては、1つのメモリMEを代表的に示す。
【0014】図17において、メモリMEは、出力イネ
ーブル信号OEに従って、メモリ回路MKTから読出さ
れたデータを外部の共通データバス3の各バス線IO<
0>−IO<N−1>に伝達する出力回路OPKを含
む。メモリ回路MKTは、メモリセルアレイ、メモリセ
ル選択回路および内部データ読出回路などを含む。
ーブル信号OEに従って、メモリ回路MKTから読出さ
れたデータを外部の共通データバス3の各バス線IO<
0>−IO<N−1>に伝達する出力回路OPKを含
む。メモリ回路MKTは、メモリセルアレイ、メモリセ
ル選択回路および内部データ読出回路などを含む。
【0015】出力回路OPKは、共通データバス線IO
<0>−IO<N−1>それぞれに対応して設けられる
出力バッファOBFを含む。これらの出力バッファOB
Fは、出力イネーブル信号OEが非活性状態のときに
は、出力ハイインピーダンス状態となる。これにより、
メモリME0およびME1の選択メモリとロジック2と
の間でデータ転送を行なうことができる。
<0>−IO<N−1>それぞれに対応して設けられる
出力バッファOBFを含む。これらの出力バッファOB
Fは、出力イネーブル信号OEが非活性状態のときに
は、出力ハイインピーダンス状態となる。これにより、
メモリME0およびME1の選択メモリとロジック2と
の間でデータ転送を行なうことができる。
【0016】図18は、図16に示すDMA回路の構成
を概略的に示す図である。図18においては、DMA回
路TF0およびTF1は、同一構成を有するため、1つ
のDMA回路TFを代表的に示す。
を概略的に示す図である。図18においては、DMA回
路TF0およびTF1は、同一構成を有するため、1つ
のDMA回路TFを代表的に示す。
【0017】図18において、DMA回路TFは、外部
のテスト装置(テスタ)とデータの入出力を行なうため
のバッファ回路500と、バッファ回路500と内部デ
ータバス線IO<N−1:0>の間でデータ転送を行な
うデータセレクタ502を含む。バッファ回路500
は、外部のテスト装置(テスタ)のデータ入出力線の数
に応じて、テストデータTDQとして、16ビットまた
は8ビットのデータの入出力を行なう。図18において
は、8ビットのテストデータビットTDB<0>−TD
B<7>が、バッファ回路500により入出力される構
成が一例として示される。
のテスト装置(テスタ)とデータの入出力を行なうため
のバッファ回路500と、バッファ回路500と内部デ
ータバス線IO<N−1:0>の間でデータ転送を行な
うデータセレクタ502を含む。バッファ回路500
は、外部のテスト装置(テスタ)のデータ入出力線の数
に応じて、テストデータTDQとして、16ビットまた
は8ビットのデータの入出力を行なう。図18において
は、8ビットのテストデータビットTDB<0>−TD
B<7>が、バッファ回路500により入出力される構
成が一例として示される。
【0018】一方、内部に設けられる共通データバス3
は、データバス線IO<N−1:0>で構成され、Nビ
ット幅を有しており、このデータセレクタ502によ
り、外部からのテストデータ選択信号TDSに従って、
データ出力時、このバッファ回路500と内部データバ
ス線IO<N−1:0>の間でのデータ転送幅を調整す
る。テストデータ書込時においては、データセレクタ5
02は、バッファ回路500から与えられるテストデー
タビットTDB<0>−TDB<7>を受けて、コピー
動作などにより、そのビット幅を拡張して、内部データ
バス線IO<N−1:0>上に伝達する。一方、テスト
データ読出時においては、このデータセレクタ502
は、内部データバス線IO<N−1:0>に読出された
Nビットのテストデータを、8ビット幅のテストデータ
TDB<0>−TDB<7>に変換して出力する。この
データセレクタ502においては、内部のデータバス線
IO<N−1:0>のデータが、順次、8ビット単位で
バッファ回路500を介して外部へ伝達されてもよく、
またこのデータセレクタ502により、内部データバス
線IO<N−1:0>の特定のバス線のデータがテスト
データビットTDB<0>−TDB<7>として選択的
に伝達されてバッファ回路500を介してテスト装置
(テスタ)へ与えられてもよい。
は、データバス線IO<N−1:0>で構成され、Nビ
ット幅を有しており、このデータセレクタ502によ
り、外部からのテストデータ選択信号TDSに従って、
データ出力時、このバッファ回路500と内部データバ
ス線IO<N−1:0>の間でのデータ転送幅を調整す
る。テストデータ書込時においては、データセレクタ5
02は、バッファ回路500から与えられるテストデー
タビットTDB<0>−TDB<7>を受けて、コピー
動作などにより、そのビット幅を拡張して、内部データ
バス線IO<N−1:0>上に伝達する。一方、テスト
データ読出時においては、このデータセレクタ502
は、内部データバス線IO<N−1:0>に読出された
Nビットのテストデータを、8ビット幅のテストデータ
TDB<0>−TDB<7>に変換して出力する。この
データセレクタ502においては、内部のデータバス線
IO<N−1:0>のデータが、順次、8ビット単位で
バッファ回路500を介して外部へ伝達されてもよく、
またこのデータセレクタ502により、内部データバス
線IO<N−1:0>の特定のバス線のデータがテスト
データビットTDB<0>−TDB<7>として選択的
に伝達されてバッファ回路500を介してテスト装置
(テスタ)へ与えられてもよい。
【0019】ロジック2とメモリME0およびME1と
が同一半導体チップ上に集積化される半導体集積回路装
置において、DMA回路TF0およびTF1を利用する
ことにより、外部のテスタTA0およびTA1が、ロジ
ック2を介することなくメモリME0およびME1へ直
接アクセスやデータの授受を行なうことができ、正確
に、このメモリME0およびME1が、正常に動作して
いるかを判定することができる。
が同一半導体チップ上に集積化される半導体集積回路装
置において、DMA回路TF0およびTF1を利用する
ことにより、外部のテスタTA0およびTA1が、ロジ
ック2を介することなくメモリME0およびME1へ直
接アクセスやデータの授受を行なうことができ、正確
に、このメモリME0およびME1が、正常に動作して
いるかを判定することができる。
【0020】なお、テスタTA0およびTA1は、同時
にメモリME0およびME1をテストしても良くまた、
個々にこれらのメモリME0およびME1をテストして
も良い。また、これらのテスタTA0およびTA1が、
テスト内容が異なるテスト装置であっても良い。
にメモリME0およびME1をテストしても良くまた、
個々にこれらのメモリME0およびME1をテストして
も良い。また、これらのテスタTA0およびTA1が、
テスト内容が異なるテスト装置であっても良い。
【0021】
【発明が解決しようとする課題】図19は、図18に示
すバッファ回路500の1ビットのデータに関連する部
分の構成を概略的に示す図である。図19において、バ
ッファ回路500は、テスト出力イネーブル信号TOE
を反転するインバータ10と、インバータ10からの補
のテスト出力イネーブル信号ZTOEの非活性化時(H
レベル)のとき活性化され、テスト入力データTIO<
i>をバッファ処理して内部テストデータTDB<i>
を生成するトライステートバッファ回路12と、テスト
データ出力時、テストデータ出力制御クロック信号DO
CLKに従ってテストデータビットTDB<i>を転送
するフリップフロップ(FF)14と、テスト出力イネ
ーブル信号TOEの活性化時(Hレベルのとき)活性化
され、フリップフロップ14からのテストデータをバッ
ファ処理してテスト出力データTIO<i>を生成する
トライステートバッファ回路16を含む。
すバッファ回路500の1ビットのデータに関連する部
分の構成を概略的に示す図である。図19において、バ
ッファ回路500は、テスト出力イネーブル信号TOE
を反転するインバータ10と、インバータ10からの補
のテスト出力イネーブル信号ZTOEの非活性化時(H
レベル)のとき活性化され、テスト入力データTIO<
i>をバッファ処理して内部テストデータTDB<i>
を生成するトライステートバッファ回路12と、テスト
データ出力時、テストデータ出力制御クロック信号DO
CLKに従ってテストデータビットTDB<i>を転送
するフリップフロップ(FF)14と、テスト出力イネ
ーブル信号TOEの活性化時(Hレベルのとき)活性化
され、フリップフロップ14からのテストデータをバッ
ファ処理してテスト出力データTIO<i>を生成する
トライステートバッファ回路16を含む。
【0022】テスト出力イネーブル信号TOEは、外部
のテスタから与えられる信号であり、このテスト出力イ
ネーブル信号TOEに従って、バッファ回路500がデ
ータ出力モードおよびデータ入力モードのいずれかにテ
ストモード時設定される。メモリME0およびME1
が、クロック信号に同期して動作するクロック同期型半
導体記憶装置であり、テストデータ出力制御クロック信
号DOCLKは、このテストモード時にクロック信号に
代えて与えられるテストクロック信号に従って生成され
る。次に、この図19に示すバッファ回路500の動作
について説明する。
のテスタから与えられる信号であり、このテスト出力イ
ネーブル信号TOEに従って、バッファ回路500がデ
ータ出力モードおよびデータ入力モードのいずれかにテ
ストモード時設定される。メモリME0およびME1
が、クロック信号に同期して動作するクロック同期型半
導体記憶装置であり、テストデータ出力制御クロック信
号DOCLKは、このテストモード時にクロック信号に
代えて与えられるテストクロック信号に従って生成され
る。次に、この図19に示すバッファ回路500の動作
について説明する。
【0023】今、図20に示すように、バス終端回路B
Tが、内部データバス線IO<N−1:0>の各々を、
電源電圧Vddレベルにプルアップするプルアップ機能
を備えている場合について説明する。すなわち、終端電
圧Vtが、電源電圧Vddレベルである。
Tが、内部データバス線IO<N−1:0>の各々を、
電源電圧Vddレベルにプルアップするプルアップ機能
を備えている場合について説明する。すなわち、終端電
圧Vtが、電源電圧Vddレベルである。
【0024】マスタクロック信号(テストクロック信
号)CLKに従って、テストデータ読出時においては、
データ出力制御クロック信号DOCLKが生成される。
このマスタクロック信号CLKに従って、内部データバ
ス線IO<k>に読出されたデータD(D0,D1)
が、図18に示すデータセレクタ502により順次選択
されて、バッファ回路500へ与えられる。データセレ
クタ502がテストセレクト信号TDSに従って選択動
作を行なっており、内部データバス線IO<k>上に読
出されたデータに従ってデータセレクタ502の出力ビ
ットTDB<i>が変化する。
号)CLKに従って、テストデータ読出時においては、
データ出力制御クロック信号DOCLKが生成される。
このマスタクロック信号CLKに従って、内部データバ
ス線IO<k>に読出されたデータD(D0,D1)
が、図18に示すデータセレクタ502により順次選択
されて、バッファ回路500へ与えられる。データセレ
クタ502がテストセレクト信号TDSに従って選択動
作を行なっており、内部データバス線IO<k>上に読
出されたデータに従ってデータセレクタ502の出力ビ
ットTDB<i>が変化する。
【0025】フリップフロップ14が、データ出力制御
クロック信号DOCLKに従って、このテストデータビ
ットTDB<i>を転送しており、図20においては、
テストデータ出力制御クロック信号DOCLKの立上が
りに応答して、フリップフロップ14から、テストデー
タビットDOが出力され、次いで、活性状態のトライス
テートバッファ回路1を介して、テストデータTIO<
i>が出力される。
クロック信号DOCLKに従って、このテストデータビ
ットTDB<i>を転送しており、図20においては、
テストデータ出力制御クロック信号DOCLKの立上が
りに応答して、フリップフロップ14から、テストデー
タビットDOが出力され、次いで、活性状態のトライス
テートバッファ回路1を介して、テストデータTIO<
i>が出力される。
【0026】したがって、内部データバス線IO<k>
が、バス終端電圧Vtレベルにプルアップされている場
合、テストデータDO(D0,D1)に従って、テスト
データビットTDB<i>およびTIO<i>は、Hレ
ベルおよびLレベルの間で変化する2値データとして転
送される。
が、バス終端電圧Vtレベルにプルアップされている場
合、テストデータDO(D0,D1)に従って、テスト
データビットTDB<i>およびTIO<i>は、Hレ
ベルおよびLレベルの間で変化する2値データとして転
送される。
【0027】図17に示すように、メモリMEにおいて
は出力バッファOBFは、非活性化時、出力ハイインピ
ーダンス状態であり、スタンバイ時などのデフォルト状
態においては、このDMA回路TFにおいてバッファ回
路500およびトライステートバッファ16を介して出
力されるテストデータビットTIO<i>は、電源電圧
Vddレベルであり、Lレベルのデータ出力時のみ、こ
のテストデータ出力ビットTIO<i>は、接地電圧レ
ベルに駆動される。
は出力バッファOBFは、非活性化時、出力ハイインピ
ーダンス状態であり、スタンバイ時などのデフォルト状
態においては、このDMA回路TFにおいてバッファ回
路500およびトライステートバッファ16を介して出
力されるテストデータビットTIO<i>は、電源電圧
Vddレベルであり、Lレベルのデータ出力時のみ、こ
のテストデータ出力ビットTIO<i>は、接地電圧レ
ベルに駆動される。
【0028】したがって、この構成の場合、メモリME
において出力バッファOBFが出力ハイインピーダンス
状態に設定されている場合においても、テスト出力デー
タビットTIO<i>は、Hレベルであり、したがっ
て、メモリMEの出力バッファOBFが、Hレベルデー
タを出力しているのか出力ハイインピーダンス状態に設
定されているのかを、外部のテスタにおいては識別する
ことができない。すなわち、このメモリの出力バッファ
OBFが、正常にHレベルデータ出力状態、Lレベルデ
ータ出力状態、および出力ハイインピーダンス状態の3
状態に制御されているのかを識別することができないと
いう問題が生じる。
において出力バッファOBFが出力ハイインピーダンス
状態に設定されている場合においても、テスト出力デー
タビットTIO<i>は、Hレベルであり、したがっ
て、メモリMEの出力バッファOBFが、Hレベルデー
タを出力しているのか出力ハイインピーダンス状態に設
定されているのかを、外部のテスタにおいては識別する
ことができない。すなわち、このメモリの出力バッファ
OBFが、正常にHレベルデータ出力状態、Lレベルデ
ータ出力状態、および出力ハイインピーダンス状態の3
状態に制御されているのかを識別することができないと
いう問題が生じる。
【0029】また、図21に示すように、バス終端電圧
Vtが、電源電圧Vddと接地電圧との間の中間電圧V
dd/2の場合、DMA回路TFにおいては、この中間
電圧レベルのデータが与えられた場合には、正確なHレ
ベル/Lレベルの判定をすることができなくなるため、
その出力データは不定状態となる。メモリMEが、2値
のデータを出力した場合には、そのメモリからのテスト
データIO<k>に従って、順次テストデータTDB<
i>およびTIO<i>が生成される。したがって、こ
のバス終端電圧が、中間電圧Vdd/2の場合において
も、メモリにおいて出力バッファOBFが、3状態に正
確にその動作が制御されているか否かを識別することが
できないという問題が同様に生じる。
Vtが、電源電圧Vddと接地電圧との間の中間電圧V
dd/2の場合、DMA回路TFにおいては、この中間
電圧レベルのデータが与えられた場合には、正確なHレ
ベル/Lレベルの判定をすることができなくなるため、
その出力データは不定状態となる。メモリMEが、2値
のデータを出力した場合には、そのメモリからのテスト
データIO<k>に従って、順次テストデータTDB<
i>およびTIO<i>が生成される。したがって、こ
のバス終端電圧が、中間電圧Vdd/2の場合において
も、メモリにおいて出力バッファOBFが、3状態に正
確にその動作が制御されているか否かを識別することが
できないという問題が同様に生じる。
【0030】また、バス終端電圧Vtが中間電圧の場
合、DMA回路TF内において、データセレクタ502
が、CMOSインバータ回路などの構成のセレクタを有
する場合、選択状態のCMOSインバータにおいて中間
電圧レベルの内部データビットIO<k>に従って大き
な貫通電流が流れる。また。データセレクタ502がC
MOSトランスミッションゲートのようなアナログスイ
ッチの場合、同様、バッファ回路500において、フリ
ップフロップ14が、この中間電圧レベルの信号に従っ
て、貫通電流を生じ、そのフリップフロップ14の出力
信号が、完全に、2値状態に駆動されない場合、出力ト
ライステートバッファ16においても、この中間電圧レ
ベルの信号により貫通電流が生じ、また出力データは不
定データである。
合、DMA回路TF内において、データセレクタ502
が、CMOSインバータ回路などの構成のセレクタを有
する場合、選択状態のCMOSインバータにおいて中間
電圧レベルの内部データビットIO<k>に従って大き
な貫通電流が流れる。また。データセレクタ502がC
MOSトランスミッションゲートのようなアナログスイ
ッチの場合、同様、バッファ回路500において、フリ
ップフロップ14が、この中間電圧レベルの信号に従っ
て、貫通電流を生じ、そのフリップフロップ14の出力
信号が、完全に、2値状態に駆動されない場合、出力ト
ライステートバッファ16においても、この中間電圧レ
ベルの信号により貫通電流が生じ、また出力データは不
定データである。
【0031】したがって、このような貫通電流がDMA
回路TF内において生じた場合、その内部のテストデー
タビットの数は大きく、大きな貫通電流が流れる。した
がって、このような大きな貫通電流により、電源電圧V
ddレベルの低下または接地電圧Gndの電圧レベルの
上昇が生じ、正確な動作条件下で、メモリMEを動作さ
せてテストすることができなくなるという問題が生じ
る。
回路TF内において生じた場合、その内部のテストデー
タビットの数は大きく、大きな貫通電流が流れる。した
がって、このような大きな貫通電流により、電源電圧V
ddレベルの低下または接地電圧Gndの電圧レベルの
上昇が生じ、正確な動作条件下で、メモリMEを動作さ
せてテストすることができなくなるという問題が生じ
る。
【0032】それゆえ、この発明の目的は、混載メモリ
を有する半導体集積回路装置において、メモリの出力バ
ッファの試験を正確に行なうことのできるテストインタ
ーフェイス回路を備える半導体集積回路を提供すること
である。
を有する半導体集積回路装置において、メモリの出力バ
ッファの試験を正確に行なうことのできるテストインタ
ーフェイス回路を備える半導体集積回路を提供すること
である。
【0033】この発明の他の目的は、メモリの出力バッ
ファが3値制御されているか否かを正確に、識別するこ
とのできる半導体集積回路装置を提供することである。
ファが3値制御されているか否かを正確に、識別するこ
とのできる半導体集積回路装置を提供することである。
【0034】
【課題を解決するための手段】この発明の第1の観点に
係る半導体集積回路装置は、ロジックと混載されるメモ
リと、外部からこのメモリにアクセスしてテストを行な
うためのテストインターフェイス回路と、このテストイ
ンターフェイス回路内に設けられ、メモリのデータ出力
バスの電位を検出するための電位検出回路を備える。
係る半導体集積回路装置は、ロジックと混載されるメモ
リと、外部からこのメモリにアクセスしてテストを行な
うためのテストインターフェイス回路と、このテストイ
ンターフェイス回路内に設けられ、メモリのデータ出力
バスの電位を検出するための電位検出回路を備える。
【0035】メモリは、データ出力バスを駆動するため
の出力バッファを備え、この出力バッファは、非活性化
時出力ハイインピーダンス状態とされ、好ましくは、さ
らに、データ出力バスに結合され、このデータ出力バス
を所定電位に設定するためのバス終端回路が設けられ
る。
の出力バッファを備え、この出力バッファは、非活性化
時出力ハイインピーダンス状態とされ、好ましくは、さ
らに、データ出力バスに結合され、このデータ出力バス
を所定電位に設定するためのバス終端回路が設けられ
る。
【0036】好ましくは、テストインターフェイス回路
内には、与えられた信号を外部へ出力するテスト出力回
路が設けられる。電位検出回路は、互いに異なる電位を
参照電位として受け、これらの参照電位を基準電位とし
てデータ出力バスの電位をそれぞれ検出する第1および
第2のレベル検出回路と、これら第1および第2のレベ
ル検出回路の出力信号に従って、テスト出力回路の信号
出力動作を制御する出力制御回路とを含む。
内には、与えられた信号を外部へ出力するテスト出力回
路が設けられる。電位検出回路は、互いに異なる電位を
参照電位として受け、これらの参照電位を基準電位とし
てデータ出力バスの電位をそれぞれ検出する第1および
第2のレベル検出回路と、これら第1および第2のレベ
ル検出回路の出力信号に従って、テスト出力回路の信号
出力動作を制御する出力制御回路とを含む。
【0037】好ましくは、この電位検出回路は、トライ
ステートバッファで構成される信号出力回路を介して該
検出結果を出力する。
ステートバッファで構成される信号出力回路を介して該
検出結果を出力する。
【0038】好ましくは、テストインターフェイス回路
を介してメモリのテストを行なうテストモードと電位検
出回路を利用してテストを行なう電位検出モードとを指
定するテストモード制御信号に応答して、このバス終端
回路を選択的に活性化する終端制御回路が設けられる。
を介してメモリのテストを行なうテストモードと電位検
出回路を利用してテストを行なう電位検出モードとを指
定するテストモード制御信号に応答して、このバス終端
回路を選択的に活性化する終端制御回路が設けられる。
【0039】この発明の第2の観点に係る半導体集積回
路装置は、ロジックと混載されるメモリと、このメモリ
へ、テスト時、外部からアクセスするためのテストイン
ターフェイス回路と、メモリの出力データバスの終端電
圧レベルを変更するための切換回路を含む。
路装置は、ロジックと混載されるメモリと、このメモリ
へ、テスト時、外部からアクセスするためのテストイン
ターフェイス回路と、メモリの出力データバスの終端電
圧レベルを変更するための切換回路を含む。
【0040】メモリは、データ出力バスに結合される出
力バッファ回路を含む。この出力バッファ回路は、非活
性化時出力ハイインピーダンス状態とされる。好ましく
は、さらに、データ出力バスに結合され、このデータ出
力バスを終端するバス終端回路が設けられる。切換回路
はテストインタフェイス回路内に配置される。
力バッファ回路を含む。この出力バッファ回路は、非活
性化時出力ハイインピーダンス状態とされる。好ましく
は、さらに、データ出力バスに結合され、このデータ出
力バスを終端するバス終端回路が設けられる。切換回路
はテストインタフェイス回路内に配置される。
【0041】好ましくは、データ出力バスは、ロジック
に結合され、このメモリからロジックへのデータ転送経
路のデータバスを終端するバス終端回路が配置される。
切換回路は、このバス終端回路内に配置される。
に結合され、このメモリからロジックへのデータ転送経
路のデータバスを終端するバス終端回路が配置される。
切換回路は、このバス終端回路内に配置される。
【0042】好ましくは、バス終端回路は、テストモー
ド指示信号に従って選択的に非活性化される。
ド指示信号に従って選択的に非活性化される。
【0043】データ出力バスの電位レベルを検出するこ
とにより、このデータ出力バスが、中間電圧レベルに保
持されているのか、テストデータに従って2値状態にあ
るかを識別することができ、正確に、メモリの出力バッ
ファが3値制御されているのかを識別することができ
る。
とにより、このデータ出力バスが、中間電圧レベルに保
持されているのか、テストデータに従って2値状態にあ
るかを識別することができ、正確に、メモリの出力バッ
ファが3値制御されているのかを識別することができ
る。
【0044】また、終端電圧レベルをテストモード時変
更することにより、メモリの出力データの電圧レベルと
異なる電圧レベルにデータ出力バスを終端する事によ
り、メモリの出力バッファが、3値駆動されているか否
かを正確に識別することができる。
更することにより、メモリの出力データの電圧レベルと
異なる電圧レベルにデータ出力バスを終端する事によ
り、メモリの出力バッファが、3値駆動されているか否
かを正確に識別することができる。
【0045】また、この終端電圧レベルを変更すること
により、中間電圧レベルのテストデータがデフォルトと
してテストインターフェイス回路へ与えられて、このテ
ストインターフェイス回路内において貫通電流が生じる
のを防止することができ、応じて電源ノイズの発生を抑
制する事ができ、メモリに対し正確なテストを行なうこ
とができる。
により、中間電圧レベルのテストデータがデフォルトと
してテストインターフェイス回路へ与えられて、このテ
ストインターフェイス回路内において貫通電流が生じる
のを防止することができ、応じて電源ノイズの発生を抑
制する事ができ、メモリに対し正確なテストを行なうこ
とができる。
【0046】
【発明の実施の形態】[実施の形態1]図1は、この発
明の実施の形態1に従う半導体集積回路装置の全体の構
成を概略的に示す図である。この図1に示す構成におい
ても、半導体集積回路装置1は、ロジック2とメモリM
E0およびME1とが、同一半導体基板上に集積化され
る。これらのメモリME0およびME1は、たとえばD
RAMであり、このメモリME0およびME1の出力回
路は、Hレベル、Lレベル、およびハイインピーダンス
状態の3状態を出力する3値(3状態)データ出力バッ
ファを含む。
明の実施の形態1に従う半導体集積回路装置の全体の構
成を概略的に示す図である。この図1に示す構成におい
ても、半導体集積回路装置1は、ロジック2とメモリM
E0およびME1とが、同一半導体基板上に集積化され
る。これらのメモリME0およびME1は、たとえばD
RAMであり、このメモリME0およびME1の出力回
路は、Hレベル、Lレベル、およびハイインピーダンス
状態の3状態を出力する3値(3状態)データ出力バッ
ファを含む。
【0047】メモリME0およびME1は、共通データ
バス3を介してロジック2に結合される。これらのメモ
リME0およびME1に対応して、DMA回路(テスト
インターフェイス回路)12aおよび12bが設けられ
る。このDMA回路12aおよび12bに対しては、外
部の図示しないテスタから、テスト入力データTDIお
よびテストデータ選択信号TDSおよびメモリテスト指
示信号DMAE(DMA活性化信号)が与えられる。
バス3を介してロジック2に結合される。これらのメモ
リME0およびME1に対応して、DMA回路(テスト
インターフェイス回路)12aおよび12bが設けられ
る。このDMA回路12aおよび12bに対しては、外
部の図示しないテスタから、テスト入力データTDIお
よびテストデータ選択信号TDSおよびメモリテスト指
示信号DMAE(DMA活性化信号)が与えられる。
【0048】また、これらのDMA回路12aおよび1
2bは、それぞれテスタ(図16参照)に対し、テスト
出力データTDOを出力する。外部に配置されるテスタ
は、それぞれメモリME0およびME1に対し共通にテ
ストを行なうテスタであっても良く、またこれらのメモ
リME0およびME1を個々にテストするテスタであっ
ても良い。
2bは、それぞれテスタ(図16参照)に対し、テスト
出力データTDOを出力する。外部に配置されるテスタ
は、それぞれメモリME0およびME1に対し共通にテ
ストを行なうテスタであっても良く、またこれらのメモ
リME0およびME1を個々にテストするテスタであっ
ても良い。
【0049】共通データバス3に対しては、メモリテス
ト指示信号DMAEに従って選択的に共通データバス3
の各バス線IO<N−1:0>を終端するバス終端回路
10が設けられる。図1においては、バス終端回路は、
終端回路として示す。このバス終端回路10は、メモリ
テスト指示信号DMAEが活性状態にあり、DMA回路
12aおよび/または12bを介してメモリME0およ
び/またはME1に対してテストを行なう場合には、そ
の終端動作が禁止される。一方、このメモリテスト指示
信号DMAEが非活性状態のときには、バス終端回路1
0は、共通データバス3のバス線IO<N−1:0>
を、それぞれ所定電圧レベルに設定する。
ト指示信号DMAEに従って選択的に共通データバス3
の各バス線IO<N−1:0>を終端するバス終端回路
10が設けられる。図1においては、バス終端回路は、
終端回路として示す。このバス終端回路10は、メモリ
テスト指示信号DMAEが活性状態にあり、DMA回路
12aおよび/または12bを介してメモリME0およ
び/またはME1に対してテストを行なう場合には、そ
の終端動作が禁止される。一方、このメモリテスト指示
信号DMAEが非活性状態のときには、バス終端回路1
0は、共通データバス3のバス線IO<N−1:0>
を、それぞれ所定電圧レベルに設定する。
【0050】DMA回路12aおよび12bは、それぞ
れ同一構成を有するため、図1においては、DMA回路
12aの構成を示す。
れ同一構成を有するため、図1においては、DMA回路
12aの構成を示す。
【0051】DMA回路12aは、メモリテスト指示信
号DMAEに従って選択的に共通データバス3とテスト
入出力データバスTIO<7:0>を結合するセレクタ
20と、テスト入出力データバスTIO<7:0>の各
バス線の電圧レベルを検出し、その検出結果に従って3
値出力回路24に含まれる各トライステート出力バッフ
ァ回路の出力状態を設定するレベル検知回路22を含
む。
号DMAEに従って選択的に共通データバス3とテスト
入出力データバスTIO<7:0>を結合するセレクタ
20と、テスト入出力データバスTIO<7:0>の各
バス線の電圧レベルを検出し、その検出結果に従って3
値出力回路24に含まれる各トライステート出力バッフ
ァ回路の出力状態を設定するレベル検知回路22を含
む。
【0052】なお、以下の説明においては、データにつ
いては、データ線とその上を伝達されるデータビットを
同一符号で示す。従って、テストデータバス線TIO<
i>には、テストデータビットTIO<i>が伝達され
る。
いては、データ線とその上を伝達されるデータビットを
同一符号で示す。従って、テストデータバス線TIO<
i>には、テストデータビットTIO<i>が伝達され
る。
【0053】このレベル検知回路22は、また、テスト
入出力データバスTIO<7:0>の各バス線に対応し
て設けられるレベル検知器を含み、該検知結果に従って
各テストデータビットの出力状態を、Hレベル、Lレベ
ルおよびハイインピーダンス状態のいずれかに設定す
る。この3値出力回路24は、レベル検知回路22から
の検知結果を示すテストデータビットTDB<7:0>
および出力状態制御信号TDBOEに従って、その出力
状態が設定される。
入出力データバスTIO<7:0>の各バス線に対応し
て設けられるレベル検知器を含み、該検知結果に従って
各テストデータビットの出力状態を、Hレベル、Lレベ
ルおよびハイインピーダンス状態のいずれかに設定す
る。この3値出力回路24は、レベル検知回路22から
の検知結果を示すテストデータビットTDB<7:0>
および出力状態制御信号TDBOEに従って、その出力
状態が設定される。
【0054】このレベル検知回路22の構成は、後に詳
細に説明するが、テスト入出力データバスTIO<7:
0>の各信号線をたとえば中間電圧レベルにプリチャー
ジする回路と、セレクタ20を介して与えられたデータ
の電圧レベルを、このプリチャージ電圧を基準として検
出し、その検出結果に応じて、セレクタ20により選択
された共通データバス線がハイインピーダンス状態、H
レベルデータ出力状態、およびLレベルデータ出力状態
のいずれにあるかを検出し、その検出結果に従って信号
TDB<7:0>およびTDBOEを出力する。
細に説明するが、テスト入出力データバスTIO<7:
0>の各信号線をたとえば中間電圧レベルにプリチャー
ジする回路と、セレクタ20を介して与えられたデータ
の電圧レベルを、このプリチャージ電圧を基準として検
出し、その検出結果に応じて、セレクタ20により選択
された共通データバス線がハイインピーダンス状態、H
レベルデータ出力状態、およびLレベルデータ出力状態
のいずれにあるかを検出し、その検出結果に従って信号
TDB<7:0>およびTDBOEを出力する。
【0055】セレクタ20は、共通データバス3が、6
4ビットIO<63:0>のバス線を含む場合、8:1
の選択動作(N対8選択動作)をテストデータ選択信号
TDS<2:0>に従って実行し、8ビットの選択デー
タを、テスト入出力データバスTIO<7:0>に選択
的に結合する。
4ビットIO<63:0>のバス線を含む場合、8:1
の選択動作(N対8選択動作)をテストデータ選択信号
TDS<2:0>に従って実行し、8ビットの選択デー
タを、テスト入出力データバスTIO<7:0>に選択
的に結合する。
【0056】図1においては、メモリテスト指示信号D
MAEが、またDMA回路12bへも与えられ、このD
MA回路12bにおけるセレクタ動作が制御されるよう
に示す。しかしながら、このDMA回路12bへは、こ
のDMA回路12aとは別のテスタ(TA1:図16参
照)から、メモリテスト指示信号が与えられ、終端回路
10は、これらのDMA回路12aおよび12bのいず
れかに対しメモリテスト指示信号DMAEが与えられた
ときに、その終端動作を禁止するように構成されてもよ
い。次に、各部の構成について具体的に説明する。
MAEが、またDMA回路12bへも与えられ、このD
MA回路12bにおけるセレクタ動作が制御されるよう
に示す。しかしながら、このDMA回路12bへは、こ
のDMA回路12aとは別のテスタ(TA1:図16参
照)から、メモリテスト指示信号が与えられ、終端回路
10は、これらのDMA回路12aおよび12bのいず
れかに対しメモリテスト指示信号DMAEが与えられた
ときに、その終端動作を禁止するように構成されてもよ
い。次に、各部の構成について具体的に説明する。
【0057】図2は、図1に示すバス終端回路(図1に
おいては終端回路として示す)10の構成の一例を示す
図である。図2において、バス終端回路10は、共通デ
ータバス3の各バス線IO<N−1:0>それぞれに対
応して同一構成の終端回路を有するため、図2において
は、共通データバス線IO<k>に対する終端回路の構
成を代表的に示す。図2において、バス終端回路10
は、終端電圧Vtを供給する終端電圧源に一端が結合さ
れるRTと、抵抗素子RTと共通データバス線IO<k
>の間に接続されかつそのゲートにメモリテスト指示信
号DMAEを受けるPチャネルMOSトランジスタPQ
を含む。抵抗素子RTの抵抗値は十分大きくされてお
り、この共通データバス線IO<k>を、活性化時、終
端電圧Vtレベルに設定する。この終端電圧Vtは、電
源電圧Vddレベルである。しかしながら、この終端電
圧は、後に説明するように、また、中間電圧Vdd/2
の電圧レベルであってもよい。
おいては終端回路として示す)10の構成の一例を示す
図である。図2において、バス終端回路10は、共通デ
ータバス3の各バス線IO<N−1:0>それぞれに対
応して同一構成の終端回路を有するため、図2において
は、共通データバス線IO<k>に対する終端回路の構
成を代表的に示す。図2において、バス終端回路10
は、終端電圧Vtを供給する終端電圧源に一端が結合さ
れるRTと、抵抗素子RTと共通データバス線IO<k
>の間に接続されかつそのゲートにメモリテスト指示信
号DMAEを受けるPチャネルMOSトランジスタPQ
を含む。抵抗素子RTの抵抗値は十分大きくされてお
り、この共通データバス線IO<k>を、活性化時、終
端電圧Vtレベルに設定する。この終端電圧Vtは、電
源電圧Vddレベルである。しかしながら、この終端電
圧は、後に説明するように、また、中間電圧Vdd/2
の電圧レベルであってもよい。
【0058】メモリテスト指示信号DMAEが非活性状
態のとき(以下、通常動作モードと称す)には、このメ
モリテスト指示信号DMAEはLレベルであり、Pチャ
ネルMOSトランジスタPQが導通状態にあり、共通デ
ータバス線IO<k>は、終端電圧Vtレベルにプルア
ップされる。図1に示すメモリME0およびME1は、
共通データバス3を、活性化時、出力データに応じて駆
動する。またロジック2も、動作時、共通データバス3
を、書込データに応じて駆動する。
態のとき(以下、通常動作モードと称す)には、このメ
モリテスト指示信号DMAEはLレベルであり、Pチャ
ネルMOSトランジスタPQが導通状態にあり、共通デ
ータバス線IO<k>は、終端電圧Vtレベルにプルア
ップされる。図1に示すメモリME0およびME1は、
共通データバス3を、活性化時、出力データに応じて駆
動する。またロジック2も、動作時、共通データバス3
を、書込データに応じて駆動する。
【0059】なお、この共通データバス3は、先に従来
の半導体集積回路装置において説明したように、書込み
データと読出しデータをともに伝達するデータバスであ
っても良く、また、書込みデータと読出しデータとを別
々に転送するバスであっても良い。バス終端回路10
は、メモリME0およびME1からの読出しデータを転
送するバス(バス線)を終端する。
の半導体集積回路装置において説明したように、書込み
データと読出しデータをともに伝達するデータバスであ
っても良く、また、書込みデータと読出しデータとを別
々に転送するバスであっても良い。バス終端回路10
は、メモリME0およびME1からの読出しデータを転
送するバス(バス線)を終端する。
【0060】メモリテスト指示信号DMAEがHレベル
の活性状態となり、メモリME0およびME1の出力バ
ッファの3値動作をテストするモードが指定された場合
には、PチャネルMOSトランジスタPQが非導通状態
となり、共通データバス線IO<k>は、終端電圧源か
ら切り離される。したがって、メモリME0およびME
1の出力バッファの動作状態をテストするモード(以
下、メモリテストモードと称す)においては、共通デー
タバス線IO<N−1:0>の各バス線は、プルアップ
されない(終端されない)ため、メモリME0およびM
E1がともに非活性状態のときまたは、その出力バッフ
ァが出力ハイインピーダンス状態のときには、この共通
データバス3のバス線IO<N−1:0>のそれぞれ
が、ハイインピーダンス状態のフローティング状態とな
る。
の活性状態となり、メモリME0およびME1の出力バ
ッファの3値動作をテストするモードが指定された場合
には、PチャネルMOSトランジスタPQが非導通状態
となり、共通データバス線IO<k>は、終端電圧源か
ら切り離される。したがって、メモリME0およびME
1の出力バッファの動作状態をテストするモード(以
下、メモリテストモードと称す)においては、共通デー
タバス線IO<N−1:0>の各バス線は、プルアップ
されない(終端されない)ため、メモリME0およびM
E1がともに非活性状態のときまたは、その出力バッフ
ァが出力ハイインピーダンス状態のときには、この共通
データバス3のバス線IO<N−1:0>のそれぞれ
が、ハイインピーダンス状態のフローティング状態とな
る。
【0061】図1に示すレベル検知回路22がセレクタ
20を介して共通バス線に結合され、等価的にバスの終
端回路として機能し、終端電圧を所定電圧レベルに設定
し、このDMA回路内のセレクタ20により選択された
バス線の電圧レベルを所定電圧を基準として検出して、
メモリME0およびME1の出力バッファの出力状態を
識別する。このバス終端回路10をメモリテストモード
時において非活性状態とする事により、DMA回路12
aおよび12bにおいて、このバス終端電圧を所望の電
圧レベルに設定する事が出来、その設定電圧に従ってメ
モリが3値出力状態にあるか否かを判断する。
20を介して共通バス線に結合され、等価的にバスの終
端回路として機能し、終端電圧を所定電圧レベルに設定
し、このDMA回路内のセレクタ20により選択された
バス線の電圧レベルを所定電圧を基準として検出して、
メモリME0およびME1の出力バッファの出力状態を
識別する。このバス終端回路10をメモリテストモード
時において非活性状態とする事により、DMA回路12
aおよび12bにおいて、このバス終端電圧を所望の電
圧レベルに設定する事が出来、その設定電圧に従ってメ
モリが3値出力状態にあるか否かを判断する。
【0062】図3は、図1に示すセレクタ20の構成の
一例を示す図である。図3において、セレクタ20は、
共通内部データバス3のそれぞれ所定数のバス線に対応
して配置されるセレクタSX0−SX7を含む。共通内
部データバス(3)が、64ビットの場合、これらのセ
レクタSX0−SX7の各々は、8ビットのバス線にそ
れぞれ対応して配置され、8:1選択を行なう。すなわ
ち、1/8セレクタSX0が、共通データバス線IO<
7:0>=IO<7>−IO<0>に対応して配置さ
れ、1/8セレクタSX1が、共通データバス線IO<
15:8>に対応して設けられ、1/8セレクタSX7
が、共通データバス線<63:56>に対応して設けら
れる。これらの1/8セレクタSX0−SX7の各々は
同一構成を有するため、図3においては、1/8セレク
タSX0の内部構成を代表的に示す。
一例を示す図である。図3において、セレクタ20は、
共通内部データバス3のそれぞれ所定数のバス線に対応
して配置されるセレクタSX0−SX7を含む。共通内
部データバス(3)が、64ビットの場合、これらのセ
レクタSX0−SX7の各々は、8ビットのバス線にそ
れぞれ対応して配置され、8:1選択を行なう。すなわ
ち、1/8セレクタSX0が、共通データバス線IO<
7:0>=IO<7>−IO<0>に対応して配置さ
れ、1/8セレクタSX1が、共通データバス線IO<
15:8>に対応して設けられ、1/8セレクタSX7
が、共通データバス線<63:56>に対応して設けら
れる。これらの1/8セレクタSX0−SX7の各々は
同一構成を有するため、図3においては、1/8セレク
タSX0の内部構成を代表的に示す。
【0063】1/8セレクタSX0は、3ビットのテス
トデータ選択信号TDS<2:0>をデコードして8ビ
ットのデコード信号を生成するデコーダ32と、このデ
コーダ32の出力信号に従って対応の8ビットの共通デ
ータバス線IO<7:0>の1つを選択するセレクタ3
0を含む。このデコーダ32は、図3に示す構成におい
ては、1/8セレクタSX0−SX7それぞれに配置さ
れている。しかしながら、このデコーダ32は、1/8
セレクタSX0−SX7それぞれに共通に設けられても
よい。
トデータ選択信号TDS<2:0>をデコードして8ビ
ットのデコード信号を生成するデコーダ32と、このデ
コーダ32の出力信号に従って対応の8ビットの共通デ
ータバス線IO<7:0>の1つを選択するセレクタ3
0を含む。このデコーダ32は、図3に示す構成におい
ては、1/8セレクタSX0−SX7それぞれに配置さ
れている。しかしながら、このデコーダ32は、1/8
セレクタSX0−SX7それぞれに共通に設けられても
よい。
【0064】このセレクタ20により、64ビットの共
通データバス線IO<63:0>に対し、1/8選択が
行なわれ、選択された8ビットのデータが、内部テスト
データバス線TIO<7:0>にそれぞれ伝達される。
通データバス線IO<63:0>に対し、1/8選択が
行なわれ、選択された8ビットのデータが、内部テスト
データバス線TIO<7:0>にそれぞれ伝達される。
【0065】図4は、図3に示す1/8セレクタSX0
−SX7の構成をより具体的に示す図である。これらの
1/8セレクタSX0−SX7は、同一構成を有するた
め、図4においては、1つの1/8セレクタSXの構成
を代表的に示す。デコーダ32は、テストデータ選択信
号TDS<2:0>をデコードして、相補なデコード信
号TDSP<7:0>およびNTDSP<7:0>を生
成するデコード回路32aと、このデコード回路32a
の出力するデコード信号TDSP<7:0>およびNT
DSP<7:0>とメモリテスト指示信号DMAEとに
従って相補なデータ線選択信号IOE<7:0>および
NIOE<7:0>を生成する選択信号発生回路32b
を含む。
−SX7の構成をより具体的に示す図である。これらの
1/8セレクタSX0−SX7は、同一構成を有するた
め、図4においては、1つの1/8セレクタSXの構成
を代表的に示す。デコーダ32は、テストデータ選択信
号TDS<2:0>をデコードして、相補なデコード信
号TDSP<7:0>およびNTDSP<7:0>を生
成するデコード回路32aと、このデコード回路32a
の出力するデコード信号TDSP<7:0>およびNT
DSP<7:0>とメモリテスト指示信号DMAEとに
従って相補なデータ線選択信号IOE<7:0>および
NIOE<7:0>を生成する選択信号発生回路32b
を含む。
【0066】この選択信号発生回路32bは、デコード
信号TDSP<7:0>およびNTDSP<7:0>の
各相補ビット対に対応して設けられる回路群を含むが、
図4においては、8ビット信号を処理する回路を総称的
に示す。デコード回路32aは、3ビットのテストデー
タ選択信号TDS<2:0>をデコードして、それぞれ
8ビットのデコード信号TDSP<7:0>およびNT
DSP<7:0>を生成する。したがって、デコード信
号TDSP<7:0>の1ビットが選択状態となり、ま
た、補のデコード信号NTDSP<7:0>の1ビット
が選択状態となる。
信号TDSP<7:0>およびNTDSP<7:0>の
各相補ビット対に対応して設けられる回路群を含むが、
図4においては、8ビット信号を処理する回路を総称的
に示す。デコード回路32aは、3ビットのテストデー
タ選択信号TDS<2:0>をデコードして、それぞれ
8ビットのデコード信号TDSP<7:0>およびNT
DSP<7:0>を生成する。したがって、デコード信
号TDSP<7:0>の1ビットが選択状態となり、ま
た、補のデコード信号NTDSP<7:0>の1ビット
が選択状態となる。
【0067】選択信号発生回路32bは、メモリテスト
指示信号DMAEを受けるインバータ35と、インバー
タ35の出力信号と補のデコード信号NTDSP<7:
0>を受けて補のデータ線選択信号NIOE<7:0>
を生成するOR回路36と、メモリテスト指示信号DM
AEとデコード信号TDSP<7:0>とを受けて、デ
ータ線選択信号IOE<7:0>を生成するAND回路
37を含む。これらのOR回路36およびAND回路3
7は、データ線選択信号IOE<7:0>およびNIO
E<7:0>の各ビットそれぞれに対応して設けられる
ゲートを含み、各ビット単位で論理処理を実行する。
指示信号DMAEを受けるインバータ35と、インバー
タ35の出力信号と補のデコード信号NTDSP<7:
0>を受けて補のデータ線選択信号NIOE<7:0>
を生成するOR回路36と、メモリテスト指示信号DM
AEとデコード信号TDSP<7:0>とを受けて、デ
ータ線選択信号IOE<7:0>を生成するAND回路
37を含む。これらのOR回路36およびAND回路3
7は、データ線選択信号IOE<7:0>およびNIO
E<7:0>の各ビットそれぞれに対応して設けられる
ゲートを含み、各ビット単位で論理処理を実行する。
【0068】メモリテスト指示信号DMAEがLレベル
のときには、インバータ35の出力信号がHレベルとな
り、データ線選択信号NIOE<7:0>の全ビットが
Hレベルとなり、また、データ線選択信号IOE<7:
0>の全ビットがLレベルとなる。このテスト指示信号
DMAがLレベルのときにはセレクタ30が非導通状態
となり、テストデータバスTIOと共通データバス3と
を切離す。
のときには、インバータ35の出力信号がHレベルとな
り、データ線選択信号NIOE<7:0>の全ビットが
Hレベルとなり、また、データ線選択信号IOE<7:
0>の全ビットがLレベルとなる。このテスト指示信号
DMAがLレベルのときにはセレクタ30が非導通状態
となり、テストデータバスTIOと共通データバス3と
を切離す。
【0069】一方、メモリテスト指示信号DMAEがH
レベルとなると、インバータ35の出力信号がLレベル
となり、AND回路37およびOR回路36が、それぞ
れ、デコード回路32aからのデコード信号TDSP<
7:0>およびNTDSP<7:0>に従って、データ
線選択信号IOE<7:0>およびNIOE<7:0>
を生成する。
レベルとなると、インバータ35の出力信号がLレベル
となり、AND回路37およびOR回路36が、それぞ
れ、デコード回路32aからのデコード信号TDSP<
7:0>およびNTDSP<7:0>に従って、データ
線選択信号IOE<7:0>およびNIOE<7:0>
を生成する。
【0070】セレクタ30は、対応の8ビットの共通バ
ス線IO<x>−IO<x+7>それぞれに対応して設
けられるトランスミッションゲートTX0−TX7を含
む。これらのトランスミッションゲートTX0−TX7
は、それぞれ、データ線選択信号IOE<7:0>およ
びNIOE<7:0>の対応のビットに従って選択的に
導通状態に設定される。これらのトランスミッションゲ
ートTX0−TX7は、共通に内部テストデータバス線
TIO<i>に結合される。
ス線IO<x>−IO<x+7>それぞれに対応して設
けられるトランスミッションゲートTX0−TX7を含
む。これらのトランスミッションゲートTX0−TX7
は、それぞれ、データ線選択信号IOE<7:0>およ
びNIOE<7:0>の対応のビットに従って選択的に
導通状態に設定される。これらのトランスミッションゲ
ートTX0−TX7は、共通に内部テストデータバス線
TIO<i>に結合される。
【0071】これらのトランスミッションゲートTX0
−TX7の各々は、PチャネルMOSトランジスタとN
チャネルMOSトランジスタの並列体で構成され、導通
時、対応の共通データバス線上の信号を、内部テストデ
ータバス線TIO<i>に伝達するアナログスイッチと
して動作する。したがって、この内部テストデータバス
線TIO<i>に対しては、共通データバス線IO<x
>−IO<x+7>上の信号電位に応じた信号が伝達さ
れる。
−TX7の各々は、PチャネルMOSトランジスタとN
チャネルMOSトランジスタの並列体で構成され、導通
時、対応の共通データバス線上の信号を、内部テストデ
ータバス線TIO<i>に伝達するアナログスイッチと
して動作する。したがって、この内部テストデータバス
線TIO<i>に対しては、共通データバス線IO<x
>−IO<x+7>上の信号電位に応じた信号が伝達さ
れる。
【0072】たとえば、データ線選択信号IOE<0>
およびNIOE<0>がそれぞれHレベルおよびLレベ
ルのときには、トランスミッションゲートTX0が導通
状態となり、残りのトランスミッションゲートTX1−
TX7が非導通状態を維持する。したがって、この状態
においては共通データバス線IO<x>が、内部テスト
データバス線TIO<i>に結合される。レベル検知回
路22が、選択された共通バス線IO<x>を内部テス
トデータバス線TIO<i>を介して所定電圧レベルに
終端する。
およびNIOE<0>がそれぞれHレベルおよびLレベ
ルのときには、トランスミッションゲートTX0が導通
状態となり、残りのトランスミッションゲートTX1−
TX7が非導通状態を維持する。したがって、この状態
においては共通データバス線IO<x>が、内部テスト
データバス線TIO<i>に結合される。レベル検知回
路22が、選択された共通バス線IO<x>を内部テス
トデータバス線TIO<i>を介して所定電圧レベルに
終端する。
【0073】図5は、図1に示すレベル検知回路22お
よび3値出力回路24の構成を示す図である。この図5
においては、1ビットの内部内部テストデータバス線T
IO<i>に関連する部分の構成を代表的に示す。
よび3値出力回路24の構成を示す図である。この図5
においては、1ビットの内部内部テストデータバス線T
IO<i>に関連する部分の構成を代表的に示す。
【0074】図5において、レベル検知回路22は、内
部テストデータバス線TIO<i>を、中間電圧Vdd
/2レベルに終端する終端抵抗素子40と、内部テスト
データバス線TIO<i>上の電圧と基準電圧VREF
Hを比較し、その比較結果に従って出力信号CHを生成
する比較回路41と、内部テストデータバス線TIO<
i>上の信号電圧と基準電圧VREFLとを比較し、そ
の比較結果に従って信号CLを生成する比較回路42
と、比較回路41および42の出力信号CHおよびCL
の一致/不一致を検出し、その検出結果に従って出力イ
ネーブル信号TOEを生成するEXNOR回路43と、
比較回路41および42の出力信号CHおよびCLを受
けてテスト出力データTDOを生成するANE回路44
を含む。
部テストデータバス線TIO<i>を、中間電圧Vdd
/2レベルに終端する終端抵抗素子40と、内部テスト
データバス線TIO<i>上の電圧と基準電圧VREF
Hを比較し、その比較結果に従って出力信号CHを生成
する比較回路41と、内部テストデータバス線TIO<
i>上の信号電圧と基準電圧VREFLとを比較し、そ
の比較結果に従って信号CLを生成する比較回路42
と、比較回路41および42の出力信号CHおよびCL
の一致/不一致を検出し、その検出結果に従って出力イ
ネーブル信号TOEを生成するEXNOR回路43と、
比較回路41および42の出力信号CHおよびCLを受
けてテスト出力データTDOを生成するANE回路44
を含む。
【0075】EXNOR回路43からの出力信号TOE
が、図1に示す出力状態制御信号TDBOEに対応す
る。各テストデータ出力ビット単位で出力イネーブル信
号TOEの状態が設定される。
が、図1に示す出力状態制御信号TDBOEに対応す
る。各テストデータ出力ビット単位で出力イネーブル信
号TOEの状態が設定される。
【0076】基準電圧VREFHは、中間電圧Vdd/
2よりも高い電圧レベルであり、また基準電圧VREF
Lは、中間電圧Vdd/2よりも低い電圧レベルであ
る。比較回路41は、この内部テストデータバス線TI
O<i>上の信号電圧が、基準電圧VREFHよりも高
い場合には、その出力信号CHをHレベルに駆動する。
同様、比較回路42は、内部テストデータバス線TIO
<i>上の信号電圧が、基準電圧VREFよりも高い場
合には、その出力信号CLをHレベルに駆動する。した
がって、比較回路41および42の出力信号CHおよび
CLにより、内部テストデータバス線TIO<i>上の
信号電圧が、基準電圧VREFHよりも高い電圧レベ
ル、基準電圧VREFHおよびVREFLの間の電圧レ
ベル、および基準電圧VREFLよりも低い電圧レベル
のいずれであるかを検出することができる。
2よりも高い電圧レベルであり、また基準電圧VREF
Lは、中間電圧Vdd/2よりも低い電圧レベルであ
る。比較回路41は、この内部テストデータバス線TI
O<i>上の信号電圧が、基準電圧VREFHよりも高
い場合には、その出力信号CHをHレベルに駆動する。
同様、比較回路42は、内部テストデータバス線TIO
<i>上の信号電圧が、基準電圧VREFよりも高い場
合には、その出力信号CLをHレベルに駆動する。した
がって、比較回路41および42の出力信号CHおよび
CLにより、内部テストデータバス線TIO<i>上の
信号電圧が、基準電圧VREFHよりも高い電圧レベ
ル、基準電圧VREFHおよびVREFLの間の電圧レ
ベル、および基準電圧VREFLよりも低い電圧レベル
のいずれであるかを検出することができる。
【0077】メモリテストモード時においては、メモリ
テスト指示信号DMAEに従って共通データバス3に対
して設けられるバス終端回路10は、非活性状態にあ
り、共通データバス3のバス線IO<N−1:0>(=
IO<63:0>)の各々に対する終端動作が、停止さ
れている。メモリテストモード時においては、図4に示
すセレクタ30により共通データバス線が選択されて内
部テストデータバス線TIO<i>に結合される。セレ
クタ30は、アナログスイッチであり、図5に示すレベ
ル検知回路22の終端抵抗素子40により、等価的に、
通常動作時において電源電圧レベルに終端される共通デ
ータバス線が、中間電圧Vdd/2レベルに終端された
状態が生成される。従って、共通データバス線IO<i
>が、メモリテスト時において基準電圧VREFHおよ
びVREFLの間の電圧レベルにあれば、対応のメモリ
の出力回路は、出力ハイインピーダンス状態にあると判
定することが出来る。この判定結果に従って、3値出力
回路24の出力状態を設定する事により、外部のテスタ
に対しメモリの出力の3値状態を識別させることが出来
る。
テスト指示信号DMAEに従って共通データバス3に対
して設けられるバス終端回路10は、非活性状態にあ
り、共通データバス3のバス線IO<N−1:0>(=
IO<63:0>)の各々に対する終端動作が、停止さ
れている。メモリテストモード時においては、図4に示
すセレクタ30により共通データバス線が選択されて内
部テストデータバス線TIO<i>に結合される。セレ
クタ30は、アナログスイッチであり、図5に示すレベ
ル検知回路22の終端抵抗素子40により、等価的に、
通常動作時において電源電圧レベルに終端される共通デ
ータバス線が、中間電圧Vdd/2レベルに終端された
状態が生成される。従って、共通データバス線IO<i
>が、メモリテスト時において基準電圧VREFHおよ
びVREFLの間の電圧レベルにあれば、対応のメモリ
の出力回路は、出力ハイインピーダンス状態にあると判
定することが出来る。この判定結果に従って、3値出力
回路24の出力状態を設定する事により、外部のテスタ
に対しメモリの出力の3値状態を識別させることが出来
る。
【0078】3値出力回路24は、レベル検知回路22
からのテスト出力イネーブル信号TOEを、テストデー
タ出力制御クロック信号DOCLKに従って遅延して、
遅延出力イネーブル信号TOEDを生成するフリップフ
ロップ(FF)45と、テストデータ出力制御クロック
信号DOCLKに従ってレベル検知回路22からのテス
ト出力データTDOを伝達するフリップフロップ(F
F)46と、フリップフロップ45からの遅延出力イネ
ーブル信号TOEDに従って選択的に活性化され、活性
化時フリップフロップ46の出力信号に従ってテスト出
力データTDQ<i>を生成するトライステートバッフ
ァ回路47を含む。
からのテスト出力イネーブル信号TOEを、テストデー
タ出力制御クロック信号DOCLKに従って遅延して、
遅延出力イネーブル信号TOEDを生成するフリップフ
ロップ(FF)45と、テストデータ出力制御クロック
信号DOCLKに従ってレベル検知回路22からのテス
ト出力データTDOを伝達するフリップフロップ(F
F)46と、フリップフロップ45からの遅延出力イネ
ーブル信号TOEDに従って選択的に活性化され、活性
化時フリップフロップ46の出力信号に従ってテスト出
力データTDQ<i>を生成するトライステートバッフ
ァ回路47を含む。
【0079】このトライステートバッファ回路47は、
フリップフロップ45からの遅延出力イネーブル信号T
OEDがLレベルの非活性状態のときには、出力ハイイ
ンピーダンス状態となる。したがって、このトライステ
ートバッファ回路47に対して、レベル検知回路22の
出力信号TOEおよびTDOに従ってその出力状態を設
定することにより、メモリの出力バッファが、3値状態
のうちのいずれの状態にあるかを識別することができ
る。
フリップフロップ45からの遅延出力イネーブル信号T
OEDがLレベルの非活性状態のときには、出力ハイイ
ンピーダンス状態となる。したがって、このトライステ
ートバッファ回路47に対して、レベル検知回路22の
出力信号TOEおよびTDOに従ってその出力状態を設
定することにより、メモリの出力バッファが、3値状態
のうちのいずれの状態にあるかを識別することができ
る。
【0080】図6は、図5に示すレベル検知回路22お
よび3値出力回路24の論理動作を一覧にして示す図で
ある。内部テストデータバス線TIO<i>上の信号電
圧が、基準電圧VRFHよりも高い場合には、メモリの
対応の出力回路(出力バッファ)がHレベルデータを出
力している状態である。この状態においては、比較回路
41および42からの出力信号CHおよびCLがともに
Hレベルとなる。従って、EXNOR回路43の出力信
号TOEがHレベルとなり、またAND回路44の出力
信号TDOもHレベルとなる。したがって、この状態に
おいては、3値出力回路24において、トライステート
バッファ回路47が活性化され、フリップフロップ46
を介して伝達されるテストデータTDOに従ってテスト
出力データTDQ<i>は、Hレベルとなる。
よび3値出力回路24の論理動作を一覧にして示す図で
ある。内部テストデータバス線TIO<i>上の信号電
圧が、基準電圧VRFHよりも高い場合には、メモリの
対応の出力回路(出力バッファ)がHレベルデータを出
力している状態である。この状態においては、比較回路
41および42からの出力信号CHおよびCLがともに
Hレベルとなる。従って、EXNOR回路43の出力信
号TOEがHレベルとなり、またAND回路44の出力
信号TDOもHレベルとなる。したがって、この状態に
おいては、3値出力回路24において、トライステート
バッファ回路47が活性化され、フリップフロップ46
を介して伝達されるテストデータTDOに従ってテスト
出力データTDQ<i>は、Hレベルとなる。
【0081】内部テストデータバス線TIO<i>上の
信号電圧が、基準電圧VREFHおよびVREFLの間
の電圧レベルの場合には、内部テストデータバス線TI
O<i>が終端抵抗40により終端されている電圧レベ
ルにあり、メモリの対応の出力バッファ(出力回路)が
出力ハイインピーダンス状態にある。比較回路41の出
力信号CHがLレベル、比較回路42の出力信号CLが
Hレベルとなる。この状態において、EXNOR回路4
3の出力信号TOEがLレベルとなり、また、AND回
路44の出力信号TDOもLレベルとなる。したがっ
て、この状態においては、遅延出力イネーブル信号TO
EDが、Lレベルとなるため、トライステートバッファ
回路47は、出力ハイインピーダンス状態となり、テス
ト出力データTDQ<i>の状態は、ハイインピーダン
ス状態(Hi−Z)となる。
信号電圧が、基準電圧VREFHおよびVREFLの間
の電圧レベルの場合には、内部テストデータバス線TI
O<i>が終端抵抗40により終端されている電圧レベ
ルにあり、メモリの対応の出力バッファ(出力回路)が
出力ハイインピーダンス状態にある。比較回路41の出
力信号CHがLレベル、比較回路42の出力信号CLが
Hレベルとなる。この状態において、EXNOR回路4
3の出力信号TOEがLレベルとなり、また、AND回
路44の出力信号TDOもLレベルとなる。したがっ
て、この状態においては、遅延出力イネーブル信号TO
EDが、Lレベルとなるため、トライステートバッファ
回路47は、出力ハイインピーダンス状態となり、テス
ト出力データTDQ<i>の状態は、ハイインピーダン
ス状態(Hi−Z)となる。
【0082】さらに、内部テストデータバス線TIO<
i>上の信号電圧が、基準電圧VREFLよりも低い場
合には、メモリの対応の出力回路がLレベルデータを出
力している。比較回路41および42の出力信号CHお
よびCLがともにLレベルとなる。この状態において
は、EXNOR回路43の出力信号TOEがHレベル、
AND回路44の出力信号TDOがLレベルとなる。し
たがって、トライステートバッファ回路47が、遅延出
力イネーブル信号TOEDに従って活性化されると、A
ND回路44の出力信号TDOに従って、Lレベルの信
号を外部へ出力し、テスト出力データTDQ<i>は、
Lレベルとなる。
i>上の信号電圧が、基準電圧VREFLよりも低い場
合には、メモリの対応の出力回路がLレベルデータを出
力している。比較回路41および42の出力信号CHお
よびCLがともにLレベルとなる。この状態において
は、EXNOR回路43の出力信号TOEがHレベル、
AND回路44の出力信号TDOがLレベルとなる。し
たがって、トライステートバッファ回路47が、遅延出
力イネーブル信号TOEDに従って活性化されると、A
ND回路44の出力信号TDOに従って、Lレベルの信
号を外部へ出力し、テスト出力データTDQ<i>は、
Lレベルとなる。
【0083】したがって、この内部テストデータバス線
TIO<i>を、中間電圧Vdd/2の電圧レベルにプ
リチャージ(プルアップ)することにより、メモリの出
力バッファが、出力ハイインピーダンス状態の場合に
は、バス終端回路10が、等価的に、中間電圧Vdd/
2レベルに終端する状態が形成されるため、3値出力回
路24のテストデータTDQ<i>を、ハイインピーダ
ンス状態に設定することができる。これにより、正確に
3値判断を行なうことができる。
TIO<i>を、中間電圧Vdd/2の電圧レベルにプ
リチャージ(プルアップ)することにより、メモリの出
力バッファが、出力ハイインピーダンス状態の場合に
は、バス終端回路10が、等価的に、中間電圧Vdd/
2レベルに終端する状態が形成されるため、3値出力回
路24のテストデータTDQ<i>を、ハイインピーダ
ンス状態に設定することができる。これにより、正確に
3値判断を行なうことができる。
【0084】図7は、図5に示す基準電圧VREFHお
よびVREFLおよび中間電圧Vdd/2を発生する基
準電圧発生回路の構成の一例を示す図である。図7にお
いて、基準電圧発生回路は、電源電圧Vddを供給する
電源ノードと接地ノードの間に直列に接続される抵抗素
子50−53を含む。抵抗素子50および53が同一の
抵抗値Raを有し、抵抗素子51および52が、同一の
抵抗値Rbを有する。基準電圧VREFHが、ノード5
5aから出力され、中間電圧Vdd/2が、ノード55
bから出力され、基準電圧VREFLが、ノード55c
から出力される。
よびVREFLおよび中間電圧Vdd/2を発生する基
準電圧発生回路の構成の一例を示す図である。図7にお
いて、基準電圧発生回路は、電源電圧Vddを供給する
電源ノードと接地ノードの間に直列に接続される抵抗素
子50−53を含む。抵抗素子50および53が同一の
抵抗値Raを有し、抵抗素子51および52が、同一の
抵抗値Rbを有する。基準電圧VREFHが、ノード5
5aから出力され、中間電圧Vdd/2が、ノード55
bから出力され、基準電圧VREFLが、ノード55c
から出力される。
【0085】抵抗素子50−53のそれぞれの抵抗値は
十分大きくされ、この基準電圧発生回路における消費電
流は低減される。
十分大きくされ、この基準電圧発生回路における消費電
流は低減される。
【0086】なお、この図7に示す基準電圧発生回路の
構成は一例であり、たとえばMORトランジスタ(絶縁
ゲート型電界効果トランジスタ)を利用する回路などが
用いられてもよい。また、基準電圧VREFHおよびV
REFLの電圧レベルは、電源電圧Vddおよび中間電
圧Vdd/2の電圧レベルに応じて、適当な電圧レベル
に設定される。次に、図8を参照して、図1から図7に
示す回路の動作について説明する。
構成は一例であり、たとえばMORトランジスタ(絶縁
ゲート型電界効果トランジスタ)を利用する回路などが
用いられてもよい。また、基準電圧VREFHおよびV
REFLの電圧レベルは、電源電圧Vddおよび中間電
圧Vdd/2の電圧レベルに応じて、適当な電圧レベル
に設定される。次に、図8を参照して、図1から図7に
示す回路の動作について説明する。
【0087】この半導体集積回路装置は、従来と同様、
マスタクロック信号CLKに従って動作し、テストデー
タ出力時において、テストデータ出力制御クロック信号
DOCLKが、このマスタクロック信号CLKに従って
生成される。
マスタクロック信号CLKに従って動作し、テストデー
タ出力時において、テストデータ出力制御クロック信号
DOCLKが、このマスタクロック信号CLKに従って
生成される。
【0088】メモリME(ME0またはME1)におい
て、テストデータが読出されるまでは、バス終端回路1
0は、非活性状態にあり、この共通データバス線IO<
k>は、ハイインピーダンス状態にある。内部テストデ
ータバス線TIO<i>は、中間電圧Vdd/2レベル
にプルアップされている。また、テストデータ出力前
は、3値出力回路24は、出力ハイインピーダンス状態
にある。メモリMEからテストデータD0が共通データ
バス線IO<k>にマスタクロック信号CLKに従って
読出されると、図4に示すセレクタ30において、選択
動作が行なわれ、この共通データバス線IO<k>が、
内部テストデータバス線TIO<i>に結合され、内部
テストデータバス線TIO<i>の信号電圧が、このテ
ストデータD0に対応する電圧レベルとなる。このとき
には、まだ、3値出力回路24は、活性化されておら
ず、出力ハイインピーダンス状態にある。
て、テストデータが読出されるまでは、バス終端回路1
0は、非活性状態にあり、この共通データバス線IO<
k>は、ハイインピーダンス状態にある。内部テストデ
ータバス線TIO<i>は、中間電圧Vdd/2レベル
にプルアップされている。また、テストデータ出力前
は、3値出力回路24は、出力ハイインピーダンス状態
にある。メモリMEからテストデータD0が共通データ
バス線IO<k>にマスタクロック信号CLKに従って
読出されると、図4に示すセレクタ30において、選択
動作が行なわれ、この共通データバス線IO<k>が、
内部テストデータバス線TIO<i>に結合され、内部
テストデータバス線TIO<i>の信号電圧が、このテ
ストデータD0に対応する電圧レベルとなる。このとき
には、まだ、3値出力回路24は、活性化されておら
ず、出力ハイインピーダンス状態にある。
【0089】デフォルト状態においては、内部テストデ
ータバス線TIO<i>が中間電圧レベルにあるため、
比較回路41がLレベルの信号CHを出力し、比較回路
42の出力信号CLがLレベルにある。
ータバス線TIO<i>が中間電圧レベルにあるため、
比較回路41がLレベルの信号CHを出力し、比較回路
42の出力信号CLがLレベルにある。
【0090】このテスト出力データD0に従って、レベ
ル検知回路22がレベル検知動作を行ない、テストデー
タがHレベル(電源電圧レベル)の時には、比較回路4
1の出力信号が、LレベルからHレベルに立上がり、一
方、比較回路42の出力信号CLは、この内部テストデ
ータバス線TIO<i>上の信号電圧が、基準電圧VR
EFLよりも高い電圧レベルであり、Hレベルの値を維
持する。この比較回路41および42の出力信号CHお
よびCLに従って、EXNOR回路43からのテスト出
力イネーブル信号TOEがHレベルとなり、またAND
回路44の出力信号もHレベルとなる。テストデータ出
力制御クロック信号DOCLKに従って、フリップフロ
ップ45からの遅延出力イネーブル信号TOEDが、こ
のテストデータ出力イネーブル信号TOEに従ってHレ
ベルとなり、3値出力回路24においてトライステート
バッファ回路47が活性化され、フリップフロップ46
を介して伝達されるテスト出力データTDOに従ってH
レベルの信号を出力する。
ル検知回路22がレベル検知動作を行ない、テストデー
タがHレベル(電源電圧レベル)の時には、比較回路4
1の出力信号が、LレベルからHレベルに立上がり、一
方、比較回路42の出力信号CLは、この内部テストデ
ータバス線TIO<i>上の信号電圧が、基準電圧VR
EFLよりも高い電圧レベルであり、Hレベルの値を維
持する。この比較回路41および42の出力信号CHお
よびCLに従って、EXNOR回路43からのテスト出
力イネーブル信号TOEがHレベルとなり、またAND
回路44の出力信号もHレベルとなる。テストデータ出
力制御クロック信号DOCLKに従って、フリップフロ
ップ45からの遅延出力イネーブル信号TOEDが、こ
のテストデータ出力イネーブル信号TOEに従ってHレ
ベルとなり、3値出力回路24においてトライステート
バッファ回路47が活性化され、フリップフロップ46
を介して伝達されるテスト出力データTDOに従ってH
レベルの信号を出力する。
【0091】次に、テストデータD1として、Lレベル
の信号が転送された場合、レベル検知回路22におい
て、比較回路41の出力信号CHがLレベルとなり、ま
た、比較回路42の出力信号CLもLレベルとなる。し
たがって、この状態においては、AND回路44からの
テスト出力データTDOが、Lレベルとなり、一方、E
XNOR回路43の出力する出力イネーブル信号TOE
は、Hレベルを維持する。したがって、このフリップフ
ロップ45は、テストデータ出力制御クロック信号DO
CLKに従って、テスト出力イネーブル信号TOEを、
遅延しており、遅延出力イネーブル信号TOEDはHレ
ベルを維持する。したがって、3値出力回路24におい
て、トライステートバッファ回路47が引続き活性状態
にあり、フリップフロップ46を介して転送されるLレ
ベルのデータに従って、LレベルのテストデータTDQ
<i>を生成する。
の信号が転送された場合、レベル検知回路22におい
て、比較回路41の出力信号CHがLレベルとなり、ま
た、比較回路42の出力信号CLもLレベルとなる。し
たがって、この状態においては、AND回路44からの
テスト出力データTDOが、Lレベルとなり、一方、E
XNOR回路43の出力する出力イネーブル信号TOE
は、Hレベルを維持する。したがって、このフリップフ
ロップ45は、テストデータ出力制御クロック信号DO
CLKに従って、テスト出力イネーブル信号TOEを、
遅延しており、遅延出力イネーブル信号TOEDはHレ
ベルを維持する。したがって、3値出力回路24におい
て、トライステートバッファ回路47が引続き活性状態
にあり、フリップフロップ46を介して転送されるLレ
ベルのデータに従って、LレベルのテストデータTDQ
<i>を生成する。
【0092】メモリが、出力ハイインピーダンス状態と
なり、共通データバス線IO<k>がハイインピーダン
ス状態となると、このセレクタ30において選択された
共通データバス線が、内部テストデータバス線TIO<
i>の終端抵抗素子40により、中間電圧Vdd/2レ
ベルにプリチャージされる。この状態において、内部テ
ストデータバス線TIO<i>が、終端抵抗素子40に
より、中間電圧Vdd/2レベルに設定されているた
め、比較回路41の出力信号CHがLレベル、比較回路
42の出力信号CLがLレベルとなる。したがって、A
ND回路44の出力するテスト出力データTDOはLレ
ベルとなり、また、EXNOR回路43の出力するテス
ト出力イネーブル信号TOEは、Lレベルとなる。した
がって、続いて、テストデータ出力制御クロック信号D
OCLKがHレベルへ立上がると、フリップフロップ4
5からの遅延出力イネーブル信号TOEDが、Lレベル
となり、トライステートバッファ回路47が非活性化さ
れ、出力ハイインピーダンス状態となる。
なり、共通データバス線IO<k>がハイインピーダン
ス状態となると、このセレクタ30において選択された
共通データバス線が、内部テストデータバス線TIO<
i>の終端抵抗素子40により、中間電圧Vdd/2レ
ベルにプリチャージされる。この状態において、内部テ
ストデータバス線TIO<i>が、終端抵抗素子40に
より、中間電圧Vdd/2レベルに設定されているた
め、比較回路41の出力信号CHがLレベル、比較回路
42の出力信号CLがLレベルとなる。したがって、A
ND回路44の出力するテスト出力データTDOはLレ
ベルとなり、また、EXNOR回路43の出力するテス
ト出力イネーブル信号TOEは、Lレベルとなる。した
がって、続いて、テストデータ出力制御クロック信号D
OCLKがHレベルへ立上がると、フリップフロップ4
5からの遅延出力イネーブル信号TOEDが、Lレベル
となり、トライステートバッファ回路47が非活性化さ
れ、出力ハイインピーダンス状態となる。
【0093】したがって、メモリテスト指示信号DMA
EをHレベルの活性状態に設定し、メモリを選択的に出
力ハイインピーダンス状態に設定しても、この状態は、
外部で、正確に伝達されて識別することができる。
EをHレベルの活性状態に設定し、メモリを選択的に出
力ハイインピーダンス状態に設定しても、この状態は、
外部で、正確に伝達されて識別することができる。
【0094】通常動作モード時においては、メモリテス
ト指示信号DMAEがLレベルであり、セレクタ30は
非導通状態にあり、内部テストデータバスTIOは、共
通データバス3と分離され、このレベル検知回路22の
終端抵抗素子40は何ら影響を及ぼさない。
ト指示信号DMAEがLレベルであり、セレクタ30は
非導通状態にあり、内部テストデータバスTIOは、共
通データバス3と分離され、このレベル検知回路22の
終端抵抗素子40は何ら影響を及ぼさない。
【0095】なお、図5に示す構成において、レベル検
知回路22は、メモリテスト指示信号DMAEの活性化
時に、活性化されるように構成されてもよい。すなわ
ち、比較回路41および42が、このメモリテスト指示
信号DMAEの活性化時電流経路が形成されて比較動作
を行なうように構成されてもよい。また、終端抵抗素子
40に対しても、メモリテスト指示信号DMAEの活性
化時、この内部テストデータバス線TIO<i>を、中
間電圧Vdd/2レベルに終端するように構成されても
よい。この終端抵抗素子40と内部テストデータバス線
TIO<i>の間に、メモリテスト指示信号DMAEの
活性化に応答して導通するNチャネルMOSトランジス
タが設けられれば、この抵抗素子の選択的な終端機能を
実現することができる。
知回路22は、メモリテスト指示信号DMAEの活性化
時に、活性化されるように構成されてもよい。すなわ
ち、比較回路41および42が、このメモリテスト指示
信号DMAEの活性化時電流経路が形成されて比較動作
を行なうように構成されてもよい。また、終端抵抗素子
40に対しても、メモリテスト指示信号DMAEの活性
化時、この内部テストデータバス線TIO<i>を、中
間電圧Vdd/2レベルに終端するように構成されても
よい。この終端抵抗素子40と内部テストデータバス線
TIO<i>の間に、メモリテスト指示信号DMAEの
活性化に応答して導通するNチャネルMOSトランジス
タが設けられれば、この抵抗素子の選択的な終端機能を
実現することができる。
【0096】なお、バス終端回路10が共通バスの各バ
ス線を中間電圧レベルに終端する場合には、この終端抵
抗40を設ける必要はない。共通データバス線IO<i
>が、3状態の内のいずれの状態にあるかを比較回路を
用いて検出することが出来る。この場合、共通データバ
ス線が中間電圧レベルに終端されていても、比較回路4
1および42において貫通電流が流れることはなく(差
動構成のため)、安定にメモリ回路を実動作条件で動作
させることが出来る。
ス線を中間電圧レベルに終端する場合には、この終端抵
抗40を設ける必要はない。共通データバス線IO<i
>が、3状態の内のいずれの状態にあるかを比較回路を
用いて検出することが出来る。この場合、共通データバ
ス線が中間電圧レベルに終端されていても、比較回路4
1および42において貫通電流が流れることはなく(差
動構成のため)、安定にメモリ回路を実動作条件で動作
させることが出来る。
【0097】以上のように、この発明の実施の形態1に
従えば、内部テストデータバスを中間電圧レベルに終端
することにより、等価的に、メモリテストモード時内部
の共通データバスを、中間電圧レベルにプリチャージし
た状態を実現でき、この内部データバスの出力信号が、
中間電圧レベル、Hレベル、およびLレベルのいずれに
あるかを識別することにより、容易に、メモリの出力バ
ッファが、3値状態のいずれにあるかを識別することが
できる。
従えば、内部テストデータバスを中間電圧レベルに終端
することにより、等価的に、メモリテストモード時内部
の共通データバスを、中間電圧レベルにプリチャージし
た状態を実現でき、この内部データバスの出力信号が、
中間電圧レベル、Hレベル、およびLレベルのいずれに
あるかを識別することにより、容易に、メモリの出力バ
ッファが、3値状態のいずれにあるかを識別することが
できる。
【0098】なお、上述の構成において、共通データバ
スが、書込データおよび読出データ両者を転送してい
る。しかしながら、このレベル検知回路およびセレクタ
30は、メモリから読出されたデータを転送する読出デ
ータバスに結合されてもよい(書込データバスと読出デ
ータバスが別々に設けられている場合)。
スが、書込データおよび読出データ両者を転送してい
る。しかしながら、このレベル検知回路およびセレクタ
30は、メモリから読出されたデータを転送する読出デ
ータバスに結合されてもよい(書込データバスと読出デ
ータバスが別々に設けられている場合)。
【0099】また、共通データバス3の各バス線IO<
N−1:0>が、それぞれ、中間電圧レベルに終端され
る構成の場合においても、レベル検知回路において、比
較回路41および42により、2値信号が生成されるた
め、貫通電流などが生じることがなく、電源ノイズの発
生を抑制することができ、正確な判定動作を行なうこと
ができる。
N−1:0>が、それぞれ、中間電圧レベルに終端され
る構成の場合においても、レベル検知回路において、比
較回路41および42により、2値信号が生成されるた
め、貫通電流などが生じることがなく、電源ノイズの発
生を抑制することができ、正確な判定動作を行なうこと
ができる。
【0100】[実施の形態2]図9は、この発明の実施
の形態2に従うバス終端回路10の構成を示す図であ
る。図9においては、このバス終端回路10における1
ビットの共通データバス線IO<k>に対して設けられ
る構成を代表的に示す。図9において、バス終端回路1
0は、特殊テストモード指示信号TMEを受けるインバ
ータ60と、インバータ60の出力信号とメモリテスト
モード指示信号DMAEを受けるAND回路62と、A
ND回路62の出力信号がLレベルのとき導通し、抵抗
素子RTを共通データバス線IO<k>に結合するPチ
ャネルMOSトランジスタPQを含む。
の形態2に従うバス終端回路10の構成を示す図であ
る。図9においては、このバス終端回路10における1
ビットの共通データバス線IO<k>に対して設けられ
る構成を代表的に示す。図9において、バス終端回路1
0は、特殊テストモード指示信号TMEを受けるインバ
ータ60と、インバータ60の出力信号とメモリテスト
モード指示信号DMAEを受けるAND回路62と、A
ND回路62の出力信号がLレベルのとき導通し、抵抗
素子RTを共通データバス線IO<k>に結合するPチ
ャネルMOSトランジスタPQを含む。
【0101】この特殊テストモード指示信号TMEは、
DMA回路12aおよび12bを介してメモリを外部の
テスタを用いてテストする際に、メモリの出力バッファ
の3値状態の判断をテストするテストモード以外のテス
トモード時にHレベルの活性状態に設定される。したが
って、メモリテスト指示信号DMAEがHレベルであ
り、特殊テストモード指示信号TMEがLレベルのとき
には、AND回路62の出力信号がHレベルとなり、P
チャネルMOSトランジスタPQが非導通状態となり、
共通データバス3(バス線IO<k>)は、終端電源ノ
ードから分離され、バス終端動作は行なわれない。
DMA回路12aおよび12bを介してメモリを外部の
テスタを用いてテストする際に、メモリの出力バッファ
の3値状態の判断をテストするテストモード以外のテス
トモード時にHレベルの活性状態に設定される。したが
って、メモリテスト指示信号DMAEがHレベルであ
り、特殊テストモード指示信号TMEがLレベルのとき
には、AND回路62の出力信号がHレベルとなり、P
チャネルMOSトランジスタPQが非導通状態となり、
共通データバス3(バス線IO<k>)は、終端電源ノ
ードから分離され、バス終端動作は行なわれない。
【0102】一方、特殊テストモード指示信号TMEが
Hレベルとなると、インバータ60の出力信号がLレベ
ルとなり、AND回路62の出力信号がLレベルとな
る。したがって、この状態においては、PチャネルMO
SトランジスタPQが導通状態を維持し、共通データバ
ス線IO<k>は、終端電源ノードVtに結合され、バ
スの終端動作が行なわれる。この状態において、メモリ
を動作させ、アクセス時間、およびセットアップ/ホー
ルド時間などの交流特性をテストすることができる。こ
の特殊テストモード指示信号TMEは、外部のテスタか
ら与えられる。
Hレベルとなると、インバータ60の出力信号がLレベ
ルとなり、AND回路62の出力信号がLレベルとな
る。したがって、この状態においては、PチャネルMO
SトランジスタPQが導通状態を維持し、共通データバ
ス線IO<k>は、終端電源ノードVtに結合され、バ
スの終端動作が行なわれる。この状態において、メモリ
を動作させ、アクセス時間、およびセットアップ/ホー
ルド時間などの交流特性をテストすることができる。こ
の特殊テストモード指示信号TMEは、外部のテスタか
ら与えられる。
【0103】図10は、この発明の実施の形態2に従う
レベル検知回路22および3値出力回路24の構成を概
略的に示す図である。レベル検知回路22は、特殊テス
トモード指示信号TMEの活性化時非活性状態とされ、
レベル検知動作は禁止される。3値出力回路24は、テ
ストデータ出力制御クロック信号DOCLKに従ってレ
ベル検知回路22の出力信号を転送する転送回路65
と、特殊テストモード指示信号TMEに従って転送回路
65の出力する信号と内部テストデータバスTI上の信
号の一方を選択して、トライステートバッファ回路47
へ与える出力切換回路67を含む。
レベル検知回路22および3値出力回路24の構成を概
略的に示す図である。レベル検知回路22は、特殊テス
トモード指示信号TMEの活性化時非活性状態とされ、
レベル検知動作は禁止される。3値出力回路24は、テ
ストデータ出力制御クロック信号DOCLKに従ってレ
ベル検知回路22の出力信号を転送する転送回路65
と、特殊テストモード指示信号TMEに従って転送回路
65の出力する信号と内部テストデータバスTI上の信
号の一方を選択して、トライステートバッファ回路47
へ与える出力切換回路67を含む。
【0104】特殊テストモード指示信号TMEがHレベ
ルの活性状態のときには、レベル検知回路22は検知動
作が禁止される。この状態において、出力切換回路67
は、内部テストデータバス(線)TIO上の信号を選択
して、トライステートバッファ回路47へ与え、かつこ
のトライステートバッファ回路47を常時イネーブル状
態に設定する。一方、特殊テストモード指示信号TME
がLレベルの非活性状態のときには、レベル検知回路2
2がレベル検知動作を行ない、また出力切換回路67
は、転送回路65から転送される信号を選択して、トラ
イステートバッファ回路47へ与える。したがって、こ
の状態において、先の実施の形態1において説明した動
作と同様のテスト動作が行なわれる。
ルの活性状態のときには、レベル検知回路22は検知動
作が禁止される。この状態において、出力切換回路67
は、内部テストデータバス(線)TIO上の信号を選択
して、トライステートバッファ回路47へ与え、かつこ
のトライステートバッファ回路47を常時イネーブル状
態に設定する。一方、特殊テストモード指示信号TME
がLレベルの非活性状態のときには、レベル検知回路2
2がレベル検知動作を行ない、また出力切換回路67
は、転送回路65から転送される信号を選択して、トラ
イステートバッファ回路47へ与える。したがって、こ
の状態において、先の実施の形態1において説明した動
作と同様のテスト動作が行なわれる。
【0105】なお、図10においては、トライステート
バッファ47が8ビットデータを出力するように示す
が、内部テストデータバスTIOが、1ビットのテスト
データバス線TIO<i>の時には、このトライステー
トバッファ47が図5に示す構成と同様1ビットのデー
タを出力する。ここでは、3値出力回路24の全体の動
作および構成を示すために、一般的な符号TIOおよび
TDQを用いる。
バッファ47が8ビットデータを出力するように示す
が、内部テストデータバスTIOが、1ビットのテスト
データバス線TIO<i>の時には、このトライステー
トバッファ47が図5に示す構成と同様1ビットのデー
タを出力する。ここでは、3値出力回路24の全体の動
作および構成を示すために、一般的な符号TIOおよび
TDQを用いる。
【0106】図11は、図10に示すレベル検知回路2
2および3値出力回路24の構成を示す図である。図1
1においては、このレベル検知回路22および3値出力
回路24のうち、1ビットのデータ出力に関連する部分
の構成を代表的に示す。各テストデータビットに対応し
て、この図11に示す回路構成が設けられる。
2および3値出力回路24の構成を示す図である。図1
1においては、このレベル検知回路22および3値出力
回路24のうち、1ビットのデータ出力に関連する部分
の構成を代表的に示す。各テストデータビットに対応し
て、この図11に示す回路構成が設けられる。
【0107】図11において、レベル検知回路22は、
特殊テストモード指示信号TMEの活性化時非導通状態
となり、終端抵抗素子40を内部テストデータバス線T
IO<i>から分離するPチャネルMOSトランジスタ
70と、特殊テストモード指示信号TMEを反転するイ
ンバータ71と、特殊テストモード指示信号TMEに応
答して選択的に活性化され、活性化時内部テストデータ
バス線TIO<i>上の信号と基準電圧VREFHとを
比較する比較回路72と、特殊テストモード指示信号T
MEに従って選択的に活性化され、活性化時内部テスト
データバス線TIO<i>上の信号と基準電圧VREF
Lとを比較する比較回路74と、比較回路72および7
4の出力信号CHおよびCLを受けるEXNOR回路4
3と、比較回路72および74の出力信号CHおよびC
Lを受けるAND回路44とを含む。
特殊テストモード指示信号TMEの活性化時非導通状態
となり、終端抵抗素子40を内部テストデータバス線T
IO<i>から分離するPチャネルMOSトランジスタ
70と、特殊テストモード指示信号TMEを反転するイ
ンバータ71と、特殊テストモード指示信号TMEに応
答して選択的に活性化され、活性化時内部テストデータ
バス線TIO<i>上の信号と基準電圧VREFHとを
比較する比較回路72と、特殊テストモード指示信号T
MEに従って選択的に活性化され、活性化時内部テスト
データバス線TIO<i>上の信号と基準電圧VREF
Lとを比較する比較回路74と、比較回路72および7
4の出力信号CHおよびCLを受けるEXNOR回路4
3と、比較回路72および74の出力信号CHおよびC
Lを受けるAND回路44とを含む。
【0108】比較回路72は、内部テストデータバス線
TIO<i>上の信号と基準電圧VREFHとを活性化
時比較する比較器72aと、インバータ71の出力信号
がHレベルのとき導通し、比較器72aの動作電流経路
を形成する活性化トランジスタ72bとを含む。
TIO<i>上の信号と基準電圧VREFHとを活性化
時比較する比較器72aと、インバータ71の出力信号
がHレベルのとき導通し、比較器72aの動作電流経路
を形成する活性化トランジスタ72bとを含む。
【0109】比較回路74は、活性化時内部テストデー
タバス線TIO<i>上の信号と基準電圧VREFLと
を比較する比較器74aと、インバータ71の出力信号
がHレベルのとき導通し、比較器74aに動作電流が流
れる経路を形成する活性化トランジスタ74bを含む。
これらの活性化トランジスタ72bおよび74bは、N
チャネルMOSトランジスタで構成される。
タバス線TIO<i>上の信号と基準電圧VREFLと
を比較する比較器74aと、インバータ71の出力信号
がHレベルのとき導通し、比較器74aに動作電流が流
れる経路を形成する活性化トランジスタ74bを含む。
これらの活性化トランジスタ72bおよび74bは、N
チャネルMOSトランジスタで構成される。
【0110】このレベル検知回路22の構成において
は、特殊テストモード指示信号TMEがHレベルのとき
には、インバータ71の出力信号がHレベルとなる。し
たがって、この状態においては、PチャネルMOSトラ
ンジスタ70が導通状態にあり、終端抵抗素子40が、
内部テストデータバス線TIO<i>に結合され、また
比較回路72および74も活性化されて、比較動作を行
なう。したがって先の実施の形態1と同様の動作が、こ
のレベル検知回路22において行なわれる。
は、特殊テストモード指示信号TMEがHレベルのとき
には、インバータ71の出力信号がHレベルとなる。し
たがって、この状態においては、PチャネルMOSトラ
ンジスタ70が導通状態にあり、終端抵抗素子40が、
内部テストデータバス線TIO<i>に結合され、また
比較回路72および74も活性化されて、比較動作を行
なう。したがって先の実施の形態1と同様の動作が、こ
のレベル検知回路22において行なわれる。
【0111】一方、特殊テストモード指示信号TMEが
Hレベルとなると、PチャネルMOSトランジスタ70
が、非導通状態となり、内部テストデータバス線TIO
<i>と終端抵抗素子40とが分離され、この内部テス
トデータバス線TIO<i>の中間電圧Vdd/2レベ
ルへの終端動作が禁止される。
Hレベルとなると、PチャネルMOSトランジスタ70
が、非導通状態となり、内部テストデータバス線TIO
<i>と終端抵抗素子40とが分離され、この内部テス
トデータバス線TIO<i>の中間電圧Vdd/2レベ
ルへの終端動作が禁止される。
【0112】また、インバータ71の出力信号がLレベ
ルとなり、活性化トランジスタ72bおよび74bがと
もに非導通状態となり、比較回路72および74は非活
性化されて、比較動作は行なわれない。特殊テスト動作
モード時においてレベル検知回路22を非活性状態とし
て、消費電流を低減し、メモリに対するテスト時に電源
ノイズが発生する可能性をさらに低減する。また、メモ
リの消費電流をほぼ実動作時と同程度としてメモリのア
クセス時間などのテストを正確に行なうことが出来る。
ルとなり、活性化トランジスタ72bおよび74bがと
もに非導通状態となり、比較回路72および74は非活
性化されて、比較動作は行なわれない。特殊テスト動作
モード時においてレベル検知回路22を非活性状態とし
て、消費電流を低減し、メモリに対するテスト時に電源
ノイズが発生する可能性をさらに低減する。また、メモ
リの消費電流をほぼ実動作時と同程度としてメモリのア
クセス時間などのテストを正確に行なうことが出来る。
【0113】なお、メモリに対するテストが行なわれな
い通常アクセス動作モード時においても、このレベル検
知回路22が、非活性状態に設定されるように構成され
ても良い。
い通常アクセス動作モード時においても、このレベル検
知回路22が、非活性状態に設定されるように構成され
ても良い。
【0114】3値出力回路24において、転送回路65
は、テストデータ出力制御クロック信号DOCLKに従
ってEXNOR回路43およびAND回路44の出力信
号をそれぞれ転送するフリップフロップ(FF)45お
よび46を含む。
は、テストデータ出力制御クロック信号DOCLKに従
ってEXNOR回路43およびAND回路44の出力信
号をそれぞれ転送するフリップフロップ(FF)45お
よび46を含む。
【0115】出力切換回路67は、フリップフロップ4
5の出力信号と特殊テストモード指示信号TMEを受け
るOR回路80と、特殊テストモード指示信号TMEを
反転するインバータ81と、インバータ81の出力信号
がHレベルのときに活性化され、活性化時フリップフロ
ップ46の出力信号をバッファ処理して伝達するトライ
ステートバッファ回路82と、特殊テストモード指示信
号TMEがHレベルのときに活性化され、内部テストデ
ータバス線TIO<i>上の信号をバッファ処理してト
ライステートバッファ回路47へ転送するトライステー
トバッファ回路84を含む。
5の出力信号と特殊テストモード指示信号TMEを受け
るOR回路80と、特殊テストモード指示信号TMEを
反転するインバータ81と、インバータ81の出力信号
がHレベルのときに活性化され、活性化時フリップフロ
ップ46の出力信号をバッファ処理して伝達するトライ
ステートバッファ回路82と、特殊テストモード指示信
号TMEがHレベルのときに活性化され、内部テストデ
ータバス線TIO<i>上の信号をバッファ処理してト
ライステートバッファ回路47へ転送するトライステー
トバッファ回路84を含む。
【0116】この図11に示す3値出力回路24の構成
において、特殊テストモード指示信号TMEがLレベル
のときには、OR回路80がバッファとして動作し、フ
リップフロップ45の出力信号をトライステートバッフ
ァ回路47へ遅延出力イネーブル信号として転送する。
また、インバータ81の出力信号がHレベルであり、ト
ライステートバッファ回路82が活性化され、フリップ
フロップ46の出力信号をバッファ処理してトライステ
ートバッファ回路47へ転送する。トライステートバッ
ファ回路84は、非活性状態であり、出力ハイインピー
ダンス状態にある。
において、特殊テストモード指示信号TMEがLレベル
のときには、OR回路80がバッファとして動作し、フ
リップフロップ45の出力信号をトライステートバッフ
ァ回路47へ遅延出力イネーブル信号として転送する。
また、インバータ81の出力信号がHレベルであり、ト
ライステートバッファ回路82が活性化され、フリップ
フロップ46の出力信号をバッファ処理してトライステ
ートバッファ回路47へ転送する。トライステートバッ
ファ回路84は、非活性状態であり、出力ハイインピー
ダンス状態にある。
【0117】したがって、この状態においては、この3
値出力回路24は、実施の形態1と同様、レベル検知回
路22の出力信号に従って遅延出力イネーブル信号TO
EDおよびテスト出力データTDOを生成してトライス
テートバッファ回路47の出力状態を制御する。
値出力回路24は、実施の形態1と同様、レベル検知回
路22の出力信号に従って遅延出力イネーブル信号TO
EDおよびテスト出力データTDOを生成してトライス
テートバッファ回路47の出力状態を制御する。
【0118】一方、特殊テストモード指示信号TMEが
Hレベルとなると、OR回路80からの遅延出力イネー
ブル信号TOEDは常時Hレベルとなり、トライステー
トバッファ回路47は常時活性化される。一方、インバ
ータ81の出力信号がLレベルとなり、トライステート
バッファ回路82が出力ハイインピーダンス状態とな
り、一方、トライステートバッファ回路84が、活性化
され、内部テストデータバス線TIO<i>の信号に従
ってテスト出力データTDOを生成して、トライステー
トバッファ回路47へ与える。
Hレベルとなると、OR回路80からの遅延出力イネー
ブル信号TOEDは常時Hレベルとなり、トライステー
トバッファ回路47は常時活性化される。一方、インバ
ータ81の出力信号がLレベルとなり、トライステート
バッファ回路82が出力ハイインピーダンス状態とな
り、一方、トライステートバッファ回路84が、活性化
され、内部テストデータバス線TIO<i>の信号に従
ってテスト出力データTDOを生成して、トライステー
トバッファ回路47へ与える。
【0119】したがって、この状態においては、外部の
テスタへは、内部テストデータバス線TIO<i>上の
信号がテストデータ出力制御クロック信号DOCLKと
非同期で伝達される。したがって、内部の共通データバ
ス3の終端回路を、この特殊テストモード時において活
性状態として共通データバス3を所定の電圧レベルに終
端した状態、メモリのアクセス時間、セットアップ/ホ
ールド時間などの仕様値を満たしているか否かのテスト
を行なうことができる。
テスタへは、内部テストデータバス線TIO<i>上の
信号がテストデータ出力制御クロック信号DOCLKと
非同期で伝達される。したがって、内部の共通データバ
ス3の終端回路を、この特殊テストモード時において活
性状態として共通データバス3を所定の電圧レベルに終
端した状態、メモリのアクセス時間、セットアップ/ホ
ールド時間などの仕様値を満たしているか否かのテスト
を行なうことができる。
【0120】したがって、このレベル検知回路22を選
択的に非活性化し、かつ3値出力回路24において出力
切換回路67を設けることにより、メモリの出力バッフ
ァの3値状態の動作の良否のテストに加えて、メモリの
バスを実使用条件下での終端電圧に設定して、メモリ動
作をテストすることができる。
択的に非活性化し、かつ3値出力回路24において出力
切換回路67を設けることにより、メモリの出力バッフ
ァの3値状態の動作の良否のテストに加えて、メモリの
バスを実使用条件下での終端電圧に設定して、メモリ動
作をテストすることができる。
【0121】すなわち、特殊テストモード指示信号TM
EをHレベルの活性状態し、かつメモリテスト指示信号
DMAEをHレベルに設定した場合、共通データバスの
終端電圧Vtを有効状態に設定して、メモリのテストを
行なって、メモリの出力データを、テストデータ出力制
御クロック信号DOCLKと非同期で外部でモニタする
ことができる。
EをHレベルの活性状態し、かつメモリテスト指示信号
DMAEをHレベルに設定した場合、共通データバスの
終端電圧Vtを有効状態に設定して、メモリのテストを
行なって、メモリの出力データを、テストデータ出力制
御クロック信号DOCLKと非同期で外部でモニタする
ことができる。
【0122】特殊テストモード指示信号TMEがLレベ
ルであり、メモリテスト指示信号DMAEがHレベルの
ときには、共通データバス3の終端電圧Vtが無効とさ
れ、一方レベル検知回路22においては、終端抵抗素子
40による終端電圧Vdd/2が有効とされて、出力バ
ッファが3値状態で正常に動作しているかを識別するこ
とができる。
ルであり、メモリテスト指示信号DMAEがHレベルの
ときには、共通データバス3の終端電圧Vtが無効とさ
れ、一方レベル検知回路22においては、終端抵抗素子
40による終端電圧Vdd/2が有効とされて、出力バ
ッファが3値状態で正常に動作しているかを識別するこ
とができる。
【0123】メモリテスト指示信号DMAEをLレベル
に設定した場合には、通常動作モードとなり、共通デー
タバス3に対する終端電圧Vtは有効となり、また図1
に示すセレクタ20が、非導通状態となってハイインピ
ーダンス状態となり、内部テストデータバスTIOと共
通データバス線IO<i−0>とは分離され、通常動作
モード時の動作が正確にテストインターフェイス回路の
影響を受けることなく行なわれる。
に設定した場合には、通常動作モードとなり、共通デー
タバス3に対する終端電圧Vtは有効となり、また図1
に示すセレクタ20が、非導通状態となってハイインピ
ーダンス状態となり、内部テストデータバスTIOと共
通データバス線IO<i−0>とは分離され、通常動作
モード時の動作が正確にテストインターフェイス回路の
影響を受けることなく行なわれる。
【0124】なお、通常動作モード時において、このレ
ベル検知回路22を非活性状態とすることにより、通常
動作モード時の消費電流を低減することができる。この
構成としては、通常動作モード時において、この特殊テ
ストモード指示信号TMEをHレベルに設定する構成が
用いられればよく、この特殊テストモード指示信号TM
Eを受ける入力端子に、プルアップ抵抗素子を設けてお
くことにより、通常動作モード時に、レベル検知回路2
2の動作を禁止することができる。
ベル検知回路22を非活性状態とすることにより、通常
動作モード時の消費電流を低減することができる。この
構成としては、通常動作モード時において、この特殊テ
ストモード指示信号TMEをHレベルに設定する構成が
用いられればよく、この特殊テストモード指示信号TM
Eを受ける入力端子に、プルアップ抵抗素子を設けてお
くことにより、通常動作モード時に、レベル検知回路2
2の動作を禁止することができる。
【0125】以上のように、この発明の実施の形態2に
従えば、特殊テストモード指示信号TMEを用いて、バ
ス終端回路を選択的に有効/無効状態に設定しかつ応じ
て、レベル検知回路を選択的に活性/非活性状態とする
とともに、3値出力回路のデータ出力経路を切換えてお
り、メモリの出力バッファ回路の3値状態動作のテス
ト、および、メモリを実際の動作条件下で動作させたテ
ストを行なうことができる。
従えば、特殊テストモード指示信号TMEを用いて、バ
ス終端回路を選択的に有効/無効状態に設定しかつ応じ
て、レベル検知回路を選択的に活性/非活性状態とする
とともに、3値出力回路のデータ出力経路を切換えてお
り、メモリの出力バッファ回路の3値状態動作のテス
ト、および、メモリを実際の動作条件下で動作させたテ
ストを行なうことができる。
【0126】[実施の形態3]図12は、この発明の実
施の形態3に従うDMA回路の構成を示す図である。こ
の図12においても、DMA回路12aおよび12bが
同一構成を有するため、1つのDMA回路12におい
て、1ビットのテストデータTDQ<i>を出力する部
分の構成について説明する。
施の形態3に従うDMA回路の構成を示す図である。こ
の図12においても、DMA回路12aおよび12bが
同一構成を有するため、1つのDMA回路12におい
て、1ビットのテストデータTDQ<i>を出力する部
分の構成について説明する。
【0127】図12において、DMA回路12は、8ビ
ットの共通データバス線IO<X>−IO<X+7>に
対応して設けられ、図示しないテストデータ選択信号T
DS<2:0>に従って1/8選択動作を行なう1/8
セレクタ90と、電源電圧Vddを供給する電源ノード
に結合される抵抗素子91と、外部のテスタから与えら
れる終端電位極性制御信号TMLに従って選択的に抵抗
素子91を内部テストデータバス線TIO<i>に結合
するPチャネルMOSトランジスタ92と、接地ノード
に結合される抵抗素子93と、終端電位極性制御信号T
MHに従って抵抗素子93を内部内部テストデータバス
線TIO<i>に結合するNチャネルMOSトランジス
タ94と、テストデータ出力制御クロック信号DOCL
Kに従って内部テストデータバス線TIO<i>上の信
号を転送するフリップフロップ(FF)95と、フリッ
プフロップ95から転送された信号をバッファ処理して
外部へ出力するバッファ回路96を含む。バッファ回路
96は、通常の2値駆動されるバッファ回路である。
ットの共通データバス線IO<X>−IO<X+7>に
対応して設けられ、図示しないテストデータ選択信号T
DS<2:0>に従って1/8選択動作を行なう1/8
セレクタ90と、電源電圧Vddを供給する電源ノード
に結合される抵抗素子91と、外部のテスタから与えら
れる終端電位極性制御信号TMLに従って選択的に抵抗
素子91を内部テストデータバス線TIO<i>に結合
するPチャネルMOSトランジスタ92と、接地ノード
に結合される抵抗素子93と、終端電位極性制御信号T
MHに従って抵抗素子93を内部内部テストデータバス
線TIO<i>に結合するNチャネルMOSトランジス
タ94と、テストデータ出力制御クロック信号DOCL
Kに従って内部テストデータバス線TIO<i>上の信
号を転送するフリップフロップ(FF)95と、フリッ
プフロップ95から転送された信号をバッファ処理して
外部へ出力するバッファ回路96を含む。バッファ回路
96は、通常の2値駆動されるバッファ回路である。
【0128】本実施の形態3においては、バス終端回路
10はバス終端動作は持続的に行なう。抵抗素子92お
よび93は、バス終端回路10の終端抵抗よりもその抵
抗値は、充分小さくされている。したがって、内部テス
トデータバスTIO<i>の電位は、抵抗素子91およ
び92の状態により設定される。
10はバス終端動作は持続的に行なう。抵抗素子92お
よび93は、バス終端回路10の終端抵抗よりもその抵
抗値は、充分小さくされている。したがって、内部テス
トデータバスTIO<i>の電位は、抵抗素子91およ
び92の状態により設定される。
【0129】次に、この図12に示すDMA回路12の
動作を図13に示すタイミング波形図を参照して説明す
る。
動作を図13に示すタイミング波形図を参照して説明す
る。
【0130】時刻t0以前において、内部の共通データ
バス3については、実施の形態1の構成と異なり、バス
終端回路10は、その終端動作を行なっており、共通デ
ータバス3はHレベルに終端される。デフォルト状態と
して、終端電位極性制御信号TMLがHレベル、および
終端極性制御信号TMHがLレベルある。したがって、
この状態においては、MOSトランジスタ92および9
4はともに非導通状態にあり、内部テストデータバス線
TIO<i>はハイインピーダンス状態にある。1/8
セレクタ90が選択動作を行なうと、内部テストデータ
バス線TIO<i>が、共通データバス線に対して設け
られたバス終端回路によりHレベルにプルアップされ
る。
バス3については、実施の形態1の構成と異なり、バス
終端回路10は、その終端動作を行なっており、共通デ
ータバス3はHレベルに終端される。デフォルト状態と
して、終端電位極性制御信号TMLがHレベル、および
終端極性制御信号TMHがLレベルある。したがって、
この状態においては、MOSトランジスタ92および9
4はともに非導通状態にあり、内部テストデータバス線
TIO<i>はハイインピーダンス状態にある。1/8
セレクタ90が選択動作を行なうと、内部テストデータ
バス線TIO<i>が、共通データバス線に対して設け
られたバス終端回路によりHレベルにプルアップされ
る。
【0131】時刻t0において、終端電位極性制御信号
TMLおよびTMHをともにHレベルに設定すると、M
OSトランジスタ94が導通状態となり、内部テストデ
ータバス線TIO<i>が接地電圧レベルにプルダウン
される。したがって、テストデータ出力制御クロック信
号DOCLKの立上がりに応答して、バッファ回路96
から出力されるテスト出力データTDQ<i>は、Lレ
ベルとなる。
TMLおよびTMHをともにHレベルに設定すると、M
OSトランジスタ94が導通状態となり、内部テストデ
ータバス線TIO<i>が接地電圧レベルにプルダウン
される。したがって、テストデータ出力制御クロック信
号DOCLKの立上がりに応答して、バッファ回路96
から出力されるテスト出力データTDQ<i>は、Lレ
ベルとなる。
【0132】一方、時刻t1において、終端電位極性制
御信号TMLおよびTMHをともにLレベルに設定した
場合、MOSトランジスタ92がオン状態、MOSトラ
ンジスタ94がオフ状態となり、内部テストデータバス
線TIO<i>が、電源電圧Vddレベルにプルアップ
される。したがって、次のテストデータ出力制御クロッ
ク信号DOCLKの立上がりに応答して、バッファ回路
96からのテスト出力データTDQ<i>は、Hレベル
となる。
御信号TMLおよびTMHをともにLレベルに設定した
場合、MOSトランジスタ92がオン状態、MOSトラ
ンジスタ94がオフ状態となり、内部テストデータバス
線TIO<i>が、電源電圧Vddレベルにプルアップ
される。したがって、次のテストデータ出力制御クロッ
ク信号DOCLKの立上がりに応答して、バッファ回路
96からのテスト出力データTDQ<i>は、Hレベル
となる。
【0133】この時刻t1以降のサイクルにおいて、メ
モリの出力バッファがハイインピーダンス状態ではな
く、有効データを出力している場合(図13において
は、“1”の8ビットデータが並列に出力される状態を
示す)、抵抗素子91および93はそれぞれプルアップ
抵抗素子およびプルダウン抵抗素子であり、内部テスト
データバス線TIO<i>は、メモリから読出されたテ
ストデータに従った電圧レベルに設定される。
モリの出力バッファがハイインピーダンス状態ではな
く、有効データを出力している場合(図13において
は、“1”の8ビットデータが並列に出力される状態を
示す)、抵抗素子91および93はそれぞれプルアップ
抵抗素子およびプルダウン抵抗素子であり、内部テスト
データバス線TIO<i>は、メモリから読出されたテ
ストデータに従った電圧レベルに設定される。
【0134】時刻t2において、終端電位極性制御信号
TMLおよびTMHをそれぞれHレベルおよびLレベル
に設定すると、MOSトランジスタ92および94がと
もにオフ状態となり、内部テストデータ線TIO<i>
は、メモリから転送されたデータに対応した電位レベル
となる。したがって、外部のテスタが、テストデータ出
力制御クロック信号DOCLKの立上がりに応答して出
力されるテストデータをサンプリングすることによりメ
モリからのテストデータの論理レベルを判定することが
出来る。
TMLおよびTMHをそれぞれHレベルおよびLレベル
に設定すると、MOSトランジスタ92および94がと
もにオフ状態となり、内部テストデータ線TIO<i>
は、メモリから転送されたデータに対応した電位レベル
となる。したがって、外部のテスタが、テストデータ出
力制御クロック信号DOCLKの立上がりに応答して出
力されるテストデータをサンプリングすることによりメ
モリからのテストデータの論理レベルを判定することが
出来る。
【0135】したがって、共通データバスのバス終端動
作を禁止しない場合においても、このDMA回路12に
おいて終端電位極性制御信号TMLおよびTMHによ
り、内部テストデータバス線TIO(TIO<7:0
>)の終端電位の極性を変更することにより、メモリの
出力バッファが出力ハイインピーダンス状態にあるか否
かを、識別することができる。
作を禁止しない場合においても、このDMA回路12に
おいて終端電位極性制御信号TMLおよびTMHによ
り、内部テストデータバス線TIO(TIO<7:0
>)の終端電位の極性を変更することにより、メモリの
出力バッファが出力ハイインピーダンス状態にあるか否
かを、識別することができる。
【0136】すなわち、この終端電位極性制御信号TM
LおよびTMHに従って、テスト出力データTDQ<i
>の論理レベルが変化する場合には、メモリは出力ハイ
インピーダンス状態にあり、メモリから有効データが出
力されている場合には、内部テストデータバス線の終端
を停止することにより、共通データバス3の終端電位レ
ベルにかかわらず、メモリから読出されるデータに応じ
た電位レベルに設定され、正確に、メモリが出力ハイイ
ンピーダンス状態にあるか否かを識別することができ、
またメモリセルデータが正確にテスト書込みデータに対
応したデータであるかを判定することが出来る。これに
より、メモリの3値動作判定を行なうことが出来る。
LおよびTMHに従って、テスト出力データTDQ<i
>の論理レベルが変化する場合には、メモリは出力ハイ
インピーダンス状態にあり、メモリから有効データが出
力されている場合には、内部テストデータバス線の終端
を停止することにより、共通データバス3の終端電位レ
ベルにかかわらず、メモリから読出されるデータに応じ
た電位レベルに設定され、正確に、メモリが出力ハイイ
ンピーダンス状態にあるか否かを識別することができ、
またメモリセルデータが正確にテスト書込みデータに対
応したデータであるかを判定することが出来る。これに
より、メモリの3値動作判定を行なうことが出来る。
【0137】なお、この終端電位極性制御信号TMLお
よびTMHは、それぞれ、このハイインピーダンス状態
をテストするモード以外においては、HレベルおよびL
レベルに設定され、内部テストデータバス線TIO<i
>は、ハイインピーダンス状態に設定され、消費電流を
低減する。
よびTMHは、それぞれ、このハイインピーダンス状態
をテストするモード以外においては、HレベルおよびL
レベルに設定され、内部テストデータバス線TIO<i
>は、ハイインピーダンス状態に設定され、消費電流を
低減する。
【0138】この場合、通常テストモード時またはメモ
リセルのデータの論理レベルを判定するテストを行なう
場合、内部テストデータバスTIOは、内部の共通デー
タバス10と同様の電圧レベルに終端されるため、正確
に、メモリセルから読出された出力データに対応するデ
ータを外部へ読出すことができ、正確にメモリのテスト
を行なうことができる。
リセルのデータの論理レベルを判定するテストを行なう
場合、内部テストデータバスTIOは、内部の共通デー
タバス10と同様の電圧レベルに終端されるため、正確
に、メモリセルから読出された出力データに対応するデ
ータを外部へ読出すことができ、正確にメモリのテスト
を行なうことができる。
【0139】なお、この図12に示すDMA回路12に
おいて、バッファ回路96は、このテストモード時に活
性化される構成が利用されてもよい。
おいて、バッファ回路96は、このテストモード時に活
性化される構成が利用されてもよい。
【0140】また、上述の説明においては、共通データ
バス3に対する終端動作が行なわれており、この終端電
圧を抵抗素子91および92により極性を変更してい
る。しかしながら、バス終端回路10が、このテストモ
ード時において非活性化される構成としても、抵抗素子
91および92を終端抵抗素子として利用する事によ
り、同様、内部テストデータバス線TIO<i>の終端
電圧極性を変更することができ、メモリが出力ハイイン
ピーダンス状態にあるか否かを正確に識別することが出
来る。
バス3に対する終端動作が行なわれており、この終端電
圧を抵抗素子91および92により極性を変更してい
る。しかしながら、バス終端回路10が、このテストモ
ード時において非活性化される構成としても、抵抗素子
91および92を終端抵抗素子として利用する事によ
り、同様、内部テストデータバス線TIO<i>の終端
電圧極性を変更することができ、メモリが出力ハイイン
ピーダンス状態にあるか否かを正確に識別することが出
来る。
【0141】このバス終端回路10の動作を停止させる
場合の動作においては、終端電位極性制御信号TMLお
よびTMHを利用して、内部テストデータバスTIOの
電位を変更することによりメモリが出力ハイインピーダ
ンス状態にあるか否かを識別することができ。また、抵
抗素子91および92のいずれかをオン状態に設定して
も、メモリからのデータに対応した電位レベルに内部テ
ストデータバスTIOを設定する事ができ、メモリから
読み出されたデータの論理レベルに対応するデータを外
部へ出力することができる。
場合の動作においては、終端電位極性制御信号TMLお
よびTMHを利用して、内部テストデータバスTIOの
電位を変更することによりメモリが出力ハイインピーダ
ンス状態にあるか否かを識別することができ。また、抵
抗素子91および92のいずれかをオン状態に設定して
も、メモリからのデータに対応した電位レベルに内部テ
ストデータバスTIOを設定する事ができ、メモリから
読み出されたデータの論理レベルに対応するデータを外
部へ出力することができる。
【0142】また、この場合、バス終端回路10の終端
電圧レベルは、電源電圧レベルおよび中間電圧レベルの
いずれであっても良い。
電圧レベルは、電源電圧レベルおよび中間電圧レベルの
いずれであっても良い。
【0143】以上のように、この発明の実施の形態3に
従えば、内部テストデータバスの終端電圧の極性を変更
するように構成しており、メモリが出力ハイインピーダ
ンス状態にあるか否かを正確に識別することが出来る。
従えば、内部テストデータバスの終端電圧の極性を変更
するように構成しており、メモリが出力ハイインピーダ
ンス状態にあるか否かを正確に識別することが出来る。
【0144】[実施の形態4]図14は、この発明の実
施の形態4に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図14に示す集積回路装置の
構成においては、共通データバス3に対して設けられる
バス終端回路10に対し、DMA回路12を介して、メ
モリテスト指示信号DMAEと終端電圧極性制御信号T
MHおよびTMLが与えられる。共通データバス3は、
ロジック2およびメモリME(ME0、ME1)を相互
接続し、データバス線IO<N−1:0>を含む。
施の形態4に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図14に示す集積回路装置の
構成においては、共通データバス3に対して設けられる
バス終端回路10に対し、DMA回路12を介して、メ
モリテスト指示信号DMAEと終端電圧極性制御信号T
MHおよびTMLが与えられる。共通データバス3は、
ロジック2およびメモリME(ME0、ME1)を相互
接続し、データバス線IO<N−1:0>を含む。
【0145】このDMA回路12においては、先の実施
の形態3の場合と異なり、抵抗素子91および92は設
けられていない。共通データバス線IO<N−1:0>
を、図12に示す1/8セレクタ90を用いて選択し
て、出力制御クロック信号DOCLKに従って選択共通
データバス線(内部テストデータバス線)上のデータ
を、外部へテストデータTDQとして出力する。
の形態3の場合と異なり、抵抗素子91および92は設
けられていない。共通データバス線IO<N−1:0>
を、図12に示す1/8セレクタ90を用いて選択し
て、出力制御クロック信号DOCLKに従って選択共通
データバス線(内部テストデータバス線)上のデータ
を、外部へテストデータTDQとして出力する。
【0146】バス終端回路10において、この終端電圧
の極性を変更し、外部で、終端電圧極性制御信号TMH
およびTMLの電圧レベルと、読出されたテストデータ
の論理レベルとに従って、メモリMEのデータ出力バッ
ファが、出力ハイインピーダンス状態にあるか否かを判
定する。この場合の終端電圧極性制御信号TMLおよび
TMHの制御は、実施の形態3の場合と同様である。
の極性を変更し、外部で、終端電圧極性制御信号TMH
およびTMLの電圧レベルと、読出されたテストデータ
の論理レベルとに従って、メモリMEのデータ出力バッ
ファが、出力ハイインピーダンス状態にあるか否かを判
定する。この場合の終端電圧極性制御信号TMLおよび
TMHの制御は、実施の形態3の場合と同様である。
【0147】図15は、バッファ終端回路10およびD
MA回路12の構成を概略的に示す図である。図15に
おいては、1ビットの共通データバス線IO<k>に対
して配置される構成を示す。図15に示すバス終端回路
の構成が、共通データバス3のデ−タバス線IO<N−
1:0>に対してそれぞれ配置される。
MA回路12の構成を概略的に示す図である。図15に
おいては、1ビットの共通データバス線IO<k>に対
して配置される構成を示す。図15に示すバス終端回路
の構成が、共通データバス3のデ−タバス線IO<N−
1:0>に対してそれぞれ配置される。
【0148】図15において、バス終端回路10は、D
MA回路12を介して与えられるメモリテスト指示信号
DMAEおよび終端電圧極性制御信号TMLを受けるA
ND回路101と、メモリテストモード指示信号DMA
Eと終端電圧極性制御信号TMHを受けるAND回路1
03と、電源電位Vddを供給する電源ノードに一端が
結合される抵抗素子100と、AND回路101の出力
信号がLレベルのとき導通し抵抗素子100を共通デー
タバス線IO<k>に結合するPチャネルMOSトラン
ジスタ102と、接地ノードに一端が接続される抵抗素
子104と、AND回路103の出力信号がHレベルの
とき導通し、抵抗素子104の他方端を共通データバス
線IO<k>に結合するNチャネルMOSトランジスタ
105を含む。
MA回路12を介して与えられるメモリテスト指示信号
DMAEおよび終端電圧極性制御信号TMLを受けるA
ND回路101と、メモリテストモード指示信号DMA
Eと終端電圧極性制御信号TMHを受けるAND回路1
03と、電源電位Vddを供給する電源ノードに一端が
結合される抵抗素子100と、AND回路101の出力
信号がLレベルのとき導通し抵抗素子100を共通デー
タバス線IO<k>に結合するPチャネルMOSトラン
ジスタ102と、接地ノードに一端が接続される抵抗素
子104と、AND回路103の出力信号がHレベルの
とき導通し、抵抗素子104の他方端を共通データバス
線IO<k>に結合するNチャネルMOSトランジスタ
105を含む。
【0149】このバス終端回路10に含まれる終端電圧
制御部の構成は、図12に示すDMA回路12に含まれ
る構成要素91−94により構成される終端電圧制御部
の構成と同様である。ただし、抵抗素子100および1
04は、終端抵抗である。
制御部の構成は、図12に示すDMA回路12に含まれ
る構成要素91−94により構成される終端電圧制御部
の構成と同様である。ただし、抵抗素子100および1
04は、終端抵抗である。
【0150】DMA回路12は、共通データバス線IO
<k>を選択するセレクタ110と、セレクタ110に
より選択された共通データバス線上の信号を、テストデ
ータ出力制御クロック信号DOCLKに従って順次転送
してテスト出力データTDQを生成する出力回路112
を含む。このセレクタ110は、図12に示す1/8セ
レクタを含み、また出力回路112は、図12に示すフ
リップフロップ95およびバッファ回路96を含む。
<k>を選択するセレクタ110と、セレクタ110に
より選択された共通データバス線上の信号を、テストデ
ータ出力制御クロック信号DOCLKに従って順次転送
してテスト出力データTDQを生成する出力回路112
を含む。このセレクタ110は、図12に示す1/8セ
レクタを含み、また出力回路112は、図12に示すフ
リップフロップ95およびバッファ回路96を含む。
【0151】この図15に示す構成においては、単にD
MA回路12内においてではなく、バス終端回路10内
において、終端電圧の極性が制御される。したがって、
このメモリテスト指示信号DMAEおよび終端電圧極性
制御信号TMLおよびTMHを制御して、テストデータ
を読出す動作および出力ハイインピーダンス状態判定動
作は、図13に示す動作シーケンスと同様である。
MA回路12内においてではなく、バス終端回路10内
において、終端電圧の極性が制御される。したがって、
このメモリテスト指示信号DMAEおよび終端電圧極性
制御信号TMLおよびTMHを制御して、テストデータ
を読出す動作および出力ハイインピーダンス状態判定動
作は、図13に示す動作シーケンスと同様である。
【0152】セレクタ110は、アナログスイッチであ
り、この共通データバス線IO<k>の終端電圧がテス
トデータバス線TIO<i>に伝達される。したがっ
て、先の実施の形態3と同様の動作を行なって、メモリ
の出力バッファがハイインピーダンス状態にあるか否か
を容易に識別することができる。
り、この共通データバス線IO<k>の終端電圧がテス
トデータバス線TIO<i>に伝達される。したがっ
て、先の実施の形態3と同様の動作を行なって、メモリ
の出力バッファがハイインピーダンス状態にあるか否か
を容易に識別することができる。
【0153】通常動作モード時においては、AND回路
101の出力信号はLレベルに設定され、メモリテスト
指示信号DMAEがLレベルとなり、AND回路101
の出力信号がLレベルとなり、PチャネルMOSトラン
ジスタ102が導通状態となる。一方、AND回路10
3の出力信号はLレベルであり、NチャネルMOSトラ
ンジスタ105がオフ状態となり、共通データバス線I
O<k>は、電源電圧Vddレベルに終端される。した
がって通常動作時において、バスが、電源電圧Vddレ
ベルに終端された状態で、メモリアクセス動作を行なう
ことができる。また、共通データバス線IO<N−1:
0>のそれぞれが、電源電圧Vddレベルまたは接地電
圧レベルに終端されるため、2値電圧レベルで変動する
ため、DMA回路において、中間電圧レベルの信号によ
り貫通電流が流れるのを防止することができる。
101の出力信号はLレベルに設定され、メモリテスト
指示信号DMAEがLレベルとなり、AND回路101
の出力信号がLレベルとなり、PチャネルMOSトラン
ジスタ102が導通状態となる。一方、AND回路10
3の出力信号はLレベルであり、NチャネルMOSトラ
ンジスタ105がオフ状態となり、共通データバス線I
O<k>は、電源電圧Vddレベルに終端される。した
がって通常動作時において、バスが、電源電圧Vddレ
ベルに終端された状態で、メモリアクセス動作を行なう
ことができる。また、共通データバス線IO<N−1:
0>のそれぞれが、電源電圧Vddレベルまたは接地電
圧レベルに終端されるため、2値電圧レベルで変動する
ため、DMA回路において、中間電圧レベルの信号によ
り貫通電流が流れるのを防止することができる。
【0154】この図15に示す構成の場合、DMA回路
内において、終端電圧極性を変更するための回路構成を
設ける必要がなく、DMA回路の占有面積を低減するこ
とができる。
内において、終端電圧極性を変更するための回路構成を
設ける必要がなく、DMA回路の占有面積を低減するこ
とができる。
【0155】なお、共通データバス3が中間電圧レベル
Vdd/2に終端される場合、この中間電圧レベルの終
端回路をメモリテストモード時において非活性状態とし
て、図15に示す終端電圧制御部を動作させることによ
り、正確にメモリの出力に対する3値判定を行なうこと
が出来る。
Vdd/2に終端される場合、この中間電圧レベルの終
端回路をメモリテストモード時において非活性状態とし
て、図15に示す終端電圧制御部を動作させることによ
り、正確にメモリの出力に対する3値判定を行なうこと
が出来る。
【0156】以上のように、この発明の実施の形態4に
従えば、メモリとロジックの間のデータバスを終端する
バス終端回路内においてその終端電圧極性を変更する回
路を設けており、共通データバスが中間電圧レベルに固
定されるのを防止することができ、応じてDMA回路に
おける貫通電流が生じるのを防止でき、消費電流を低減
することができる。
従えば、メモリとロジックの間のデータバスを終端する
バス終端回路内においてその終端電圧極性を変更する回
路を設けており、共通データバスが中間電圧レベルに固
定されるのを防止することができ、応じてDMA回路に
おける貫通電流が生じるのを防止でき、消費電流を低減
することができる。
【0157】また、バス終端回路に、この終端電圧極性
を変更するための回路構成を設けており、DMA回路
に、それぞれバス終端電圧極性変更回路を各データ線に
対応して設ける必要がなく、回路占有面積を低減するこ
とができる。
を変更するための回路構成を設けており、DMA回路
に、それぞれバス終端電圧極性変更回路を各データ線に
対応して設ける必要がなく、回路占有面積を低減するこ
とができる。
【0158】なお、この図15に示す構成においては、
AND回路101および103は、共通データバス線I
O<N−1:0>に対し共通に設けられ、これをAND
回路101および103の出力信号に従って、バス終端
回路10に含まれる各バス終端回路の動作を共通に制御
する。
AND回路101および103は、共通データバス線I
O<N−1:0>に対し共通に設けられ、これをAND
回路101および103の出力信号に従って、バス終端
回路10に含まれる各バス終端回路の動作を共通に制御
する。
【0159】したがって、AND回路101および10
3は、このバス終端回路10に対し各内部共通データバ
ス線IO<N−1:0>に共通に特に設けるだけでよ
く、回路のレイアウト面積の増加を十分に抑制すること
ができる。
3は、このバス終端回路10に対し各内部共通データバ
ス線IO<N−1:0>に共通に特に設けるだけでよ
く、回路のレイアウト面積の増加を十分に抑制すること
ができる。
【0160】[他の適用例]この半導体集積回路装置に
おいてロジックと混載されるメモリは、DRAMに限定
されず、SRAM(スタティック・ランダム・アクセス
・メモリ)またはフラッシュEEPROM(電気的に書
込/消去可能な読出専用メモリ)であってもよい。ロジ
ックとメモリとが同一半導体チップ上に集積化される半
導体集積回路装置において、テストインターフェイス回
路(DMA回路)を介して外部から直接メモリにアクセ
スしてテストする構成であり、かつバスが終端される構
成であれば本発明は適用可能である。
おいてロジックと混載されるメモリは、DRAMに限定
されず、SRAM(スタティック・ランダム・アクセス
・メモリ)またはフラッシュEEPROM(電気的に書
込/消去可能な読出専用メモリ)であってもよい。ロジ
ックとメモリとが同一半導体チップ上に集積化される半
導体集積回路装置において、テストインターフェイス回
路(DMA回路)を介して外部から直接メモリにアクセ
スしてテストする構成であり、かつバスが終端される構
成であれば本発明は適用可能である。
【0161】また、メモリとロジックを相互接続するデ
ータバスは、読出データバスと書込データバスとが別々
に設けられていてもよい。本発明に従うバス終端回路
を、この読出データバスに対して設ける。
ータバスは、読出データバスと書込データバスとが別々
に設けられていてもよい。本発明に従うバス終端回路
を、この読出データバスに対して設ける。
【0162】
【発明の効果】以上のように、この発明に従えば、内部
データバスを終端するバス終端回路の終端電圧を制御可
能としており、正確にメモリの出力回路が出力ハイイン
ピーダンス状態となっているか否かを判定することがで
き、また、バスの終端電圧レベルに係わらずにテスト回
路において貫通電流が生じるのを防止することができ、
正確に実動作条件でメモリを動作させてテストを行なう
ことができる。
データバスを終端するバス終端回路の終端電圧を制御可
能としており、正確にメモリの出力回路が出力ハイイン
ピーダンス状態となっているか否かを判定することがで
き、また、バスの終端電圧レベルに係わらずにテスト回
路において貫通電流が生じるのを防止することができ、
正確に実動作条件でメモリを動作させてテストを行なう
ことができる。
【0163】また、テストインターフェイス回路内にメ
モリのデータ出力バスの電位を検出するための電位検出
回路を設けることにより、内部のデータバスの状態を外
部で識別することができ、メモリの出力状態を正確に判
定することができる。
モリのデータ出力バスの電位を検出するための電位検出
回路を設けることにより、内部のデータバスの状態を外
部で識別することができ、メモリの出力状態を正確に判
定することができる。
【0164】また、このデータ出力バスにバス終端回路
が接続される構成において、この電位検出回路を利用す
ることにより、メモリの出力回路が、出力ハイインピー
ダンス状態となっているか否かを、外部で正確に識別す
ることができる。
が接続される構成において、この電位検出回路を利用す
ることにより、メモリの出力回路が、出力ハイインピー
ダンス状態となっているか否かを、外部で正確に識別す
ることができる。
【0165】また、互いに異なる電位を参照電位として
このデータ出力バスの電位を検出し、この電位検出結果
に従ってテスト出力回路の信号出力状態を制御すること
により、この内部データバスの3値状態に対応する状態
にテスト出力回路を設定することができ、正確に、メモ
リの出力状態の3値判断を外部で行なうことができる。
このデータ出力バスの電位を検出し、この電位検出結果
に従ってテスト出力回路の信号出力状態を制御すること
により、この内部データバスの3値状態に対応する状態
にテスト出力回路を設定することができ、正確に、メモ
リの出力状態の3値判断を外部で行なうことができる。
【0166】また、この電位検出回路は、トライステー
トバッファを介してその検出結果を外部へ出力すること
により、正確に、このトライステートバッファの状態
を、メモリの出力状態に対応させることができる。
トバッファを介してその検出結果を外部へ出力すること
により、正確に、このトライステートバッファの状態
を、メモリの出力状態に対応させることができる。
【0167】また、バス終端回路を選択的に非活性化す
る終端制御回路を設けることにより、正確に、電位検知
回路において、バス終端回路を非活性状態として、内部
データバスの電圧レベルを検出して、メモリの出力回路
の3値状態を判定することができる。
る終端制御回路を設けることにより、正確に、電位検知
回路において、バス終端回路を非活性状態として、内部
データバスの電圧レベルを検出して、メモリの出力回路
の3値状態を判定することができる。
【0168】また、メモリの出力データバスの終端電圧
レベルを変更するための切換回路を設けることにより、
このデータ出力バスが、中間電圧レベルに固定されるの
を防止することができ、内部テストデータバスを2値駆
動することができ、正確に、実動作条件で、メモリを動
作させて、その出力状態を識別することができる。
レベルを変更するための切換回路を設けることにより、
このデータ出力バスが、中間電圧レベルに固定されるの
を防止することができ、内部テストデータバスを2値駆
動することができ、正確に、実動作条件で、メモリを動
作させて、その出力状態を識別することができる。
【0169】また、このメモリが、出力回路が出力ハイ
インピーダンス状態に設定される場合、この切換回路を
利用して、終端電圧極性を変更することにより、バスの
状態がハイインピーダンス状態に設定されているか否か
を容易に識別することができる。また終端電圧極性変更
を行なう回路をテストインタフェイス回路内に配置する
事により、容易に終端電圧の制御をメモリデータバスの
終端電圧レベルに係わらず行なうことが出来る。
インピーダンス状態に設定される場合、この切換回路を
利用して、終端電圧極性を変更することにより、バスの
状態がハイインピーダンス状態に設定されているか否か
を容易に識別することができる。また終端電圧極性変更
を行なう回路をテストインタフェイス回路内に配置する
事により、容易に終端電圧の制御をメモリデータバスの
終端電圧レベルに係わらず行なうことが出来る。
【0170】また、このバス終端回路内において切換回
路を配置することにより、終端電圧極性を変更する回路
を、通常動作モード時において使用される終端回路と共
用することができ、回路占有面積の増大を抑制すること
ができる。
路を配置することにより、終端電圧極性を変更する回路
を、通常動作モード時において使用される終端回路と共
用することができ、回路占有面積の増大を抑制すること
ができる。
【0171】また、バス終端回路を、テストモード指示
信号に従って選択的に非活性化することにより、バスの
終端電圧レベルを切換えて、バスの状態、すなわちメモ
リの出力状態を外部で容易に識別することができる。
信号に従って選択的に非活性化することにより、バスの
終端電圧レベルを切換えて、バスの状態、すなわちメモ
リの出力状態を外部で容易に識別することができる。
【図1】 この発明の実施の形態1に従う半導体集積回
路装置の全体構成を概略的に示す図である。
路装置の全体構成を概略的に示す図である。
【図2】 図1に示すバス終端回路の構成を示す図であ
る。
る。
【図3】 図1に示すセレクタの構成を概略的に示す図
である。
である。
【図4】 図3に示す1/8セレクタの構成を具体的に
示す図である。
示す図である。
【図5】 図1に示すレベル検知回路および3値出力回
路の構成を示す図である。
路の構成を示す図である。
【図6】 図5に示すレベル検知回路および3値出力回
路の入出力論理を一覧にして示す図である。
路の入出力論理を一覧にして示す図である。
【図7】 図5において使用される基準電圧を発生する
回路の構成の一例を示す図である。
回路の構成の一例を示す図である。
【図8】 この発明の実施の形態1に従う半導体集積回
路装置の動作を示すタイミング図である。
路装置の動作を示すタイミング図である。
【図9】 この発明の実施の形態2に従う半導体集積回
路装置の要部の構成を示す図である。
路装置の要部の構成を示す図である。
【図10】 この発明の実施の形態2に従うDMA回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図11】 図10に示すレベル検知回路および3値出
力回路の構成を具体的に示す図である。
力回路の構成を具体的に示す図である。
【図12】 この発明の実施の形態3に従うDMA回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図13】 図12に示すDMA回路の動作を示すタイ
ミング図である。
ミング図である。
【図14】 この発明の実施の形態4に従う半導体集積
回路装置の全体の構成を概略的に示す図である。
回路装置の全体の構成を概略的に示す図である。
【図15】 図14に示すバス終端回路およびDMA回
路の構成を示す図である。
路の構成を示す図である。
【図16】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。
概略的に示す図である。
【図17】 図16に示すメモリの出力部の構成を概略
的に示す図である。
的に示す図である。
【図18】 図16に示すDMA回路の構成を概略的に
示す図である。
示す図である。
【図19】 図18に示すバッファ回路の構成を概略的
に示す図である。
に示す図である。
【図20】 図18に示す半導体集積回路装置の動作を
示すタイミング図である。
示すタイミング図である。
【図21】 従来の半導体集積回路装置のテスト時の動
作を示すタイミング図である。
作を示すタイミング図である。
1 半導体集積回路装置、2 ロジック、ME,ME
0,ME1 メモリ、12,12a,12b DMA回
路、3 共通データバス、20 セレクタ、22レベル
検知回路、24 3値出力回路、SX0−SX7 1/
8セレクタ、30 セレクタ、32 デコーダ、41,
42 比較回路、43 EXNOR回路、44 AND
回路、45,46 フリップフロップ、47 トライス
テートバッファ回路、40 抵抗素子、60 インバー
タ、62 AND回路、PQ PチャネルMOSトラン
ジスタ、65 転送回路、67 出力切換回路、72,
74 比較回路、80 OR回路、82,84 トライ
ステートバッファ回路、91,93 抵抗素子、92,
94 MOSトランジスタ、95 フリップフロップ、
96 バッファ回路、100,104 抵抗素子、10
2,105 MOSトランジスタ、101,103 A
ND回路。
0,ME1 メモリ、12,12a,12b DMA回
路、3 共通データバス、20 セレクタ、22レベル
検知回路、24 3値出力回路、SX0−SX7 1/
8セレクタ、30 セレクタ、32 デコーダ、41,
42 比較回路、43 EXNOR回路、44 AND
回路、45,46 フリップフロップ、47 トライス
テートバッファ回路、40 抵抗素子、60 インバー
タ、62 AND回路、PQ PチャネルMOSトラン
ジスタ、65 転送回路、67 出力切換回路、72,
74 比較回路、80 OR回路、82,84 トライ
ステートバッファ回路、91,93 抵抗素子、92,
94 MOSトランジスタ、95 フリップフロップ、
96 バッファ回路、100,104 抵抗素子、10
2,105 MOSトランジスタ、101,103 A
ND回路。
フロントページの続き Fターム(参考) 2G132 AA08 AA14 AB00 AK15 AL11 AL29 5L106 AA01 DD12 EE03 GG05 GG07 5M024 AA05 AA52 AA90 BB04 BB40 DD19 DD20 DD45 FF07 HH09 JJ02 KK35 LL14 PP01 PP02 PP03 PP07 PP10
Claims (10)
- 【請求項1】 ロジックと混載されるメモリ、 外部から前記メモリにアクセスしてテストを行なうため
のテストインターフェイス回路、および前記テストイン
ターフェイス回路内に設けられ、前記メモリのデータ出
力バスの電位を検出するための電位検出回路を備える、
半導体集積回路装置。 - 【請求項2】 前記メモリは、前記出力バスを駆動する
出力バッファを備え、前記出力バッファは、非活性化時
出力ハイインピーダンス状態とされ、前記半導体集積回
路装置は、さらに前記出力バスに結合され、前記出力バ
スを所定電位レベルに設定するためのバス終端回路を備
える、請求項1記載の半導体集積回路装置。 - 【請求項3】 前記テストインターフェイス回路は、与
えられた信号を外部へ出力するテスト出力回路を備え、 前記電位検出回路は、 互いに異なる電位を参照電位として受け、該受けた参照
電位を基準として前記データ出力バスの電位をそれぞれ
検出する第1および第2のレベル検出回路と、 前記第1および第2のレベル検出回路の出力信号に従っ
て、前記テスト出力回路の信号出力動作を制御する出力
制御回路とを含む、請求項1記載の半導体集積回路装
置。 - 【請求項4】 前記電位検出回路は、トライステートバ
ッファで構成される信号出力回路を介して該検出結果を
出力する、請求項1記載の半導体集積回路装置。 - 【請求項5】 前記テストインターフェイス回路を介し
て前記メモリのテストを行なうテストモードと前記電位
検出回路を利用してテストを行なう電位検出モードとを
指定するテストモード制御信号に応答して、前記バス終
端回路を選択的に活性化する終端制御回路をさらに備え
る、請求項2記載の半導体集積回路装置。 - 【請求項6】 前記テストモード制御信号に従って、前
記電位検出回路の電位検出動作を選択的に非活性化する
電位検出制御回路をさらに備える、請求項5記載の半導
体集積回路装置。 - 【請求項7】 ロジックと混載されるメモリ、 前記メモリへテスト時外部からアクセスするためのテス
トインターフェイス回路、および前記メモリの出力デー
タバスの終端電圧レベルを変更するための切換回路を備
える、半導体集積回路装置。 - 【請求項8】 前記メモリは、前記データ出力バスに結
合される出力バッファ回路を備え、前記出力バッファ回
路は、非活性化時出力ハイインピーダンス状態とされ、 前記半導体集積回路装置は、さらに、前記データ出力バ
スに結合され、前記データ出力バスを終端するバス終端
回路を備え、 前記切換回路は、前記テストインターフェイス回路内に
配置される、請求項7記載の半導体集積回路装置。 - 【請求項9】 前記データ出力バスは、前記ロジックに
結合され、 前記半導体集積回路装置は、前記データ出力バスを終端
するバス終端回路をさらに備え、前記切換回路は前記バ
ス終端回路内に配置される、請求項7記載の半導体集積
回路装置。 - 【請求項10】 前記バス終端回路は、テストモード指
示信号に従って選択的に非活性化される、請求項8記載
の半導体集積回路装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001173969A JP2002367400A (ja) | 2001-06-08 | 2001-06-08 | 半導体集積回路装置 |
US10/136,311 US6961883B2 (en) | 2001-06-08 | 2002-05-02 | Tester built-in semiconductor integrated circuit device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001173969A JP2002367400A (ja) | 2001-06-08 | 2001-06-08 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002367400A true JP2002367400A (ja) | 2002-12-20 |
Family
ID=19015328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001173969A Withdrawn JP2002367400A (ja) | 2001-06-08 | 2001-06-08 | 半導体集積回路装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6961883B2 (ja) |
JP (1) | JP2002367400A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100807118B1 (ko) | 2007-01-03 | 2008-02-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
KR101062777B1 (ko) | 2010-04-30 | 2011-09-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7574634B2 (en) * | 2004-06-21 | 2009-08-11 | Micron Technology, Inc. | Real time testing using on die termination (ODT) circuit |
JP2006162295A (ja) * | 2004-12-02 | 2006-06-22 | Nec Electronics Corp | 半導体集積回路 |
JP5061593B2 (ja) * | 2005-11-21 | 2012-10-31 | 富士通セミコンダクター株式会社 | 制御装置、半導体集積回路装置及び供給制御システム |
KR100942967B1 (ko) * | 2008-06-30 | 2010-02-17 | 주식회사 하이닉스반도체 | 반도체 메모리장치 |
US8620638B1 (en) * | 2008-12-15 | 2013-12-31 | Xilinx, Inc. | Method of performing a simulation of a design under test and a circuit for enabling testing of a circuit design |
JP5606880B2 (ja) * | 2010-11-11 | 2014-10-15 | ピーエスフォー ルクスコ エスエイアールエル | 半導体記憶装置 |
US8654594B2 (en) * | 2012-02-23 | 2014-02-18 | International Business Machines Corporation | Vdiff max limiter in SRAMs for improved yield and power |
CN106297894B (zh) * | 2016-08-29 | 2019-06-25 | 聚辰半导体股份有限公司 | 一种测试非接触式IC卡中EEPROM cell电流的方法及装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57105897A (en) * | 1980-12-23 | 1982-07-01 | Fujitsu Ltd | Semiconductor storage device |
US4926363A (en) * | 1988-09-30 | 1990-05-15 | Advanced Micro Devices, Inc. | Modular test structure for single chip digital exchange controller |
JPH10283777A (ja) | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Sdramコアと論理回路を単一チップ上に混載した半導体集積回路装置およびsdramコアのテスト方法 |
-
2001
- 2001-06-08 JP JP2001173969A patent/JP2002367400A/ja not_active Withdrawn
-
2002
- 2002-05-02 US US10/136,311 patent/US6961883B2/en not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100807118B1 (ko) | 2007-01-03 | 2008-02-26 | 주식회사 하이닉스반도체 | 반도체 메모리 소자 |
KR101062777B1 (ko) | 2010-04-30 | 2011-09-06 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
US8238180B2 (en) | 2010-04-30 | 2012-08-07 | SK Hynix Inc. | Semiconductor memory apparatus |
Also Published As
Publication number | Publication date |
---|---|
US6961883B2 (en) | 2005-11-01 |
US20020188898A1 (en) | 2002-12-12 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6178133B1 (en) | Method and system for accessing rows in multiple memory banks within an integrated circuit | |
US7034565B2 (en) | On-die termination circuit and method for reducing on-chip DC current, and memory system including memory device having the same | |
US6754746B1 (en) | Memory array with read/write methods | |
JP5761873B2 (ja) | 使用される書き込みポートの数を変更可能なマルチポートメモリ | |
JP5563056B2 (ja) | マルチバンクメモリデバイスのメモリバスアウトプットドライバ及びそのための方法 | |
JP3754593B2 (ja) | データビットを記憶するメモリーセルを有する集積回路および集積回路において書き込みデータビットをメモリーセルに書き込む方法 | |
JP2000048566A (ja) | 同期型半導体記憶装置 | |
JP2002367400A (ja) | 半導体集積回路装置 | |
US9183949B2 (en) | Semiconductor device | |
US7974145B2 (en) | Semiconductor memory device using bus inversion scheme | |
US8050135B2 (en) | Semiconductor memory device | |
JP4277293B2 (ja) | データ出力バッファ | |
US7929355B2 (en) | Memory device performing write leveling operation | |
KR19980079132A (ko) | 반도체장치 및 방법 | |
JP2005044334A (ja) | 非同期制御回路と半導体集積回路装置 | |
US8174918B2 (en) | Passgate for dynamic circuitry | |
JPH10132908A (ja) | 半導体装置および半導体装置の内部機能識別方法 | |
JP2003304150A (ja) | 半導体記憶装置およびそれを用いたメモリシステム | |
US7075834B2 (en) | Semiconductor integrated circuit device | |
JP2002093198A (ja) | 半導体装置 | |
JP2000339968A (ja) | データ転送回路 | |
TW201820322A (zh) | 低壓高良率多埠儲存控制 | |
JP2002117698A (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080902 |