JP2002367400A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 ロジック混載メモリを含む半導体集積回路装
置（１）において、正確にメモリの出力状態の３値判断
を実動作条件下においてメモリを動作させて測定する。 【解決手段】 共通データバス（３）を所定電圧レベル
に終端する終端回路（１０）を、テストモード時非活性
状態として、レベル検知回路（２２）においてこの共通
データバス線に結合される内部テストデータバス線（Ｔ
ＩＯ＜７：０＞）の電位を検知し、その検知結果に従っ
て３値出力回路（２４）の出力状態を制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特に、ロジックとメモリとが同一半導体基
板に集積化される半導体集積回路装置に関する。より特
定的には、この発明は、メモリのテストを行なうための
構成に関し、より具体的には、この発明は、メモリの３
状態出力回路を外部からテストするための構成に関す
る。

【０００２】

【従来の技術】近年、半導体集積回路装置の技術の進展
に伴って、素子の微細化、高集積化および高速化の技術
革新が、種々実現されている。半導体集積回路装置の製
造コストの低減および動作の高速化を図るために、単一
半導体チップ上に半導体記憶装置（メモリ）と半導体論
理回路装置（ロジック）とを混載する半導体装置の開発
が進められている。

【０００３】図１６は、従来の半導体集積回路装置の構
成の一例を概略的に示す図である。図１６において、半
導体集積回路装置１は、それぞれがたとえばＤＲＡＭ
（ダイナミック・ランダム・アクセス・メモリ）である
メモリＭＥ０およびＭＥ１と、これらのメモリＭＥ０お
よびＭＥ１と同一半導体チップ上に集積化されたロジッ
ク２を含む。メモリＭＥ０およびＭＥ１は、並列に、共
通データバス３を介してロジック２に結合される。この
共通データバス３は、メモリＭＥ０に結合されるメモリ
データバス部３ａと、メモリＭＥ１に結合されるメモリ
データバス部３ｂと、バス終端回路ＢＴに結合されるデ
ータバス部３ｃを含む。

【０００４】バス終端回路ＢＴは、メモリＭＥ０および
ＭＥ１の出力回路が、非選択時ハイインピーダンス状態
となるため、データバス部３、３ａ、３ｂおよび３ｃの
各バス線を、所定電圧レベルに設定する（プルアップま
たはプルダウンする）。

【０００５】半導体集積回路装置１は、さらに、メモリ
ＭＥ０およびＭＥ１それぞれに対応して設けられるＤＭ
Ａ回路（ダイレクトメモリアクセス回路：テストインタ
ーフェイス回路）ＴＦ０およびＴＦ１を含む。ＤＭＡ回
路ＴＦ０およびＴＦ１は、それぞれ、データバス部３ａ
および３ｂを介してメモリＭＥ０およびＭＥ１に結合さ
れる。

【０００６】これらのＤＭＡ回路ＴＦ０およびＴＦ１を
介して、外部に設けられたテスト装置ＴＡ０およびＴＡ
１が、メモリＭＥ０およびＭＥ１に直接アクセスし、メ
モリＭＥ０およびＭＥ１のテストを実行する。

【０００７】ロジック２およびメモリＭＥ０およびＭＥ
１は、アドレスおよびコマンドを転送するアドレス／コ
マンドバス４を介して相互接続される。アドレス／コマ
ンドバス４は、また外部のテスタ（テスト装置）ＴＡ０
およびＴＡ１にも結合可能である。

【０００８】同一半導体チップ上に、メモリＭＥ０およ
びＭＥ１とロジック２とを集積化することにより、これ
らのロジック２およびメモリＭＥ０およびＭＥ１を相互
接続する内部共通バス３および４の配線は、チップ配線
であり、ボード上配線に比べてその負荷が小さく高速で
信号／データを転送することができ、高速アクセスが可
能となる。また、メモリＭＥ０およびＭＥ１にはピン端
子は設けられていないため、ピン端子のピッチ条件など
の制約を受けることがなく、共通データバス３のバス幅
は、十分広くすることができ、たとえば３２ビットから
２５６ビットのバス幅を有し、高速で、大量のデータを
転送することができる。

【０００９】この同一半導体基板上にチップ２およびメ
モリＭＥ０およびＭＥ１が集積化される半導体集積回路
装置においては、外部の処理装置は、ロジック２とデー
タ／信号の授受を行なうことが出来るだけであり、ロジ
ック２が外部装置の要求などに応じてメモリＭＥ０およ
びＭＥ１へアクセスして必要な処理を実行して、またそ
の実行結果をメモリＭＥ１およびＭＥ０へ格納する。し
たがって、ロジック２のみがメモリＭＥ０およびＭＥ１
へアクセスする。

【００１０】したがって、製品出荷前に、このメモリＭ
Ｅ０およびＭＥ１をテストする場合、ロジック２を介し
てメモリＭＥ０およびＭＥ１をテストした場合、ロジッ
ク２の影響がテスト内容に生じるため、メモリのテスト
を正確に行なうことが出来ない。そこで、ＤＭＡ回路Ｔ
Ｆ０およびＴＦ１を、テストインターフェイス回路とし
て利用して、直接メモリＭＥ０およびＭＥ１に対し、外
部のテスト装置（テスタ）ＴＡ０およびＴＡ１からアク
セスして、メモリＭＥ０およびＭＥ１が、所定の仕様条
件を満たしているかおよび正確に動作するかを判定す
る。

【００１１】バス終端回路ＢＴは、メモリＭＥ０および
ＭＥ１が共通にデータバス３に結合され、これらのメモ
リＭＥ０およびＭＥ１が、非選択時出力ハイインピーダ
ンス状態となるため、この共通データバス３がフローテ
ィング状態となるのを防止し、またメモリの出力回路の
出力インピーダンスとロジック２の入力インピーダンス
と整合を取るために設けられる。

【００１２】共通データバス３は、メモリＭＥ０および
ＭＥ１に対する書込データを転送する書込データバスお
よびメモリＭＥ０およびＭＥ１から読出されたデータを
転送する読出データバスが共通に設けられる構成であっ
てもよく、また書込データバスおよび読出データバスが
それぞれ別々に設けられる構成であってもよい。メモリ
ＭＥ０およびＭＥ１により、共通データバス３が共有さ
れるため、このバス終端回路ＢＴにより、メモリＭＥ０
およびＭＥ１の非選択時共通データバス３の各バス線の
電位を固定する。

【００１３】図１７は、メモリＭＥ０およびＭＥ１のデ
ータ出力部の構成を概略的に示す図である。メモリＭＥ
０およびＭＥ１は、同一の構成の出力部を有するため、
図１７においては、１つのメモリＭＥを代表的に示す。

【００１４】図１７において、メモリＭＥは、出力イネ
ーブル信号ＯＥに従って、メモリ回路ＭＫＴから読出さ
れたデータを外部の共通データバス３の各バス線ＩＯ＜
０＞−ＩＯ＜Ｎ−１＞に伝達する出力回路ＯＰＫを含
む。メモリ回路ＭＫＴは、メモリセルアレイ、メモリセ
ル選択回路および内部データ読出回路などを含む。

【００１５】出力回路ＯＰＫは、共通データバス線ＩＯ
＜０＞−ＩＯ＜Ｎ−１＞それぞれに対応して設けられる
出力バッファＯＢＦを含む。これらの出力バッファＯＢ
Ｆは、出力イネーブル信号ＯＥが非活性状態のときに
は、出力ハイインピーダンス状態となる。これにより、
メモリＭＥ０およびＭＥ１の選択メモリとロジック２と
の間でデータ転送を行なうことができる。

【００１６】図１８は、図１６に示すＤＭＡ回路の構成
を概略的に示す図である。図１８においては、ＤＭＡ回
路ＴＦ０およびＴＦ１は、同一構成を有するため、１つ
のＤＭＡ回路ＴＦを代表的に示す。

【００１７】図１８において、ＤＭＡ回路ＴＦは、外部
のテスト装置（テスタ）とデータの入出力を行なうため
のバッファ回路５００と、バッファ回路５００と内部デ
ータバス線ＩＯ＜Ｎ−１：０＞の間でデータ転送を行な
うデータセレクタ５０２を含む。バッファ回路５００
は、外部のテスト装置（テスタ）のデータ入出力線の数
に応じて、テストデータＴＤＱとして、１６ビットまた
は８ビットのデータの入出力を行なう。図１８において
は、８ビットのテストデータビットＴＤＢ＜０＞−ＴＤ
Ｂ＜７＞が、バッファ回路５００により入出力される構
成が一例として示される。

【００１８】一方、内部に設けられる共通データバス３
は、データバス線ＩＯ＜Ｎ−１：０＞で構成され、Ｎビ
ット幅を有しており、このデータセレクタ５０２によ
り、外部からのテストデータ選択信号ＴＤＳに従って、
データ出力時、このバッファ回路５００と内部データバ
ス線ＩＯ＜Ｎ−１：０＞の間でのデータ転送幅を調整す
る。テストデータ書込時においては、データセレクタ５
０２は、バッファ回路５００から与えられるテストデー
タビットＴＤＢ＜０＞−ＴＤＢ＜７＞を受けて、コピー
動作などにより、そのビット幅を拡張して、内部データ
バス線ＩＯ＜Ｎ−１：０＞上に伝達する。一方、テスト
データ読出時においては、このデータセレクタ５０２
は、内部データバス線ＩＯ＜Ｎ−１：０＞に読出された
Ｎビットのテストデータを、８ビット幅のテストデータ
ＴＤＢ＜０＞−ＴＤＢ＜７＞に変換して出力する。この
データセレクタ５０２においては、内部のデータバス線
ＩＯ＜Ｎ−１：０＞のデータが、順次、８ビット単位で
バッファ回路５００を介して外部へ伝達されてもよく、
またこのデータセレクタ５０２により、内部データバス
線ＩＯ＜Ｎ−１：０＞の特定のバス線のデータがテスト
データビットＴＤＢ＜０＞−ＴＤＢ＜７＞として選択的
に伝達されてバッファ回路５００を介してテスト装置
（テスタ）へ与えられてもよい。

【００１９】ロジック２とメモリＭＥ０およびＭＥ１と
が同一半導体チップ上に集積化される半導体集積回路装
置において、ＤＭＡ回路ＴＦ０およびＴＦ１を利用する
ことにより、外部のテスタＴＡ０およびＴＡ１が、ロジ
ック２を介することなくメモリＭＥ０およびＭＥ１へ直
接アクセスやデータの授受を行なうことができ、正確
に、このメモリＭＥ０およびＭＥ１が、正常に動作して
いるかを判定することができる。

【００２０】なお、テスタＴＡ０およびＴＡ１は、同時
にメモリＭＥ０およびＭＥ１をテストしても良くまた、
個々にこれらのメモリＭＥ０およびＭＥ１をテストして
も良い。また、これらのテスタＴＡ０およびＴＡ１が、
テスト内容が異なるテスト装置であっても良い。

【００２１】

【発明が解決しようとする課題】図１９は、図１８に示
すバッファ回路５００の１ビットのデータに関連する部
分の構成を概略的に示す図である。図１９において、バ
ッファ回路５００は、テスト出力イネーブル信号ＴＯＥ
を反転するインバータ１０と、インバータ１０からの補
のテスト出力イネーブル信号ＺＴＯＥの非活性化時（Ｈ
レベル）のとき活性化され、テスト入力データＴＩＯ＜
ｉ＞をバッファ処理して内部テストデータＴＤＢ＜ｉ＞
を生成するトライステートバッファ回路１２と、テスト
データ出力時、テストデータ出力制御クロック信号ＤＯ
ＣＬＫに従ってテストデータビットＴＤＢ＜ｉ＞を転送
するフリップフロップ（ＦＦ）１４と、テスト出力イネ
ーブル信号ＴＯＥの活性化時（Ｈレベルのとき）活性化
され、フリップフロップ１４からのテストデータをバッ
ファ処理してテスト出力データＴＩＯ＜ｉ＞を生成する
トライステートバッファ回路１６を含む。

【００２２】テスト出力イネーブル信号ＴＯＥは、外部
のテスタから与えられる信号であり、このテスト出力イ
ネーブル信号ＴＯＥに従って、バッファ回路５００がデ
ータ出力モードおよびデータ入力モードのいずれかにテ
ストモード時設定される。メモリＭＥ０およびＭＥ１
が、クロック信号に同期して動作するクロック同期型半
導体記憶装置であり、テストデータ出力制御クロック信
号ＤＯＣＬＫは、このテストモード時にクロック信号に
代えて与えられるテストクロック信号に従って生成され
る。次に、この図１９に示すバッファ回路５００の動作
について説明する。

【００２３】今、図２０に示すように、バス終端回路Ｂ
Ｔが、内部データバス線ＩＯ＜Ｎ−１：０＞の各々を、
電源電圧Ｖｄｄレベルにプルアップするプルアップ機能
を備えている場合について説明する。すなわち、終端電
圧Ｖｔが、電源電圧Ｖｄｄレベルである。

【００２４】マスタクロック信号（テストクロック信
号）ＣＬＫに従って、テストデータ読出時においては、
データ出力制御クロック信号ＤＯＣＬＫが生成される。
このマスタクロック信号ＣＬＫに従って、内部データバ
ス線ＩＯ＜ｋ＞に読出されたデータＤ（Ｄ０，Ｄ１）
が、図１８に示すデータセレクタ５０２により順次選択
されて、バッファ回路５００へ与えられる。データセレ
クタ５０２がテストセレクト信号ＴＤＳに従って選択動
作を行なっており、内部データバス線ＩＯ＜ｋ＞上に読
出されたデータに従ってデータセレクタ５０２の出力ビ
ットＴＤＢ＜ｉ＞が変化する。

【００２５】フリップフロップ１４が、データ出力制御
クロック信号ＤＯＣＬＫに従って、このテストデータビ
ットＴＤＢ＜ｉ＞を転送しており、図２０においては、
テストデータ出力制御クロック信号ＤＯＣＬＫの立上が
りに応答して、フリップフロップ１４から、テストデー
タビットＤＯが出力され、次いで、活性状態のトライス
テートバッファ回路１を介して、テストデータＴＩＯ＜
ｉ＞が出力される。

【００２６】したがって、内部データバス線ＩＯ＜ｋ＞
が、バス終端電圧Ｖｔレベルにプルアップされている場
合、テストデータＤＯ（Ｄ０，Ｄ１）に従って、テスト
データビットＴＤＢ＜ｉ＞およびＴＩＯ＜ｉ＞は、Ｈレ
ベルおよびＬレベルの間で変化する２値データとして転
送される。

【００２７】図１７に示すように、メモリＭＥにおいて
は出力バッファＯＢＦは、非活性化時、出力ハイインピ
ーダンス状態であり、スタンバイ時などのデフォルト状
態においては、このＤＭＡ回路ＴＦにおいてバッファ回
路５００およびトライステートバッファ１６を介して出
力されるテストデータビットＴＩＯ＜ｉ＞は、電源電圧
Ｖｄｄレベルであり、Ｌレベルのデータ出力時のみ、こ
のテストデータ出力ビットＴＩＯ＜ｉ＞は、接地電圧レ
ベルに駆動される。

【００２８】したがって、この構成の場合、メモリＭＥ
において出力バッファＯＢＦが出力ハイインピーダンス
状態に設定されている場合においても、テスト出力デー
タビットＴＩＯ＜ｉ＞は、Ｈレベルであり、したがっ
て、メモリＭＥの出力バッファＯＢＦが、Ｈレベルデー
タを出力しているのか出力ハイインピーダンス状態に設
定されているのかを、外部のテスタにおいては識別する
ことができない。すなわち、このメモリの出力バッファ
ＯＢＦが、正常にＨレベルデータ出力状態、Ｌレベルデ
ータ出力状態、および出力ハイインピーダンス状態の３
状態に制御されているのかを識別することができないと
いう問題が生じる。

【００２９】また、図２１に示すように、バス終端電圧
Ｖｔが、電源電圧Ｖｄｄと接地電圧との間の中間電圧Ｖ
ｄｄ／２の場合、ＤＭＡ回路ＴＦにおいては、この中間
電圧レベルのデータが与えられた場合には、正確なＨレ
ベル／Ｌレベルの判定をすることができなくなるため、
その出力データは不定状態となる。メモリＭＥが、２値
のデータを出力した場合には、そのメモリからのテスト
データＩＯ＜ｋ＞に従って、順次テストデータＴＤＢ＜
ｉ＞およびＴＩＯ＜ｉ＞が生成される。したがって、こ
のバス終端電圧が、中間電圧Ｖｄｄ／２の場合において
も、メモリにおいて出力バッファＯＢＦが、３状態に正
確にその動作が制御されているか否かを識別することが
できないという問題が同様に生じる。

【００３０】また、バス終端電圧Ｖｔが中間電圧の場
合、ＤＭＡ回路ＴＦ内において、データセレクタ５０２
が、ＣＭＯＳインバータ回路などの構成のセレクタを有
する場合、選択状態のＣＭＯＳインバータにおいて中間
電圧レベルの内部データビットＩＯ＜ｋ＞に従って大き
な貫通電流が流れる。また。データセレクタ５０２がＣ
ＭＯＳトランスミッションゲートのようなアナログスイ
ッチの場合、同様、バッファ回路５００において、フリ
ップフロップ１４が、この中間電圧レベルの信号に従っ
て、貫通電流を生じ、そのフリップフロップ１４の出力
信号が、完全に、２値状態に駆動されない場合、出力ト
ライステートバッファ１６においても、この中間電圧レ
ベルの信号により貫通電流が生じ、また出力データは不
定データである。

【００３１】したがって、このような貫通電流がＤＭＡ
回路ＴＦ内において生じた場合、その内部のテストデー
タビットの数は大きく、大きな貫通電流が流れる。した
がって、このような大きな貫通電流により、電源電圧Ｖ
ｄｄレベルの低下または接地電圧Ｇｎｄの電圧レベルの
上昇が生じ、正確な動作条件下で、メモリＭＥを動作さ
せてテストすることができなくなるという問題が生じ
る。

【００３２】それゆえ、この発明の目的は、混載メモリ
を有する半導体集積回路装置において、メモリの出力バ
ッファの試験を正確に行なうことのできるテストインタ
ーフェイス回路を備える半導体集積回路を提供すること
である。

【００３３】この発明の他の目的は、メモリの出力バッ
ファが３値制御されているか否かを正確に、識別するこ
とのできる半導体集積回路装置を提供することである。

【００３４】

【課題を解決するための手段】この発明の第１の観点に
係る半導体集積回路装置は、ロジックと混載されるメモ
リと、外部からこのメモリにアクセスしてテストを行な
うためのテストインターフェイス回路と、このテストイ
ンターフェイス回路内に設けられ、メモリのデータ出力
バスの電位を検出するための電位検出回路を備える。

【００３５】メモリは、データ出力バスを駆動するため
の出力バッファを備え、この出力バッファは、非活性化
時出力ハイインピーダンス状態とされ、好ましくは、さ
らに、データ出力バスに結合され、このデータ出力バス
を所定電位に設定するためのバス終端回路が設けられ
る。

【００３６】好ましくは、テストインターフェイス回路
内には、与えられた信号を外部へ出力するテスト出力回
路が設けられる。電位検出回路は、互いに異なる電位を
参照電位として受け、これらの参照電位を基準電位とし
てデータ出力バスの電位をそれぞれ検出する第１および
第２のレベル検出回路と、これら第１および第２のレベ
ル検出回路の出力信号に従って、テスト出力回路の信号
出力動作を制御する出力制御回路とを含む。

【００３７】好ましくは、この電位検出回路は、トライ
ステートバッファで構成される信号出力回路を介して該
検出結果を出力する。

【００３８】好ましくは、テストインターフェイス回路
を介してメモリのテストを行なうテストモードと電位検
出回路を利用してテストを行なう電位検出モードとを指
定するテストモード制御信号に応答して、このバス終端
回路を選択的に活性化する終端制御回路が設けられる。

【００３９】この発明の第２の観点に係る半導体集積回
路装置は、ロジックと混載されるメモリと、このメモリ
へ、テスト時、外部からアクセスするためのテストイン
ターフェイス回路と、メモリの出力データバスの終端電
圧レベルを変更するための切換回路を含む。

【００４０】メモリは、データ出力バスに結合される出
力バッファ回路を含む。この出力バッファ回路は、非活
性化時出力ハイインピーダンス状態とされる。好ましく
は、さらに、データ出力バスに結合され、このデータ出
力バスを終端するバス終端回路が設けられる。切換回路
はテストインタフェイス回路内に配置される。

【００４１】好ましくは、データ出力バスは、ロジック
に結合され、このメモリからロジックへのデータ転送経
路のデータバスを終端するバス終端回路が配置される。
切換回路は、このバス終端回路内に配置される。

【００４２】好ましくは、バス終端回路は、テストモー
ド指示信号に従って選択的に非活性化される。

【００４３】データ出力バスの電位レベルを検出するこ
とにより、このデータ出力バスが、中間電圧レベルに保
持されているのか、テストデータに従って２値状態にあ
るかを識別することができ、正確に、メモリの出力バッ
ファが３値制御されているのかを識別することができ
る。

【００４４】また、終端電圧レベルをテストモード時変
更することにより、メモリの出力データの電圧レベルと
異なる電圧レベルにデータ出力バスを終端する事によ
り、メモリの出力バッファが、３値駆動されているか否
かを正確に識別することができる。

【００４５】また、この終端電圧レベルを変更すること
により、中間電圧レベルのテストデータがデフォルトと
してテストインターフェイス回路へ与えられて、このテ
ストインターフェイス回路内において貫通電流が生じる
のを防止することができ、応じて電源ノイズの発生を抑
制する事ができ、メモリに対し正確なテストを行なうこ
とができる。

【００４６】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体集積回路装置の全体の構
成を概略的に示す図である。この図１に示す構成におい
ても、半導体集積回路装置１は、ロジック２とメモリＭ
Ｅ０およびＭＥ１とが、同一半導体基板上に集積化され
る。これらのメモリＭＥ０およびＭＥ１は、たとえばＤ
ＲＡＭであり、このメモリＭＥ０およびＭＥ１の出力回
路は、Ｈレベル、Ｌレベル、およびハイインピーダンス
状態の３状態を出力する３値（３状態）データ出力バッ
ファを含む。

【００４７】メモリＭＥ０およびＭＥ１は、共通データ
バス３を介してロジック２に結合される。これらのメモ
リＭＥ０およびＭＥ１に対応して、ＤＭＡ回路（テスト
インターフェイス回路）１２ａおよび１２ｂが設けられ
る。このＤＭＡ回路１２ａおよび１２ｂに対しては、外
部の図示しないテスタから、テスト入力データＴＤＩお
よびテストデータ選択信号ＴＤＳおよびメモリテスト指
示信号ＤＭＡＥ（ＤＭＡ活性化信号）が与えられる。

【００４８】また、これらのＤＭＡ回路１２ａおよび１
２ｂは、それぞれテスタ（図１６参照）に対し、テスト
出力データＴＤＯを出力する。外部に配置されるテスタ
は、それぞれメモリＭＥ０およびＭＥ１に対し共通にテ
ストを行なうテスタであっても良く、またこれらのメモ
リＭＥ０およびＭＥ１を個々にテストするテスタであっ
ても良い。

【００４９】共通データバス３に対しては、メモリテス
ト指示信号ＤＭＡＥに従って選択的に共通データバス３
の各バス線ＩＯ＜Ｎ−１：０＞を終端するバス終端回路
１０が設けられる。図１においては、バス終端回路は、
終端回路として示す。このバス終端回路１０は、メモリ
テスト指示信号ＤＭＡＥが活性状態にあり、ＤＭＡ回路
１２ａおよび／または１２ｂを介してメモリＭＥ０およ
び／またはＭＥ１に対してテストを行なう場合には、そ
の終端動作が禁止される。一方、このメモリテスト指示
信号ＤＭＡＥが非活性状態のときには、バス終端回路１
０は、共通データバス３のバス線ＩＯ＜Ｎ−１：０＞
を、それぞれ所定電圧レベルに設定する。

【００５０】ＤＭＡ回路１２ａおよび１２ｂは、それぞ
れ同一構成を有するため、図１においては、ＤＭＡ回路
１２ａの構成を示す。

【００５１】ＤＭＡ回路１２ａは、メモリテスト指示信
号ＤＭＡＥに従って選択的に共通データバス３とテスト
入出力データバスＴＩＯ＜７：０＞を結合するセレクタ
２０と、テスト入出力データバスＴＩＯ＜７：０＞の各
バス線の電圧レベルを検出し、その検出結果に従って３
値出力回路２４に含まれる各トライステート出力バッフ
ァ回路の出力状態を設定するレベル検知回路２２を含
む。

【００５２】なお、以下の説明においては、データにつ
いては、データ線とその上を伝達されるデータビットを
同一符号で示す。従って、テストデータバス線ＴＩＯ＜
ｉ＞には、テストデータビットＴＩＯ＜ｉ＞が伝達され
る。

【００５３】このレベル検知回路２２は、また、テスト
入出力データバスＴＩＯ＜７：０＞の各バス線に対応し
て設けられるレベル検知器を含み、該検知結果に従って
各テストデータビットの出力状態を、Ｈレベル、Ｌレベ
ルおよびハイインピーダンス状態のいずれかに設定す
る。この３値出力回路２４は、レベル検知回路２２から
の検知結果を示すテストデータビットＴＤＢ＜７：０＞
および出力状態制御信号ＴＤＢＯＥに従って、その出力
状態が設定される。

【００５４】このレベル検知回路２２の構成は、後に詳
細に説明するが、テスト入出力データバスＴＩＯ＜７：
０＞の各信号線をたとえば中間電圧レベルにプリチャー
ジする回路と、セレクタ２０を介して与えられたデータ
の電圧レベルを、このプリチャージ電圧を基準として検
出し、その検出結果に応じて、セレクタ２０により選択
された共通データバス線がハイインピーダンス状態、Ｈ
レベルデータ出力状態、およびＬレベルデータ出力状態
のいずれにあるかを検出し、その検出結果に従って信号
ＴＤＢ＜７：０＞およびＴＤＢＯＥを出力する。

【００５５】セレクタ２０は、共通データバス３が、６
４ビットＩＯ＜６３：０＞のバス線を含む場合、８：１
の選択動作（Ｎ対８選択動作）をテストデータ選択信号
ＴＤＳ＜２：０＞に従って実行し、８ビットの選択デー
タを、テスト入出力データバスＴＩＯ＜７：０＞に選択
的に結合する。

【００５６】図１においては、メモリテスト指示信号Ｄ
ＭＡＥが、またＤＭＡ回路１２ｂへも与えられ、このＤ
ＭＡ回路１２ｂにおけるセレクタ動作が制御されるよう
に示す。しかしながら、このＤＭＡ回路１２ｂへは、こ
のＤＭＡ回路１２ａとは別のテスタ（ＴＡ１：図１６参
照）から、メモリテスト指示信号が与えられ、終端回路
１０は、これらのＤＭＡ回路１２ａおよび１２ｂのいず
れかに対しメモリテスト指示信号ＤＭＡＥが与えられた
ときに、その終端動作を禁止するように構成されてもよ
い。次に、各部の構成について具体的に説明する。

【００５７】図２は、図１に示すバス終端回路（図１に
おいては終端回路として示す）１０の構成の一例を示す
図である。図２において、バス終端回路１０は、共通デ
ータバス３の各バス線ＩＯ＜Ｎ−１：０＞それぞれに対
応して同一構成の終端回路を有するため、図２において
は、共通データバス線ＩＯ＜ｋ＞に対する終端回路の構
成を代表的に示す。図２において、バス終端回路１０
は、終端電圧Ｖｔを供給する終端電圧源に一端が結合さ
れるＲＴと、抵抗素子ＲＴと共通データバス線ＩＯ＜ｋ
＞の間に接続されかつそのゲートにメモリテスト指示信
号ＤＭＡＥを受けるＰチャネルＭＯＳトランジスタＰＱ
を含む。抵抗素子ＲＴの抵抗値は十分大きくされてお
り、この共通データバス線ＩＯ＜ｋ＞を、活性化時、終
端電圧Ｖｔレベルに設定する。この終端電圧Ｖｔは、電
源電圧Ｖｄｄレベルである。しかしながら、この終端電
圧は、後に説明するように、また、中間電圧Ｖｄｄ／２
の電圧レベルであってもよい。

【００５８】メモリテスト指示信号ＤＭＡＥが非活性状
態のとき（以下、通常動作モードと称す）には、このメ
モリテスト指示信号ＤＭＡＥはＬレベルであり、Ｐチャ
ネルＭＯＳトランジスタＰＱが導通状態にあり、共通デ
ータバス線ＩＯ＜ｋ＞は、終端電圧Ｖｔレベルにプルア
ップされる。図１に示すメモリＭＥ０およびＭＥ１は、
共通データバス３を、活性化時、出力データに応じて駆
動する。またロジック２も、動作時、共通データバス３
を、書込データに応じて駆動する。

【００５９】なお、この共通データバス３は、先に従来
の半導体集積回路装置において説明したように、書込み
データと読出しデータをともに伝達するデータバスであ
っても良く、また、書込みデータと読出しデータとを別
々に転送するバスであっても良い。バス終端回路１０
は、メモリＭＥ０およびＭＥ１からの読出しデータを転
送するバス（バス線）を終端する。

【００６０】メモリテスト指示信号ＤＭＡＥがＨレベル
の活性状態となり、メモリＭＥ０およびＭＥ１の出力バ
ッファの３値動作をテストするモードが指定された場合
には、ＰチャネルＭＯＳトランジスタＰＱが非導通状態
となり、共通データバス線ＩＯ＜ｋ＞は、終端電圧源か
ら切り離される。したがって、メモリＭＥ０およびＭＥ
１の出力バッファの動作状態をテストするモード（以
下、メモリテストモードと称す）においては、共通デー
タバス線ＩＯ＜Ｎ−１：０＞の各バス線は、プルアップ
されない（終端されない）ため、メモリＭＥ０およびＭ
Ｅ１がともに非活性状態のときまたは、その出力バッフ
ァが出力ハイインピーダンス状態のときには、この共通
データバス３のバス線ＩＯ＜Ｎ−１：０＞のそれぞれ
が、ハイインピーダンス状態のフローティング状態とな
る。

【００６１】図１に示すレベル検知回路２２がセレクタ
２０を介して共通バス線に結合され、等価的にバスの終
端回路として機能し、終端電圧を所定電圧レベルに設定
し、このＤＭＡ回路内のセレクタ２０により選択された
バス線の電圧レベルを所定電圧を基準として検出して、
メモリＭＥ０およびＭＥ１の出力バッファの出力状態を
識別する。このバス終端回路１０をメモリテストモード
時において非活性状態とする事により、ＤＭＡ回路１２
ａおよび１２ｂにおいて、このバス終端電圧を所望の電
圧レベルに設定する事が出来、その設定電圧に従ってメ
モリが３値出力状態にあるか否かを判断する。

【００６２】図３は、図１に示すセレクタ２０の構成の
一例を示す図である。図３において、セレクタ２０は、
共通内部データバス３のそれぞれ所定数のバス線に対応
して配置されるセレクタＳＸ０−ＳＸ７を含む。共通内
部データバス（３）が、６４ビットの場合、これらのセ
レクタＳＸ０−ＳＸ７の各々は、８ビットのバス線にそ
れぞれ対応して配置され、８：１選択を行なう。すなわ
ち、１／８セレクタＳＸ０が、共通データバス線ＩＯ＜
７：０＞＝ＩＯ＜７＞−ＩＯ＜０＞に対応して配置さ
れ、１／８セレクタＳＸ１が、共通データバス線ＩＯ＜
１５：８＞に対応して設けられ、１／８セレクタＳＸ７
が、共通データバス線＜６３：５６＞に対応して設けら
れる。これらの１／８セレクタＳＸ０−ＳＸ７の各々は
同一構成を有するため、図３においては、１／８セレク
タＳＸ０の内部構成を代表的に示す。

【００６３】１／８セレクタＳＸ０は、３ビットのテス
トデータ選択信号ＴＤＳ＜２：０＞をデコードして８ビ
ットのデコード信号を生成するデコーダ３２と、このデ
コーダ３２の出力信号に従って対応の８ビットの共通デ
ータバス線ＩＯ＜７：０＞の１つを選択するセレクタ３
０を含む。このデコーダ３２は、図３に示す構成におい
ては、１／８セレクタＳＸ０−ＳＸ７それぞれに配置さ
れている。しかしながら、このデコーダ３２は、１／８
セレクタＳＸ０−ＳＸ７それぞれに共通に設けられても
よい。

【００６４】このセレクタ２０により、６４ビットの共
通データバス線ＩＯ＜６３：０＞に対し、１／８選択が
行なわれ、選択された８ビットのデータが、内部テスト
データバス線ＴＩＯ＜７：０＞にそれぞれ伝達される。

【００６５】図４は、図３に示す１／８セレクタＳＸ０
−ＳＸ７の構成をより具体的に示す図である。これらの
１／８セレクタＳＸ０−ＳＸ７は、同一構成を有するた
め、図４においては、１つの１／８セレクタＳＸの構成
を代表的に示す。デコーダ３２は、テストデータ選択信
号ＴＤＳ＜２：０＞をデコードして、相補なデコード信
号ＴＤＳＰ＜７：０＞およびＮＴＤＳＰ＜７：０＞を生
成するデコード回路３２ａと、このデコード回路３２ａ
の出力するデコード信号ＴＤＳＰ＜７：０＞およびＮＴ
ＤＳＰ＜７：０＞とメモリテスト指示信号ＤＭＡＥとに
従って相補なデータ線選択信号ＩＯＥ＜７：０＞および
ＮＩＯＥ＜７：０＞を生成する選択信号発生回路３２ｂ
を含む。

【００６６】この選択信号発生回路３２ｂは、デコード
信号ＴＤＳＰ＜７：０＞およびＮＴＤＳＰ＜７：０＞の
各相補ビット対に対応して設けられる回路群を含むが、
図４においては、８ビット信号を処理する回路を総称的
に示す。デコード回路３２ａは、３ビットのテストデー
タ選択信号ＴＤＳ＜２：０＞をデコードして、それぞれ
８ビットのデコード信号ＴＤＳＰ＜７：０＞およびＮＴ
ＤＳＰ＜７：０＞を生成する。したがって、デコード信
号ＴＤＳＰ＜７：０＞の１ビットが選択状態となり、ま
た、補のデコード信号ＮＴＤＳＰ＜７：０＞の１ビット
が選択状態となる。

【００６７】選択信号発生回路３２ｂは、メモリテスト
指示信号ＤＭＡＥを受けるインバータ３５と、インバー
タ３５の出力信号と補のデコード信号ＮＴＤＳＰ＜７：
０＞を受けて補のデータ線選択信号ＮＩＯＥ＜７：０＞
を生成するＯＲ回路３６と、メモリテスト指示信号ＤＭ
ＡＥとデコード信号ＴＤＳＰ＜７：０＞とを受けて、デ
ータ線選択信号ＩＯＥ＜７：０＞を生成するＡＮＤ回路
３７を含む。これらのＯＲ回路３６およびＡＮＤ回路３
７は、データ線選択信号ＩＯＥ＜７：０＞およびＮＩＯ
Ｅ＜７：０＞の各ビットそれぞれに対応して設けられる
ゲートを含み、各ビット単位で論理処理を実行する。

【００６８】メモリテスト指示信号ＤＭＡＥがＬレベル
のときには、インバータ３５の出力信号がＨレベルとな
り、データ線選択信号ＮＩＯＥ＜７：０＞の全ビットが
Ｈレベルとなり、また、データ線選択信号ＩＯＥ＜７：
０＞の全ビットがＬレベルとなる。このテスト指示信号
ＤＭＡがＬレベルのときにはセレクタ３０が非導通状態
となり、テストデータバスＴＩＯと共通データバス３と
を切離す。

【００６９】一方、メモリテスト指示信号ＤＭＡＥがＨ
レベルとなると、インバータ３５の出力信号がＬレベル
となり、ＡＮＤ回路３７およびＯＲ回路３６が、それぞ
れ、デコード回路３２ａからのデコード信号ＴＤＳＰ＜
７：０＞およびＮＴＤＳＰ＜７：０＞に従って、データ
線選択信号ＩＯＥ＜７：０＞およびＮＩＯＥ＜７：０＞
を生成する。

【００７０】セレクタ３０は、対応の８ビットの共通バ
ス線ＩＯ＜ｘ＞−ＩＯ＜ｘ＋７＞それぞれに対応して設
けられるトランスミッションゲートＴＸ０−ＴＸ７を含
む。これらのトランスミッションゲートＴＸ０−ＴＸ７
は、それぞれ、データ線選択信号ＩＯＥ＜７：０＞およ
びＮＩＯＥ＜７：０＞の対応のビットに従って選択的に
導通状態に設定される。これらのトランスミッションゲ
ートＴＸ０−ＴＸ７は、共通に内部テストデータバス線
ＴＩＯ＜ｉ＞に結合される。

【００７１】これらのトランスミッションゲートＴＸ０
−ＴＸ７の各々は、ＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの並列体で構成され、導通
時、対応の共通データバス線上の信号を、内部テストデ
ータバス線ＴＩＯ＜ｉ＞に伝達するアナログスイッチと
して動作する。したがって、この内部テストデータバス
線ＴＩＯ＜ｉ＞に対しては、共通データバス線ＩＯ＜ｘ
＞−ＩＯ＜ｘ＋７＞上の信号電位に応じた信号が伝達さ
れる。

【００７２】たとえば、データ線選択信号ＩＯＥ＜０＞
およびＮＩＯＥ＜０＞がそれぞれＨレベルおよびＬレベ
ルのときには、トランスミッションゲートＴＸ０が導通
状態となり、残りのトランスミッションゲートＴＸ１−
ＴＸ７が非導通状態を維持する。したがって、この状態
においては共通データバス線ＩＯ＜ｘ＞が、内部テスト
データバス線ＴＩＯ＜ｉ＞に結合される。レベル検知回
路２２が、選択された共通バス線ＩＯ＜ｘ＞を内部テス
トデータバス線ＴＩＯ＜ｉ＞を介して所定電圧レベルに
終端する。

【００７３】図５は、図１に示すレベル検知回路２２お
よび３値出力回路２４の構成を示す図である。この図５
においては、１ビットの内部内部テストデータバス線Ｔ
ＩＯ＜ｉ＞に関連する部分の構成を代表的に示す。

【００７４】図５において、レベル検知回路２２は、内
部テストデータバス線ＴＩＯ＜ｉ＞を、中間電圧Ｖｄｄ
／２レベルに終端する終端抵抗素子４０と、内部テスト
データバス線ＴＩＯ＜ｉ＞上の電圧と基準電圧ＶＲＥＦ
Ｈを比較し、その比較結果に従って出力信号ＣＨを生成
する比較回路４１と、内部テストデータバス線ＴＩＯ＜
ｉ＞上の信号電圧と基準電圧ＶＲＥＦＬとを比較し、そ
の比較結果に従って信号ＣＬを生成する比較回路４２
と、比較回路４１および４２の出力信号ＣＨおよびＣＬ
の一致／不一致を検出し、その検出結果に従って出力イ
ネーブル信号ＴＯＥを生成するＥＸＮＯＲ回路４３と、
比較回路４１および４２の出力信号ＣＨおよびＣＬを受
けてテスト出力データＴＤＯを生成するＡＮＥ回路４４
を含む。

【００７５】ＥＸＮＯＲ回路４３からの出力信号ＴＯＥ
が、図１に示す出力状態制御信号ＴＤＢＯＥに対応す
る。各テストデータ出力ビット単位で出力イネーブル信
号ＴＯＥの状態が設定される。

【００７６】基準電圧ＶＲＥＦＨは、中間電圧Ｖｄｄ／
２よりも高い電圧レベルであり、また基準電圧ＶＲＥＦ
Ｌは、中間電圧Ｖｄｄ／２よりも低い電圧レベルであ
る。比較回路４１は、この内部テストデータバス線ＴＩ
Ｏ＜ｉ＞上の信号電圧が、基準電圧ＶＲＥＦＨよりも高
い場合には、その出力信号ＣＨをＨレベルに駆動する。
同様、比較回路４２は、内部テストデータバス線ＴＩＯ
＜ｉ＞上の信号電圧が、基準電圧ＶＲＥＦよりも高い場
合には、その出力信号ＣＬをＨレベルに駆動する。した
がって、比較回路４１および４２の出力信号ＣＨおよび
ＣＬにより、内部テストデータバス線ＴＩＯ＜ｉ＞上の
信号電圧が、基準電圧ＶＲＥＦＨよりも高い電圧レベ
ル、基準電圧ＶＲＥＦＨおよびＶＲＥＦＬの間の電圧レ
ベル、および基準電圧ＶＲＥＦＬよりも低い電圧レベル
のいずれであるかを検出することができる。

【００７７】メモリテストモード時においては、メモリ
テスト指示信号ＤＭＡＥに従って共通データバス３に対
して設けられるバス終端回路１０は、非活性状態にあ
り、共通データバス３のバス線ＩＯ＜Ｎ−１：０＞（＝
ＩＯ＜６３：０＞）の各々に対する終端動作が、停止さ
れている。メモリテストモード時においては、図４に示
すセレクタ３０により共通データバス線が選択されて内
部テストデータバス線ＴＩＯ＜ｉ＞に結合される。セレ
クタ３０は、アナログスイッチであり、図５に示すレベ
ル検知回路２２の終端抵抗素子４０により、等価的に、
通常動作時において電源電圧レベルに終端される共通デ
ータバス線が、中間電圧Ｖｄｄ／２レベルに終端された
状態が生成される。従って、共通データバス線ＩＯ＜ｉ
＞が、メモリテスト時において基準電圧ＶＲＥＦＨおよ
びＶＲＥＦＬの間の電圧レベルにあれば、対応のメモリ
の出力回路は、出力ハイインピーダンス状態にあると判
定することが出来る。この判定結果に従って、３値出力
回路２４の出力状態を設定する事により、外部のテスタ
に対しメモリの出力の３値状態を識別させることが出来
る。

【００７８】３値出力回路２４は、レベル検知回路２２
からのテスト出力イネーブル信号ＴＯＥを、テストデー
タ出力制御クロック信号ＤＯＣＬＫに従って遅延して、
遅延出力イネーブル信号ＴＯＥＤを生成するフリップフ
ロップ（ＦＦ）４５と、テストデータ出力制御クロック
信号ＤＯＣＬＫに従ってレベル検知回路２２からのテス
ト出力データＴＤＯを伝達するフリップフロップ（Ｆ
Ｆ）４６と、フリップフロップ４５からの遅延出力イネ
ーブル信号ＴＯＥＤに従って選択的に活性化され、活性
化時フリップフロップ４６の出力信号に従ってテスト出
力データＴＤＱ＜ｉ＞を生成するトライステートバッフ
ァ回路４７を含む。

【００７９】このトライステートバッファ回路４７は、
フリップフロップ４５からの遅延出力イネーブル信号Ｔ
ＯＥＤがＬレベルの非活性状態のときには、出力ハイイ
ンピーダンス状態となる。したがって、このトライステ
ートバッファ回路４７に対して、レベル検知回路２２の
出力信号ＴＯＥおよびＴＤＯに従ってその出力状態を設
定することにより、メモリの出力バッファが、３値状態
のうちのいずれの状態にあるかを識別することができ
る。

【００８０】図６は、図５に示すレベル検知回路２２お
よび３値出力回路２４の論理動作を一覧にして示す図で
ある。内部テストデータバス線ＴＩＯ＜ｉ＞上の信号電
圧が、基準電圧ＶＲＦＨよりも高い場合には、メモリの
対応の出力回路（出力バッファ）がＨレベルデータを出
力している状態である。この状態においては、比較回路
４１および４２からの出力信号ＣＨおよびＣＬがともに
Ｈレベルとなる。従って、ＥＸＮＯＲ回路４３の出力信
号ＴＯＥがＨレベルとなり、またＡＮＤ回路４４の出力
信号ＴＤＯもＨレベルとなる。したがって、この状態に
おいては、３値出力回路２４において、トライステート
バッファ回路４７が活性化され、フリップフロップ４６
を介して伝達されるテストデータＴＤＯに従ってテスト
出力データＴＤＱ＜ｉ＞は、Ｈレベルとなる。

【００８１】内部テストデータバス線ＴＩＯ＜ｉ＞上の
信号電圧が、基準電圧ＶＲＥＦＨおよびＶＲＥＦＬの間
の電圧レベルの場合には、内部テストデータバス線ＴＩ
Ｏ＜ｉ＞が終端抵抗４０により終端されている電圧レベ
ルにあり、メモリの対応の出力バッファ（出力回路）が
出力ハイインピーダンス状態にある。比較回路４１の出
力信号ＣＨがＬレベル、比較回路４２の出力信号ＣＬが
Ｈレベルとなる。この状態において、ＥＸＮＯＲ回路４
３の出力信号ＴＯＥがＬレベルとなり、また、ＡＮＤ回
路４４の出力信号ＴＤＯもＬレベルとなる。したがっ
て、この状態においては、遅延出力イネーブル信号ＴＯ
ＥＤが、Ｌレベルとなるため、トライステートバッファ
回路４７は、出力ハイインピーダンス状態となり、テス
ト出力データＴＤＱ＜ｉ＞の状態は、ハイインピーダン
ス状態（Ｈｉ−Ｚ）となる。

【００８２】さらに、内部テストデータバス線ＴＩＯ＜
ｉ＞上の信号電圧が、基準電圧ＶＲＥＦＬよりも低い場
合には、メモリの対応の出力回路がＬレベルデータを出
力している。比較回路４１および４２の出力信号ＣＨお
よびＣＬがともにＬレベルとなる。この状態において
は、ＥＸＮＯＲ回路４３の出力信号ＴＯＥがＨレベル、
ＡＮＤ回路４４の出力信号ＴＤＯがＬレベルとなる。し
たがって、トライステートバッファ回路４７が、遅延出
力イネーブル信号ＴＯＥＤに従って活性化されると、Ａ
ＮＤ回路４４の出力信号ＴＤＯに従って、Ｌレベルの信
号を外部へ出力し、テスト出力データＴＤＱ＜ｉ＞は、
Ｌレベルとなる。

【００８３】したがって、この内部テストデータバス線
ＴＩＯ＜ｉ＞を、中間電圧Ｖｄｄ／２の電圧レベルにプ
リチャージ（プルアップ）することにより、メモリの出
力バッファが、出力ハイインピーダンス状態の場合に
は、バス終端回路１０が、等価的に、中間電圧Ｖｄｄ／
２レベルに終端する状態が形成されるため、３値出力回
路２４のテストデータＴＤＱ＜ｉ＞を、ハイインピーダ
ンス状態に設定することができる。これにより、正確に
３値判断を行なうことができる。

【００８４】図７は、図５に示す基準電圧ＶＲＥＦＨお
よびＶＲＥＦＬおよび中間電圧Ｖｄｄ／２を発生する基
準電圧発生回路の構成の一例を示す図である。図７にお
いて、基準電圧発生回路は、電源電圧Ｖｄｄを供給する
電源ノードと接地ノードの間に直列に接続される抵抗素
子５０−５３を含む。抵抗素子５０および５３が同一の
抵抗値Ｒａを有し、抵抗素子５１および５２が、同一の
抵抗値Ｒｂを有する。基準電圧ＶＲＥＦＨが、ノード５
５ａから出力され、中間電圧Ｖｄｄ／２が、ノード５５
ｂから出力され、基準電圧ＶＲＥＦＬが、ノード５５ｃ
から出力される。

【００８５】抵抗素子５０−５３のそれぞれの抵抗値は
十分大きくされ、この基準電圧発生回路における消費電
流は低減される。

【００８６】なお、この図７に示す基準電圧発生回路の
構成は一例であり、たとえばＭＯＲトランジスタ（絶縁
ゲート型電界効果トランジスタ）を利用する回路などが
用いられてもよい。また、基準電圧ＶＲＥＦＨおよびＶ
ＲＥＦＬの電圧レベルは、電源電圧Ｖｄｄおよび中間電
圧Ｖｄｄ／２の電圧レベルに応じて、適当な電圧レベル
に設定される。次に、図８を参照して、図１から図７に
示す回路の動作について説明する。

【００８７】この半導体集積回路装置は、従来と同様、
マスタクロック信号ＣＬＫに従って動作し、テストデー
タ出力時において、テストデータ出力制御クロック信号
ＤＯＣＬＫが、このマスタクロック信号ＣＬＫに従って
生成される。

【００８８】メモリＭＥ（ＭＥ０またはＭＥ１）におい
て、テストデータが読出されるまでは、バス終端回路１
０は、非活性状態にあり、この共通データバス線ＩＯ＜
ｋ＞は、ハイインピーダンス状態にある。内部テストデ
ータバス線ＴＩＯ＜ｉ＞は、中間電圧Ｖｄｄ／２レベル
にプルアップされている。また、テストデータ出力前
は、３値出力回路２４は、出力ハイインピーダンス状態
にある。メモリＭＥからテストデータＤ０が共通データ
バス線ＩＯ＜ｋ＞にマスタクロック信号ＣＬＫに従って
読出されると、図４に示すセレクタ３０において、選択
動作が行なわれ、この共通データバス線ＩＯ＜ｋ＞が、
内部テストデータバス線ＴＩＯ＜ｉ＞に結合され、内部
テストデータバス線ＴＩＯ＜ｉ＞の信号電圧が、このテ
ストデータＤ０に対応する電圧レベルとなる。このとき
には、まだ、３値出力回路２４は、活性化されておら
ず、出力ハイインピーダンス状態にある。

【００８９】デフォルト状態においては、内部テストデ
ータバス線ＴＩＯ＜ｉ＞が中間電圧レベルにあるため、
比較回路４１がＬレベルの信号ＣＨを出力し、比較回路
４２の出力信号ＣＬがＬレベルにある。

【００９０】このテスト出力データＤ０に従って、レベ
ル検知回路２２がレベル検知動作を行ない、テストデー
タがＨレベル（電源電圧レベル）の時には、比較回路４
１の出力信号が、ＬレベルからＨレベルに立上がり、一
方、比較回路４２の出力信号ＣＬは、この内部テストデ
ータバス線ＴＩＯ＜ｉ＞上の信号電圧が、基準電圧ＶＲ
ＥＦＬよりも高い電圧レベルであり、Ｈレベルの値を維
持する。この比較回路４１および４２の出力信号ＣＨお
よびＣＬに従って、ＥＸＮＯＲ回路４３からのテスト出
力イネーブル信号ＴＯＥがＨレベルとなり、またＡＮＤ
回路４４の出力信号もＨレベルとなる。テストデータ出
力制御クロック信号ＤＯＣＬＫに従って、フリップフロ
ップ４５からの遅延出力イネーブル信号ＴＯＥＤが、こ
のテストデータ出力イネーブル信号ＴＯＥに従ってＨレ
ベルとなり、３値出力回路２４においてトライステート
バッファ回路４７が活性化され、フリップフロップ４６
を介して伝達されるテスト出力データＴＤＯに従ってＨ
レベルの信号を出力する。

【００９１】次に、テストデータＤ１として、Ｌレベル
の信号が転送された場合、レベル検知回路２２におい
て、比較回路４１の出力信号ＣＨがＬレベルとなり、ま
た、比較回路４２の出力信号ＣＬもＬレベルとなる。し
たがって、この状態においては、ＡＮＤ回路４４からの
テスト出力データＴＤＯが、Ｌレベルとなり、一方、Ｅ
ＸＮＯＲ回路４３の出力する出力イネーブル信号ＴＯＥ
は、Ｈレベルを維持する。したがって、このフリップフ
ロップ４５は、テストデータ出力制御クロック信号ＤＯ
ＣＬＫに従って、テスト出力イネーブル信号ＴＯＥを、
遅延しており、遅延出力イネーブル信号ＴＯＥＤはＨレ
ベルを維持する。したがって、３値出力回路２４におい
て、トライステートバッファ回路４７が引続き活性状態
にあり、フリップフロップ４６を介して転送されるＬレ
ベルのデータに従って、ＬレベルのテストデータＴＤＱ
＜ｉ＞を生成する。

【００９２】メモリが、出力ハイインピーダンス状態と
なり、共通データバス線ＩＯ＜ｋ＞がハイインピーダン
ス状態となると、このセレクタ３０において選択された
共通データバス線が、内部テストデータバス線ＴＩＯ＜
ｉ＞の終端抵抗素子４０により、中間電圧Ｖｄｄ／２レ
ベルにプリチャージされる。この状態において、内部テ
ストデータバス線ＴＩＯ＜ｉ＞が、終端抵抗素子４０に
より、中間電圧Ｖｄｄ／２レベルに設定されているた
め、比較回路４１の出力信号ＣＨがＬレベル、比較回路
４２の出力信号ＣＬがＬレベルとなる。したがって、Ａ
ＮＤ回路４４の出力するテスト出力データＴＤＯはＬレ
ベルとなり、また、ＥＸＮＯＲ回路４３の出力するテス
ト出力イネーブル信号ＴＯＥは、Ｌレベルとなる。した
がって、続いて、テストデータ出力制御クロック信号Ｄ
ＯＣＬＫがＨレベルへ立上がると、フリップフロップ４
５からの遅延出力イネーブル信号ＴＯＥＤが、Ｌレベル
となり、トライステートバッファ回路４７が非活性化さ
れ、出力ハイインピーダンス状態となる。

【００９３】したがって、メモリテスト指示信号ＤＭＡ
ＥをＨレベルの活性状態に設定し、メモリを選択的に出
力ハイインピーダンス状態に設定しても、この状態は、
外部で、正確に伝達されて識別することができる。

【００９４】通常動作モード時においては、メモリテス
ト指示信号ＤＭＡＥがＬレベルであり、セレクタ３０は
非導通状態にあり、内部テストデータバスＴＩＯは、共
通データバス３と分離され、このレベル検知回路２２の
終端抵抗素子４０は何ら影響を及ぼさない。

【００９５】なお、図５に示す構成において、レベル検
知回路２２は、メモリテスト指示信号ＤＭＡＥの活性化
時に、活性化されるように構成されてもよい。すなわ
ち、比較回路４１および４２が、このメモリテスト指示
信号ＤＭＡＥの活性化時電流経路が形成されて比較動作
を行なうように構成されてもよい。また、終端抵抗素子
４０に対しても、メモリテスト指示信号ＤＭＡＥの活性
化時、この内部テストデータバス線ＴＩＯ＜ｉ＞を、中
間電圧Ｖｄｄ／２レベルに終端するように構成されても
よい。この終端抵抗素子４０と内部テストデータバス線
ＴＩＯ＜ｉ＞の間に、メモリテスト指示信号ＤＭＡＥの
活性化に応答して導通するＮチャネルＭＯＳトランジス
タが設けられれば、この抵抗素子の選択的な終端機能を
実現することができる。

【００９６】なお、バス終端回路１０が共通バスの各バ
ス線を中間電圧レベルに終端する場合には、この終端抵
抗４０を設ける必要はない。共通データバス線ＩＯ＜ｉ
＞が、３状態の内のいずれの状態にあるかを比較回路を
用いて検出することが出来る。この場合、共通データバ
ス線が中間電圧レベルに終端されていても、比較回路４
１および４２において貫通電流が流れることはなく（差
動構成のため）、安定にメモリ回路を実動作条件で動作
させることが出来る。

【００９７】以上のように、この発明の実施の形態１に
従えば、内部テストデータバスを中間電圧レベルに終端
することにより、等価的に、メモリテストモード時内部
の共通データバスを、中間電圧レベルにプリチャージし
た状態を実現でき、この内部データバスの出力信号が、
中間電圧レベル、Ｈレベル、およびＬレベルのいずれに
あるかを識別することにより、容易に、メモリの出力バ
ッファが、３値状態のいずれにあるかを識別することが
できる。

【００９８】なお、上述の構成において、共通データバ
スが、書込データおよび読出データ両者を転送してい
る。しかしながら、このレベル検知回路およびセレクタ
３０は、メモリから読出されたデータを転送する読出デ
ータバスに結合されてもよい（書込データバスと読出デ
ータバスが別々に設けられている場合）。

【００９９】また、共通データバス３の各バス線ＩＯ＜
Ｎ−１：０＞が、それぞれ、中間電圧レベルに終端され
る構成の場合においても、レベル検知回路において、比
較回路４１および４２により、２値信号が生成されるた
め、貫通電流などが生じることがなく、電源ノイズの発
生を抑制することができ、正確な判定動作を行なうこと
ができる。

【０１００】［実施の形態２］図９は、この発明の実施
の形態２に従うバス終端回路１０の構成を示す図であ
る。図９においては、このバス終端回路１０における１
ビットの共通データバス線ＩＯ＜ｋ＞に対して設けられ
る構成を代表的に示す。図９において、バス終端回路１
０は、特殊テストモード指示信号ＴＭＥを受けるインバ
ータ６０と、インバータ６０の出力信号とメモリテスト
モード指示信号ＤＭＡＥを受けるＡＮＤ回路６２と、Ａ
ＮＤ回路６２の出力信号がＬレベルのとき導通し、抵抗
素子ＲＴを共通データバス線ＩＯ＜ｋ＞に結合するＰチ
ャネルＭＯＳトランジスタＰＱを含む。

【０１０１】この特殊テストモード指示信号ＴＭＥは、
ＤＭＡ回路１２ａおよび１２ｂを介してメモリを外部の
テスタを用いてテストする際に、メモリの出力バッファ
の３値状態の判断をテストするテストモード以外のテス
トモード時にＨレベルの活性状態に設定される。したが
って、メモリテスト指示信号ＤＭＡＥがＨレベルであ
り、特殊テストモード指示信号ＴＭＥがＬレベルのとき
には、ＡＮＤ回路６２の出力信号がＨレベルとなり、Ｐ
チャネルＭＯＳトランジスタＰＱが非導通状態となり、
共通データバス３（バス線ＩＯ＜ｋ＞）は、終端電源ノ
ードから分離され、バス終端動作は行なわれない。

【０１０２】一方、特殊テストモード指示信号ＴＭＥが
Ｈレベルとなると、インバータ６０の出力信号がＬレベ
ルとなり、ＡＮＤ回路６２の出力信号がＬレベルとな
る。したがって、この状態においては、ＰチャネルＭＯ
ＳトランジスタＰＱが導通状態を維持し、共通データバ
ス線ＩＯ＜ｋ＞は、終端電源ノードＶｔに結合され、バ
スの終端動作が行なわれる。この状態において、メモリ
を動作させ、アクセス時間、およびセットアップ／ホー
ルド時間などの交流特性をテストすることができる。こ
の特殊テストモード指示信号ＴＭＥは、外部のテスタか
ら与えられる。

【０１０３】図１０は、この発明の実施の形態２に従う
レベル検知回路２２および３値出力回路２４の構成を概
略的に示す図である。レベル検知回路２２は、特殊テス
トモード指示信号ＴＭＥの活性化時非活性状態とされ、
レベル検知動作は禁止される。３値出力回路２４は、テ
ストデータ出力制御クロック信号ＤＯＣＬＫに従ってレ
ベル検知回路２２の出力信号を転送する転送回路６５
と、特殊テストモード指示信号ＴＭＥに従って転送回路
６５の出力する信号と内部テストデータバスＴＩ上の信
号の一方を選択して、トライステートバッファ回路４７
へ与える出力切換回路６７を含む。

【０１０４】特殊テストモード指示信号ＴＭＥがＨレベ
ルの活性状態のときには、レベル検知回路２２は検知動
作が禁止される。この状態において、出力切換回路６７
は、内部テストデータバス（線）ＴＩＯ上の信号を選択
して、トライステートバッファ回路４７へ与え、かつこ
のトライステートバッファ回路４７を常時イネーブル状
態に設定する。一方、特殊テストモード指示信号ＴＭＥ
がＬレベルの非活性状態のときには、レベル検知回路２
２がレベル検知動作を行ない、また出力切換回路６７
は、転送回路６５から転送される信号を選択して、トラ
イステートバッファ回路４７へ与える。したがって、こ
の状態において、先の実施の形態１において説明した動
作と同様のテスト動作が行なわれる。

【０１０５】なお、図１０においては、トライステート
バッファ４７が８ビットデータを出力するように示す
が、内部テストデータバスＴＩＯが、１ビットのテスト
データバス線ＴＩＯ＜ｉ＞の時には、このトライステー
トバッファ４７が図５に示す構成と同様１ビットのデー
タを出力する。ここでは、３値出力回路２４の全体の動
作および構成を示すために、一般的な符号ＴＩＯおよび
ＴＤＱを用いる。

【０１０６】図１１は、図１０に示すレベル検知回路２
２および３値出力回路２４の構成を示す図である。図１
１においては、このレベル検知回路２２および３値出力
回路２４のうち、１ビットのデータ出力に関連する部分
の構成を代表的に示す。各テストデータビットに対応し
て、この図１１に示す回路構成が設けられる。

【０１０７】図１１において、レベル検知回路２２は、
特殊テストモード指示信号ＴＭＥの活性化時非導通状態
となり、終端抵抗素子４０を内部テストデータバス線Ｔ
ＩＯ＜ｉ＞から分離するＰチャネルＭＯＳトランジスタ
７０と、特殊テストモード指示信号ＴＭＥを反転するイ
ンバータ７１と、特殊テストモード指示信号ＴＭＥに応
答して選択的に活性化され、活性化時内部テストデータ
バス線ＴＩＯ＜ｉ＞上の信号と基準電圧ＶＲＥＦＨとを
比較する比較回路７２と、特殊テストモード指示信号Ｔ
ＭＥに従って選択的に活性化され、活性化時内部テスト
データバス線ＴＩＯ＜ｉ＞上の信号と基準電圧ＶＲＥＦ
Ｌとを比較する比較回路７４と、比較回路７２および７
４の出力信号ＣＨおよびＣＬを受けるＥＸＮＯＲ回路４
３と、比較回路７２および７４の出力信号ＣＨおよびＣ
Ｌを受けるＡＮＤ回路４４とを含む。

【０１０８】比較回路７２は、内部テストデータバス線
ＴＩＯ＜ｉ＞上の信号と基準電圧ＶＲＥＦＨとを活性化
時比較する比較器７２ａと、インバータ７１の出力信号
がＨレベルのとき導通し、比較器７２ａの動作電流経路
を形成する活性化トランジスタ７２ｂとを含む。

【０１０９】比較回路７４は、活性化時内部テストデー
タバス線ＴＩＯ＜ｉ＞上の信号と基準電圧ＶＲＥＦＬと
を比較する比較器７４ａと、インバータ７１の出力信号
がＨレベルのとき導通し、比較器７４ａに動作電流が流
れる経路を形成する活性化トランジスタ７４ｂを含む。
これらの活性化トランジスタ７２ｂおよび７４ｂは、Ｎ
チャネルＭＯＳトランジスタで構成される。

【０１１０】このレベル検知回路２２の構成において
は、特殊テストモード指示信号ＴＭＥがＨレベルのとき
には、インバータ７１の出力信号がＨレベルとなる。し
たがって、この状態においては、ＰチャネルＭＯＳトラ
ンジスタ７０が導通状態にあり、終端抵抗素子４０が、
内部テストデータバス線ＴＩＯ＜ｉ＞に結合され、また
比較回路７２および７４も活性化されて、比較動作を行
なう。したがって先の実施の形態１と同様の動作が、こ
のレベル検知回路２２において行なわれる。

【０１１１】一方、特殊テストモード指示信号ＴＭＥが
Ｈレベルとなると、ＰチャネルＭＯＳトランジスタ７０
が、非導通状態となり、内部テストデータバス線ＴＩＯ
＜ｉ＞と終端抵抗素子４０とが分離され、この内部テス
トデータバス線ＴＩＯ＜ｉ＞の中間電圧Ｖｄｄ／２レベ
ルへの終端動作が禁止される。

【０１１２】また、インバータ７１の出力信号がＬレベ
ルとなり、活性化トランジスタ７２ｂおよび７４ｂがと
もに非導通状態となり、比較回路７２および７４は非活
性化されて、比較動作は行なわれない。特殊テスト動作
モード時においてレベル検知回路２２を非活性状態とし
て、消費電流を低減し、メモリに対するテスト時に電源
ノイズが発生する可能性をさらに低減する。また、メモ
リの消費電流をほぼ実動作時と同程度としてメモリのア
クセス時間などのテストを正確に行なうことが出来る。

【０１１３】なお、メモリに対するテストが行なわれな
い通常アクセス動作モード時においても、このレベル検
知回路２２が、非活性状態に設定されるように構成され
ても良い。

【０１１４】３値出力回路２４において、転送回路６５
は、テストデータ出力制御クロック信号ＤＯＣＬＫに従
ってＥＸＮＯＲ回路４３およびＡＮＤ回路４４の出力信
号をそれぞれ転送するフリップフロップ（ＦＦ）４５お
よび４６を含む。

【０１１５】出力切換回路６７は、フリップフロップ４
５の出力信号と特殊テストモード指示信号ＴＭＥを受け
るＯＲ回路８０と、特殊テストモード指示信号ＴＭＥを
反転するインバータ８１と、インバータ８１の出力信号
がＨレベルのときに活性化され、活性化時フリップフロ
ップ４６の出力信号をバッファ処理して伝達するトライ
ステートバッファ回路８２と、特殊テストモード指示信
号ＴＭＥがＨレベルのときに活性化され、内部テストデ
ータバス線ＴＩＯ＜ｉ＞上の信号をバッファ処理してト
ライステートバッファ回路４７へ転送するトライステー
トバッファ回路８４を含む。

【０１１６】この図１１に示す３値出力回路２４の構成
において、特殊テストモード指示信号ＴＭＥがＬレベル
のときには、ＯＲ回路８０がバッファとして動作し、フ
リップフロップ４５の出力信号をトライステートバッフ
ァ回路４７へ遅延出力イネーブル信号として転送する。
また、インバータ８１の出力信号がＨレベルであり、ト
ライステートバッファ回路８２が活性化され、フリップ
フロップ４６の出力信号をバッファ処理してトライステ
ートバッファ回路４７へ転送する。トライステートバッ
ファ回路８４は、非活性状態であり、出力ハイインピー
ダンス状態にある。

【０１１７】したがって、この状態においては、この３
値出力回路２４は、実施の形態１と同様、レベル検知回
路２２の出力信号に従って遅延出力イネーブル信号ＴＯ
ＥＤおよびテスト出力データＴＤＯを生成してトライス
テートバッファ回路４７の出力状態を制御する。

【０１１８】一方、特殊テストモード指示信号ＴＭＥが
Ｈレベルとなると、ＯＲ回路８０からの遅延出力イネー
ブル信号ＴＯＥＤは常時Ｈレベルとなり、トライステー
トバッファ回路４７は常時活性化される。一方、インバ
ータ８１の出力信号がＬレベルとなり、トライステート
バッファ回路８２が出力ハイインピーダンス状態とな
り、一方、トライステートバッファ回路８４が、活性化
され、内部テストデータバス線ＴＩＯ＜ｉ＞の信号に従
ってテスト出力データＴＤＯを生成して、トライステー
トバッファ回路４７へ与える。

【０１１９】したがって、この状態においては、外部の
テスタへは、内部テストデータバス線ＴＩＯ＜ｉ＞上の
信号がテストデータ出力制御クロック信号ＤＯＣＬＫと
非同期で伝達される。したがって、内部の共通データバ
ス３の終端回路を、この特殊テストモード時において活
性状態として共通データバス３を所定の電圧レベルに終
端した状態、メモリのアクセス時間、セットアップ／ホ
ールド時間などの仕様値を満たしているか否かのテスト
を行なうことができる。

【０１２０】したがって、このレベル検知回路２２を選
択的に非活性化し、かつ３値出力回路２４において出力
切換回路６７を設けることにより、メモリの出力バッフ
ァの３値状態の動作の良否のテストに加えて、メモリの
バスを実使用条件下での終端電圧に設定して、メモリ動
作をテストすることができる。

【０１２１】すなわち、特殊テストモード指示信号ＴＭ
ＥをＨレベルの活性状態し、かつメモリテスト指示信号
ＤＭＡＥをＨレベルに設定した場合、共通データバスの
終端電圧Ｖｔを有効状態に設定して、メモリのテストを
行なって、メモリの出力データを、テストデータ出力制
御クロック信号ＤＯＣＬＫと非同期で外部でモニタする
ことができる。

【０１２２】特殊テストモード指示信号ＴＭＥがＬレベ
ルであり、メモリテスト指示信号ＤＭＡＥがＨレベルの
ときには、共通データバス３の終端電圧Ｖｔが無効とさ
れ、一方レベル検知回路２２においては、終端抵抗素子
４０による終端電圧Ｖｄｄ／２が有効とされて、出力バ
ッファが３値状態で正常に動作しているかを識別するこ
とができる。

【０１２３】メモリテスト指示信号ＤＭＡＥをＬレベル
に設定した場合には、通常動作モードとなり、共通デー
タバス３に対する終端電圧Ｖｔは有効となり、また図１
に示すセレクタ２０が、非導通状態となってハイインピ
ーダンス状態となり、内部テストデータバスＴＩＯと共
通データバス線ＩＯ＜ｉ−０＞とは分離され、通常動作
モード時の動作が正確にテストインターフェイス回路の
影響を受けることなく行なわれる。

【０１２４】なお、通常動作モード時において、このレ
ベル検知回路２２を非活性状態とすることにより、通常
動作モード時の消費電流を低減することができる。この
構成としては、通常動作モード時において、この特殊テ
ストモード指示信号ＴＭＥをＨレベルに設定する構成が
用いられればよく、この特殊テストモード指示信号ＴＭ
Ｅを受ける入力端子に、プルアップ抵抗素子を設けてお
くことにより、通常動作モード時に、レベル検知回路２
２の動作を禁止することができる。

【０１２５】以上のように、この発明の実施の形態２に
従えば、特殊テストモード指示信号ＴＭＥを用いて、バ
ス終端回路を選択的に有効／無効状態に設定しかつ応じ
て、レベル検知回路を選択的に活性／非活性状態とする
とともに、３値出力回路のデータ出力経路を切換えてお
り、メモリの出力バッファ回路の３値状態動作のテス
ト、および、メモリを実際の動作条件下で動作させたテ
ストを行なうことができる。

【０１２６】［実施の形態３］図１２は、この発明の実
施の形態３に従うＤＭＡ回路の構成を示す図である。こ
の図１２においても、ＤＭＡ回路１２ａおよび１２ｂが
同一構成を有するため、１つのＤＭＡ回路１２におい
て、１ビットのテストデータＴＤＱ＜ｉ＞を出力する部
分の構成について説明する。

【０１２７】図１２において、ＤＭＡ回路１２は、８ビ
ットの共通データバス線ＩＯ＜Ｘ＞−ＩＯ＜Ｘ＋７＞に
対応して設けられ、図示しないテストデータ選択信号Ｔ
ＤＳ＜２：０＞に従って１／８選択動作を行なう１／８
セレクタ９０と、電源電圧Ｖｄｄを供給する電源ノード
に結合される抵抗素子９１と、外部のテスタから与えら
れる終端電位極性制御信号ＴＭＬに従って選択的に抵抗
素子９１を内部テストデータバス線ＴＩＯ＜ｉ＞に結合
するＰチャネルＭＯＳトランジスタ９２と、接地ノード
に結合される抵抗素子９３と、終端電位極性制御信号Ｔ
ＭＨに従って抵抗素子９３を内部内部テストデータバス
線ＴＩＯ＜ｉ＞に結合するＮチャネルＭＯＳトランジス
タ９４と、テストデータ出力制御クロック信号ＤＯＣＬ
Ｋに従って内部テストデータバス線ＴＩＯ＜ｉ＞上の信
号を転送するフリップフロップ（ＦＦ）９５と、フリッ
プフロップ９５から転送された信号をバッファ処理して
外部へ出力するバッファ回路９６を含む。バッファ回路
９６は、通常の２値駆動されるバッファ回路である。

【０１２８】本実施の形態３においては、バス終端回路
１０はバス終端動作は持続的に行なう。抵抗素子９２お
よび９３は、バス終端回路１０の終端抵抗よりもその抵
抗値は、充分小さくされている。したがって、内部テス
トデータバスＴＩＯ＜ｉ＞の電位は、抵抗素子９１およ
び９２の状態により設定される。

【０１２９】次に、この図１２に示すＤＭＡ回路１２の
動作を図１３に示すタイミング波形図を参照して説明す
る。

【０１３０】時刻ｔ０以前において、内部の共通データ
バス３については、実施の形態１の構成と異なり、バス
終端回路１０は、その終端動作を行なっており、共通デ
ータバス３はＨレベルに終端される。デフォルト状態と
して、終端電位極性制御信号ＴＭＬがＨレベル、および
終端極性制御信号ＴＭＨがＬレベルある。したがって、
この状態においては、ＭＯＳトランジスタ９２および９
４はともに非導通状態にあり、内部テストデータバス線
ＴＩＯ＜ｉ＞はハイインピーダンス状態にある。１／８
セレクタ９０が選択動作を行なうと、内部テストデータ
バス線ＴＩＯ＜ｉ＞が、共通データバス線に対して設け
られたバス終端回路によりＨレベルにプルアップされ
る。

【０１３１】時刻ｔ０において、終端電位極性制御信号
ＴＭＬおよびＴＭＨをともにＨレベルに設定すると、Ｍ
ＯＳトランジスタ９４が導通状態となり、内部テストデ
ータバス線ＴＩＯ＜ｉ＞が接地電圧レベルにプルダウン
される。したがって、テストデータ出力制御クロック信
号ＤＯＣＬＫの立上がりに応答して、バッファ回路９６
から出力されるテスト出力データＴＤＱ＜ｉ＞は、Ｌレ
ベルとなる。

【０１３２】一方、時刻ｔ１において、終端電位極性制
御信号ＴＭＬおよびＴＭＨをともにＬレベルに設定した
場合、ＭＯＳトランジスタ９２がオン状態、ＭＯＳトラ
ンジスタ９４がオフ状態となり、内部テストデータバス
線ＴＩＯ＜ｉ＞が、電源電圧Ｖｄｄレベルにプルアップ
される。したがって、次のテストデータ出力制御クロッ
ク信号ＤＯＣＬＫの立上がりに応答して、バッファ回路
９６からのテスト出力データＴＤＱ＜ｉ＞は、Ｈレベル
となる。

【０１３３】この時刻ｔ１以降のサイクルにおいて、メ
モリの出力バッファがハイインピーダンス状態ではな
く、有効データを出力している場合（図１３において
は、“１”の８ビットデータが並列に出力される状態を
示す）、抵抗素子９１および９３はそれぞれプルアップ
抵抗素子およびプルダウン抵抗素子であり、内部テスト
データバス線ＴＩＯ＜ｉ＞は、メモリから読出されたテ
ストデータに従った電圧レベルに設定される。

【０１３４】時刻ｔ２において、終端電位極性制御信号
ＴＭＬおよびＴＭＨをそれぞれＨレベルおよびＬレベル
に設定すると、ＭＯＳトランジスタ９２および９４がと
もにオフ状態となり、内部テストデータ線ＴＩＯ＜ｉ＞
は、メモリから転送されたデータに対応した電位レベル
となる。したがって、外部のテスタが、テストデータ出
力制御クロック信号ＤＯＣＬＫの立上がりに応答して出
力されるテストデータをサンプリングすることによりメ
モリからのテストデータの論理レベルを判定することが
出来る。

【０１３５】したがって、共通データバスのバス終端動
作を禁止しない場合においても、このＤＭＡ回路１２に
おいて終端電位極性制御信号ＴＭＬおよびＴＭＨによ
り、内部テストデータバス線ＴＩＯ（ＴＩＯ＜７：０
＞）の終端電位の極性を変更することにより、メモリの
出力バッファが出力ハイインピーダンス状態にあるか否
かを、識別することができる。

【０１３６】すなわち、この終端電位極性制御信号ＴＭ
ＬおよびＴＭＨに従って、テスト出力データＴＤＱ＜ｉ
＞の論理レベルが変化する場合には、メモリは出力ハイ
インピーダンス状態にあり、メモリから有効データが出
力されている場合には、内部テストデータバス線の終端
を停止することにより、共通データバス３の終端電位レ
ベルにかかわらず、メモリから読出されるデータに応じ
た電位レベルに設定され、正確に、メモリが出力ハイイ
ンピーダンス状態にあるか否かを識別することができ、
またメモリセルデータが正確にテスト書込みデータに対
応したデータであるかを判定することが出来る。これに
より、メモリの３値動作判定を行なうことが出来る。

【０１３７】なお、この終端電位極性制御信号ＴＭＬお
よびＴＭＨは、それぞれ、このハイインピーダンス状態
をテストするモード以外においては、ＨレベルおよびＬ
レベルに設定され、内部テストデータバス線ＴＩＯ＜ｉ
＞は、ハイインピーダンス状態に設定され、消費電流を
低減する。

【０１３８】この場合、通常テストモード時またはメモ
リセルのデータの論理レベルを判定するテストを行なう
場合、内部テストデータバスＴＩＯは、内部の共通デー
タバス１０と同様の電圧レベルに終端されるため、正確
に、メモリセルから読出された出力データに対応するデ
ータを外部へ読出すことができ、正確にメモリのテスト
を行なうことができる。

【０１３９】なお、この図１２に示すＤＭＡ回路１２に
おいて、バッファ回路９６は、このテストモード時に活
性化される構成が利用されてもよい。

【０１４０】また、上述の説明においては、共通データ
バス３に対する終端動作が行なわれており、この終端電
圧を抵抗素子９１および９２により極性を変更してい
る。しかしながら、バス終端回路１０が、このテストモ
ード時において非活性化される構成としても、抵抗素子
９１および９２を終端抵抗素子として利用する事によ
り、同様、内部テストデータバス線ＴＩＯ＜ｉ＞の終端
電圧極性を変更することができ、メモリが出力ハイイン
ピーダンス状態にあるか否かを正確に識別することが出
来る。

【０１４１】このバス終端回路１０の動作を停止させる
場合の動作においては、終端電位極性制御信号ＴＭＬお
よびＴＭＨを利用して、内部テストデータバスＴＩＯの
電位を変更することによりメモリが出力ハイインピーダ
ンス状態にあるか否かを識別することができ。また、抵
抗素子９１および９２のいずれかをオン状態に設定して
も、メモリからのデータに対応した電位レベルに内部テ
ストデータバスＴＩＯを設定する事ができ、メモリから
読み出されたデータの論理レベルに対応するデータを外
部へ出力することができる。

【０１４２】また、この場合、バス終端回路１０の終端
電圧レベルは、電源電圧レベルおよび中間電圧レベルの
いずれであっても良い。

【０１４３】以上のように、この発明の実施の形態３に
従えば、内部テストデータバスの終端電圧の極性を変更
するように構成しており、メモリが出力ハイインピーダ
ンス状態にあるか否かを正確に識別することが出来る。

【０１４４】［実施の形態４］図１４は、この発明の実
施の形態４に従う半導体集積回路装置の全体の構成を概
略的に示す図である。この図１４に示す集積回路装置の
構成においては、共通データバス３に対して設けられる
バス終端回路１０に対し、ＤＭＡ回路１２を介して、メ
モリテスト指示信号ＤＭＡＥと終端電圧極性制御信号Ｔ
ＭＨおよびＴＭＬが与えられる。共通データバス３は、
ロジック２およびメモリＭＥ（ＭＥ０、ＭＥ１）を相互
接続し、データバス線ＩＯ＜Ｎ−１：０＞を含む。

【０１４５】このＤＭＡ回路１２においては、先の実施
の形態３の場合と異なり、抵抗素子９１および９２は設
けられていない。共通データバス線ＩＯ＜Ｎ−１：０＞
を、図１２に示す１／８セレクタ９０を用いて選択し
て、出力制御クロック信号ＤＯＣＬＫに従って選択共通
データバス線（内部テストデータバス線）上のデータ
を、外部へテストデータＴＤＱとして出力する。

【０１４６】バス終端回路１０において、この終端電圧
の極性を変更し、外部で、終端電圧極性制御信号ＴＭＨ
およびＴＭＬの電圧レベルと、読出されたテストデータ
の論理レベルとに従って、メモリＭＥのデータ出力バッ
ファが、出力ハイインピーダンス状態にあるか否かを判
定する。この場合の終端電圧極性制御信号ＴＭＬおよび
ＴＭＨの制御は、実施の形態３の場合と同様である。

【０１４７】図１５は、バッファ終端回路１０およびＤ
ＭＡ回路１２の構成を概略的に示す図である。図１５に
おいては、１ビットの共通データバス線ＩＯ＜ｋ＞に対
して配置される構成を示す。図１５に示すバス終端回路
の構成が、共通データバス３のデ−タバス線ＩＯ＜Ｎ−
１：０＞に対してそれぞれ配置される。

【０１４８】図１５において、バス終端回路１０は、Ｄ
ＭＡ回路１２を介して与えられるメモリテスト指示信号
ＤＭＡＥおよび終端電圧極性制御信号ＴＭＬを受けるＡ
ＮＤ回路１０１と、メモリテストモード指示信号ＤＭＡ
Ｅと終端電圧極性制御信号ＴＭＨを受けるＡＮＤ回路１
０３と、電源電位Ｖｄｄを供給する電源ノードに一端が
結合される抵抗素子１００と、ＡＮＤ回路１０１の出力
信号がＬレベルのとき導通し抵抗素子１００を共通デー
タバス線ＩＯ＜ｋ＞に結合するＰチャネルＭＯＳトラン
ジスタ１０２と、接地ノードに一端が接続される抵抗素
子１０４と、ＡＮＤ回路１０３の出力信号がＨレベルの
とき導通し、抵抗素子１０４の他方端を共通データバス
線ＩＯ＜ｋ＞に結合するＮチャネルＭＯＳトランジスタ
１０５を含む。

【０１４９】このバス終端回路１０に含まれる終端電圧
制御部の構成は、図１２に示すＤＭＡ回路１２に含まれ
る構成要素９１−９４により構成される終端電圧制御部
の構成と同様である。ただし、抵抗素子１００および１
０４は、終端抵抗である。

【０１５０】ＤＭＡ回路１２は、共通データバス線ＩＯ
＜ｋ＞を選択するセレクタ１１０と、セレクタ１１０に
より選択された共通データバス線上の信号を、テストデ
ータ出力制御クロック信号ＤＯＣＬＫに従って順次転送
してテスト出力データＴＤＱを生成する出力回路１１２
を含む。このセレクタ１１０は、図１２に示す１／８セ
レクタを含み、また出力回路１１２は、図１２に示すフ
リップフロップ９５およびバッファ回路９６を含む。

【０１５１】この図１５に示す構成においては、単にＤ
ＭＡ回路１２内においてではなく、バス終端回路１０内
において、終端電圧の極性が制御される。したがって、
このメモリテスト指示信号ＤＭＡＥおよび終端電圧極性
制御信号ＴＭＬおよびＴＭＨを制御して、テストデータ
を読出す動作および出力ハイインピーダンス状態判定動
作は、図１３に示す動作シーケンスと同様である。

【０１５２】セレクタ１１０は、アナログスイッチであ
り、この共通データバス線ＩＯ＜ｋ＞の終端電圧がテス
トデータバス線ＴＩＯ＜ｉ＞に伝達される。したがっ
て、先の実施の形態３と同様の動作を行なって、メモリ
の出力バッファがハイインピーダンス状態にあるか否か
を容易に識別することができる。

【０１５３】通常動作モード時においては、ＡＮＤ回路
１０１の出力信号はＬレベルに設定され、メモリテスト
指示信号ＤＭＡＥがＬレベルとなり、ＡＮＤ回路１０１
の出力信号がＬレベルとなり、ＰチャネルＭＯＳトラン
ジスタ１０２が導通状態となる。一方、ＡＮＤ回路１０
３の出力信号はＬレベルであり、ＮチャネルＭＯＳトラ
ンジスタ１０５がオフ状態となり、共通データバス線Ｉ
Ｏ＜ｋ＞は、電源電圧Ｖｄｄレベルに終端される。した
がって通常動作時において、バスが、電源電圧Ｖｄｄレ
ベルに終端された状態で、メモリアクセス動作を行なう
ことができる。また、共通データバス線ＩＯ＜Ｎ−１：
０＞のそれぞれが、電源電圧Ｖｄｄレベルまたは接地電
圧レベルに終端されるため、２値電圧レベルで変動する
ため、ＤＭＡ回路において、中間電圧レベルの信号によ
り貫通電流が流れるのを防止することができる。

【０１５４】この図１５に示す構成の場合、ＤＭＡ回路
内において、終端電圧極性を変更するための回路構成を
設ける必要がなく、ＤＭＡ回路の占有面積を低減するこ
とができる。

【０１５５】なお、共通データバス３が中間電圧レベル
Ｖｄｄ／２に終端される場合、この中間電圧レベルの終
端回路をメモリテストモード時において非活性状態とし
て、図１５に示す終端電圧制御部を動作させることによ
り、正確にメモリの出力に対する３値判定を行なうこと
が出来る。

【０１５６】以上のように、この発明の実施の形態４に
従えば、メモリとロジックの間のデータバスを終端する
バス終端回路内においてその終端電圧極性を変更する回
路を設けており、共通データバスが中間電圧レベルに固
定されるのを防止することができ、応じてＤＭＡ回路に
おける貫通電流が生じるのを防止でき、消費電流を低減
することができる。

【０１５７】また、バス終端回路に、この終端電圧極性
を変更するための回路構成を設けており、ＤＭＡ回路
に、それぞれバス終端電圧極性変更回路を各データ線に
対応して設ける必要がなく、回路占有面積を低減するこ
とができる。

【０１５８】なお、この図１５に示す構成においては、
ＡＮＤ回路１０１および１０３は、共通データバス線Ｉ
Ｏ＜Ｎ−１：０＞に対し共通に設けられ、これをＡＮＤ
回路１０１および１０３の出力信号に従って、バス終端
回路１０に含まれる各バス終端回路の動作を共通に制御
する。

【０１５９】したがって、ＡＮＤ回路１０１および１０
３は、このバス終端回路１０に対し各内部共通データバ
ス線ＩＯ＜Ｎ−１：０＞に共通に特に設けるだけでよ
く、回路のレイアウト面積の増加を十分に抑制すること
ができる。

【０１６０】［他の適用例］この半導体集積回路装置に
おいてロジックと混載されるメモリは、ＤＲＡＭに限定
されず、ＳＲＡＭ（スタティック・ランダム・アクセス
・メモリ）またはフラッシュＥＥＰＲＯＭ（電気的に書
込／消去可能な読出専用メモリ）であってもよい。ロジ
ックとメモリとが同一半導体チップ上に集積化される半
導体集積回路装置において、テストインターフェイス回
路（ＤＭＡ回路）を介して外部から直接メモリにアクセ
スしてテストする構成であり、かつバスが終端される構
成であれば本発明は適用可能である。

【０１６１】また、メモリとロジックを相互接続するデ
ータバスは、読出データバスと書込データバスとが別々
に設けられていてもよい。本発明に従うバス終端回路
を、この読出データバスに対して設ける。

【０１６２】

【発明の効果】以上のように、この発明に従えば、内部
データバスを終端するバス終端回路の終端電圧を制御可
能としており、正確にメモリの出力回路が出力ハイイン
ピーダンス状態となっているか否かを判定することがで
き、また、バスの終端電圧レベルに係わらずにテスト回
路において貫通電流が生じるのを防止することができ、
正確に実動作条件でメモリを動作させてテストを行なう
ことができる。

【０１６３】また、テストインターフェイス回路内にメ
モリのデータ出力バスの電位を検出するための電位検出
回路を設けることにより、内部のデータバスの状態を外
部で識別することができ、メモリの出力状態を正確に判
定することができる。

【０１６４】また、このデータ出力バスにバス終端回路
が接続される構成において、この電位検出回路を利用す
ることにより、メモリの出力回路が、出力ハイインピー
ダンス状態となっているか否かを、外部で正確に識別す
ることができる。

【０１６５】また、互いに異なる電位を参照電位として
このデータ出力バスの電位を検出し、この電位検出結果
に従ってテスト出力回路の信号出力状態を制御すること
により、この内部データバスの３値状態に対応する状態
にテスト出力回路を設定することができ、正確に、メモ
リの出力状態の３値判断を外部で行なうことができる。

【０１６６】また、この電位検出回路は、トライステー
トバッファを介してその検出結果を外部へ出力すること
により、正確に、このトライステートバッファの状態
を、メモリの出力状態に対応させることができる。

【０１６７】また、バス終端回路を選択的に非活性化す
る終端制御回路を設けることにより、正確に、電位検知
回路において、バス終端回路を非活性状態として、内部
データバスの電圧レベルを検出して、メモリの出力回路
の３値状態を判定することができる。

【０１６８】また、メモリの出力データバスの終端電圧
レベルを変更するための切換回路を設けることにより、
このデータ出力バスが、中間電圧レベルに固定されるの
を防止することができ、内部テストデータバスを２値駆
動することができ、正確に、実動作条件で、メモリを動
作させて、その出力状態を識別することができる。

【０１６９】また、このメモリが、出力回路が出力ハイ
インピーダンス状態に設定される場合、この切換回路を
利用して、終端電圧極性を変更することにより、バスの
状態がハイインピーダンス状態に設定されているか否か
を容易に識別することができる。また終端電圧極性変更
を行なう回路をテストインタフェイス回路内に配置する
事により、容易に終端電圧の制御をメモリデータバスの
終端電圧レベルに係わらず行なうことが出来る。

【０１７０】また、このバス終端回路内において切換回
路を配置することにより、終端電圧極性を変更する回路
を、通常動作モード時において使用される終端回路と共
用することができ、回路占有面積の増大を抑制すること
ができる。

【０１７１】また、バス終端回路を、テストモード指示
信号に従って選択的に非活性化することにより、バスの
終端電圧レベルを切換えて、バスの状態、すなわちメモ
リの出力状態を外部で容易に識別することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従う半導体集積回
路装置の全体構成を概略的に示す図である。

【図２】 図１に示すバス終端回路の構成を示す図であ
る。

【図３】 図１に示すセレクタの構成を概略的に示す図
である。

【図４】 図３に示す１／８セレクタの構成を具体的に
示す図である。

【図５】 図１に示すレベル検知回路および３値出力回
路の構成を示す図である。

【図６】 図５に示すレベル検知回路および３値出力回
路の入出力論理を一覧にして示す図である。

【図７】 図５において使用される基準電圧を発生する
回路の構成の一例を示す図である。

【図８】 この発明の実施の形態１に従う半導体集積回
路装置の動作を示すタイミング図である。

【図９】 この発明の実施の形態２に従う半導体集積回
路装置の要部の構成を示す図である。

【図１０】 この発明の実施の形態２に従うＤＭＡ回路
の構成を概略的に示す図である。

【図１１】 図１０に示すレベル検知回路および３値出
力回路の構成を具体的に示す図である。

【図１２】 この発明の実施の形態３に従うＤＭＡ回路
の構成を概略的に示す図である。

【図１３】 図１２に示すＤＭＡ回路の動作を示すタイ
ミング図である。

【図１４】 この発明の実施の形態４に従う半導体集積
回路装置の全体の構成を概略的に示す図である。

【図１５】 図１４に示すバス終端回路およびＤＭＡ回
路の構成を示す図である。

【図１６】 従来の半導体集積回路装置の全体の構成を
概略的に示す図である。

【図１７】 図１６に示すメモリの出力部の構成を概略
的に示す図である。

【図１８】 図１６に示すＤＭＡ回路の構成を概略的に
示す図である。

【図１９】 図１８に示すバッファ回路の構成を概略的
に示す図である。

【図２０】 図１８に示す半導体集積回路装置の動作を
示すタイミング図である。

【図２１】 従来の半導体集積回路装置のテスト時の動
作を示すタイミング図である。

【符号の説明】

１ 半導体集積回路装置、２ ロジック、ＭＥ，ＭＥ
０，ＭＥ１ メモリ、１２，１２ａ，１２ｂ ＤＭＡ回
路、３ 共通データバス、２０ セレクタ、２２レベル
検知回路、２４ ３値出力回路、ＳＸ０−ＳＸ７ １／
８セレクタ、３０ セレクタ、３２ デコーダ、４１，
４２ 比較回路、４３ ＥＸＮＯＲ回路、４４ ＡＮＤ
回路、４５，４６ フリップフロップ、４７ トライス
テートバッファ回路、４０ 抵抗素子、６０ インバー
タ、６２ ＡＮＤ回路、ＰＱ ＰチャネルＭＯＳトラン
ジスタ、６５ 転送回路、６７ 出力切換回路、７２，
７４ 比較回路、８０ ＯＲ回路、８２，８４ トライ
ステートバッファ回路、９１，９３ 抵抗素子、９２，
９４ ＭＯＳトランジスタ、９５ フリップフロップ、
９６ バッファ回路、１００，１０４ 抵抗素子、１０
２，１０５ ＭＯＳトランジスタ、１０１，１０３ Ａ
ＮＤ回路。

フロントページの続き Ｆターム(参考） 2G132 AA08 AA14 AB00 AK15 AL11 AL29 5L106 AA01 DD12 EE03 GG05 GG07 5M024 AA05 AA52 AA90 BB04 BB40 DD19 DD20 DD45 FF07 HH09 JJ02 KK35 LL14 PP01 PP02 PP03 PP07 PP10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ロジックと混載されるメモリ、 外部から前記メモリにアクセスしてテストを行なうため
   のテストインターフェイス回路、および前記テストイン
   ターフェイス回路内に設けられ、前記メモリのデータ出
   力バスの電位を検出するための電位検出回路を備える、
   半導体集積回路装置。
2. 【請求項２】 前記メモリは、前記出力バスを駆動する
   出力バッファを備え、前記出力バッファは、非活性化時
   出力ハイインピーダンス状態とされ、前記半導体集積回
   路装置は、さらに前記出力バスに結合され、前記出力バ
   スを所定電位レベルに設定するためのバス終端回路を備
   える、請求項１記載の半導体集積回路装置。
3. 【請求項３】 前記テストインターフェイス回路は、与
   えられた信号を外部へ出力するテスト出力回路を備え、 前記電位検出回路は、 互いに異なる電位を参照電位として受け、該受けた参照
   電位を基準として前記データ出力バスの電位をそれぞれ
   検出する第１および第２のレベル検出回路と、 前記第１および第２のレベル検出回路の出力信号に従っ
   て、前記テスト出力回路の信号出力動作を制御する出力
   制御回路とを含む、請求項１記載の半導体集積回路装
   置。
4. 【請求項４】 前記電位検出回路は、トライステートバ
   ッファで構成される信号出力回路を介して該検出結果を
   出力する、請求項１記載の半導体集積回路装置。
5. 【請求項５】 前記テストインターフェイス回路を介し
   て前記メモリのテストを行なうテストモードと前記電位
   検出回路を利用してテストを行なう電位検出モードとを
   指定するテストモード制御信号に応答して、前記バス終
   端回路を選択的に活性化する終端制御回路をさらに備え
   る、請求項２記載の半導体集積回路装置。
6. 【請求項６】 前記テストモード制御信号に従って、前
   記電位検出回路の電位検出動作を選択的に非活性化する
   電位検出制御回路をさらに備える、請求項５記載の半導
   体集積回路装置。
7. 【請求項７】 ロジックと混載されるメモリ、 前記メモリへテスト時外部からアクセスするためのテス
   トインターフェイス回路、および前記メモリの出力デー
   タバスの終端電圧レベルを変更するための切換回路を備
   える、半導体集積回路装置。
8. 【請求項８】 前記メモリは、前記データ出力バスに結
   合される出力バッファ回路を備え、前記出力バッファ回
   路は、非活性化時出力ハイインピーダンス状態とされ、 前記半導体集積回路装置は、さらに、前記データ出力バ
   スに結合され、前記データ出力バスを終端するバス終端
   回路を備え、 前記切換回路は、前記テストインターフェイス回路内に
   配置される、請求項７記載の半導体集積回路装置。
9. 【請求項９】 前記データ出力バスは、前記ロジックに
   結合され、 前記半導体集積回路装置は、前記データ出力バスを終端
   するバス終端回路をさらに備え、前記切換回路は前記バ
   ス終端回路内に配置される、請求項７記載の半導体集積
   回路装置。
10. 【請求項１０】 前記バス終端回路は、テストモード指
    示信号に従って選択的に非活性化される、請求項８記載
    の半導体集積回路装置。