JP2002328649A - プラズマディスプレイパネルの駆動方法および表示駆動装置 - Google Patents

プラズマディスプレイパネルの駆動方法および表示駆動装置

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JP2002328649A JP2001263684A JP2001263684A JP2002328649A JP 2002328649 A JP2002328649 A JP 2002328649A JP 2001263684 A JP2001263684 A JP 2001263684A JP 2001263684 A JP2001263684 A JP 2001263684A JP 2002328649 A JP2002328649 A JP 2002328649A
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Abstract

(57)【要約】 【課題】放電による漸増電圧増加率の低下を防ぎ、リセ
ット期間の短縮を図る。 【解決手段】表示面を構成するセル群ＣL の電荷を均等
化するリセット期間に、セル群ＣL に漸増電圧を印加す
るプラズマディスプレイパネルの駆動において、入力イ
ンピーダンスよりも出力インピーダンスが低いインピー
ダンス変換回路７１２，７２２に漸増電圧信号ＳＶ１，
ＳＶ２を入力し、インピーダンス変換回路７１２，７２
２の出力信号をセル群ＣL に与える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プラズマディスプ
レイパネル（ＰＤＰ）の駆動方法および表示駆動装置に
関する。
【０００２】ＡＣ型のＰＤＰでは、表示データに応じた
電荷分布を形成するアドレッシングに先立って、全ての
セルの電荷の均等化が行われる。均等化の良否がアドレ
ッシングの成否に影響する。表示品質の向上を図るた
め、短い時間で高精度の均等化を行うことのできる駆動
方法が望まれている。
【０００３】
【従来の技術】ＡＣ型ＰＤＰでは表示電極を覆う誘電体
層のメモリ機能が利用される。すなわち、表示データに
応じてセルの電荷量を制御するアドレッシングを行い、
その後に表示電極対に対して交番極性の維持電圧Ｖｓを
印加する。維持電圧Ｖｓは次式を満たす。
【０００４】Ｖｆ−Ｖｗ＜Ｖｓ＜Ｖｆ Ｖｆ：放電開始電圧 Ｖｗ：電極間の壁電圧 維持電圧Ｖｓの印加によって、壁電荷の存在するセルの
みにおいてセル電圧（電極に印加する電圧に壁電圧が重
畳した実効電圧）が放電開始電圧Ｖｆを越えて表示放電
が起こる。表示放電によって発光することを“点灯”と
いう。一般に、維持電圧Ｖｓの印加周期は数マイクロ秒
程度とされ、視覚的には発光が連続する。
【０００５】ＰＤＰのセルは２値発光素子であるので、
中間調はセル毎に１フレームの放電回数を階調レベルに
応じて設定することによって再現される。カラー表示は
階調表示の一種であって、表示色は３原色の輝度の組合
せによって決まる。階調表示には、１フレームを輝度の
重み付けをした複数のサブフレームで構成し、サブフレ
ーム単位の点灯の有無の組合せによって１フレームの総
放電回数を設定する方法が用いられる。なお、インタレ
ース表示の場合には、フレームを構成する複数のフィー
ルドのそれぞれが複数のサブフィールドで構成され、サ
ブフィールド単位の点灯制御が行われる。ただし、点灯
制御の内容はプログレッシブ表示の場合と同様である。
【０００６】サブフレームには、アドレッシングを行う
アドレス期間と輝度の重みに応じた回数の表示放電を生
じさせる表示期間（サステイン期間ともいう）とに加え
て、アドレッシングに先立って画面全体の帯電状態を均
等にする初期化のためのリセット期間を割り当てる。表
示期間の終了時点では、壁電荷が比較的に多く残存する
セルとほとんど残存しないセルとが混在するので、表示
の信頼性を高めるためにアドレッシング準備処理として
初期化を行う。
【０００７】米国特許５７４５０８６号には、第１およ
び第２のランプ電圧をセルに順に印加する初期化過程が
開示されている。穏やかな勾配のランプ電圧を印加する
ことにより、次に説明する微小放電の性質から、初期化
における発光の光量を小さくしてコントラストの低下を
防ぎ、かつセル構造のバラツキに係わらず壁電圧を任意
の目標値に設定することができる。
【０００８】適量の壁電荷が存在するセルに振幅が漸増
するランプ電圧を印加すると、ランプ電圧の傾きが緩や
かであれば印加電圧の上昇途中に微小な放電が複数回起
きる。さらに傾きを緩やかにすると放電強度が小さくな
るとともに放電周期が短くなって、連続的な放電形態へ
と移行していく。以下の説明では、周期的な放電および
連続的な放電を総称して、“微小放電”と呼称する。微
小放電においては、ランプ波のピーク電圧値だけで壁電
圧を設定することができる。なぜなら、微小放電中に
は、放電空間に加わるセル電庄Ｖｃ（＝壁電圧Ｖｗ＋印
加電圧Ｖｉ）が、ランプ電圧の上昇によって放電開始閾
値（以下、Ｖｔという）を超えても、微小放電が起きる
ことによってセル電圧が常にＶｔ近傍に保たれるからで
ある。微小放電により、ランプ電圧の上昇分とほぼ同等
分だけ壁電圧が下がるのである。ランプ電圧の最終値を
Ｖｒ、ランプ電圧が最終値Ｖｒに達した時点の壁電圧を
Ｖｗとすると、セル電圧ＶｃがＶｔに保たれているの
で、 Ｖｃ＝Ｖｒ＋Ｖｗ＝Ｖｔ ∴Ｖｗ＝−（Ｖｒ−Ｖｔ） の関係が成立する。Ｖｔはセルの電気的特性で決定され
る一定値であるので、ランプ電圧の最終値Ｖｒの設定に
よって、目的とする任意の値に壁電圧を設定することが
できる。つまり、セル間でＶｔに微妙な差異があったと
しても、全てのセルについてそれぞれのＶｔとＶｗとの
相対差を均等にすることができる。
【０００９】微小放電を生じさせる初期化では、第１の
ランプ電圧の印加によって表示電極間に適量の壁電荷を
形成する。その後、第２のランプ電圧の印加によって、
表示電極間の壁電圧を目標値に近づける。
【００１０】図２４は従来の駆動回路の構成を示す図で
ある。従来において、ランプ電圧を印加する手段とし
て、電界効果トランジスタ（ＦＥＴ）と抵抗とを組み合
わせた定電流回路９１１，９２１が用いられていた。正
極性のランプ電圧を印加するための定電流回路９１１で
は、ＦＥＴのドレインがセルの電極に接続され、ソース
が抵抗を介して電位＋Ｖの電源に接続される。ＦＥＴの
ゲートにはドライバ９１２を介してオンオフ制御信号Ｓ
１０が与えられる。ドライバ９１２はフォトカプラに代
表されるアイソレータ９１３を有しており、オンオフ制
御信号Ｓ１０を電源電位＋Ｖを基準とした信号に変換す
る。ＦＥＴのゲートをバイアスしてＦＥＴをオン状態と
すると、電源からセルへ電流が流れる。抵抗により電流
が制限され、一定の電流ＩC がセルに供給される。放電
が生じていないときのセルは電源に対して容量性の負荷
ＣL となるので、一定電流の供給によりセルに対する印
加電圧はほぼ一定の割合で増加する。接地回路９３０を
アクティブにすると、負荷Ｃ L の電荷が接地ラインへ放
出され、電極電位が接地電位になる。負極性のランプ電
圧を印加するための定電流回路９２１の構成は、ＦＥＴ
の極性が異なるものの基本的には定電流回路９１１と同
様である。定電流回路９２１にはドライバ９２２を介し
てオンオフ制御信号Ｓ２０が与えられる。ドライバ９２
２はアイソレータ９２３を有しており、オンオフ制御信
号Ｓ２０を電源電位−Ｖを基準とした信号に変換する。
ＦＥＴをオン状態とすると、表示電極から電源へ電流Ｉ
C が流れ、セルに対する負極性の印加電圧がほぼ一定の
割合で増加する。
【００１１】ここで具体例として、ドライバ９１２の出
力電圧を１０［Ｖ］、ＦＥＴのゲート・ソース間閾値電
圧を３［Ｖ］、抵抗値を５０［Ω］とする。この場合、
定電流回路９１１の出力電流ＩC は（１０−３）／５０
＝０．１４［Ａ］となる。負荷ＣL を０．１４［μＦ］
とすれば、ランプ波の勾配はｄＶ／ｄｔ＝ＩC ／ＣL＝
１［Ｖ／μｓ］となる。これは、０［Ｖ］から漸増する
ランプ電圧が漸増開始から２００［μｓ］後に２００
［Ｖ］に達することを意味している。
【００１２】
【発明が解決しようとする課題】図２５は従来における
駆動電圧の推移を示す図である。微小放電が生じる以前
は、定電流回路から供給される全電流によって負荷とし
ての静電容量が充電される。微小放電が開始すると供給
電流の一部が放電電流となり、静電容量を充電する電流
が減る。したがって、印加電圧の増加率、すなわちラン
プ波形の傾きは一定ではなく放電の有無によって変化す
る。
【００１３】あるサブフレームのアドレッシング準備と
しての初期化において、１つ前のサブフレーム（以下、
前サブフレームという）で全てのセルが消灯（非点灯）
であった場合、初期化の開始時点においてセルには壁電
荷がほとんど存在しないので、印加電圧が最終値＋Ｖに
近づいた時点で放電が開始する。このため、印加電圧が
最終値＋Ｖに達するまでの時間Ｔｐ１は比較的に短い。
上述の具体値を適用すると、時間Ｔｐ１は２００［μ
ｓ］である。これに対して、前サブフレームで全てのセ
ルが点灯であった場合には、初期化の開始時点において
セルに壁電荷が残存しているので、印加電圧が低い段階
で放電が開始する。このため、印加電圧が最終値＋Ｖに
達するまでの時間Ｔｐ２は比較的に長い。例えば、印加
電圧が１００［Ｖ］に達した時点で微小放電が始まり、
ランプ波の勾配が１［Ｖ／μｓ］から０．５［Ｖ／μ
ｓ］へ低下すると、時間Ｔｐ２は３００［μｓ］にな
る。
【００１４】印加電圧パルスのパルス幅（印加の期間）
は時間Ｔｐ２を基準に設定される。従来ではランプ波形
の傾きが放電によって大きく変化するので、パルス幅を
短くすることができず、初期化の所要時間が長いという
問題があった。アドレッシングや点灯維持に割り当て可
能な時間を長くする上で、リセット期間をできるだけ短
くするのが望ましい。
【００１５】本発明は、放電による漸増電圧増加率の低
下を防ぎ、リセット期間の短縮を図ることを目的として
いる。
【００１６】
【課題を解決するための手段】本発明においては、セル
群に対する漸増電圧の印加に際して、印加電圧の波形を
定める回路が出力する漸増電圧信号を、インピーダンス
変換回路によって低インピーダンスの電圧信号としてセ
ルに与える。これにより、波形の設定と電力供給とが実
質的に分離され、供給電流量に係わらず所望の電圧をセ
ルに印加することができる。
【００１７】電圧を印加しない期間において、インピー
ダンス変換回路の入力と出力とを短絡する。これによ
り、インピーダンス変換回路が他の駆動回路に対する負
荷となるのを防ぐことができる。
【００１８】
【発明の実施の形態】図１は本発明に係る表示装置の構
成図である。表示装置６は、ｍ×ｎ個のセルからなる表
示面を有した面放電型のＰＤＰ１と、縦横に並ぶセルを
選択的に発光させるためのドライブユニット５０とから
構成されており、壁掛け式テレビジョン受像機、コンピ
ュータシステムのモニターなどとして利用される。
【００１９】ＰＤＰ１では、表示放電を生じさせるため
の電極対を構成する表示電極Ｘ，Ｙが平行配置され、こ
れら表示電極Ｘ，Ｙと交差するようにアドレス電極Ａが
配列されている。表示電極Ｘ，Ｙは画面の行方向（水平
方向）に延び、アドレス電極は列方向（垂直方向）に延
びている。
【００２０】ドライブユニット５０は、ドライバ制御回
路５１、データ変換回路５２、電源回路５３、Ｘドライ
バ６１、Ｙドライバ６４、およびＡドライバ６８を有し
ている。ドライブユニット５０にはＴＶチューナ、コン
ピュータなどの外部装置からＲ，Ｇ，Ｂの３色の輝度レ
ベルを示すフレームデータＤｆが各種の同期信号ととも
に入力される。フレームデータＤｆはデータ変換回路５
２の中のフレームメモリに一時的に記憶される。データ
変換回路５２は、フレームデータＤｆを階調表示のため
のサブフレームデータＤｓｆに変換してＡドライバ６８
へ送る。サブフレームデータＤｓｆは１セル当たり１ビ
ットの表示データの集合であって、その各ビットの値は
該当する１つのサブフレームにおけるセルの発光の要
否、厳密にはアドレス放電の要否を示す。Ｘドライバ６
１は、表示電極Ｘに初期化のためのパルスを印加するリ
セット回路６２、および表示電極Ｘにサステインパルス
を印加するサステイン回路６３からなる。Ｙドライバ６
４は、表示電極Ｙに初期化のためのパルスを印加するリ
セット回路６５、アドレッシングにおいて表示電極Ｙに
スキャンパルスを印加するスキャン回路６６、および表
示電極Ｙにサステインパルスを印加するサステイン回路
６７からなる。Ａドライバ６８は、サブフレームデータ
Ｄｓｆが指定するアドレス電極Ａにアドレスパルスを印
加する。なお、パルスの印加とは、電極を一時的に所定
電位にバイアスすることを意味する。
【００２１】ドライバ制御回路５１は、パルスの印加お
よびサブフレームデータＤｓｆの転送を制御する。電源
回路５３はユニット内の必要箇所に駆動電力を供給す
る。図２はＰＤＰのセル構造の一例を示す図である。
【００２２】ＰＤＰ１は一対の基板構体（ガラス基板上
にセル構成要素を設けた構造体）１０，２０からなる。
前面側のガラス基板１１の内面に、ｎ行ｍ列の表示面Ｅ
Ｓの各行に一対ずつ表示電極Ｘ，Ｙが配置されている。
表示電極Ｘ，Ｙは、面放電ギャップを形成する透明導電
膜４１とその端縁部に重ねられた金属膜４２とからな
り、誘電体層１７および保護膜１８で被覆されている。
背面側のガラス基板２１の内面に１列に１本ずつアドレ
ス電極Ａが配列されており、これらアドレス電極Ａは誘
電体層２４で被覆されている。誘電体層２４の上に放電
空間を列毎に区画する隔壁２９が設けられている。隔壁
パターンはストライプパターンである。誘電体層２４の
表面および隔壁２９の側面を被覆するカラー表示のため
の蛍光体層２８Ｒ，２８Ｇ，２８Ｂは、放電ガスが放つ
紫外線によって局部的に励起されて発光する。図中の斜
体文字（Ｒ，Ｇ，Ｂ）は蛍光体の発光色を示す。色配列
は各列のセルを同色とするＲ，Ｇ，Ｂの繰り返しパター
ンである。
【００２３】以下、表示装置１００におけるＰＤＰ１の
駆動方法を説明する。図３はフレーム分割の概念図であ
る。ＰＤＰ１による表示では、２値の点灯制御によって
カラー再現を行うために、入力画像である時系列のフレ
ームＦを所定数ｑのサブフレームＳＦに分割する。つま
り、各フレームＦをｑ個のサブフレームＳＦの集合に置
き換える。これらサブフレームＳＦに順に２0 ，２1 ，
２2 ，…２q-1 の重みを付けて各サブフレームＳＦの表
示放電の回数を設定する。サブフレーム単位の点灯／非
点灯の組合せでＲＧＢの各色毎にＮ（＝１＋２1 ＋２2
＋…＋２q-1 ）段階の輝度設定を行うことができる。図
ではサブフレーム配列が重みの順であるが、他の順序で
あってもよい。このようなフレーム構成に合わせてフレ
ーム転送周期であるフレーム期間Ｔｆをｑ個のサブフレ
ーム期間Ｔｓｆに分割し、各サブフレームＳＦに１つの
サブフレーム期間Ｔｓｆを割り当てる。さらに、サブフ
レーム期間Ｔｓｆを、初期化のためのリセット期間Ｔ
Ｒ、アドレッシングのためのアドレス期間ＴＡ、および
点灯のための表示期間ＴＳに分ける。リセット期間ＴＲ
およびアドレス期間ＴＡの長さが重みに係わらず一定で
あるのに対し、表示期間ＴＳの長さは重みが大きいほど
長い。したがって、サブフレーム期間Ｔｓｆの長さも、
該当するサブフレームＳＦの重みが大きいほど長い。
【００２４】図４は駆動シーケンスの概要を示す電圧波
形図である。図において表示電極Ｘ，Ｙの参照符号の添
字（１，ｎ）は対応する行の配列順位を示し、アドレス
電極Ａの参照符号の添字（１，ｍ）は対応する列の配列
順位を示す。なお、図示の波形は一例であり、振幅・極
性・タイミングを種々変更することができる。
【００２５】リセット期間ＴＲ・アドレス期間ＴＡ・表
示期間ＴＳの順序はｑ個のサブフレームＳＦにおいて共
通であり、駆動シーケンスはサブフレーム毎に繰り返さ
れる。各サブフレームＳＦのリセット期間ＴＲにおいて
は、全ての表示電極Ｘに対して負極性のパルスＰｒｘ１
と正極性のパルスＰｒｘ２とを順に印加し、全ての表示
電極Ｙに対して正極性のパルスＰｒｙ１と負極性のパル
スＰｒｙ２とを順に印加する。パルスＰｒｘ１，Ｐｒｘ
２，Ｐｒｙ１，Ｐｒｙ２は微小放電が生じる変化率で振
幅が漸増するランプ波形パルスである。最初に印加され
るパルスＰｒｘ１，Ｐｒｙ１は、前サブフレームにおけ
る点灯／非点灯に係わらず全てのセルに同一極性の適当
な壁電圧を生じさせるために印加される。適度の壁電荷
が存在するセルにパルスＰｒｘ２，Ｐｒｙ２を印加する
ことにより、壁電圧を放電開始電圧とパルス振幅との差
に相当する値に調整することができる。なお、表示電極
Ｘ，Ｙの片方のみパルスを印加して初期化を行うことが
できるが、図示のように表示電極Ｘ，Ｙの双方に互いに
反対極性のパルスを印加することによりドライバ回路素
子の低耐圧化を図ることができる。セルに加わる駆動電
圧は、表示電極Ｘ，Ｙに印加されるパルスの振幅を加算
した合成電圧である。
【００２６】アドレス期間ＴＡにおいては、点灯すべき
セルのみに点灯維持に必要な壁電荷を形成する。全ての
表示電極Ｘおよび全ての表示電極Ｙを所定電位にバイア
スした状態で、行選択期間（１行分のスキャン時間）毎
に選択行に対応した１つの表示電極Ｙに負極性のスキャ
ンパルスＰｙを印加する。この行選択と同時にアドレス
放電を生じさせるべき選択セルに対応したアドレス電極
ＡのみにアドレスパルスＰａを印加する。つまり、選択
行のｍ列分のサブフレームデータＤｓｆに基づいてアド
レス電極Ａ1 〜Ａm の電位を２値制御する。選択セルで
は表示電極Ｙとアドレス電極Ａとの間の放電が生じ、そ
れがトリガとなって表示電極間の面放電が生じる。これ
ら一連の放電がアドレス放電である。
【００２７】サステステイン期間ＴＳにおいては、最初
に全ての表示電極Ｙに対して所定極性（例示では正極
性）のサステインパルスＰｓを印加する。その後、表示
電極Ｘと表示電極Ｙとに対して交互にサステインパルス
Ｐｓを印加する。サステインパルスＰｓの振幅は維持電
圧（Ｖｓ）である。サステインパルスＰｓの印加によっ
て、所定の壁電荷が残存するセルで面放電が生じる。サ
ステインパルスＰｓの印加回数は、上述したとおりサブ
フレームの重みに対応する。なお、サステイン期間ＴＳ
にわたって不要の放電を防止するためにアドレス電極Ａ
をサステインパルスＰｓと同極性にバイアスする。
【００２８】以上の駆動シーケンスのうち、本発明に深
く係わるのはリセット期間ＴＲにおけるランプ波形パル
スの印加である。以下では、代表としてパルスＰｒｙ
１，Ｐｒｙ２の印加手段であるＹドライバ６４のリセッ
ト回路６５を取り上げ、その構成および動作を説明す
る。パルスＰｒｘ１，Ｐｒｘ２の印加手段であるＸドラ
イバ６１のリセット回路６２の構成は、極性の差異があ
るものの基本的にはリセット回路６５と同様である。
【００２９】図５はＹドライバのリセット回路の構成図
である。リセット回路６５は、パルスＰｒｙ１をＰＤＰ
１に印加するための正電圧出力ブロック７１、パルスＰ
ｒｙ２をＰＤＰ１に印加するための負電圧出力ブロック
７２、および出力端子Ｐを接地するための接地ブロック
７３から構成されている。出力端子Ｐには複数の表示電
極Ｙが接続され、各表示電極Ｙと対をなす表示電極Ｘは
Ｘドライバ６１に接続される。表示電極Ｙを接地電位に
対してバイアスすることにより、表示電極間に表示電極
Ｘの電位に応じた電圧が加わる。以下では表示電極間の
静電容量を負荷ＣL とする。なお、出力端子Ｐにはスキ
ャン回路６６およびサステイン回路６７も接続されてい
る。
【００３０】〔第１実施例〕図６は電圧出力ブロック対
の第１例の機能構成図である。正電圧出力ブロック７１
は、制御信号Ｓ１がアクティブのときに漸増電圧信号Ｓ
Ｖ１を出力する波形生成回路７１１、波形生成回路７１
１の出力インピーダンスを低減するインピーダンス変換
回路７１２、および制御信号Ｓ１がノンアクティブのと
きにインピーダンス変換回路７１２の入力端子と出力端
子とを短絡するスイッチ回路７１３からなる。波形生成
回路７１１は、容量素子Ｃ１および定電流源７１５を有
し、容量素子Ｃ１に電流を供給して漸増電圧波形を生成
する。同様に、負電圧出力ブロック７２も、波形生成回
路７２１とインピーダンス変換回路７２２とスイッチ回
路７２３とからなる。波形生成回路７２１は、容量素子
Ｃ２および定電流源７２５を有し、制御信号Ｓ２がアク
ティブのときに漸増電圧信号ＳＶ２を出力する。
【００３１】図７は正電圧出力ブロックの第１例を示す
回路図、図８は負電圧出力ブロックの第１例を示す回路
図である。正電圧出力ブロック７１において、波形生成
回路７１１の定電流源７１５は、ＰチャンネルＭＯＳ型
電界効果トランジスタＱｌ、ソース抵抗Ｒｌ、およびゲ
ートドライバ７１６から構成されている。インピーダン
ス変換回路７１２は、ＮＰＮ型トランジスタＱ２からな
るエミッタフォロワである。そして、スイッチ回路７１
３は、ＮチャンネルＭＯＳ型電界効果トランジスタＱ
３、スイッチングドライバ７１８、およびインバータ７
１９からなる。一方、負電圧出力ブロック７２におい
て、波形生成回路７２１の定電流源７２５は、Ｎチャン
ネルＭＯＳ型電界効果トランジスタＱ５、ソース抵抗Ｒ
２、およびゲートドライバ７２６から構成されている。
インピーダンス変換回路７２２は、ＰＮＰ型トランジス
タＱ６からなるエミッタフォロワである。そして、スイ
ッチ回路７２３は、ＰチャンネルＭＯＳ型電界効果トラ
ンジスタＱ７、スイッチングドライバ７２８、およびイ
ンバータ７２９からなる。これら正電圧出力ブロック７
１および負電圧出力ブロック７２は出力端子Ｐで接続さ
れており、負荷ＣL に対する相補対称回路を構成する。
【００３２】次に正電圧出力ブロック７１を代表に挙げ
て回路動作を説明する。制御信号Ｓ１が入力されると、
ゲートドライバ７１６は電源電位＋Ｖを基準とした振幅
が−１０［Ｖ］の信号をトランジスタＱ１のゲートへと
出力する。同時に、 制御信号Ｓ１の反転信号がスイッチ
ングドライバ７１８へ入力され、それまで１０［Ｖ］で
あったドライバ出力が０［Ｖ］になる。これによりトラ
ンジスタＱ３がオン状態からオフ状態へ切り換わり、イ
ンピーダンス変換回路７１２における入出力の短絡が解
除される。ソース抵抗Ｒｌの抵抗値をｒ１とすると、ト
ランジスタＱ１の閾値電圧が約３［Ｖ］なので、トラン
ジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１
［Ａ］の電流が流れる。この電流値はゲートドライバ７
１６の出力電圧とソース抵抗Ｒ１とで定まるので、定電
流源７１５はトランジスタＱ１のドレインに接続された
負荷の状態に影響されずに動作する。この時点でスイッ
チ回路７１３はオフであるので、定電流Ｉが容量素子Ｃ
１を充電し、トランジスタＱ１と容量素子Ｃ１との接続
点には一定勾配のランプ波が発生する。
【００３３】定電流Ｉで容量素子Ｃ１を充電した場合の
勾配ｄＶ／ｄｔは、容量値をｃ１とすると、Ｉ＝ｄＱ／
ｄｔ＝ｃ１ｄＶ／ｄｔより、Ｉ／ｃ１となる。 具体的に
は、ｒ１＝７００［Ω］、ｃ１＝０．０１［μＦ］であ
る場合には、 Ｉ＝０．０１［Ａ］であるので、ｄＶ／ｄ
ｔ＝１［Ｖ／μｓ］の勾配をもつランプ波が発生する。
なお、容量素子Ｃ１としては、＋Ｖ以上の耐圧をもち、
積層フィルムコンデンサに代表される圧電効果のない素
子を使用するのが望ましい。セラミックコンデンサを使
用すると、圧電効果のために印加電圧に応じて容量値が
変化し、電源電位＋Ｖを変えると勾配が変わる。これに
対して圧電効果のない素子を用いれば、電源電位＋Ｖを
変えても勾配が変わらないので、調整の手間が省ける。
【００３４】発生したランプ波はインピーダンス変換回
路７１２におけるトランジスタＱ２のベースへ入力さ
れ、電流増幅されたランプ波がエミッタから負荷ＣL へ
出力される。コレクタ接地されたトランジスタＱ２の出
力インピーダンスは入力インピーダンスの１／ｈFE、例
えば約１／１００である。
【００３５】制御信号Ｓ１が入力されてから例えば２０
０［μｓ］が経過した時点で制御信号Ｓ１がノンアクテ
ィブになると、定電流源７１５がオフとなる一方で、ト
ランジスタＱ３がオンとなってトランジスタＱ２のベー
ス・エミッタ間を短絡する。この時点から約５００〜１
［ｎｓ］後に接地回路７３（図５参照）が動作し、出力
端子Ｐは強制的に接地電位にクランプされ、負荷ＣL に
蓄積されていた電荷は接地回路７３に吸収される。ま
た、容量素子Ｃ１に蓄積されていた電荷も、トランジス
タＱ３を通って接地回路７３に吸収される。
【００３６】以上の動作により、ランプ波形出力が得ら
れる。ただし、この実施例の場合は、トランジスタＱ２
のベース電流の影響があるため、出力波形は一定勾配の
直線状にはならず、やや丸みを帯びた指数関数的な波形
となる。多少の丸みは実用に差し支えない。
【００３７】インピーダンス変換回路７１２として採用
されたエミッタフォロワは入力信号がない場合にも常に
アクティブ状態にあるという特徴をもち、その出力は交
流的には低インピーダンスで接地ラインに繋がってい
る。言い換えれば、出力端子Ｐが容量値無限大のコンデ
ンサを介して接地ラインに繋がっているとみなすことが
できる。本実施例では、 ランプ波が出力されていない期
間には、 インピーダンス変換回路７１２の入出力間をス
イッチ回路７１３によって短絡することにより、トラン
ジスタＱ２が完全にオフ状態となる。したがって、出力
端子Ｐからはインピーダンス変換回路７１２が１００
［ｐＦ］程度の微小容量にしか見えない。出力端子Ｐか
ら見た負荷となるのはトランジスタＱ３を通して見える
容量素子Ｃ１だけとなる。 容量値ｃ１については、ま
た、定電流源の電流との兼ね合いはあるものの、ある程
度任意に選定することができるので、負荷ＣL に比べて
十分に小さい値とすることにより、スキャン回路６６や
サステイン回路６７への影響を無くすことができる。ト
ランジスタＱ１としては正の電源電位＋Ｖと負の電源電
位−Ｖとの差以上の耐圧が必要なものの、 電流容量は１
００［ｍＡ］もあればよく、例えば２ＳＪ１８１を使用
することができる。トランジスタＱ２には少なくとも数
百［ｍＡ］の電流容量とトランジスタＱ１と同じ耐圧が
必要である。トランジスタＱ２として、例えば２ＳＣ３
８４０を使用することができる。トランジスタＱ３には
数ボルト以上の電圧は印加されないものの、接地回路７
３が負荷ＣLの電荷を急速に引き抜く際に発生する数ア
ンペアのピーク電流に耐えることが要求される。トラン
ジスタＱ３の好適例としては２ＳＫ２２３１がある。
【００３８】以上の説明は便宜的に正極性側の動作につ
いてのものであったが、負電圧出力ブロック７２も極性
が異なるだけで正電圧出力ブロック７１と同様に動作す
る。具体的に型番の一例を挙げるとすれば、トランジス
タＱ５として２ＳＫ１１５２を、トランジスタＱ６とし
て２ＳＡ１４８６を、トランジスタＱ７として２ＳＪ３
７７を使用することができる。
【００３９】第１実施例において、定電流源７１５，７
２５にＭＯＳ型電界効果トランジスタに代えてバイポー
ラトランジスタを用いてもよい。その場合、定電流Ｉは
Ｉ＝（１０−ＶBE）／ｒ１＝（１０−０．７）／ｒ１
［Ａ］となる。スイッチ回路７１３，７２３についても
バイポーラトランジスタをスイッチング素子として用い
ることができる。また、インピーダンス変換回路７１
２，７２２を構成するトランジスタＱ２，Ｑ６のベース
と波形生成回路７１１，７２１との間に電流制限抵抗を
挿入して動作の最適化を図るという変形もある。さら
に、制御信号Ｓ１，Ｓ２を反転させてスイッチングドラ
イバ７１８，７２８に与える構成に限らず、制御信号Ｓ
１，Ｓ２と少しタイミングが異なるスイッチング制御信
号を別に供給するようにして、全体の回路動作の最適化
を図ってもよい。
【００４０】以下、他の実施例を説明する。他の実施例
の図示において、上述の第１実施例と同じ構成要素につ
いては簡略化して描くとともに、第１実施例と同じ符号
を付す。
【００４１】〔第２実施例〕図９は電圧出力ブロック対
の第２例を示す回路図である。第２実施例における正電
圧出力ブロック７１ｂおよび負電圧出力ブロック７２ｂ
の特徴は、インピーダンス変換回路７１２ｂ，７２２ｂ
がダーリントン接続された複数のトランジスタからなる
ことである。
【００４２】上述の第１実施例は、微小放電とランプ波
による電流とを合計した電流値が数十［ｍＡ］以下であ
る負荷ＣL の小さい小型パネル用駆動回路としては、十
分にその機能を発揮する。しかし、合計電流が数百［ｍ
Ａ］にも達する４２インチサイズまたはそれを越える大
型のＰＤＰを駆動する場合には問題が生じてくる。すな
わち、電流が大きくなるにつれて、出力電流の変化に対
する勾配の変化が大きくなってしまう。この原因はイン
ピーダンス変換回路のベース電流にある。インピーダン
ス変換回路の出力電流をＩｃとすると、ベースにはＩｂ
＝Ｉｃ／ｈFE（ｈFEは電流増幅率）の電流が流れる。第
１実施例の場合にはｈFEが約１００であるため、５０
［ｍＡ］の出力電流が流れたとき、インピーダンス変換
回路に流れ込むベース電流は０．５［ｍＡ］となる。一
方、ｒ１＝７００［Ω］のとき定電流源７１５，７２５
はＩ＝１０［ｍＡ］の電流を発生している。第１実施例
の説明では便宜上この電流すべてで容量素子Ｃ１を充電
すると仮定した計算を示したが、実際の充電電流はＩ−
Ｉｂであり、具体例では９．５［ｍＡ］の電流で充電す
るのが現実である。したがって、充電電流を１０［ｍ
Ａ］にするためには定電流源７１５，７２５の電流を１
０．５［ｍＡ］にする必要があり、ソース抵抗Ｒ１の抵
抗値ｒ１を６６７［Ω］としなければならない。インピ
ーダンス変換回路７１２ｂ，７２２ｂの出力電流が５０
０［ｍＡ］となる大型ＰＤＰの駆動では、ベース電流が
定電流源７１５，７２５の電流の半分に相当する５［ｍ
Ａ］となり、容量素子Ｃ１の充電電流は５［ｍＡ］にま
で減少してしまう。ｒ１を変更して１５［ｍＡ］の電流
が流れるようにしたとしても、 微小放電が起こっていな
い状態では出力電流が２５０［ｍＡ］になるので、ベー
ス電流は２５［ｍＡ］となり、１２．５［ｍＡ］の電流
で容量素子Ｃ１を充電することになってしまう。すなわ
ち、ベース電流の値が容量素子Ｃ１の充電電流に比べて
無視できない値の場合には、出力電流の変動に伴って勾
配一定のランプ波発生のための要である容量素子Ｃ１の
充電電流が変化してしまうのである。このような問題を
解決するため、第２実施例ではダーリントン接続が採用
されている。
【００４３】ダーリントン接続における電流増幅率は各
トランジスタの電流増幅率の積になることが知られてい
る。例えば、インピーダンス回路７１２ｂのトランジス
タＱ４に２ＳＣ４００２、トランジスタＱ２に２ＳＣ３
８４０を使用した場合には、各々のトランジスタＱ４，
Ｑ２のｈFEがそれぞれ１００程度であるから、全体での
電流増幅率は１００×１００＝１００００となる。した
がって、出力電流が５００［ｍＡ］の場合のベース電流
は０．０５［ｍＡ］となり、出力電流が２５０［ｍＡ］
の場合のベース電流は０．０２５［ｍＡ］となる。微小
放電の有無によるベース電流の変化は容量素子Ｃ１の充
電電流１０［ｍＡ］の０．２５％であり、これを無視す
ることができる。なお、ダーリントン接続は２段に限定
されるものではなく、必要に応じて３段、４段としても
よい。
【００４４】負極性側のインピーダンス変換回路７２２
ｂにおけるトランジスタＱ８，Ｑ６のダーリントン接続
の効果は、正極性側のインピーダンス変換回路７１２ｂ
と同様である。トランジスタＱ８として２ＳＡ１６９９
を、トランジスタＱ６として２ＳＡ１４８６を使用する
ことができる。
【００４５】第２実施例によれば、第１実施例と比べて
インピーダンス変換回路の入力電流の影響が小さくなる
ので、勾配がより直線に近いランプ波形出力を得ること
ができる。
【００４６】〔第３実施例〕図１０は電圧出力ブロック
対の第３例を示す回路図である。第３実施例における正
電圧出力ブロック７１ｃおよび負電圧出力ブロック７２
ｃの特徴は、インピーダンス変換回路７１２ｃ，７２２
ｃとして電界効果トランジスタＱ１２，Ｑ１６からなる
ソースフォロワが採用されていることである。第１実施
例における波形が鈍る問題はバイポーラトランジスタの
ベース電流に起因する。電圧制御素子である電界効果ト
ランジスタＱ１２，Ｑ１６によってインピーダンス変換
回路７１２ｃ．７２２ｃを構成すれば、ベース電流に起
因する問題が解消される。
【００４７】第３実施例では、容量素子Ｃ１を充電する
ことによって発生したランプ波がトランジスタＱ１２，
Ｑ１６のゲートに入力される。ドレイン接続されたトラ
ンジスタＱ１２，Ｑ１６のソースには低インピーダンス
のランプ波出力が現れる。第１実施例および第２実施例
とは違って、波形生成回路７１１，７２１からインピー
ダンス変換回路７１２ｃ．７２２ｃへと流れる電流が全
くない。これにより、容量素子Ｃ１のＱファクターが非
常に大きくなり、ランプ波の振幅は理論どおり直線的に
増大する。また、出力電流の大きさが入力側には全く影
響を及ぼさないので、出力電流にかかわらず一定勾配の
ランプ波をＰＤＰ１へと供給することができる。トラン
ジスタＱ１２，Ｑ１６として２ＳＫ２０４５、２ＳＪ４
５９を使用することができる。なお、ＭＯＳＦＥＴに限
定されるものではなく、絶縁ゲートバイポーラトランジ
スタ（ＩＧＢＴ）、接合型ＦＥＴといった他の電圧制御
素子を使用してもよい。また、ゲートに抵抗を挿入して
不要な振動を抑える変形も可能である。
【００４８】〔第４実施例〕図１１は電圧出力ブロック
対の第４例を示す回路図である。第４実施例における正
電圧出力ブロック７１ｄおよび負電圧出力ブロック７２
ｄの特徴は、波形生成回路７１１ｄ，７２１ｄおよびイ
ンピーダンス変換回路７１２ｄ，７２２ｄが、電源との
短絡を防止するダイオードＤ１，Ｄ２，Ｄ３，Ｄ４を有
することである。
【００４９】上述の３つの実施例では、ランプ波発生の
ための電源電圧＋Ｖ，−Ｖがサステイン回路６７やスキ
ャン回路６６といった他の駆動回路の電源電圧よりも高
いことが前提であった。しかし、パネル構造や駆動回路
の構成によっては他の駆動回路の電源電圧の方が高くな
る場合がある。本実施例はこれに対処するためのもので
ある。
【００５０】図１１において破線で示すように、トラン
ジスタＱ１，Ｑ２，Ｑ１２，Ｑ１６のドレイン・ソース
間には、その素子の極性とは逆向きの寄生ダイオードが
必ず挿入されている。これはＭＯＳＦＥＴの素子構造に
起因する。仮に正電圧出力ブロック７１ｄにおいてダイ
オードＤ１，Ｄ２が無い場合に出力端子Ｐの電位が電源
電位＋Ｖより高くなったとすると、出力端子ＰはＰ→Ｑ
３→Ｑ１の経路とＰ→Ｑ１２の経路とによって電源と短
絡されてしまう。ダイオードＤ１，Ｄ２はこれら経路を
絶って電源との短絡を防止する。通常のランプ波発生時
においては、ダイオードＤ１，Ｄ２は順方向にバイアス
されるため、約０．７［Ｖ］の電圧降下があるだけで、
回路の動作には何ら影響を及ぼさない。ダイオードＤ
１，Ｄ２の耐圧としては、出力端子Ｐの最高電位をＶｍ
とすれば、Ｖｍ−（＋Ｖ）［Ｖ］が必要である。電流容
量については、ダイオードＤ１において１００［ｍＡ］
以上、ダイオードＤ２において数百ｍＡ［ｍＡ］以上が
必要である。負極性側のブロックも全く同様である。ダ
イオードＤ１，Ｄ３としては１ＮＺ６１を、ダイオード
Ｄ２，Ｄ４としてはＧ１６Ｓを使用することができる。
【００５１】〔第５実施例〕図１２は電圧出力ブロック
対の第５例を示す回路図である。第５実施例における正
電圧出力ブロック７１ｅおよび負電圧出力ブロック７２
ｅの特徴は、波形生成回路７１１ｅ，７２１ｅが、電流
制限抵抗Ｒ１１，Ｒ１２を有することである。
【００５２】正電圧出力ブロック７１ｅにおいて、制御
信号Ｓ１がノンアクティブに変わった後、接地回路の動
作によって容量素子Ｃ１の電荷がスイッチ回路７１３お
よび出力端子Ｐを通って接地回路へ吸収される。このと
きに流れる電流のピーク値を抵抗Ｒ１１が抑制する。仮
に、抵抗Ｒ１１が無くて容量素子Ｃ１が直接にスイッチ
回路７１３（トランジスタＱ３）に接続されているもの
とすると、接地動作時にスイッチ回路７１３に流れる電
流の波形は、ピーク値７［Ａ］、幅約２００［ｎｓ］の
インパルス波形となる。図１２のように、例えば１００
［Ω］の抵抗Ｒ１１を定電流源７１５と容量素子Ｃ１と
の間に挿入した場合には、接地動作時にスイッチ回路７
１３に流れる電流の波形は、ピーク値１．８［Ａ］、幅
約８００［ｎｓ］の正規分布状波形となる。抵抗Ｒ１１
の値がインピーダンス変換回路７２２ｃの入力インピー
ダンスに比べて十分に小さい数キロオーム以下であれ
ば、容量素子Ｃ１の充電に対して抵抗Ｒ１１は全く影響
を与えない。このように電流制限抵抗Ｒ１１を接続する
ことによって、容量素子Ｃ１が放電する際のピーク電流
を抑制することができ、スイッチ回路７１３に使用する
半導体素子の選択の自由度を広げることができる。負極
性側についても全く同様である。
【００５３】〔第６実施例〕図１３は正電圧出力ブロッ
クの第６例を示す回路図、図１４は負電圧出力ブロック
の第６例を示す回路図である。第６実施例における正電
圧出力ブロック７１ｆおよび負電圧出力ブロック７２ｆ
の特徴は、波形生成回路７１１ｆ，７２１ｆの定電流源
７１５ｆ，７２５ｆが、フローティング電源を用いない
構成のゲートドライバ７１６ｆ，７２６ｆ、および可変
抵抗Ｒ１ｆ，Ｒ２ｆを有することである。
【００５４】図１６に示したゲートドライバ９１２，９
２２は、制御信号Ｓ１０，Ｓ２０をフォトカプラで受
け、電位的に入力信号と絶縁された振幅約１０［Ｖ］の
信号を出力する。この構成では、フォトカプラの出力側
に接地ラインから絶縁された＋１２［Ｖ］と−１２
［Ｖ］のフローテイング電源が必要である。しかし、回
路の価格を低減するために、フローテイング電源を使用
しなくないという要望がある。本実施例は、この要望に
応えるものである。
【００５５】正極性側のゲートドライバ７１６ｆは、ロ
ジックレベルの制御信号Ｓ１を約１０［Ｖ］の振幅まで
反転増幅するパルス増幅器Ｆ１、電位分離のためのカッ
プリングコンデンサＣ３、クランプダイオードＤ５、ク
ランプ抵抗Ｒ３、およびゲート抵抗Ｒ４から構成され
る。同様に、負極性側においても、ゲートドライバ７１
６ｆは、パルス増幅器Ｆ２、カップリングコンデンサＣ
４、クランプダイオードＤ６、クランプ抵抗Ｒ５、およ
びゲート抵抗Ｒ６から構成される。また、定電流源７１
５ｆ，７２５ｆにおいて出力電流値を決定するソース抵
抗Ｒ１ｆ，Ｒ２ｆは固定でもよいが、この例では電流値
を自由に設定できるように可変抵抗とされている。
【００５６】代表として正極性側の回路動作を説明す
る。パルス増幅器Ｆ１によって増幅された制御信号Ｓ１
がカップリングコンデンサＣ３を介してトランジスタＱ
１のゲートに印加される。カップリングコンデンサＣ
３、ダイオードＤ５、および抵抗Ｒ３は、時定数Ｃ３×
Ｒ３をもつクランプ回路を構成する。この時定数が入力
制御信号のパルス幅より十分に大きい場合には、パルス
増幅器Ｆ１の出力信号は電源電位＋Ｖを基準として＋Ｖ
−１０［Ｖ］まで下がるパルス信号となる。なお、ゲー
ト抵抗Ｒ４は数十オームの値をもつ動作安定化のための
素子であり、パルス信号の振幅には影響を与えない。例
えばカップリングコンデンサＣ３の値＝０．１［μ
Ｆ］、Ｒ３の値＝２２０［ｋΩ］の場合の時定数は２２
［ｍｓ］となり、制御信号のパルス幅が２００［μｓ］
の場合でもパルス平坦部の振幅低下（サグ）は１％以下
に収まる。パルス増幅器Ｆ１にはＩＣ化されたＴＣ４４
２５を、ダイオードＤ５には１Ｓ１５８８（小信号ダイ
オード）を使用すればよい。
【００５７】ソース抵抗Ｒ１ｆの値をｒ１ｆとすると、
トランジスタＱ１の閾値電圧は約３［Ｖ］なので、トラ
ンジスタＱ１のドレインにはＩ＝（１０−３）／ｒ１ｆ
［Ａ］の電流が流れる。したがって、ｒ１ｆを可変とす
ることによりトランジスタＱ１のドレイン電流を自由に
設定することができる。
【００５８】図１４に示す負極性側の構成部品および動
作については、ゲートドライバ７２６のパルス増幅器Ｆ
２が非反転増幅器であることを除いて、正極性側と全く
同様である。 パルス増幅器Ｆ１に使用したＴＣ４４２５
には反転増幅器と非反転増幅器とが一個ずつ集積化され
ているのでパルス増幅器Ｆ２には残りの半分を使用すれ
ばよい。
【００５９】図１５はスイッチングドライバの構成例を
示す回路図である。ここでは、電力出力対の構成として
上述の第３実施例を図示したが、他の実施例にも以下に
説明する構成のスイッチングドライバを適用することが
できる。
【００６０】正極性側のスイッチ回路７１３におけるス
イッチングドライバ７１８は、リングカウンタＲＣ１、
インバータＦ３、トランジスタＱ３１、パルストランス
Ｔ１、および整流回路ＳＲ１を有する。同様に、負極性
側のスイッチ回路７２３におけるスイッチングドライバ
７２８も、リングカウンタＲＣ２、インバータＦ４、ト
ランジスタＱ３２、パルストランスＴ２、および整流回
路ＳＲ２を有する。これらスイッチングドライバ７１
８，７２８は、電位不定の出力端子Ｐに繋がるトランジ
スタＱ３，Ｑ７のオンオフを、フローティング電源によ
らずに実現する。
【００６１】正極性側のスイッチングドライバ７１８お
よび負極性側のスイッチングドライバ７２８は、整流回
路ＳＲ１，ＳＲ２のダイオードの極性が反対なだけで全
く同様に動作する。スイッチングドライバ７１８，７２
８において、リングカウンタＲＣ１，ＲＣ２は遅延素子
（例えば７４ＬＳ３１）で構成されており、イネーブル
端子がハイレベルである限りは、幅約１００［ｎｓ］で
繰り返し約５［ＭＨｚ］のキヤリアパルスを発生する。
制御信号Ｓ１，Ｓ２がインバータ７１９，７２９（例え
ば７４ＬＳ０４）に入力されると、リングカウンタＲＣ
１，ＲＣ２のイネーブル端子がロ−レベルとなり、リン
グカウンタＲＣ１，ＲＣ２はキャリアパルスの発生を停
止する。制御信号Ｓ１，Ｓ２がノンアクティブになる
と、リングカウンタＲＣ１，ＲＣ２は再びキヤリアパル
スの発生を開始する。このようにして制御信号Ｓ１，Ｓ
２で変調されたキャリア信号を得る。キャリア信号はイ
ンバータＦ３，Ｆ４で反転された後、トランジスタＱ３
１，Ｑ３２のベースへ印加され、コレクタ側に接続され
たパルストランスＴ１，Ｔ２の一次側を駆動する。トラ
ンジスタＱ３１，Ｑ３２のエミッタに接続された抵抗Ｒ
３１，Ｒ３２はトランジスタＱ３１，Ｑ３２の動作を安
定化するための帰還抵抗である。パルストランスＴ１，
Ｔ２は、例えばトロイダルコアに０．４ミリメートル径
のペア線を約１０回巻いた１：１のトランスであり、二
次側には１５［Ｖ］を中心とした振幅約１２［Ｖ］のキ
ャリア信号が現れる。このキャリア信号はダイオードブ
リッジからなる整流回路ＳＲ１，ＳＲ２によって全波整
流されるとともに、トランジスタＱ３，Ｑ７のゲート・
ソース間容量（約１０００［ｐＦ］）と抵抗Ｒ３８，Ｒ
４０の時定数によって平滑され、振幅約１０［Ｖ］のス
イッチング信号となる。トランジスタＱ３は制御信号Ｓ
１が入力されている期間だけオフとなり、トランジスタ
Ｑ７は制御信号Ｓ２が入力されている期間だけオフとな
る。なお、抵抗Ｒ３７，Ｒ３９はトランジスタＱ３，Ｑ
７のゲート電荷を引き抜いてトランジスタＱ３，Ｑ７を
確実にオフさせるためのゲート抵抗、抵抗Ｒ３３，Ｒ３
４はトランジスタＱ３１，Ｑ３２のバイアス抵抗、抵抗
Ｒ３５，Ｒ３６はインバータＦ３，Ｆ４のハイレベル出
力を５［Ｖ］へ引き上げるためのプルアップ抵抗、コン
デンサＣ３５，Ｃ３６はトランジスタＱ３１，Ｑ３２に
直流が流れ込まないようにするためのカップリングコン
デンサである。トランジスタＱ３１，Ｑ３２としては、
コレクタに１００［ｍＡ］に近いパルス電流が流れ、３
０Ｖ以上の耐圧が必要なので２ＳＣ２７２０を使用する
のがよい。また、インバータＦ３，Ｆ４としては、電流
容量の大きいバッファＩＣ（例えば７４ＬＳ３７）を使
用するのが望ましい。 全波整流のためのダイオードは１
Ｓ１５８８に代表される一般のスイッチングダイオード
でよい。
【００６２】トランジスタＱ３，Ｑ７は制御信号Ｓ１，
Ｓ２が入力されている期間のみオフとなり、それ以外の
期間はオンしている。したがって、トランジスタＱ３，
Ｑ７のゲートにはオン状態を維持するだけのエネルギー
を常に供給する必要がある。このような条件の下では、
制御信号Ｓ１，Ｓ２をそのままパルストランスＴ１，Ｔ
２の一次側に供給する方式は、低周波を伝送するために
トランスの形状が極めて大きくなってしまうので不適当
である。本実施例によるキャリア信号を利用した方式で
は、パルストランスＴ１，Ｔ２は約５［ＭＨｚ］のキヤ
リアパルスを伝送できればよいので、形状が大幅に縮小
できる。例えば、外形１０［ｍｍ］、内径５［ｍｍ］、
厚さ５［ｍｍ］のフェライト製トロイダルコアに０．４
ミリメートル径のペア線を１０回巻いたもので十分であ
る。
【００６３】以上の第１〜第６実施例では、ＧＮＤ電位
（０ボルト）を基準に正側と負側とを定めた回路例を挙
げたが、ＧＮＤ電位以外の正（＋）または負（−）の電
位を基準とし、それよりも高い電位および低い電位のラ
ンプ波電圧を出力することも可能である。
【００６４】〔第７実施例〕図１６は電圧出力ブロック
対の第７例の機能構成図である。正電圧出力ブロック７
１ｇは、制御信号Ｓ１がアクティブのときに漸増電圧信
号ＳＶ１を出力する波形生成回路７１１、波形生成回路
７１１の出力インピーダンスを低減するインピーダンス
変換回路７１２ｇ、および制御信号Ｓ１がノンアクティ
ブのときにインピーダンス変換回路７１２ｇの入力を波
形生成回路７１１から切り離すスイッチ回路７１３から
なる。波形生成回路７１１は、容量素子Ｃ１および定電
流源７１５を有し、容量素子Ｃ１に電流を供給して漸増
電圧波形を生成する。同様に、負電圧出力ブロック７２
ｇも、波形生成回路７２１とインピーダンス変換回路７
２２ｇとスイッチ回路７２３とからなる。波形生成回路
７２１は、容量素子Ｃ２および定電流源７２５を有し、
制御信号Ｓ２がアクティブのときに漸増電圧信号ＳＶ２
を出力する。
【００６５】図１７は正電圧出力ブロックの第７例を示
す回路図、図１８は負電圧出力ブロックの第７例を示す
回路図である。正電圧出力ブロック７１ｇにおいて、波
形生成回路７１１の定電流源７１５は、ＰチャンネルＭ
ＯＳ型電界効果トランジスタＱ１、ソース抵抗Ｒ１、お
よびゲートドライバ７１６から構成されている。インピ
ーダンス変換回路７１２ｇは、ＮＰＮ型トランジスタＱ
２からなるエミッタフォロワである。そして、スイッチ
回路７１３は、ＰチャンネルＭＯＳ型電界効果トランジ
スタＱ３、およびスイッチングドライバ７１８からな
る。スイッチ回路７１３がオフとなっているときには、
トランジスタＱ２のベース・エミッタ間に接続された抵
抗Ｒｓ１によってベース・エミッタ間の電圧がほぼ０
〔Ｖ〕となるので、インピーダンス変換回路７１２ｇは
オフ状態となっている。一方、負電圧出力ブロック７２
ｇにおいて、波形生成回路７２１の定電流源７２５は、
ＮチャンネルＭＯＳ型電界効果トランジスタＱ５、ソー
ス抵抗Ｒ２、およびゲートドライバ７２６から構成され
ている。インピーダンス変換回路７２２ｇは、ＰＮＰ型
トランジスタＱ６からなるエミッタフォロワである。そ
して、スイッチ回路７２３は、ＮチャンネルＭＯＳ型電
界効果トランジスタＱ７、およびスイッチングドライバ
７２８からなる。スイッチ回路７２３がオフとなってい
るときには、トランジスタＱ６のベース・エミッタ間に
接続された抵抗Ｒｓ２によってベース・エミッタ間の電
圧がほぼ０〔Ｖ〕となるので、インピーダンス変換回路
７２２ｇはオフ状態となっている。これら正電圧出力ブ
ロック７１ｇおよび負電圧出力ブロック７２ｇは出力端
子Ｐで接続されており、負荷ＣL に対する相補対称回路
を構成する。
【００６６】次に正電圧出力ブロック７１ｇを代表に挙
げて回路動作を説明する。制御信号Ｓ１が入力される
と、ゲートドライバ７１６は電源電位＋Ｖを基準とした
振幅が−１０〔Ｖ〕の信号をトランジスタＱ１のゲート
へと出力する。制御信号Ｓ１は同時にスイッチングドラ
イバ７１８へ入力され、それまで０〔Ｖ〕であったドラ
イバ出力が−１０〔Ｖ〕になる。これによりトランジス
タＱ３がオフ状態からオン状態へ切り換わり、インピー
ダンス変換回路７１２ｇへの信号電圧の入力が可能とな
る。ソース抵抗Ｒ１の抵抗値をｒ１とすると、トランジ
スタＱ１の閾値電圧が約３〔Ｖ〕なので、トランジスタ
Ｑ１のドレインにはＩ＝（１０−３）／ｒ１〔Ａ〕の電
流が流れる。この電流値はゲートドライバ７１６の出力
電圧とソース抵抗Ｒ１とで定まるので、定電流源７１５
はトランジスタＱ１のドレインに接続された負荷の状態
に影響されずに動作する。定電流Ｉは容量素子Ｃ１を充
電し、トランジスタＱ１と容量素子Ｃ１との接続点には
一定勾配のランプ波が発生する。
【００６７】定電流Ｉで容量素子Ｃ１を充電した場合の
勾配ｄＶ／ｄｔは、容量値をｃ１とすると、Ｉ＝ｄＱ／
ｄｔ＝ｃ１ｄＶ／ｄｔより、Ｉ／ｃ１となる。具体的に
は、ｒ１＝７００〔Ω〕、ｃ１＝０．０１〔μＦ〕であ
る場合には、Ｉ＝０．０１〔Ａ〕であるので、ｄＶ／ｄ
ｔ＝１〔Ｖ／μｓ〕の勾配を持つランプ波が発生する。
なお、容量素子Ｃ１としては、＋Ｖ以上の耐圧をもち、
積層フィルムコンデンサに代表される圧電効果のない素
子を使用するのが望ましい。セラミックコンデンサを使
用すると、圧電効果のために印加電圧に応じて容量値が
変化し、電源電位＋Ｖを変えると勾配が変わる。これに
対して圧電効果のない素子を用いれば、電源電位＋Ｖを
変えても勾配が変わらないので、調整の手間が省ける。
【００６８】発生したランプ波は、この時点ではオンと
なっているＭＯＳ型電界効果トランジスタＱ３を通って
インピーダンス変換回路７１２ｇのトランジスタＱ２の
ベースへと印加される。このとき、負荷ＣL に接続され
ているトランジスタＱ２のエミッタ電位は接地電位であ
る０〔Ｖ〕なので、トランジスタＱ２のベースに印加さ
れたランプ波の電圧が約０．７〔Ｖ〕を越えた時点から
トランジスタＱ２がアクティブ状態となり、電流増幅さ
れたランプ波がエミッタから負荷ＣL へ出力される。コ
レクタ接地されたトランジスタＱ２の出力インピーダン
スは入力インピーダンスの１／ｈFE、例えば約１／１０
０である。
【００６９】制御信号Ｓ１が入力されてから例えば２０
０〔μｓ〕が経過した時点で制御信号Ｓ１がノンアクテ
ィブになると、定電流源７１５がオフとなるとともに、
トランジスタＱ３もオフとなってトランジスタＱ２のベ
ースをランプ波発生回路から切り離す。この時点でトラ
ンジスタＱ２は、エミッタが直前の出力電位を保っては
いるもののオフ状態となる。この時点から約５００〔ｎ
ｓ〕〜１〔μｓ〕後に接地回路７３（図５参照）が動作
し、出力端子Ｐは強制的に接地電位にクランプされ、負
荷ＣL に蓄積されていた電荷が接地回路７３に吸収され
る。また、容量素子Ｃ１に蓄積されていた電荷は、容量
素子Ｃ１がもつ抵抗分を通して徐々に接地ラインへと放
電される。この放電時間が１サブフレーム期間より長く
なってしまう場合には、図１７に点線で示した抵抗Ｒｇ
１を容量素子Ｃ１と並列に接続すればよい。抵抗Ｒｇ１
の値があまり小さいと波形生成回路７１１が出力するラ
ンプ波が一定勾配の直線状にならず、やや丸みを帯びた
指数関数的な波形となってしまうが、この回路ではＲｇ
１を１０〔ｋΩ〕以上の値とすることで実用上問題のな
いランプ波形が得られる。
【００７０】以上の動作により、ランプ波形出力が得ら
れる。ただし、この実施例の場合には、トランジスタＱ
２のベース電流と抵抗Ｒｓ１に流れる電流の影響がある
ため、出力波形は一定勾配の直線状にはならず、やや丸
みを帯びた指数関数的な波形となる。多少の丸みは実用
に何ら差し支えない。
【００７１】インピーダンス変換回路７１２ｇとして採
用されたエミッタフォロワは入力信号がない場合にも常
にアクティブ状態にあるという特徴を持ち、その出力は
交流的には低インピーダンスで接地ラインに繋がってい
る。言い換えれば、出力端子Ｐが容量値無限大のコンデ
ンサを介して接地ラインに繋がっていると見なすことが
できる。本実施例では、インピーダンス変換回路７１２
ｇを構成するトランジスタＱ２のベース・エミッタ間を
抵抗Ｒｓ１で接続するとともに、ランプ波が出力されて
いない期間には、インピーダンス変換回路７１２ｇの入
力（ベース）をスイッチ回路７１３によって波形生成回
路７１１の出力から切り離すようにしている。これによ
り、ランプ波が出力されていない期間においては、トラ
ンジスタＱ２のベース・エミッタ間の電位差が抵抗Ｒｓ
１によって０〔Ｖ〕に保持され、トランジスタＱ２は完
全にオフ状態となる。したがって、出力端子Ｐとってイ
ンピーダンス変換回路７１２ｇは１００〔ｐＦ〕程度の
微小容量に過ぎない。抵抗Ｒｓ１の値については、小さ
すぎるとランプ波の直線性が悪くなり、大きすぎるとト
ランジスタＱ２のオフ状態が不安定になる。本実施例の
ようにトランジスタＱ２にバイポーラトランジスタを使
用した場合には数〔ｋΩ〕〜百数十〔ｋΩ〕の範囲で実
用上問題のない出力波形と動作が得られる。トランジス
タＱ１としては正の電源電位＋Ｖと負の電源電位−Ｖと
の差以上の耐圧が必要なものの、電流容量は１００〔ｍ
Ａ〕もあればよく、例えば２ＳＪ１８１を使用すること
ができる。トランジスタＱ２には少なくとも数百〔ｍ
Ａ〕の電流容量とトランジスタＱ１と同じ耐圧が必要で
ある。トランジスタＱ２として例えば２ＳＣ３８４０を
使用することができる。トランジスタＱ３にはトランジ
スタＱ１と同じ耐圧と電流容量が必要であり、同様に２
ＳＪ１８１を使用することができる。
【００７２】以上の説明は便宜的に正極性側の動作につ
いてのものであったが、負電圧出力ブロック７２ｇも極
性が異なるだけで正電圧出力ブロック７１ｇと同様に動
作する。具体的に型番の一例を挙げるとすれば、トラン
ジスタＱ５およびトランジスタＱ７として２ＳＫ１１５
２を、トランジスタＱ６として２ＳＡ１４８６を使用す
ることができる。Ｒｓ２の抵抗値の範囲についてもＲｓ
１と全く同様である。
【００７３】第７実施例において、定電流源７１５、７
２５にＭＯＳ型電界効果トランジスタに代えてバイポー
ラトランジスタを用いてもよい。その場合、定電流Ｉは
Ｉ＝（１０−ＶBE）／ｒ１＝（１０−０．７）／ｒ１
〔Ａ〕となる。スイッチ回路７１３、７２３についても
バイポーラトランジスタをスイッチング素子として用い
ることができる。また、インピーダンス変換回路７１
２、７２２を構成するトランジスタＱ２，Ｑ６のベース
とスイッチ回路７１３、７２３との間に電流制限抵抗を
挿入して動作の最適化を図る変形もある。さらに、制御
信号Ｓ１，Ｓ２をそのままスイッチンドライバ７１８、
７２８に与える構成に限らず、制御信号Ｓ１，Ｓ２と少
しタイミングの異なるスイッチング制御信号を別に供給
するようにして、全体の回路動作の最適化を図ってもよ
い。
【００７４】〔第８実施例〕図１９は電圧出力ブロック
対の第８例を示す回路図である。第８実施例における正
電圧出力ブロック７１ｈおよび負電圧出力ブロック７２
ｈの特徴は、インピーダンス変換回路７１２ｈ，７２２
ｈがダーリントン接続された複数のトランジスタからな
ることである。
【００７５】上述の第７実施例は、微小放電とランプ波
による電流とを合計した電流値が数十〔ｍＡ〕以下であ
る負荷ＣL の小さい小型パネル用駆動回路としては、十
分にその機能を発揮する。しかし、合計電流が数百〔ｍ
Ａ〕にも達する４２インチサイズまたはそれを越える大
型のＰＤＰを駆動する場合には問題が生じてくる。すな
わち、電流が大きくなるにつれて、出力電流の変化に対
する勾配の変化が大きくなってしまう。この原因はイン
ピーダンス変換回路のベース電流にある。インピーダン
ス変換回路の出力電流をＩｃとすると、ベースにはＩｂ
＝Ｉｃ／ｈFEの電流が流れる。第７実施例の場合にはｈ
FEが約１００であるため、５０〔ｍＡ〕の出力電流が流
れたとき、インピーダンス変換回路に流れ込むベース電
流は０．５〔ｍＡ〕となる。一方、ｒ１＝７００〔Ω〕
のとき定電流源７１５、７２５はＩ＝１０〔ｍＡ〕の電
流を発生している。第７実施例の説明では便宜上この電
流すべてで容量素子Ｃ１を充電すると仮定した計算を示
したが、実際の充電電流はＩ−Ｉｂであり、具体例では
９．５〔ｍＡ〕の電流で充電するのが現実である。した
がって、充電電流を１０〔ｍＡ〕にするためには定電流
源７１５、７２５の電流を１０．５〔ｍＡ〕にする必要
があり、ソース抵抗Ｒ１の抵抗値ｒ１を６６７〔Ω〕と
しなければならない。インピーダンス変換回路７１２
ｈ，７２２ｈの出力電流が５００〔ｍＡ〕となる大型Ｐ
ＤＰの駆動では、ベース電流が定電流源７１５，７２５
の電流の半分に相当する５〔ｍＡ〕となり、容量素子Ｃ
１の充電電流は５〔ｍＡ〕にまで減少してしまう。ｒ１
を変更して１５〔ｍＡ〕の電流が流れるようにしたとし
ても、微小放電が起こっていない状態では出力電流が２
５０〔ｍＡ〕になるので、ベース電流は２．５〔ｍＡ〕
となり、１２．５〔ｍＡ〕の電流で容量素子Ｃ１を充電
することになってしまう。すなわち、ベース電流の値が
容量素子Ｃ１の充電電流に比べて無視できない値の場合
には、出力電流の変動に伴って勾配一定のランプ波発生
のための要である容量素子Ｃ１の充電電流が変化してし
まうのである。このような問題を解決するため、第８実
施例ではダーリントン接続が採用されている。
【００７６】ダーリントン接続における電流増幅率は各
トランジスタの電流増幅率の積になることが知られてい
る。例えば、インピーダンス変換回路７１２ｂのトラン
ジスタＱ４に２ＳＣ４００２、トランジスタＱ２に２Ｓ
Ｃ３８４０を使用した場合には、各々のトランジスタＱ
４，Ｑ２のｈFEがそれぞれ１００程度であるから、全体
での電流増幅率は１００×１００＝１００００となる。
したがって、出力電流が５００〔ｍＡ〕の場合のベース
電流は０．０５〔ｍＡ〕となり、出力電流が２５０〔ｍ
Ａ〕の場合のベース電流は０．０２５〔ｍＡ〕となる。
微小放電の有無によるベース電流の変化は容量素子Ｃ１
の充電電流１０〔ｍＡ〕の０．２５％であり、これを無
視することができる。また、ダーリントン接続は２段に
限定されるものではなく、必要に応じて３段、４段とし
てもよい。なお第８実施例では、制御信号Ｓ１の非入力
時にインピーダンス変換回路７１２ｈをオフ状態にして
おくための抵抗Ｒｓ１は、インピーダンス変換回路７１
２ｈの入力と出力とを接続するよう配置される。抵抗値
の範囲は第７実施例と全く同様である。
【００７７】負極性側のインピーダンス変換回路７２２
ｈにおけるトランジスタＱ８，Ｑ６のダーリントン接続
の効果は、正極性側のインピーダンス変換回路７１２ｈ
と同様である。トランジスタＱ８として２ＳＡ１６９９
を、トランジスタＱ６として２ＡＳ１４８６を使用する
ことができる。
【００７８】第８実施例によれば、第７実施例と比べて
インピーダンス変換回路の入力電流の影響が小さくなる
ので、負荷電流の変化に対するランプ波の勾配の変化が
より少なくなる。また、勾配がより直線に近いランプ波
出力を得ることができる。
【００７９】〔第９実施例〕図２０は電圧出力ブロック
対の第９例を示す回路図である。第９実施例における正
電圧出力ブロック７１ｉおよび負電圧出力ブロック７２
ｉの特徴は、インピーダンス変換回路７１２ｉ，７２２
ｉとして電界効果トランジスタＱ１２，Ｑ１６からなる
ソースフォロワが採用されていることである。第７実施
例における波形が鈍る問題はバイポーラトランジスタの
ベース電流に起因する。電圧制御素子である電界効果ト
ランジスタＱ１２，Ｑ１６によってインピーダンス変換
回路７１２ｉ，７２２ｉを構成すれば、ベース電流に起
因する問題が解消される。また、電界効果トランジスタ
はゲート・ソース間の入力インピーダンスがバイポーラ
トランジスタのベース・エミッタ間の入力インピーダン
スに比べて非常に高いため、制御信号Ｓ１，Ｓ２の非入
力時にインピーダンス変換回路７１２ｉ，７２２ｉをオ
フ状態にしておくための抵抗Ｒｓ１，Ｒｓ２の値を、例
えば数百〔ｋΩ〕〜数十〔ＭΩ〕といった非常に大きい
値にすることができる。
【００８０】第９実施例では、容量素子Ｃ１を充電する
ことによって発生したランプ波がスイッチ回路７１３，
７２３を介してトランジスタＱ１２，Ｑ１６のゲートに
入力される。ドレイン接地されたトランジスタＱ１２，
Ｑ１６のソースには低インピーダンスのランプ波出力が
現れる。第７実施例および第８実施例とは違って、波形
生成回路７１１，７２１からスイッチ回路７１３，７２
３を通ってインピーダンス変換回路７１２ｉ，７２２ｉ
へと流れる電流が抵抗Ｒｓ１，Ｒｓ２を流れる電流だけ
になるため、桁違いに小さな値となる。これにより、容
量素子Ｃ１のＱファクターが非常に大きくなり、ランプ
波の振幅はほぼ理論どおり直線的に増大する。また、出
力電流の大きさが入力側にはほとんど影響を及ぼさない
ので、出力電流にかかわらず一定勾配のランプ波をＰＤ
Ｐ１へと供給することができる。トランジスタＱ１２，
Ｑ１６として２ＳＫ２４０５，２ＳＪ４５９を使用する
ことができる。なお、ＭＯＳＦＥＴに限定されるもので
はなく、絶縁ゲートバイポーラトランジスタ（ＩＧＢ
Ｔ）、接合型ＦＥＴといった他の電圧制御素子を使用し
てもよい。また、ゲートに抵抗を挿入して不要な振動を
抑える変形も可能である。
【００８１】〔第１０実施例〕図２１は電圧出力ブロッ
ク対の第１０例を示す回路図である。第１０実施例にお
ける正電圧出力ブロック７１ｊおよび負電圧出力ブロッ
ク７２ｊの特徴は、スイッチ回路７１３とインピーダン
ス変換回路７１２ｊの入力端との間およびスイッチ回路
７２３とインピーダンス変換回路７２２ｊの入力端との
間に逆流防止用のダイオードＤ５，Ｄ６が配置されたこ
と、およびインピーダンス変換回路７１２ｊ，７２２ｊ
が電源との短絡を防止するダイオードＤ２，Ｄ４を有す
ることである。
【００８２】上述の第７実施例〜第９実施例では、ラン
プ波発生のための電源電圧＋Ｖ，−Ｖがサステイン回路
６７やスキャン回路６６といった他の駆動回路の電源電
圧よりも高いことが前提であった。しかし、パネル構造
や駆動回路の構成によっては他の駆動回路の電源電圧の
方が高くなる場合がある。本実施例はこれに対処するた
めのものである。
【００８３】図２１において破線で示すように、トラン
ジスタＱ１，Ｑ２，Ｑ３，Ｑ７，Ｑ１２，Ｑ１６のドレ
イン・ソース間には、その素子の極性とは逆向きの寄生
ダイオードが必ず形成されている。これはＭＯＳＦＥＴ
の素子構造に起因する。仮に正電圧出力ブロック７１ｊ
においてダイオードＤ１，Ｄ２が無い場合に出力端子Ｐ
の電位が電源電位＋Ｖより高くなったとすると、出力端
子はＰ→Ｑ１２の経路で電源と短絡されてしまう。ま
た、直接の短絡ではないものの、Ｐ→Ｒｓ１→Ｑ３→Ｑ
１の経路で全く無駄な電流が流れたり、Ｐ→Ｒｓ１→Ｑ
３→Ｃ１の経路の充放電でコンデンサ電圧が変動したり
する。ダイオードＤ１，Ｄ２，Ｄ５はこれらの経路を絶
って電源との短絡と無駄な電流の流れを防止する。通常
のランプ波発生時においては、ダイオードＤ１，Ｄ２は
順方向にバイアスされるため、約０．７〔Ｖ〕の電圧降
下があるだけで、回路の動作には何ら影響を及ぼさな
い。ダイオードＤ１，Ｄ２の耐圧としては、出力端子Ｐ
の最高電位をＶｍとすれば、Ｖｍ−（＋Ｖ）〔Ｖ〕が必
要である。電流容量については、ダイオードＤ１におい
て１００〔ｍＡ〕以上、ダイオードＤ２において数百
〔ｍＡ〕以上が必要である。負極性側のブロックも全く
同様である。ダイオードＤ１，Ｄ３，Ｄ５，Ｄ６として
は１ＮＺ６１を、ダイオードＤ２，Ｄ４としてはＧ１６
Ｓを使用することができる。
【００８４】〔第１１実施例〕図２２は正電圧出力ブロ
ックの第１１例を示す回路図、図２３は負電圧出力ブロ
ックの第１１例を示す回路図である。第１１実施例にお
ける正電圧出力ブロック７１ｋおよび負電圧出力ブロッ
ク７２ｋの特徴は、波形生成回路７１１ｋ，７２１ｋの
定電流源７１５ｋ，７２５ｋが、フローティング電源を
用いない構成のゲートドライバ７１６ｋ，７２６ｋ、お
よび可変抵抗Ｒ１ｋ，Ｒ２ｋを有することである。
【００８５】図２４に示したゲートドライバ９１２，９
２２は、制御信号Ｓ１０，Ｓ２０をフォトカプラで受
け、電位的に入力信号と絶縁された振幅約１０〔Ｖ〕の
信号を出力する。この構成では、フォトカプラの出力側
に接地ラインから絶縁された＋１２〔Ｖ〕と−１２
〔Ｖ〕のフローティング電源が必要である。しかし、回
路の価格を低減するために、フローティング電源を使用
したくないという要望がある。本実施例は、この要望に
応えるものである。
【００８６】正極性側のゲートドライバ７１６ｋは、ロ
ジックレベルの制御信号Ｓ１を約１０〔Ｖ〕の振幅まで
反転増幅するパルス増幅器Ｅ１、電位分離のためのカッ
プリングコンデンサＣ３、クランプダイオードＤ５、ク
ランプ抵抗Ｒ３、およびゲート抵抗Ｒ４から構成され
る。同様に、負極性側においても、ゲートドライバ７２
６ｋは、パルス増幅器Ｅ２、カップリングコンデンサＣ
４、クランプダイオードＤ６、クランプ抵抗Ｒ５、およ
びゲート抵抗Ｒ６から構成される。また、定電流源７１
５ｋ，７２５ｋにおいて出力電流値を決定するソース抵
抗Ｒ１ｋ，Ｒ２ｋは固定でもよいが、この例では電流値
を自由に設定できるように可変抵抗とされている。
【００８７】代表として正極性側の回路動作を説明す
る。パルス増幅器Ｅ１によって増幅された制御信号Ｓ１
がカップリングコンデンサＣ３を介してトランジスタＱ
１のゲートに印加される。カップリングコンデンサＣ
３、ダイオードＤ５、および抵抗Ｒ３は、時定数Ｃ３×
Ｒ３を持つクランプ回路を構成する。この時定数が入力
制御信号のパルス幅より十分に大きい場合には、パルス
増幅器Ｅ１の出力信号は電源電位＋Ｖを基準として＋Ｖ
−１０〔Ｖ〕まで下がるパルス信号となる。なお、ゲー
ト抵抗Ｒ４は数十オームの値を持つ動作安定化のための
素子であり、パルス信号の振幅には影響を与えない。例
えばカップリングコンデンサＣ３の値＝０．１〔μ
Ｆ〕、Ｒ３の値＝２２０〔ｋΩ〕の場合の時定数は２２
〔ｍｓ〕となり、制御信号のパルス幅が２００〔μｓ〕
の場合でもパルス平坦部の振幅低下（サグ）は１％以下
に収まる。パルス増幅器Ｅ１にはＩＣ化されたＴＣ４２
３を、ダイオードＤ５には１Ｓ１５８８（小信号ダイオ
ード）を使用すればよい。ソース抵抗Ｒ１ｋの値をｒ１
ｋとすると、トランジスタＱ１の閾値電圧は約３〔Ｖ〕
なので、トランジスタＱ１のドレインにはＩ＝（１０−
３）／ｒ１ｋ〔Ａ〕の電流が流れる。したがって、ｒ１
ｋを可変とすることによりトランジスタＱ１のドレイン
電流を自由に設定することができる。
【００８８】図２３に示す負極性側の構成部品および動
作については、信号の極性が反対であることを除いて、
正極性側と全く同様である。パルス増幅器Ｅ１に使用し
たＴＣ４４２３には２つの反転増幅器が集積化されてい
るのでパルス増幅器Ｅ２には残りの半分を使用すればよ
い。なお、正極性側のゲートドライバ７１６ｋは正極性
側のスイッチ回路７１３を駆動するスイッチングドライ
バとして、負極性側のゲートドライバ７２６ｋは負極性
側のスイッチ回路７２３を駆動するスイッチングドライ
バとしてそのまま使用することができる。
【００８９】以上の第１〜第１１実施例では、ＧＮＤ電
位（０ボルト）を基準に正側と負側とを定めた回路例を
挙げたが、ＧＮＤ電位以外の正（＋）または負（−）の
電位を基準とし、それよりも高い電位および低い電位の
ランプ波電圧を出力することも可能である。
【００９０】（付記１）表示面を構成するセル群の電荷
を均等化するリセット期間に、前記セル群に漸増電圧を
印加するプラズマディスプレイパネルの駆動方法であっ
て、入力インピーダンスよりも出力インピーダンスが低
いインピーダンス変換回路に漸増電圧信号を入力し、前
記インピーダンス変換回路の出力信号を前記セル群に与
えることを特徴とするプラズマディスプレイパネルの駆
動方法。
【００９１】（付記２）プラズマディスプレイパネルに
対して、表示面を構成するセル群の電荷を均等化するた
めの漸増電圧を印加する表示駆動装置であって、容量素
子および定電流源を有し、制御信号がアクティブのとき
に前記容量素子に電流を供給して漸増電圧波形を生成す
る波形生成回路と、前記波形発生回路の出力インピーダ
ンスを低減するインピーダンス変換回路と、 前記制御
信号がノンアクティブのときに、前記インピーダンス変
換回路の入力端子と出力端子とを短絡するスイッチ回路
とを有したことを特徴とする表示駆動装置。
【００９２】（付記３）前記インピーダンス変換回路
が、ダーリントン接続された複数のトランジスタからな
る付記２記載の表示駆動装置。
【００９３】（付記４）前記インピーダンス変換回路が
電圧制御型トランジスタからなる付記２記載の表示駆動
装置。
【００９４】（付記５）前記容量素子と前記定電流源と
の間に逆流防止用のダイオードが設けられた（付記６）
前記容量素子と前記定電流源との間に抵抗が設けられた
付記２記載の表示駆動装置。
【００９５】（付記７）前記制御信号が、当該制御信号
を電源電位を変位の基準とした信号に変換するクランプ
回路を介して前記定電流源に与えられる付記２記載の表
示駆動装置。
【００９６】（付記８）前記定電流源の出力電流値を決
める抵抗が可変抵抗である付記２記載の表示駆動装置。
【００９７】（付記９）前記スイッチ回路は、パルスト
ランスを含むスイッチングドライバとそれによりオンオ
フ制御されるスイッチング素子とを備え、前記パルスト
ランスの一次側には前記制御信号によって変調されたパ
ルス列が入力され、前記パルストランスの２次側出力を
全波整流した信号によって前記スイッチング素子が制御
される付記２記載の表示駆動装置。
【００９８】（付記１０）前記波形発生回路、前記イン
ピーダンス変換回路、および前記スイッチ回路をそれぞ
れ１対ずつ備え、対をなす回路が互いに極性の異なる半
導体素子を含む相補対称回路を構成し、プラズマディス
プレイパネルに対して傾きが正の漸増電圧の印加と傾き
が負の漸増電圧の印加とを行う付記２記載の表示駆動装
置。
【００９９】（付記１１）プラズマディスプレイパネル
に対して、表示面を構成するセル群の電荷を均等化する
ための漸増電圧を印加する表示駆動装置であって、容量
素子および定電流源を有し、制御信号がアクティブのと
きに前記容量素子に電流を供給して漸増電圧波形を生成
する波形生成回路と、前記波形生成回路の出力インピー
ダンスを低減するインピーダンス変換回路と、前記制御
信号がノンアクティブのときに、前記波形生成回路の出
力と前記インピーダンス変換回路の入力とを切り離すこ
とにより、前記インピーダンス変換回路をオフ状態とす
るスイッチ回路とを有したことを特徴とする表示駆動装
置。
【０１００】（付記１２）前記インピーダンス変換回路
がその入力端と出力端とを接続する抵抗を有する付記１
１記載の表示駆動装置。
【０１０１】（付記１３）前記インピーダンス変換回路
がダーリントン接続された複数のトランジスタからなる
付記１１記載の表示駆動装置。
【０１０２】（付記１４）前記インピーダンス変換回路
が電圧制御型トランジスタからなる付記１１記載の表示
駆動装置。
【０１０３】（付記１５）前記スイッチ回路と前記イン
ピーダンス変換回路の入力端との間に逆流防止用のダイ
オードが設けられた付記１１記載の表示駆動装置。
【０１０４】（付記１６）前記制御信号が、当該制御信
号を電源電位を変位の基準とした信号に変換するクラン
プ回路を介して前記定電流源に与えられる付記１１記載
の表示駆動装置。
【０１０５】（付記７）前記定電流源の出力電流値を決
める抵抗が可変抵抗である付記１１記載の表示駆動装
置。
【０１０６】（付記１８）前記波形生成回路、前記イン
ピーダンス変換回路、および前記スイッチ回路をそれぞ
れ１対ずつ備え、対をなす回路が互いに極性の異なる半
導体素子を含む相補対称回路を構成し、プラズマディス
プレイパネルに対して傾きが正の漸増電圧の印加と傾き
が負の漸増電圧の印加とを行う付記１１記載の表示駆動
装置。
【０１０７】
【発明の効果】請求項１ないし請求項１０の発明によれ
ば、放電による漸増電圧増加率の低下を防ぐことがで
き、それによってリセット期間の短縮を図ることができ
る。
【図面の簡単な説明】
【図１】本発明に係る表示装置の構成図である。
【図２】ＰＤＰのセル構造の一例を示す図である。
【図３】フレーム分割の概念図である。
【図４】駆動シーケンスの概要を示す電圧波形図であ
る。
【図５】Ｙドライバのリセット回路の構成図である。
【図６】電圧出力ブロック対の第１例の機能構成図であ
る。
【図７】正電圧出力ブロックの第１例を示す回路図であ
る。
【図８】負電圧出力ブロックの第１例を示す回路図であ
る。
【図９】電圧出力ブロック対の第２例を示す回路図であ
る。
【図１０】電圧出力ブロック対の第３例を示す回路図で
ある。
【図１１】電圧出力ブロック対の第４例を示す回路図で
ある。
【図１２】電圧出力ブロック対の第５例を示す回路図で
ある。
【図１３】正電圧出力ブロックの第６例を示す回路図で
ある。
【図１４】負電圧出力ブロックの第６例を示す回路図で
ある。
【図１５】スイッチングドライバの構成例を示す回路図
である。
【図１６】電圧出力ブロック対の第７例の機能構成図で
ある。
【図１７】正電圧出力ブロックの第７例を示す回路図で
ある。
【図１８】負電圧出力ブロックの第７例を示す回路図で
ある。
【図１９】電圧出力ブロック対の第８例を示す回路図で
ある。
【図２０】電圧出力ブロック対の第９例を示す回路図で
ある。
【図２１】電圧出力ブロック対の第１０例を示す回路図
である。
【図２２】正電圧出力ブロックの第１１例を示す回路図
である。
【図２３】負電圧出力ブロックの第１１例を示す回路図
である。
【図２４】従来の駆動回路の構成を示す図である。
【図２５】従来における駆動電圧の推移を示す図であ
る。
【符号の説明】
ＴＲ リセット期間 ＥＳ 表示面 １ ＰＤＰ（プラズマディスプレイパネル） Ｐｒｘ１，Ｐｒｘ２，Ｐｒｙ１，Ｐｒｙ２ パルス（漸
増電圧） ７１２，７１２ｂ，７１２ｃ，７１２ｄ インピーダン
ス変換回路 ７２２，７２２ｂ，７２２ｃ，７２２ｄ インピーダン
ス変換回路 ５０ ドライブユニット（表示駆動装置） Ｃ１，Ｃ２ 容量素子 ７１５，７２５ 定電流源 Ｓ１，Ｓ２ 制御信号 ７１１，７１１ｅ，７１１ｋ，７２１，７２１ｅ，７２
１ｋ 波形生成回路 ７１３，７１３ｄ，７２３，７２３ｄ スイッチ回路 Ｑ２，Ｑ４，Ｑ６，Ｑ８ ダーリントン接続されたトラ
ンジスタ Ｑ１２，Ｑ１６ ＭＯＳＦＥＴ（電圧制御型トランジス
タ） Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６ 逆流防止用のダ
イオード Ｒｓ１，Ｒｓ２，Ｒｇ１，Ｒｇ２ 抵抗 ７１６，７２６ ゲートドライバ（クランプ回路） Ｒ１ｅ，Ｒ２ｅ，Ｒ１ｋ，Ｒ２ｋ 可変抵抗
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/28 Ｈ Ｆターム(参考） 5C080 AA05 BB05 DD03 DD08 EE28 HH02 HH04 HH07 JJ02 JJ03 JJ04 JJ06

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】表示面を構成するセル群の電荷を均等化す
    るリセット期間に、前記セル群に漸増電圧を印加するプ
    ラズマディスプレイパネルの駆動方法であって、 入力インピーダンスよりも出力インピーダンスが低いイ
    ンピーダンス変換回路に漸増電圧信号を入力し、前記イ
    ンピーダンス変換回路の出力信号を前記セル群に与える
    ことを特徴とするプラズマディスプレイパネルの駆動方
    法。
  2. 【請求項２】プラズマディスプレイパネルに対して、表
    示面を構成するセル群の電荷を均等化するための漸増電
    圧を印加する表示駆動装置であって、 容量素子および定電流源を有し、制御信号がアクティブ
    のときに前記容量素子に電流を供給して漸増電圧波形を
    生成する波形生成回路と、 前記波形発生回路の出力インピーダンスを低減するイン
    ピーダンス変換回路と、 前記制御信号がノンアクティブのときに、前記インピー
    ダンス変換回路の入力端子と出力端子とを短絡するスイ
    ッチ回路とを有したことを特徴とする表示駆動装置。
  3. 【請求項３】前記容量素子と前記定電流源との間に逆流
    防止用のダイオードが設けられた請求項２記載の表示駆
    動装置。
  4. 【請求項４】前記制御信号が、当該制御信号を電源電位
    を変位の基準とした信号に変換するクランプ回路を介し
    て前記定電流源に与えられる請求項２記載の表示駆動装
    置。
  5. 【請求項５】前記スイッチ回路は、パルストランスを含
    むスイッチングドライバとそれによりオンオフ制御され
    るスイッチング素子とを備え、前記パルストランスの一
    次側には前記制御信号によって変調されたパルス列が入
    力され、前記パルストランスの２次側出力を全波整流し
    た信号によって前記スイッチング素子が制御される請求
    項２記載の表示駆動装置。
  6. 【請求項６】前記波形発生回路、前記インピーダンス変
    換回路、および前記スイッチ回路をそれぞれ１対ずつ備
    え、対をなす回路が互いに極性の異なる半導体素子を含
    む相補対称回路を構成し、プラズマディスプレイパネル
    に対して傾きが正の漸増電圧の印加と傾きが負の漸増電
    圧の印加とを行う請求項２記載の表示駆動装置。
  7. 【請求項７】プラズマディスプレイパネルに対して、表
    示面を構成するセル群の電荷を均等化するための漸増電
    圧を印加する表示駆動装置であって、 容量素子および定電流源を有し、制御信号がアクティブ
    のときに前記容量素子に電流を供給して漸増電圧波形を
    生成する波形生成回路と、 前記波形生成回路の出力インピーダンスを低減するイン
    ピーダンス変換回路と、 前記制御信号がノンアクティブのときに、前記波形生成
    回路の出力と前記インピーダンス変換回路の入力とを切
    り離すことにより、前記インピーダンス変換回路をオフ
    状態とするスイッチ回路とを有したことを特徴とする表
    示駆動装置。
  8. 【請求項８】前記インピーダンス変換回路がその入力端
    と出力端とを接続する抵抗を有する請求項７記載の表示
    駆動装置。
  9. 【請求項９】前記スイッチ回路と前記インピーダンス変
    換回路の入力端との間に逆流防止用のダイオードが設け
    られた請求項７記載の表示駆動装置。
  10. 【請求項１０】前記波形生成回路、前記インピーダンス
    変換回路、および前記スイッチ回路をそれぞれ１対ずつ
    備え、対をなす回路が互いに極性の異なる半導体素子を
    含む相補対称回路を構成し、プラズマディスプレイパネ
    ルに対して傾きが正の漸増電圧の印加と傾きが負の漸増
    電圧の印加とを行う請求項７記載の表示駆動装置。
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