WO2007088804A1 - プラズマディスプレイ駆動方法、駆動装置並びにプラズマディスプレイ - Google Patents

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WO2007088804A1
WO2007088804A1 PCT/JP2007/051368 JP2007051368W WO2007088804A1 WO 2007088804 A1 WO2007088804 A1 WO 2007088804A1 JP 2007051368 W JP2007051368 W JP 2007051368W WO 2007088804 A1 WO2007088804 A1 WO 2007088804A1
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WO
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voltage
switch element
plasma display
display panel
sustain
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PCT/JP2007/051368
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English (en)
French (fr)
Inventor
Manabu Inoue
Toshikazu Nagaki
Yasuhiro Arai
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery

Definitions

  • the present invention relates to a plasma display panel driving method, a driving apparatus, and a plasma display.
  • a plasma display is a display device that utilizes a light emission phenomenon associated with gas discharge.
  • the display portion of a plasma display that is, a plasma display panel (hereinafter referred to as “PDP”) is more advantageous than other display devices in terms of large screen, thinning, and wide viewing angle.
  • P DP is roughly divided into DC type that operates with DC pulse and AC type that operates with AC pulse.
  • AC type PDP is particularly bright and simple in structure. Therefore, AC PDP is suitable for mass production and pixel definition and is widely used.
  • AC PDPs have, for example, a three-electrode surface discharge structure (see, for example, Patent Documents 1 and 2).
  • address electrodes are arranged in the vertical direction of the panel on the back substrate of the PDP, and sustain electrodes and scan electrodes (also referred to as X electrode and Y electrode, respectively) are alternately placed on the front substrate of the PDP. And it arrange
  • the address electrode and the scan electrode can be individually changed in potential.
  • Discharge cells are installed at intersections between the pair of sustain electrodes and scan electrodes adjacent to each other and the address electrodes.
  • a layer made of a dielectric dielectric layer
  • a layer for protecting the electrode and the dielectric layer protective layer
  • a layer containing a phosphor phosphor layer
  • Gas is sealed inside the discharge cell.
  • the PDP drive device controls the potentials of the sustain electrode, the scan electrode, and the address electrode of the PDP according to an ADS (Address Display-period Separation) method.
  • the ADS method is a kind of sub-field method.
  • one field of an image has multiple Divided into subfields.
  • the subfield includes an initialization period, an address period, and a discharge maintaining period.
  • the above three periods are set in common for all discharge cells of the PDP (see, for example, Patent Documents 1 and 2).
  • an initialization pulse voltage is applied between the sustain electrode and the scan electrode.
  • a scan pulse voltage is sequentially applied to the scan electrodes, and an address pulse voltage is applied to some of the address electrodes.
  • an address electrode to which an address pulse voltage is to be applied is selected based on a video signal input from the outside.
  • a discharge sustain pulse voltage is applied simultaneously and periodically to all pairs of sustain electrodes and scan electrodes.
  • the sustaining pulse voltage is lower than the discharge start voltage.
  • the wall charge voltage that is, the wall voltage is added to the sustaining pulse voltage. Therefore, the voltage between the sustain electrode and the scan electrode exceeds the discharge start voltage. As a result, gas discharge continues and light is emitted.
  • Patent Document 1 Japanese Patent Laid-Open No. 2005-266776
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2004-287003
  • the start voltage of the up-ramp waveform is too low, it takes time for the voltage applied to the scan electrode to reach a predetermined upper limit potential, and the initialization period becomes longer. As the initialization period becomes longer, the number of subfields that can be set decreases and the number of display gradations decreases.
  • the initialization period is preferably short.
  • the start voltage of the up-ramp waveform is increased (for example, higher than the discharge start voltage), strong light emission occurs and the contrast is adversely affected.
  • the PDP drive device includes a separation switch element, and the potential fluctuation is realized by electrically disconnecting the sustain voltage source of each electrode drive circuit as necessary via the separation switch element.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a PDP drive device and drive that realize good contrast and gradation without causing an increase in the initialization period. It is to provide a moving method.
  • a method for driving a plasma display panel which includes a scan electrode, a sustain electrode, and an address electrode, and includes a plurality of discharge cells.
  • the start voltage of the monotonically increasing waveform is applied during the address period in the initialization period in which the voltage is applied prior to the address period in which the discharge cells to be discharged are selected.
  • the maximum value force of the voltage applied to the scan electrode is set to be larger than the i-th voltage, which is a voltage difference obtained by subtracting the minimum value, and less than the discharge start voltage.
  • a method for driving a plasma display panel including a scan electrode, a sustain electrode and an address electrode, and including a plurality of discharge cells.
  • the start voltage of the monotonically increasing waveform is set to the minimum value of the voltage applied to the scanning electrode in the discharge sustain period. Is set to a predetermined voltage lower than the sustain voltage, which is a maximum value of the voltage applied to the scanning electrode during the discharge sustain period, and a monotonically increasing waveform is applied using the predetermined voltage as a start voltage.
  • a driving device for a plasma display panel which includes a sustain electrode, a scan electrode, and an address electrode, and includes a plurality of discharge cells.
  • the drive device rises sharply at the start of the initialization period, and then generates a monotonically increasing waveform, a sustaining power supply that provides a voltage to be applied to the scan electrode during the discharge sustain period, A discharge sustain pulse generation circuit including a high side sustain switch element and a low side sustain switch element electrically connected in series, and a voltage applied to the scan electrode during an address period for selecting a discharge cell to be discharged are applied.
  • a scanning voltage source, and a scanning circuit including a non-side scanning switch element and a low-side scanning switch element electrically connected in series.
  • a driving device for a plasma display panel which includes a sustain electrode, a scan electrode, and an address electrode, and includes a plurality of discharge cells.
  • the drive device includes a high-side ramp waveform generator for generating a monotonically increasing waveform, a sustain power supply for applying a voltage to be applied to the scan electrode during the discharge sustain period, and a no-side sustain switch electrically connected in series.
  • a discharge sustain pulse generating circuit including a device and a low-side sustain switch device, and a scan voltage source for applying a voltage to be applied to the previous scan electrode during an address period for selecting a discharge cell to be discharged. Inserted in the path between the scanning circuit that includes the high-side scanning switch element and the low-side scanning switch element, and the positive terminal of the sustain voltage source and the high-side ramp waveform generator, preventing the current from flowing into the positive terminal of the sustain power source First separation switch element.
  • a plasma comprising a plasma display panel capable of displaying an image by light emission by discharge between electrodes, and a driving device for driving the plasma display panel of any one of the above aspects.
  • a display is provided.
  • the start voltage of the up-ramp waveform applied in the initialization period is set to a value in a predetermined range, so that the initialization period is not lengthened and good contrast and level are obtained.
  • a PDP drive unit that achieves tonal display can be realized.
  • the breakdown voltage of the isolation switch element can be reduced.
  • the isolation switch elements become low resistance as the withstand voltage is reduced, so the number of isolation switch elements connected in parallel can be reduced, the mounting area can be reduced, the wiring impedance is reduced, the ringing is reduced, and the operating margin of the PDP An effect such as enlargement of the image can be obtained. Furthermore, since the conduction loss due to the separation switch element during the discharge sustain period is reduced, the power consumption can also be reduced.
  • FIG. 1 is a block diagram showing a configuration of a plasma display according to an embodiment of the present invention.
  • FIG. 2 is a detailed configuration diagram of a scanning electrode driving unit in the plasma display driving device in the first exemplary embodiment.
  • FIG. 3A shows the voltage waveform applied to the scan electrode of the PDP and the on period of each switch element included in the scan electrode driver in the initialization period, the address period, and the discharge sustain period in the first embodiment.
  • FIG. 3B In another example of the PDP driving method of the first embodiment, the voltage waveform applied to the scan electrode of the PDP in the initialization period, the address period, and the discharge sustain period, and each of the voltage included in the scan electrode drive unit The figure which shows the ON period of the switch element
  • FIG. 3C In another example of the PDP driving method of the first embodiment, the voltage waveform applied to the scan electrode of the PDP in the initialization period, the address period, and the discharge sustain period, and each of the voltage included in the scan electrode drive unit The figure which shows the ON period of the switch element
  • FIG. 4 is a diagram showing another circuit configuration example of the scan electrode driving unit.
  • FIG. 5 is a diagram showing another circuit configuration example of the scan electrode driving unit.
  • FIG. 6A is a diagram showing another circuit configuration example of the scan electrode driver
  • FIG. 6B is a diagram showing another circuit configuration example of the scan electrode driving unit.
  • FIG. 7A is a diagram showing another circuit configuration example of the scan electrode driver
  • FIG. 7B is a diagram showing another circuit configuration example of the scan electrode driver
  • FIG. 8 is a detailed configuration diagram of a scan electrode driving unit in the plasma display driving apparatus in the second embodiment.
  • ⁇ 10 A diagram showing a voltage waveform applied to the scan electrode of the PDP and an on period of each switch element included in the scan electrode driving unit in the initialization period, the address period, and the discharge sustain period in the second embodiment.
  • ⁇ 11 A diagram showing a voltage waveform applied to the scan electrode of the PDP and an on period of each switch element included in the scan electrode driving unit in the initialization period, the address period, and the discharge sustain period in the third embodiment
  • FIG. 12 is a detailed configuration diagram of a scan electrode driving unit in the plasma display driving apparatus in the fourth embodiment.
  • FIG. 16 is a detailed configuration diagram of a scan electrode driving unit in the plasma display driving apparatus in the sixth embodiment.
  • FIG. 1 is a block diagram showing a configuration of a plasma display according to an embodiment of the present invention.
  • the plasma display has a PDP drive 10, plasma display panel (PDP ) 20 and a control unit 30.
  • the PDP 20 is, for example, an AC type, and has a three-electrode surface discharge type structure.
  • Address electrodes Al, A2, A3,... Are arranged on the rear substrate of the PDP 20 along the width direction of the panel.
  • sustain electrodes XI, X2, X3,... And scan electrodes Yl,... 2, ⁇ 3,... Are alternately arranged along the longitudinal direction of the panel.
  • the sustain electrodes XI, ⁇ 2, ⁇ 3, ... are connected to each other and have substantially the same potential.
  • a discharge cell is installed at the intersection of a pair of sustain electrode and scan electrode adjacent to each other (for example, a pair of sustain electrode ⁇ 2 and scan electrode ⁇ 2) and an address electrode (for example, address electrode ⁇ 2) (for example, FIG. (See the shaded area (1) shown in 1).
  • a layer made of a dielectric (dielectric layer), a layer for protecting the electrode and the dielectric layer (protective layer), and a layer containing a fluorescent substance (fluorescent layer) are provided on the surface of the discharge cell.
  • a layer made of a dielectric (dielectric layer), a layer for protecting the electrode and the dielectric layer (protective layer), and a layer containing a fluorescent substance (fluorescent layer) are provided on the surface of the discharge cell.
  • a predetermined pulse voltage is applied between the sustain electrode, the scan electrode, and the address electrode, discharge occurs in the discharge cell.
  • the gas in the discharge cell is excited and emits ultraviolet rays.
  • the ultraviolet rays excite the fluorescent material on the
  • the PDP driver 10 includes a scan electrode driver 11, a sustain electrode driver 12, and an address electrode driver 13.
  • Input terminals 1 of scan electrode drive unit 11 and sustain electrode drive unit 12 are connected to a power supply unit (not shown).
  • the power supply unit first converts an AC voltage from an external commercial AC power source into a constant DC voltage (for example, 400 V). Furthermore, the DC voltage is converted to the sustain voltage Vs by a DC-DC converter.
  • the sustain voltage Vs is applied to the PDP driving device 10. As a result, the potential of the input terminal 1 is maintained higher than the ground potential (0) by the sustain voltage Vs.
  • the output terminals of the scan electrode driver 11 are individually connected to the scan electrodes Yl, ⁇ 2, ⁇ 3, ... of the PDP 20, respectively.
  • the scan electrode driver 11 changes the potential of each of the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the output terminal of sustain electrode drive unit 12 is connected to sustain electrodes XI, X2, X3,.
  • the sustain electrode driver 12 changes the potentials of the sustain electrodes XI, X2, X3,.
  • the address electrode drive unit 13 is individually connected to each of the address electrodes Al, A2, A3,.
  • the address electrode driver 13 generates a signal pulse voltage based on the video signal from the external force and applies it to the electrode selected from the address electrodes Al, A2, A3,.
  • the PDP driving device 10 follows the ADS (Address Display-period Separation) method and controls the potential of each electrode of the PDP20.
  • each field is divided into a plurality of subfields.
  • three periods initialization period, address period, and discharge sustain period
  • the length of the sustain period varies from subfield to subfield. In each of the initialization period, the address period, and the discharge sustain period, different pulse voltages are applied to the discharge cells as follows.
  • an initialization pulse voltage is applied between the sustain electrodes XI, X2, X3,... And the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the wall charge is made uniform in all discharge cells.
  • the scan electrode driver 11 sequentially applies the scan pulse voltage to the scan electrodes Yl, ⁇ 2, ⁇ 3,.
  • the address electrode driver 13 applies the signal pulse voltage to the address electrodes Al, ⁇ 2, A3,.
  • the address electrode to which the signal pulse voltage is to be applied is selected based on the video signal input from the outside.
  • the scan electrode drive unit 11 and the sustain electrode drive unit 12 alternately change the discharge sustain pulse voltage to the scan electrodes Yl, ⁇ 2, ⁇ 3, ... and the sustain electrodes XI, ⁇ 2, ⁇ 3, ... and Apply to.
  • discharge is maintained in the discharge cell in which wall charges are accumulated during the address period, and light emission occurs. Since the length of the discharge sustain period varies from subfield to subfield, the light emission time per field of the discharge cell, that is, the luminance of the discharge cell is adjusted by selecting the subfield to emit light.
  • Scan electrode driver 11, sustain electrode driver 12, and address electrode driver 13 each include a switching inverter.
  • the control unit 30 performs switching control for these drive units. As a result, an initialization pulse voltage, a scan pulse voltage, a signal pulse voltage, and a discharge sustaining pulse voltage are generated with a predetermined waveform and timing, respectively.
  • the control unit 30 selects an address electrode to which a signal pulse voltage is applied based on a video signal having an external force.
  • the controller 30 further determines the length of the discharge sustain period after the application of the signal pulse voltage, that is, the subfield to which the signal pulse voltage is to be applied. As a result, each discharge cell emits light with appropriate brightness. In this way, the image corresponding to the video signal is reproduced by PDP20.
  • FIG. 2 shows a detailed configuration of the scan electrode driving unit 11.
  • Figure 2 also shows the equivalent circuit of PDP20.
  • Scan electrode driver 11 includes a scan pulse generator 1Y, an initialization pulse generator 2 ⁇ ⁇ , a discharge sustain pulse generator 3 ⁇ , and a recovery circuit 4 ⁇ .
  • PDP20 is equivalently represented by the stray capacitance Cp (hereinafter referred to as “PDP panel capacitance”) between sustain electrode X and scan electrode ⁇ , and the path of current flowing through PDP20 during discharge in the discharge cell is omitted. Is done.
  • the scanning noise generator 1Y includes a first constant voltage source VI and a series circuit (hereinafter referred to as “scanning circuit”) 10Y of a high side scanning switch element Q1Y and a low side scanning switch element Q2Y.
  • the first constant voltage source VI is based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter (not shown). Maintain a certain voltage VI above the potential.
  • the two scanning switch elements Q1Y and Q2Y are, for example, MOSFETs. In addition, an IGBT or a bipolar transistor may be used.
  • the positive electrode of the first constant voltage source VI is connected to the drain of the high-side scanning switch element Q1Y.
  • the source of high side scan switch element Q1Y is connected to the drain of low side scan switch element Q2Y.
  • the connection point J1Y between them is connected to one scan electrode Y of the PDP20.
  • the source of the low-side scanning switch element Q2Y is connected to the negative electrode of the first constant voltage source VI.
  • the scanning circuit 10Y actually includes a series circuit of a no-side scanning switch element and a low-side scanning switch element, which is provided in the same number as the scanning electrodes Yl, ⁇ 2,. Each series circuit is connected to each of the scan electrodes Yl, ⁇ 2,.
  • the initial pulse generator 2 is the second constant voltage source V2, high side ramp waveform generator QR1
  • Low-side ramp waveform generator QR2 Low-side ramp waveform generator QR2, third constant voltage source V3, first isolation switch element Q
  • the second constant voltage source V2 maintains the potential of the positive electrode by a predetermined voltage V2 higher than the potential of the negative electrode based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter.
  • the third constant voltage source V3 maintains the potential of the positive electrode by a predetermined voltage V3 higher than the potential of the negative electrode based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter.
  • the high side ramp waveform generators QR1 and QR2 include, for example, an N-channel MOSFET (NMOS) and a capacitor that connects the gate and drain of the NMOS.
  • NMOS N-channel MOSFET
  • the ramp waveform generators QR1 and QR2 When the ramp waveform generators QR1 and QR2 are turned on, the NMOS drain-source voltage changes to zero at a substantially constant speed. That is, the ramp waveform generators QR1 and QR2 generate a ramp waveform that monotonously increases or monotonously decreases.
  • the ramp waveform is not limited to a waveform that increases or decreases linearly, but also includes a waveform that increases or decreases in a curvilinear manner and a waveform that increases or decreases in a stepwise manner due to the CR time constant.
  • the positive electrode of the second constant voltage source V2 is connected to the drain of the high side ramp waveform generator QR1.
  • the source of QR1 is connected to the negative terminal of the first constant voltage source VI. .
  • the negative electrode of the second constant voltage source V2 is grounded.
  • the drain of the low side ramp waveform generator QR2 is connected to the negative electrode of the first constant voltage source VI, and the source of the low side ramp waveform generator QR2 is connected to the negative electrode of the third constant voltage source V3.
  • the positive electrode of the third constant voltage source V3 is grounded.
  • the source of the second separation switch element QS2 is connected to the negative electrode of the first constant voltage source VI.
  • the drain of the second isolation switch element QS2 is connected to the drain of the first isolation switch element QS1, and the source of the first isolation switch element QS1 is connected to the connection point J2 Y of the discharge sustain pulse generator 3Y.
  • the case where the voltage V2 of the second constant voltage source is larger than the sustain voltage Vs is described.
  • the voltage V2 of the second constant voltage source is equal to or lower than the sustain voltage Vs, If the high-side sustaining switch element Q7Y is off, it will not be clamped to the sustaining voltage Vs in mode V! /, So the first isolation switch element QS1 is not required.
  • Discharge sustaining pulse generating unit 3Y includes a series circuit of high side sustaining switch element Q7Y and low side sustaining switch element Q8Y.
  • the sustain voltage source Vs maintains the positive electrode potential higher than the negative electrode potential by a constant voltage Vs.
  • the positive electrode of sustain voltage source Vs is connected to the drain of high side sustain switch element Q7Y, and the source of high side sustain switch element Q7Y is connected to the drain of low side sustain switch element Q8Y.
  • the source of the low-side sustain switch element Q8Y is connected to the negative electrode of the sustain voltage source Vs.
  • the negative electrode of the sustain voltage source Vs is, for example, 0V (ground state).
  • the connection point J2Y between the high-side sustain switch element Q7Y and the low-side sustain switch element Q8Y is connected to the source of the first separation switch element QS1 as the output terminal of the discharge sustain pulse generator 3Y.
  • the voltage Vs is the maximum voltage value applied to the scan electrode during the sustain discharge operation. In the following explanation, the ground potential is also high by the voltage V, and the potential is expressed as the potential V.
  • the recovery circuit 4Y includes a first recovery inductor LY1, a second recovery inductor LY2, a recovery capacitor CY, a first recovery diode D1, a second recovery diode D2, a noisy side recovery switch element Q9Y, and a low side recovery switch. Includes element Q10Y.
  • Two recovery switch elements The children Q9Y and Q10Y are, for example, MOSFETs. In addition, an IGBT or a bipolar transistor may be used.
  • the source of the high-side recovery switch element Q9Y is connected to the anode of the first recovery diode D1, and the force sword of the first recovery diode D1 is connected to one end of the first recovery inductor LY1.
  • One end of the second recovery inductor LY2 is connected to the anode of the second recovery diode D2, and the force sword of the second recovery diode D2 is connected to the drain of the low-side recovery switch element Q10Y.
  • the other end of the first recovery inductor LY1 is connected to the connection point J2Y.
  • the other end of the second recovery inductor LY2 is connected to the connection point J2Y.
  • One end of the recovery capacitor CY is connected to the negative electrode of the DC voltage Vs, and the other end is connected to the drain of the high side recovery switch element Q9Y and the source of the low side recovery switch element Q10Y.
  • the capacity of the recovery capacitor CY is sufficiently larger than the panel capacity Cp of the PDP20.
  • the voltage across the recovery capacitor CY is maintained substantially equal to the half value VsZ2 of the sustain voltage Vs applied from the power supply.
  • the recovery circuit 4Y performs LC resonance between the first and second recovery inductors LY1 and LY2, the recovery capacitor CY, and the panel capacitance of PDP20, via the diode D2 and the low-side recovery switch element Q10Y. Collect power from PDP20 to recovery capacitor CY. Further, the recovered power is supplied from the recovery capacitor CY to the PDP 20 via the high-side recovery switch element Q9Y and the diode D1. Note that the output end of the recovery circuit 4Y (the other end of the first recovery inductor LY1) is the “power supply end”, and the input end of the recovery circuit 4Y (the other end of the second recovery inductor LY2) is the “power recovery end”. " The recovery circuit 4Y reduces power consumption.
  • FIG. 3A is a diagram showing a voltage waveform applied to the scan electrode Y of the PDP 20 and an on period of each switch element included in the scan electrode driving unit 11 in each of the initialization period, the address period, and the discharge sustain period.
  • the ON period of each switch element is indicated by hatching.
  • the initialization period is divided into the following nine modes I to IX according to changes in the initialization pulse voltage. As shown in Fig. 3A, a voltage waveform (ramp waveform) that rises or falls in mode II, mode V, and mode IX is applied to the scan electrodes. The operation in each mode will be described below. Note that the period of the mode I and II in the initialization period is referred to as “erasing period”.
  • the erasing period is a period for erasing the wall charges of the discharge cells that have been discharged during the discharge maintaining period.
  • the strong discharge cell not discharged during the discharge sustain period in modes I and II is a strong discharge, Weak discharge does not occur.
  • the wall charges accumulated in the discharge cells are almost uniform. Therefore, all the discharge cells have an up-ramp waveform and a down-ramp waveform. A weak discharge occurs.
  • low-side scan switch element Q2Y, first separation switch element QS1, second separation switch element QS2, and high-side sustain switch element Q7Y are maintained in the ON state.
  • the remaining switch elements are kept off.
  • the scan electrode Y is maintained at the potential Vs which is higher by the sustain voltage Vs than the ground potential ( ⁇ 0) force.
  • the high side sustain switch element Q7Y and the second separation switch element QS2 are turned off while the low side scan switch element Q2Y and the first separation switch element QS1 are kept on, and the low side ramp waveform Generator QR2 turns on.
  • the remaining switch elements are kept off.
  • the potential of the scan electrode ⁇ falls at a constant speed to the potential V3, which is lower than the ground potential (0) by the voltage V3 of the third constant voltage source. In this way, the applied voltage uniformly drops to the potential of V3 uniformly in all the discharge cells of DP20. As a result, the wall charge is removed (erased) in the discharge cell having the wall charge of PDP20 and is made uniform.
  • the sustain voltage Vs is applied to the sustain electrode X immediately before the low-side ramp waveform generator QR2 is turned on.
  • the voltage applied to the sustain electrode X may be lower than the sustain voltage Vs.
  • the sustain voltage Vs may be applied during Mode I.
  • the low-side ramp waveform generator QR2 is turned off while the low-side scan switch element Q2Y and the first separation switch element QS1 are kept on, and the second separation switch element QS2 and the low-side maintenance switch are turned on.
  • the device Q8Y is turned on, and the remaining switch devices are kept off. As a result, the scan electrode Y rises to the ground potential (O).
  • the first separation switch element QS1, the second separation switch element Q S2 and the low side sustaining switch element Q8Y are maintained in the ON state, and the low side running switch element Q2Y is turned off and the high side switching element Q2Y is turned off.
  • the scanning switch element Q1Y is turned on, and the remaining switch elements are kept off.
  • the potential of the scan electrode Y rises from the ground potential (0) to the potential VI that is higher by the voltage VI of the first voltage source VI.
  • Voltage VI is smaller than the discharge start voltage applied to the scan electrode during sustain discharge operation.
  • the starting voltage when raising the applied voltage to the scan electrode Y in the initialization period is set to a value lower than the discharge starting voltage. This prevents light emission in the discharge cell. The reason will be described below.
  • a discharge sustaining period (Note: Mode I is a part of the discharge sustaining period)
  • the power that the discharge cell emits (discharges), that is, the wall of the discharge cell Whether or not charges are accumulated depends on the state of the image.
  • the discharge start voltage is lower than normal, so the position of the light emitting (discharged) discharge cell is It depends on the state of the image.
  • the discharge cells of the PDP 20 are subject to changes over time due to variations in the discharge starting voltage in each discharge cell and differences in light emission (discharge) time in the discharge cells.
  • the wall charge may not be sufficiently removed in the discharge cell with the wall charge of PDP20 in mode II.
  • the voltage applied to the scan electrode Y is lower than the discharge start voltage and can only be increased to the voltage, light emission does not occur in all the discharge cells of the PDP 20 even in such a case.
  • the discharge start voltage includes variations in the discharge start voltage within the surface of the panel, changes over time, and low discharge start voltage due to discharge cells between adjacent ones. In consideration of the following effects, the lowest discharge start voltage is adopted. This discharge start voltage is generally slightly higher than the sustain voltage Vs.
  • the first separation switch element QS1 and the low-side maintenance switch element Q8Y are turned off while the high-side scan switch element Q1Y and the second separation switch element QS2 are maintained in the on state.
  • Side ramp waveform generator QR1 turns on.
  • the remaining switch elements are kept off.
  • the sum voltage Vr is referred to as “the upper limit of the initialization pulse voltage”.
  • the drain potential of the first isolation switch element QS1 also rises via the second isolation switch element QS2.
  • the applied voltage uniformly increases in all the discharge cells of the PDP 20 toward the upper limit Vr of the initialization pulse voltage relatively slowly.
  • uniform wall charges are accumulated in all discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to be weak.
  • the high / side sustain switch element Q7Y is turned on while the high side scan switch element Q1Y, the second separation switch element QS2 and the high side ramp waveform generator QR1 are maintained in the on state. The remaining switch elements are kept off. In mode VI, the potential of scan electrode Y has already reached potential Vr.
  • the drain potential of the first isolation switch element QS1 rises.
  • the high-side switch element Q7Y may be turned on when the drain potential of the first isolation switch element QS1 becomes the potential V2 by the second constant voltage source V2.
  • the high-side sustain switch element Q7Y in mode VI, the high-side sustain switch element Q7Y is turned on. However, the drain potential of the first isolation switch element QS1 does not rise above the voltage V2 of the second constant voltage source, so the high-side sustain switch element Q7Y may remain off.
  • the applied voltage uniformly increases in all the discharge cells of the PDP 20 to the upper limit Vr of the initialization pulse voltage relatively slowly.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, the light emission of the discharge cell is suppressed to be weak.
  • the high-side ramp waveform generator QR1 is turned off while the high-side scan switch element Q1Y, the second separation switch element QS2 and the high-side sustain switch element Q7Y are maintained in the ON state.
  • the isolation switch element QS1 turns on. The remaining switch elements are kept off. As a result, the potential of the scan electrode Y falls to the potential (Vs + Vl).
  • the high-side sustain switch element Q7Y is turned on. However, since the body diode of the high-side sustaining switch element Q7Y conducts, the non-side sustaining switch element Q7Y can remain off.
  • the first and second separation switch elements QS1, QS2 and the high-side sustain switch element Q7Y are maintained in the ON state, and the non-side shift switch element Q1Y is turned off.
  • the low-side scanning switch element Q2Y is turned on.
  • the remaining switch elements are kept off. As a result, the potential of the scan electrode Y falls to the potential Vs.
  • the low-side scan switch element Q2Y and the first separation switch element QS1 are maintained in the ON state, while the high-side sustain switch element Q7Y and the second switch element Q7Y Separation switch element QS2 turns off and low side ramp waveform generator QR2 turns on. The remaining switch elements are kept off.
  • the potential of the scan electrode Y drops to the potential –V3 at a constant rate.
  • the sustain voltage Vs is applied to the sustain electrode X immediately before the low-side ramp waveform generator QR2 is turned on.
  • the voltage applied to the sustain electrode X may be lower than the sustain voltage Vs. Further, the sustain voltage V s may be applied to the sustain electrode X during the modes VII and VIII.
  • mode IX modes IV to VIII
  • a relatively gentle voltage having a polarity opposite to that applied in modes IV to VIII is applied, so that unlike mode II, wall charges are uniformly removed in all discharge cells. , Uniform.
  • the rate of decrease of the applied voltage force S is small, so that the light emission of the discharge cell is suppressed weakly.
  • all address electrodes A are applied to the address electrode A during the mode IV period and the initial period of the mode V.
  • the upper limit Va of the signal pulse voltage may be applied (the signal pulse applied to the address electrode A may be turned on.) 0 Specifically, when the signal pulse voltage is applied during the mode IV period In the mode IV period, the potential of all address electrodes A may reach the upper limit Va of the signal pulse voltage.
  • the potential of the scan electrode Y rises due to capacitive coupling between the address electrode A and the scan electrode Y by applying the signal pulse voltage. Therefore, the potentials of all the address electrodes A only need to reach the upper limit Va of the signal pulse voltage by the initial period of mode V in which the potential of the scan electrode Y reaches the discharge start voltage due to the application of the signal pulse voltage.
  • the signal pulse voltage applied to all the address electrodes A may be set to the upper limit Va and the ground potential (the signal pulse applied to the address electrode A is turned off).
  • the potential of the sustain electrode X reaches the sustain voltage Vs during the period of modes IV to IX (mode IX in the figure).
  • the signal pulse voltage is set to the ground potential prior to the voltage application of the sustain electrode driver.
  • FIG. 3B shows another example of the driving method in the initialization period.
  • the operation in modes VII to VIII in which the voltage applied to the scan electrode is lowered from the upper limit Vr of the initialization pulse voltage to the sustain voltage Vs is different from that shown in FIG. 3A.
  • the high-side ramp waveform generator QR1 in mode VII, the high-side ramp waveform generator QR1 is turned off, the first separation switch element QS1 is turned on, and in mode VIII, the no-side running switch Element Q1Y was turned off, and low-side scan switch element Q2Y was turned on!
  • the high-side scanning switch element Q1Y in mode VII, the high-side scanning switch element Q1Y is turned off, the low-side scanning switch element Q2Y is turned on, and in mode VIII, the high-side ramp waveform generator QR1 is turned off.
  • the first separation switch element QS1 is turned on.
  • the operation of mode VII and the operation of mode VIII are reversed from those shown in FIG. 3A. Note that the concept of the driving method shown in FIG. 3B can be applied to other embodiments described later.
  • FIG. 3C shows another example of the driving method in the initialization period.
  • the operation in modes IV to V in which the voltage applied to the scan electrode is increased from the ground potential to the upper limit Vr of the initialization pulse voltage is different from that shown in FIG. 3A.
  • the operation of modes IV to V will be described.
  • the high side ramp waveform generator QR1 and the second separation switch element QS2 are maintained in the on state, the low side scan switch element Q2Y is turned off, and the no side scan switch element Q1Y is turned on. The remaining switch elements are kept off.
  • the potential of the scan electrode Y is increased by the voltage Vk increased by the negative ramp waveform generator QR1 during the mode IV period with respect to the ground potential (0) and the voltage VI of the first voltage source VI. ! Increases from the sum of the potential VI (Vk + Vl) to the initialization pulse voltage upper limit Vr.
  • the voltage (Vk + Vl) is smaller than the discharge start voltage.
  • the starting voltage when raising the voltage applied to the scan electrode Y in this initializing period is set to a value lower than the discharge starting voltage. This prevents light emission in the discharge cell.
  • the signal pulses are applied to all the address electrodes A in the initial period of mode V.
  • the upper limit Va of the source voltage may be applied! (The signal pulse applied to the address electrode A may be turned on.).
  • the potential of the scan electrode Y rises due to the capacitive coupling between the address electrode A and the scan electrode Y due to the application of the signal pulse voltage. Therefore, the potentials of all the address electrodes A only need to reach the upper limit Va of the signal pulse voltage by the initial period of mode V when the potential of the scanning electrode Y reaches the discharge start voltage due to the influence of the signal pulse voltage application.
  • the sustain voltage Vs is maintained at the sustain electrode.
  • the high side scan switch element Q1Y is maintained in the on state and the low side scan switch element Q2Y is maintained in the off state for all the scan electrodes Y !. Therefore, the potentials of all the scan electrodes Y are uniformly maintained at the upper limit Vp of the scan pulse voltage.
  • scan electrode driving unit 11 changes the potential of scan electrode Y as follows (see scan pulse voltage SP shown in FIG. 3A).
  • scan pulse voltage SP shown in FIG. 3A.
  • the high side scan switch element Q1Y connected to the scan electrode Y is turned off and the low side scan switch element Q2Y is turned on.
  • the potential of the scan electrode Y drops to ⁇ V3.
  • the low-side scanning switch element Q2Y connected to the scanning electrode Y is turned off and the high-side scanning switch element Q1Y is turned on.
  • the potential of the scan electrode Y rises to the upper limit Vp of the scan pulse voltage.
  • the scan electrode drive unit 11 sequentially performs the same switching operation as described above for the scan switch element pairs Q1Y and Q2Y connected to the scan electrodes.
  • the scan pulse voltage SP is sequentially applied to each of the scanning electrodes.
  • the scan pulse voltage SP is applied to one scan electrode Y and the signal pulse voltage is applied to one address electrode A
  • the voltage between the scan electrode Y and the address electrode A is different. Higher than the voltage between the electrodes. Therefore, a discharge occurs at the discharge cell located at the intersection between the scan electrode Y and the address electrode A. The discharge accumulates new wall charges on the surface of the discharge cell.
  • scan electrode drive unit 11 and sustain electrode drive unit 12 alternately apply a sustain discharge pulse voltage to scan electrode Y and sustain electrode X, respectively (see FIG. 3A).
  • discharge occurs in the discharge cells in which wall charges are accumulated during the address period. Since it is maintained, light emission occurs.
  • the non-side recovery switch element Q9Y is turned on, the low-side sustain switch element Q8Y is on, and the voltage across the panel capacitance Cp is maintained at 0V.
  • the high-side recovery switch element Q9Y is turned on, the recovery capacitor CY, the high-side recovery switch element Q9Y, the first recovery diode D1, the first recovery inductor LY1, and the panel capacitance Cp make the LC resonant circuit It is formed. This increases the voltage across the panel capacitance Cp to Vs. The remaining switch elements are kept off.
  • the high side recovery switch element Q9Y is turned off and the high side sustain switch element Q7 Y is turned on, the voltage across the panel capacitance Cp is maintained at Vs. At this time, since the drain-source voltage of the high-side sustain switch element Q7Y is zero, it can be turned on with almost no loss (the remaining switch elements are maintained in the off state).
  • the low side recovery switch element Q10Y is turned off and the low side sustain switch element Q8Y is turned on, the voltage across the panel capacitance Cp is maintained at zero. At this time, since the drain-source voltage of the low-side sustain switch element Q8Y is zero, it can be turned on with almost no loss (the remaining switch elements are maintained in the off state).
  • the technical idea of this embodiment can be applied to the circuit configuration of FIG. In Fig. 5, the connection position of the high-side ramp waveform generator QR1 of the initialization pulse generator 6Y is different from that in Fig. 2, and the source of the high-side waveform generator QR1 is connected to the drain of the high-side scan switch element Q1Y.
  • the second constant voltage source V2 of the initialization pulse generator 6Y is replaced with a fourth constant voltage source Vr.
  • the fourth constant voltage source Vr is based on the sustain voltage Vs applied from the power supply unit by, for example, a DC-DC converter (not shown), and the fourth constant voltage source Vr has a positive potential from a negative potential. Maintain a constant voltage Vr high.
  • the voltage Vr is the same voltage as the upper limit Vr of the initialization pulse voltage.
  • the technical idea of this embodiment can be applied to the circuit configuration of FIG. 6A.
  • the connection position of the first separation switch element QS1 in the initialization pulse generator 7Y is different from that in FIG. 2, and the source of the first separation switch element QS1 is connected to the source of the high-side sustain switch element Q7Y.
  • the drain of the first isolation switch element QS1 is connected to the drain of the low-side sustain switch element Q8Y. As a result, the amount of current flowing through the first separation switch element QS1 during the sustain period can be reduced.
  • FIG. 6B differs from that in FIG. 6A in the connection position of the source of the high-side ramp waveform generator QR1. That is, in the configuration shown in FIG. 6B, the source of the high-side ramp waveform generator QR1 is connected to the drain of the second separation switch QS2. With this configuration, the drain and source voltage of the absolute maximum rating of the no-side ramp waveform generator QR1 can be lowered.
  • FIG. 7B differs from that of FIG. 7A in the connection position of the source of the high-side ramp waveform generator QR1. That is, in the configuration shown in FIG. 7B, the source of the high-side ramp waveform generator QR1 is connected to the drain of the second separation switch QS2. With this configuration, the drain / source voltage of the absolute ramp waveform generator QR1 with the absolute maximum rating can be reduced. [0105] 1. 4 Summary
  • the PDP driving device of the present embodiment reduces the start voltage of the rising ramp waveform in the initialization period (that is, the start voltage when increasing the voltage applied to the scan electrode Y) to a voltage lower than the discharge start voltage. Set. Therefore, when a voltage exceeding the discharge start voltage is applied to the scan electrode Y, it is a period during which the voltage gradually rises to the scan electrode Y (up-ramp waveform period), and thus weak light emission occurs. This suppresses light emission when the applied voltage rises, and provides good contrast when displaying images on a PDP.
  • FIG. 8 shows a detailed configuration of the scan electrode driving unit according to the second embodiment of the present invention.
  • the scan electrode driving unit 11 according to the present embodiment is different from that of the first embodiment shown in FIG. 2 in the configuration of the initialization pulse generating unit. More specifically, the configuration of the high-side ramp waveform generator QR1 in the initialization pulse generator is different. Other components are the same as those in the first embodiment.
  • the configuration of the initialization pulse generator 9Y of the present embodiment is different from that of the initialization pulse generator 2 ⁇ of the first embodiment in the side ramp waveform generator QR1.
  • FIG. 9 ⁇ shows the detailed configuration of the high-side ramp waveform generator QR3.
  • the negative side ramp waveform generator QR3 includes a high side NMOS (Q30Y), a ramp waveform capacitor Cl, a ramp waveform Zener diode ZD1, and a gate circuit 33.
  • the drain of the high-side NMOS (Q30Y) is connected to the positive electrode of the second constant voltage source V2, and the source is connected to the negative electrode of the first constant voltage source VI.
  • One end of the ramp waveform capacitor C1 is connected to the drain of the high-side NMOS (Q30Y), and the other end is connected to the anode of the ramp waveform Zener diode ZD1.
  • Ramp waveform Zener diode ZD1's force sword is connected to the gate of the high-side NMOS (Q30Y).
  • the gate circuit 33 is connected to the gate of the high side NMOS (Q30Y), receives a control signal from the control unit 30, and outputs a predetermined current based on the control signal.
  • the gate circuit 33 when the gate circuit 33 receives a signal from the control unit 30, it outputs a constant current. As a result, a current flows through the zener diode ZD 1 for the ramp waveform, and a zener voltage Ve is generated. At this time, the charge accumulated in the ramp waveform capacitor C1 is a force that begins to discharge.
  • the drain-gate voltage of the high-side NMOS (Q30Y) is drastically reduced by the Zener voltage. For this reason, the source potential of the high-side NMOS (Q30Y) rises sharply even immediately after the control unit 30 receives the signal. This steep rise voltage depends on the Zener voltage of the ramp waveform Zener diode Z D1.
  • the electric current from the gate circuit 33 discharges the charge of the ramp waveform capacitor C1 at a constant rate, so that the source potential of the high side NMOS (Q30Y) also rises at a constant rate. After that, when the drain-gate voltage of the high-side NMOS (Q30Y) becomes zero and the gate-source voltage of the high-side NMOS (Q30Y) rises, the potential of the source and drain of the high-side NMOS (Q30Y) is almost Will be equal.
  • the start voltage (mode V start voltage) of the up-ramp waveform in the initialization period can be arbitrarily set by setting the Zener voltage of the Zener diode for the ramp waveform.
  • a shunt regulator, a diode, and a resistor may be used instead of the Zener diode. It can be set to any voltage depending on the relationship between the internal reference voltage and resistance.
  • Fig. 9B shows an example of the configuration of QR3, a high-side ramp waveform generator that includes a chantregulator.
  • 9A differs from the circuit configuration shown in FIG. 9A in that a diode D11, a series circuit of resistors Rll and R12, and a shunt regulator 35 are provided instead of the Zener diode ZD1 in the configuration of FIG. 9A. It is a point.
  • the electric current from the gate circuit 33 discharges the charge of the ramp waveform capacitor C1 at a constant rate, so that the source potential of the high side NMOS (Q30Y) also rises at a constant rate. After that, when the drain-gate voltage of the high-side NMOS (Q30Y) becomes zero and the gate-source voltage of the high-side NMOS (Q30Y) rises, the potential of the source and drain of the high-side NMOS (Q30Y) is almost Will be equal.
  • the start voltage (mode V start voltage) of the up-ramp waveform during the initialization period can be arbitrarily set by setting the predetermined voltage of the shunt regulator 35.
  • a constant voltage circuit can be used.
  • the ramp waveform in the initialization period in order to accumulate and remove wall charges uniformly and uniformly and to prevent strong light emission, the ramp waveform The slope cannot be steep.
  • the time of the initialization period depends on the potential difference between the ramp waveform slope, the ramp waveform start voltage, and the ramp waveform end voltage, if the ramp waveform slope is moderated, the initialization period becomes longer. Subfi The number of half periods is suppressed, and the number of gradations in image display is suppressed.
  • the start voltage of the rising ramp waveform in the initialization period is set so that the potential of the scan electrode Y is greater than VI and less than the discharge start voltage. Strong light emission can be suppressed by making the potential of the scan electrode Y smaller than the discharge start voltage.
  • the lowest discharge start voltage is adopted as the discharge start voltage in consideration of variations in the discharge start voltage within the surface of the panel, changes with time, and the effects of a decrease in the discharge start voltage due to discharge cells between adjacent ones.
  • This discharge start voltage is generally slightly higher than the sustain voltage Vs.
  • the ramp waveform start voltage in mode V can be increased by increasing the potential of scan electrode Y by V, so that the initialization period can be shortened. In this way, it is possible to achieve both shortening of the initialization period and suppression of light emission in mode IV. In other words, the contrast can be increased and the gradation can be increased in the image display.
  • FIG. 10 is a diagram illustrating a voltage waveform applied to the scan electrode Y of the PDP 20 and an on period of each switch element included in the scan electrode driving unit 11 in each of the initialization period, the address period, and the discharge sustain period.
  • the ON period of each switch element is indicated by hatching.
  • the operation in each period will be described. Note that only the voltage waveforms applied to the sustain electrode X and the address electrode A of the PDP 20 in the initialization period, the address period, and the discharge sustain period are shown, and the on period of each switch element is not shown.
  • the initialization period is divided into the following nine modes I to IX according to changes in the initialization pulse voltage.
  • low-side scan switch element Q2Y, first separation switch element QS1, second separation switch element QS2, and high-side sustain switch element Q7Y are maintained in the ON state.
  • the remaining switch elements are kept off. Accordingly, the scan electrode Y is maintained at a potential that is higher than the ground potential (0) by the voltage Vs of the sustain voltage Vs.
  • the sustain voltage Vs is applied to the sustain electrode X immediately before the low-side ramp waveform generator QR2 is turned on.
  • the voltage applied to the sustain electrode X may be a value lower than the sustain voltage Vs. Further, the sustain voltage Vs may be applied during the mode I period.
  • the low-side ramp waveform generator QR2 is turned off while the low-side scan switch element Q2Y and the first separation switch element QS1 are kept on, and the second separation switch element QS2 and the low-side maintenance switch are turned on. Turn on element Q8Y. The remaining switch elements are kept off. As a result, the scan electrode Y rises to the ground potential (0).
  • the first separation switch element QS1, the second separation switch element Q S2 and the low side sustain switch element Q8Y are maintained in the on state, and the low side running switch element Q2Y is turned off and the high side switch element Q2Y is turned off. Turn on the scanning switch element Q1Y. The remaining switch elements are kept off. As a result, the potential of the scan electrode Y rises to the potential that the ground potential (0) force is higher by the voltage VI of the first voltage source VI.
  • the voltage of scan electrode Y in mode IV is lower than voltage VI, that is, the discharge start voltage, and is increased only to the voltage. No light emission occurs in all the discharge cells of the PDP20 regardless of the image state during the period, for example, the discharge sustain period (Note: Mode I is part of the discharge sustain period)!
  • the value of the predetermined potential (that is, the start voltage of the up-ramp waveform) is Vs as an example of a value that is larger than V and less than the discharge start voltage.
  • the value of the predetermined potential can be appropriately changed by adjusting the Zener voltage Ve of the Zener diode ZD 1 for the ramp waveform.
  • the value of the predetermined potential (that is, the start voltage of the up-ramp waveform) may be set to a value that is larger than the V-beam and smaller than the discharge start voltage.
  • the applied voltage uniformly increases for all the discharge cells of the PDP 20, and rises relatively slowly as it tends to the upper limit Vr of the initialization pulse voltage.
  • uniform wall charges are accumulated in all discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the drain potential of the first isolation switch element QS1 rises.
  • the high-side switch element Q7Y may be turned on when the drain potential of the first isolation switch element QS1 becomes the voltage V2 of the second constant voltage source.
  • first isolation switch element QS1 Force that one diode remains off Voltage fluctuation ⁇ is transmitted to the drain of first isolation switch element QS1 via the parasitic capacitance of first isolation switch element QS1.
  • the source potential of the second isolation switch element QS2 is clamped when the body diode of the high-side NMOS (Q30Y) in the negative side ramp waveform generator QR3 is turned on, so the voltage fluctuations in the potential of the scan electrode ⁇ ⁇ does not occur.
  • the high-side sustain switch element Q7Y in mode VI, the high-side sustain switch element Q7Y is turned on. However, since the drain potential of the first isolation switch element QS1 does not rise above the voltage V2 of the second constant voltage source, the high-side sustain switch element Q7Y may remain off.
  • the applied voltage rises relatively slowly to the upper limit Vr of the initialization pulse voltage uniformly in all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the high-side ramp waveform generator QR3 is turned off while the high-side scan switch element Q1Y, the second separation switch element QS2 and the high-side sustain switch element Q7Y are maintained in the ON state.
  • the isolation switch element QS1 turns on.
  • the remaining switch elements are kept off.
  • the potential of the scan electrode Y drops from Vr to (Vs + Vl).
  • the high side sustaining switch element Q7Y is turned on. However, since the body diode of the high side switching element Q7Y conducts, it may remain off.
  • the first and second separation switch elements QS1, QS2 and the high-side sustain switch element Q7Y are maintained in the ON state, and the non-side shift switch element Q1Y is turned off.
  • the low-side scanning switch element Q2Y is turned on.
  • the remaining switch elements are kept off. As a result, the scan electrode Y falls to the potential Vs.
  • ⁇ Mode IX> In the scan electrode driver 11, the high side sustain switch element Q7Y and the second separation switch element QS2 are turned off while the low side scan switch element Q2Y and the first separation switch element QS1 are kept on, and the low side ramp waveform Generator QR2 turns on. The remaining switch elements are kept off.
  • the potential of the scan electrode Y is lowered to the potential ⁇ V3 by the third constant voltage source at a constant speed.
  • the sustain voltage Vs is applied to the sustain electrode X immediately before the low-side ramp waveform generator QR2 is turned on.
  • the voltage applied to the sustain electrode X may be lower than the sustain voltage Vs. Further, the sustain voltage Vs may be applied to the sustain electrode X during modes VII and VIII.
  • mode IX modes IV to VIII
  • a relatively gentle voltage having a polarity opposite to that applied in modes IV to VIII is applied, so that unlike mode II, wall charges are uniformly removed in all discharge cells. , Uniform.
  • the rate of decrease of the applied voltage force S is small, so that the light emission of the discharge cell is suppressed weakly.
  • signal pulses are applied to all address electrodes A during mode IV and at the beginning of mode V.
  • An upper limit Va of the voltage may be applied. For example, if a signal pulse voltage is applied during the mode IV period, the potential of all address electrodes A may reach the upper limit Va of the signal pulse voltage during the mode IV period!
  • the Zener voltage Ve may be set in mode V in consideration of the voltage increase of the scanning electrode Y due to the Zener voltage and the voltage increase of the scan electrode Y due to the application of the signal pulse voltage.
  • the signal pulse voltage is applied to the address electrode during the period of mode IV. It is sufficient if the potential reaches the upper limit Va of the signal pulse voltage. In this case, the signal path Since the potential of scan electrode Y rises due to capacitive coupling between address electrode A and scan electrode Y, the potential of scan electrode Y rises to the discharge start voltage due to the influence of signal pulse voltage application. It is only necessary that the potentials of all address electrodes A reach the upper limit Va of the signal pulse voltage by the initial stage of V.
  • the Zener voltage Ve may be set in mode V in consideration of the voltage increase of the scan electrode Y due to the Zener voltage and the voltage increase of the scan electrode Y due to the application of the signal pulse voltage.
  • the signal pulse voltage applied to all address electrodes A can be set to the ground potential with an upper limit Va (the signal pulse applied to address electrode A is turned off).
  • the potential of the sustain electrode X reaches the sustain voltage Vs (mode IX in the figure).
  • the signal pulse voltage is set to the ground potential prior to the voltage application of the sustain electrode driver.
  • each switch element of the scan electrode unit 11 in the address period and the discharge sustain period is the same as that described in the first embodiment.
  • the high side ramp waveform generator QR3 can be provided instead of the high side ramp waveform generator QR1.
  • the driving method of FIGS. 3B and 3C shown in the first embodiment can be applied to the circuit configuration of the present embodiment.
  • the starting voltage when increasing the voltage applied to scan electrode Y in mode V during the initialization period is the voltage V k + Vl + Ve.
  • the voltage Vk + Vl + Ve at this time is set to a value lower than the discharge start voltage. This prevents light emission in the discharge cell.
  • the signal pulse voltage is applied to all the address electrodes A during the initial period of mode V. Even if the upper limit Va is applied, the signal pulse applied to the address electrode A may be turned on. At this time, the potential of the scan electrode Y rises due to capacitive coupling between the address electrode A and the scan electrode Y due to the application of the signal pulse voltage. Therefore, the potential of the scan electrode Y rises to the discharge start voltage due to the influence of the signal pulse voltage application. It is only necessary that the potentials of all address electrodes A reach the upper limit Va of the signal pulse voltage by the beginning of mode V.
  • the Zener voltage Ve should be set in mode V taking into account the voltage increase of scan electrode Y due to the Zener voltage and the voltage increase of scan electrode Y due to the application of the signal pulse voltage!
  • the start voltage of the rising ramp waveform in the initialization period is set so that the potential force of the scan electrode Y is larger and smaller than the discharge start voltage. Therefore, when a voltage exceeding the discharge start voltage is applied to the scan electrode Y, it is a period during which the voltage gradually rises to the scan electrode Y (up-ramp waveform period), and thus weak light emission occurs. This suppresses strong light emission by making the potential of the scan electrode Y smaller than the discharge start voltage, and increases the ramp waveform start voltage in mode V by setting the potential of the scan electrode Y to a larger value. Therefore, the initialization period will be shortened. Therefore, both the shortening of the initialization period and the suppression of light emission in mode IV can be achieved at the same time, that is, the contrast can be increased in the image display and the gradation can be increased.
  • the scan electrode driving unit 11 according to the present embodiment has the same circuit configuration as that of the first embodiment shown in FIG. 2, but the driving method is different.
  • the driving method of the present embodiment makes it possible to reduce the voltage applied between the drain and source of the first isolation switch element QS1.
  • the highest voltage applied between the drain and source of the first isolation switch element QS1 during the mode V period is the high-side ramp waveform generator immediately before the high-side sustain switch element Q7Y is turned on.
  • the drain-source voltage of the absolute maximum rating of the first isolation switch element QS1 according to the present embodiment is equal to or greater than the larger value of the voltage Vd and the voltage V2-Vs.
  • FIG. 11 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, address period, and discharge sustain period in this embodiment.
  • FIG. 11 the ON period of each switch element is indicated by hatching.
  • the operation in each period will be described.
  • the initialization period is divided into the following nine modes I to IX according to changes in the initialization pulse voltage.
  • the first separation switch element QS1, the second separation switch element QS2, and the low side maintenance switch element Q8Y are turned off while the high side scanning switch element Q1Y is maintained in the ON state.
  • Side ramp waveform generator QR1 turns on.
  • the remaining switch elements are kept off.
  • the potential of the scan electrode Y rises from the potential VI toward the upper limit Vr of the initialization pulse voltage at a constant speed.
  • the drain potential of the first isolation switch element QS1 also rises via the body diode of the second isolation switch element QS2. Therefore, in the mode V of FIG. 8, the second separation switch element QS2 is in the off state, but may be turned on.
  • the applied voltage force initialization pulse voltage rises relatively slowly toward the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the mode VI when the potential of the scan electrode Y reaches the voltage Vr in the mode V, the mode VI is switched to.
  • the mode VI is switched to the mode VI before the potential of the scan electrode Y reaches the voltage Vr. This switching timing will be described later.
  • the high-side scan switch element Q1Y and the high-side ramp wave The high-side sustain switch element Q7Y is turned on while the shape generator QR1 is maintained in the on state and the second separation switch element QS2 is maintained in the off state. The remaining switch elements are kept off. Subsequent to mode V, the potential of the scan electrode Y rises at a constant speed to a potential higher by the upper limit Vr of the initialization pulse voltage from the ground potential (0).
  • the non-side maintaining switch element Q7Y needs to be turned on before the drain potential of the first isolation switch element QS1 becomes V2. Therefore, the high-side switch element Q7Y is turned on when the drain potential of the first isolation switch element QS1 is a predetermined potential lower than the voltage V2 of the second constant voltage source. This also switches the mode V force to mode VI.
  • sustain voltage Vs raises the source potential of first isolation switch element QS1 via high-side sustain switch element Q7Y.
  • the drain potential of the first isolation switch element QS1 becomes the sustain voltage Vs.
  • the drain potential of the first isolation switch element QS1 rises via the parasitic capacitance of the first isolation switch element QS1. In either case, the drain potential of the first isolation switch element QS1 rises.
  • the source potential of the first isolation switch element QS1 is turned on by turning on the first sustain switch element Q7Y before the potential of the drain of the first isolation switch element QS1 becomes the voltage V2. Since the voltage between the drain and source of the first isolation switch element QS1 can be suppressed, the voltage between the drain source and the absolute maximum rating of the first isolation switch element QS1 can be reduced. At this time, if the second separation switch element QS2 is turned on, the voltage due to the voltage Vs may be superimposed on the applied voltage of the rising scan electrode Y via the second separation switch element QS2. This hinders the formation of a smooth ramp waveform. Therefore, in the present embodiment, the second separation switch element QS2 is turned off before turning on the high-side sustain switch element Q7Y.
  • the drain potential of the second isolation switch element QS2 immediately before the high-side sustain switch element Q7Y is turned on and the drain potential of the second isolation switch element QS2 immediately after the high-side sustain switch element Q7Y is turned on The difference from the potential is referred to as “second voltage fluctuation ⁇ UJ.
  • the second separation switch element QS2 is turned off, so that the second voltage fluctuation ⁇ does not appear on the scan electrode Y as it is, and is largely suppressed.
  • the second voltage fluctuation ⁇ ⁇ is capacitively divided by the parasitic capacitance C2 and the panel capacitance Cp of the second separation switch element QS2.
  • the voltage variation of C2 / (C2 + Cp) X ⁇ occurs at the scan electrode Y according to the ratio of the parasitic capacitance C2 of the second isolation switch element QS2 and the panel capacitance Cp.
  • the voltage fluctuation generated at the scan electrode ⁇ ⁇ ⁇ is quite small, the light emission of the discharge cell can be suppressed to a weak level.
  • the parasitic capacitance C2 of the second isolation switch element QS2 it is possible to further suppress voltage fluctuations that occur at the scan electrode.
  • the voltage rises relatively slowly to the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the high-side ramp waveform generator QR1 is turned off while the high-side scan switch element Q1Y and the high-side sustain switch element Q7Y are maintained in the on state, and the first separation switch element QS1 and the second The isolation switch element QS2 is turned on. The remaining switch elements are kept off. As a result, the potential of the scan electrode Y drops to (Vs + Vl).
  • each switch element of the scan electrode unit 11 in the address period and the discharge sustain period is the same as that described in the first embodiment.
  • the driving method described in this embodiment can be applied to the circuit configurations of FIGS. 4 to 7B in addition to the circuit configuration of FIG. [0173] 3.4 Summary
  • the present embodiment it is possible to reduce the drain-source voltage of the absolute maximum rating of the first isolation switch element QS1.
  • the first isolation switch element can be reduced in withstand voltage, the switch element has a low resistance. Therefore, the number of first isolation switch elements connected in parallel can be reduced, and the circuit scale can be reduced. Can be reduced. Also, as the number of first separation switch elements decreases, the mounting area force S decreases, so that the wiring impedance due to the board can be reduced.
  • Ringing which is a high-frequency component generated when a voltage is applied to the DP, can be reduced, and the operating margin of the PDP is expanded. Furthermore, since the conduction loss due to the separation switch element during the discharge sustain period is greatly reduced, the power consumption can be reduced.
  • the first isolation switch element Q S1 can be further reduced in breakdown voltage in the configuration of the first embodiment.
  • FIG. 12 shows a detailed configuration of the scan electrode driving unit according to the fourth embodiment of the present invention.
  • the scan electrode drive unit 11 according to the present embodiment is different from that of the first embodiment shown in FIG. 2 in the configuration of the initialization pulse generator 2Y. More specifically, the initialization pulse generator 2Y is provided with a protection circuit 50 that limits the drain-source voltage of the first isolation switch element QS1 in parallel with the first isolation switch element QS1. Is different.
  • the protection circuit 50 limits the drain-source voltage of the first isolation switch element QS1 within a certain range by increasing the source potential of the first isolation switch element QS1. Other configurations are the same as those of the first embodiment.
  • specific configuration examples 50a to 50d of the protection circuit 50 will be described.
  • Fig. 13 (a) shows an example of the configuration of the protection circuit.
  • the protection circuit 50a includes a protection switch element Sl, a first limiting resistor Rl, a gate Zener diode ZD2, a first detection resistor R2, and a second detection resistor R3.
  • the collector is connected to one end of the first limiting resistor R1, the base is connected to the anode of the gate Zener diode ZD2, and the emitter is the first isolation switch element QS1. Connect with the source.
  • the other end of the first limiting resistor R1 is connected to the drain of the first isolation switch element QS1.
  • the first detection resistor R2 and the second detection resistor R3 are connected in series, and the connection point is connected to the force sword of the gate Zener diode ZD2, and the first detection resistor R2 is connected to the first isolation switch element QS1.
  • the second detection resistor R3 is connected to the source of the first isolation switch element QS1.
  • the protection circuit 50a operates when the first isolation switch element QS1 is off. As the drain-source voltage of the first isolation switch element QS1 rises, the voltage across the second detection resistor R3 rises. When the voltage between the drain and source of the first isolation switch element QS1 reaches the predetermined voltage Vc, the voltage across the second detection resistor R3 is also a voltage value (the first detection resistor R2 and the second detection resistor R3 The value determined by the ratio of the resistance values). At this time, the zener voltage of the gate zener diode ZD2 and the base-emitter voltage of the protective switch element S1 become equal, and the protective switch element S1 starts to operate.
  • the protective switch element S1 controls the drain-source voltage of the first isolation switch element QS1 to be constant.
  • the protection circuit 50a continues to operate, so the source potential of the first separation switch element QS1 also continues to rise.
  • the source potential of the high-side ramp waveform generator QR1 rises for a while, the source potential of the first separation switch element QS1 reaches the sustain voltage Vs.
  • no side maintenance When the body diode of the switch element Q7Y is turned on, the source potential of the first isolation switch element QS1 is clamped to the sustain voltage Vs.
  • the protective switch element S1 operates to pass a current in order to control the constant voltage, but the operation is limited by the first limiting resistor R1 and cannot be controlled to a constant voltage.
  • the drain-source voltage of the first isolation switch element QS1 increases, but the drain-source voltage of the first isolation switch element QS1 increases.
  • the maximum applied voltage is up to (V2-Vs), and the drain-source voltage of the first isolation switch element QS1 is greatly reduced.
  • the high-side sustain switch element Q7Y is turned on while the body diode of the high-side sustain switch element Q7Y is in the conductive state, the source potential of the first isolation switch element QS1 does not vary, so the potential difference ⁇ varies with the potential of the scan electrode Y. Does not occur.
  • the source potential of the negative ramp waveform generator QR1 increases, the source potential of the first isolation switch element QS1 also increases, and the drain potential of the first isolation switch element QS1 increases.
  • the source potential of the first isolation switch element QS1 becomes the sustain voltage Vs, so the drain of the absolute maximum rating of the first isolation switch element QS1 'The source-to-source voltage is reduced. Can be made.
  • the high-side sustain switch element Q7Y is turned on after the source potential of the first separation switch element QS1 becomes the sustain voltage Vs, the voltage fluctuation ⁇ does not occur in the potential of the scan electrode Y.
  • Fig. 13 (b) shows another configuration of the protection circuit 50b.
  • the protection circuit 50b shown in FIG. 13 (b) includes a protective Zener diode ZD3 and a second limiting resistor.
  • the anode of the protective Zener diode is connected to one end of the second limiting resistor R4, the cathode of the protective Zener diode ZD3 is connected to the drain of the first isolation switch element QS1, and the other of the second limiting resistor R4 The end is connected to the source of the first isolation switch element QS1.
  • the protection circuit 50b operates when the first separation switch element QS1 is off.
  • the protective Zener diode ZD3 starts operating. .
  • This protective Zener diode ZD3 The isolation switch element QSl drain is controlled so that the source-to-source voltage is constant.
  • the voltage value Vz controlled at a constant voltage may be set to a value equal to or lower than the drain-source voltage of the absolute maximum rating of the first separation switch element QS1.
  • the protection circuit starts operating. Furthermore, as the source potential of the high-side ramp waveform generator QR1 rises, the protection circuit 50b continues to operate, so the source potential of the first separation switch element QS1 also continues to rise.
  • the drain to source voltage of the first isolation switch element QS1 increases, but the drain of the first isolation switch element QS1 to source voltage
  • the maximum applied voltage is up to (V2-Vs), and the drain-source voltage of the first isolation switch element QS1 is greatly reduced.
  • the high-side sustain switch element Q7Y is turned on while the body diode of the high-side sustain switch element Q7Y is in a conductive state, the source potential of the first separation switch element does not vary, so the potential difference ⁇ varies with the potential of the scan electrode Y. Does not occur.
  • the source potential of the negative ramp waveform generator QR1 increases, the source potential of the first isolation switch element QS1 also increases, and the drain potential of the first isolation switch element QS1 increases.
  • the source potential of the first isolation switch element QS1 is limited to the sustain voltage Vs by the protection circuit 50b, so the drain of the first isolation switch element QS1 'source The inter-voltage can reduce the drain-source voltage of its absolute maximum rating.
  • the source potential of the first isolation switch element QS1 is the sustain voltage V Since the high-side sustain switch element Q7Y is turned on after s, voltage fluctuation ⁇ V does not occur at the potential of the scan electrode Y.
  • Figure 13 (c) shows another configuration of the protection circuit.
  • the protection circuit 50c shown in FIG. 13 (c) includes a fourth limiting resistor R4.
  • One end of the third limiting resistor R5 is connected to the drain of the first isolation switch element Q S1 and the other end is connected to the source of the first isolation switch element QS1.
  • the protection circuit 50c operates when the first separation switch element QS1 is OFF.
  • High-side ramp waveform generator When the source potential of QR1 rises and the drain-source voltage of the first isolation switch element QS1 rises, the first isolation switch is connected via the third limiting resistor R5. A current flows toward the source of the element QS1, and the source potential of the first isolation switch element QS1 rises.
  • the source potential of the high side ramp waveform generator QR1 further increases, the source potential of the first isolation switch element QS1 reaches the sustain voltage Vs. Then, when the body diode of the high-side sustain switch element Q7Y becomes conductive, the source potential of the first isolation switch element QS1 is clamped to the sustain voltage Vs.
  • the drain of the first isolation switch element QS1 'the source-to-source voltage increases, but the drain of the first isolation switch element QS1' source
  • the maximum applied voltage is between (V2 and Vs), and the drain-source voltage of the first isolation switch element QS1 is greatly reduced.
  • the no-side sustain switch element Q7Y is turned on while the body diode of the no-side sustain switch element Q7Y is in the conductive state, the source potential of the first separation switch element does not change, so the potential difference ⁇ No fluctuations occur.
  • the source potential of the negative ramp waveform generator QR1 increases, the source potential of the first isolation switch element QS1 also increases, and the drain potential of the first isolation switch element QS1 increases.
  • the source potential of the first isolation switch element QS1 is limited to the sustain voltage Vs by the protection circuit 50c, so the drain of the first isolation switch element QS1 'source The voltage between can reduce the drain-source voltage of its absolute maximum rating. Since the high-side sustain switch element Q7Y is turned on after the source potential of the first separation switch element QS1 becomes the sustain voltage Vs, the scan electrode Y Voltage fluctuation ⁇ V does not occur in the potential.
  • Figure 13 (d) shows another configuration of the protection circuit.
  • the protection circuit 50d shown in Fig. 13 (d) includes a protection capacitor C2.
  • One end of the protective capacitor C2 is connected to the drain of the first isolation switch element QS1, and the other end is connected to the source of the first isolation switch element QS1.
  • the protection circuit 50d operates when the first separation switch element QS1 is OFF.
  • the source potential of QR1 rises, the source according to the capacitance division between the capacitance of the protective capacitor C2 and the parasitic capacitance that exists between the source of the first isolation switch element QS1 and ground The potential increases.
  • the source potential of the high-side ramp waveform generator QR1 further rises, the source potential of the first isolation switch element QS1 reaches the sustain voltage Vs. Then, the body diode of the high-side sustain switch element Q7Y becomes conductive, so that the source potential of the first isolation switch element QS1 is clamped at the sustain voltage Vs.
  • the drain-source voltage of the first isolation switch element QS1 increases, but the drain of the first isolation switch element Q S1 'source
  • the maximum applied voltage is between (V2 and Vs), and the drain-source voltage of the first isolation switch element QS1 is greatly reduced.
  • the source potential of the first separation switch element does not vary, so the potential difference ⁇ varies with the potential of the scan electrode Y. Does not occur.
  • the source potential of the non-side ramp waveform generator QR1 increases, the source potential of the first isolation switch element QS1 also increases, and the drain potential of the first isolation switch element QS1 increases.
  • the source potential of the first isolation switch element QS1 is limited to the sustain voltage Vs by the protection circuit 50d, so that the drain of the absolute maximum rating of the first isolation switch element QS1 'Can reduce the source-to-source voltage.
  • the high-side sustain switch element Q7Y is turned on after the source potential of the first separation switch element QS1 becomes the sustain voltage Vs, the voltage fluctuation ⁇ does not occur in the potential of the scan electrode Y.
  • FIG. 14 shows the initialization period, address period and discharge sustain period in this embodiment.
  • FIG. 6 is a diagram showing a voltage waveform applied to the scan electrode Y of the PDP 20 and an on period of each switch element included in the scan electrode driving unit 11 in each.
  • the ON period of each switch element is indicated by hatching.
  • the operation in each period will be described.
  • the initialization period is divided into the following nine modes ⁇ to ⁇ depending on the change of the initialization pulse voltage.
  • the first separation switch element QS1 and the low-side maintenance switch element Q8Y are turned off while the high-side scan switch element Q1Y and the second separation switch element QS2 are maintained in the on state.
  • Side ramp waveform generator QR1 turns on. The remaining switch elements are kept off. As a result, the potential of the scan electrode Y rises toward the potential Vr at a constant speed. At this time, the drain potential of the first isolation switch element QS1 also rises via the second isolation switch element QS2.
  • the source potential of the first isolation switch element QS1 rises, and when the source potential of the first isolation switch element QS1 reaches the sustain voltage Vs, the no-side sustain switch element
  • the source potential S of the first isolation switch element QS1 is clamped by the body diode of Q7Y.
  • the source potential of the first isolation switch element QS1 is maintained before reaching the upper limit Vr of the initialization pulse voltage (that is, before the drain potential of the first isolation switch element QS1 reaches the potential V2). Reach voltage VS. For this reason, the drain-source voltage of the first isolation switch element QS1 can reduce the drain-source voltage of its absolute maximum rating.
  • the applied voltage force initialization pulse voltage rises relatively slowly toward the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the ON / OFF switch Q7Y is turned on during mode V. If the second separation switch element QS2 is turned off before the high side sustain switch element Q7Y is turned on as in the third embodiment, the voltage fluctuation ⁇ ⁇ is suppressed.
  • the high / side sustain switch element Q7Y is turned on while the high side scan switch element Q1Y, the second separation switch element QS2 and the high side ramp waveform generator QR1 are maintained in the on state.
  • the remaining switch elements are kept off.
  • the potential of the scanning electrode Y is maintained at a potential higher than the ground potential (0) by the upper limit Vr of the initialization pulse voltage.
  • the source potential of the first separation switch element QS 1 is already clamped to the sustain voltage Vs by the action of the protection circuit 50! /.
  • the voltage rises relatively slowly to the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • each switch element of the scan electrode unit 11 in the address period and the discharge sustain period is the same as that described in the first embodiment.
  • the drain of the absolute maximum rating of the first separation switch element QS1 is prevented while preventing the occurrence of voltage fluctuation on the applied voltage of the scan electrode Y in the mode V of the initialization period. 'Reduce the source-to-source voltage.
  • the absolute maximum rated drain of the first isolation switch element 'Reduced source voltage reduces the resistance of the switch element, so the number of first isolation switch elements connected in parallel can be reduced and the circuit scale can be reduced. it can.
  • the mounting area is reduced as the number of first separation switch elements is reduced, so that the wiring impedance due to the substrate can be reduced, and ringing, which is a high-frequency component generated when a voltage is applied to the PDP, can be reduced.
  • the operating margin is expanded. Furthermore, since the conduction loss due to the separation switch element during the discharge sustain period is greatly reduced, the power consumption can be reduced.
  • the first isolation switch element Q S1 can be further reduced in breakdown voltage in the configuration of the first embodiment.
  • the scan electrode driving unit 11 according to the present embodiment has the same circuit configuration as that of the first embodiment shown in FIG. 2, but the driving method is different.
  • the driving method of the present embodiment makes it possible to reduce the drain-source voltage of the absolute maximum rating of the first separation switch element QS1.
  • FIG. 15 shows the voltage waveform applied to the scan electrode Y of the PDP 20 and the ON period of each switch element included in the scan electrode drive unit 11 in each of the initialization period, address period, and discharge sustain period in this embodiment.
  • FIG. 15 the ON period of each switch element is indicated by hatching. Hereinafter, the operation in each period will be described.
  • the initialization period is divided into the following nine modes I to IX according to changes in the initialization pulse voltage.
  • the high-side scan switch element Q1Y, the first separation switch element QS1 and the second separation switch element QS2 are maintained in the on state, and the low-side sustain switch element Q8Y is turned off.
  • the side ramp waveform generator QR1 is turned on.
  • the first separation switch element QS1 is turned on until the voltage applied to the scan electrode is rising, and turned off at a predetermined timing.
  • the remaining switch elements are kept off.
  • the potential of the scan electrode Y rises at a constant speed from the potential VI toward the upper limit Vr of the initialization pulse voltage.
  • the predetermined timing for turning off the first separation switch element QS1 means that the source potential of the first separation switch element QS1 reaches the potential Vs (that is, the voltage applied to the scan electrode). Is (Vs + Vl)).
  • the first separation switch element QS1 is turned on and off at an appropriate timing.
  • the rise of the drain-source voltage of the first isolation switch element QS1 is suppressed, and the breakdown voltage of the first isolation switch element QS1 is reduced.
  • the applied voltage force initialization pulse voltage rises relatively slowly toward the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • the high / side sustain switch element Q7Y is turned on while the high side scan switch element Q1Y, the second separation switch element QS2 and the high side ramp waveform generator QR1 are maintained in the on state.
  • the remaining switch elements are kept off.
  • the scanning electrode Y is maintained at a potential higher by the upper limit Vr of the initialization pulse voltage, in addition to the ground potential ( ⁇ 0).
  • the source potential of the first separation switch element QS1 is clamped at the sustain voltage Vs.
  • the non-side sustaining switch element Q7Y is turned on while the body diode of the high-side sustaining switch element Q7Y is in the conductive state, the source potential of the first separation switch element does not fluctuate. There will be no fluctuations.
  • the voltage rises relatively slowly to the upper limit Vr of the applied voltage force initialization pulse voltage uniformly for all the discharge cells of the PDP 20.
  • uniform wall charges are accumulated in all the discharge cells of the PDP20.
  • the rate of increase of the applied voltage is small, so that the light emission of the discharge cell can be suppressed to a weak level.
  • each switch element of the scan electrode unit 11 in the address period and the discharge sustain period is the same as that described in the first embodiment.
  • the driving method described in this embodiment can be applied to the circuit configurations of FIGS. 4 to 7B in addition to the circuit configuration of FIG.
  • the drain-source voltage of the absolute maximum rating of the first isolation switch element QS1 can be reduced.
  • the resistance of the switch element becomes low, so the number of first isolation switch elements connected in parallel can be reduced and the circuit scale can be reduced.
  • the mounting area is reduced, so that the wiring impedance due to the substrate can be reduced, and ringing, which is a high-frequency component generated when a voltage is applied to the PDP, can be reduced.
  • the operating margin increases. Furthermore, since the conduction loss due to the separation switch element during the discharge sustain period is greatly reduced, the power consumption can be reduced.
  • FIG. 3 shows another configuration of the scan electrode driving unit.
  • Fig. 16 shows the configuration of the scan electrode driver of this embodiment.
  • the scan electrode drive unit 11 of the present embodiment is different from that of the first embodiment shown in FIG. 2 in that the second high side ramp waveform generation unit QR4 is provided.
  • the detailed configuration of the second high-side lamp waveform generator QR4 is the same as that of the node-side ramp waveform generator QR3 shown in FIG. 9A or 9B in the second embodiment.
  • the drain of the high-side NMOS included inside is connected to the positive electrode of the second constant voltage source V2, and its source is connected to the negative electrode of the first constant voltage source VI. .
  • the discharge sustain period is maintained while the potential of the scan electrode Y is at the sustain voltage Vs. Was completed and transitioned to initialization mode I (see, for example, Figure 3A).
  • the sustain electrode X is at the ground potential and the scan electrode Y is at the ground potential, the discharge sustain period ends, and the mode transitions to the initialization period mode I. (See Figure 17).
  • the potential of the scan electrode Y is suddenly raised to a voltage lower than the sustain voltage Vs, and then the voltage of the scan electrode Y is gradually increased to a voltage higher than the sustain voltage Vs. Launch.
  • the discharge of the discharge cell having wall charges is applied with the sustain voltage Vs, and thus a strong discharge has occurred.
  • the potential of the scan electrode Y exceeds the discharge start voltage (a voltage slightly lower than the sustain voltage Vs)
  • the rate of increase of the potential is small. In this case, the light emission of the discharge cell is suppressed to be weak.
  • FIG. 17 is a diagram showing a voltage waveform applied to the scan electrode Y of the PDP 20 and an on period of each switch element included in the scan electrode driving unit 11 in each of the initialization period, the address period, and the discharge sustain period in the present embodiment. It is. In FIG. 17, the ON period of each switch element is indicated by hatching. Only the operation in modes I and II during the initialization period will be described below.
  • low-side scan switch element Q2Y, second separation switch element QS2, and second high-side ramp waveform generator QR4 are maintained in the on state. The remaining switch elements are kept off.
  • the second non-side ramp waveform generator QR4 is turned on, the potential of the scan electrode Y rises sharply from the ground potential by the Zener voltage (Vm) due to the action of the ramp waveform diode, and then the voltage becomes constant. Starts climbing at a speed of.
  • low-side scan switch element Q2Y is maintained in the ON state.
  • the second separation switch element QS2 and the second no-side ramp waveform generator QR4 are turned off, and the low-side ramp waveform generator QR2 and the first separation switch element QS1 are turned on.
  • the remaining switch elements are kept off.
  • the potential of the scan electrode can be set to an arbitrary voltage lower than V2 by adjusting the ON period of the second high-side ramp waveform generator QR4.
  • the number of parts can be reduced by sharing the constant voltage source for mode V in the initialization period and the constant voltage source for mode I in the initialization period. After that, the potential of the scan electrode Y starts to decrease toward -V3 at a constant speed by the low side ramp waveform generator QR2.
  • the ramp-up waveform has started the ground potential force (see, for example, JP-A-2005-250505).
  • the start voltage of the rising ramp waveform in the initialization period (mode I) is raised by the ground potential force to a predetermined potential, and the potential of the scan electrode Y is set to a value greater than the ground potential. .
  • the time required to subsequently increase the ramp waveform to the desired voltage can be shortened compared to the conventional method, and the initialization period can be shortened.
  • the start voltage of the up-ramp waveform in the initialization period (mode I) is set so that the potential of the scan electrode Y is larger than the ground potential and smaller than the discharge start voltage. Therefore, when a voltage exceeding the discharge start voltage is applied to the scan electrode Y, it is a period during which the voltage gradually rises to the scan electrode Y (up-ramp waveform period), and therefore weak light emission occurs. In this way, strong light emission is suppressed by making the potential of the scan electrode Y at the start of the initialization period smaller than the discharge start voltage.
  • the discharge start voltage in mode I during the initialization period is smaller than the sustain voltage Vs. It becomes.
  • the discharge start voltage also includes the influence of variations in the discharge start voltage within the surface of the panel, changes over time, and a decrease in the discharge start voltage due to the discharge cells between adjacent discharge cells that were discharged during the discharge sustain period. Consider the lowest discharge start voltage.
  • the transition is made to the initialization period mode III.
  • the transition may be made to the address period immediately after the initialization period mode II.
  • the initialization period modes ⁇ to ⁇ may be executed only once per TV field, and for each subfield, transition to the address period may occur after the initialization period modes ⁇ to ⁇ are executed. This can greatly reduce the initialization time. Further, even if V is V in the initialization period modes ⁇ to ⁇ , weak light emission is generated. Therefore, since such weak light emission is suppressed by such a method, luminance during black display is suppressed. The That is, the contrast can be improved.
  • the driving method of the present embodiment can be applied to the configuration shown in the second embodiment. Furthermore, when the slopes of the ramp waveforms in the high-side ramp waveform generator QR3 used in the second embodiment and the high-side ramp waveform generator QR4 used in the present embodiment are the same, they may be shared.
  • the driving method of the present embodiment can also be applied to the circuit configurations shown in Figs. Needless to say, the driving method of this embodiment can also be applied to the driving methods and driving circuits of Embodiments 3 to 5.
  • the start voltage of the rising ramp waveform in the initialization period (mode I) is also raised by the predetermined potential as the ground potential.
  • the time required to subsequently increase the ramp waveform to the desired voltage can be shortened, and the initialization period can be shortened.
  • the start voltage of the up-ramp waveform in the initialization period (mode I) is set so that the potential of the scan electrode is larger than the ground potential and smaller than the discharge start voltage. Thereby, the light emission in the initialization period can be weakened. In this way, it is possible to reduce both the time for the initialization period and the suppression of light emission in mode I, improve the contrast in image display, and increase the gradation.
  • the present invention is useful for a plasma display driving apparatus that requires good contrast, various gradation displays, low power consumption, and the like.

Landscapes

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Description

明 細 書
プラズマディスプレイ駆動方法、駆動装置並びにプラズマディスプレイ 技術分野
[0001] 本発明は、プラズマディスプレイパネルの駆動方法、駆動装置並びにプラズマディ スプレイに関する。
背景技術
[0002] プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プ ラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（以下「PDP」と いう。）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。 P DPは、直流パルスで動作する DC型と、交流パルスで動作する AC型とに大別される 。 AC型 PDPは特に、輝度が高ぐかつ構造が簡素である。従って、 AC型 PDPは量 産化と画素の精細化とに適し、広範に使用される。
[0003] AC型 PDPは例えば三電極面放電型構造を有する（例えば特許文献 1, 2参照)。
その構造では、 PDPの背面基板上にアドレス電極がパネルの縦方向に配置され、 P DPの前面基板上に維持電極と走査電極と (それぞれ、 X電極と Y電極ともいう）が交 互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本 ずつ個別に電位を変化させ得る。
[0004] 互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セ ルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電 体層とを保護するための層 (保護層）、蛍光体を含む層 (蛍光体層）が設けられる。放 電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に 対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスが励起し、 紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる 。こうして、放電セルが発光する。
[0005] PDP駆動装置は一般に、 PDPの維持電極、走査電極、及びアドレス電極の電位を 、 ADS (Address Display-period Separation)方式に従い制御する。 ADS方式はサブ フィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数の サブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放 電維持期間を含む。 ADS方式では特に、 PDPの全ての放電セルに対し上記三つの 期間が共通に設定される (例えば特許文献 1〜2参照)。
[0006] 初期化期間では、初期化パルス電圧が維持電極と走査電極との間に印加される。
それにより、全ての放電セルで壁電荷が均一化される。
[0007] アドレス期間では、走査パルス電圧が走査電極に対し順次印加され、アドレスパル ス電圧がアドレス電極のいくつかに対し印加される。ここで、アドレスパルス電圧が印 加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走 查パルス電圧が走査電極の一つに印加され、かつアドレスパルス電圧がアドレス電 極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電 セルで放電が生じる。その放電によりその放電セル表面には壁電荷が蓄積される。
[0008] 放電維持期間では、放電維持パルス電圧が維持電極と走査電極との全ての対に 対し同時に、かつ周期的に印加される。ここで、放電維持パルス電圧は放電開始電 圧より低い。しかし、アドレス期間中に壁電荷が蓄積された放電セルでは壁電荷によ る電圧、すなわち壁電圧が放電維持パルス電圧に加わる。従って、維持電極と走査 電極との間の電圧が放電開始電圧を超える。その結果、ガスによる放電が持続し、発 光が生じる。
[0009] 放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド 当たりの発光時間、すなわち放電セルの輝度は発光すべきサブフィールドの選択に より調整される。 特許文献 1：特開 2005 - 266776号公報
特許文献 2：特開 2004 - 287003号公報
発明の開示
発明が解決しょうとする課題
[0010] 初期化期間においては、各放電セルに蓄積された壁電荷の消去、及び全放電セ ルに対する均一な壁電荷の蓄積が行われる。このため、初期化期間では、他の期間 に比べ多様に変化する電圧が走査電極に印加される。 [0011] 例えば、初期化期間において壁電荷の消去動作後、走査電極への印加電圧は一 定速度で上昇させる。このときの波形を「上りランプ波形」という。上りランプ波形を急 峻に立ち上げると、強い発光が生じ、コントラストに悪影響が出る。このため、上りラン プ波形の上昇速度は、微放電を発生させるために一定以下に制限される。よって、 上りランプ波形の開始電圧が低すぎると、走査電極への印加電圧が所定の上限電 位に達するまでに時間がかかり、初期化期間が長くなる。初期化期間が長くなると、 設定できるサブフィールド数が減少し、表示階調数が減少する。初期化期間は短い のが好ましい。また、上りランプ波形の開始電圧を高くすると (例えば、放電開始電圧 より高くすると)、強い発光が起こり、コントラストに悪影響が出る。
[0012] また、 PDP駆動装置は分離スィッチ素子を備え、分離スィッチ素子を介して各電極 駆動回路の維持電圧源を必要に応じて電気的に切り離すことで、電位変動を実現し ている。
[0013] 放電維持期間中は大きな電流が分離スィッチ素子を流れるため、分離スィッチ素 子の抵抗値を小さく設定する必要がある。このため、複数の分離スィッチ素子が並列 接続されて、分離スィッチ素子に関する実装面積が大きくなる。実装面積の増大化 は、基板による配線インピーダンスの増加を招き、 PDPへの電圧印加時に発生する 高周波数成分であるリンギングが増加する。リンギングの増加は PDPの動作マージ ンの減少を招く。
[0014] 本発明は上記課題を解決すべくなされたものであり、その目的とするところは、初期 化期間の長大化を招かず、良好なコントラスト、階調を実現する PDPの駆動装置、駆 動方法を提供することにある。
[0015] また、本発明は、分離スィッチ素子の低耐圧化によるスィッチ素子の低抵抗ィ匕が可 能な PDPの駆動装置、駆動方法を提供することを目的とする。
課題を解決するための手段
[0016] 本発明の第 1の態様において、走査電極、維持電極及びアドレス電極を備え、複 数の放電セルを含むプラズマディスプレイパネルの駆動方法が提供される。
その駆動方法は、放電させるべき放電セルを選択するアドレス期間に先立って電 圧を印加する初期化期間において、単調増加波形の開始電圧を、アドレス期間中に 走査電極に印加される電圧の最大値力 最小値を引いた電圧差である第 iの電圧よ り大きぐ且つ放電開始電圧未満に設定する。
[0017] 本発明の第 2の態様において、走査電極、維持電極及びアドレス電極を備え、複 数の放電セルを含むプラズマディスプレイパネルの駆動方法が提供される。
その駆動方法は、放電させるべき放電セルを選択するアドレス期間に先立って電 圧を印加する消去期間において、単調増加波形の開始電圧を、放電維持期間に走 查電極に印加される電圧の最小値の電圧より大きぐ且つ、放電維持期間に走査電 極に印加される電圧の最大値である維持電圧未満の所定電圧に設定し、、所定電 圧を開始電圧として単調増加波形を印加する。
[0018] 本発明の第 3の態様において、維持電極と、走査電極と、アドレス電極とを備え、複 数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、初期化期間の開始時に急峻に立ち上がり、その後、単調増加す る波形を生成するためのハイサイドランプ波形発生部と、放電維持期間に走査電極 に印加する電圧を与える維持電源と、電気的に直列に接続されたハイサイド維持ス イッチ素子及びローサイド維持スィッチ素子とを含む放電維持パルス発生回路と、放 電させるべき放電セルを選択するアドレス期間中に走査電極に印加する電圧を与え る走査電圧源と、電気的に直列に接続されたノ、ィサイド走査スィッチ素子とローサイ ド走査スィッチ素子とを含む走査回路とを備える。
[0019] 本発明の第 4の態様において、維持電極と、走査電極と、アドレス電極とを備え、複 数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。
その駆動装置は、単調増加波形を生成するためのハイサイドランプ波形発生部と、 放電維持期間に走査電極に印加する電圧を与える維持電源と、電気的に直列に接 続されたノ、ィサイド維持スィッチ素子及びローサイド維持スィッチ素子とを含む放電 維持パルス発生回路と、放電させるべき放電セルを選択するアドレス期間中に前期 走査電極に印加する電圧を与える走査電圧源と、電気的に直列に接続されたハイサ イド走査スィッチ素子とローサイド走査スィッチ素子とを含む走査回路と、維持電圧源 の正極とハイサイドランプ波形発生部との間の経路中に挿入され、維持電源の正極 への電流の流入を阻止可能な第 1の分離スィッチ素子とを備える。 [0020] 本発明の第 5の態様において、電極間の放電による発光により画像表示可能なプ ラズマディスプレイパネルと、上記の 、ずれかの態様のプラズマディスプレイパネルを 駆動する駆動装置とを備えたプラズマディスプレイが提供される。
発明の効果
[0021] 本発明によれば、初期化期間において印加する上りランプ波形の開始電圧を所定 範囲の値に設定することで、初期化期間の長大化を招かず、かつ、良好なコントラス ト及び階調表示を実現する PDPの駆動装置を実現できる。
[0022] また、本発明によれば、分離スィッチ素子の低耐圧化が図れる。低耐圧化にともな い、分離スィッチ素子が低抵抗となるため、分離スィッチ素子の並列接続数を低減で き、実装面積の低減が図れ、配線インピーダンスの低減、リンギングの低減、 PDPの 動作マージンの拡大等の効果が得られる。さらに、放電維持期間での分離スィッチ 素子による導通損失が削減されるので、消費電力も低減できる。
図面の簡単な説明
[0023] [図 1]本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図
[図 2]実施の形態 1における、プラズマディスプレイの駆動装置における走査電極駆 動部の詳細な構成図
[図 3A]実施の形態 1における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
[図 3B]実施の形態 1の PDP駆動方法の別の例における、初期化期間、アドレス期間 及び放電維持期間での、 PDPの走査電極に対する印加電圧波形、並びに走査電 極駆動部に含まれる各スィッチ素子のオン期間を示す図
[図 3C]実施の形態 1の PDP駆動方法の別の例における、初期化期間、アドレス期間 及び放電維持期間での、 PDPの走査電極に対する印加電圧波形、並びに走査電 極駆動部に含まれる各スィッチ素子のオン期間を示す図
[図 4]走査電極駆動部の別の回路構成例を示す図
[図 5]走査電極駆動部の別の回路構成例を示す図
[図 6A]走査電極駆動部の別の回路構成例を示す図 [図 6B]走査電極駆動部の別の回路構成例を示す図
[図 7A]走査電極駆動部の別の回路構成例を示す図
[図 7B]走査電極駆動部の別の回路構成例を示す図
[図 8]実施の形態 2における、プラズマディスプレイの駆動装置における走査電極駆 動部の詳細な構成図
圆 9A]ハイサイドランプ波形発生部の具体的な構成を示す図
圆 9B]ハイサイドランプ波形発生部の別の構成を示す図
圆 10]実施の形態 2における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
圆 11]実施の形態 3における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
[図 12]実施の形態 4における、プラズマディスプレイの駆動装置における走査電極駆 動部の詳細な構成図
圆 13]実施の形態 4における保護回路の具体的な構成例を示す図
圆 14]実施の形態 4における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
圆 15]実施の形態 5における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
[図 16]実施の形態 6における、プラズマディスプレイの駆動装置における走査電極駆 動部の詳細な構成図
圆 17]実施の形態 6における、初期化期間、アドレス期間及び放電維持期間での、 P DPの走査電極に対する印加電圧波形、並びに走査電極駆動部に含まれる各スイツ チ素子のオン期間を示す図
符号の説明 [0024] 1 入力端子
10 PDP駆動装置
11 走査電極駆動部
12 維持電極駆動部
13 アドレス電極駆動部
20 プラズマディスプレイパネル（PDP)
30 制御部
50、 50a〜50d 保護回路
1Y 走査パルス発生部
2Y、 5Υ〜9Υ 初期化パルス発生部
3Υ 放電維持パルス発生部
4Υ 回収回路
Q1Y ハイサイド走査スィッチ素子
Q2Y ローサイド走査スィッチ素子
Q7Y ハイサイド維持スィッチ素子
Q8Y ローサイド維持スィッチ素子
QR1、 QR3、 QR4 ハイサイドランプ波形発生部
QR2 ローサイドランプ波形発生部
QS1、QS2 分離スィッチ素子
V1、V2、V3 定電圧源
Vs 維持電圧源
発明を実施するための最良の形態
[0025] 以下、添付の図面を参照しつつ本発明の最良の実施形態について説明する。
[0026] ¾施の形餱 ί
. 1 構成
1. 1. 1 プラズマディスプレイ
図 1は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図で ある。プラズマディスプレイは、 PDP駆動装置 10、プラズマディスプレイパネル（PDP ) 20、及び制御部 30を有する。
[0027] (プラズマディスプレイパネル）
PDP20は例えば AC型であり、三電極面放電型構造を有する。 PDP20の背面基板 上にはアドレス電極 Al、 A2、 A3、…がパネルの幅方向に沿って配置される。 PDP20 の前面基板上には維持電極 XI、 X2、 X3、…と走査電極 Yl、 Υ2、 Υ3、…とが交互に、 かつパネルの長手方向に沿って配置される。維持電極 XI、 Χ2、 Χ3、…は互いに接 続され、電位が実質的に等しい。アドレス電極 Al、 Α2、 A3、…と、走査電極 Yl、 Υ2、 Υ3、…とは、一本ずつ個別に電位を変化させ得る。
[0028] 互いに隣り合う維持電極と走査電極との対 (例えば維持電極 Χ2と走査電極 Υ2との 対)及びアドレス電極 (例えばアドレス電極 Α2)の交差点には放電セルが設置される ( 例えば、図 1に示される斜線部 Ρ部分参照)。放電セルの表面には、誘電体から成る 層 (誘電体層）、電極と誘電体層とを保護するための層 (保護層）、及び蛍光物質を 含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、 走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セ ルで放電が生じる。そのとき、放電セル中のガスが励起し、紫外線を発する。その紫 外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セ ルが発光する。
[0029] (PDP駆動装置）
PDP駆動装置 10は、走査電極駆動部 11、維持電極駆動部 12、及びアドレス電極 駆動部 13を含む。
[0030] 走査電極駆動部 11と維持電極駆動部 12の入力端子 1は、電源部（図示せず）に接 続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（ 例えば 400V)に変換する。更に、その直流電圧を DC— DCコンバータにより、維持電 圧 Vsへ変換する。その維持電圧 Vsは PDP駆動装置 10に印加される。これにより、入 力端子 1の電位は、接地電位（ 0)に対して維持電圧 Vsだけ高く維持される。
[0031] 走査電極駆動部 11の出力端子は PDP20の走査電極 Yl、 Υ2、 Υ3、…のそれぞれに 個別に接続される。走査電極駆動部 11は走査電極 Yl、 Υ2、 Υ3、…のそれぞれの電 位を個別に変化させる。 [0032] 維持電極駆動部 12の出力端子は PDP20の維持電極 XI、 X2、 X3、…に接続される 。維持電極駆動部 12は維持電極 XI、 X2、 X3、…の電位を一様に変化させる。
[0033] アドレス電極駆動部 13は PDP20のアドレス電極 Al、 A2、 A3、…のそれぞれに個別 に接続される。アドレス電極駆動部 13は、外部力ゝらの映像信号に基づき信号パルス 電圧を発生させ、アドレス電極 Al、 A2、 A3、…の中から選択された電極に対し印加 する。
[0034] PDP駆動装置 10は ADS (Address Display-period Separation)方式に従!、、 PDP2 0の各電極の電位を制御する。 ADS方式はサブフィールド方式の一種である。例え ば日本のテレビ放送では画像が一フィールドずつ、 1Z60秒（=約 16.7msec)間隔で 送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド 方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。 ADS方式では 更に、サブフィールドごとに、 PDP20の全ての放電セルに対し三つの期間（初期化期 間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さは サブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれ ぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
[0035] 初期化期間では、初期化パルス電圧が維持電極 XI、 X2、 X3、…と走査電極 Yl、 Υ 2、 Υ3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される
[0036] アドレス期間では、走査電極駆動部 11が走査パルス電圧を走査電極 Yl、 Υ2、 Υ3、 …に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部 13 が信号パルス電圧を、アドレス電極 Al、 Α2、 A3、…〖こ対し印カロする。ここで、信号パ ルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選 択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がァ ドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置 する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷 が蓄積される。
[0037] 放電維持期間では、走査電極駆動部 11と維持電極駆動部 12とが交互に、放電維 持パルス電圧をそれぞれ、走査電極 Yl、 Υ2、 Υ3、…と維持電極 XI、 Χ2、 Χ3、…とに 対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が 維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なる ので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発 光すべきサブフィールドの選択により調整される。
[0038] 走査電極駆動部 11、維持電極駆動部 12、及びアドレス電極駆動部 13はそれぞれ、 内部にスイッチングインバータを含む。制御部 30は、それらの駆動部についてスイツ チング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電 圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。 制御部 30は特に、外部力もの映像信号に基づき、信号パルス電圧の印加先のアドレ ス電極を選択する。制御部 30は更に、その信号パルス電圧の印加後の放電維持期 間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。そ の結果、それぞれの放電セルが適切な輝度で発光する。こうして、 PDP20〖こは映像 信号に対応する映像が再現される。
[0039] 1. 1. 2 走査電極駆動部
図 2に、走査電極駆動部 11の詳細な構成を示す。図 2には PDP20の等価回路も合 わせて示している。走査電極駆動部 11は、走査パルス発生部 1Y、初期化パルス発生 部 2Υ及び放電維持パルス発生部 3Υ、回収回路 4Υを含む。 PDP20は、維持電極 Xと 走査電極 Υとの間の浮遊容量 Cp (以下「PDPのパネル容量」という）により等価的に 表されており、放電セルでの放電時に PDP20を流れる電流の経路は省略される。
[0040] (走査パルス発生部）
走査ノ ルス発生部 1Yは、第一の定電圧源 VIと、ハイサイド走査スィッチ素子 Q1Y 及びローサイド走査スィッチ素子 Q2Yの直列回路（以下「走査回路」という） 10Yとを含 む。
[0041] 第一の定電圧源 VIは、例えば DC— DCコンバータ（図示せず）により、電源部から 印加される維持電圧 Vsに基づき、第一の定電圧源 VIは正極の電位を負極の電位よ り一定の電圧 VIだけ高く維持する。
[0042] 二つの走査スィッチ素子 Q1Y、 Q2Yは例えば MOSFETである。その他に IGBT又 はバイポーラトランジスタであっても良い。 [0043] 第一の定電圧源 VIの正極はハイサイド走査スィッチ素子 Q1Yのドレインに接続され る。ハイサイド走査スィッチ素子 Q1Yのソースはローサイド走査スィッチ素子 Q2Yのド レインに接続される。それらの間の接続点 J1Yは PDP20の一つの走査電極 Yに接続 される。ローサイド走査スィッチ素子 Q2Yのソースは、第一の定電圧源 VIの負極に接 続される。
[0044] ここで、走査回路 10Yは、実際には、走査電極 Yl、 Υ2、…と同数だけ設けられた、 ノ、ィサイド走査スィッチ素子とローサイド走査スィッチ素子の直列回路を含む。各直 列回路は走査電極 Yl、 Υ2、…のそれぞれに接続される。
[0045] (初期化パルス発生部）
初期ィ匕パルス発生部 2Υは、第二の定電圧源 V2、ハイサイドランプ波形発生部 QR1
、ローサイドランプ波形発生部 QR2、第三の定電圧源 V3、第一の分離スィッチ素子 Q
S1及び第二の分離スィッチ素子 QS2を含む。
[0046] 第二の定電圧源 V2は、例えば DC— DCコンバータにより、電源部から印加される 維持電圧 Vsに基づき、その正極の電位を負極の電位より所定電圧 V2だけ高く維持 する。
[0047] 第三の定電圧源 V3は、例えば DC— DCコンバータにより、電源部から印加される 維持電圧 Vsに基づき、その正極の電位を負極の電位より所定電圧 V3だけ高く維持 する。
[0048] ハイサイドランプ波形発生部 QR1、 QR2は、例えば Nチャネル MOSFET(NMOS) と、その NMOSのゲートとドレインを接続するコンデンサとから構成される。ランプ波 形発生部 QR1、 QR2がオンすると、 NMOSのドレイン 'ソース間電圧が実質的に一定 の速度で零まで変化する。すなわち、ランプ波形発生部 QR1、 QR2は単調増加また は単調減少するランプ波形を生成する。ここで、ランプ波形は、直線的に増加または 減少する波形に限らず、 CR時定数等による曲線的に増加または減少する波形及び 段階状に増加または減少する波形も含む。
[0049] 第二の定電圧源 V2の正極はハイサイドランプ波形発生部 QR1のドレインに接続さ れる。
ノ、ィサイドランプ波形発生部 QR1のソースは第一の定電圧源 VIの負極に接続される 。第二の定電圧源 V2の負極は接地される。ローサイドランプ波形発生部 QR2のドレイ ンは第一の定電圧源 VIの負極に接続され、ローサイドランプ波形発生部 QR2のソー スは第三の定電圧源 V3の負極に接続される。第三の定電圧源 V3の正極は接地され る。
[0050] 第二の分離スィッチ素子 QS2のソースは第一の定電圧源 VIの負極に接続される。
第二の分離スィッチ素子 QS2のドレインは第一の分離スィッチ素子 QS1のドレインと接 続し、第一の分離スィッチ素子 QS1のソースは放電維持パルス発生部 3Yの接続点 J2 Yと接続する。
[0051] 本実施の形態では第二の定電圧源の電圧 V2が維持電圧 Vsより大きい場合につい て説明しているが、第二の定電圧源の電圧 V2が維持電圧 Vs以下の場合は、ハイサ イド維持スィッチ素子 Q7Yがオフして 、れば、モード Vにお 、て維持電圧 Vsにクラン プされな!/、ため、第一の分離スィッチ素子 QS1はなくてもよ 、。
[0052] (放電維持パルス発生部）
放電維持パルス発生部 3Yは、ハイサイド維持スィッチ素子 Q7Yとローサイド維持ス イッチ素子 Q8Yの直列回路を含む。
[0053] 維持電圧源 Vsは、正極の電位を負極の電位より一定の電圧 Vsだけ高く維持する。
維持電圧源 Vsの正極はハイサイド維持スィッチ素子 Q7Yのドレインに接続され、ハイ サイド維持スィッチ素子 Q7Yのソースはローサイド維持スィッチ素子 Q8Yのドレインに 接続される。ローサイド維持スィッチ素子 Q8Yのソースは維持電圧源 Vsの負極に接 続される。維持電圧源 Vsの負極は例えば 0V (接地状態)である。ハイサイド維持スィ ツチ素子 Q7Yとローサイド維持スィッチ素子 Q8Yとの間の接続点 J2Yは、放電維持パ ルス発生部 3Yの出力端子として、第一の分離スィッチ素子 QS1のソースに接続される 。電圧 Vsは維持放電動作時に走査電極に印加される最大電圧値である。なお、以 降の説明にお 、ては、接地電位力も電圧 Vだけ高 、電位を電位 Vと表記する。
[0054] (回収回路）
回収回路 4Yは、第一の回収インダクタ LY1、第二の回収インダクタ LY2、回収コンデ ンサ CY、第一の回収ダイオード Dl、第二の回収ダイオード D2、ノヽィサイド回収スイツ チ素子 Q9Y、及びローサイド回収スィッチ素子 Q10Yを含む。二つの回収スィッチ素 子 Q9Y、 Q10Yは例えば MOSFETである。その他に IGBT又はバイポーラトランジス タであっても良い。
[0055] ハイサイド回収スィッチ素子 Q9Yのソースは第一の回収ダイオード D1のアノードと接 続し、第一の回収ダイオード D1の力ソードは第一の回収インダクタ LY1の一端に接続 する。第二の回収インダクタ LY2の一端は、第二の回収ダイオード D2のアノードと接 続し、第二の回収ダイオード D2の力ソードは、ローサイド回収スィッチ素子 Q10Yのド レインと接続する。第一の回収インダクタ LY1の他端は接続点 J2Yに接続される。第二 の回収インダクタ LY2の他端は接続点 J2Yに接続される。回収コンデンサ CYの一端 は直流電圧 Vsの負極と接続され、他端はハイサイド回収スィッチ素子 Q9Yのドレイン 及びローサイド回収スィッチ素子 Q10Yのソースと接続する。
[0056] 回収コンデンサ CYの容量は PDP20のパネル容量 Cpより十分に大きい。回収コン デンサ CYの両端電圧は、電源部から印加される維持電圧 Vsの半値 VsZ2と実質的 に等しく維持される。
[0057] 回収回路 4Yは、第一及び二の回収インダクタ LY1,LY2と、回収コンデンサ CYと、 P DP20のパネル容量とを LC共振させることで、ダイオード D2及びローサイド回収スィ ツチ素子 Q10Yを介して、 PDP20から回収コンデンサ CYへ電力を回収する。さらに、 ハイサイド回収スィッチ素子 Q9Y及びダイオード D1を介して、回収した電力を回収コ ンデンサ CYから PDP20へ供給する。なお、回収回路 4Yの出力端 (第一の回収イン ダクタ LY1の他端)を「電力供給端」、回収回路 4Yの入力端 (第二の回収インダクタ LY 2の他端)を「電力回収端」と呼ぶ。回収回路 4Yにより消費電力の削減を実現する。
[0058] 1. 2 動作
図 3Aは、初期化期間、アドレス期間及び放電維持期間それぞれでの、 PDP20の 走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11に含まれる各スィッチ 素子のオン期間を示す図である。図 3Aでは、それぞれのスィッチ素子のオン期間が 斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アド レス期間及び放電維持期間それぞれでの、 PDP20の維持電極 X及びアドレス電極 A に対する印加電圧波形のみ示し、各スィッチ素子のオン期間を示す図は省略する。
[0059] 1. 2. 1 初期化期間 初期化期間は初期化パルス電圧の変化に応じて次の 9つのモード I〜IXに分けられ る。図 3Aに示すように、モード II、モード V、モード IXにおいて上昇または下降する電 圧波形 (ランプ波形）が走査電極に印加されている。以下、各モードの動作について 説明する。なお、初期化期間のモード I、 IIの期間を「消去期間」という。消去期間は放 電維持期間にお 、て放電して ヽた放電セルの壁電荷を消去する期間である。よって 、放電維持期間にお 、て放電して 、な力つた放電セルの壁電荷は変化しな 、ので、 モード I、 IIにおいて放電維持期間において放電していな力つた放電セルは、強放電 、微弱放電は起こらない。一方、モード ΠΙ〜ΙΧでは、消去期間後であるので、ほぼ放 電セルに蓄積された壁電荷は一様となっており、このため、上りランプ波形、下りラン プ波形によって、全ての放電セルで微弱放電が起こる。
[0060] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、第一の分離スィッチ素 子 QS1、第二の分離スィッチ素子 QS2及びハイサイド維持スィッチ素子 Q7Yがオン状 態に維持される。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Yは接地電位（^0)力も維持電圧 Vsだけ高い電位 Vsに維持される。
[0061] <モード Π >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ハイサイド維持スィッチ素子 Q7Y及び第二の 分離スィッチ素子 QS2がオフし、ローサイドランプ波形発生部 QR2がオンする。残りの スィッチ素子はオフ状態に維持される。走査電極 Υの電位は一定の速度で、接地電 位（ 0)カゝら第三の定電圧源の電圧 V3だけ低い電位— V3まで下降する。こうして、 Ρ DP20の全ての放電セルにおいて一様に印加電圧が、 V3の電位まで比較的緩や かに下降する。それにより、 PDP20の壁電荷をもつ放電セルで壁電荷が除去（消去） され、均一化される。このとき、印加電圧の下降速度は小さいので、放電セルの発光 は微弱に抑えられる。また、維持電極 Xには、ローサイドランプ波形発生部 QR2がォ ンする直前に、維持電圧 Vsが印加される。維持電極 Xに印加される電圧は維持電圧 Vsより低い値であってもよい。さらに、モード I期間中に維持電圧 Vsが印加されてもよ い。 [0062] <モード III >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ローサイドランプ波形発生部 QR2がオフし、 第二の分離スィッチ素子 QS2及びローサイド維持スィッチ素子 Q8Yをオンし、残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yは接地電位（ O)に上 昇する。
[0063] <モード IV>
走査電極駆動部 11では、第一の分離スィッチ素子 QS1、第二の分離スィッチ素子 Q S2及びローサイド維持スィッチ素子 Q8Yをオン状態に維持されたまま、ローサイド走 查スィッチ素子 Q2Yをオフし、ハイサイド走査スィッチ素子 Q1Yをオンし、残りのスイツ チ素子はオフ状態に維持される。それにより、走査電極 Yの電位が接地電位（ 0)か ら第一の電圧源 VIの電圧 VIだけ高い電位 VIまで上昇する。電圧 VIは維持放電動 作時に走査電極に印加される放電開始電圧よりも小さい。本実施形態ではこのように 初期化期間において走査電極 Yへの印加電圧を上昇させる際の開始電圧を、放電 開始電圧より低!、値に設定して 、る。これにより放電セルでの発光を防止して 、る。 以下この理由を説明する。
[0064] モード II以前の期間、例えば放電維持期間（注:モード Iは放電維持期間の一部）に おいて、放電セルが発光 (放電)している力否力、すなわち、放電セルに壁電荷が蓄 積されているか否かは画像の状態に依存する。また、発光 (放電)している放電セル の近傍に存在する発光 (放電)して 、な 、放電セルは放電開始電圧が通常より低く なることから、発光 (放電)している放電セルの位置も、画像の状態に依存することに なる。また、 PDP20の放電セルには、各々の放電セルでの放電開始電圧のバラツキ や放電セルでの発光 (放電)時間の差による経時変化が存在する。これらの条件が 重なることによって、モード IIにおいて、 PDP20の壁電荷をもつ放電セルで壁電荷が 充分に除去されない場合がある。本実施形態では、走査電極 Yへの印加電圧を放電 開始電圧より低!、電圧までしか上昇させな 、ので、このような場合にお 、ても PDP20 の全ての放電セルで発光が起こらない。なお、放電開始電圧には、パネルの面内の 放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放電開始電圧の低 下の影響も考慮して、最も低い放電開始電圧を採用する。この放電開始電圧は、一 般的に維持電圧 Vsより少し高い値となる。
[0065] <モード V>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y及び第二の分離スィッチ 素子 QS2がオン状態に維持されたまま、第一の分離スィッチ素子 QS1及びローサイド 維持スィッチ素子 Q8Yがオフし、ノ、ィサイドランプ波形発生部 QR1がオンする。残りの スィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位は一定速度で 、接地電位を基準として、電位 VIから、電圧 VIと電圧 V2の和電圧 Vrだけ高い電位 V r (=Vl+V2)に向かって上昇する。以下、和電圧 Vrを「初期化パルス電圧の上限」と いう。このとき、第二の分離スィッチ素子 QS2を介して、第一の分離スィッチ素子 QS1 のドレイン電位も上昇する。
[0066] こうして、 PDP20の全ての放電セルにおいて一様に、印加電圧が初期化パルス電 圧の上限 Vrに向力つて比較的緩やかに上昇する。それにより、 PDP20の全ての放電 セルで一様な壁電荷が蓄積される。また、印加電圧が放電開始電圧を越える時には 、印加電圧の上昇速度は小さいので、放電セルの発光は微弱に抑えられる。
[0067] <モード VI >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイドランプ波形発生部 QR1がオン状態に維持されたまま、ノ、ィサイ ド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状態に維持される。モ ード VIでは走査電極 Yの電位はすでに電位 Vrに達している。
[0068] モード Vにより第一の分離スィッチ素子 QS1のドレイン電位は上昇する。第一の分離 スィッチ素子 QS1のドレイン電位が第二の定電圧源 V2による電位 V2になったときに、 ハイサイドスィッチ素子 Q7Yをオンしてもよい。このとき、 ノ、ィサイド維持スィッチ素子 Q7Yのオン直前の第一の分離スィッチ素子 QS1のソース電位と、ハイサイド維持スィ ツチ素子 Q7Yのオン直後の第一の分離スィッチ素子 QS1のソース電位（=Vs)との差 (以降、「電圧変動 Δν」と呼ぶ）が発生する。第一の分離スィッチ素子 QS1のボディ 一ダイオードはオフしたままである力 第一の分離スィッチ素子 QS1の寄生容量を介 して、第一の分離スィッチ素子 QS1のドレインに電圧変動 Δνは伝わる。しかし、ノ、ィ サイドランプ波形発生部 QR1のボディーダイオードが導通することによって、第二の 分離スィッチ素子 QS2のソース電位がクランプされるので、走査電極 Yの電位に電圧 変動 Δνは発生しない。
[0069] 図 3Αでは、モード VIにおいてハイサイド維持スィッチ素子 Q7Yをオンしている。しか し、第一の分離スィッチ素子 QS1のドレイン電位は、第二の定電圧源の電圧 V2以上 に上昇しな 、ため、ハイサイド維持スィッチ素子 Q7Yをオフしたままでもよ 、。
[0070] こうして、 PDP20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス 電圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セル で一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電 セルの発光は微弱に抑えられる。
[0071] <モード VII >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイド維持スィッチ素子 Q7Yがオン状態に維持されたまま、ハイサイ ドランプ波形発生部 QR1がオフし、第一の分離スィッチ素子 QS1がオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位は電位 (Vs+Vl) まで下降する。
[0072] 図 3Aの例では、ハイサイド維持スィッチ素子 Q7Yをオンして 、る。し力し、ハイサイ ド維持スィッチ素子 Q7Yのボディーダイオードが導通するので、ノ、ィサイド維持スイツ チ素子 Q7Yはオフしたままでもよ 、。
[0073] <モード VIII >
走査電極駆動部 11では、第一の分離スィッチ素子 QS1、第二の分離スィッチ素子 Q S2及びハイサイド維持スィッチ素子 Q7Yがオン状態に維持されたまま、ノ、ィサイド走 查スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yがオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位は電位 Vsまで下 降する。
[0074] <モード IX>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ハイサイド維持スィッチ素子 Q7Y及び第二の 分離スィッチ素子 QS2がオフし、ローサイドランプ波形発生部 QR2がオンする。残りの スィッチ素子はオフ状態に維持される。走査電極 Yの電位は一定の速度で電位—V3 まで下降する。また、維持電極 Xには、ローサイドランプ波形発生部 QR2がオンする 直前に、維持電圧 Vsが印加される。維持電極 Xに印加される電圧は維持電圧 Vsより 低い値であってもよい。さらに、維持電極 Xには、モード VII、 VIII期間中に維持電圧 V sが印加されもよい。
[0075] モード IX直前の期間（モード IV〜 VIII)では、 PDP20のすベての放電セルで一様な 壁電荷が蓄積されている。この状態で、モード IXにおいて、モード IV〜 VIIIでの印加 電圧とは逆極性の比較的緩やか電圧が印加されるので、モード IIとは異なり、全ての 放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度 力 S小さいので、放電セルの発光は微弱に抑えられる。
[0076] なお、初期化期間中発光（走査電極 Yとアドレス電極 A間の放電による発光）をより 微弱に抑えるために、モード IV期間中及びモード Vの初期の期間に全てのアドレス 電極 Aに、信号パルス電圧の上限 Vaを印加してもよい（アドレス電極 Aに印加する信 号パルスをオンしてもよい。 )0具体的にはモード IVの期間中に信号パルス電圧を印 加する場合、モード IV期間内に、全てのアドレス電極 Aの電位が信号パルス電圧の 上限 Vaに達するようにしてもょ 、。
[0077] またモード Vの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加 により、アドレス電極 Aと走査電極 Yの容量結合により走査電極 Yの電位が上昇する。 よって、信号パルス電圧印加による影響で走査電極 Yの電位が放電開始電圧に達す るモード Vの初期の期間までに全てのアドレス電極 Aの電位が信号パルス電圧の上 限 Vaに達すればよい。
[0078] またモード IV〜Vの期間中に信号パルス電圧を印加する場合、モード IVの期間中 力 アドレス電極に信号パルス電圧を印加し始めて、モード Vの初期までに全てのァ ドレス電極 Aの電位が信号パルス電圧の上限 Vaに達すればよい。この場合も、信号 パルス電圧印加による影響で走査電極 Yの電位が放電開始電圧に達するモード Vの 初期の期間までに全てのアドレス電極 Aの電位が信号パルス電圧の上限 Vaに達す ればよい。逆に、モード IIIにおいて、信号パルス電圧を印加すると、モード IVの走査 電極の電位の急上昇（VI電圧）〖こより、走査電極とアドレス電極の容量結合のため、 アドレス電極の電位が信号パルス電圧の上限 Vaより大幅に高くになるので、望ましく ない。
[0079] さらに、モード VII〜モード VIII期間中に、全てのアドレス電極 Aに印加する信号パル ス電圧を上限 Vaカゝら接地電位にしてもょ 、（アドレス電極 Aに印加する信号パルスを オフしてもよい。 ) o特に、モード IV〜IXの期間に維持電極 Xの電位は維持電圧 Vsに 達する（図ではモード IX)。信号パルス電圧は維持電極駆動部の電圧印加より先に、 信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、 維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アド レス電位の電位が上昇する力 このときはすでに、信号パルス電圧は接地電位にし て 、るため、信号パルス電圧の上限 Va以上にならな!/、。
[0080] また、図 3Bに初期化期間における別の駆動方法例を示す。図 3Bに示す例では、 走査電極への印加電圧を初期化パルス電圧の上限 Vrから維持電圧 Vsまで降下させ るモード VII〜VIIIの動作が図 3Aに示すものと異なっている。
[0081] 具体的には、実施の形態 1では、モード VIIにおいて、ハイサイドランプ波形発生部 QR1がオフし、第一の分離スィッチ素子 QS1がオンし、モード VIIIにおいて、ノ、ィサイ ド走查スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yがオンして!/、た。 これに対して、図 3Bに示す例では、モード VIIにおいて、ハイサイド走査スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yがオンし、モード VIIIにおいて、ハイ サイドランプ波形発生部 QR1がオフし、第一の分離スィッチ素子 QS1がオンする。こ のように、図 3Bに示す例は、モード VIIの動作とモード VIIIの動作が図 3Aに示す場合 と逆になつている。なお、図 3Bに示す駆動方法の考え方は、後述する他の実施形態 にお ヽても適応可能である。
[0082] さらに、図 3Cに初期化期間における別の駆動方法例を示す。図 3Cに示す例では 、走査電極への印加電圧を接地電位カゝら初期化パルス電圧の上限 Vrまで上昇させ るモード IV〜Vの動作が図 3Aに示すものと異なっている。モード IV〜Vの動作につい て説明する。
[0083] <モード IV> 走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第二の分離スイツ チ素子 QS2がオン状態に維持されたまま、第一の分離スィッチ素子 QS1及びローサイ ド維持スィッチ素子 Q8Yがオフし、ハイサイドランプ波形発生部 QR1がオンする。残り のスィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位は一定速度 で、上昇する。
[0084] <モード V>
走査電極駆動部 11では、ハイサイドランプ波形発生部 QR1及び第二の分離スイツ チ素子 QS2がオン状態に維持されたまま、ローサイド走査スィッチ素子 Q2Yをオフし、 ノ、ィサイド走査スィッチ素子 Q1Yをオンし、残りのスィッチ素子はオフ状態に維持され る。それにより、走査電極 Yの電位が接地電位（ 0)を基準としてモード IV期間中に ノ、ィサイドランプ波形発生部 QR1によって上昇した電圧 Vkと、第一の電圧源 VIの電 圧 VIだけ高!、電位 VIとの和の電圧（Vk+Vl)から、初期化パルス電圧の上限 Vrまで 上昇する。電圧 (Vk+Vl)は放電開始電圧よりも小さい。本実施形態ではこのよう〖こ 初期化期間において走査電極 Yへの印加電圧を上昇させる際の開始電圧を、放電 開始電圧より低!、値に設定して 、る。これにより放電セルでの発光を防止して 、る。
[0085] なお、図 3Cに示す駆動方法の考え方は、後述する他の実施形態においても適応 可能である。
[0086] また、初期化期間中、発光（走査電極 Yとアドレス電極 A間の放電による発光）をよ り微弱に抑えるために、モード Vの初期の期間に全てのアドレス電極 Aに、信号パル ス電圧の上限 Vaを印加してもよ! 、（アドレス電極 Aに印加する信号パルスをオンしても よい。）。このとき信号パルス電圧の印加により、アドレス電極 Aと走査電極 Yの容量結 合により走査電極 Yの電位が上昇する。よって、信号パルス電圧印加による影響で走 查電極 Yの電位が放電開始電圧に達するモード Vの初期の期間までに、全てのアド レス電極 Aの電位が信号パルス電圧の上限 Vaに達すればよい。
[0087] 1. 2. 2 アドレス期間
アドレス期間中、走査電極駆動部 11では、ローサイドランプ波形発生部 QR2、ハイ サイド走査スィッチ素子 Q1Yがオン状態に維持される。従って、ノ、ィサイド走査スイツ チ素子 Q1Yのドレインは— V3から第一の定電圧源の電圧 VIだけ高い電位 Vp (=Vl -V3、以下「走査パルス電圧の上限」と呼ぶ）に維持され、ローサイド走査スィッチ素 子 Q2Yのソースは— V3に維持される。また、維持電極には維持電圧 Vsが維持される
[0088] アドレス期間の開始時、全ての走査電極 Yにつ!/、て、ハイサイド走査スィッチ素子 Q 1Yがオン状態に維持され、ローサイド走査スィッチ素子 Q2Yがオフ状態に維持される 。それ〖こより、全ての走査電極 Yの電位が一様に走査パルス電圧の上限 Vpに維持さ れる。
[0089] 走査電極駆動部 11は続いて、走査電極 Yの電位を次のように変化させる（図 3Aに 示される走査パルス電圧 SP参照)。一つの走査電極 Yが選択されると、その走査電極 Yに接続されるハイサイド走査スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素 子 Q2Yがオンする。それにより、その走査電極 Yの電位が— V3まで下降する。その走 查電極 Yの電位が所定時間、 V3に維持されると、その走査電極 Yに接続されるロー サイド走査スィッチ素子 Q2Yがオフし、ハイサイド走査スィッチ素子 Q1Yがオンする。 それ〖こより、その走査電極 Yの電位が走査パルス電圧の上限 Vpまで上昇する。走査 電極駆動部 11は走査電極のそれぞれに接続される走査スィッチ素子対 Q1Y、 Q2Y〖こ ついて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧 SPが走 查電極のそれぞれに対し順次、印加される。
[0090] アドレス期間中、外部から入力される映像信号に基づきの一つのアドレス電極 Aが 選択されると、その選択されたアドレス電極 Aの電位が所定時間、信号パルス電圧の 上限 Vaまで上昇する。
[0091] 例えば、走査パルス電圧 SPがーつの走査電極 Yに印加され、かつ信号パルス電圧 がーつのアドレス電極 Aに印加されるとき、その走査電極 Yとアドレス電極 Aとの間の 電圧は他の電極間の電圧より高い。従って、その走査電極 Yとアドレス電極 Aとの間 の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表 面に新たな壁電荷が蓄積される。
[0092] その後、放電維持期間において、走査電極駆動部 11と維持電極駆動部 12とが交 互に、放電維持パルス電圧をそれぞれ、走査電極 Yと維持電極 Xとに対し印加する（ 図 3A参照)。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が 維持されるので、発光が生じる。
[0093] 1. 2. 3 放電維持期間
放電維持期間における走査電極駆動部 11の動作について説明する。ローサイド走 查スィッチ素子 Q2Y、第一の分離スィッチ素子 QS1及び第二の分離スィッチ素子 QS 2は常にオン状態に維持される。
[0094] ノ、ィサイド回収スィッチ素子 Q9Yがオンする直前には、ローサイド維持スィッチ素子 Q8Yがオンしており、パネル容量 Cpの両端電圧は 0Vに維持される。ハイサイド回収ス イッチ素子 Q9Yがオンすると、回収コンデンサ CYと、ハイサイド回収スィッチ素子 Q9Y と、第一の回収ダイオード D1と、第一の回収インダクタ LY1と、パネル容量 Cpとにより 、 LC共振回路が形成される。これにより、パネル容量 Cpの両端電圧は Vsまで増加す る。残りのスィッチ素子はオフ状態に維持される。
[0095] 次に、ハイサイド回収スィッチ素子 Q9Yがオフして、ハイサイド維持スィッチ素子 Q7 Yがオンすれば、パネル容量 Cpの両端電圧は Vsに維持される。このとき、ハイサイド 維持スィッチ素子 Q7Yのドレイン 'ソース間電圧は零であるので、ほぼ損失なくオンす ることができる (残りのスィッチ素子はオフ状態に維持される)。
[0096] 所定時間経過後、ハイサイド維持スィッチ素子 Q7Yがオフして、ローサイド回収スィ ツチ素子 Q10Yがオンすると (残りのスィッチ素子はオフ状態に維持される）、回収コン デンサ CYと、ローサイド回収スィッチ素子 Q10Yと、第二の回収ダイオード D2と、第二 の回収インダクタ LY2と、パネル容量 Cpとにより、 LC共振回路が形成される。これに より、パネル容量 Cpの両端電圧は 0まで減少する。
[0097] 次に、ローサイド回収スィッチ素子 Q10Yがオフして、ローサイド維持スィッチ素子 Q 8Yがオンすれば、パネル容量 Cpの両端電圧は 0に維持される。このとき、ローサイド 維持スィッチ素子 Q8Yのドレイン 'ソース間電圧は零であるので、ほぼ損失なくオンす ることができる (残りのスィッチ素子はオフ状態に維持される)。
[0098] 走査電極 Yの電位が上下するとき、回収コンデンサ CYとパネル容量 Cpとの間で電 力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充 放電に起因する無効電力が低減する。
[0099] 1. 3 その他の回路構成 (回路構成 2)
本実施形態の技術思想は図 2の回路構成以外に図 4の回路構成に対しても適用 できる。図 4は初期ィ匕パルス発生部のハイサイドランプ波形発生部 QR1の接続位置 が図 2とは異なり、ハイサイド波形発生部 QR1のソースが第二の分離スィッチ素子 QS 2のドレインと接続される。これにより、ノ、ィサイド波形発生部 QR1の最大絶対定格の ドレイン 'ソース間電圧が低減できる。
[0100] (回路構成 3)
さらに、本実施形態の技術思想は図 5の回路構成に対しても適用できる。図 5は初 期化パルス発生部 6Yのハイサイドランプ波形発生部 QR1の接続位置が図 2とは異な り、ハイサイド波形発生部 QR1のソースがハイサイド走査スィッチ素子 Q1Yのドレイン に接続される。また初期化パルス発生部 6Yの第二の定電圧源 V2を第四の定電圧源 Vrに置換している。第四の定電圧源 Vrは、例えば DC-DCコンバータ（図示せず）に より、電源部から印加される維持電圧 Vsに基づき、第四の定電圧源 Vrは正極の電位 を負極の電位より一定の電圧 Vrだけ高く維持する。ここで、電圧 Vrは初期化パルス 電圧の上限 Vrと同じ電圧である。
[0101] (回路構成 4)
さらに、本実施形態の技術思想は図 6Aの回路構成に対しても適用できる。図 6A は初期化パルス発生部 7Yの第一の分離スィッチ素子 QS1の接続位置が図 2とは異な り、第一の分離スィッチ素子 QS1のソースがハイサイド維持スィッチ素子 Q7Yのソース に接続され、第一の分離スィッチ素子 QS1のドレインがローサイド維持スィッチ素子 Q 8Yのドレインに接続される。これにより、維持期間に第一の分離スィッチ素子 QS1に 流れる電流量を減らすことが出来る。
[0102] (回路構成 5)
さらに、本実施形態の技術思想は図 7Aの回路構成に対しても適用できる。図 7A は回収回路 8Yの第一の回収インダクタ LY1の接続位置が図 6Aとは異なり、第一の回 収インダクタ LY1の他端力 接続点 J2Yではなぐハイサイド維持スィッチ素子 Q7Yの ソースに接続される。これにより、維持期間に第一の分離スィッチ素子 QS1に流れる 電流量を減らしつつ、回収回路 8Yに印加される電圧を低下させることが出来る。 [0103] (回路構成 6)
さらに、本実施形態の技術思想は図 6Bの回路構成に対しても適用できる。図 6Bの 構成は、図 6Aのものとはハイサイドランプ波形発生部 QR1のソースの接続位置が異 なる。すなわち、図 6Bに示す構成では、ハイサイドランプ波形発生部 QR1のソースが 第二の分離スィッチ QS2のドレインに接続されている。この構成により、ノ、ィサイドラン プ波形発生部 QR1の絶対最大定格のドレイン 'ソース間電圧を低くすることが出来る
[0104] (回路構成 7)
さらに、本実施形態の技術思想は図 7Bの回路構成に対しても適用できる。図 7Bの 構成は、図 7Aのものとはハイサイドランプ波形発生部 QR1のソースの接続位置が異 なる。すなわち、図 7Bに示す構成では、ハイサイドランプ波形発生部 QR1のソースが 第二の分離スィッチ QS2のドレインに接続されている。この構成により、ノ、ィサイドラン プ波形発生部 QR1の絶対最大定格のドレイン 'ソース間電圧を低くすることが出来る [0105] 1. 4 まとめ
本実施形態の PDPの駆動装置は、初期化期間の上りランプ波形の開始電圧 (すな わち、走査電極 Yへの印加電圧を上昇させる際の開始電圧)を放電開始電圧より低 い電圧に設定する。よって、放電開始電圧を超える電圧が走査電極 Yに印加される ときは、走査電極 Yへ電圧が徐々に上昇される期間（上りランプ波形期間）であるの で、微弱な発光となる。これにより、印加電圧の上昇時の発光が抑制され、 PDPでの 画像表示において良好なコントラストが得られる。
[0106] 実施の形餱 2
本実施形態では、プラズマディスプレイパネルの駆動装置の別の構成を説明する。
[0107] 2. 1 走査電極駆動部
図 8に、本発明の実施形態 2による走査電極駆動部の詳細な構成を示す。 本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものとは、初期 化パルス発生部の構成が異なる。より具体的には、初期化パルス発生部内のハイサ イドランプ波形発生部 QR1の構成が異なる。そのほかの構成要素は実施形態 1のも のと同様である。 [0108] 本実施形態の初期化パルス発生部 9Yは、実施形態 1の初期化パルス発生部 2Υの ノ、ィサイドランプ波形発生部 QR1の構成が異なる。
[0109] 図 9Αにハイサイドランプ波形発生部 QR3の詳細な構成を示す。ノ、ィサイドランプ波 形発生部 QR3は、ハイサイド NMOS (Q30Y)、ランプ波形用コンデンサ Cl、ランプ波形 用ツエナーダイオード ZD1及びゲート回路 33を含む。
[0110] ハイサイド NMOS (Q30Y)のドレインは第二の定電圧源 V2の正極と接続し、ソースは 第一の定電圧源 VIの負極と接続する。ランプ波形用コンデンサ C1の一端はハイサイ ド NMOS (Q30Y)のドレインと接続し、その他端はランプ波形用ツエナーダイオード ZD 1のアノードと接続する。ランプ波形用ツエナーダイオード ZD1の力ソードはハイサイド NMOS (Q30Y)のゲートと接続する。ゲート回路 33はハイサイド NMOS (Q30Y)のゲー トに接続し、制御部 30から制御信号を受信し、その制御信号に基づき所定の電流を 出力する。
[0111] 本実施形態のハイサイドランプ波形発生部 QR3において、ゲート回路 33は制御部 3 0からの信号を受信すると、一定の電流を出力する。これによりランプ波形用ツ ナー ダイオード ZD 1に電流が流れ、ツエナー電圧 Veを発生する。このとき、ランプ波形用コ ンデンサ C1に蓄積された電荷は放電し始めたば力りである力 ハイサイド NMOS (Q3 0Y)のドレイン 'ゲート間電圧はツエナー電圧によって急激に低下している。このため 、制御部 30の信号の受信直後においても、ハイサイド NMOS (Q30Y)のソース電位は 急峻に立ち上がる。この急峻な立ち上がり電圧はランプ波形用ツエナーダイオード Z D1のツエナー電圧に依存する。
[0112] ゲート回路 33からの電流によってランプ波形用コンデンサ C1の電荷が一定の速度 で放電して 、くので、ハイサイド NMOS (Q30Y)のソース電位も一定の速度で上昇して いく。その後、ハイサイド NMOS (Q30Y)のドレイン 'ゲート間電圧が零になって、ハイ サイド NMOS (Q30Y)のゲート'ソース間電圧が上昇すると、ハイサイド NMOS (Q30Y) のソースとドレインの電位がほぼ等しくなる。
[0113] 以上のようにして、ランプ波形用ツエナーダイオードのツエナー電圧の設定によって 初期化期間の上りランプ波形の開始電圧 (モード Vの開始電圧)を任意に設定するこ とがでさる。 [0114] 上記以外の方法として、ツエナーダイオードの代わりにシャントレギユレータとダイォ ードと抵抗を用いてもよい。内部の基準電圧と抵抗の関係により任意の電圧に設定 可能である。
[0115] 図 9Bに、シャントレギユレータを含むハイサイドランプ波形発生部 QR3の構成例を 示す。図 9Aに示した回路構成と異なる点は、図 9Aの構成におけるツエナ一ダイォ ード ZD1の代わりに、ダイオード D11と、抵抗 Rll、 R12の直列回路と、シャントレギユレ ータ 35との並列回路を設けた点である。
[0116] ゲート回路 33がオフしているときは、ダイオード D11が導通して、コンデンサ C1に電 荷が充電される。ゲート回路 33がオンして、電流が流れると、シャントレギユレータ 35 内において、ノード K A間に基準電圧 REFと抵抗 Rll、 R12の値で定まる所定の電 圧が発生する。このとき、ランプ波形用コンデンサ C1に蓄積された電荷は放電し始め たば力りである力 ハイサイド NMOS (Q30Y)のドレイン.ゲート間電圧はダイオード D1 1によって急激に低下している。このため、制御部 30の信号の受信直後においても、 ハイサイド NMOS (Q30Y)のソース電位は急峻に立ち上がる。この急峻な立ち上がり 電圧はシャントレギュレータ 35による所定の電圧に依存する。
[0117] ゲート回路 33からの電流によってランプ波形用コンデンサ C1の電荷が一定の速度 で放電して 、くので、ハイサイド NMOS (Q30Y)のソース電位も一定の速度で上昇して いく。その後、ハイサイド NMOS (Q30Y)のドレイン 'ゲート間電圧が零になって、ハイ サイド NMOS (Q30Y)のゲート'ソース間電圧が上昇すると、ハイサイド NMOS (Q30Y) のソースとドレインの電位がほぼ等しくなる。
[0118] 以上のようにして、シャントレギユレータ 35の所定の電圧の設定によって初期化期間 の上りランプ波形の開始電圧 (モード Vの開始電圧)を任意に設定することができる。 この他にこのような定電圧回路が利用できることは言うまでもない。
[0119] 初期化期間のランプ波形の期間（モード II、モード V、モード IX)において、壁電荷 を一様に且つ均一に蓄積または除去するため、かつ、強い発光を防止するために、 ランプ波形の傾きは急峻にすることはできない。また、初期化期間の時間は、ランプ 波形の傾き、ランプ波形開始電圧、及びランプ波形終了電圧の電位差に依存するた め、ランプ波形の傾きを緩やかにすると初期化期間が長くなり、これにより、サブフィ 一ルド期間の数が抑制され、画像表示における階調数が抑制される。
[0120] このような問題を解決するため、本実施形態では、初期化期間の上りランプ波形の 開始電圧を、走査電極 Yの電位が VIより大きく放電開始電圧未満になるように設定 する。走査電極 Yの電位を放電開始電圧より小さくすることで強!ヽ発光を抑えることが できる。ここで放電開始電圧には、パネルの面内の放電開始電圧のバラツキ、経時 変化、隣接間の放電セルによる放電開始電圧の低下の影響も考慮して、最も低い放 電開始電圧を採用する。この放電開始電圧は、一般的に維持電圧 Vsより少し高い 値となる。また、走査電極 Yの電位を Vはり大きくすることで、モード Vでのランプ波形 開始電圧を高くすることができるので、初期化期間の時間短縮が図れる。このように、 初期化期間の時間短縮とモード IVでの発光の抑制を両立することができる。すなわ ち、画像表示においてコントラストを上昇できるととともに階調を増加することができる
[0121] 2. 2 動作
図 10は、初期化期間、アドレス期間及び放電維持期間それぞれでの、 PDP20の 走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11に含まれる各スィッチ 素子のオン期間を示す図である。図 10では、それぞれのスィッチ素子のオン期間が 斜線部で示される。以下、各期間の動作について説明する。なお、初期化期間、アド レス期間及び放電維持期間それぞれでの、 PDP20の維持電極 X及びアドレス電極 A に対する印加電圧波形のみ示し、各スィッチ素子のオン期間を示す図は省略する。
[0122] 2. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の 9つのモード I〜IXに分けられ る。
[0123] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、第一の分離スィッチ素 子 QS1、第二の分離スィッチ素子 QS2及びハイサイド維持スィッチ素子 Q7Yがオン状 態に維持される。残りのスィッチ素子はオフ状態に維持される。それにより、走査電極 Yは接地電位（ 0)から維持電圧 Vsの電圧 Vsだけ高い電位に維持される。
[0124] <モード Π > 走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ハイサイド維持スィッチ素子 Q7Y及び第二の 分離スィッチ素子 QS2がオフし、ローサイドランプ波形発生部 QR2がオンする。残りの スィッチ素子はオフ状態に維持される。走査電極 Yの電位は一定の速度で、接地電 位（ 0)カゝら第三の定電圧源の電圧 V3だけ低い電位— V3まで下降する。こうして、 P DP20の全ての放電セルにおいて一様に、印加電圧が電位 V3まで比較的緩やか に下降する。それにより、 PDP20の壁電荷をもつ放電セルで壁電荷が除去（消去）さ れ、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は 微弱に抑えられる。また、維持電極 Xには、ローサイドランプ波形発生部 QR2がオン する直前に、維持電圧 Vsが印加される。維持電極 Xに印加される電圧は維持電圧 V sより低い値であってもよい。さらに、モード I期間中に維持電圧 Vsが印加されもよい。
[0125] <モード III >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ローサイドランプ波形発生部 QR2がオフし、 第二の分離スィッチ素子 QS2及びローサイド維持スィッチ素子 Q8Yをオンする。残り のスィッチ素子はオフ状態に維持される。それにより、走査電極 Yは接地電位（ 0) に上昇する。
[0126] <モード IV>
走査電極駆動部 11では、第一の分離スィッチ素子 QS1、第二の分離スィッチ素子 Q S2及びローサイド維持スィッチ素子 Q8Yがオン状態に維持されたまま、ローサイド走 查スィッチ素子 Q2Yをオフし、ハイサイド走査スィッチ素子 Q1Yをオンする。残りのスィ ツチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が接地電位（ 0) 力も第一の電圧源 VIの電圧 VIだけ高い電位まで上昇する。
[0127] 本実施形態においても、実施の形態 1の場合と同様、モード IVにおいて走査電極 Y の電圧を、電圧 VIすなわち放電開始電圧より低 、電圧までしか上昇させな 、ので、 モード Π以前の期間、例えば放電維持期間（注:モード Iは放電維持期間の一部）に おける画像状態に依存せず PDP20の全ての放電セルにお!、て発光が起こらな!/、。
[0128] <モード V> 走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y及び第二の分離スィッチ 素子 QS2がオン状態に維持されたまま、第一の分離スィッチ素子 QS1及びローサイド 維持スィッチ素子 Q8Yがオフし、ノ、ィサイドランプ波形発生部 QR3がオンする。残りの スィッチ素子はオフ状態に維持される。これにより、走査電極 Yの電位がランプ波形 用ツエナーダイオード ZD1によって所定電位（図 10では、電位 Vs)まで急峻に立ち上 がり、その後、一定の速度で、接地電位（ 0)力も初期化パルス電圧の上限 Vrの電 位に向力つて上昇する。またこのとき、第二の分離スィッチ素子 QS2を介して、第一の 分離スィッチ素子 QS1のドレイン電位も上昇する。
[0129] なお、図 10では、所定電位の値 (すなわち、上りランプ波形の開始電圧）を、 Vはり 大きく且つ放電開始電圧未満の値の一例として Vsとして 、る。この所定電位の値は、 ランプ波形用ツエナーダイオード ZD 1のツエナー電圧 Veを調整することで適宜変更 できる。所定電位の値 (すなわち、上りランプ波形の開始電圧）は、 Vはり大きく且つ 放電開始電圧より小さ!/、値に設定してもよ ヽ。
[0130] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧が初期化パルス電 圧の上限 Vrに向力つて比較的緩やかに上昇する。それにより、 PDP20の全ての放電 セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧 の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
[0131] <モード VI >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイドランプ波形発生部 QR3がオン状態に維持されたまま、ノ、ィサイ ド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状態に維持される。モ ード VIでは走査電極 Yの電位はすでに、接地電位（ 0)力 初期化パルス電圧の上 限 Vrだけ高 、電位に達して 、る。
[0132] モード Vにより第一の分離スィッチ素子 QS1のドレイン電位は上昇する。第一の分離 スィッチ素子 QS1のドレイン電位が第二の定電圧源の電圧 V2になったときに、ハイサ イドスィッチ素子 Q7Yをオンしてもよい。このとき、ハイサイド維持スィッチ素子 Q7Yの オン直前の第一の分離スィッチ素子 QS1のソース電位と、ハイサイド維持スィッチ素 子 Q7Yのオン直後の第一の分離スィッチ素子 QS1のソース電位（ = Vs)との差（ =こ れ以降は「電圧変動 Δ V」と呼ぶ）が発生する。第一の分離スィッチ素子 QS1のボディ 一ダイオードはオフしたままである力 第一の分離スィッチ素子 QS1の寄生容量を介 して、第一の分離スィッチ素子 QS1のドレインに電圧変動 Δνは伝わる。しかし、ノ、ィ サイドランプ波形発生部 QR3におけるハイサイド NMOS (Q30Y)のボディーダイオード が導通することによって第二の分離スィッチ素子 QS2のソース電位力クランプされる ので、走査電極 Υの電位に電圧変動 Δνは発生しない。
[0133] 図 10では、モード VIにおいてハイサイド維持スィッチ素子 Q7Yをオンしている。しか し、第一の分離スィッチ素子 QS1のドレイン電位は第二の定電圧源の電圧 V2以上に は上昇しな 、ため、ハイサイド維持スィッチ素子 Q7Yをオフしたままでもよ ヽ
[0134] こうして、 PDP20の全ての放電セルにおいて一様に、印加電圧が、初期化パルス 電圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セル で一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上 昇速度が小さいので、放電セルの発光は微弱に抑えられる。
[0135] <モード VII >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイド維持スィッチ素子 Q7Yがオン状態に維持されたまま、ハイサイ ドランプ波形発生部 QR3がオフし、第一の分離スィッチ素子 QS1がオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が Vrから (Vs+Vl )まで下降する。なお、図 10では、ハイサイド維持スィッチ素子 Q7Yをオンしているが 、ハイサイドスィッチ素子 Q7Yのボディーダイオードが導通するので、オフしたままで もよい
[0136] <モード VIII >
走査電極駆動部 11では、第一の分離スィッチ素子 QS1、第二の分離スィッチ素子 Q S2及びハイサイド維持スィッチ素子 Q7Yがオン状態に維持されたまま、ノ、ィサイド走 查スィッチ素子 Q1Yがオフし、ローサイド走査スィッチ素子 Q2Yがオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yは電位 Vsまで下降する
[0137] <モード IX> 走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y及び第一の分離スィッチ 素子 QS1がオン状態に維持されたまま、ハイサイド維持スィッチ素子 Q7Y及び第二の 分離スィッチ素子 QS2がオフし、ローサイドランプ波形発生部 QR2がオンする。残りの スィッチ素子はオフ状態に維持される。走査電極 Yの電位は一定の速度で第三の定 電圧源により電位— V3まで下降する。また、維持電極 Xには、ローサイドランプ波形 発生部 QR2がオンする直前に、維持電圧 Vsが印加される。維持電極 Xに印加される 電圧は維持電圧 Vsより低い値であってもよい。さらに、維持電極 Xには、モード VII、 VIII期間中に維持電圧 Vsが印加されもよ ヽ。
[0138] モード IX直前の期間（モード IV〜 VIII)では、 PDP20のすベての放電セルで一様な 壁電荷が蓄積されている。この状態で、モード IXにおいて、モード IV〜 VIIIでの印加 電圧とは逆極性の比較的緩やか電圧が印加されるので、モード IIとは異なり、全ての 放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度 力 S小さいので、放電セルの発光は微弱に抑えられる。
[0139] なお、初期化期間中発光（走査電極 Yとアドレス電極 A間の放電による発光）をより 微弱に抑えるために、モード IV期間中及びモード Vの初期にすべてのアドレス電極 A に信号パルス電圧の上限 Vaを印加してもよい。例えば、モード IVの期間中に信号パ ルス電圧を印加する場合、モード IV期間中に、全てのアドレス電極 Aの電位が信号 パルス電圧の上限 Vaに達するようにしてもよ!、。
[0140] またモード Vの期間中に信号パルス電圧を印加する場合、信号パルス電圧の印加 により、アドレス電極 Aと走査電極 Yの容量結合により走査電極 Yの電位が上昇する。 よって、信号パルス電圧印加による影響で走査電極 Yの電位が放電開始電圧に上昇 するモード Vの初期の期間までに全てのアドレス電極 Aの電位が信号パルス電圧の 上限 Vaに達すればよい。ここで、ツエナー電圧 Veはモード Vでツエナー電圧による走 查電極 Yの電圧上昇と信号パルス電圧印加よる走査電極 Yの電圧上昇とを考慮して 設定してよい。
[0141] またモード IV〜Vの期間中に信号パルス電圧を印加する場合、モード IVの期間中 力 アドレス電極に信号パルス電圧を印加し始めて、モード Vの初期までに全てのァ ドレス電極 Aの電位が信号パルス電圧の上限 Vaに達すればよい。この場合、信号パ ルス電圧の印加〖こより、アドレス電極 Aと走査電極 Yの容量結合により走査電極 Yの電 位が上昇するので、信号パルス電圧印加による影響で走査電極 Yの電位が放電開 始電圧に上昇するモード Vの初期までに全てのアドレス電極 Aの電位が信号パルス 電圧の上限 Vaに達すればよい。ここで、ツエナー電圧 Veはモード Vでツエナー電圧 による走査電極 Yの電圧上昇と信号パルス電圧印加よる走査電極 Yの電圧上昇とを 考慮して設定してよい。
[0142] 逆に、モード IIIにおいて、信号パルス電圧を印加すると、モード IVの走査電極の電 位の急上昇（VI電圧）〖こより、走査電極とアドレス電極の容量結合のため、アドレス電 極の電位が信号パルス電圧の上限 Vaより大幅に高くになるので、望ましくない。
[0143] また、モード Vでツエナー電圧によって走査電極 Yの電圧上昇し、アドレス電極 Aの 電位が上昇する。しかし、モード IVの走査電極の電位の急上昇 (VI電圧）によるアド レス電極の電位の上昇と比較して、ツエナー電圧によるアドレス電極 Aの電位の上昇 は低い。これは、ツエナー電圧によるモード Vの走査電極の電位の上昇時のパルス 電圧の立上り時間が、モード IVの走査電極の電位の上昇に比べて長いこと及びツエ ナー電圧の大きさが小さいためである。以上より信号パルス電圧の上限 Vaより大幅 に高くなることはないので、アドレス電極駆動部に与える影響は小さい。
[0144] さらに、モード VII〜モード VIII期間中に、全てのアドレス電極 Aに印加する信号パル ス電圧を上限 Vaカゝら接地電位にしてもょ 、（アドレス電極 Aに印加する信号パルスを オフしてもよい。 ) o特に、モード VII〜IXの期間に維持電極 Xの電位は維持電圧 Vsに 達する（図ではモード IX)。信号パルス電圧は維持電極駆動部の電圧印加より先に、 信号パルス電圧を接地電位にする。これにより、維持電極駆動部の電圧印加により、 維持電極の電位が急上昇すると、維持電極とアドレス電極との容量結合のため、アド レス電位の電位が上昇する力 このときはすでに、信号パルス電圧は接地電位にし て 、るため、信号パルス電圧の上限 Va以上にならな!/、。
[0145] 2. 2. 2 アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部 11の各スィッチ素子の動作 は実施の形態 1で説明したものと同様である。
[0146] 2. 3 その他の回路構成 実施の形態 1で示した図 4〜図 7Bにおいても、ハイサイドランプ波形発生部 QR1の 代わりにハイサイドランプ波形発生部 QR3を設けることができる。
[0147] 2. 4 その他の駆動方法
本実施の形態の回路構成に対して実施の形態 1で示した図 3B、 3Cの駆動方法を 適応できることは言うまでもない。ただし、図 3Cの駆動方法を用いる場合、初期化期 間のモード Vにおける走査電極 Yへの印加電圧を上昇させる際の開始電圧が電圧 V k+Vl+Veとなる。このときの電圧 Vk+Vl+Veは放電開始電圧より低い値に設定してい る。これにより放電セルでの発光を防止している。
[0148] なお、初期化期間中発光（走査電極 Yとアドレス電極 A間の放電による発光）をより 微弱に抑えるために、モード Vの初期の期間に全てのアドレス電極 Aに、信号パルス 電圧の上限 Vaを印加してもょ ヽ（アドレス電極 Aに印加する信号パルスをオンしてもよ い。）。このとき信号パルス電圧の印加により、アドレス電極 Aと走査電極 Yの容量結合 により走査電極 Yの電位が上昇するので、信号パルス電圧印加による影響で走査電 極 Yの電位が放電開始電圧に上昇するモード Vの初期までに全てのアドレス電極 A の電位が信号パルス電圧の上限 Vaに達すればよい。ここで、ツエナー電圧 Veはモー ド Vでツエナー電圧による走査電極 Yの電圧上昇と信号パルス電圧印加よる走査電 極 Yの電圧上昇とを考慮して設定してよ!ヽ。
[0149] 2. 4 まとめ
本実施形態では、初期化期間の上りランプ波形の開始電圧を、走査電極 Yの電位 力 はり大きく放電開始電圧より小さくなるように設定する。よって、放電開始電圧を 超える電圧が走査電極 Yに印加されるときは、走査電極 Yへ電圧が徐々に上昇され る期間（上りランプ波形期間）であるので、微弱な発光となる。これにより、走査電極 Y の電位を放電開始電圧より小さくすることで強い発光を抑え、また、走査電極 Yの電 位を Vはり大きい値にすることで、モード Vでのランプ波形開始電圧を高くし、初期化 期間の時間短縮を図る。したがって、初期化期間の時間短縮とモード IVでの発光の 抑制を両立することができ、すなわち、画像表示においてコントラストを上昇できるとと ともに階調を増加することができる。
[0150] 実施の形餱 3 本実施形態では、実施の形態 1の構成において、さらに第一の分離スィッチ素子 Q S1の低耐圧化を可能とする例を説明する。
[0151] 3. 1 走査電極駆動部
本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものと回路構成 は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離ス イッチ素子 QS1のドレイン 'ソース間に印加される電圧の低減を可能とする。
[0152] 実施の形態 1では、第一の分離スィッチ素子 QS1の絶対最大定格のドレイン'ソー ス間電圧は、モード VIでノヽィサイド維持スィッチ素子 Q 7Yがオンする直前のハイサイ ドランプ波形発生部 QR1のソース電位（=V2)から、そのときの第一の分離スィッチ素 子 QS1のソース電位を減じた値（=Vb)以上が必要であった。例えば、第一の分離ス イッチ素子 QS1のソース電位が上昇しなければ (すなわち、 0であれば）、絶対最大定 格のドレイン 'ソース間電圧として Vb=V2以上が必要となる。
[0153] これに対して、モード V期間中に第一の分離スィッチ素子 QS1のドレイン 'ソース間 の印加される最高電圧は、ハイサイド維持スィッチ素子 Q7Yがオンする直前のハイ サイドランプ波形発生部 QR1のソース電位（=V4く V2)から、その時の第一の分離 スィッチ素子 QS1のソース電位を減じた値（=Vd)となる。例えば、第一の分離スイツ チ素子 QS1のソース電位が上昇しなれば（すなわち、 0であれば）、ドレイン'ソース間 には Vd=V4 (<V2)が印加される。また、モード VI期間中に第一の分離スィッチ素子 QS1のドレイン 'ソース間の印加される最高電圧は、ハイサイドランプ波形発生部 QR1 のソース電位（=V2)になるときに、ドレイン 'ソース間には、 V2-Vsが印加される。
[0154] 本実施形態による第一の分離スィッチ素子 QS1の絶対最大定格のドレイン 'ソース 間電圧は、電圧 Vdと電圧 V2-Vsとのうち大きい方の値以上を第一の分離スィッチ素 子 QS1の絶対最大定格のドレイン 'ソース間電圧に設定すればよい。つまり、絶対最 大定格のドレイン 'ソース間電圧を、実施の形態 1のモード VIでハイサイド維持スイツ チ素子 Q7Yがオンする直前のハイサイドランプ波形発生部 QR1のソース電位（=V2) から、その時の第一の分離スィッチ素子 QS1のソース電位を引いた値（=Vb)未満に 設定することができる。
[0155] 3. 2 動作 図 11は、本実施形態における初期化期間、アドレス期間及び放電維持期間それ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す図である。図 11では、それぞれのスイツ チ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0156] 3. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の 9つのモード I〜IXに分けられ る。
[0157] <モード I〜IV>
モード!〜 IVの動作は実施の形態 1で説明したとおりである。
[0158] <モード V>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Yがオン状態に維持された まま、第一の分離スィッチ素子 QS1、第二の分離スィッチ素子 QS2及びローサイド維 持スィッチ素子 Q8Yがオフし、ノ、ィサイドランプ波形発生部 QR1がオンする。残りのス イッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が一定の速度で 、電位 VIから初期化パルス電圧の上限 Vrに向力つて上昇する。またこのとき、第二の 分離スィッチ素子 QS2のボディーダイオードを介して、第一の分離スィッチ素子 QS1 のドレイン電位も上昇する。よって、図 8のモード Vでは第二の分離スィッチ素子 QS2 はオフ状態であるが、オンしてもよい。
[0159] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrに向力つて比較的緩やかに上昇する。それにより、 PDP20の全ての放電 セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧 の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
[0160] 実施の形態 1では、モード Vにおいて走査電極 Yの電位が電圧 Vrに達した時点で、 モード VIへの切り替わりが行われた。これに対して本実施形態では、モード Vにおい て走査電極 Yの電位が電圧 Vrに達する前にモード VIへ切り替えられる。この切り替え のタイミングにつ 、ては後述する。
[0161] <モード VI >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y及びハイサイドランプ波 形発生部 QR1がオン状態に維持し、第二の分離スィッチ素子 QS2をオフ状態に維持 したまま、ハイサイド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状 態に維持される。モード Vに引き続き、走査電極 Yの電位が一定の速度で、接地電位 ( 0)カゝら初期化パルス電圧の上限 Vrだけ高い電位まで上昇する。
[0162] 低耐圧化のためには第一の分離スィッチ素子 QS1のドレイン電位が V2になる前に、 ノ、ィサイド維持スィッチ素子 Q7Yがオンすることが必要である。このため、第一の分離 スィッチ素子 QS1のドレイン電位が第二の定電圧源の電圧 V2より低い所定の電位で あるときに、ハイサイドスィッチ素子 Q7Yをオンする。これによりモード V力もモード VI へ切り替えられる。
[0163] このとき、維持電圧 Vsは、ハイサイド維持スィッチ素子 Q7Yを介して、第一の分離ス イッチ素子 QS1のソース電位を上昇させる。このとき、第一の分離スィッチ素子 QS1の ボディーダイオードが導通する場合は、第一の分離スィッチ素子 QS1のドレイン電位 が維持電圧 Vsとなる。また、第一の分離スィッチ素子 QS1のボディーダイオードが導 通しない場合は、第一の分離スィッチ素子 QS1の寄生容量を介して、第一の分離ス イッチ素子 QS1のドレイン電位が上昇する。いずれの場合でも、第一の分離スィッチ 素子 QS1のドレイン電位が上昇する。
[0164] 以上のように、第一の分離スィッチ素子 QS1のドレインの電位が電圧 V2になる前に 、 ノ、ィサイド維持スィッチ素子 Q7Yをオンすることで、第一の分離スィッチ素子 QS1の ソース電位を上昇させ、第一の分離スィッチ素子 QS1のドレイン 'ソース間の電圧を抑 制することができるため、第一の分離スィッチ素子 QS1の絶対最大定格のドレインソ ース間電圧を低減できる。このとき、第二の分離スィッチ素子 QS2がオンすると、電圧 Vsに起因する電圧が第二の分離スィッチ素子 QS2を介して上昇中の走査電極 Yの印 加電圧に重畳してしまう場合があり、滑らかなランプ波形の形成の妨げとなる。そこで 、本実施形態では、ハイサイド維持スィッチ素子 Q7Yをオンする前に、第二の分離ス イッチ素子 QS2をオフして!/、る。
[0165] ここで、ハイサイド維持スィッチ素子 Q7Yがオンする直前の第二の分離スィッチ素子 QS2のドレイン電位と、ハイサイド維持スィッチ素子 Q7Yがオンした直後の第二の分 離スィッチ素子 QS2のドレイン電位との差を「第二の電圧変動 Δ UJと呼ぶ。 [0166] ノ、ィサイド維持スィッチ素子 Q7Yがオンするときは、第二の分離スィッチ素子 QS2を オフするため、第二の電圧変動 Δ ΙΙは走査電極 Yにそのまま現れず、大幅に抑制さ れる。つまり第二の電圧変動 Δ ΙΙは、第二の分離スィッチ素子 QS2の寄生容量 C2と パネル容量 Cpによって容量分割される。よって、第二の分離スィッチ素子 QS2の寄生 容量 C2とパネル容量 Cpの比に応じて、走査電極 Yには、 C2/ (C2+Cp) X Δυの電圧 変動が発生する。しかし、走査電極 Υに発生するこの電圧変動はかなり小さいため、 放電セルの発光は微弱に抑えられる。第二の分離スィッチ素子 QS2の寄生容量 C2を 減らすことで、走査電極 Υに発生する電圧変動をさらに抑制することができる。
[0167] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇 速度が小さいので、放電セルの発光は微弱に抑えられる。
[0168] <モード VII >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y及びハイサイド維持スィ ツチ素子 Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部 QR1がオフ し、第一の分離スィッチ素子 QS1及び第二の分離スィッチ素子 QS2がオンする。残り のスィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が (Vs+Vl) まで下降する。
[0169] <モード VIII〜IX>
モード VIII〜IXの動作は実施の形態 1で説明したとおりである。
[0170] また、本実施形態の技術思想と、実施の形態 2の技術思想とを組み合わせることが 可能であることは言うまでもな 、。
[0171] 3. 2. 2 アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部 11の各スィッチ素子の動作 は実施の形態 1で説明したものと同様である。
[0172] 3. 3 その他の回路構成
実施の形態 1と同様、本実施形態で説明した駆動方法は、図 2の回路構成以外に 図 4〜図 7Bの回路構成に対しても同様に適用できる。 [0173] 3. 4 まとめ
以上のように本実施形態によれば、第一の分離スィッチ素子 QS1の絶対最大定格 のドレイン 'ソース間電圧の低減ィ匕を図れる。従来、分離スィッチ素子に対して維持 放電期間では大電流が流れるため、分離スィッチ素子は多数並列に接続して設ける 必要があった。しかし、本実施形態では、第一の分離スィッチ素子の低耐圧化を実 現できることから、スィッチ素子が低抵抗となるため、並列接続する第一の分離スイツ チ素子数を低減でき、回路規模を削減できる。また、第一の分離スィッチ素子数の低 減に伴い実装面積力 S小さくなることで、基板による配線インピーダンスを低減でき、 P
DPへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、 PDPの 動作マージンが拡大する。さらに、放電維持期間での分離スィッチ素子による導通損 失が大きく削減されるので、消費電力を低減できる。
[0174] ¾施の形餱 4
本実施形態では、実施の形態 1の構成において、さらに第一の分離スィッチ素子 Q S1の低耐圧化を可能とする例を説明する。
[0175] 4. 1 走査電極駆動部
図 12に、本発明の実施形態 4による走査電極駆動部の詳細な構成を示す。
本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものと、初期化 パルス発生部 2Yの構成が異なる。より具体的には、初期化パルス発生部 2Yにおいて 、第一の分離スィッチ素子 QS1に並列に、第一の分離スィッチ素子 QS1のドレイン'ソ ース間電圧を制限する保護回路 50を設けた点が異なる。保護回路 50は、第一の分 離スィッチ素子 QS1のソース電位を上昇させることで第一の分離スィッチ素子 QS1の ドレイン 'ソース間電圧を一定範囲内に制限する。そのほかの構成は実施形態 1のも のと同様である。本実施形態の保護回路 50を設けたことにより、第一の分離スィッチ 素子 QS1の絶対最大定格のドレイン 'ソース間電圧は、第二の定電圧源の電圧 V2か ら維持電圧 Vsを引いた値（=V2-Vs)以上の値であればよい。以下、保護回路 50の 具体的な構成例 50a〜50dについて説明する。
[0176] 4. 1. 1 スィッチ素子を用いた保護回路
図 13 (a)に保護回路の一の構成例を示す。 保護回路 50aは、保護用スィッチ素子 Sl、第一の制限抵抗 Rl、ゲート用ツエナーダ ィオード ZD2、第一の検出抵抗 R2及び第二の検出抵抗 R3を含む。
[0177] 保護用スィッチ素子 S1において、コレクタは第一の制限抵抗 R1の一端と接続し、ベ ースはゲート用ツエナーダイオード ZD2のアノードと接続し、ェミッタは第一の分離ス イッチ素子 QS1のソースと接続する。
[0178] 第一の制限抵抗 R1の他端は第一の分離スィッチ素子 QS1のドレインと接続する。第 一の検出抵抗 R2と第二の検出抵抗 R3は直列接続し、その接続点はゲート用ツエナ 一ダイオード ZD2の力ソードと接続し、第一の検出抵抗 R2は第一の分離スィッチ素子 QS1のドレインと接続し、第二の検出抵抗 R3は第一の分離スィッチ素子 QS1のソース と接続する。
[0179] 保護回路 50aは、第一の分離スィッチ素子 QS1がオフしている時に動作する。第一 の分離スィッチ素子 QS1のドレイン 'ソース間電圧が上昇していくと、第二の検出抵抗 R3の両端電圧が上昇する。第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧が 所定の電圧 Vcに達すると、第二の検出抵抗 R3の両端電圧もある電圧値 (第一の検 出抵抗 R2と第二の検出抵抗 R3の抵抗値の比で決まる値）に達する。このとき、ゲート 用ツエナーダイオード ZD2のツエナー電圧と、保護用スィッチ素子 S1のベース'ェミツ タ間電圧とが等しくなり、保護用スィッチ素子 S1が動作し始める。この保護用スィッチ 素子 S1によって、第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧が一定にな るように制御される。ここで定電圧制御される電圧値 Vcは第一の分離スィッチ素子 QS 1の絶対最大定格のドレイン 'ソース間電圧以下に設定してもよい。例えば、定電圧 制御される電圧値 Vcを第二の定電圧源の電圧 V2から維持電圧 Vsを引いたもの（=V 2-Vs)より小さい値に設定した場合、初期化期間のモード Vにおいてハイサイドランプ 波形発生部 QR1のソース電位が上昇し、第一の分離スィッチ素子 QS1のドレイン'ソ ース間電圧が Vcになると保護回路 50aが動作し始める。
[0180] さらに、ハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、保護回路 50aが動作し続けるので、第一の分離スィッチ素子 QS1のソース電位も上昇し続ける 。しばらくハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、第一の分 離スィッチ素子 QS1のソース電位が維持電圧 Vsに達する。すると、ノ、ィサイド維持ス イッチ素子 Q7Yのボディーダイオードが導通することで、第一の分離スィッチ素子 QS 1のソース電位は維持電圧 Vsにクランプされる。このとき、保護用スィッチ素子 S1は定 電圧制御するために、電流を流そうと動作するが、第一の制限抵抗 R1によってその 動作が制限され、定電圧に制御することができなくなる。よってハイサイドランプ波形 発生部 QR1のソース電位の上昇に伴って、第一の分離スィッチ素子 QS1のドレイン' ソース間電圧は上昇していくが、第一の分離スィッチ素子 QS1のドレイン 'ソース間電 圧の最大印加電圧は (V2-Vs)までとなり、第一の分離スィッチ素子 QS1のドレイン'ソ ース間電圧は大幅に低減される。また、ハイサイド維持スィッチ素子 Q7Yのボディー ダイオードの導通状態でハイサイド維持スィッチ素子 Q7Yをオンすると、第一の分離 スィッチ素子 QS1のソース電位が変動しないため、走査電極 Yの電位に電位差 Δνの 変動は発生しない。
[0181] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、第一の 分離スィッチ素子 QS1のソース電位も上昇し、第一の分離スィッチ素子 QS1のドレイン 電位が第二の電圧源の電圧 V2に達する前に、第一の分離スィッチ素子 QS1のソース 電位が維持電圧 Vsになるので第一の分離スィッチ素子 QS1の絶対最大定格のドレイ ン 'ソース間電圧を低下させることができる。また、第一の分離スィッチ素子 QS1のソ ース電位が維持電圧 Vsになってから、ハイサイド維持スィッチ素子 Q7Yをオンにする ので、走査電極 Yの電位に電圧変動 Δνは発生しない。
[0182] 4. 1. 2 ツエナーダイオードを用いた保護回路
図 13 (b)に保護回路 50bの別の構成を示す。図 13 (b)に示す保護回路 50bは、保 護用ツエナーダイオード ZD3、第二の制限抵抗を含む。保護用ツエナーダイオードの アノードは第二の制限抵抗 R4の一端と接続し、保護用ツエナーダイオード ZD3のカソ ードは第一の分離スィッチ素子 QS1のドレインに接続し、第二の制限抵抗 R4の他端 は第一の分離スィッチ素子 QS1のソースに接続する。
[0183] 保護回路 50bは、第一の分離スィッチ素子 QS1がオフしている時に動作する。第一 の分離スィッチ素子 QS1のドレイン 'ソース間電圧が上昇していき、第一の分離スイツ チ素子 QS1のドレイン 'ソース間電圧がツエナー電圧 Vzに達すると、保護用ツエナー ダイオード ZD3が動作し始める。この保護用ツエナーダイオード ZD3によって、第一の 分離スィッチ素子 QSlのドレイン 'ソース間電圧が一定になるように制御される。ここで 定電圧制御される電圧値 Vzは第一の分離スィッチ素子 QS1の絶対最大定格のドレイ ン 'ソース間電圧以下に設定してもよい。例えば、定電圧制御される電圧値 Vzを第二 の定電圧源の電圧 V2から維持電圧 Vsを引いた値 (=V2-Vs)より小さ 、値に設定し た場合、初期化期間のモード Vにおいてノ、ィサイドランプ波形発生部 QR1のソース電 位が上昇し、第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧が Vzになると保 護回路が動作し始める。さらに、ハイサイドランプ波形発生部 QR1のソース電位が上 昇していくと、保護回路 50bが動作し続けるので、第一の分離スィッチ素子 QS1のソ ース電位も上昇し続ける。
[0184] しばらくハイサイドランプ波形発生部 QR1のソース電位が上昇していくと、第一の分 離スィッチ素子 QS1のソース電位が維持電圧 Vsに達する。それにより、ハイサイド維 持スィッチ素子 Q7Yのボディーダイオードが導通し、第一の分離スィッチ素子 QS1の ソース電位は維持電圧 Vsにクランプされる。このとき、定電圧動作はできなくなる。保 護用ツエナーダイオード ZD3は一定電圧 Vzとなる力 それを超える電圧については 第二の制限抵抗 R4に印加され、第一の分離スィッチ素子 QS1のソースに向力つて電 流が流れる。よってハイサイドランプ波形発生部 QR1のソース電位の上昇に伴って、 第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧は上昇していくが、第一の分 離スィッチ素子 QS1のドレイン 'ソース間電圧の最大印加電圧は (V2-Vs)までであり、 第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧は大幅に低減される。また、ハ ィサイド維持スィッチ素子 Q7Yのボディーダイオードの導通状態でハイサイド維持スィ ツチ素子 Q7Yをオンすると、第一の分離スィッチ素子のソース電位が変動しないため 、走査電極 Yの電位に電位差 Δνの変動は発生しない。
[0185] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、第一の 分離スィッチ素子 QS1のソース電位も上昇し、第一の分離スィッチ素子 QS1のドレイン 電位が第二の電圧源の電圧 V2に達する前に、第一の分離スィッチ素子 QS1のソース 電位は、保護回路 50bにより維持電圧 Vsに制限されるので、第一の分離スィッチ素 子 QS1のドレイン 'ソース間電圧は、その絶対最大定格のドレイン 'ソース間電圧を低 下させることができる。また、第一の分離スィッチ素子 QS1のソース電位が維持電圧 V sになってから、ハイサイド維持スィッチ素子 Q7Yをオンにするので、走査電極 Yの電 位に電圧変動 Δ Vは発生しな 、。
[0186] 4. 1. 3 抵抗を用いた保護回路
図 13 (c)に保護回路のさらに別の構成を示す。図 13 (c)に示す保護回路 50cは、 第四の制限抵抗 R4を含む。第三の制限抵抗 R5の一端は第一の分離スィッチ素子 Q S1のドレインに接続し、他端は第一の分離スィッチ素子 QS1のソースに接続する。
[0187] 保護回路 50cは、第一の分離スィッチ素子 QS1がオフしている時に動作する。ハイ サイドランプ波形発生部 QR1のソース電位が上昇し、第一の分離スィッチ素子 QS1の ドレイン 'ソース間電圧が上昇していくと、第三の制限抵抗 R5を介して、第一の分離ス イッチ素子 QS1のソースに向かって電流が流れ、第一の分離スィッチ素子 QS1のソー ス電位が上昇する。さらにハイサイドランプ波形発生部 QR1のソース電位が上昇して いくと、第一の分離スィッチ素子 QS1のソース電位が維持電圧 Vsに達する。すると、 ハイサイド維持スィッチ素子 Q7Yのボディーダイオードが導通することで、第一の分 離スィッチ素子 QS1のソース電位は維持電圧 Vsにクランプされる。よってノ、ィサイドラ ンプ波形発生部 QR1のソース電位の上昇に伴って、第一の分離スィッチ素子 QS1の ドレイン 'ソース間電圧は上昇していくが、第一の分離スィッチ素子 QS1のドレイン'ソ ース間電圧の最大印加電圧は (V2-Vs)までであり、第一の分離スィッチ素子 QS1の ドレイン 'ソース間電圧は大幅に低減される。また、ノ、ィサイド維持スィッチ素子 Q7Y のボディーダイオードの導通状態でノヽィサイド維持スィッチ素子 Q7Yをオンすると、第 一の分離スィッチ素子のソース電位が変動しな 、ため、走査電極 Yの電位に電位差 Δνの変動は発生しない。
[0188] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、第一の 分離スィッチ素子 QS1のソース電位も上昇し、第一の分離スィッチ素子 QS1のドレイン 電位が第二の電圧源の電圧 V2に達する前に、第一の分離スィッチ素子 QS1のソース 電位は、保護回路 50cにより維持電圧 Vsに制限されるので、第一の分離スィッチ素 子 QS1のドレイン 'ソース間の電圧は、その絶対最大定格のドレイン 'ソース間電圧を 低下させることができる。また、第一の分離スィッチ素子 QS1のソース電位が維持電 圧 Vsになってから、ハイサイド維持スィッチ素子 Q7Yをオンにするので、走査電極 Y の電位に電圧変動 Δ Vは発生しな 、。
[0189] 4. 1. 4 コンデンサを用いた保護回路
図 13 (d)に保護回路の別の構成を示す。図 13 (d)に示す保護回路 50dは保護用 コンデンサ C2を含む。保護用コンデンサ C2の一端は第一の分離スィッチ素子 QS1の ドレインに接続し、他端は第一の分離スィッチ素子 QS1のソースに接続する。
[0190] 保護回路 50dは第一の分離スィッチ素子 QS1がオフしている時に動作する。ハイサ イドランプ波形発生部 QR1のソース電位が上昇していくと、保護用コンデンサ C2の容 量と第一の分離スィッチ素子 QS1のソース'接地間に存在する寄生容量との容量分 割に応じてソース電位が上昇する。さらにハイサイドランプ波形発生部 QR1のソース 電位が上昇していくと、第一の分離スィッチ素子 QS1のソース電位が維持電圧 Vsに 達する。すると、ハイサイド維持スィッチ素子 Q7Yのボディーダイオードが導通するこ とで、第一の分離スィッチ素子 QS1のソース電位は維持電圧 Vsにクランプされる。よ つてハイサイドランプ波形発生部 QR1のソース電位の上昇に伴って、第一の分離スィ ツチ素子 QS1のドレイン ·ソース間電圧は上昇していくが、第一の分離スィッチ素子 Q S1のドレイン 'ソース間電圧の最大印加電圧は (V2-Vs)までであり、第一の分離スィ ツチ素子 QS1のドレイン 'ソース間電圧は大幅に低減される。また、ハイサイド維持ス イッチ素子 Q7Yのボディーダイオードの導通状態でノヽィサイド維持スィッチ素子 Q7Y をオンすると、第一の分離スィッチ素子のソース電位が変動しないため、走査電極 Y の電位に電位差 Δνの変動は発生しない。
[0191] このように、ノ、ィサイドランプ波形発生部 QR1のソース電位の上昇に伴って、第一の 分離スィッチ素子 QS1のソース電位も上昇し、第一の分離スィッチ素子 QS1のドレイン 電位が第二の電圧源の電圧 V2に達する前に、第一の分離スィッチ素子 QS1のソース 電位は、保護回路 50dにより維持電圧 Vsに制限されるので第一の分離スィッチ素子 QS1の絶対最大定格のドレイン 'ソース間電圧を低下させることができる。また、第一 の分離スィッチ素子 QS1のソース電位が維持電圧 Vsになってから、ハイサイド維持ス イッチ素子 Q7Yをオンにするので、走査電極 Yの電位に電圧変動 Δνは発生しない。
[0192] 4. 2 動作
図 14は、本実施形態における初期化期間、アドレス期間及び放電維持期間それ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す図である。図 14では、それぞれのスイツ チ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0193] 4. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の 9つのモード Ι〜ΙΧに分けられ る。
<モード I〜IV>
モード I〜IVの動作は実施の形態 1で説明したとおりである。
[0194] <モード V>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y及び第二の分離スィッチ 素子 QS2がオン状態に維持されたまま、第一の分離スィッチ素子 QS1及びローサイド 維持スィッチ素子 Q8Yがオフし、ノ、ィサイドランプ波形発生部 QR1がオンする。残りの スィッチ素子はオフ状態に維持される。それにより、走査電極 Yの電位が一定の速度 で電位 Vrに向力つて上昇する。またこのとき、第二の分離スィッチ素子 QS2を介して、 第一の分離スィッチ素子 QS1のドレイン電位も上昇する。そして保護回路 50の働きに よって、第一の分離スィッチ素子 QS1のソース電位は上昇し、第一の分離スィッチ素 子 QS1のソース電位が維持電圧 Vsに達したときに、ノ、ィサイド維持スィッチ素子 Q7Y のボディーダイオードによって第一の分離スィッチ素子 QS1のソース電位力 Sクランプさ れる。このように、初期化パルス電圧の上限 Vrに達する前に（すなわち、第一の分離 スィッチ素子 QS1のドレイン電位が電位 V2に達する前に）、第一の分離スィッチ素子 QS1のソース電位は、維持電圧 VSに達する。このため、第一の分離スィッチ素子 QS1 のドレイン 'ソース間電圧は、その絶対最大定格のドレイン 'ソース間電圧を低下させ ることがでさる。
[0195] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrに向力つて比較的緩やかに上昇する。それにより、 PDP20の全ての放電 セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧 の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
[0196] なお、モード Vの期間中にノ、ィサイド維持スィッチ素子 Q7Yをオンする場合は、実施 の形態 3のようにハイサイド維持スィッチ素子 Q7Yがオンする前に第二の分離スイツ チ素子 QS2をオフしておくと、電圧変動 Δ υが抑えられる。
[0197] <モード VI >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイドランプ波形発生部 QR1がオン状態に維持されたまま、ノ、ィサイ ド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状態に維持される。走 查電極 Yの電位が接地電位（ 0)カゝら初期化パルス電圧の上限 Vrだけ高い電位を 維持する。このとき、保護回路 50の働きによってすでに、第一の分離スィッチ素子 QS 1のソース電位は維持電圧 Vsにクランプされて!/、る。ハイサイド維持スィッチ素子 Q7Y のボディーダイオードの導通状態でノヽィサイド維持スィッチ素子 Q7Yをオンすると、第 一の分離スィッチ素子のソース電位が変動しな 、ため、走査電極 Yの電位に電位差 Δνの変動は発生しない。
[0198] 図 14ではハイサイド維持スィッチ素子 Q7Yをオンしている力 ノ、ィサイド維持スイツ チ素子 Q7Yのボディーダイオードを導通するので、オフしたままでもよ!/、。
[0199] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇 速度が小さいので、放電セルの発光は微弱に抑えられる。
[0200] <モード VII〜IX>
モード VII〜IXの動作は実施の形態 1で説明したとおりである。
[0201] また、本実施形態の技術思想と、実施の形態 2の技術思想とを組み合わせることが 可能であることは言うまでもな 、。
[0202] 4. 2. 2 アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部 11の各スィッチ素子の動作 は実施の形態 1で説明したものと同様である。
[0203] 4. 3 その他の回路構成
本実施形態の保護回路 50の思想は実施の形態 1で示した図 4〜図 7Bにおいても 同様に適用できる。 [0204] 4. 4 まとめ
以上のように本実施形態によれば、初期化期間のモード Vにおける走査電極 Yの印 加電圧上の電圧変動の発生を防止しつつ、第一の分離スィッチ素子 QS1の絶対最 大定格のドレイン 'ソース間電圧の低減を図れる。第一の分離スィッチ素子の絶対最 大定格のドレイン 'ソース間電圧の低減ィ匕により、スィッチ素子が低抵抗となるため、 並列接続する第一の分離スィッチ素子数を低減でき、回路規模を削減できる。また、 第一の分離スィッチ素子数の低減に伴い実装面積が小さくなることで、基板による配 線インピーダンスを低減でき、 PDPへの電圧印加時に発生する高周波数成分である リンギングを低減でき、 PDPの動作マージンが拡大する。さらに、放電維持期間での 分離スィッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
[0205] 実施の形態 5
本実施形態では、実施の形態 1の構成において、さらに第一の分離スィッチ素子 Q S1の低耐圧化を可能とする例を説明する。
[0206] 5. 1 走査電極駆動部
本実施形態による走査電極駆動部 11は、図 2に示す実施形態 1のものと回路構成 は同じであるが、その駆動方法が異なる。本実施形態の駆動方法は、第一の分離ス イッチ素子 QS1の絶対最大定格のドレイン 'ソース間電圧の低減を可能とする。
[0207] 実施の形態 1では、第一の分離スィッチ素子 QS1の絶対最大定格のドレイン'ソー ス間電圧は、モード VIでノヽィサイド維持スィッチ素子 Q 7Yがオンする直前のハイサイ ドランプ波形発生部 QR1のソース電位（=V2)から、そのときの第一の分離スィッチ素 子 QS1のソース電位を引いた値（=Vb)以上が必要であった。
[0208] これに対して、本実施形態による第一の分離スィッチ素子 QS1の絶対最大定格のド レイン'ソース間電圧は、第二の定電圧源の電圧 V2から維持電圧 Vsを引いた値（=V 2-Vs)以上であればよい。つまり実施の形態 1のモード VIでノヽィサイド維持スィッチ素 子 Q7Yがオンする直前のハイサイドランプ波形発生部 QR1のソース電位（=V2)と、 その時の第一の分離スィッチ素子 QS1のソース電位を引いた値 (=Vb)未満に設定 できる。
[0209] 5. 2 動作 図 15は、本実施形態における初期化期間、アドレス期間及び放電維持期間それ ぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動部 11 に含まれる各スィッチ素子のオン期間を示す図である。図 15では、それぞれのスイツ チ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
[0210] 5. 2. 1 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の 9つのモード I〜IXに分けられ る。
[0211] <モード!〜 IV>
モード I〜IVの動作は実施の形態 1で説明したとおりである。
[0212] <モード V>
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第一の分離スィッチ素 子 QS1及び第二の分離スィッチ素子 QS2がオン状態に維持されたまま、ローサイド維 持スィッチ素子 Q8Yがオフし、ノ、ィサイドランプ波形発生部 QR1がオンする。特に、第 一の分離スィッチ素子 QS1を、走査電極への印加電圧の上昇途中まではオンし、所 定のタイミングでオフする。残りのスィッチ素子はオフ状態に維持される。それにより、 走査電極 Yの電位が一定の速度で、電位 VIから初期化パルス電圧の上限 Vrに向か つて上昇する。
[0213] こうして、第一の分離スィッチ素子 QS1がオン期間中は第二の分離スィッチ素子 QS 2を介して、第一の分離スィッチ素子 QS1のドレイン電位及びソース電位も上昇する。
[0214] 本実施形態では、第一の分離スィッチ素子 QS1をオフする所定のタイミングとは、第 一の分離スィッチ素子 QS1のソース電位が電位 Vsに達したとき（すなわち、走査電極 への印加電圧が (Vs+Vl)に達したとき）とする。
[0215] また、第一の分離スィッチ素子 QS1のソース電位が維持電圧 Vsに達する前に、第 一の分離スィッチ素子 QS1をオフする場合は、第一の分離スィッチ素子 QS1の絶対 最大定格のドレイン 'ソース間電圧を高く設定する必要がある。その場合、モード VIで ノ、ィサイド維持スィッチ素子 Q7Yをオンする前に、第二の分離スィッチ素子 QS2をォ フして、電圧変動を抑制する必要がある。
[0216] 以上のように、第一の分離スィッチ素子 QS1を適当なタイミングでオンオフすること で、第一の分離スィッチ素子 QS1のドレイン 'ソース間電圧の上昇を抑制し、第一の 分離スィッチ素子 QS1の低耐圧化を実現している。
[0217] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrに向力つて比較的緩やかに上昇する。それにより、 PDP20の全ての放電 セルで一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧 の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
[0218] なお、モード Vの期間中にノ、ィサイド維持スィッチ素子 Q7Yをオンする場合は、実施 の形態 3のようにハイサイド維持スィッチ素子 Q7Yがオンする前に第二の分離スイツ チ素子 QS2をオフしておくと、電圧変動 Δ υが抑えられる。
[0219] <モード VI >
走査電極駆動部 11では、ハイサイド走査スィッチ素子 Q1Y、第二の分離スィッチ素 子 QS2及びハイサイドランプ波形発生部 QR1がオン状態に維持されたまま、ノ、ィサイ ド維持スィッチ素子 Q7Yがオンする。残りのスィッチ素子はオフ状態に維持される。走 查電極 Yは接地電位（^0)カゝら初期化パルス電圧の上限 Vrだけ高い電位に維持す る。
[0220] このとき、第一の分離スィッチ素子 QS1のソース電位は維持電圧 Vsにクランプされ て 、る。ハイサイド維持スィッチ素子 Q7Yのボディーダイオードの導通状態でノヽィサイ ド維持スィッチ素子 Q7Yをオンすると、第一の分離スィッチ素子のソース電位が変動 しな 、ため、走査電極 Yの電位に電位差 Δ Vの変動は発生しな 、。
[0221] 図 18ではハイサイド維持スィッチ素子 Q7Yをオンしている力 ノ、ィサイド維持スイツ チ素子 Q7Yのボディーダイオードを導通するので、オフしたままでもよ!/、。
[0222] こうして、 PDP20の全ての放電セルに対して一様に、印加電圧力 初期化パルス電 圧の上限 Vrまで比較的緩やかに上昇する。それにより、 PDP20の全ての放電セルで 一様な壁電荷が蓄積される。また、放電開始電圧を越える時には、印加電圧の上昇 速度が小さいので、放電セルの発光は微弱に抑えられる。
[0223] <モード VII〜IX>
モード VII〜IXの動作は実施の形態 1で説明したとおりである。
[0224] また、本実施形態の技術思想と、実施の形態 2の技術思想とを組み合わせることが 可能であることは言うまでもな 、。
[0225] 5. 2. 2 アドレス期間、放電維持期間
アドレス期間及び放電維持期間における走査電極部 11の各スィッチ素子の動作 は実施の形態 1で説明したものと同様である。
[0226] 5. 3 その他の回路構成
実施の形態 1と同様、本実施形態で説明した駆動方法は、図 2の回路構成以外に 図 4〜図 7Bの回路構成に対しても同様に適用できる。
[0227] 5. 4 まとめ
以上のように本実施形態によれば、実施の形態 4のように保護回路を設けず簡易な 構成で、初期化期間のモード Vにおいて走査電極 Yの印加電圧上の電圧変動の発 生を防止しつつ、第一の分離スィッチ素子 QS1の絶対最大定格のドレイン 'ソース間 電圧の低減が図れる。第一の分離スィッチ素子の絶対最大定格のドレイン 'ソース間 電圧の低減により、スィッチ素子が低抵抗となるため、並列接続する第一の分離スィ ツチ素子数を低減でき、回路規模を削減できる。また、第一の分離スィッチ素子数の 低減に伴 、実装面積力 、さくなることで、基板による配線インピーダンスを低減でき、 PDPへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、 PDP の動作マージンが拡大する。さらに、放電維持期間での分離スィッチ素子による導通 損失が大きく削減されるので、消費電力を低減できる。
[0228] 実施の形態 6
6. 1 構成
走査電極駆動部の別の構成を示す。図 16に本実施形態の走査電極駆動部の構 成を示す。本実施形態の走査電極駆動部 11は、第二のハイサイドランプ波形発生 部 QR4を備えた点が図 2に示す実施の形態 1のものとは異なる。第二のハイサイドラ ンプ波形発生部 QR4の詳細な構成は、実施の形態 2にお 、て図 9Aまたは図 9Bで示 したノ、ィサイドランプ波形発生部 QR3の構成と同じである。第二のハイサイドランプ波 形発生部 QR4は、内部に含むハイサイド NMOSのドレインが第二の定電圧源 V2の正 極に接続し、そのソースが第一の定電圧源 VIの負極に接続する。
[0229] 実施の形態 1では、走査電極 Yの電位が維持電圧 Vsにした状態で、放電維持期間 が終了し、初期化期間のモード Iに遷移していた (例えば図 3A参照)。しかし、本実 施の形態では、放電維持期間において、維持電極 Xの電位が接地電位、走査電極 Yの電位が接地電位の状態で、放電維持期間が終了し、初期化期間のモード Iに遷 移する（図 17参照)。そして初期化期間のモード Iの開始時点で、走査電極 Yの電位 を維持電圧 Vsよりも低い電圧まで急激に立ち上げ、その後、走査電極 Yの電圧を維 持電圧 Vsよりも高い電圧まで緩やかに立ち上げる。
[0230] 実施の形態 1では、初期化期間のモード Iにおいて、壁電荷をもつ放電セルの放電 は維持電圧 Vsが印加されるため、強放電が生じていた。これに対して、本実施の形 態では、走査電極 Yの電位が放電開始電圧 (維持電圧 Vsよりもやや低 ヽ電圧)を超 えるときには電位の上昇速度は小さいので、壁電荷を持つ放電セルにおいて、放電 セルの発光は微弱に抑えられる。
[0231] 6. 2 動作
以下、本実施形態の走査電極駆動部 11の動作波形について説明する。本実施形 態は、初期化期間の消去期間、すなわち、モード Iと IIの動作が実施の形態 1のものと 異なる。図 17は、本実施形態における初期化期間、アドレス期間及び放電維持期間 それぞれでの、 PDP20の走査電極 Yに対する印加電圧波形、並びに走査電極駆動 部 11に含まれる各スィッチ素子のオン期間を示す図である。図 17では、それぞれの スィッチ素子のオン期間が斜線部で示される。以下、初期化期間のモード Iと IIの動 作についてのみ説明する。
[0232] <モード 1>
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Y、第二の分離スィッチ素 子 QS2及び第二のハイサイドランプ波形発生部 QR4がオン状態に維持される。残りの スィッチ素子はオフ状態に維持される。第二のノ、ィサイドランプ波形発生部 QR4がォ ンすると、ランプ波形用ッヱナ一ダイオードの作用により、走査電極 Yの電位が接地 電位からツエナー電圧 (Vm)だけ急峻に立ち上がり、その後電圧が一定の速度で上 昇し始める。
[0233] <モード Π >
走査電極駆動部 11では、ローサイド走査スィッチ素子 Q2Yがオン状態に維持され たまま、第二の分離スィッチ素子 QS2及び第二のノ、ィサイドランプ波形発生部 QR4が オフし、ローサイドランプ波形発生部 QR2及び第一の分離スィッチ素子 QS1がオンす る。残りのスィッチ素子はオフ状態に維持される。第二のハイサイドランプ波形発生部 QR4をオフしたタイミングで、走査電極 Yの電圧上昇は止まる。よって、第二のハイサ イドランプ波形発生部 QR4のオン期間を調整することにより、走査電極の電位を V2以 下の任意の電圧に設定することが可能である。また、初期化期間のモード V用の定電 圧源と初期化期間のモード I用の定電圧源を共用化することにより部品点数を削減す ることができる。その後、ローサイドランプ波形発生部 QR2により、走査電極 Yの電位 は、一定の速度で、 -V3に向力つて低下し始める。
[0234] 初期化期間のその他のモードの動作並びにアドレス期間及び放電維持期間の動 作は実施の形態 1のものと同様であるので、ここでの説明は省略する。
[0235] 従来、初期化期間（モード I)において、上りランプ波形は接地電位力 開始してい た (例えば、特開 2005— 250505号公報参照)。これに対して、本実施の形態では、 初期化期間 (モード I)の上りランプ波形の開始電圧を接地電位力 所定電位だけ立 ち上げて、走査電極 Yの電位を接地電位より大きな値にする。これにより、従来の方 法に比して、その後にランプ波形を所望電圧まで上昇させるために必要な時間を短 縮でき、初期化期間の時間短縮が図れる。
[0236] また、初期化期間（モード I)の上りランプ波形の開始電圧を、走査電極 Yの電位が 接地電位より大きぐ且つ、放電開始電圧より小さくなるように設定する。よって、放電 開始電圧を超える電圧が走査電極 Yに印加されるときは、走査電極 Yへ電圧が徐々 に上昇される期間（上りランプ波形期間）であるので、微弱な発光となる。このように初 期化期間開始時の走査電極 Yの電位を放電開始電圧より小さくすることで強い発光 を抑える。
[0237] 以上のように、初期化期間の時間短縮とモード Iでの発光の抑制を両立することが できる。すなわち、画像表示においてコントラストを向上できるととともに階調を増加す ることがでさる。
[0238] なお、本実施の形態では、放電維持期間に放電していた放電セルには壁電荷が 存在するため、初期化期間のモード Iの放電開始電圧は維持電圧 Vsよりも小さい値 となる。ここで、放電開始電圧には、放電維持期間に放電していた放電セルにおいて 、パネルの面内の放電開始電圧のバラツキ、経時変化、隣接間の放電セルによる放 電開始電圧の低下の影響も考慮して、最も低!ヽ放電開始電圧を採用する。
[0239] 本実施の形態では、初期化期間のモード IIの後は初期化期間のモード IIIに遷移し ているが、初期化期間のモード IIの後すぐにアドレス期間に遷移しても良い。例えば、 初期化期間のモード ΠΙ〜ΙΧは 1テレビフィールドに 1回だけ実行され、サブフィールド 毎には、初期化期間のモード Ι〜Πの実行後、アドレス期間に遷移してもよい。これに より初期化時間の大幅な削減が可能となる。さらに、初期化期間のモード ΠΙ〜ΙΧにお V、ても微弱な発光が発生して 、るので、このような方法によりその微弱な発光が抑制 されるため、黒色表示時の輝度が抑制される。すなわち、コントラストを向上できる。
[0240] 6. 3 その他の回路構成
実施の形態 2で示した構成に対しても本実施形態の駆動方法が適用できることは 言うまでもない。さらに、実施の形態 2で用いるハイサイドランプ波形発生部 QR3と本 実施の形態で用いるハイサイドランプ波形発生部 QR4でのランプ波形の傾きが同じ 場合は、それらを共用しても良い。
[0241] また、図 4〜7Βに示す回路構成に対しても本実施形態の駆動方法が適用できるこ とは言うまでもない。また、実施の形態 3〜5の駆動方法及び駆動回路に対しても本 実施形態の駆動方法が適用できることは言うまでもない。
[0242] 6. 4 まとめ
以上のように本実施形態によれば、初期化期間（モード I)の上りランプ波形の開始 電圧を接地電位力も所定電位だけ立ち上げる。これにより、その後にランプ波形を所 望電圧まで上昇させるために必要な時間を短縮でき、初期化期間の時間短縮が図 れる。また、初期化期間（モード I)の上りランプ波形の開始電圧を、走査電極 Υの電 位が接地電位より大きぐ且つ、放電開始電圧より小さくなるように設定する。これによ り、初期化期間における発光を微弱なものとすることができる。このように、初期化期 間の時間短縮とモード Iでの発光の抑制を両立することができ、画像表示においてコ ントラストを向上できるととともに階調を増加することができる。
産業上の利用可能性 [0243] 本発明は、良好なコントラスト、多彩な階調表示または低消費電力等が要求される プラズマディスプレイの駆動装置に有用である。
[0244] 本発明は、特定の実施形態について説明されてきたが、当業者にとっては他の多 くの変形例、修正、他の利用が明らかである。それゆえ、本発明は、ここでの特定の 開示に限定されず、添付の請求の範囲によってのみ限定され得る。なお、本出願は 日本国特許出願、特願 2006— 026792号（2006年 2月 3日提出）に関連し、それら の内容は引用することで本文中に組み入れられる。

Claims

請求の範囲
[1] 走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディ スプレイパネルの駆動方法であって、
放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する初期 化期間において、単調増加波形の開始電圧を、前記アドレス期間中に前記走査電 極に印加される電圧の最大値力 最小値を引いた電圧差である第 1の電圧より大きく
、且つ放電開始電圧未満に設定する、
プラズマディスプレイパネルの駆動方法。
[2] 前記単調増加波形の印加開始前に、前記走査電極に印加する電圧を前記第 1の 電圧に第 1の所定期間維持する、請求項 1記載のプラズマディスプレイパネルの駆動 方法。
[3] 前記第 1の所定期間中または単調増加波形の所定期間までに、前記アドレス電極 に印加する電圧を立ち上げる、請求項 2記載のプラズマディスプレイパネルの駆動方 法。
[4] 前記第 1の所定期間経過後、第 2の所定期間中に、前記アドレス電極へ印力！]した 電圧を立ち下げる、請求項 3記載のプラズマディスプレイパネルの駆動方法。
[5] 走査電極、維持電極及びアドレス電極を備え、複数の放電セルを含むプラズマディ スプレイパネルの駆動方法であって、
放電させるべき放電セルを選択するアドレス期間に先立って電圧を印加する消去 期間において、単調増加波形の開始電圧を、放電維持期間に前記走査電極に印加 される電圧の最小値の電圧より大きぐ且つ、放電維持期間に前記走査電極に印加 される電圧の最大値である維持電圧未満の所定電圧に設定し、
前記所定電圧を開始電圧として前記単調増加波形を印加する、プラズマディスプ レイパネルの駆動方法。
[6] 前記所定電圧は放電開始電圧未満である、請求項 5記載のプラズマディスプレイ パネルの駆動方法。
[7] 維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマ ディスプレイパネルの駆動装置であって、 初期化期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成するた めのノ、ィサイドランプ波形発生部と、
放電維持期間に前記走査電極に印加する電圧を供給する維持電源と、電気的に 直列に接続されたハイサイド維持スィッチ素子及びローサイド維持スィッチ素子とを 含む放電維持パルス発生回路と、
放電させるべき放電セルを選択するアドレス期間中に前記走査電極に印加する電 圧を供給する走査電圧源と、
電気的に直列に接続されたハイサイド走査スィッチ素子とローサイド走査スィッチ素 子とを含む走査回路とを備えた、
プラズマディスプレイパネルの駆動装置。
[8] 前記ノ、ィサイドランプ波形発生部がツエナーダイオードを含む、請求項 7記載のプ ラズマディスプレイパネルの駆動装置。
[9] 前記ノ、ィサイドランプ波形発生部がシャントレギユレータを含む、請求項 7記載のプ ラズマディスプレイパネルの駆動装置。
[10] 前記ハイサイドランプ波形発生部は、前記走査電圧源の正極または負極に電気的 に接続される、請求項 7記載のプラズマディスプレイパネルの駆動装置。
[11] 前記維持電圧源の正極と、前記ハイサイドランプ波形発生部との間の経路中に、前 記維持電源の正極への電流の流入を阻止可能な第 1の分離スィッチ素子が挿入さ れ、前記第 1の分離スィッチ素子は、前記単調増加する波形の印加時はオフする、 請求項 7記載のプラズマディスプレイパネルの駆動装置。
[12] 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネ ルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回 収端及び電力供給端を両方共に、前記ハイサイド維持スィッチ素子と前記ローサイド 維持スィッチ素子の電気的接続点の同じ位置に接続した、請求項 7記載のプラズマ ディスプレイパネルの駆動装置。
[13] 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネ ルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回 収端及び電力供給端をそれぞれ個別に、前記ハイサイド維持スィッチ素子と前記口 一サイド維持スィッチ素子の電気的接続点の異なる位置に接続した、請求項 7記載 のプラズマディスプレイパネルの駆動装置。
[14] 前記維持電源の負極力 の電流の流出を阻止可能な第 2の分離スィッチ素子をさ らに備え、前記第 2の分離スィッチ素子は、前記単調増加する波形の印加時は、前 記ハイサイド維持スィッチ素子がオンするときにオフする、請求項 7記載のプラズマデ イスプレイパネルの駆動装置。
[15] 前記第一の分離スィッチ素子の両端に接続された保護回路をさらに備えた、請求 項 7記載のプラズマディスプレイパネルの駆動装置。
[16] 前記保護回路は定電圧回路である、請求項 15記載のプラズマディスプレイパネル の駆動装置。
[17] 前記保護回路はスィッチ素子を含む、請求項 15記載のプラズマディスプレイパネ ルの駆動装置。
[18] 前記保護回路は、ツエナーダイオードを含む、請求項 15記載のプラズマディスプレ ィパネルの駆動装置。
[19] 前記保護回路は、抵抗を含む、請求項 15記載のプラズマディスプレイパネルの駆 動装置。
[20] 前記保護回路は、コンデンサを含む、請求項 15記載のプラズマディスプレイパネル の駆動装置。
[21] 前記第 1の分離スィッチ素子は、前記単調増加する波形の印加時において、所定 の期間オン状態を維持し、その後オフする、請求項 7記載のプラズマディスプレイパ ネルの駆動装置。
[22] 消去期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成する第 2 のランプ波形発生部をさらに備える、請求項 7記載のプラズマディスプレイパネルの 駆動装置。
[23] 維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマ ディスプレイパネルの駆動装置であって、
単調増加波形を生成するためのハイサイドランプ波形発生部と、
放電維持期間に前記走査電極に印加する電圧を供給する維持電源と、電気的に 直列に接続されたハイサイド維持スィッチ素子及びローサイド維持スィッチ素子とを 含む放電維持パルス発生回路と、
放電させるべき放電セルを選択するアドレス期間中に前期走査電極に印加する電 圧を供給する走査電圧源と、
電気的に直列に接続されたハイサイド走査スィッチ素子とローサイド走査スィッチ素 子とを含む走査回路と、
前記維持電圧源の正極と前記ハイサイドランプ波形発生部との間の経路中に挿入 された、前記維持電源の正極への電流の流入を阻止可能な第 1の分離スィッチ素子 とを備えた、
プラズマディスプレイパネルの駆動装置。
[24] 前記ハイサイドランプ波形発生部は、前記走査電圧源の正極または負極に電気的 に接続される、請求項 23記載のプラズマディスプレイパネルの駆動装置。
[25] 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネ ルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回 収端及び電力供給端を両方共に、前記ハイサイド維持スィッチ素子と前記ローサイド 維持スィッチ素子の電気的接続点の同じ位置に接続した、請求項 23記載のプラズ マディスプレイパネルの駆動装置。
[26] 前記プラズマディスプレイパネルの容量と共振して、前記プラズマディスプレイパネ ルに対して電力の回収及び供給を行う回収回路をさらに備え、該回収回路の電力回 収端及び電力供給端をそれぞれ個別に、前記ハイサイド維持スィッチ素子と前記口 一サイド維持スィッチ素子の電気的接続点の異なる位置に接続した、請求項 23記載 のプラズマディスプレイパネルの駆動装置。
[27] 前記維持電源の負極からの電流の流出を阻止可能な第 2の分離スィッチ素子を備 え、前記第 2の分離スィッチ素子は、単調増加波形印加時において、前記ハイサイド 維持スィッチ素子がオンするときにオフする、請求項 23記載のプラズマディスプレイ パネルの駆動装置。
[28] 前記第一の分離スィッチ素子の両端に接続された保護回路をさらに備えた、請求 項 23記載のプラズマディスプレイパネルの駆動装置。
[29] 前記保護回路は定電圧回路である、請求項 28記載のプラズマディスプレイパネル の駆動装置。
[30] 前記保護回路はスィッチ素子を含む、請求項 28記載のプラズマディスプレイパネ ルの駆動装置。
[31] 前記保護回路は、ツエナーダイオードを含む、請求項 28記載のプラズマディスプレ ィパネルの駆動装置。
[32] 前記保護回路は、抵抗を含む、請求項 28記載のプラズマディスプレイパネルの駆 動装置。
[33] 前記保護回路は、コンデンサを含む、請求項 28記載のプラズマディスプレイパネル の駆動装置。
[34] 前記第 1の分離スィッチ素子は、単調増加波形印加時において、所定の期間オン 状態を維持し、その後オフする、請求項 23記載のプラズマディスプレイパネルの駆 動装置。
[35] 消去期間の開始時に急峻に立ち上がり、その後単調増加する波形を生成する第 2 のランプ波形発生部をさらに備える、請求項 23記載のプラズマディスプレイパネルの 駆動装置。
[36] 電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、 前記プラズマディスプレイパネルを駆動する請求項 7または 23に記載のプラズマデ イスプレイパネルの駆動装置と
を備える、プラズマディスプレイ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098987A (ja) * 2011-11-01 2013-05-20 Neo Energy Co Ltd スイッチングシステムおよびスイッチングシステムの制御方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003050563A (ja) * 2001-05-30 2003-02-21 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル表示装置とその駆動方法
JP2004170446A (ja) * 2002-11-15 2004-06-17 Nec Plasma Display Corp プラズマディスプレイパネルの駆動方法
JP2005004044A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003050563A (ja) * 2001-05-30 2003-02-21 Matsushita Electric Ind Co Ltd プラズマディスプレイパネル表示装置とその駆動方法
JP2004170446A (ja) * 2002-11-15 2004-06-17 Nec Plasma Display Corp プラズマディスプレイパネルの駆動方法
JP2005004044A (ja) * 2003-06-13 2005-01-06 Matsushita Electric Ind Co Ltd プラズマディスプレイパネルの駆動方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013098987A (ja) * 2011-11-01 2013-05-20 Neo Energy Co Ltd スイッチングシステムおよびスイッチングシステムの制御方法

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