JP2007286083A - プラズマディスプレイ駆動装置及びプラズマディスプレイ - Google Patents
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Abstract
【課題】分離スイッチ素子の低耐圧化を図りつつ、分離スイッチ素子の保護回路の損失を抑制するプラズマディスプレイパネル（ＰＤＰ）の駆動技術を提供する。
【解決手段】プラズマディスプレイパネルの駆動装置は、放電を維持する電圧を与える維持電源（Vs）と、維持電源（Vs）に対して電流の流入／流出を阻止可能な分離スイッチ素子（QS2）と、分離スイッチ素子（QS2）と並列に接続され、分離スイッチ素子（QS2）に印加される電圧を制限する保護回路（50）とを備える。保護回路（50）は停止信号により保護回路の動作を停止させる停止手段を有する。
【選択図】図２
【解決手段】プラズマディスプレイパネルの駆動装置は、放電を維持する電圧を与える維持電源（Vs）と、維持電源（Vs）に対して電流の流入／流出を阻止可能な分離スイッチ素子（QS2）と、分離スイッチ素子（QS2）と並列に接続され、分離スイッチ素子（QS2）に印加される電圧を制限する保護回路（50）とを備える。保護回路（50）は停止信号により保護回路の動作を停止させる停止手段を有する。
【選択図】図２
Description
本発明はプラズマディスプレイパネルの駆動方法及び駆動装置に関する。
プラズマディスプレイは、気体放電に伴う発光現象を利用した表示装置である。プラズマディスプレイの表示部分、すなわちプラズマディスプレイパネル（以下「ＰＤＰ」という。）は、大画面化、薄型化、及び広視野角の点で他の表示装置より有利である。ＰＤＰは、直流パルスで動作するＤＣ型と、交流パルスで動作するＡＣ型とに大別される。ＡＣ型ＰＤＰは特に、輝度が高く、かつ構造が簡素である。従って、ＡＣ型ＰＤＰは量産化と画素の精細化とに適し、広範に使用される。
ＡＣ型ＰＤＰは例えば三電極面放電型構造を有する（例えば特許文献１参照）。その構造では、ＰＤＰの背面基板上にアドレス電極がパネルの縦方向に配置され、ＰＤＰの前面基板上に維持電極と走査電極と（それぞれ、Ｘ電極とＹ電極ともいう）が交互に、かつパネルの横方向に配置される。アドレス電極と走査電極とは一般に、一本ずつ個別に電位を変化させ得る。
互いに隣り合う維持電極と走査電極との対及びアドレス電極の交差点には放電セルが設置される。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光体を含む層（蛍光体層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極間に対するパルス電圧の印加により放電セル中で放電が生じるとき、そのガスの分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光体を励起し、蛍光を発生させる。こうして、放電セルが発光する。
ＰＤＰ駆動装置は一般に、ＰＤＰの維持電極、走査電極、及びアドレス電極の電位を、ＡＤＳ（Address Display-period Separation）方式に従い制御する。ＡＤＳ方式はサブフィールド方式の一種である。サブフィールド方式では画像の一フィールドが複数のサブフィールドに分けられる。サブフィールドは、初期化期間、アドレス期間、及び放電維持期間を含む。ＡＤＳ方式では特に、ＰＤＰの全ての放電セルに対し上記三つの期間が共通に設定される（例えば特許文献１〜３参照）。
上記各期間においては、種々の電圧波形が生成されてＰＤＰの走査電極に印加される。例えば、初期化期間の一部においては、壁電荷を消去するために走査電極への印加電圧を一定速度で下降させる（初期化期間において印加電圧を下降させる期間を「下りランプ期間」という。）。壁電荷の消去後、走査電極への印加電圧を一定速度で上昇させる。
このため、ＰＤＰ駆動装置は複数のスイッチング素子と複数の直流電源とを備えており、各スイッチング素子を適宜直流電源と接続することで走査電極に印加する種々の電圧波形を生成する。また、ＰＤＰ駆動装置は分離スイッチ素子を備え、分離スイッチ素子を介して各電極駆動回路の直流電源を必要に応じて電気的に切り離すことで、速やかな電位変動を実現している。
分離スイッチには、例えば、放電維持期間において電源電圧を供給する直流電源（維持電源）の正極に対して電流の流入を防止するために電気的に遮断する分離スイッチ（第一の分離スイッチ素子）や、維持電源の負極からの電流の流出を防止するために電気的に遮断する分離スイッチ（第二の分離スイッチ素子）がある。第二の分離スイッチ素子は、アドレス期間や、初期化期間における下りランプ期間はオフされる。
このような分離スイッチ素子に対し、放電維持期間中、大きな電流が流れる。よって、分離スイッチ素子の抵抗値は小さく設定される必要があり、このため複数の分離スイッチ素子が並列接続されて使用される。しかし、分離スイッチ素子の並列接続数が増加すると、実装面積の増大、ＰＤＰの動作マージンの減少等、種々の問題を招く。そこで、分離スイッチ素子の低耐圧化が望まれる。
分離スイッチ素子の低耐圧化については、分離スイッチ素子への印加電圧を制限する保護回路を設けることが考えられる。分離スイッチ素子に対する保護回路として、例えば特許文献４に、図１１に示すような回路が提案されている。この保護回路52は、分離スイッチ素子QSのドレイン・ソース間電圧値が所定値（設定電圧Vc）になったときに自動的に保護機能が動作し始め、分離スイッチ素子QSのドレイン・ソース間電圧を設定電圧Vcに制限するよう動作する。
以上のような保護回路52は、分離スイッチ素子QS2のオフ期間において、分離スイッチ素子QS2のドレイン・ソース間電圧が設定電圧Vcを超える場合、保護回路52は絶えず動作し続ける。
分離スイッチ素子QS2のオフ期間であっても、分離スイッチ素子QS2のドレイン・ソース間電圧がその耐圧を超えないように電圧制限することが必要のない期間（例えば、分離スイッチ素子QS2が第二の分離スイッチ素子である場合、アドレス期間や、初期化期間における下りランプ期間以外の期間等）もある。しかし、保護回路QS2は、そのような電圧制限が不要な期間においても、分離スイッチ素子QS2のドレイン・ソース間電圧を下げるように動作する。このような保護回路52の動作は保護回路QS2内の抵抗R11での電力消費を生じ、電力損失の増大を招く。
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、分離スイッチ素子の低耐圧化を図りつつ、分離スイッチ素子の保護回路の損失を抑制するプラズマディスプレイパネルの駆動技術を提供することにある。
本発明の第１の態様において、維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置が提供される。そのプラズマディスプレイパネルの駆動装置は、プラズマディスプレイパネルの発光のための放電を維持する電圧を与える維持電源と、維持電源の正極への電流の流入及び／又は維持電源の負極からの電流の流出を阻止可能な分離スイッチ素子と、分離スイッチ素子と並列に接続され、分離スイッチ素子のドレイン・ソース間電圧を制限する保護回路とを備える。保護回路は、停止信号により保護回路の動作を停止させる停止手段を有する。
保護回路は、所定ノードの電位または所定ノード間の電圧が所定値になったときに停止手段により停止させてもよい。
保護回路は、分離スイッチ素子の一端の電位を検出して、その電位が所定電位になったときに停止スイッチ素子に停止信号を出力する手段をさらに有してもよい。
本発明の第２の態様において、電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、プラズマディスプレイパネルを駆動する上記のプラズマディスプレイパネルの駆動装置とを備える、プラズマディスプレイが提供される。
本発明によれば、分離スイッチ素子に対して設けた保護回路を強制的に停止させることができ、これにより、保護回路の作動が必要のない期間における保護回路での電力損失を低減することができる。
また、停止させる機能を有する保護回路は設定電圧を低くすることが可能となるので、分離スイッチ素子の低耐圧化が図れるため、実装時における分離スイッチ素子の並列接続数を低減でき、回路規模を削減できる。さらに、実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
以下、添付の図面を参照しつつ本発明の実施形態について説明する。
実施の形態１
１．１ 構成
１．１．１ プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。
１．１ 構成
１．１．１ プラズマディスプレイ
図１は本発明の実施の形態によるプラズマディスプレイの構成を示すブロック図である。プラズマディスプレイは、ＰＤＰ駆動装置10、プラズマディスプレイパネル（ＰＤＰ）20、及び制御部30を有する。
１．１．２ プラズマディスプレイパネル
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。
ＰＤＰ20は例えばＡＣ型であり、三電極面放電型構造を有する。ＰＤＰ20の背面基板上にはアドレス電極A1、A2、A3、…がパネルの幅方向に沿って配置される。ＰＤＰ20の前面基板上には維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…とが交互に、かつパネルの長手方向に沿って配置される。維持電極X1、X2、X3、…は互いに接続され、電位が実質的に等しい。アドレス電極A1、A2、A3、…と、走査電極Y1、Y2、Y3、…とは、一本ずつ個別に電位を変化させ得る。
互いに隣り合う維持電極と走査電極との対（例えば維持電極X2と走査電極Y2との対）及びアドレス電極（例えばアドレス電極A2）の交差点には放電セルが設置される（例えば、図1に示される斜線部P部分参照）。放電セルの表面には、誘電体から成る層（誘電体層）、電極と誘電体層とを保護するための層（保護層）、及び蛍光物質を含む層（蛍光層）が設けられる。放電セルの内部にはガスが封入される。維持電極、走査電極、及びアドレス電極の間に対し所定のパルス電圧が印加されると、放電セルで放電が生じる。そのとき、放電セル中のガス分子が電離し、紫外線を発する。その紫外線が放電セル表面の蛍光物質を励起し、蛍光を発生させる。このようにして放電セルが発光する。
１．１．３ ＰＤＰ駆動装置
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。
ＰＤＰ駆動装置10は、走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13を含む。
走査電極駆動部11と維持電極駆動部12の入力端子１は、電源部（図示せず）に接続される。電源部はまず、外部の商用交流電源からの交流電圧を一定の直流電圧（例えば400V）に変換する。更に、その直流電圧をＤＣ−ＤＣコンバータにより、所定の直流電圧Vsへ変換する。その直流電圧VsはＰＤＰ駆動装置10に印加される。これにより、入力端子1の電位は、接地電位（≒0）に対して直流電圧Vsだけ高く維持される。
走査電極駆動部11の出力端子はＰＤＰ20の走査電極Y1、Y2、Y3、…のそれぞれに個別に接続される。走査電極駆動部11は走査電極Y1、Y2、Y3、…のそれぞれの電位を個別に変化させる。
維持電極駆動部12の出力端子はＰＤＰ20の維持電極X1、X2、X3、…に接続される。維持電極駆動部12は維持電極X1、X2、X3、…の電位を一様に変化させる。
アドレス電極駆動部13はＰＤＰ20のアドレス電極A1、A2、A3、…のそれぞれに個別に接続される。アドレス電極駆動部13は、外部からの映像信号に基づき信号パルス電圧を発生させ、アドレス電極A1、A2、A3、…の中から選択された電極に対し印加する。
ＰＤＰ駆動装置10はＡＤＳ（Address Display-period Separation）方式に従い、ＰＤＰ20の各電極の電位を制御する。ＡＤＳ方式はサブフィールド方式の一種である。例えば日本のテレビ放送では画像が一フィールドずつ、1／60秒（＝約16。7msec）間隔で送られる。それにより、一フィールド当たりの表示時間が一定である。サブフィールド方式ではフィールドがそれぞれ複数のサブフィールドに分けられる。ＡＤＳ方式では更に、サブフィールドごとに、ＰＤＰ20の全ての放電セルに対し三つの期間（初期化期間、アドレス期間、及び放電維持期間）が共通に設定される。放電維持期間の長さはサブフィールドごとに異なる。初期化期間、アドレス期間、及び放電維持期間のそれぞれでは、異なるパルス電圧が次のように、放電セルに対し印加される。
初期化期間では、初期化パルス電圧が維持電極X1、X2、X3、…と走査電極Y1、Y2、Y3、…との間に印加される。それにより、全ての放電セルで壁電荷が均一化される。
アドレス期間では、走査電極駆動部11が走査パルス電圧を走査電極Y1、Y2、Y3、…に対し、順次印加する。走査パルス電圧の印加と同時に、アドレス電極駆動部13が信号パルス電圧を、アドレス電極A1、A2、A3、…に対し印加する。ここで、信号パルス電圧が印加されるべきアドレス電極は、外部から入力される映像信号に基づき選択される。走査パルス電圧が走査電極の一つに印加され、かつ信号パルス電圧がアドレス電極の一つに印加されるとき、その走査電極とアドレス電極との交差点に位置する放電セルで放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
放電維持期間では、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Y1、Y2、Y3、…と維持電極X1、X2、X3、…とに対し印加する。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。放電維持期間の長さはサブフィールドごとに異なるので、放電セルの一フィールド当たりの発光時間、すなわち放電セルの輝度は、発光すべきサブフィールドの選択により調整される。
走査電極駆動部11、維持電極駆動部12、及びアドレス電極駆動部13はそれぞれ、内部にスイッチングインバータを含む。制御部30は、それらの駆動部についてスイッチング制御を行う。それにより、初期化パルス電圧、走査パルス電圧、信号パルス電圧、及び放電維持パルス電圧がそれぞれ、所定の波形及びタイミングで発生する。制御部30は特に、外部からの映像信号に基づき、信号パルス電圧の印加先のアドレス電極を選択する。制御部30は更に、その信号パルス電圧の印加後の放電維持期間の長さ、すなわちその信号パルス電圧を印加すべきサブフィールドを決定する。その結果、それぞれの放電セルが適切な輝度で発光する。こうして、ＰＤＰ20には映像信号に対応する映像が再現される。
１．１．３．１ 走査電極駆動部
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Y、回収回路部４Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。
図２に、走査電極駆動部11の詳細な構成を示す。図２にはＰＤＰ20の等価回路も合わせて示している。走査電極駆動部11は、走査パルス発生部1Y、初期化パルス発生部2Y及び放電維持パルス発生部3Y、回収回路部４Yを含む。ＰＤＰ20は、維持電極Xと走査電極Yとの間の浮遊容量Cp（以下「ＰＤＰのパネル容量」という）により等価的に表されており、放電セルでの放電時にＰＤＰ20を流れる電流の経路は省略される。図２において、維持電極Xに接続する維持電極駆動部は省略しており、図中、維持電極Xは接地状態で表されている。
（走査パルス発生部）
走査パルス発生部1Yは、第一の定電圧源V1と、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yの直列回路とを含む。
走査パルス発生部1Yは、第一の定電圧源V1と、ハイサイド走査スイッチ素子Q1Y及びローサイド走査スイッチ素子Q2Yの直列回路とを含む。
第一の定電圧源V1は、例えばＤＣ−ＤＣコンバータ（図示せず）により、電源部から印加される直流電圧Vs（＝維持電源Vs）に基づき、正極の電位を負極の電位より一定の電圧V1だけ高く維持する。
二つの走査スイッチ素子Q1Y、Q2Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
第一の定電圧源V1の正極はハイサイド走査スイッチ素子Q1Yのドレインに接続される。ハイサイド走査スイッチ素子Q1Yのソースはローサイド走査スイッチ素子Q2Yのドレインに接続される。それらの間の接続点J1YはＰＤＰ20の一つの走査電極Yに接続される。ローサイド走査スイッチ素子Q2Yのソースは、第一の定電圧源V1の負極に接続される。
ここで、ハイサイド走査スイッチ素子Q1Yとローサイド走査スイッチ素子Q2Yの直列接続回路（図２に示す破線で囲まれた部分）は、実際には、走査電極Y1、Y2、…と同数だけ設けられ、走査電極Y1、Y2、…のそれぞれに一つずつ接続される。
（初期化パルス発生部）
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、アドレススイッチ素子Q3Y、第三の定電圧源V3、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS２、及び保護回路５０を含む。
初期化パルス発生部2Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、アドレススイッチ素子Q3Y、第三の定電圧源V3、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS２、及び保護回路５０を含む。
第二の定電圧源V2は、例えばＤＣ−ＤＣコンバータにより、維持電源Vsに基づき、その正極の電位を負極の電位より所定電圧V2だけ高く維持する。
第三の定電圧源V3は、例えばＤＣ−ＤＣコンバータにより、維持電源Vsに基づき、その正極の電位を負極の電位より所定電圧V3だけ高く維持する。
ランプ波形発生部QR1、QR2は例えばＮチャネルＭＯＳＦＥＴ（ＮＭＯＳ）と、そのＮＭＯＳのゲートとドレインとを接続するコンデンサとで構成される。ランプ波形発生部QR1、QR2がオンするとき、ドレイン・ソース間電圧が実質的に一定の速度で零まで変化する。
第三の定電圧源V3の正極は接地され、第三の定電圧源V3の負極はアドレススイッチ素子Q3Yのソースに接続される。アドレススイッチ素子Q3Yのドレインは第一の定電圧源V1の負極に接続される。ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続され、ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続される。
第二の分離スイッチ素子QS2のソースは第一の定電圧源V1の負極に接続され、第二の分離スイッチ素子QS2のドレインは、第一の分離スイッチ素子QS1のドレインに接続される。第一の分離スイッチ素子QS1のソースは第二の定電圧源V2の負極に接続される。第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。ハイサイドランプ波形発生部QR1のソースは第一の分離スイッチ素子QS1のドレインに接続される。保護回路50の一端は第二の分離スイッチ素子QS2のドレインに接続され、その他端は第二の分離スイッチ素子QS2のソースに接続される。
保護回路50は第二の分離スイッチ素子QS2と並列に接続され、第二の分離スイッチ素子QS2のドレイン・ソース間電圧を一定電圧内に制限する。また、保護回路50は外部からの停止信号により強制的にその動作を停止させる機能を有する。保護回路50の詳細は後述する。
（放電維持パルス発生部）
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路と、維持放電期間中に走査電極Yに維持電圧を供給する維持電源Vsとを含む。
放電維持パルス発生部3Yは、ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yの直列回路と、維持放電期間中に走査電極Yに維持電圧を供給する維持電源Vsとを含む。
維持電源Vsは、正極の電位を負極の電位より一定の電圧Vｓだけ高く維持する。維持電源Vsの正極はハイサイド維持スイッチ素子Q7Yのドレインに接続され、ハイサイド維持スイッチ素子Q7Yのソースはローサイド維持スイッチ素子Q8Yのドレインに接続される。ローサイド維持スイッチ素子Q8Yのソースは維持電源Vsの負極に接続される。維持電源Vsの負極は例えば0V（接地状態）である。ハイサイド維持スイッチ素子Q7Yとローサイド維持スイッチ素子Q8Yとの間の接続点J2Yは、放電維持パルス発生部3Yの出力端子として、第一の分離スイッチ素子QS1のソースに接続される。
（回収回路）
回収回路4Yは、第一の回収インダクタLY1、第二の回収インダクタLY2、回収コンデンサCY、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
回収回路4Yは、第一の回収インダクタLY1、第二の回収インダクタLY2、回収コンデンサCY、第一の回収ダイオードD1、第二の回収ダイオードD2、ハイサイド回収スイッチ素子Q9Y、及びローサイド回収スイッチ素子Q10Yを含む。二つの回収スイッチ素子Q9Y、Q10Yは例えばＭＯＳＦＥＴである。その他にＩＧＢＴ又はバイポーラトランジスタであっても良い。
ハイサイド回収スイッチ素子Q9Yのソースは第一の回収ダイオードD1のアノードと接続し、第一の回収ダイオードD1のカソードは第一の回収インダクタLY1の一端に接続する。第二の回収インダクタLY2の一端は、第二の回収ダイオードD2のアノードと接続し、第二の回収ダイオードD2のカソードは、ローサイド回収スイッチ素子Q10Yのドレインと接続する。第一の回収インダクタLY1の他端は接続点J2Yに接続される。第二の回収インダクタLY2の他端は接続点J2Yに接続される。回収コンデンサCYの一端は維持電源Vsの負極に接続され、回収コンデンサCYの他端はハイサイド回収スイッチ素子Q9Yのドレイン及びローサイド回収スイッチ素子Q10Yのソースに接続される。
回収コンデンサCYの容量はＰＤＰ20のパネル容量Cpより十分に大きい。回収コンデンサCYの両端電圧は、電源部から印加される維持電圧Vsの半値Vs／2と実質的に等しく維持される。
１．２ 動作
図３は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図３では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、各素子の電極やノードの電圧、電位の値は接地電位（=0）を基準とする。
図３は、初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図３では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。なお、各素子の電極やノードの電圧、電位の値は接地電位（=0）を基準とする。
１．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の8つのモードI〜VIIIに分けられる。
初期化期間は初期化パルス電圧の変化に応じて次の8つのモードI〜VIIIに分けられる。
＜モードI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位に維持される。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位に維持される。
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）を基準として、第三の定電圧源の電圧V3から切替電圧V4だけ高い電位（-V3+V4）まで下降する。こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、（-V3+V4）の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）を基準として、第三の定電圧源の電圧V3から切替電圧V4だけ高い電位（-V3+V4）まで下降する。こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、（-V3+V4）の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき、印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
＜モードIII＞
走査電極駆動部11では、ローサイドランプ波形発生部QR2と第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。
走査電極駆動部11では、ローサイドランプ波形発生部QR2と第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。残りのスイッチ素子はオフ状態に維持される。
ハイサイド走査スイッチ素子Q1Yのドレインは、（-V3+V4）から電圧V1だけ高い電位（-V3+V4+V1）に変化し、ローサイド走査スイッチ素子Q2Yのソースは（-V3+V4）となる。その後、ローサイドランプ波形発生部QR2の動作によって、ローサイド走査スイッチ素子Q2Yのソースの電位は徐々に低下し、電圧V3だけ低い電位-V3に維持される。このときハイサイド走査スイッチ素子Q1Yのドレインもローサイド走査スイッチ素子Q2Yのソースの変化によって低下し、ハイサイド走査スイッチ素子Q1Yのドレインは、電位-V3から電圧V1だけ高い電位Vp（以下「走査パルス電圧の上限」という。）に維持される。
この期間は全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持されるので放電セルは放電には至らず、壁電荷が保持される。例えば、1フィールド中のサブフィールド数や維持パルス数が少ない画像の場合、通常の動作期間で初期化、アドレス、維持動作を行うと時間が余ってしまう。そこで、時間を調整するために、この期間の時間を長くしている。本期間は画像によって長くなったり短くなったりする。
＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Y、ローサイドランプ波形発生部QR2がオフし、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は接地電位（≒0）に下降する。
走査電極駆動部11では、第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Y、ローサイドランプ波形発生部QR2がオフし、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は接地電位（≒0）に下降する。
＜モードV＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド維持スイッチ素子Q8Yをオフし、ハイサイド維持スイッチ素子Q7Yをオン状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から維持電圧Vsだけ高い電位まで上昇する。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2がオン状態に維持されたまま、ローサイド維持スイッチ素子Q8Yをオフし、ハイサイド維持スイッチ素子Q7Yをオン状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から維持電圧Vsだけ高い電位まで上昇する。
＜モードVI＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位Vsから電位Vr（＝Vs+V2、以下「初期化パルス電圧の上限」という。）まで上昇する。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1がオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で、電位Vsから電位Vr（＝Vs+V2、以下「初期化パルス電圧の上限」という。）まで上昇する。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
＜モードVII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位Vsに維持される。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が電位Vsに維持される。
＜モードVIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、電位（-V3+V4）まで下降する。こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードIVでの印加電圧とは逆極性の比較的緩やかな電圧が印加されるので、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、電位（-V3+V4）まで下降する。こうして、ＰＤＰ20の全ての放電セルに対して一様に、モードIVでの印加電圧とは逆極性の比較的緩やかな電圧が印加されるので、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
１．２．２ アドレス期間
アドレス期間中、走査電極駆動部11では、第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Y、ローサイドランプ波形発生部QR2がオフし、ハイサイド走査スイッチ素子Q1Y、アドレススイッチ素子Q3Y、ローサイド維持スイッチ素子Q8Yがオンする。これによって、ハイサイド走査スイッチ素子Q1Yのドレイン電位は、電位Vp（走査パルス電圧の上限）に維持され、ローサイド走査スイッチ素子Q2Yのソース電位は（-V3）に維持される。
アドレス期間中、走査電極駆動部11では、第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Y、ローサイドランプ波形発生部QR2がオフし、ハイサイド走査スイッチ素子Q1Y、アドレススイッチ素子Q3Y、ローサイド維持スイッチ素子Q8Yがオンする。これによって、ハイサイド走査スイッチ素子Q1Yのドレイン電位は、電位Vp（走査パルス電圧の上限）に維持され、ローサイド走査スイッチ素子Q2Yのソース電位は（-V3）に維持される。
アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。
走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図３における走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が-V3まで下降する。その走査電極Yの電位が所定時間、-V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。
アドレス期間中、外部から入力される映像信号に基づき一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する（図示せず）。
例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図３参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。
１．２．３ 放電維持期間
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。
ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、第一の回収インダクタLY1と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。
次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、第二の回収インダクタLY2と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。
次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
１．２．４ 保護回路の動作
図４（ａ）に保護回路50の詳細な構成を示す。保護回路50は、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD1、第一の検出抵抗R2、第二の検出抵抗R3、及び停止スイッチ素子S2を含む。
図４（ａ）に保護回路50の詳細な構成を示す。保護回路50は、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD1、第一の検出抵抗R2、第二の検出抵抗R3、及び停止スイッチ素子S2を含む。
保護用スイッチ素子S1のコレクタは第一の制限抵抗R1の一端と接続し、保護用スイッチ素子S1のベースはゲート用ツェナーダイオードZD1のアノードと接続し、保護用スイッチ素子S1のエミッタは第二の分離スイッチ素子QS2のソースと接続する。第一の制限抵抗R1の他端は第二の分離スイッチ素子QS2のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD1のカソードと接続し、第一の検出抵抗R2は第二の分離スイッチ素子QS2のドレインと接続し、第二の検出抵抗R3は第二の分離スイッチ素子QS2のソースと接続する。
停止スイッチ素子S2のドレインはツェナーダイオードZD1のカソードに接続され、停止スイッチ素子S2のソースは第二の分離スイッチ素子QS2のソースに接続される。停止スイッチ素子S2のゲートには、停止スイッチ素子S2をオン／オフさせるための制御信号（作動信号／停止信号）が印加される。例えば、停止信号としてアドレス期間を示す信号を入力し、アドレス期間中、停止スイッチ素子S2をオンさせることで、保護回路50の動作を強制的に停止させることを可能とする。
保護回路50は、第二の分離スイッチ素子QS2がオフしている期間において、停止信号が印加されていない場合に動作する。保護回路50は、第二の分離スイッチ素子QS2のドレイン・ソース間電圧を設定電圧Vcに制限する機能を有する。
第二の分離スイッチ素子QS2のドレイン・ソース間電圧の上昇に伴い、第二の検出抵抗R3の両端電圧が上昇する。第二の分離スイッチ素子QS2のドレイン・ソース間電圧が設定電圧Vcに達すると、第二の検出抵抗R3の両端電圧が所定電圧（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、保護用スイッチ素子S1のベース・エミッタ間電圧はゲート用ツェナーダイオードZD1のツェナー電圧と第二の検出抵抗R3の両端電圧との和に等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1の動作によって、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が一定になるように制御される。
停止スイッチ素子S2のゲートに保護回路50を停止させる制御信号（停止信号）が印加されると、停止スイッチ素子S2はオンする。これにより、第二の検出抵抗R3の両端が短絡されるので、保護用スイッチ素子S1は動作せず、保護回路50の動作が停止する。この場合、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が保護回路50の設定電圧Vcを超えたとしても、保護用スイッチ素子S1は動作せず、第一の制限抵抗R1に電流は流れず、保護回路50で消費される電力を削減できる。このように、本実施形態の保護回路50は制御信号によりその動作期間を制御できる。よって、保護回路50による保護動作が不要な期間は、その動作を停止させることで、保護回路50における消費電力を低減できる。
図５（ａ）は、図１１に示す保護回路の設定値がV3時の保護回路52による第二の分離スイッチ素子QS2の両端電圧の変化の様子を示した図であり、図５（ｂ）は、保護回路の設定値がV3-V4時の図４（ａ）に示す本実施形態の保護回路50による第二の分離スイッチ素子QS2のドレイン・ソース間電圧の変化の様子を示した図である。
前述のように保護回路50は第二の分離スイッチ素子QS2がオフする期間において、停止信号が印加されていない場合に動作する。第二の分離スイッチ素子QS2がオフする期間は図３に示すように初期化期間のモードII、III及びVIII、並びにアドレス期間である。
初期化期間におけるモードI及びモードVIIの動作によって走査電極Yの電位は電位Vsに維持される。続くモードII及びモードVIIIでは、ハイサイド維持スイッチ素子Q7Y及びローサイド維持スイッチ素子Q8Yは共にオフ状態であるので、第二の分離スイッチ素子QS2のドレイン電位はフローティング状態となり、しばらくの間は電位Vsに維持され続ける。一方、第二の分離スイッチ素子QS2のソース電位は、ローサイドランプ波形発生部QR2によって、電位Vsから一定の速度で降下する。そして、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が保護回路50の設定電圧Vcに達すると（図５（ａ）、（ｂ）のタイミングｔ1）、保護回路50は、その定電圧動作により、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が設定電圧Vcとなるように、第二の分離スイッチ素子QS2のドレイン電位を徐々に低下させる。第二の分離スイッチ素子QS2のドレイン電位が接地電位（＝0V）になると、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間のダイオードが導通し、第二の分離スイッチ素子QS2のドレイン電位は接地電位に固定される（図５（b））。よって、第二の分離スイッチ素子のドレイン電位をそれ以上低下させることはできない。このことから、保護回路50は、第二の分離スイッチ素子QS2のドレイン電位が零になるまで動作すればよい。
アドレス期間では、第二の分離スイッチ素子QS2のドレイン電位はローサイド維持スイッチ素子Q8Yがオンすることによって接地電位に維持される。また第二の分離スイッチ素子QS2のソース電位は、アドレススイッチ素子Q3Yがオンすることによって、-V3に維持される。よって、第二の分離スイッチ素子QS2のドレイン・ソース間電圧は常に一定（V3）に維持されるため、アドレス期間では、保護回路50による定電圧動作は不要である。
また、初期化期間のモードIIIでは、ローサイドランプ波形発生部QR２のドレイン電位が、一定の速度で降下し続け、その後、ローサイドランプ波形発生部QR２のドレイン電位は-V3となる。よって第二の分離スイッチ素子QS2のソース電位は-V3に固定される。このとき、保護回路50の定電圧動作によって、第二の分離スイッチ素子QS2のドレイン電位が接地電位（＝0V）になっていれば、第二の分離スイッチ素子QS2のドレイン・ソース間電圧は常に一定（V3）に維持される。
以上より、保護回路50が充分に動作し、第二の分離スイッチ素子QS2のドレイン電位が接地電位（＝0V）になっている状態においては、第二の分離スイッチ素子QS2のドレイン・ソース間電圧の最大値は、モードIIIとアドレス期間ではV3となる。またモードII及びモードVIIIでは、その最大値は、ローサイド走査スイッチ素子Q2Yとハイサイド走査スイッチ素子Q1Yのオン・オフを切り替える時に発生する電圧（切り替えサージ）αと、設定電圧Vcとの和となる。
例えば、図５（ａ）に示すように保護回路50の設定値をV3にする場合、第二の分離スイッチ素子QS2に印加される最大値は、モードII及びモードVIIIでは（V3+α）となり、モードIIIとアドレス期間では、V3となる。このため、第二の分離スイッチ素子QS2の耐圧は（V3+α）が必要となる。この場合、モードIII及びアドレス期間において、第二の分離スイッチ素子QS2のドレイン・ソース間電圧はV3に固定される。このとき、保護回路50の設定電圧Ｖｃと第二の分離スイッチ素子ＱＳ2のドレイン・ソース間電圧は同じなので、保護回路50は定電圧制御動作を行わないため、保護回路50の損失は零である。次に、図５（b）に示すように保護回路50の設定値をV3-V4にする場合、第二の分離スイッチ素子QS2に印加される最大値は、モードII及びモードVIIIでは（V3−V4+α）となり、モードIIIとアドレス期間では、V3となる。よって、第二の分離スイッチ素子QS2の耐圧は、V3及び（V3−V4+α）のいずれか大きい方に設定する必要がある。この場合、モードIII及びアドレス期間において、第二の分離スイッチ素子QS2のドレイン・ソース間電圧はV3に固定される。そのため、保護回路50は定電圧制御をするために保護用スイッチ素子に、より大きな電流を流そうとするが、制限抵抗R1によって電流値が制限される。その結果、制限抵抗R1に印加される電圧が高くなり、保護回路50は定電圧制御動作ができなくなる。このとき、制限抵抗R1による発熱が大きくなる。特にアドレス期間は1フィールドの50％程度を占めるため、アドレス期間での発熱量は大きな値となる。
また、保護回路50の設定電圧Vcを（V3‐V4）より低い値に設定する場合は、モードIII及びアドレス期間に加えて、モードII及びモードVIIIの期間の後半においても、第二の分離スイッチ素子QS2のドレイン電位は接地電位に固定されるので、保護回路50は定電圧動作をすることができなくなり、保護回路50による発熱量は増大する。上記の問題を解決するため、保護回路50が定電圧動作できなくなる期間、つまり第二の分離スイッチ素子QS2のドレイン電位が接地電位に達した後の期間は、保護回路50の動作を停止させれば、保護回路50での損失を減少させることができる。ただし、モードII及びモードVIIIの期間の後半（保護回路が定電圧動作しなくなる期間）は、アドレス期間に比べれば、充分小さいので、保護回路50での損失はアドレス期間の場合に比して小さい。
また、保護回路50の設定電圧Vcを（V3‐V4）より低い値に設定する場合は、モードIII及びアドレス期間に加えて、モードII及びモードVIIIの期間の後半においても、第二の分離スイッチ素子QS2のドレイン電位は接地電位に固定されるので、保護回路50は定電圧動作をすることができなくなり、保護回路50による発熱量は増大する。上記の問題を解決するため、保護回路50が定電圧動作できなくなる期間、つまり第二の分離スイッチ素子QS2のドレイン電位が接地電位に達した後の期間は、保護回路50の動作を停止させれば、保護回路50での損失を減少させることができる。ただし、モードII及びモードVIIIの期間の後半（保護回路が定電圧動作しなくなる期間）は、アドレス期間に比べれば、充分小さいので、保護回路50での損失はアドレス期間の場合に比して小さい。
そこで、本実施の形態では、モードIII及びアドレス期間など第二の分離スイッチ素子QS2のドレイン電位が接地電位になっている期間には、停止スイッチ素子S2のゲートに停止信号を印加して保護回路50の動作を停止させるようにする。これにより、たとえ第二の分離スイッチ素子QS2のドレイン・ソース間電圧が保護回路の設定電圧Vcを超えていても、保護用スイッチ素子S1はオフしているため、第一の制限抵抗R1には電流が流れないので、保護回路による損失は発生しない。
なお、上記の例では、第二の分離スイッチ素子QS2のドレイン電位に基づいて停止信号を出力したが、所定のノードの電位または所定のノード間の電圧が所定値になったときに停止信号を出力するようにしてもよい。
（保護回路の別の構成例）
本実施形態の保護回路の別の構成例を図４（ｂ）、（ｃ）に示す。図４（ｂ）は、ツェナーダイオードと抵抗とスイッチ素子の組み合わせであり、図４（ｃ）は抵抗とスイッチ素子の組み合わせである。
本実施形態の保護回路の別の構成例を図４（ｂ）、（ｃ）に示す。図４（ｂ）は、ツェナーダイオードと抵抗とスイッチ素子の組み合わせであり、図４（ｃ）は抵抗とスイッチ素子の組み合わせである。
図４（ｂ）に示す保護回路50bは、保護用ツェナーダイオードZD2と、第二の制限抵抗R4と、停止スイッチ素子S2とを含む。保護用ツェナーダイオードZD2のアノードは第二の制限抵抗R4の一端と接続し、第二の制限抵抗R4の他端は停止スイッチ素子S2のドレインに接続する。保護用ツェナーダイオードZD2のカソードは第二の分離スイッチ素子QS2のドレインに接続し、停止スイッチ素子S2のソースは第二の分離スイッチ素子QS2のソースに接続する。保護用ツェナーダイオードZD2のツェナー電圧及び第二の制限抵抗R4の抵抗値は以下の動作を実現するように適宜決定される。
保護回路50bは第二の分離スイッチ素子QS2がオフしている時に動作する。第二の分離スイッチ素子QS2のドレイン・ソース間電圧が上昇していき、保護回路50bの設定電圧Vcに達すると、保護回路50b（すなわち保護用ツェナーダイオードZD2）が動作し始め、これにより第二の分離スイッチ素子QS2のドレイン・ソース間電圧が一定になるように制御される。すなわち、保護回路50bは、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が設定電圧Vcとなるように、第二の分離スイッチ素子QS2のドレイン電位を徐々に低下させる。第二の分離スイッチ素子QS2のドレイン電位が接地電位（＝0V）になると、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間のダイオードが導通し、第二の分離スイッチ素子QS2のドレイン電位は接地電位に固定される。よって、本構成においても、保護回路50bは、第二の分離スイッチ素子QS2のドレイン電位が零になるまで動作すればよい。本構成においても、停止スイッチ素子S2のゲートに制御信号を印加することで、保護回路50bの動作を停止させることができる。
図４（ｃ）に示す保護回路50cは第三の制限抵抗R5と停止スイッチ素子S2とを含む。第三の制限抵抗R5の一端は第二の分離スイッチ素子QS2のドレインに接続し、他端は停止スイッチ素子S2のドレインに接続する。停止スイッチ素子S2のソースは第二の分離スイッチ素子QS2のソースに接続する。第三の制限抵抗R5の抵抗値は以下の動作を実現するように適宜決定される。
保護回路50cも第二の分離スイッチ素子QS2がオフしている時に動作する。ローサイドランプ波形発生部QR2のドレイン電位が下降し、第二の分離スイッチ素子QS2のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、第二の分離スイッチ素子QS2のドレインからソースに向かって電流が流れ、第二の分離スイッチ素子QS2のドレイン電位が下降する。さらにローサイドランプ波形発生部QR2のソース電位が下降していくと、第二の分離スイッチ素子QS2のドレイン電位が接地電位に達する。すると、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間のダイオードが導通し、第二の分離スイッチ素子QS2のドレイン電位は接地電位に固定される。よって、本構成においても、保護回路50bは、第二の分離スイッチ素子QS2のドレイン電位が零になるまで動作すればよい。本構成においても、停止スイッチ素子S2のゲートに制御信号を印加することで、保護回路50bの動作を停止させることができる。なお、第三の制限抵抗R5は、第二の分離スイッチ素子QS2の耐圧以下になるように設定すればよい。
１．３ まとめ
以上説明したように保護用スイッチ素子S2を用いた保護回路の設定電圧Vcをより低く設定することによって、第二の分離スイッチ素子QS2の耐圧を低下させることができる。また、第二の分離スイッチ素子QS2がオフする期間（例えばモードIII、アドレス期間）であって第二の分離スイッチ素子QS2のドレイン電位が接地電位になっている期間には、保護回路の動作を停止させることで、保護回路における電力損失を大幅に低下することができる。
以上説明したように保護用スイッチ素子S2を用いた保護回路の設定電圧Vcをより低く設定することによって、第二の分離スイッチ素子QS2の耐圧を低下させることができる。また、第二の分離スイッチ素子QS2がオフする期間（例えばモードIII、アドレス期間）であって第二の分離スイッチ素子QS2のドレイン電位が接地電位になっている期間には、保護回路の動作を停止させることで、保護回路における電力損失を大幅に低下することができる。
従来、分離スイッチ素子に対して維持放電期間では大電流が流れるため、第二の分離スイッチ素子は多数並列に接続して設ける必要があった。しかし、本実施形態では、第二の分離スイッチ素子の低耐圧化を実現できることから、スイッチ素子が低抵抗となるため、並列接続する第二の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第二の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
実施の形態２
本実施の形態では、実施の形態１のＰＤＰ駆動装置に適用可能な保護回路の別の構成例をいくつか示す。本実施の形態の保護回路は、第二の分離スイッチ素子QS2のドレイン電位を検出し、その検出値が零（接地電位）になった時点で、停止スイッチ素子S2のゲートに停止信号を自動的に印加し、保護回路の動作を停止させる。図６に本実施形態の保護回路の構成例を示す。
本実施の形態では、実施の形態１のＰＤＰ駆動装置に適用可能な保護回路の別の構成例をいくつか示す。本実施の形態の保護回路は、第二の分離スイッチ素子QS2のドレイン電位を検出し、その検出値が零（接地電位）になった時点で、停止スイッチ素子S2のゲートに停止信号を自動的に印加し、保護回路の動作を停止させる。図６に本実施形態の保護回路の構成例を示す。
図６（ａ）に示す保護回路51aは、図４（ａ）に示す実施の形態１の保護回路50の構成に加えて、さらにゲート抵抗R8及び比較器OP1を備える。また、停止スイッチ素子Ｓ２はＰチャネルスイッチを用いている。
停止スイッチ素子Ｓ２のソースはツェナーダイオードＺＤ1のカソードと接続し、停止スイッチ素子Ｓ２のドレインは第二の分離スイッチ素子ＱＳ2のソースと接続する。ゲート抵抗R8は停止スイッチ素子S2のゲート・ソース間に接続される。比較器OP1の出力は、停止スイッチ素子S2のゲートに接続される。比較器OP1の負入力端子は接地電位（GND）に接続され、正入力端子は第二の分離スイッチ素子QS2のドレインに接続される。
保護回路51aは、第二の分離スイッチ素子QS2がオフしている期間で且つ、停止スイッチ素子S2のゲートに停止信号が印加されていない期間に動作する。停止信号は比較器OP1により第二の分離スイッチ素子QS2のドレイン電位に基づいて生成される。
具体的には、第二の分離スイッチ素子QS2がオフしている期間において、比較器OP1は第二の分離スイッチ素子QS2のドレイン電位を入力し、ドレイン電位が零より大きければ、停止スイッチ素子S2のゲートにＨレベルの信号（作動信号）を印加する。この場合、停止スイッチ素子S2のゲート・ソース間電圧は零となるため、停止スイッチ素子S2はオフ状態となり、保護回路51aは第二の分離スイッチ素子QS2のドレイン・ソース間電圧を一定に制限する動作を行う。
第二の分離スイッチ素子QS2のドレイン電位が零になると、比較器OP1はＬレベルの信号（停止信号）を停止スイッチ素子S2のゲートに印加する。これにより、停止スイッチ素子S2のゲート・ソース間には所定電圧が印加されるため、停止スイッチ素子S2がオンする。停止スイッチ素子S2がオンすると、第二の検出抵抗R3の両端が短絡されるので保護用スイッチ素子S1は動作せず、保護回路51aは動作しない。つまり、このとき、たとえ第二の分離スイッチ素子QS2のドレイン・ソース間電圧が保護回路51aの設定電圧Vcを超えたとしても保護回路51aは動作せず、第一の制限抵抗R1に電流は流れず、電流消費を抑制できる。
図６（ｂ）に示す保護回路51bは、図４（ｂ）に示す実施の形態１の保護回路50bの構成に加えて、さらにゲート抵抗R8及び比較器OP1を含んでいる。図６（ｃ）に示す保護回路51cは、図４（ｃ）に示す実施の形態１の保護回路50cの構成に加えて、さらにゲート抵抗R8及び比較器OP1を含んでいる。また、停止スイッチ素子Ｓ２はＰチャネルスイッチを用いている。これらの保護回路51b、51cの動作はそれぞれ基本的に図４（ｂ）、（ｃ）に示す保護回路50b、50cのものと同様であるが、第二の分離スイッチ素子QS2のドレイン電位を検出し、検出したドレイン電位が零になったときに保護回路51b、51cの動作を自動的に停止させる点が異なる。
本実施の形態の保護回路においても、実施の形態１の場合と同様の効果を奏する。特に、本実施の形態の保護回路は、第二の分離スイッチ素子のドレイン電位に基づき、自動的に保護回路の停止動作を制御することができる。
実施の形態３
本実施の形態ではＰＤＰ駆動装置の別の構成を示す。実施の形態１のものとは、走査電極駆動部の構成、動作が異なる。
本実施の形態ではＰＤＰ駆動装置の別の構成を示す。実施の形態１のものとは、走査電極駆動部の構成、動作が異なる。
３．１ 構成
３．１．１ 走査電極駆動部
図７に、本発明の実施形態３における走査電極駆動部の詳細な構成を示す。本実施の形態による走査電極駆動部１１は、図２に示す実施の形態１のものと、初期化パルス発生部10Yの構成が異なる。
３．１．１ 走査電極駆動部
図７に、本発明の実施形態３における走査電極駆動部の詳細な構成を示す。本実施の形態による走査電極駆動部１１は、図２に示す実施の形態１のものと、初期化パルス発生部10Yの構成が異なる。
３．１．２ 初期化パルス発生部
初期化パルス発生部10Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、第三の定電圧源V3、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS２を含む。
初期化パルス発生部10Yは、第二の定電圧源V2、ハイサイドランプ波形発生部QR1、ローサイドランプ波形発生部QR2、第三の定電圧源V3、第一の分離スイッチ素子QS1及び第二の分離スイッチ素子QS２を含む。
第二の定電圧源V2の正極はハイサイドランプ波形発生部QR1のドレインに接続される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は接地される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
ハイサイドランプ波形発生部QR1のソースは第一の定電圧源V1の負極に接続される。第二の定電圧源V2の負極は接地される。ローサイドランプ波形発生部QR2のドレインは第一の定電圧源V1の負極に接続され、ローサイドランプ波形発生部QR2のソースは第三の定電圧源V3の負極に接続される。第三の定電圧源V3の正極は接地される。
第二の分離スイッチ素子QS2のソースは第一の定電圧源V1の負極に接続される。第二の分離スイッチ素子QS2のドレインは第一の分離スイッチ素子QS1のドレインと接続し、第一の分離スイッチ素子QS1のソースは放電維持パルス発生部3Yの接続点J2Yと接続する。
第一の分離スイッチ素子QS1に並列に保護回路55が接続される。保護回路55は、第一の分離スイッチ素子QS1のソース電位を上昇させることで第一の分離スイッチ素子QS1のドレイン・ソース間電圧を一定範囲内に制限する。本実施形態の保護回路55を設けたことにより、第一の分離スイッチ素子QS1のドレイン・ソース間耐圧は、第二の定電圧源の電圧V2から維持電源の電位Vsを引いた値（＝V2-Vs）以上の値であればよい。
３．１．３ 保護回路
以下、保護回路55の具体的な構成例55a〜55cについて説明する。
以下、保護回路55の具体的な構成例55a〜55cについて説明する。
（スイッチ素子を用いた保護回路）
図８（ａ）にスイッチ素子を用いた保護回路の構成例を示す。保護回路55aは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD1、第一の検出抵抗R2、第二の検出抵抗R3及び停止スイッチ素子S2を含む。
図８（ａ）にスイッチ素子を用いた保護回路の構成例を示す。保護回路55aは、保護用スイッチ素子S1、第一の制限抵抗R1、ゲート用ツェナーダイオードZD1、第一の検出抵抗R2、第二の検出抵抗R3及び停止スイッチ素子S2を含む。
保護用スイッチ素子S1のコレクタは第一の制限抵抗R1の一端と接続し、ベースはゲート用ツェナーダイオードZD1のアノードと接続し、エミッタは第一の分離スイッチ素子QS1のソースと接続する。
第一の制限抵抗R1の他端は第一の分離スイッチ素子QS1のドレインと接続する。第一の検出抵抗R2と第二の検出抵抗R3は直列接続し、その接続点はゲート用ツェナーダイオードZD1のカソードと接続し、第一の検出抵抗R2は第一の分離スイッチ素子QS1のドレインと接続し、第二の検出抵抗R3は第一の分離スイッチ素子QS1のソースと接続する。
停止スイッチ素子S2のドレインはツェナーダイオードZD1のカソードに接続され、そのソースは第一の分離スイッチ素子QS1のソースに接続される。停止スイッチ素子S2のゲートには、所定の制御回路から、停止スイッチ素子S2をオン／オフさせるための制御信号（作動信号／停止信号）が印加される。
保護回路55aは、第一の分離スイッチ素子QS1がオフしている期間において、停止信号が印加されていない場合に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第二の検出抵抗R3の両端電圧が上昇する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が設定電圧Vcに達すると、第二の検出抵抗R3の両端電圧が所定電圧（第一の検出抵抗R2と第二の検出抵抗R3の抵抗値の比で決まる値）に達する。このとき、保護用スイッチ素子S1のベース・エミッタ間電圧が、ゲート用ツェナーダイオードZD1のツェナー電圧と第二の検出抵抗R3の両端電圧との和に等しくなり、保護用スイッチ素子S1が動作し始める。この保護用スイッチ素子S1によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。ここで、設定電圧Vcは第一の分離スイッチ素子QS1のドレイン・ソース間の耐圧以下に設定する必要がある。例えば、設定電圧Vcを第二の定電圧源の電圧V2から維持電源の電位Vsを引いたもの（＝V2-Vs）より小さい値に設定する。この場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVcに達すると、保護回路55aが動作し始める。
さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路55aが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電源の正極の電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は電位Vsにクランプされる。このとき、保護用スイッチ素子S1は定電圧制御するために、電流を流そうと動作するが、第一の制限抵抗R1によってその動作が制限され、定電圧に制御することができなくなる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までとなり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子QS1のソース電位が変動しない。
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位が電位Vsになるので第一の分離スイッチ素子QS1のドレイン・ソース間耐圧を超えることはない。
一旦、第一の分離スイッチ素子QS1のソース電位が電位Vsに達すると、クランプされるため、それ以後は保護回路55aを動作させる必要がない。保護回路55bは、停止スイッチ素子S2のゲートに停止信号を印加することで停止させることができる。
具体的には、停止スイッチ素子S2のゲートに停止信号が印加されると、停止スイッチ素子S2はオンする。これにより、第二の検出抵抗R3の両端が短絡されるので、保護用スイッチ素子S1は動作せず、保護回路50の動作が停止する。この場合、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が保護回路55aの設定電圧Vcを超えたとしても、保護用スイッチ素子S1は動作せず、第一の制限抵抗R1に電流は流れず、保護回路55aで消費される電力を削減できる。このように、本実施形態の保護回路55aは制御信号によりその動作期間を制御できる。よって、保護回路55aによる保護動作が不要な期間は、その動作を停止させることで、保護回路55aにおける消費電力を低減できる。
（ツェナーダイオードを用いた保護回路）
図８（ｂ）に本実施形態の保護回路の別の構成を示す。図８（ｂ）に示す保護回路55bは、保護用ツェナーダイオードZD2及び第二の制限抵抗R4を含む。保護用ツェナーダイオードZD2のアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD2のカソードは第一の分離スイッチ素子QS1のドレインに接続する。第二の制限抵抗R4の他端は、停止スイッチ素子S2のドレインに接続する。停止スイッチ素子S2のソースは第一の分離スイッチ素子QS1のソースに接続する。
図８（ｂ）に本実施形態の保護回路の別の構成を示す。図８（ｂ）に示す保護回路55bは、保護用ツェナーダイオードZD2及び第二の制限抵抗R4を含む。保護用ツェナーダイオードZD2のアノードは第二の制限抵抗R4の一端と接続し、保護用ツェナーダイオードZD2のカソードは第一の分離スイッチ素子QS1のドレインに接続する。第二の制限抵抗R4の他端は、停止スイッチ素子S2のドレインに接続する。停止スイッチ素子S2のソースは第一の分離スイッチ素子QS1のソースに接続する。
保護回路55bは、第一の分離スイッチ素子QS1がオフしている時に動作する。第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していき、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が設定電圧Vc（すなわち、ツェナー電圧Vz）に達すると、保護用ツェナーダイオードZD2が動作し始める。この保護用ツェナーダイオードZD2によって、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が一定になるように制御される。
ここで設定電圧値Vc（=Vz）は第一の分離スイッチ素子QS1のドレイン・ソース間耐圧以下に設定する必要がある。例えば、設定電圧値Vcを、第二の定電圧源の電圧V2から維持電源の電位Vsを引いた値（＝V2-Vs）より小さい値に設定した場合、初期化期間のモードＶにおいてハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧がVcになると保護回路55bが動作し始める。さらに、ハイサイドランプ波形発生部QR1のソース電位が上昇していくと、保護回路55bが動作し続けるので、第一の分離スイッチ素子QS1のソース電位も上昇し続ける。
しばらくハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が維持電源の電位Vsに達する。それにより、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通し、第一の分離スイッチ素子QS1のソース電位は維持電源の電位Vsにクランプされる。このとき、定電圧動作はできなくなる。保護用ツェナーダイオードZD2は一定電圧Vc（=Vz）となるが、それを超える電圧については第二の制限抵抗R4に印加され、第一の分離スイッチ素子QS1のソースに向かって電流が流れる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS１のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しない。
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路55bにより維持電源の電位Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間電圧は、その耐圧を超えることはない。
本構成においても、停止スイッチ素子S2のゲートに停止信号を印加することで、保護回路50bの動作を停止させることができる。保護回路55bは、第一の分離スイッチ素子QS1のソース電圧が電位Vsになるまでの間、動作すればよい。
（抵抗を用いた保護回路）
図８（ｃ）に本実施形態の保護回路のさらに別の構成を示す。図８（ｃ）に示す保護回路55cは、第三の制限抵抗R5及び停止スイッチ素子S2を含む。第三の制限抵抗R5の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は停止スイッチ素子S2のドレインに接続する。停止スイッチ素子S2のソースは第一の分離スイッチ素子QS1のソースに接続する。
図８（ｃ）に本実施形態の保護回路のさらに別の構成を示す。図８（ｃ）に示す保護回路55cは、第三の制限抵抗R5及び停止スイッチ素子S2を含む。第三の制限抵抗R5の一端は第一の分離スイッチ素子QS1のドレインに接続し、他端は停止スイッチ素子S2のドレインに接続する。停止スイッチ素子S2のソースは第一の分離スイッチ素子QS1のソースに接続する。
保護回路55cは、第一の分離スイッチ素子QS1がオフしている期間において、停止スイッチ素子S2のゲートに停止信号が印加されない場合に動作する。
ハイサイドランプ波形発生部QR1のソース電位が上昇し、第一の分離スイッチ素子QS1のドレイン・ソース間電圧が上昇していくと、第三の制限抵抗R5を介して、第一の分離スイッチ素子QS1のソースに向かって電流が流れ、第一の分離スイッチ素子QS1のソース電位が上昇する。さらにハイサイドランプ波形発生部QR1のソース電位が上昇していくと、第一の分離スイッチ素子QS1のソース電位が電位Vsに達する。すると、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通することで、第一の分離スイッチ素子QS1のソース電位は電位Vsにクランプされる。よってハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は上昇していくが、第一の分離スイッチ素子QS1のドレイン・ソース間電圧の最大印加電圧は（V2-Vs）までであり、第一の分離スイッチ素子QS１のドレイン・ソース間電圧は大幅に低減される。また、ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しない。
このように、ハイサイドランプ波形発生部QR1のソース電位の上昇に伴って、第一の分離スイッチ素子QS1のソース電位も上昇し、第一の分離スイッチ素子QS1のドレイン電位が第二の電圧源の電圧V2に達する前に、第一の分離スイッチ素子QS1のソース電位は、保護回路55cにより維持電源の電位Vsに制限されるので、第一の分離スイッチ素子QS1のドレイン・ソース間の電圧は、その耐圧を超えることはない。
本構成においても、停止スイッチ素子S2のゲートに停止信号を印加することで、保護回路55cの動作を停止させることができる。保護回路55cは、第一の分離スイッチ素子QS1のソース電位が電位Vsになるまでの間、動作すればよい。
なお、図８に示す各保護回路では、第一の分離スイッチ素子QS1のソース電位に基づいて停止信号を出力したが、所定のノードの電位または所定のノード間の電圧が所定値になったときに停止信号を出力するようにしてもよい。
３．２ 動作
図９は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図９では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
図９は、本実施形態における初期化期間、アドレス期間及び放電維持期間それぞれでの、ＰＤＰ20の走査電極Yに対する印加電圧波形、並びに走査電極駆動部11に含まれる各スイッチ素子のオン期間を示す図である。図９では、それぞれのスイッチ素子のオン期間が斜線部で示される。以下、各期間の動作について説明する。
３．２．１ 初期化期間
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。図９に示すように、モードII、モードＶ、モードIXにおいて上昇または下降する電圧波形（ランプ波形）が走査電極に印加されている。以下、各モードの動作について説明する。
初期化期間は初期化パルス電圧の変化に応じて次の9つのモードI〜IXに分けられる。図９に示すように、モードII、モードＶ、モードIXにおいて上昇または下降する電圧波形（ランプ波形）が走査電極に印加されている。以下、各モードの動作について説明する。
＜モードＩ＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位Vsに維持される。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持される。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）から維持電圧Vsだけ高い電位Vsに維持される。
＜モードII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に印加電圧が、−V3の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の全ての放電セルで壁電荷が一様に除去（消去）され、均一化される。このとき、印加電圧の下降速度は小さいので、放電セルの発光は微弱に抑えられる。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で、接地電位（≒0）から第三の定電圧源の電圧V3だけ低い電位−V3まで下降する。こうして、ＰＤＰ20の全ての放電セルにおいて一様に印加電圧が、−V3の電位まで比較的緩やかに下降する。それにより、ＰＤＰ20の全ての放電セルで壁電荷が一様に除去（消去）され、均一化される。このとき、印加電圧の下降速度は小さいので、放電セルの発光は微弱に抑えられる。
＜モードIII＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ローサイドランプ波形発生部QR2がオフし、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yは接地電位（≒0）に上昇する。
＜モードIV＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位V1まで上昇する。
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びローサイド維持スイッチ素子Q8Yがオン状態に維持されたまま、ローサイド走査スイッチ素子Q2Yをオフし、ハイサイド走査スイッチ素子Q1Yをオンし、残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が接地電位（≒0）から第一の電圧源V1の電圧V1だけ高い電位V1まで上昇する。
＜モードV＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で電位Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。そして保護回路55の働きによって、第一の分離スイッチ素子QS1のソース電位は上昇し、第一の分離スイッチ素子QS1のソース電位が電位Vsに達したときに、ハイサイド維持スイッチ素子Q7Yのボディーダイオードによって第一の分離スイッチ素子QS1のソース電位がクランプされる。このように、初期化パルス電圧の上限Vrに達する前に（すなわち、第一の分離スイッチ素子QS1のドレイン電位が電位V2に達する前に）、第一の分離スイッチ素子QS1のソース電位は電位VSに達する。このため、第一の分離スイッチ素子QS1のドレイン・ソース間電圧はその耐圧を超えることはない。
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y及び第二の分離スイッチ素子QS2がオン状態に維持されたまま、第一の分離スイッチ素子QS1及びローサイド維持スイッチ素子Q8Yがオフし、ハイサイドランプ波形発生部QR1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位が一定の速度で電位Vrに向かって上昇する。またこのとき、第二の分離スイッチ素子QS2を介して、第一の分離スイッチ素子QS1のドレイン電位も上昇する。そして保護回路55の働きによって、第一の分離スイッチ素子QS1のソース電位は上昇し、第一の分離スイッチ素子QS1のソース電位が電位Vsに達したときに、ハイサイド維持スイッチ素子Q7Yのボディーダイオードによって第一の分離スイッチ素子QS1のソース電位がクランプされる。このように、初期化パルス電圧の上限Vrに達する前に（すなわち、第一の分離スイッチ素子QS1のドレイン電位が電位V2に達する前に）、第一の分離スイッチ素子QS1のソース電位は電位VSに達する。このため、第一の分離スイッチ素子QS1のドレイン・ソース間電圧はその耐圧を超えることはない。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrに向かって比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
＜モードVI＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位が接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位を維持する。このとき、保護回路55の働きによってすでに、第一の分離スイッチ素子QS1のソース電位は電位Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しない。なお、図９ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイドランプ波形発生部QR1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Yがオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位が接地電位（≒0）から初期化パルス電圧の上限Vrだけ高い電位を維持する。このとき、保護回路55の働きによってすでに、第一の分離スイッチ素子QS1のソース電位は電位Vsにクランプされている。ハイサイド維持スイッチ素子Q7Yのボディーダイオードの導通状態でハイサイド維持スイッチ素子Q7Yをオンすると、第一の分離スイッチ素子のソース電位が変動しない。なお、図９ではハイサイド維持スイッチ素子Q7Yをオンしているが、ハイサイド維持スイッチ素子Q7Yのボディーダイオードを導通するので、オフしたままでもよい。
こうして、ＰＤＰ20の全ての放電セルに対して一様に、印加電圧が、初期化パルス電圧の上限Vrまで比較的緩やかに上昇する。それにより、ＰＤＰ20の全ての放電セルで一様な壁電荷が蓄積される。そのとき、印加電圧の上昇速度が小さいので、放電セルの発光は微弱に抑えられる。
＜モードVII＞
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位（Vs+V1）まで下降する。
走査電極駆動部11では、ハイサイド走査スイッチ素子Q1Y、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイドランプ波形発生部QR1がオフし、第一の分離スイッチ素子QS1がオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位（Vs+V1）まで下降する。
なお、図９の例では、ハイサイド維持スイッチ素子Q7Yをオンしている。しかし、ハイサイド維持スイッチ素子Q7Yのボディーダイオードが導通するので、ハイサイド維持スイッチ素子Q7Yはオフしたままでもよい。
＜モードVIII＞
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位Vsまで下降する。
走査電極駆動部11では、第一の分離スイッチ素子QS1、第二の分離スイッチ素子QS2及びハイサイド維持スイッチ素子Q7Yがオン状態に維持されたまま、ハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。残りのスイッチ素子はオフ状態に維持される。それにより、走査電極Yの電位は電位Vsまで下降する。
＜モードIX＞
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位-V3まで下降する。
走査電極駆動部11では、ローサイド走査スイッチ素子Q2Y及び第一の分離スイッチ素子QS1がオン状態に維持されたまま、ハイサイド維持スイッチ素子Q7Y及び第二の分離スイッチ素子QS2がオフし、ローサイドランプ波形発生部QR2がオンする。残りのスイッチ素子はオフ状態に維持される。走査電極Yの電位は一定の速度で電位-V3まで下降する。
モードIX直前の期間（モードIV〜VIII）では、PDP20のすべての放電セルで一様な壁電荷が蓄積されている。この状態で、モードIXにおいて、モードIV〜VIIIでの印加電圧とは逆極性の比較的緩やか電圧が印加されるので、モードIIとは異なり、全ての放電セルで壁電荷が一様に除去され、均一化される。そのとき印加電圧の下降速度が小さいので、放電セルの発光は微弱に抑えられる。
なお、初期化期間中発光をより微弱に抑えるために、モードIV期間中及びモードVの初期の期間に全てのアドレス電極Aに、信号パルス電圧の上限Vaを印加してもよい（アドレス電極Aに印加する信号パルスをオンしてもよい。）。さらに、モードVIII期間中には、全てのアドレス電極Aに印加する信号パルス電圧を上限Vaから接地電位にしてもよい（アドレス電極Aに印加する信号パルスをオフしてもよい。）。
３．２．２ アドレス期間
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは-V3から第一の定電圧源の電圧V1だけ高い電位Vp（＝V1-V3、以下「走査パルス電圧の上限」という。）に維持され、ローサイド走査スイッチ素子Q2Yのソースは-V3に維持される。
アドレス期間中、走査電極駆動部11では、ローサイドランプ波形発生部QR2、ハイサイド走査スイッチ素子Q1Yがオン状態に維持される。従って、ハイサイド走査スイッチ素子Q1Yのドレインは-V3から第一の定電圧源の電圧V1だけ高い電位Vp（＝V1-V3、以下「走査パルス電圧の上限」という。）に維持され、ローサイド走査スイッチ素子Q2Yのソースは-V3に維持される。
アドレス期間の開始時、全ての走査電極Yについて、ハイサイド走査スイッチ素子Q1Yがオン状態に維持され、ローサイド走査スイッチ素子Q2Yがオフ状態に維持される。それにより、全ての走査電極Yの電位が一様に走査パルス電圧の上限Vpに維持される。
走査電極駆動部11は続いて、走査電極Yの電位を次のように変化させる（図９に示される走査パルス電圧SP参照）。一つの走査電極Yが選択されると、その走査電極Yに接続されるハイサイド走査スイッチ素子Q1Yがオフし、ローサイド走査スイッチ素子Q2Yがオンする。それにより、その走査電極Yの電位が-V3まで下降する。その走査電極Yの電位が所定時間、-V3に維持されると、その走査電極Yに接続されるローサイド走査スイッチ素子Q2Yがオフし、ハイサイド走査スイッチ素子Q1Yがオンする。それにより、その走査電極Yの電位が走査パルス電圧の上限Vpまで上昇する。走査電極駆動部11は走査電極のそれぞれに接続される走査スイッチ素子対Q1Y、Q2Yについて、上記と同様なスイッチング動作を順次行う。こうして、走査パルス電圧SPが走査電極のそれぞれに対し順次、印加される。
アドレス期間中、外部から入力される映像信号に基づきの一つのアドレス電極Aが選択されると、その選択されたアドレス電極Aの電位が所定時間、信号パルス電圧の上限Vaまで上昇する（図示せず）。
例えば、走査パルス電圧SPが一つの走査電極Yに印加され、かつ信号パルス電圧が一つのアドレス電極Aに印加されるとき、その走査電極Yとアドレス電極Aとの間の電圧は他の電極間の電圧より高い。従って、その走査電極Yとアドレス電極Aとの間の交差点に位置する放電セルでは放電が生じる。その放電により、その放電セル表面に新たな壁電荷が蓄積される。
その後、放電維持期間において、走査電極駆動部11と維持電極駆動部12（図示せず）とが交互に、放電維持パルス電圧をそれぞれ、走査電極Yと維持電極Xとに対し印加する（図９参照）。そのとき、アドレス期間中に壁電荷が蓄積された放電セルでは放電が維持されるので、発光が生じる。
３．２．３ 放電維持期間
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。
放電維持期間について説明する。ローサイド走査スイッチ素子Q2Y、第一の分離スイッチ素子QS１及び第二の分離スイッチ素子QS2は常にオン状態に維持される。
ハイサイド回収スイッチ素子Q9Yがオンする直前には、ローサイド維持スイッチ素子Q8Yがオンしており、パネル容量Cpの両端電圧は0Vに維持される。ハイサイド回収スイッチ素子Q9Yがオンすると、回収コンデンサCYと、ハイサイド回収スイッチ素子Q9Yと、第一の回収ダイオードD1と、第一の回収インダクタLY1と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧はVsまで増加する。残りのスイッチ素子はオフ状態に維持される。
次に、ハイサイド回収スイッチ素子Q9Yがオフして、ハイサイド維持スイッチ素子Q7Yがオンすれば、パネル容量Cpの両端電圧はVsに維持される。このとき、ハイサイド維持スイッチ素子Q7Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
所定時間経過後、ハイサイド維持スイッチ素子Q7Yがオフして、ローサイド回収スイッチ素子Q10Yがオンすると（残りのスイッチ素子はオフ状態に維持される）、回収コンデンサCYと、ローサイド回収スイッチ素子Q10Yと、第二の回収ダイオードD2と、第二の回収インダクタLY2と、パネル容量Cpとにより、ＬＣ共振回路が形成される。これにより、パネル容量Cpの両端電圧は0まで減少する。
次に、ローサイド回収スイッチ素子Q10Yがオフして、ローサイド維持スイッチ素子Q8Yがオンすれば、パネル容量Cpの両端電圧は0に維持される。このとき、ローサイド維持スイッチ素子Q8Yのドレイン・ソース間電圧は零であるので、ほぼ損失なくオンすることができる（残りのスイッチ素子はオフ状態に維持される）。
走査電極Yの電位が上下するとき、回収コンデンサCYとパネル容量Cpとの間で電力が効率良く交換される。こうして、放電維持パルス電圧の印加時、パネル容量の充放電に起因する無効電力が低減する。
３．３ まとめ
以上説明したように本実施形態によれば、保護回路を設けたことにより第一の分離スイッチ素子QS2の耐圧を低下させることができる。第二の分離スイッチ素子の低耐圧化を実現できることから、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第二の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
以上説明したように本実施形態によれば、保護回路を設けたことにより第一の分離スイッチ素子QS2の耐圧を低下させることができる。第二の分離スイッチ素子の低耐圧化を実現できることから、スイッチ素子が低抵抗となるため、並列接続する第一の分離スイッチ素子数を低減でき、回路規模を削減できる。また、第二の分離スイッチ素子数の低減に伴い実装面積が小さくなることで、基板による配線インピーダンスを低減でき、ＰＤＰへの電圧印加時に発生する高周波数成分であるリンギングを低減でき、ＰＤＰの動作マージンが拡大する。さらに、放電維持期間での分離スイッチ素子による導通損失が大きく削減されるので、消費電力を低減できる。
また、第一の分離スイッチ素子QS1がオフする期間であって第一の分離スイッチ素子QS1のソース電位が電位Vsになっている期間は、保護回路の動作を停止させることで、保護回路の損失を大幅に低下することができる。
実施の形態４
本実施の形態では、実施の形態３のＰＤＰ駆動装置に適用可能な保護回路の別の構成を示す。本実施の形態の保護回路は、第一の分離スイッチ素子QS1のソース電位を検出し、その検出値が零（接地電位）になった時点で、停止スイッチ素子S2のゲートに停止信号を自動的に印加し、保護回路の動作を停止させる。図１０に本実施形態の保護回路の構成例を示す。
本実施の形態では、実施の形態３のＰＤＰ駆動装置に適用可能な保護回路の別の構成を示す。本実施の形態の保護回路は、第一の分離スイッチ素子QS1のソース電位を検出し、その検出値が零（接地電位）になった時点で、停止スイッチ素子S2のゲートに停止信号を自動的に印加し、保護回路の動作を停止させる。図１０に本実施形態の保護回路の構成例を示す。
図１０（ａ）に示す保護回路56aは、図８（ａ）に示す実施の形態３の保護回路55aの構成に加えて、さらにゲート抵抗R8及び比較器OP1を備える。また、停止スイッチ素子Ｓ２はＰチャネルスイッチを用いている。
停止スイッチ素子Ｓ２のソースはツェナーダイオードＺＤ1のカソードと接続し、停止スイッチ素子Ｓ２のドレインは第二の分離スイッチ素子ＱＳ2のソースと接続する。ゲート抵抗R8は停止スイッチ素子S2のゲート・ソース間に接続される。比較器OP1の出力は、停止スイッチ素子S2のゲートに接続される。比較器OP1の負入力端子は維持電源Vsの正極に接続され、正入力端子は第一の分離スイッチ素子QS1のソースに接続される。
保護回路56aは、第一の分離スイッチ素子QS1がオフしている期間で且つ、停止スイッチ素子S2のゲートに停止信号が印加されていない期間に動作する。停止信号は、比較器OP1により第一の分離スイッチ素子QS1のソース電位に基づいて生成される。
具体的には、第一の分離スイッチ素子QS1がオフしている期間において、比較器OP1は第第一の分離スイッチ素子QS1のソース電位を入力し、ソース電位が電位Vsより大きければ、停止スイッチ素子S2のゲートにＨレベルの信号（作動信号）を印加する。この場合、停止スイッチ素子S2のゲート・ソース間電圧は零となるため、停止スイッチ素子S2はオフ状態となり、保護回路56aは第二の分離スイッチ素子QS2のドレイン・ソース間電圧を一定に制限する動作を行う。
第一の分離スイッチ素子QS1のソース電位がＶｓになると、比較器OP1はＬレベルの信号（停止信号）を停止スイッチ素子S2のゲートに印加する。これにより、停止スイッチ素子S2のゲート・ソース間には所定電圧が印加されるため、停止スイッチ素子S2がオンする。停止スイッチ素子S2がオンすると、第二の検出抵抗R3の両端が短絡されるので保護用スイッチ素子S1は動作せず、保護回路56aは動作しない。つまり、このとき、たとえ第一の分離スイッチ素子QS1のドレイン・ソース間電圧が保護回路51aの設定電圧Vcを超えたとしても保護回路51aは動作せず、第一の制限抵抗R1に電流は流れず、電流消費を抑制できる。
図１０（ｂ）に示す保護回路56bは、図８（ｂ）に示す実施の形態３の保護回路55bの構成に加えて、さらにゲート抵抗R8及び比較器OP1を含んでいる。また、停止スイッチ素子Ｓ２はＰチャネルスイッチを用いている。図１０（ｃ）に示す保護回路56cは、図８（ｃ）に示す実施の形態３の保護回路55cの構成に加えて、さらにゲート抵抗R8及び比較器OP1を含んでいる。これらの保護回路56b、56cの動作はそれぞれ基本的に図８（ｂ）、（ｃ）に示す保護回路55b、55cのものと同様であるが、第一の分離スイッチ素子QS1のソース電位を検出し、検出したソース電位が電位Vsになったときに保護回路56b、56cの動作を自動的に停止させる点が異なる。
本実施の形態の保護回路は、実施の形態３の場合と同様の効果を奏する。特に、本実施の形態の保護回路は、第一の分離スイッチ素子のソース電位に基づき自動的に保護回路の停止動作を制御することができる。
本発明は、低消費電力等が要求されるプラズマディスプレイの駆動装置に有用である。
１ 入力端子
１０ ＰＤＰ駆動装置
１１ 走査電極駆動部
１２ 維持電極駆動部
１３ アドレス電極駆動部
２０ プラズマディスプレイパネル（PDP）
３０ 制御部
５０、５０ｂ、５０ｃ、５１ａ〜５１ｃ、５５、５５ａ〜５５ｃ、５６ａ〜５６ｃ 保護回路
１Ｙ 走査パルス発生部
２Ｙ、５Ｙ〜９Ｙ 初期化パルス発生部
３Ｙ 放電維持パルス発生部
４Ｙ 回収回路
Ｑ１Ｙ ハイサイド走査スイッチ素子
Ｑ２Ｙ ローサイド走査スイッチ素子
Ｑ７Ｙ ハイサイド維持スイッチ素子
Ｑ８Ｙ ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３ ハイサイドランプ波形発生部
ＱＲ２ ローサイドランプ波形発生部
ＱＳ１、ＱＳ２ 分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3 直流電源
Ｖs 維持電源
１０ ＰＤＰ駆動装置
１１ 走査電極駆動部
１２ 維持電極駆動部
１３ アドレス電極駆動部
２０ プラズマディスプレイパネル（PDP）
３０ 制御部
５０、５０ｂ、５０ｃ、５１ａ〜５１ｃ、５５、５５ａ〜５５ｃ、５６ａ〜５６ｃ 保護回路
１Ｙ 走査パルス発生部
２Ｙ、５Ｙ〜９Ｙ 初期化パルス発生部
３Ｙ 放電維持パルス発生部
４Ｙ 回収回路
Ｑ１Ｙ ハイサイド走査スイッチ素子
Ｑ２Ｙ ローサイド走査スイッチ素子
Ｑ７Ｙ ハイサイド維持スイッチ素子
Ｑ８Ｙ ローサイド維持スイッチ素子
ＱＲ１、ＱＲ３ ハイサイドランプ波形発生部
ＱＲ２ ローサイドランプ波形発生部
ＱＳ１、ＱＳ２ 分離スイッチ素子
Ｖ1、Ｖ2、Ｖ3 直流電源
Ｖs 維持電源
Claims (9)
- 維持電極と、走査電極と、アドレス電極とを備え、複数の放電セルを含むプラズマディスプレイパネルの駆動装置であって、
プラズマディスプレイパネルの発光のための放電を維持する電圧を与える維持電源と、
前記維持電源の正極への電流の流入及び／又は前記維持電源の負極からの電流の流出を阻止可能な分離スイッチ素子と、
前記分離スイッチ素子と並列に接続され、前記分離スイッチ素子への印加電圧を制限する保護回路とを備え、
前記保護回路は、停止信号により前記保護回路の動作を停止させる停止手段を有する、
プラズマディスプレイパネルの駆動装置 - 前記プラズマディスプレイパネルの駆動装置はさらにランプ波形を印加するランプ波形発生部を含む、請求項1記載のプラズマディスプレイパネルの駆動装置
- 前記保護回路は定電圧回路である、請求項１記載のプラズマディスプレイパネルの駆動装置。
- 前記保護回路はさらにスイッチ素子を含む、請求項１記載のプラズマディスプレイパネルの駆動装置。
- 前記保護回路はさらにツェナーダイオードを含む、請求項１記載のプラズマディスプレイパネルの駆動装置。
- 前記保護回路はさらに抵抗を含む、請求項１記載のプラズマディスプレイパネルの駆動装置。
- 所定ノードの電位または所定ノード間の電圧が所定値になったときに、前記停止手段により前記保護回路の動作を停止させる、請求項１ないし６のいずれか１つに記載のプラズマディスプレイパネルの駆動装置。
- 前記保護回路は、前記分離スイッチ素子の一端の電位を検出して、その電位が所定電位になったときに前記停止手段に停止信号を出力する手段をさらに有する、請求項７記載のプラズマディスプレイパネルの駆動装置。
- 電極間の放電による発光により画像表示可能なプラズマディスプレイパネルと、
前記プラズマディスプレイパネルを駆動する請求項１ないし８のいずれか１つに記載のプラズマディスプレイパネルの駆動装置と
を備える、プラズマディスプレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006109630A JP2007286083A (ja) | 2006-04-12 | 2006-04-12 | プラズマディスプレイ駆動装置及びプラズマディスプレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2006109630A JP2007286083A (ja) | 2006-04-12 | 2006-04-12 | プラズマディスプレイ駆動装置及びプラズマディスプレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007286083A true JP2007286083A (ja) | 2007-11-01 |
Family
ID=38757948
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006109630A Pending JP2007286083A (ja) | 2006-04-12 | 2006-04-12 | プラズマディスプレイ駆動装置及びプラズマディスプレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007286083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012017647A1 (ja) * | 2010-08-04 | 2012-02-09 | パナソニック株式会社 | プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 |
-
2006
- 2006-04-12 JP JP2006109630A patent/JP2007286083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012017647A1 (ja) * | 2010-08-04 | 2012-02-09 | パナソニック株式会社 | プラズマディスプレイパネルの駆動方法およびプラズマディスプレイ装置 |
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