JP2002299265A - 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法 - Google Patents

多結晶性半導体薄膜の形成方法及び半導体装置の製造方法

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JP2002299265A
JP2002299265A JP2001105812A JP2001105812A JP2002299265A JP 2002299265 A JP2002299265 A JP 2002299265A JP 2001105812 A JP2001105812 A JP 2001105812A JP 2001105812 A JP2001105812 A JP 2001105812A JP 2002299265 A JP2002299265 A JP 2002299265A
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Abstract

(57)【要約】 【課題】 高結晶化率で高品質の多結晶性シリコン等の
多結晶性半導体薄膜を容易かつ低コストに、しかも大面
積に形成可能な方法と、この方法を実施する装置を提供
すること。 【解決手段】 基体１上に高結晶化率、大粒径の多結晶
性シリコン薄膜等の多結晶性半導体薄膜７を形成するに
際し、或いは基体１上に多結晶性半導体薄膜７を有する
半導体装置を製造するに際し、基体１上に所定形状及び
寸法の段差を有する凹部１９０を形成し、この凹部内に
シリコン又はカーボン超微粒子１００Ａを付着後、バイ
アス触媒ＡＨＡ処理でクリーニングし、このクリーニン
グされたシリコン又は／及びダイヤモンド構造のカーボ
ンの超微粒子１００Ｂをシードにバイアス触媒ＣＶＤ法
等により多結晶性半導体薄膜を成長させる気相成長工程
（更にバイアス触媒ＡＨＡ処理とバイアス触媒ＣＶＤ等
とを繰り返すこと）によって多結晶性半導体薄膜７を得
る、多結晶性半導体薄膜の形成方法、又は半導体装置の
製造方法。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基体上に多結晶性
シリコンなどの多結晶性半導体薄膜を形成する方法、及
びこの多結晶性半導体薄膜を基体上に有する半導体装置
の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴ（Metal-Oxide-Semi
conductor Field Effect Transistor）である例えばＭ
ＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型
電界効果トランジスタ）のソース、ドレイン及びチャン
ネル領域を多結晶シリコン膜で形成するに際し、プラズ
マＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学
的気相成長法）又はＰＶＤ（PVD：Physical Vapor Depo
sition＝物理的気相成長法）や減圧ＣＶＤ法等が用いら
れている。
【０００３】例えば特開平５−２８３７２６号によれ
ば、シリコンパウダーにより研磨された基板上に、この
基板に付着したシリコンパウダーの微粒子を核として、
プラズマＣＶＤ又はＰＶＤ法によりアモルファスシリコ
ン膜を形成した後に、永久磁石を用いたＥＣＲ放電の水
素プラズマにて一定時間暴露する工程の繰り返しによ
り、多結晶シリコンを成膜する方法が提案されている。
【０００４】また、プラズマＣＶＤ法、減圧ＣＶＤ法等
により形成したアモルファス又は多結晶シリコンは、特
開平７−１３１０３０号、特開平９−１１６１５６号、
特公平７−１１８４４３号にみられるように、単に高温
アニール又はエキシマレーザーアニール（ＥＬＡ：Exci
mer Laser Anneal）処理することにより、多結晶シリコ
ン膜のキャリア移動度の改善を図ってきたが、この方法
では８０〜１２０ｃｍ 2／Ｖ・ｓｅｃ程度のキャリア移
動度を得るのが限界であった。しかし、プラズマＣＶＤ
法によるアモルファスシリコン薄膜のＥＬＡで得られた
多結晶シリコン薄膜を用いるＭＯＳＴＦＴの電子移動度
は、１００ｃｍ2／Ｖ・ｓｅｃ前後であり、高精細化に
も対応できるので、最近は駆動回路一体型の多結晶シリ
コンＭＯＳＴＦＴを用いたＬＣＤ（Liquid Crystal Dis
play＝液晶表示装置）が注目されている（特開平６−２
４２４３３号参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、上記し
た方法はいずれも、次に示す欠点を回避できない。
【０００６】（１）上記のシリコンパウダーを用いる方
法では、その粒径をコントロールするために、シリコン
パウダー又はシリコンパウダーを含むペーストにて研磨
したり、或いはシリコンパウダーを有機溶媒中に分散
し、超音波洗浄機を用いてその時間を管理することによ
り行っているが、基板上の任意の指定場所に付着させる
コントロールができない。このために、例えば基板上の
ＴＦＴ形成領域を指定できないので、高性能／高品質な
ＴＦＴの形成およびその集積回路基板を自由に形成でき
ない。
【０００７】（２）この方法のシリコン粒径のコントロ
ールは十分でなく、基板上の多結晶シリコンの膜質がば
らつくので、特性ばらつきとなり、歩留及び品質の問題
がある。又、シリコンパウダーの付着分散中に、その表
面に酸化膜及び有機汚れ被膜等が形成されやすいので、
多結晶シリコン結晶成長のシードになりにくい。
【０００８】（３）永久磁石を用いたＥＣＲ放電の水素
プラズマは、ＲＦ／ＶＨＦプラズマの水素プラズマに比
べて強いエネルギーなので、効果は高いが、有効処理面
積が狭いので、特性がばらつき易く、大面積の基板処理
の生産性が低く、しかもＥＣＲ装置は高価であり、汎用
性が低い。
【０００９】また、エキシマレーザーを用いると、その
出力の安定性や、生産性、大型化による装置価格の上
昇、歩留／品質低下等の問題が山積しており、特に、１
ｍ×１ｍの大型ガラス基板になると、前記の問題が拡大
して性能／品質向上とコストダウンが一層難しくなる。
【００１０】また、固相成長法による多結晶シリコンＭ
ＯＳＴＦＴの製法では、６００℃以上での十数時間のア
ニールと、約１０００℃での熱酸化のゲートＳｉＯ2の
形成が必要なために、半導体製造装置を採用せざるを得
ない。このために、基板サイズは、ウエーハサイズ８〜
１２インチφが限界であり、また高耐熱性で高価な石英
ガラスを採用しなければならず、コストダウンが難し
く、ＥＶＦやデータ／ＡＶプロジェクタに用途が限定さ
れている。
【００１１】近時、ガラス基板のような絶縁性基板上
に、多結晶シリコン膜、窒化シリコン膜等を低温で作製
し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され
（特公昭６３−４０３１４号、特公平８−２５０４３８
号参照）、実用化の検討が推進されている。触媒ＣＶＤ
法においては、結晶化アニールなしで、３０ｃｍ2／Ｖ
・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭ
ＯＳＴＦＴデバイスを作製するにはまだ不十分である。
そして、ガラス基板上に多結晶シリコン膜を形成する
と、成膜条件次第では初期のアモルファスシリコンの遷
移層（厚さ５〜１０ｎｍ）が形成されやすいので、ボト
ムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移
動度は得にくい。一般に駆動回路一体型の多結晶シリコ
ンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯ
ＳＴＦＴが歩留及び生産性の面で製造しやすいが、この
問題がネックとなってくる。
【００１２】本発明の目的は、高結晶化率で高品質の多
結晶性シリコン等の多結晶性半導体薄膜を容易かつ低コ
ストに、しかも大面積に形成可能な方法を提供すること
にある。
【００１３】本発明の他の目的は、こうした多結晶性半
導体薄膜を構成部分として有するＭＯＳＴＦＴ等の半導
体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】即ち、本発明は、基体上
に多結晶性半導体薄膜を形成するに際し、或いは基体上
に多結晶性半導体薄膜を有する半導体装置を製造するに
際し、前記基体上に適当な形状／寸法の段差を有する凹
部を形成する工程と、少なくとも前記凹部内にシリコン
及び／又はカーボンからなる超微粒子を付着させる工程
と、水素又は水素含有ガスを加熱された触媒体に接触さ
せ、これによって生成した水素系活性種をグロー放電開
始電圧以下の電界又は／及び磁界の作用下で前記超微粒
子に作用させてクリーニングを行う工程と、原料ガス及
び水素又は水素含有ガスの少なくとも一部を加熱された
触媒体に接触させて触媒的に分解させ、少なくともこれ
によって生成したラジカル、イオン等の反応種をグロー
放電開始電圧以下の電界又は／及び磁界の作用下で前記
超微粒子をシードに結晶成長させて、半導体材料薄膜を
気相成長させる工程とを経て前記多結晶性半導体薄膜を
得る、多結晶性半導体薄膜の形成方法、又は半導体装置
の製造方法に係るものである。
【００１５】本発明によれば、基体上に多結晶性半導体
薄膜を形成するに際し、前記基体上に適当な形状／寸法
の段差を有する凹部を形成し、少なくともこの凹部内に
シリコン及び／又はカーボンからなる超微粒子を付着さ
せ、水素又は水素含有ガスを加熱された触媒体に接触さ
せ、これによって生成した水素系活性種をグロー放電開
始電圧以下の電界又は／及び磁界の作用下で前記超微粒
子に作用させてクリーニングを行い、この超微粒子をシ
ードに結晶成長させて前記半導体材料薄膜を気相成長さ
せているので、次の（１）〜（７）に示すような顕著な
作用効果が得られる。
【００１６】（１）基板の任意の指定場所に適当な形状
及び寸法の段差を有する凹部を形成し、そこにシリコン
パウダー等の超微粒子を付着分散させ、バイアス触媒Ａ
ＨＡ処理での水素系活性種の作用により、この超微粒子
のアモルファス成分を選択的にエッチング除去し、更に
この超微粒子の表面の酸化膜及び有機汚れ等を除去でき
るので、この超微粒子を結晶成長の核（シード）として
バイアス又は非バイアス触媒ＣＶＤ、高密度バイアス触
媒ＣＶＤ法等により、ばらつきの少ない大きな粒径の多
結晶性シリコン薄膜等を指定された領域に形成できる。
ＥＣＲ放電の水素プラズマ処理に比べ、バイアス触媒Ａ
ＨＡ処理は強いエネルギーの有効面積が広く（触媒体の
大きさで自由に設定できる。）、そのばらつきが小さい
ので、大面積の基板処理の生産性が高く、また安価なた
めに汎用性が高い。ここで、加熱された触媒体に水素又
は水素含有ガスを接触させて生成した水素系活性種（高
温の水素系分子、水素系原子、活性化水素イオン等）を
グロー放電開始電圧以下（即ち、パッシェンの法則によ
るプラズマ発生電圧以下）の電界又は／及び磁界の作用
下で作用させる処理をバイアス触媒ＡＨＡ（Atomic Hyd
rogen Anneal）処理と称するが、このバイアス触媒ＡＨ
Ａ処理により、高温の水素系分子、水素系原子、活性水
素イオン等の水素系活性種を前記超微粒子に対し吹き付
け等で作用させているので、高温の加熱触媒体の輻射熱
による加熱も加わって、超微粒子表面の有機物や酸化被
膜を除去し、多結晶性半導体薄膜の結晶成長のシードと
して有効に作用させることができる。
【００１７】（２）絶縁性基板の任意の指定場所に高性
能、高品質のＴＦＴを形成でき、その集積回路基板を自
由に形成できる。そして、必要に応じて、絶縁性基板上
のＴＦＴ形成領域の適当な寸法及び形状の段差を有する
凹部内に大粒径多結晶性シリコン膜が埋め込まれた面を
研磨して、平坦な大粒径多結晶性シリコン膜面の基板が
得られるので、高性能、高品質の多結晶性シリコン半導
体装置、電気光学装置等の製造が可能となる。
【００１８】（３）このバイアス触媒ＡＨＡ処理は、減
圧下（例えば１０〜５０Ｐａの水素系キャリアガス圧）
で、水素を高温の触媒体（融点未満の８００〜２０００
℃、例えばタングステンでは１５００〜２０００℃）に
接触させて、大量の高温の水素系活性種（水素系分子、
水素系原子、活性化水素イオン等）を生成し、これを基
板上に形成したシリコン及び／又はカーボン超微粒子に
吹き付けると（但し、基板温度は特に３００〜４００
℃）、大量の高温の水素系活性種（水素系分子、水素系
原子、活性化水素イオン等）が有する熱エネルギーに加
えて上記電界による加速電界又は／及び磁界での十分な
指向性運動エネルギーにより超微粒子に移動して、その
温度を局部的に上昇させ、水素系活性種の作用により超
微粒子表面の有機物や酸化被膜をエッチングしてクリー
ニング除去し、超微粒子（クラスタ）を確実に安定して
点在させることができ、これを次の多結晶性シリコン等
の結晶成長の核（シード）として有効に働かせることが
できる。
【００１９】（４）こうしてバイアス触媒ＡＨＡ処理さ
れて得られる超微粒子をシードとして、この上に半導体
材料薄膜がグロー放電開始電圧以下の電界又は／及び磁
界の作用下でのバイアス触媒ＣＶＤ又は高密度バイアス
触媒ＣＶＤ（高密度プラズマＣＶＤとバイアス触媒ＣＶ
Ｄを組み合せたもの）により多結晶化され易い状態で
（多結晶性半導体薄膜として）成長し易くなり、特に次
のバイアス触媒ＡＨＡ処理及びバイアス触媒ＣＶＤ等に
より、上記多結晶性半導体薄膜上に気相成長されたシリ
コン膜等はこの多結晶性半導体薄膜をシードとして結晶
化が促進されるので、目的とする高結晶化率、高品質の
多結晶性半導体薄膜を得ることができる。即ち、バイア
ス触媒ＡＨＡ処理により、超微粒子上に気相成長するシ
リコン膜は下地の超微粒子を結晶成長のシード（核）に
してより多結晶性シリコン膜化し易く、大量の高温の水
素系活性種などが有する熱エネルギーが加速電界又は／
及び磁界による十分な指向性運動エネルギーによりその
膜等に移動して、その膜等の温度を局部的に上昇させ、
アモルファスシリコン薄膜や微結晶シリコン薄膜は多結
晶化し、多結晶性シリコン薄膜は高結晶化して、高結晶
化率、大粒径の多結晶性シリコン薄膜を形成することが
できる。そして、例えばバイアス触媒ＣＶＤで成膜され
たシリコン薄膜にアモルファス構造のシリコンが存在し
ていると、これがバイアス触媒ＡＨＡ処理で、エッチン
グ除去されて、その上にシリコンが多結晶化されて成長
し易くなり、更には、同様のバイアス触媒ＡＨＡ処理と
バイアス触媒ＣＶＤとを繰り返すと、より多結晶化され
た高結晶化率で大粒径の多結晶性シリコン薄膜を形成す
ることができる。この結果、トップゲート型のみなら
ず、ボトムゲート型、デュアルゲート型ＭＯＳＴＦＴで
も、高いキャリア（電子／正孔）移動度の高結晶化率で
大粒径の多結晶性シリコン薄膜等が得られるために、こ
の高性能の多結晶性シリコン等の半導体薄膜を使用した
高速、高電流密度の半導体装置、電気光学装置、更には
高効率の太陽電池等の製造が可能となる。
【００２０】（５）従来のＲＦ／ＶＨＦプラズマＣＶＤ
に比べ、バイアス触媒ＣＶＤは高いエネルギーで原料ガ
スを効率良く熱分解及び触媒反応を作用させるので、原
料ガスの利用効率が高く、成膜速度が大きいので、生産
性が高く、コストダウンが図れる。
【００２１】（６）バイアス触媒ＣＶＤ及びバイアス触
媒ＡＨＡ処理等は、プラズマの発生なしに行えるので、
プラズマによるダメージがなく、またプラズマＡＨＡ処
理に比べ、シンプルで安価な装置を実現できる。
【００２２】（７）バイアス触媒ＡＨＡ処理は基体温度
を低温化しても上記水素系活性種のエネルギーが大きい
ために、目的とするシリコン及び／又はダイヤモンド構
造のカーボンの超微粒子が確実に安定して得られること
から、基体温度を特に３００〜４００℃と低温化して
も、多結晶性半導体薄膜が超微粒子をシードに効率良く
成長し、従って大型で安価な低歪点の絶縁基板（ガラス
基板、耐熱性樹脂基板等）を使用でき、この点でもコス
トダウンが可能となる。
【００２３】なお、本発明において、上記のバイアス触
媒ＡＨＡ処理で形成されるシリコン及び／又はカーボン
の超微粒子は、粒径１ｎｍ以上（好ましくは１０〜１０
０ｎｍ）で１個／μｍ2以上（好ましくは１〜１００個
／μｍ2）の面積比率で点在していることが望ましい。
また、上記の多結晶性半導体薄膜は、アモルファス成分
が除去された或いは微量存在してよい大粒径（グレイン
サイズでは通常、数１００ｎｍ以上）の多結晶をベース
としたものであり、微結晶も含有する構造からなる。な
お、この多結晶性半導体薄膜となる上記の半導体材料薄
膜は、多結晶以外にも、低級結晶性半導体薄膜であっ
て、アモルファス成分を含有する微結晶をベースとした
構造を例えば微結晶シリコン薄膜、微結晶カーボン薄膜
と称し、又は微結晶を含有するアモルファス（非晶質）
をベースとした構造を例えばアモルファスシリコン薄
膜、アモルファスカーボン薄膜と称する。これは、上記
のカーボン微粒子がバイアス触媒ＡＨＡ処理での水素系
活性種等の作用によりダイヤモンド構造のカーボンにな
り、これが結晶成長のシードとなって多結晶性シリコン
薄膜が形成されることになる。
【００２４】
【発明の実施の形態】本発明の方法においては、ガラス
基板等の基板上に、適当な寸法及び段差を有する凹部を
形成するには、汎用フォトリソグラフィ及びエッチング
技術を採用するのがよく、これによって段差（深さ）５
０〜５００ｎｍ、縦１０μｍ×横３０μｍの凹部を形成
するのがよい。この場合、ＲＩＥ（Reactive Ion Etchi
ng）、ＣＦ4ガスのプラズマエッチング、フッ酸系エッ
チング液でのウエットエッチングを行なってもよい。
【００２５】そして、この凹部内に、シリコンパウダー
又はカーボンパウダー又はこれらが混在した微粒子を付
着分散させるには、シリコンパウダー又はカーボンパウ
ダー又はシリコンパウダー及びカーボンパウダーを含む
ペーストでの研磨により、凹部内にシリコンパウダー又
はカーボンパウダー又はシリコンパウダー及びカーボン
パウダーの微粒子を付着分散させてもよい。また、シリ
コンパウダー又はカーボンパウダー又はこれらが混在し
たパウダーを有機溶媒（アセトン、エチルアルコール、
エチルアルコール／アセトン等）中に分散し、超音波洗
浄機のパワー及び時間管理で凹部内にシリコンパウダー
又はカーボンパウダー又はこれらが混在した微粒子を付
着分散させてもよい。これらのパウダー粒径は、１０ｎ
ｍ〜１０μｍ、例えば５０〜２００ｎｍ、特に１０〜５
０ｎｍが望ましい。尚、研磨しない場合は、凹部段差の
寸法よりも小さい粒径が望ましい。
【００２６】バイアス触媒ＡＨＡ処理により、上記の凹
部内に付着したシリコンパウダー及び／又はカーボンパ
ウダーの表面をクリーニングして、酸化膜、有機汚れ等
の異質膜を除去すると同時に、アモルファス構造のシリ
コン及びカーボンを選択的にエッチングしてシリコン微
粒子及びダイヤモンド構造のカーボン微粒子を形成し、
多結晶成長のシードとする。このバイアス触媒ＡＨＡ処
理は、次のバイアス触媒ＣＶＤ、又は高密度バイアス触
媒ＣＶＤ法等での多結晶性半導体薄膜の成膜前に、連続
作業の一貫として実施してもよい。
【００２７】この多結晶性半導体薄膜は、気相成長法
（バイアス又は非バイアス触媒ＣＶＤ法、高密度バイア
スＣＶＤ法等：以下、同様）によって形成するのがよ
い。この場合、望ましくは融点未満の温度（８００〜２
０００℃、例えば１６００〜１８００℃）に加熱された
前記触媒体に、原料ガス及び水素又は水素含有ガスの少
なくとも一部を接触させて触媒的に分解させ、これによ
って生成したラジカル、イオン等の反応種をグロー放電
開始電圧以下の電界又は／及び磁界の作用下で加熱され
た前記基体上に堆積させて前記薄膜をバイアス触媒ＣＶ
Ｄにより気相成長させるのがよい。この際、基板に設け
た凹部内のシリコンパウダー又はカーボンパウダー（特
に、ダイヤモンド構造のカーボン微粒子：以下、同様）
又はシリコンパウダー及びカーボンパウダー混在の微粒
子を結晶成長の核（シード）として、例えば錫を１０18
〜１０20ａｔｏｍｓ／ｃｃ含有の大粒径の多結晶性シリ
コン薄膜を成膜することができる。そして、必要に応じ
てこの半導体材料薄膜を研磨してこの薄膜面を含む表面
を平坦化するのがよく、また基板のＴＦＴ領域の凹部内
に多結晶性シリコン薄膜を埋め込むことができる。
【００２８】また、この気相成長後に、連続して前記原
料ガスの供給を停止し、望ましくは、融点未満の温度に
加熱された触媒体（これは前記触媒体と同一物であるの
がよいが、別のものであってもよい。）に前記水素又は
水素含有ガスの少なくとも一部を接触させ、これによっ
て生成した高温の水素系分子、水素系原子、活性化水素
イオン等の水素系活性種をグロー放電開始電圧以下の電
界又は／及び磁界の作用下で前記半導体材料薄膜に作用
させてバイアス触媒ＡＨＡ処理によるアニールを行うの
がよい。
【００２９】この場合、前記気相成長時の水素又は水素
含有ガス供給量よりも前記アニール時の水素又は水素含
有ガス供給量を多くする。例えば、気相成長時に用いる
水素系キャリアガスは水素又は水素と不活性ガス（熱伝
導性が良好であって反応性向上に寄与するアルゴン、ヘ
リウム、キセノン、クリプトン、ラドン等）との混合ガ
スであり、混合ガスの場合は水素含有比率は５０モル％
以上とすることによって触媒体の酸化劣化を防止でき
る。また、バイアス触媒ＡＨＡ処理時に用いる水素又は
水素含有ガスは、気相成長時の水素系キャリアガスと同
様であってよいが、例えばガス流量３００〜１０００Ｓ
ＣＣＭ（Standard cc per minute）、ガス圧１０〜５０
Ｐａと大きくし（バイアス又は非バイアス触媒ＣＶＤの
ときのガス圧は０．１〜数Ｐａ）、ガスによる熱伝導の
増大と水素系活性種の発生量の増大を図るのがよい。
【００３０】また、前記半導体材料薄膜の気相成長後
に、連続して水素又は水素含有ガスを加熱された触媒体
に接触させ、これによって生成した高温の水素系分子、
水素系原子、活性化水素イオン等の水素系活性種をグロ
ー放電開始電圧以下の電界又は／及び磁界の作用下で前
記半導体材料薄膜に作用させてアニールを行い、必要あ
れば、前記半導体材料薄膜と同様の半導体材料薄膜の気
相成長と前記アニールとを繰り返すのが望ましい。この
ためには、前記原料ガス供給手段と前記水素又は水素含
有ガス供給手段とを制御する制御手段を有するのがよ
い。
【００３１】即ち、バイアス触媒ＡＨＡ処理されて得ら
れる多結晶性半導体薄膜上に更に半導体材料薄膜を気相
成長させる工程とアニール工程とを目的とする膜厚とな
るまで繰り返す、いわば２ステップ又はそれ以上のマル
チ触媒バイアスＡＨＡ処理により、この半導体材料薄膜
は既にバイアス触媒ＡＨＡ処理で多結晶化された下地膜
上に、これをシードとして多結晶化され易い状態で成長
し易くなり、目的とする高結晶化率、高品質の多結晶性
半導体膜を所定の膜厚で得ることができる。即ち、バイ
アス触媒ＣＶＤとバイアス触媒ＡＨＡ処理を繰り返すマ
ルチバイアス触媒ＡＨＡ処理により、例えばバイアス触
媒ＣＶＤでシリコン又はダイヤモンド構造のカーボン超
微粒子上に成膜された多結晶性シリコンをバイアス触媒
ＡＨＡ処理でシード化し、この上にバイアス触媒ＣＶＤ
で半導体材料薄膜を気相成長させ、更にバイアス触媒Ａ
ＨＡ処理することにより、高結晶化率、大粒径の多結晶
性シリコン膜等を形成することができる。
【００３２】具体的には、シリコン膜においては、大量
の高温の水素系活性種などが有する熱エネルギーが上記
電界による加速電界又は／及び磁界での十分な指向性エ
ネルギーで移動して、その膜の温度を局部的に上昇さ
せ、水素系活性種の還元作用によりアモルファス成分を
エッチングして微結晶シリコン薄膜等は多結晶化し、多
結晶性シリコン薄膜は高結晶化して大粒径の多結晶性シ
リコン薄膜が形成され易くなると共に、この上に気相成
長させる多結晶性シリコン薄膜はより高結晶化、大粒径
化され、キャリア移動度の向上が図れる。
【００３３】しかも、多結晶性シリコン薄膜上又は膜内
又は粒界にシリコン酸化物が存在したとき、水素系活性
種がこれと反応してＳｉＯを生成して蒸発除去させるの
で、多結晶性シリコン薄膜上又は膜内のシリコン酸化物
を減少／除去させることができ、キャリア移動度の向上
を図ることができる。
【００３４】また、このバイアス触媒ＣＶＤや高密度バ
イアス触媒ＣＶＤ、更にはその後のバイアス触媒ＡＨＡ
処理の場合、電界又は／及び磁界のバイアス条件、触媒
体の種類及び温度、基板加熱温度、気相成膜条件、原料
ガスの種類、添加するｎ又はｐ型不純物濃度等により、
広範囲のｎ又はｐ型不純物濃度の多結晶性シリコン薄膜
が容易に得られ、かつ、バイアス触媒ＡＨＡ処理により
大きな粒径の多結晶性シリコン薄膜を形成できるので、
高キャリア移動度でＶth（しきい値）調整が容易であ
り、低抵抗での高速動作が可能となる。
【００３５】このＣＶＤを上記電界又は／及び磁界の作
用下でのバイアス触媒ＣＶＤで行うと（更には、バイア
ス触媒ＡＨＡ処理とバイアス触媒ＣＶＤとを繰り返す
と）、触媒体により原料ガスが分解されて生成する反応
種（堆積種又はその前駆体及びラジカルイオン）に触媒
体の触媒作用とその熱エネルギーに加えて上記電圧によ
る加速電界又は／及び磁界を与えるため、指向性運動エ
ネルギーが大きくなって基体上に効率良く導けると共
に、基体上での泳動及び生成過程の膜中での拡散が十分
となり、生成膜の基体との密着性向上、生成膜密度の向
上、生成膜均一性又は平滑性の向上、ビアホールなどへ
の埋め込み性とステップカバレージの向上、基体温度の
更なる低温化、生成膜のストレスコントロール等が可能
となる。その他、バイアス触媒ＡＨＡ処理による上記し
た効果（６）、（７）を併せて得ることができる。従っ
て、従来の触媒ＣＶＤ法に比べて、触媒体で生成された
反応種の運動エネルギーを電界又は／及び磁界で独立し
てコントロールできるため、上記した効果を向上させる
ことができ、かつ反応ガスの利用効率が高く、生成速度
を早め、コストダウンを図れる。
【００３６】前記バイアス触媒ＣＶＤによる上記の気相
成長は、具体的には、前記触媒体を８００〜２０００℃
の範囲であってその融点未満の温度に加熱し（例えば触
媒体に通電してそれ自体の抵抗加熱によって加熱し）、
この加熱された触媒体により前記原料ガス及び／又は前
記水素系キャリアガス（水素又は水素含有ガス等）の少
なくとも一部を触媒反応又は熱分解反応させて生成した
前記反応種を、グロー放電開始電圧以下の電界又は／及
び磁界の作用下で基体の歪点以下の温度、例えば２００
〜８００℃、特に３００〜４００℃に加熱した基板上に
薄膜を堆積させることができる。このような触媒体温度
や下記の触媒体材質はバイアス触媒ＡＨＡ処理時も同様
である。
【００３７】ここで、触媒体の加熱温度が８００℃未満
であると、原料ガスの触媒反応又は熱分解反応が不十分
となって堆積速度が低下し易く、また２０００℃を超え
ると触媒体の構成材料が堆積膜中に混入して膜の電気的
特性を阻害し、膜質低下を生じ、また、触媒体の融点以
上の加熱は、その形態安定性が失われるので、回避する
のがよい。触媒体の加熱温度は、その構成材料の融点未
満であって１１００℃〜１８００℃であるのが好まし
い。
【００３８】触媒体は、タングステン、トリア含有タン
グステン、モリブデン、白金、パラジウム、バナジウ
ム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料によって形成することができる。
【００３９】そして、この触媒体及びこれを支持する支
持体の純度を９９．９９ｗｔ％（４Ｎ）以上、好ましく
は９９．９９９ｗｔ％（５Ｎ）又はそれ以上とすること
によって、形成される多結晶性半導体薄膜の重金属汚染
を低減することができる。
【００４０】また、基板温度は、基板の歪点以下の温
度、例えば２００〜８００℃が好ましく、より好ましく
は３００〜４００℃とすれば、効率的で高品質の成膜を
行なえる。基板温度が高いと、安価なほうけい酸ガラ
ス、アルミノけい酸ガラスが使用できなくなり、また熱
の影響によって不純物のドーピング濃度分布が変化し易
くなる。
【００４１】前記バイアス触媒ＡＨＡ処理（又はバイア
ス触媒ＣＶＤ）における前記電界として、グロー放電開
始電圧以下の直流電圧（即ち、パッシェンの法則により
決まるプラズマ発生電圧以下、例えば１ｋＶ以下、数１
０Ｖ以上）を印加し、前記反応種又は水素系活性種等を
前記基体の側へ指向させることが望ましい。
【００４２】そして、前記電界として、グロー放電開始
電圧以下であって直流電圧（ＤＣ）に交流電圧（高周波
電圧及び／又は低周波電圧）を重畳させた電圧（即ち、
パッシェンの法則により決まるプラズマ発生電圧以下、
例えば１ｋＶ以下、数１０Ｖ以上）を印加すると、直流
電圧に重畳させた交流電圧により微妙な電界変化での指
向性運動エネルギーを水素系活性種（又は反応種）に与
えることができるため、上記した作用効果に加えて、種
々の形状の膜を効果的に十二分にアニールすることがで
き、或いは複雑な形状を有する基体表面（凹凸段差や高
アスペクト比のビアホール等）にステップカバレージが
良く、均一で密着性及び密度の高い膜を形成できる。こ
れと同様の作用効果は、前記電界を形成する電圧（但
し、その絶対値はグロー放電開始電圧以下である。）と
して、交流電圧（高周波電圧及び／又は低周波電圧）を
印加するときにも得られる。なお、上記において交流電
圧とは、高周波電圧のみ、又は低周波電圧のみ、又は低
周波電圧に高周波電圧を重畳させた電圧を意味する。
【００４３】上記の場合、前記交流電圧を高周波電圧
（ＲＦ／ＶＨＦ）及び／又は低周波電圧（ＡＣ／ＬＦ）
としてよいが、高周波電圧の周波数を１〜１００ＭＨ
ｚ、低周波電圧の周波数を１ＭＨｚ未満とするのがよ
い。
【００４４】電界印加は、電極に直流の正電圧又は低周
波（又は高周波）電圧又は直流の正電圧に低周波（又は
高周波）電圧を重畳させた電圧、サセプタ（基板）に直
流の負（又はアース）電圧を印加する方法、又は、電極
にアース電位、サセプタ（基板）に直流の負電圧又は低
周波（又は高周波）電圧又は直流の負電圧に低周波（又
は高周波）電圧を重畳させた電圧を印加する方法等のい
ずれでもよい。これは、装置構造、電源の種類、バイア
ス効果等に応じて決めればよい。
【００４５】そして、前記基体又は前記サセプタと前記
電界又は／及び磁界印加用の電極又は／及び磁極との間
に前記触媒体を設置することができる。この場合、前記
水素系キャリアガス及び原料ガスを導出するガス供給口
を前記電極又は／及び磁極に形成するのがよい。
【００４６】また、前記基体又は前記サセプタと前記ガ
ス供給手段との間に前記触媒体と前記電界印加用の電極
又は／及び磁極とを設置してよい。この電極は又は／及
び磁極は高耐熱性材料、例えば触媒体と同じか、または
それ以上の融点をもつ材料で形成されるのが望ましい
（以下、同様）。
【００４７】前記触媒体又は前記電界印加用の電極又は
／及び磁極はコイル状、ワイヤー状、メッシュ状又は多
孔板状に形成してよく、またガス流に沿って複数個又は
複数枚配設してよい。これによってガス流を効果的に形
成しつつ、触媒体とガスとの接触面積を増大させ、触媒
反応を十分に生ぜしめることができる。ガス流に沿って
複数個又は複数枚配設する場合は、互いに同じ材質又は
互いに異なる材質の触媒体又は電極又は／及び磁極とし
てもよい。又、複数個又は複数枚配設した触媒体のそれ
ぞれに同じ電界を印加しても良いし、又互いに異なる電
界、例えばＤＣとＡＣ／ＤＣ、ＤＣとＲＦ／ＤＣ、ＡＣ
／ＤＣとＲＦ／ＤＣ等を印加して、それぞれを独立して
コントロールしてもよい。
【００４８】上記のバイアス触媒ＡＨＡ処理は、以下の
（１）〜（３）の方法で行うことができる。 （１）電界印加 グロー放電開始電圧以下の適当な電界の作用下で触媒Ａ
ＨＡ処理、いわゆる電界バイアス触媒ＡＨＡ処理を行う
と、水素ガス又は水素系ガス（水素＋不活性ガス）を触
媒体の触媒反応又は接触分解反応させて発生させた水素
系活性種等が、電界と相互作用して一定の方向に向き、
指向性の運動エネルギーが付与されて基板上の微粒子又
は半導体薄膜等に作用する。
【００４９】（２）磁界印加 適当な磁界の作用下で触媒ＡＨＡ処理、いわゆる磁界バ
イアス触媒ＡＨＡ処理を行うと、水素ガス又は水素系ガ
ス（水素＋不活性ガス）を触媒体の触媒反応又は接触分
解反応させて発生させた水素系活性種等が磁界と相互作
用して一定の方向に向き、指向性の運動エネルギーが付
与されて基板上の微粒子又は半導体薄膜等に作用する。
【００５０】（３）電界と磁界印加 グロー放電開始電圧以下の適当な電界と、適当な磁界と
を同時に印加して触媒ＡＨＡ処理、いわゆる電界／磁界
バイアス触媒ＡＨＡ処理を行うと、水素ガス又は水素系
ガス（水素＋不活性ガス）を触媒体の触媒反応又は接触
分解反応させて発生させた水素系活性種等が電界と磁界
の相互作用により更に一定の方向に向き、指向性の運動
エネルギーが付与されて基板上の微粒子又は半導体薄膜
等に作用する。
【００５１】以上のようなバイアス効果により、大量の
高温の水素系活性種（水素系分子、水素系原子、活性化
水素イオン）等により低級結晶性半導体薄膜中のアモル
ファス成分が効率良く選択的にエッチングされて、例え
ばアモルファスシリコン含有微結晶シリコンや微結晶シ
リコン含有アモルファスシリコンはアモルファス成分が
エッチングされて多結晶化し、アモルファスシリコン及
び微結晶シリコン含有多結晶シリコンは高結晶化して、
多結晶性シリコン膜が効率良く形成される。
【００５２】また、上記のバイアス触媒ＣＶＤ法は、以
下の（１）〜（３）の方法で行うことができる。 （１）電界印加 グロー放電開始電圧以下の電界の作用下で触媒ＣＶＤ、
いわゆる電界バイアス触媒ＣＶＤを行うと、触媒体の触
媒反応又は接触分解反応により発生させた堆積種、例え
ばシリコン原子の電子スピンが電界と相互作用して一定
の方向に向き、この状態で基板上に堆積する多結晶性シ
リコンの結晶方位が揃うことになる。
【００５３】（２）磁界印加 適当な磁界の作用下で触媒ＣＶＤ、いわゆる磁界バイア
ス触媒ＣＶＤを行うと、触媒体の触媒反応又は接触分解
反応により発生させた堆積種、例えばシリコン原子の電
子スピンが磁界と相互作用して一定の方向に向き、この
状態で基板上に堆積する多結晶性シリコンの結晶方位が
揃うことになる。
【００５４】（３）電界と磁界印加 グロー放電開始電圧以下の適当な電界と、適当な磁界と
を同時に印加して触媒ＣＶＤ、いわゆる電界／磁界バイ
アス触媒ＣＶＤを行うと、触媒体の触媒反応又は接触分
解反応により発生させた堆積種、例えばシリコン原子の
電子スピンが電界と磁界の相互作用により更に一定の方
向に向き、この状態で基板上に堆積する多結晶性シリコ
ンの結晶方位が揃うことになる。
【００５５】以上のようなバイアス効果により、 （１）結晶化された膜の結晶方位がほぼ揃うために、粒
界の持つ電子ポテンシャルバリアが低くなり、キャリア
移動度が大きくなる。 （２）結晶粒が揃うことにより、多結晶性シリコン薄膜
の表面の凹凸がなくなって薄膜表面が平坦化されるの
で、これに接して形成されるゲート絶縁膜等との間の界
面状態が良好となり、キャリア移動度が改善され、耐圧
が向上してＴＦＴ特性が改善される。という効果が得ら
れる。
【００５６】通常の熱ＣＶＤ法で多結晶性シリコン膜を
形成する場合には、基板温度を約６００〜９００℃とす
る必要があるが、本発明に基づく成膜では、プラズマや
光励起を必要とせずに、上記のような低温での熱ＣＶＤ
が可能となることが極めて有利である。本発明に基づく
バイアス触媒ＣＶＤ時の基板温度が上記したように低い
ため、基板、例えばガラス基板として、歪点が４７０〜
６７０℃と低いほうけい酸ガラスやアルミノけい酸ガラ
ス等のガラスや耐熱性樹脂基板等を用いることができ
る。これは、安価で、薄板化が容易であり、大型化（１
ｍ×１ｍ以上）が可能であり、また長尺ロール化された
ガラス板を作製できる。例えば、長尺ロール化ガラス板
上に、上記手法を用いて、薄膜を連続して又は非連続に
作製することができる。
【００５７】本発明によるバイアス又は非バイアス触媒
ＣＶＤによる気相成長での低級結晶性半導体薄膜の形成
に使用する原料ガスは、水素化ケイ素又はその誘導体、
水素化ケイ素又はその誘導体と水素、ゲルマニウム、炭
素又はスズを含有するガスとの混合物、水素化ケイ素又
はその誘導体と周期表第III族又は第Ｖ族元素からなる
不純物を含有するガスとの混合物、水素化ケイ素又はそ
の誘導体と水素、ゲルマニウム、炭素又はスズを含有す
るガスと周期表第III族又は第Ｖ族元素からなる不純物
を含有するガスとの混合物等が挙げられる。
【００５８】上記の如き原料ガスを使用することによっ
て、多結晶性半導体薄膜として、多結晶性シリコン膜、
多結晶性ゲルマニウム膜、多結晶性シリコン−ゲルマニ
ウム膜又は多結晶性炭化ケイ素膜を形成することができ
る。
【００５９】そして、半導体材料薄膜の成長時又は成長
後に、錫、ゲルマニウム、鉛等のIV族元素の少なくとも
１種を合計が適量（１０15ａｔｏｍｓ／ｃｃ以上、例え
ば１０18〜１０20ａｔｏｍｓ／ｃｃ）含有させる（更に
この状態で触媒ＡＨＡ処理による前記アニール工程を行
う）と、多結晶性半導体薄膜の結晶粒界に存在する不整
を低減し、その膜ストレスを低減して高キャリア移動
度、高品質の多結晶性半導体が得られ易くなる。これら
のIV族元素は、シリコン膜中で電子又は正孔を発生させ
ないのでＴＦＴ特性を損わず、ゲッタリングする必要が
ない。また、結晶核成長の促進による大粒径多結晶性シ
リコン膜化のために、例えば３０ｋｅＶ、１０15ａｔｏ
ｍｓ／ｃｍ2（原料はＳｉＦ4）でシリコンイオンを低級
結晶性シリコン膜に注入した後に、バイアス触媒ＡＨＡ
処理してもよい。このIV族元素は、原料ガス中にガス成
分として混合したり、或いはイオン注入又はイオンドー
ピングにより、半導体材料薄膜中に含有させることがで
きる。また、本発明により形成した多結晶性半導体膜中
の酸素、窒素、炭素濃度はそれぞれ１×１０19ａｔｏｍ
ｓ／ｃｃ以下、好ましくは５×１０18ａｔｏｍｓ／ｃｃ
以下がよく、水素濃度は０．０１原子％以上が好まし
い。又、ナトリウム（Ｎａ）濃度はＳＩＭＳ最低濃度領
域で１×１０18ａｔｏｍｓ／ｃｃ以下が好ましい。
【００６０】なお、前記触媒ＣＶＤ（又はバイアス触媒
ＣＶＤ）する前に、前記触媒体を水素系ガス雰囲気中で
加熱（空焼き）処理することが望ましい。これは、触媒
体の熱処理が不十分な場合に、触媒体の構成材料が放出
され、これが成膜された膜中に混入することがあるが、
触媒体を水素系ガス雰囲気中で成膜前の空焼き加熱する
ことによってそのような混入を解消することができる。
従って、成膜室内を水素系ガスで充たした状態で触媒体
を成膜時よりも高い温度（例えばタングステンでは２２
００〜２５００℃）で所定時間の空焼きを行った後に、
通常の成膜時の温度（例えばタングステンでは１７００
℃）に戻すように加熱し、次いで水素系ガスをキャリア
ガスとして原料ガス（いわゆる反応ガス）を供給するこ
とがよい。尚、触媒体の純度、材料によっては、この空
焼き処理は最初のみ実施し、必ずしも成膜毎に実施する
必要はない。
【００６１】前記バイアス触媒ＡＨＡ処理は、高温の水
素系活性種により前記多結晶性半導体薄膜中の特にアモ
ルファス成分を選択的にエッチングする作用があり、高
結晶化率、大粒径（特にグレインサイズが数１００ｎｍ
以上）の多結晶をベースとする薄膜を形成し得、かつ膜
中のキャリア不純物を活性化する処理であるが、その
際、触媒体温度は１６００〜１８００℃、基板−触媒体
間の距離は２０〜５０ｍｍとし、バイアス又は非バイア
ス触媒ＣＶＤよりも水素系キャリアガス流量を多く（ガ
ス圧を高く）して水素系活性種等の増大化等を図ること
により、処理時間を短縮する等、処理効果向上のため、
任意に変更してもよい。
【００６２】本発明の処理で得られた前記多結晶性半導
体薄膜によって、ＭＯＳＴＦＴのチャンネル、ソース及
びドレイン領域、又は配線、抵抗、容量又は電子放出体
等を形成することができる。この場合、前記チャンネ
ル、ソース及びドレイン領域の形成後に、これらの領域
に対し、必要あればバイアス触媒ＡＨＡ処理を施すと、
上記のｎ型又はｐ型不純物のイオン活性化を行える。
【００６３】また、多結晶性シリコン等の前記多結晶性
半導体薄膜中への外部からの酸素侵入を低減するため
に、例えば多結晶性シリコン薄膜等内においてゲート絶
縁膜側から外部に向って結晶粒径を小さくして高密度化
するか、或いはアモルファスシリコン薄膜又は微結晶シ
リコン含有アモルファスシリコン薄膜等で前記多結晶性
シリコン薄膜を被覆するのがよい。この場合、汎用フォ
トリソグラフィ及びエッチング技術により、微結晶シリ
コン又はアモルファスシリコン薄膜を除去し、前記多結
晶性シリコン薄膜とコンタクトしたソース、ドレイン電
極を形成することができる。
【００６４】本発明は、シリコン半導体装置、シリコン
半導体集積回路装置、シリコン−ゲルマニウム半導体装
置、シリコン−ゲルマニウム半導体集積回路装置、化合
物半導体装置、化合物半導体集積回路装置、炭化ケイ素
半導体装置、炭化ケイ素半導体集積回路装置、液晶表示
装置、有機又は無機エレクトロルミネセンス（ＥＬ）表
示装置、フィールドエミッションディスプレイ（ＦＥ
Ｄ）装置、発光ポリマー表示装置、発光ダイオード表示
装置、ＣＣＤエリア／リニアセンサ装置、ＭＯＳセンサ
装置、太陽電池装置用の薄膜を形成するのに好適であ
る。
【００６５】この場合、内部回路及び周辺回路を有する
半導体装置、固体撮像装置、電気光学装置等の製造に際
し、これらの少なくとも一部を構成するＭＯＳＴＦＴの
チャンネル、ソース及びドレイン領域を前記多結晶性半
導体薄膜によって形成してよく、また駆動回路、映像信
号処理回路及びメモリー回路等の周辺回路一体型の構成
とすることもできる。
【００６６】また、各色用の有機又は無機エレクトロル
ミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳ
ＴＦＴのドレイン又はソースと接続された陰極又は陽極
を有するＥＬ素子構造とするのがよい。
【００６７】この場合、前記ＭＯＳＴＦＴ及びダイオー
ド等の能動素子上も前記陰極が覆うようにすれば、陽極
が上部にある構造では発光面積が増大すると共に、陰極
の遮光作用で発光光が前記能動素子に入射してリーク電
流を発生させることを防止できる。また、前記各色用の
有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰
極又は陽極が被着されるようにすれば、全面が陰極又は
陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣
化や電極の酸化を防止して、長寿命、高品質、高信頼性
が可能となり、また陰極で覆われると放熱効果が高まる
ので、発熱による薄膜の構造変化（融解あるいは再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
り、更にこれにより、高精度、高品質のフルカラーの有
機ＥＬ層を生産性良く形成できるので、コストダウンが
可能となる。
【００６８】また、前記各色用の前記有機又は無機ＥＬ
層間にクロム、二酸化クロム等のブラックマスク層を形
成すると、各色間又は画素間での光漏れを防ぎ、コント
ラストが向上する。
【００６９】本発明をフィールドエミッションディスプ
レイ（ＦＥＤ）装置に適用するときは、そのエミッタ
（電界放出カソード）を、前記多結晶性半導体薄膜を介
して前記ＭＯＳＴＦＴのドレインに接続すると共に前記
多結晶性半導体薄膜上に成長されたｎ型多結晶性半導体
膜又は多結晶性ダイヤモンド膜又は窒素含有又は非含有
の炭素薄膜又は窒素含有又は非含有の炭素薄膜表面に形
成した多数の微細突起構造（例えばカーボンナノチュー
ブ）などによって形成するのがよい。
【００７０】この場合、前記ＭＯＳＴＦＴ、ダイオード
等の能動素子上にアース電位の金属遮蔽膜（これは、前
記ＦＥＤ装置のゲート引き出し電極と同一材料で同一工
程により形成すると、工程簡略化等の点で有利であ
る。）を形成すると、気密容器内にあるガスがエミッタ
から放出された電子により正イオン化されて絶縁層上に
チャージアップし、この正電荷が絶縁層下にある能動素
子に不要な反転層を形成したり、この反転層を介して余
分な電流が流れるために生じるエミッタ電流の暴走を防
止することができる。また、エミッタから放出された電
子の衝突により蛍光体が発光する際、この光によりＴＦ
Ｔのゲートチャンネル内に電子、正孔が発生してリーク
電流が生じることも防止できる。
【００７１】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
【００７２】第１の実施の形態 図１〜図１２について、本発明の第１の実施の形態を説
明する。
【００７３】本実施の形態は、本発明をトップゲート型
の多結晶性シリコンＣＭＯＳ（Complementary MOS）Ｔ
ＦＴに適用したものである。
【００７４】＜バイアス触媒ＣＶＤ法及びバイアス触媒
ＡＨＡ処理とその装置＞まず、本実施の形態に用いるバ
イアス触媒ＣＶＤ法及びバイアス触媒ＡＨＡ処理につい
て説明する。バイアス触媒ＣＶＤ法においては水素系キ
ャリアガスとシランガス等の原料ガスとからなる反応ガ
スを加熱されたタングステン等の触媒体に接触させ、こ
れによって生成したラジカルな堆積種又はその前駆体及
び活性化水素イオン等の水素系活性種にグロー放電開始
電圧以下の電界又は／及び磁界の作用下で高い指向性の
エネルギーを与え、基板上に多結晶性シリコン等の多結
晶性半導体薄膜を気相成長させる。そして、この成膜後
に原料ガスの供給を停止し、或いは水素系キャリアガス
のみを供給することによって、多結晶性半導体薄膜、又
は基板上のシリコン超微粒子等のバイアス触媒ＡＨＡ処
理を行い（つまり、高温の水素系分子、水素系原子、活
性化水素イオン等の水素系活性種によりグロー放電開始
電圧以下の電界又は／及び磁界の作用下でアモルファス
成分のシリコン等を選択的に還元エッチングし、或いは
シリコン超微粒子等の表面の酸化膜、有機汚れ等の異質
膜を除去し、更にダイヤモンド構造のカーボン超微粒子
を形成する。これらのシリコン超微粒子等をシード
（核）にして大粒径の多結晶性シリコン薄膜を形成さ
せ、或いはシリコン超微粒子等の表面の酸化膜、有機汚
れ等の異質膜を除去し、更にダイヤモンド構造のカーボ
ン超微粒子を形成する。これらのバイアス触媒ＡＨＡ処
理とバイアス触媒ＣＶＤとを繰り返して、より大粒径で
所定膜厚の多結晶性シリコン薄膜等の多結晶性半導体薄
膜を得る。
【００７５】このバイアス触媒ＡＨＡ処理、バイアス触
媒ＣＶＤにおいては、基板と対向電極との間にグロー放
電開始電圧以下の直流電圧（パッシェンの法則で決まる
直流電圧、例えば、１ｋＶ以下の電圧）を印加し、前記
水素系活性種、又は前記ラジカルな堆積種又はその前駆
体及びラジカル水素イオンを基板の側へ指向させる。以
下、本実施の形態によるＡＨＡ処理、ＣＶＤ法をＤＣバ
イアス触媒ＡＨＡ処理、ＤＣバイアス触媒ＣＶＤ法と称
するが、例えば交流バイアス（ＲＦ）又は交流と直流の
重畳バイアス（ＲＦ／ＤＣ）による場合も同様である。
【００７６】このバイアス触媒ＣＶＤ及びバイアス触媒
ＡＨＡ処理は、図５〜図７に示す如き真空装置を用いて
実施される。
【００７７】この装置によれば、水素系キャリアガスと
水素化ケイ素（例えばモノシラン、ジシラン、トリシラ
ン）等の原料ガス４０（及び必要に応じてＢ2Ｈ6やＰＨ
3などのドーピングガスも含む。）からなるガスは、供
給導管４１からシャワーヘッド４２の供給口（図示せ
ず）を通して成膜又はアニール用の室４４へ導入され
る。成膜室４４の内部には、ガラス等の基板１を支持す
るためのサセプタ４５と、耐熱性の良い（望ましくは触
媒体４６と同じか或いはそれ以上の融点を有する材質
の）シャワーヘッド４２と、例えばコイル状のタングス
テン等の触媒体４６と、更には開閉可能なシャッター４
７とがそれぞれ配されている。なお、図示はしないが、
サセプタ４５と成膜室４４との間には磁気シール５２が
施され、また、成膜室４４は前工程を行なう前室５３に
後続され、ターボ分子ポンプ等でバルブ５５を介して排
気される。
【００７８】そして、基板１はサセプタ４５内のヒータ
ー線等の加熱手段で加熱され、また触媒体４６は例えば
抵抗線として融点以下（特に８００〜２０００℃、タン
グステンの場合は約１６００〜１８００℃）に加熱され
て活性化される。触媒体４６の両端子は直流又は交流の
触媒体電源４８に接続され、この電源からの通電により
所定温度に加熱される。
【００７９】そして、基板１はサセプタ４５内のヒータ
ー線５１等の加熱手段で加熱され、また触媒体４６は例
えば抵抗線として融点以下（特に８００〜２０００℃、
タングステンの場合は約１６００〜１８００℃）に加熱
されて活性化される。触媒体４６の両端子は直流又は交
流の触媒体電源４８に接続され、この電源からの通電に
より所定温度に加熱される。また、シャワーヘッド４２
は加速電極として、導管４１を介して可変の直流電源
（１ｋＶ以下、例えば５００Ｖ）４９の正極側に接続さ
れ、負極側のサセプタ４５（従って、基板１）との間に
１ｋＶ以下の直流バイアス電圧が印加されるようになっ
ている。
【００８０】バイアス触媒ＣＶＤ法を実施するには、図
５の状態で、成膜室４４内の真空度を１．３３×１０-4
〜１．３３×１０-6Ｐａとし、例えば水素系キャリアガ
ス５０〜１００ＳＣＣＭを供給して、触媒体を所定温度
に加熱して活性化した後に、水素化ケイ素（例えばモノ
シラン）ガス１〜２０ＳＣＣＭ（及び必要に応じてＢ 2
Ｈ6や、ＰＨ3等のドーピングガスも適量含む。）からな
る原料ガス４０を供給導管４１からシャワーヘッド４２
の供給口４３を通して導入して、ガス圧を０．１３３〜
１３．３Ｐａ、例えば１．３３Ｐａとする。ここで、水
素系キャリアガスは、水素、水素＋アルゴン、水素＋ヘ
リウム、水素＋ネオン、水素＋キセノン、水素＋クリプ
トン等の、水素に不活性ガスを適量混合させたガスであ
れば、いずれでもよい（以下、同様）。尚、原料ガスの
種類又は触媒体の材質によっては、必ずしも水素系キャ
リアガスは必要ではない。
【００８１】そして、図６のようにシャッター４７を開
ける。水素系キャリアガス及び原料ガス４０又は水素系
キャリアガスの少なくとも一部は触媒体４６と接触して
触媒的に分解し、触媒分解反応または熱分解反応によっ
て、高エネルギーをもつシリコン等のイオン、ラジカル
等の反応種の集団（即ち、堆積種又はその前駆体及びラ
ジカル水素イオン）を形成し、又は高温の水素系分子、
水素系原子、活性化水素イオン等の水素系活性種を形成
し、こうして生成したイオン、ラジカル等の反応種５０
にグロー放電開始電圧（約１ｋＶ）以下、例えば５００
Ｖの直流電源４９による直流電界を作用させて指向性運
動エネルギーを与え、基板１の側へ指向させて、基板の
歪点以下の温度、例えば３００〜４００℃に保持された
基板１上に低級結晶性シリコン等の所定の薄膜をＤＣバ
イアス触媒ＣＶＤで気相成長させる。或いは、上記水素
系活性種に指向性運動エネルギーを与え、基板の歪点以
下の温度、例えば３００〜４００℃に保持された基板１
上の上記薄膜に作用させてＤＣバイアス触媒ＡＨＡ処理
を行う。
【００８２】こうして、プラズマを発生することなく、
反応種又は水素系活性種に対し、触媒体４６の触媒作用
とその熱エネルギーに直流電界による加速エネルギーを
与えた指向性の運動エネルギーを与えるので、原料ガス
を効率良く反応種に変えて、基板１上に均一に熱ＣＶＤ
で堆積することができる。この堆積種５６は基板１上で
泳動し、薄膜中で拡散するので、緻密でステップカバレ
ージの良い平坦かつ均一な薄膜を形成できる。或いは、
水素系キャリアガスから生成した水素系活性種等を熱Ｃ
ＶＤ膜に対し高いエネルギーで効率良く作用させること
ができる。
【００８３】本実施の形態においてＤＣバイアス触媒Ｃ
ＶＤを適用すると、これは、従来の触媒ＣＶＤのコント
ロールファクタである基板温度、触媒体温度、ガス圧
（反応ガス流量）、原料ガス種類等に比べ、独立した任
意の直流電界で薄膜生成をコントロールすることを追加
するのが特長である。このため、生成膜の基板との密着
性をはじめ、生成膜密度、生成膜均一性又は平滑性、ビ
アホールなどへの生め込み性とステップカバレージを向
上させ、基板温度を一層低温化し、生成膜のストレスコ
ントロール等が可能となり、高品質膜（例えばバルクに
近い物性のシリコン膜や金属膜）が得られる。しかも、
触媒体４６で生成された反応種を直流電界で独立してコ
ントロールし、効率良く基板上に堆積できるので、反応
ガスの利用効率が高く、生成速度を早め、生産性向上と
反応ガス削減によるコストダウンを図れる。尚、直流電
圧のみならず、交流電圧等の電界のバイアス触媒ＣＶ
Ｄ、更に磁界によるバイアス触媒ＣＶＤ又は電界と磁界
によるバイアス触媒ＣＶＤにおいても、上記と同様の効
果が得られる。
【００８４】また、ＤＣバイアス触媒ＡＨＡ処理におい
ても、上記と同様に独立した任意の直流電界でアニール
をコントロールすることができ、基板温度の低温化、膜
ストレスの減少等がガス利用効率の向上、処理速度の向
上、コストダウンを実現しながら可能となる。尚、直流
電圧のみならず、交流電圧等の電界のバイアス触媒ＡＨ
Ａ処理、更に磁界によるバイアス触媒ＡＨＡ処理、又は
電界と磁界によるバイアス触媒ＡＨＡ処理においても、
上記と同様の効果が得られる。
【００８５】また、基板温度を低温化しても堆積種のエ
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基板温度を上記のように更に低温化でき、
大型で安価な絶縁基板（ほうけい酸ガラス、アルミノけ
い酸ガラス等のガラス基板、ポリイミド等の耐熱性樹脂
基板等）を使用でき、この点でもコストダウンが可能と
なる。しかも、上記した反応種及び水素系活性種などの
指向的加速のための電極として、ガス供給用のシャワー
ヘッド４２を兼用できるので、構造が簡略となる。
【００８６】また、勿論のことであるが、プラズマの発
生がないので、プラズマによるダメージがなく、低スト
レスの生成膜が得られると共に、プラズマＣＶＤ法に比
べ、はるかにシンプルで安価な装置が実現する。
【００８７】この場合、減圧下（例えば０．１３３〜
１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タ
イプよりも常圧タイプの方がよりシンプルで安価な装置
が実現する。そして、常圧タイプでも従来の常圧ＣＶＤ
と比べて密度、均一性、密着性のよい高品質膜が得られ
る。この場合も、減圧タイプよりも常圧タイプの方がス
ループットが大であり、生産性が高く、コストダウンが
可能である。
【００８８】減圧タイプの場合は、直流電圧はガス圧
（ガス流量）やガス種等によって左右されるが、いずれ
にしても、グロー放電開始電圧以下の任意の電圧に調整
する必要がある。常圧タイプの場合は、放電はしない
が、原料ガス及び反応種又は活性種の流れが膜厚及び膜
質に悪影響を及ぼさないように、基板上に排ガス流が接
しないように排気を調整することが望ましい。
【００８９】上記のバイアス又は非バイアス触媒ＣＶＤ
又はバイアス触媒ＡＨＡ処理において、触媒体４６によ
る副射熱のために、基板温度は上昇するが、上記のよう
に、必要に応じて基板加熱用ヒーター５１を設置してよ
い。また、触媒体４６はコイル状（これ以外にメッシ
ュ、ワイヤー、多孔板状もよい。）としているが、更に
ガス流方向に複数段（例えば２〜３段）として、ガスと
の接触面積を増やすのがよい。なお、このＣＶＤにおい
て、基板１をサセプタ４５の下面においてシャワーヘッ
ド４２の上方に配しているので、成膜室４４内で生じた
パーティクルが落下して基板１又はその上の膜に付着す
ることがない。
【００９０】＜バイアス触媒ＡＨＡ処理とその装置＞そ
して、本実施の形態においては、上記の装置をそのまま
用い、バイアス触媒ＣＶＤによる気相成長後に、原料ガ
スの供給を停止し、バイアス触媒ＣＶＤ時よりも多い流
量で水素系キャリアガスのみを成膜室４４内に供給し、
或いは同様の水素系キャリアガスにより、半導体材料薄
膜又は微粒子に対してバイアス触媒ＡＨＡ処理を行い、
大量の高温の水素系活性種の選択的な還元作用により、
アモルファス構造のシリコンのエッチング、より多結晶
化のためのアニール、又は有機物等のクリーニングを施
し、かつ、半導体材料薄膜に対しバイアス触媒ＣＶＤと
バイアス触媒ＡＨＡ処理とを所定回数繰り返して、目的
とする膜厚の多結晶性シリコン薄膜等の多結晶性半導体
薄膜を形成する。
【００９１】このバイアス触媒ＡＨＡ処理は、水素系キ
ャリアガスが加熱触媒体により触媒的に分解されて生成
した大量の高温の水素系活性種等に電界又は／及び磁界
の作用により指向性運動エネルギーを付与し、シリコン
又はカーボン超微粒子表面の有機物や酸化物をクリーニ
ング除去し、半導体材料薄膜をシードとして多結晶化し
易くして、高結晶化率、大粒径（特にグレインサイズが
数１００ｎｍ以上）の多結晶をベースとする薄膜を形成
し得、また半導体材料薄膜に対してはそのアモルファス
成分をエッチングしてこの上に更に結晶化され易い状態
で多結晶性半導体薄膜を成膜することができ、かつ膜中
のキャリア不純物を活性化する処理である。その際、触
媒体温度１６００〜１８００℃、基板−触媒体間の距離
２０〜５０ｍｍ、基板温度３００〜４００℃とし、また
水素系キャリアガスは上記したと同様に水素又は水素と
不活性ガス（アルゴン、ヘリウム、キセノン、クリプト
ン、ラドン等）との混合ガスであり、混合ガスの場合は
水素含有比率は５０モル％以上とすることによって触媒
体の酸化劣化を防止できる。また、バイアス触媒ＡＨＡ
処理時に用いる水素又は水素含有ガスは、バイアス又は
非バイアス触媒ＣＶＤの気相成長時の水素系キャリアガ
スと同様であってよいが、ガス流量３００〜１０００Ｓ
ＣＣＭ、ガス圧１０〜５０Ｐａと大きくし（バイアス又
は非バイアス触媒ＣＶＤのときは０．１〜数Ｐａ）、ガ
スによる熱伝導の増大と水素系活性種等の発生量の増大
を図るのがよい。
【００９２】本発明に基づいて、バイアスの作用下での
半導体薄膜の結晶化処理等によれば、電界又は磁界、又
はこれらの双方を印加し、この作用下で水素系活性種に
よるアニール（バイアス触媒ＡＨＡ処理）又は堆積種の
気相成長（バイアス触媒ＣＶＤ）を行う為に、結晶粒の
結晶方位を揃えることができるので、粒界の持つ電子ポ
テンシャルバリアが低くなり、キャリア移動度が大きく
なる。又、多結晶性シリコン薄膜の表面凹凸もなくな
り、平坦化されるので、これに接して形成されるゲート
絶縁膜との界面状態が良好となり、キャリア移動度を向
上させることができる。以下に、上記したＤＣバイアス
触媒ＡＨＡ処理及びＤＣバイアス触媒ＣＶＤも含めてま
とめると、次のようになる。
【００９３】まず、図８は、上記した電界の作用下で触
媒ＣＶＤ、いわゆるバイアス触媒ＣＶＤを行う場合を示
すが、基板１を収容した真空容器４４の周囲に高周波電
圧（又は直流電圧、或いはこれらの双方）を印加する電
極２００、２０１を設け、これによる電界を作用させ
る。
【００９４】この時に、バイアス触媒ＣＶＤの場合、触
媒体４６の触媒反応又は接触分解反応で発生させた堆積
種のシリコン原子の電子スピンが電界と相互作用して一
定の方向に向き、この状態から基板上に堆積する際に、
一定の方向性をもって結晶化し、シリコンの結晶方位が
揃うことになる。こうして結晶化された薄膜は結晶方位
がほぼ揃うため、粒界のもつ電子ポテンシャルバリアが
低くなり、キャリア移動度が大きくなる。この際、結晶
方位を一定方向に揃えることが重要であり、シリコン原
子の外殻軌道の構造に応じて、得られた多結晶性シリコ
ン薄膜７の垂直方向に結晶が揃う場合もあり或いは水平
方向に結晶方位が揃う場合もある。結晶粒が一定の方向
に揃うことにより、多結晶性シリコン薄膜の表面の凹凸
もなくなり、薄膜の表面が平坦化されることになり、こ
れに接して形成されるゲート絶縁膜等との間の界面状態
が良好となり、キャリア移動度が向上する。
【００９５】図９は、電界に代えて、磁界を印加する場
合であり、基板１を収容した真空容器４４の周囲に永久
磁石２０２及び２０３、又は電磁石２０４を設け、これ
による磁界を作用させる。
【００９６】こうして、上記した電界の場合と同様に、
磁界の作用で一定の方向に結晶粒が揃い、キャリア移動
度が向上し、また表面の凹凸も減少する。
【００９７】図１０は、上記の電界と共に磁界も同時に
印加する例であるが、基板１を収容した真空容器４４の
周囲の永久磁石２０２、２０３（これは電磁石でもよ
い。）による磁界と同時に、高周波電圧（または直流電
圧、或いはこれらの双方）４９を印加する電極２００、
２０１による電界を同時に作用させる。
【００９８】この時に、シリコン原子の電子スピンが磁
場と電場の相互作用で一定の方向に向き、この状態から
基板上に堆積する際に、磁界と電界の相乗作用により更
に十分な方向性をもって結晶化することになる。従っ
て、一定の方向に結晶粒が更に揃い易くなり、キャリア
移動度が一層向上し、また表面の凹凸も一層減少する。
【００９９】図８〜図１０に示したバイアス方式は、バ
イアス触媒ＡＨＡ処理においても同様に適用され、電界
又は／及び磁界の作用によって、微粒子やシリコン薄膜
に対して水素系活性種が効率的に十分なエネルギーで作
用し、ＡＨＡ処理効果が向上し、アモルファス成分を十
二分にエッチングして多結晶性シリコン膜化を促進させ
ることができる。
【０１００】図１１は、上記のバイアス触媒ＣＶＤとバ
イアス触媒ＡＨＡ処理における上記水素系キャリアガス
及び原料ガスの導入時間及びタイミングを多結晶性シリ
コン薄膜形成の場合について示し、また図１２は、流量
計（ＭＦＣ）や調整弁などを組み込んだガス導入系を示
す。
【０１０１】まず、成膜を行う前に、ゲートバルブを通
してチャンバ（成膜室）４４内に基板１を搬入し、サセ
プタ４５に載置し、次いで、排気系を作動させてチャン
バ４４内を所定圧力まで排気するとともに、サセプタ４
５に内蔵されたヒーターを作動させて基板１を所定温度
まで加熱する。
【０１０２】そして、ガス導入系によって、まず水素系
キャリアガス３００〜１０００ＳＣＣＭ、例えば５００
ＳＣＣＭをチャンバ１内に導入する。導入された水素ガ
スの一部は、加熱触媒体４６による接触分解反応により
活性化水素イオン等の水素系活性種となり、基板表面に
到達して、基板１の表面クリーニングを行う。その後に
水素系キャリアガスを１５０ＳＣＣＭにする。
【０１０３】このように、チャンバ４４内に水素系キャ
リアガスが供給されている状態で、ガス導入系を作動さ
せ、原料ガス（メタン又はモノシラン１５ＳＣＣＭ）を
チャンバ４４内に導入する。導入された原料ガス等は、
加熱触媒体４６の熱触媒反応及び熱分解反応により堆積
種が生成され、多結晶性シリコン薄膜等として基板表面
に気相成長する。
【０１０４】その後、原料ガスの導入を停止して、チャ
ンバ４４内から原料ガスを排出し、更に水素系キャリア
ガスのみを３００〜１０００ＳＣＣＭ、例えば５００Ｓ
ＣＣＭの流量で導入する、これによって、加熱触媒体に
よる接触分解反応で生じた活性化水素イオン等の水素系
活性種が上記の多結晶性シリコン薄膜等に作用してその
アモルファス成分をエッチングし、アモルファス成分が
除去された多結晶性シリコン粒を形成し得、またこれを
シードとして結晶化が促進された高結晶化率、大粒径の
多結晶性シリコン薄膜を得る。
【０１０５】こうして得られた多結晶性シリコン薄膜を
更にバイアス触媒ＡＨＡ処理し、この上に、再び上記の
バイアス触媒ＣＶＤを施し、多結晶性シリコン薄膜をシ
ードとしてその上に多結晶性シリコン薄膜を成長させ、
更にバイアス触媒ＡＨＡ処理、バイアス触媒ＣＶＤを繰
り返して行うことにより、多結晶性シリコン薄膜の膜厚
をコントロールしつつ最終的には目的とする膜厚で高結
晶化率、大粒径の多結晶性シリコン薄膜を形成すること
ができる。
【０１０６】このように、上記のバイアス電界又は／及
び磁界で加速された十分なエネルギーの水素系活性種の
ラジカル作用により、熱エネルギーが膜に移動して局部
的に温度上昇させ、半導体薄膜は、アモルファス成分が
エッチングされて結晶化が促進され、大粒径の多結晶性
膜化し、高キャリア移動度、高品質の多結晶性半導体薄
膜を得ることができ、しかも、多結晶性シリコン薄膜上
又は膜内にシリコン酸化物が存在したときに、これと還
元反応してＳｉＯ等を生成して蒸発させるので、その薄
膜上又は膜内のシリコン酸化物を減少／除去させること
ができ、高キャリア移動度、高品質の多結晶性シリコン
薄膜等を得ることができる。
【０１０７】また、微結晶シリコン含有アモルファスシ
リコン又はアモルファスシリコン含有微結晶シリコン薄
膜などは、下地の超微粒子をシードとして結晶化し、多
結晶性シリコン薄膜は高結晶率化が促進され、大粒径の
多結晶性シリコン膜化する。しかも、その膜に含有され
るアモルファス構造のシリコンが水素系活性種の作用で
エッチングされるので、高結晶化率で大粒径の多結晶性
シリコン薄膜が形成される。
【０１０８】そして、このバイアス触媒ＡＨＡ処理時
に、半導体薄膜中に存在するキャリア不純物は高温で活
性化され、各領域において最適なキャリア不純物濃度を
得ることができ、また大量の高温の水素系活性種（水素
分子、水素原子及び活性化水素イオン）などによるクリ
ーニング（基板等への吸着ガス及び有機物残渣等の還元
除去）が可能であり、触媒体も酸化劣化し難しくなり、
更に水素化により、半導体膜中の例えばシリコンダング
リングボンドをなくし、特性が向上する。
【０１０９】こうしたバイアス触媒ＡＨＡ処理によるア
ニールと半導体薄膜のバイアス又は非バイアス触媒ＣＶ
Ｄによる気相成長とを目的とする膜厚となるまで繰り返
すことにより、この半導体薄膜は既にバイアス触媒ＡＨ
Ａ処理で多結晶化された下地膜上に多結晶化され易い状
態で成長し易くなり、目的とする高結晶化率、高品質の
多結晶性半導体薄膜を所定の膜厚で得ることができる。
即ち、バイアス触媒ＣＶＤとバイアス触媒ＡＨＡ処理を
繰り返すマルチバイアス触媒ＡＨＡ処理により、例えば
バイアス又は非バイアス触媒ＣＶＤで成膜された微結晶
シリコン含有アモルファスシリコン又はアモルファスシ
リコン及び微結晶シリコン含有多結晶シリコン薄膜等を
バイアス触媒ＡＨＡ処理で多結晶性シリコン薄膜化し、
多結晶性シリコン薄膜は高結晶率化し、更にこの多結晶
性シリコン薄膜をシードとしたバイアス触媒ＣＶＤで多
結晶性シリコン薄膜の気相成長、更にはバイアス触媒Ａ
ＨＡ処理を繰り返すので、高結晶化率、大粒径の多結晶
性シリコン薄膜を形成することができる。
【０１１０】なお、上記のバイアス触媒ＣＶＤ及びバイ
アス触媒ＡＨＡ処理はいずれも、プラズマの発生なしに
行えるので、プラズマによるダメージがなく、低ストレ
スの生成膜が得られ、またプラズマＣＶＤ法に比べ、シ
ンプルで安価な装置を実現できる。
【０１１１】図１３は、本実施の形態による上記のマル
チバイアス触媒ＡＨＡ処理（バイアス触媒ＣＶＤとバイ
アス触媒ＡＨＡ処理の繰り返し）で得られた多結晶性シ
リコン薄膜のラマンスペクトルをその繰り返し回数等に
応じて示すものである。この結果によれば、触媒ＣＶＤ
によるシリコンの堆積（ｄｅｐｏ）時のガス流量をＳｉ
Ｈ4：Ｈ2＝５：５００ＳＣＣＭ、触媒温度＝１８００〜
２０００℃、基板温度＝４００℃とし、バイアス触媒Ａ
ＨＡ処理の条件を各種とし、繰り返し回数も変えたとこ
ろ、この繰り返し回数を多くし、かつ処理時間を長く
し、処理時の水素流量を増加させると、サンプル＃１→
＃２→＃３→＃４の順に、アモルファス（非晶質）シリ
コンや微結晶シリコンが減少し、多結晶シリコンが増加
すること（即ち、大粒径化、高結晶化すること）が明ら
かである。尚、ここで、ＡＨＡ１は成膜前の基板表面の
シリコン及び／又はカーボン微粒子のクリーニング処理
であってよく、本来のバイアス触媒ＡＨＡ処理はＡＨＡ
２〜４である。
【０１１２】また、図１４は、各サンプルについての結
晶化率を多結晶性シリコン薄膜中の多結晶の有無につい
て比較して示すものである。これによれば、結晶化率は
サンプル＃１→＃２→＃３→＃４の順に高くなり、かつ
微結晶（Ｉｍ）を含む方が高くなることが分かる。
【０１１３】これらの結果は、本発明に基づく処理が高
結晶化率、大粒径の多結晶性半導体薄膜の形成にとって
非常に優れた方法であることを示すものである。
【０１１４】なお、本実施の形態において、上記のバイ
アス触媒ＣＶＤでは、例えば０．４ｍｍφタングステン
ワイヤーの触媒体及びこれを支持している例えば０．８
ｍｍφモリブデンワイヤーの支持体（図示せず）の純度
が問題となるが、従来の純度：３Ｎ（９９．９ｗｔ％）
を４Ｎ（９９．９９ｗｔ％）以上、好ましくは５Ｎ（９
９．９９９ｗｔ％）又はそれ以上に純度を上げることに
より、バイアス触媒ＣＶＤによる多結晶性シリコン薄膜
中の鉄、ニッケル、クロム等の重金属汚染を低減できる
ことが実証されている。図１５（Ａ）は純度３Ｎでの膜
中の鉄、ニッケル、クロム等の重金属濃度を示すが、こ
れを５Ｎに高めることによって図１５（Ｂ）に示すよう
に鉄、ニッケル、クロム等の重金属濃度を大幅に減らせ
ることが判明した。これにより、ＴＦＴ特性の向上が可
能となる。
【０１１５】＜トップゲート型ＣＭＯＳＴＦＴの製造＞
次に、本実施の形態によるトップゲート型ＣＭＯＳＴＦ
Ｔの製造例を示す。
【０１１６】まず、図１の（１）に示す石英ガラス、結
晶化ガラス、ほうけい酸ガラス、アルミノけい酸ガラス
などの絶縁基板１上に、バイアス又は非バイアス触媒Ｃ
ＶＤ等により、窒化シリコン膜１００〜２００ｎｍ厚、
酸化シリコン膜１００〜２００ｎｍ厚の下地保護膜を形
成し、少なくともＴＦＴ形成領域に、汎用フォトリソグ
ラフィ及びエッチング技術により深さ（段差）５０〜２
００ｎｍ、縦１０μｍ×横３０μｍの凹部１９０を形成
する。この時に、凹部の底面にはガラス基板からの不純
物（Ｎａ+など）侵入防止の為に少なくとも窒化シリコ
ン膜を残しておくのがよい。この時にＣＦ4ガスのプラ
ズマエッチング又はＲＩＥ（Reactive Ion Etching）、
フッ酸系エッチング液でのウエットエッチングを行って
もよい。
【０１１７】基板１として耐熱性樹脂基板を用いる場
合、ポリイミド等の耐熱性樹脂基板の、少なくともＴＦ
Ｔ形成領域に所定形状及び寸法の段差を有する凹部を形
成するには、例えば１００μｍ厚のポリイミド基板に、
例えば高さ５０〜２００ｎｍ、縦１０μｍ×横３０μｍ
の所定形状及び寸法の金型をスタンピングして金型と同
じ形状及び寸法の段差を有する凹部を形成する。或い
は、補強材としてのステンレス等の金属板に、コーティ
ング、スクリーン印刷等の寸法によりポリイミド等の耐
熱性樹脂膜５〜１０μｍ厚を形成し、この膜に例えば高
さ５０〜２００ｎｍ、縦１０μｍ×横３０μｍの所定形
状及び寸法の金型をスタンピングして、少なくともＴＦ
Ｔ形成領域に金型と同じ形状及び寸法の段差を有する凹
部を形成してもよい。或いは、ステンレス等の金属板の
少なくともＴＦＴ形成領域に、深さ１〜２μｍ、縦１０
μｍ×横３０μｍの所定形状及び寸法の段差をエッチン
グで形成し、ポリイミド等の耐熱性樹脂膜をコーティン
グして所定形状及び寸法の段差を有する凹部を形成して
もよい。
【０１１８】なお、この場合、ＴＦＴ形成のプロセス温
度によって基板１のガラス材質を使い分ける。 ２００〜５００℃の低温の場合：ほうけい酸、アルミノ
けい酸ガラス等のガラス基板（５００×６００×０．５
〜１．１μｍ厚）、耐熱性樹脂基板を用いてもよい。 ６００〜１０００℃の高温の場合：石英ガラス、結晶化
ガラス等の耐熱性ガラス基板（６〜１２インチφ、７０
０〜８００μｍ厚）を用いてもよい。
【０１１９】次いで、図１の（２）に示すように、凹部
１９０内に、シリコンパウダー又はカーボンパウダー又
はこれらが混在した超微粒子１００Ａを付着分散させ
る。例えば、シリコンパウダー又はカーボンパウダー又
はシリコンパウダー及びカーボンパウダーを含むペース
トでの研磨により、凹部内にシリコンパウダー又はカー
ボンパウダー又はシリコンパウダー及びカーボンパウダ
ーの超微粒子を付着分散させてもよい。或いはシリコン
パウダー又はカーボンパウダー又はこれらが混在したパ
ウダーを有機溶媒（アセトン、エチルアルコール、エチ
ルアルコール／アセトン等）中に分散し、超音波洗浄機
のパワー及び時間管理で凹部内にシリコンパウダー又は
カーボンパウダー又はこれらが混在した超微粒子を付着
分散させてもよい。これらのパウダー１００Ａは、凹部
１９０よりも小さい大きさ、例えば５０〜２００ｎｍが
望ましい。
【０１２０】次いで、図１の（３）に示すように、バイ
アス触媒ＡＨＡ処理での水素系活性種等の作用により、
シリコンパウダー及び／又はカーボンパウダー１００Ａ
の表面をクリーニングして、酸化膜、有機汚れ等の異質
膜を除去し、クリーニングされたシリコン又はダイヤモ
ンド構造のカーボン超微粒子１００Ｂとする。このバイ
アス触媒ＡＨＡ処理は、次のバイアス触媒ＣＶＤ又は高
密度バイアス触媒ＣＶＤ法等での成膜前に、連続作業の
一貫として実施してもよい。
【０１２１】このバイアス触媒ＡＨＡ処理は、バイアス
触媒ＣＶＤ法において原料ガスを供給しないで処理する
方法であり、具体的には、減圧下で、水素系キャリアガ
スを供給して触媒体を所定温度（約１６００〜１８００
℃、例えば約１７００℃設定）に加熱し、例えば３００
〜１０００ＳＣＣＭの水素系キャリアガスを供給して１
０〜５０Ｐａのガス圧とし、大量の高温の水素系活性種
（活性化水素イオンなど）を発生させて、これらを超微
粒子１００Ａに吹き付ける。これにより大量の高温の水
素系活性種（活性化水素イオンなど）がバイアス電界又
は／及び磁界による指向性運動エネルギーの作用下で移
動して、温度を局部的に上昇させ、水素系活性種等の作
用により超微粒子表面の有機物等をエッチングでクリー
ニングし、更に、アモルファス成分の選択的エッチング
によりシリコン超微粒子又は（ダイヤモンド構造の）カ
ーボン超微粒子１００Ｂを形成し、多結晶性シリコン成
長の核とする。
【０１２２】次いで、図１の（４）に示すように、連続
してバイアス触媒ＣＶＤ法（或いはマルチバイアス触媒
ＡＨＡ処理）によって、例えば周期表IV族元素、例えば
錫を１０18〜１０20ａｔｏｍｓ／ｃｃドープした（これ
はＣＶＤ時又は成膜後のイオン注入によってドープして
よい。）多結晶性シリコン薄膜７を上記超微粒子１００
Ｂをシードに５０〜１００ｎｍ厚、例えば５０ｎｍ厚に
気相成長させる。但し、この錫のドーピングは必ずしも
必要ではない（以下、同様）。このバイアス触媒ＣＶＤ
を行うとき、触媒体の酸化劣化防止のため、水素系キャ
リアガスを供給して触媒体を所定温度（約１６００〜１
８００℃、例えば１７００℃設定）に加熱し、成膜後は
触媒体を問題ない温度まで冷却して水素系キャリアガス
をカットする必要がある。
【０１２３】このとき、必要に応じて、モノシランにｎ
型不純物（燐、ひ素、アンチモン）又はｐ型不純物（ボ
ロン等）を適量添加、例えば１０15〜１０18ａｔｏｍｓ
／ｃｃ含有させて、ｎ型又はｐ型の多結晶性シリコン薄
膜を形成してもよい。また、上記超微粒子１００Ｂ上
に、バイアス触媒ＣＶＤにより微結晶シリコン又は多結
晶性シリコン薄膜を１０〜３０ｎｍ厚に成長させた後、
バイアス触媒ＡＨＡ処理し、更にその上にバイアス触媒
ＣＶＤにより多結晶性シリコン薄膜を１０〜３０ｎｍ厚
に成長させ、更にバイアス触媒ＡＨＡ処理し、更にその
上にバイアス触媒ＣＶＤにより多結晶性シリコン薄膜を
１０〜３０ｎｍ厚に成長させ、更にバイアス触媒ＡＨＡ
処理してもよい。この方法によって、より大きい粒径の
より厚い膜の多結晶性シリコン薄膜を形成できる。
【０１２４】この場合、図５〜図７に示した装置を用
い、上記のバイアス触媒ＣＶＤにより下記の条件で例え
ば錫ドープの多結晶性シリコン薄膜を気相成長させ、し
かる後に下記の条件でバイアス触媒ＡＨＡ処理を行って
アニールし、多結晶性シリコン薄膜をより多結晶化し、
これらのバイアス触媒ＣＶＤとバイアス触媒ＡＨＡ処理
とを繰り返して５０ｎｍ厚の多結晶性シリコン薄膜７を
形成してよい。例えば、バイアス触媒ＣＶＤで１０〜３
０ｎｍ厚の膜を成長させ、バイアス触媒ＡＨＡ処理した
後、バイアス触媒ＣＶＤで１０〜３０ｎｍ厚の膜を成長
させ、更にバイアス触媒ＡＨＡ処理した後に、バイアス
触媒ＣＶＤで１０〜３０ｎｍ厚の膜を成長させて、最終
的に目的とする膜厚の多結晶性シリコン薄膜を得る。
【０１２５】バイアス触媒ＣＶＤによる錫含有多結晶性
シリコンの成膜：水素（Ｈ2）をキャリアガス、原料ガ
スとしてモノシラン（ＳｉＨ4）、水素化錫（ＳｎＨ4）
を適量比率で混合して形成。Ｈ2流量：５０〜１５０Ｓ
ＣＣＭ、ＳｉＨ4流量：１〜２０ＳＣＣＭ、ＳｎＨ4流
量：１〜２０ＳＣＣＭ。これらの原料ガスの少なくとも
一部は触媒体と接触して触媒的に分解し、触媒分解反応
または熱分解反応によって、高エネルギーをもつシリコ
ン等のイオン、ラジカル等の反応種の集団（即ち、堆積
種又はその前駆体及びラジカル水素イオン）を形成し、
こうして生成したイオン、ラジカル等の反応種にグロー
放電開始電圧（約１ｋＶ）以下、例えば５００Ｖの直流
電源による直流電界又は／及び磁界を作用させて指向性
運動エネルギーを与え、基板の側へ指向させて、基板の
歪点以下の温度、例えば３００〜４００℃に保持された
基板１上に低級結晶性シリコン等の所定の薄膜をＤＣバ
イアス触媒ＣＶＤで気相成長させる。この時、原料ガス
のシラン系ガス（シラン又はジシラン又はトリシラン
等）に、ｎ型のリン又はひ素又はアンチモン等を適量混
入したり、又はｐ型のボロン等を適量混入することによ
り、任意のｎ又はｐ型不純物キャリア濃度の錫含有多結
晶性シリコン薄膜を形成してもよい。 ｎ型化の場合：ホスフィン（ＰＨ3）、アルシン（Ａｓ
Ｈ3）、スチビン（ＳｂＨ3） ｐ型化の場合：ジボラン（Ｂ2Ｈ6）
【０１２６】バイアス触媒ＡＨＡ処理：バイアス触媒Ａ
ＨＡ処理は、バイアス触媒ＣＶＤにおいて原料ガスを供
給しない方法であり、具体的には、減圧下で、水素系キ
ャリアガスをガス流量３００〜１０００ＳＣＣＭ、ガス
圧１０〜５０Ｐａで供給して触媒体を所定温度（約１６
００〜１８００℃、例えば約１７００℃）に加熱し、大
量の高温の水素系活性種を発生させ、これらをグロー放
電開始電圧以下の電界又は／及び磁界の作用下で基板上
に形成した例えば多結晶性シリコン薄膜に吹き付ける。
これにより、大量の高温の水素系活性種が有する熱エネ
ルギーがそれらの膜に移動して、それらの膜温度を上昇
させ、アモルファスシリコンや微結晶シリコンを含有す
るときには水素系活性種の還元作用によりアモルファス
成分が選択的にエッチングされてこれらは多結晶化し、
多結晶性シリコン薄膜は高結晶化して、大粒径の錫含有
多結晶性シリコン膜化し、錫等のIV族元素の効果により
その結晶粒界に存在する不整及びストレスを低減し、高
キャリア移動度及び高品質の錫含有多結晶性シリコン薄
膜を形成することができる。
【０１２７】また、上記の水素系活性種は、多結晶性シ
リコン等の薄膜上又は膜内にシリコン酸化物が存在した
ときにこれと還元反応してＳｉＯ等を生成し、蒸発除去
させるので、それらの膜上又は膜内のシリコン酸化物を
減少／除去させることができ、高キャリア移動度及び高
品質の多結晶性シリコン薄膜を形成できる。このバイア
ス触媒ＡＨＡ処理を後述のゲートチャンネル／ソース／
ドレイン形成後に行うと、大量の高温の水素系活性種が
有する熱エネルギーがそれらの膜に移動して、それらの
膜温度を上昇させ、結晶化促進と同時にゲートチャンネ
ル／ソース／ドレインに注入され、キャリア不純物
（燐、ひ素、ボロン等）がイオン活性化される。
【０１２８】上記のバイアス触媒ＡＨＡ処理（又はバイ
アス触媒ＣＶＤ）時のバイアス電界は、次のいずれかの
電圧印加によって形成できる。 １）直流電圧（例えば５００Ｖ） ２）低周波電圧（例えば５００ＶP-P／２６ｋＨｚ） ３）高周波電圧（例えば５００ＶP-P／１３．５６ＭＨ
ｚ） ４）低周波電圧に高周波電圧を重畳させた電圧（例えば
５００ＶP-P／２６ｋＨｚ＋２００ＶP-P／１３．５６Ｍ
Ｈｚ） ５）直流電圧に低周波電圧を重畳させた電圧（例えば５
００Ｖ＋２００ＶP-P／２６ｋＨｚ） ６）直流電圧に高周波電圧を重畳させた電圧（例えば５
００Ｖ＋２００ＶP-P／１３．５６ＭＨｚ） ７）直流電圧に低周波電圧と高周波電圧を重畳させた電
圧（例えば５００Ｖ＋１００ＶP-P／２６ｋＨｚ＋１０
０ＶP-P／１３．５６ＭＨｚ）
【０１２９】電界バイアス触媒ＣＶＤにより、窒化シリ
コン膜、酸化シリコン膜、錫含有多結晶性シリコン薄膜
を連続成膜する一例を示す。まず、上記の各膜を同一の
チャンバで形成する場合は、水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱し、更に所定の電界を
印加してスタンバイをしておき、次のように処理してよ
い。
【０１３０】モノシランにアンモニアを適当比率で混合
して所定膜厚の窒化シリコン膜を形成し、前の原料ガス
を十分に排出した後に、連続してモノシランとＨｅ希釈
Ｏ2を適当比率で混合して所定膜厚の酸化シリコン膜を
形成し、前の原料ガス等を十分に排出した後に、モノシ
ランとＳｎＨ4を適当比率で混合してバイアス触媒ＣＶ
Ｄにより所定膜厚の錫含有多結晶性シリコン薄膜を形成
する。成膜後は原料ガスをカットし、触媒体を問題ない
温度まで冷却して水素系キャリアガスをカットする。な
お、絶縁膜形成時の原料ガスは傾斜減少又は傾斜増加さ
せて、傾斜接合の絶縁膜としてもよい。
【０１３１】或いは、それぞれ独立したチャンバで形成
する場合は、各チャンバ内に水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱し、更に所定の電界を
印加してスタンバイしておき、次のように処理してよ
い。Ａチャンバに移し、モノシランにアンモニアを適量
比率で混合して所定膜厚の窒化シリコン膜を形成する。
次にＢチャンバに移し、モノシランにＨｅ希釈Ｏ2を適
量比率で混合して酸化シリコン膜を形成する。次にＣチ
ャンバに移し、モノシランとＳｎＨ4を適量比率で混合
して、錫含有の多結晶性シリコン薄膜を形成する。必要
に応じて次にＢチャンバに移し、モノシランにＨｅ希釈
Ｏ2を適量比率で混合して酸化シリコン膜を形成する。
成膜後は原料ガスをカットし、触媒体を問題ない温度ま
で冷却して水素系キャリアガスをカットする。この時
に、それぞれのチャンバ内に水素系キャリアガスとそれ
ぞれの原料ガスを常時供給して、スタンバイの状態にし
ておいてもよい。
【０１３２】ここで、各膜の成膜条件としては（但し、
多結晶性シリコン薄膜の成膜条件は上述したので省
略）、チャンバ内に水素系キャリアガス（水素、アルゴ
ン＋水素、ヘリウム＋水素、ネオン＋水素等）を常時流
し、流量と圧力、サセプタ温度を下記の所定の値に制御
する。 チャンバ内圧力：１〜１５Ｐａ程度、例えば１０Ｐａ サセプタ温度 ：３００〜４００℃ 水素系キャリアガス流量（混合ガスの場合、水素は７０
〜８０モル％以上）：５０〜１５０ＳＣＣＭ
【０１３３】また、窒化シリコン膜は、次の条件で５０
〜２００ｎｍの厚みに形成する。水素（Ｈ2）をキャリ
アガスとし、原料ガスとしてモノシラン（ＳｉＨ4）に
アンモニア（ＮＨ3）を適量比率で混合して形成。 水素（Ｈ2）流量：５０〜１５０ＳＣＣＭ、 ＳｉＨ4流量：１〜２０ＳＣＣＭ、ＮＨ3流量：５〜６０
ＳＣＣＭ
【０１３４】また、酸化シリコン膜は、次の条件で１０
０〜２００ｎｍの厚みに形成する。水素（Ｈ2）をキャ
リアガス、原料ガスとしてモノシラン（ＳｉＨ4）にＨ
ｅ希釈Ｏ2を適量比率で混合して形成。 水素（Ｈ2）流量：５０〜１５０ＳＣＣＭ、 ＳｉＨ4流量：１〜２０ＳＣＣＭ、Ｈｅ希釈Ｏ2流量：１
〜２ＳＣＣＭ
【０１３５】上記のようにして、凹部１９０内において
超微粒子１００Ｂをシードに多結晶性シリコン薄膜７を
成長させた後、基板表面を光学研磨して、凹部以外の領
域の多結晶性シリコン薄膜を除去してもよい。これによ
って錫含有又は非含有大粒径多結晶性シリコン薄膜が凹
部内に埋め込まれた平坦な表面の基板が形成される。但
し、この時には、光学研磨された錫含有又は非含有の大
粒径多結晶性シリコン薄膜表面には、酸化膜及び有機汚
れ被膜が形成されるので、バイアス触媒ＡＨＡ処理して
クリーニングした後に、以降の処理を行うのがよい。
【０１３６】そして次に、多結晶性シリコン薄膜７をソ
ース、チャンネル及びドレイン領域とするＭＯＳＴＦＴ
の作製を行なう。
【０１３７】即ち、図２の（５）に示すように、汎用フ
ォトリソグラフィ及びエッチングにより多結晶性シリコ
ン薄膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチ
ャンネル領域の不純物濃度制御によるしきい値（Ｖth）
の最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト
９でマスクし、イオン注入又はイオンドーピングにより
ｐ型不純物イオン（例えばボロンイオン）１０を例えば
５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、多結晶性シリコン薄膜７の導電型をｐ型化した多
結晶性シリコン薄膜１１とする。
【０１３８】次いで、図２の（６）に示すように、ｐＭ
ＯＳＴＦＴ用のチャンネル領域の不純物濃度制御による
Ｖthの最適化のために、今度はｎＭＯＳＴＦＴ部をフォ
トレジスト１２でマスクし、イオン注入又はイオンドー
ピングによりｎ型不純物イオン（例えば燐イオン）１３
を例えば１×１０12ａｔｏｍｓ／ｃｍ2のドーズ量でド
ーピングし、２×１０17ａｔｏｍｓ／ｃｃのドナー濃度
に設定し、多結晶性シリコン薄膜７の導電型をｎ型化し
た多結晶性シリコン薄膜１４とする。尚、多結晶性シリ
コン薄膜７の上に酸化シリコン膜がある場合は除去し
て、しきい値（Ｖ th）の最適化のイオン注入又はイオン
ドーピングしてもよい。
【０１３９】次いで、図３の（７）に示すように、必要
あれば結晶化促進と膜中の不純物の活性化のために上記
のバイアス触媒ＡＨＡ処理を行なった後、バイアス触媒
ＣＶＤ等によりゲート絶縁膜の酸化シリコン膜５０ｎｍ
厚８を形成した後、ゲート電極材料としてのリンドープ
ド多結晶シリコン膜１５を例えば２〜２０ＳＣＣＭのＰ
Ｈ3及び２０ＳＣＣＭのモノシランの供給下での上記と
同様の触媒ＣＶＤ法によって厚さ例えば４００ｎｍ厚に
堆積させる。
【０１４０】次いで、図３の（８）に示すように、フォ
トレジスト１６を所定パターンに形成し、これをマスク
にしてリンドープド多結晶シリコン膜１５をゲート電極
形状にパターニングし、更に、必要に応じてフォトレジ
スト１６の除去後に図３の（９）に示すように、例えば
触媒ＣＶＤ等によりゲート電極用保護膜の酸化シリコン
膜１７を２０〜３０ｎｍ厚に形成する。
【０１４１】次いで、図３の（１０）に示すように、ｐ
ＭＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオ
ン注入又はイオンドーピングによりｎ型不純物である例
えば燐イオン１９を例えば１×１０15ａｔｏｍｓ／ｃｍ
2のドーズ量でドーピングし、２×１０20ａｔｏｍｓ／
ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ+型ソ
ース領域２０及びドレイン領域２１をそれぞれ形成す
る。
【０１４２】次いで、図４の（１１）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオ
ン注入又はイオンドーピングによりｐ型不純物である例
えばボロンイオン２３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域２４及びドレイン領域２５をそれぞれ
形成する。
【０１４３】こうしてゲート、ソース及びドレインを形
成するが、これらは上記したプロセス以外の方法で形成
することが可能である。
【０１４４】即ち、図１の（４）の工程後に、多結晶性
シリコン薄膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域
にアイランド化し、ｐＭＯＳＴＦＴ領域にイオン注入又
はイオンドーピングでｎ型不純物、例えば燐イオンを１
×１０12ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、２×１０17ａｔｏｍｓ／ｃｃのドナー濃度に設定
し、ｎＭＯＳＴＦＴ領域にｐ型不純物、例えばボロンイ
オンを５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドー
ピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃
度に設定し、各チャンネル領域の不純物濃度を制御し、
Ｖthを最適化する。
【０１４５】そして、次に、汎用フォトリソグラフィ技
術により、フォトレジストマスクで各ソース／ドレイン
領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又
はイオンドーピング法によりｎ型不純物、例えばひ素、
燐イオンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量で
ドーピングし、２×１０20ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイ
オンドーピング法によりｐ型不純物、例えばボロンイオ
ンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０20ａｔｏｍｓ／ｃｃのアクセプタ濃度
に設定する。
【０１４６】しかる後、必要あれば膜中の不純物の活性
化のためにバイアス触媒ＡＨＡ処理を行った後、ゲート
絶縁膜として酸化シリコン膜を形成するが、必要に応じ
て連続して窒化シリコン膜と酸化シリコン膜を形成す
る。即ち、必要に応じて、バイアス触媒ＡＨＡ処理後に
連続してバイアス触媒ＣＶＤ法により、水素系キャリア
ガスとモノシランにＨｅ希釈Ｏ2を適量比率で混合して
酸化シリコン膜８を２０〜３０ｎｍ厚に形成し、必要に
応じて水素系キャリアガスとモノシランにＮＨ3を適量
比率で混合して窒化シリコン膜を１０〜２０ｎｍ厚に形
成し、更に前記の条件で酸化シリコン膜を２０〜３０ｎ
ｍ厚に形成する。この後は、上記と同様のバイアス触媒
ＣＶＤ法、フォトリソグラフィ技術によりゲート電極を
形成する。
【０１４７】ゲート、ソース及びドレイン形成後は、図
４の（１２）に示すように、全面に上記したと同様のバ
イアス触媒ＣＶＤ法等によって、水素系キャリアガス１
５０ＳＣＣＭを共通として、１〜２ＳＣＣＭのヘリウム
ガス希釈のＯ2、１５〜２０ＳＣＣＭのモノシラン供給
下で酸化シリコン膜２６を例えば１００〜２００ｎｍ厚
に、１〜２０ＳＣＣＭのＰＨ3、１〜２ＳＣＣＭのヘリ
ウム希釈のＯ2、１５〜２０ＳＣＣＭのモノシラン供給
下でフォスフィンシリケートガラス（ＰＳＧ）膜２７を
３００〜４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭの
ＮＨ3、１５〜２０ＳＣＣＭのモノシラン供給下で窒化
シリコン膜２８を例えば１００〜２００ｎｍ厚に形成
し、積層絶縁膜を形成する。その後に、例えば約１００
０℃で２０〜３０秒のＲＴＡ（Rapid Thermal Anneal）
処理でイオン活性化させ、各領域に設定したキャリア不
純物濃度とする。
【０１４８】次いで、図４の（１３）に示すように、上
記の絶縁膜の所定位置にコンタクト窓開けを行い、各コ
ンタクトホールを含む全面に１％Ｓｉ入りアルミニウム
等の電極材料をスパッタ法等で１μｍの厚みに堆積し、
これをパターニングして、ｐＭＯＳＴＦＴ及びｎＭＯＳ
ＴＦＴのそれぞれのソース又はドレイン電極２９（Ｓ又
はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成
し、トップゲート型の各ＣＭＯＳＴＦＴを形成する。こ
の後に、フォーミングガス中で４００℃、１ｈの水素化
及びシンター処理する。
【０１４９】なお、上記のゲート電極の形成に代えて、
全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜４０
０〜５００ｎｍ厚を形成し、汎用フォトリソグラフィ及
びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭＯＳ
ＴＦＴのゲート電極を形成してよい。
【０１５０】上述したように、本実施の形態によれば、
下記（ａ）〜（ｌ）の優れた作用効果を得ることができ
る。
【０１５１】（ａ）基板の任意の指定場所に適当な形状
及び寸法の段差を有する凹部を形成し、そこにシリコン
パウダー等の超微粒子を付着分散させ、この超微粒子の
表面の酸化膜及び有機汚れ等を除去できるので、この超
微粒子を結晶成長の核（シード）としてバイアス又は非
バイアス触媒ＣＶＤ、高密度バイアス触媒ＣＶＤ法等に
より、ばらつきの少ない大きな粒径の多結晶性シリコン
膜等を指定された領域に形成できる。
【０１５２】（ｂ）絶縁性基板の任意の指定場所に高性
能、高品質のＴＦＴを形成でき、その集積回路基板を自
由に形成できる。
【０１５３】（ｃ）必要に応じて、絶縁性基板上のＴＦ
Ｔ形成領域の適当な寸法及び形状の段差を有する凹部内
に大粒径多結晶性シリコン膜が埋め込まれた面を研磨し
て、平坦な大粒径多結晶性シリコン膜面の基板が得られ
るので、高性能、高品質の多結晶性シリコン半導体装
置、電気光学装置等の製造が可能となる。
【０１５４】（ｄ）超微粒子を結晶成長のシードとして
基板上に形成した多結晶性半導体薄膜にバイアス触媒Ａ
ＨＡ処理を行うと、高温の水素系活性種等が有する大量
の熱エネルギーがグロー放電開始電圧以下の電界又は／
及び磁界の作用下でその膜等に移動して、その膜等の温
度を局部的に上昇させる。これによって、アモルファス
成分がエッチングされるため、アモルファスシリコンや
微結晶シリコン薄膜は多結晶化し、多結晶性シリコン薄
膜は高結晶率化して、大粒径で高結晶化率の多結晶性シ
リコン薄膜が形成され、キャリア移動度向上が図れる。
また、この薄膜上に更に同様の半導体薄膜を気相成長さ
せ、これらのバイアス触媒ＡＨＡ処理と気相成長とを繰
り返すと多結晶性シリコン等は高結晶化して、高結晶化
率、大粒径の多結晶性シリコン薄膜等を形成することが
できる。この結果、トップゲート型のみならず、ボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴでも、高いキ
ャリア（電子／正孔）移動度の高結晶化率で大粒径の多
結晶性シリコン薄膜等が得られるために、この高性能の
多結晶性シリコン等の半導体薄膜を使用した高速、高電
流密度の半導体装置、電気光学装置、更には高効率の太
陽電池等の製造が可能となる。
【０１５５】（ｅ）更に、多結晶性シリコン薄膜等の膜
上又は膜内又は粒界にシリコン酸化物が存在したとき、
これと反応してＳｉＯを形成して蒸発させるので、多結
晶性シリコン膜内のシリコン酸化物を減少、除去させる
ことができ、移動度の向上を図ることができる。
【０１５６】（ｆ）バイアス触媒ＣＶＤ、高密度バイア
ス触媒ＣＶＤ法による成膜を行う場合、触媒体の種類及
び温度、基板加熱温度、気相成膜条件、原料ガスの種
類、添加するｎ又はｐ型不純物濃度等により、広範囲の
ｎ又はｐ型不純物濃度の多結晶性シリコン膜が容易容易
得られ、かつ更にバイアス触媒ＡＨＡ処理により大きな
粒径で高結晶化率の多結晶性シリコン膜を形成できるの
で、高キャリア移動度でＶ th調整が容易で低抵抗での高
速動作が可能となる。
【０１５７】（ｇ）触媒ＣＶＤ、高密度触媒ＣＶＤ法等
により、錫又は他のIV族元素（鉛、ゲルマニウムな
ど）、例えば錫を１０18〜１０20ａｔｏｍｓ／ｃｃ含有
のアモルファス又は微結晶又は多結晶シリコン膜を形成
し、その後に触媒ＡＨＡ処理で大きな粒径の多結晶性シ
リコン膜を形成できるので、錫含有の効果により多結晶
性シリコン粒界に存在する結晶不整を減少させて内部応
力を減少させ、大きな移動度の多結晶性シリコン薄膜形
成が可能となる。
【０１５８】（ｈ）ＥＣＲ放電の水素プラズマ処理に比
べ、バイアス触媒ＡＨＡ処理は強いエネルギーの有効面
積が広く（触媒体の大きさで自由に設定できる。）、そ
のばらつきが小さいので、大面積の基板処理の生産性が
高く、また安価であるので、汎用性が高い。
【０１５９】（ｉ）従来のＲＦ／ＶＨＦプラズマＣＶＤ
に比べて、バイアス触媒ＣＶＤは高いエネルギーで原料
ガスを効率良く熱分解及び触媒反応させるので、原料ガ
スの利用効率が高く、また低温（３００〜４００℃）形
成であるので、安価で大型化が容易な低歪点ガラス、耐
熱性樹脂基板等を採用でき、コストダウンできる。
【０１６０】（ｊ）バイアス触媒ＣＶＤ及びバイアス触
媒ＡＨＡ処理は、プラズマの発生なしに行えるので、プ
ラズマによるダメージがなく、またプラズマＡＨＡ処理
に比べ、シンプルで安価な装置を実現できる。
【０１６１】（ｋ）バイアス触媒ＡＨＡ処理は基体温度
を低温化しても上記水素系活性種のエネルギーが大きい
ために、目的とするシリコン及び／又はダイヤモンド構
造のカーボンの超微粒子が確実に安定して得られること
から、基体温度を特に３００〜４００℃と低温化して
も、多結晶性半導体薄膜が超微粒子をシードに効率良く
成長し、従って大型で安価な低歪点の絶縁基板（ガラス
基板、耐熱性樹脂基板等）を使用でき、この点でもコス
トダウンが可能となる。
【０１６２】（ｌ）ゲートチャンネル／ソース／ドレイ
ン領域に添加されたｎ又はｐ型不純物のバイアス触媒Ａ
ＨＡ処理でのイオン活性化に、条件によってはバイアス
触媒ＣＶＤ装置が兼用できるので、設備投資の削減、生
産性向上でのコストダウンが可能となる。
【０１６３】第２の実施の形態 ＜ＬＣＤの製造例１＞本実施の形態は、高温プロセスに
よる多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液
晶表示装置）に本発明を適用したものであり、以下にそ
の製造例を示す（この製造例は、後述する有機ＥＬやＦ
ＥＤ等の表示装置等にも同様に適用可能である）。
【０１６４】まず、図１６の（１）に示すように、画素
部及び周辺回路部において、石英ガラス、結晶化ガラス
などの耐熱性絶縁基板６１（歪点約８００〜１１００
℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した
バイアス触媒ＣＶＤ法等により下地保護膜（図示せず）
の形成後に上述したと同様にして凹部１９０（ここでは
図示せず：以下、同様）を形成し、更にシリコン及び／
又はカーボン超微粒子１００Ａを付着させる。
【０１６５】次いで、図１６の（２）に示すように、上
述のバイアス触媒ＡＨＡ処理により超微粒子１００Ａを
クリーニングし、有機物等が除去されたシリコン又は／
及びダイヤモンド構造のカーボンの超微粒子層１００Ｂ
に改質させる。
【０１６６】次いで、図１６の（３）に示すように、上
述したバイアス触媒ＣＶＤ法等によって超微粒子層１０
０Ｂをシードに多結晶性シリコン薄膜６７を凹部内に例
えば５０ｎｍ厚に形成する。この多結晶性シリコン薄膜
は、上述のマルチバイアス触媒ＡＨＡ処理により形成し
てよい。
【０１６７】次いで、図１７の（４）に示すように、フ
ォトレジストマスクを用いて多結晶性シリコン薄膜６７
をパターニング（アイランド化）し、例えば、表示領域
のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦ
Ｔ部及びｐＭＯＳＴＦＴ部などのトランジスタ、ダイオ
ード等の能動素子、抵抗、容量、インダクタンス等の受
動素子の活性層を形成する。
【０１６８】次いで、トランジスタ活性層６７のチャン
ネル領域の不純物濃度制御によるＶ thの最適化のために
前記と同様のボロン又は燐等の所定の不純物のイオン注
入を行なった後、図１７の（５）に示すように、例えば
上記と同様の触媒ＣＶＤ法等によって多結晶性シリコン
薄膜６７の表面に厚さ例えば５０ｎｍ厚のゲート絶縁膜
用の酸化シリコン膜６８を形成する。触媒ＣＶＤ法等で
ゲート絶縁膜用の酸化シリコン膜６８を形成する場合、
基板温度及び触媒体温度は上記したものと同様である
が、酸素ガス流量は１〜２ＳＣＣＭ、モノシランガス流
量は１５〜２０ＳＣＣＭ、水素系キャリアガスは１５０
ＳＣＣＭとしてよい。尚、チャンネル領域の不純物濃度
制御する前又は後に、例えば、約１０００℃、３０分の
高温熱酸化により、ゲート絶縁膜用の酸化シリコン膜６
８を形成してもよい。
【０１６９】次いで、図１７の（６）に示すように、ゲ
ート電極及びゲートライン用材料として、例えばＭｏ−
Ｔａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に
堆積させるか、或いは、リンドープド多結晶性シリコン
膜を例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２
０ＳＣＣＭのフォスフィン（ＰＨ3）及び２０ＳＣＣＭ
のモノシランガスの供給下での上記と同様の触媒ＣＶＤ
法等によって厚さ例えば４００ｎｍ厚に堆積させる。そ
して、汎用フォトリソグラフィー及びエッチング技術に
より、ゲート電極材料層をゲート電極７５及びゲートラ
インの形状にパターニングする。尚、リンドープド多結
晶性シリコン膜の場合は、触媒ＣＶＤ等により、その表
面に保護用酸化シリコン膜（１０〜２０ｎｍ厚）を形成
してもよい。
【０１７０】次いで、図１８の（７）に示すように、ｐ
ＭＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオ
ン注入又はイオンドーピング法によりｎ型不純物である
例えばヒ素（又は燐）イオン７９を例えば１×１０15ａ
ｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴ
ＦＴのｎ+型ソース領域８０及びドレイン領域８１をそ
れぞれ形成する。
【０１７１】次いで、図１８の（８）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオ
ン注入又はイオンドーピング法によりｐ型不純物である
例えばボロンイオン８３を例えば１×１０15ａｔｏｍｓ
／ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏ
ｍｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴ
のｐ+型ソース領域８４及びドレイン領域８５をそれぞ
れ形成する。
【０１７２】次いで、図１８の（９）に示すように、全
面に上記したと同様のバイアス触媒ＣＶＤ法等によっ
て、水素系キャリアガス１５０〜２００ＳＣＣＭを共通
として、１〜２ＳＣＣＭのＨｅ希釈Ｏ2、１５〜２０Ｓ
ＣＣＭのモノシラン供給下で酸化シリコン膜を例えば１
００〜２００ｎｍ厚に、更に、１〜２０ＳＣＣＭのフォ
スフィン（ＰＨ3）、１〜２ＳＣＣＭのＨｅ希釈Ｏ2、１
５〜２０ＳＣＣＭのモノシラン供給下でフォスフィンシ
リケートガラス（ＰＳＧ）膜を３００〜４００ｎｍ厚に
形成し、５０〜６０ＳＣＣＭのアンモニア（ＮＨ3）、
１５〜２０ＳＣＣＭのモノシラン供給下で窒化シリコン
膜を例えば１００〜２００ｎｍ厚に形成する。これらの
絶縁膜の積層によって層間絶縁膜８６を形成する。な
お、このような層間絶縁膜は、上記とは別の通常の方法
で形成してもよい。この後に、例えば９００℃、５分間
のＮ2中のアニール又は１０００℃、２０〜３０秒のＮ2
中のＲＴＡ処理によりイオン活性化し、各領域に設定し
たキャリア不純物濃度とする。
【０１７３】次いで、図１９の（１０）に示すように、
上記の絶縁膜８６の所定位置にコンタクト窓開けを行
い、各コンタクトホールを含む全面にアルミニウムなど
の電極材料をスパッタ法等で１μｍの厚みに堆積し、こ
れをパターニングして、画素部のｎＭＯＳＴＦＴのソー
ス電極８７及びデータライン、周辺回路部のｐＭＯＳＴ
ＦＴ及びｎＭＯＳＴＦＴのソース電極８８、９０とドレ
イン電極８９、９１及び配線をそれぞれ形成する。この
後に、例えばフォーミングガス中、４００℃、１ｈの水
素化及びシンター処理して界面準位の改善とオーミック
コンタクトの改善を図る。
【０１７４】次いで、表面上に酸化シリコン膜等の層間
絶縁膜９２をＣＶＤ法等で形成した後、図１９の（１
１）に示すように、画素部のｎＭＯＳＴＦＴドレイン領
域において層間絶縁膜９２及び８６にコンタクトホール
を開け、例えば１３０〜１５０ｎｍ厚のＩＴＯ（Indium
tin oxide：インジウム酸化物にスズをドープした透明
電極材料）膜を真空蒸着法等で全面に堆積させ、パター
ニングしてｎＭＯＳＴＦＴのドレイン領域８１に接続さ
れた透明画素電極９３を形成する。この後に、例えばフ
ォーミングガス中、２５０℃、１ｈ、アニールして、Ｉ
ＴＯ膜とのオーミックコンタクトを改善し、ＩＴＯ膜の
透明度を向上させる。
【０１７５】こうしてアクティブマトリクス基板（以
後、ＴＦＴ基板と称する）を作製し、透過型のＬＣＤを
作製することができる。この透過型ＬＣＤは、図１９の
（１２）に示すように、透明画素電極９３上に配向膜９
４、液晶９５、配向膜９６、透明電極９７、対向基板９
８が積層された構造からなっている。
【０１７６】なお、上記した工程は、反射型のＬＣＤの
製造にも同様に適用可能である。図２４（Ａ）には、こ
の反射型のＬＣＤの一例が示されているが、図中の１０
１は粗面化された絶縁膜９２上に被着された反射膜であ
り、ＭＯＳＴＦＴのドレインと接続されている。
【０１７７】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板６１と、全面ベタのＩＴ
Ｏ（Indium Tin Oxide）電極９７を設けた対向基板９８
の素子形成面に、ポリイミド配向膜９４、９６を形成す
る。このポリイミド配向膜はロールコート、スピンコー
ト等により５０〜１００ｎｍ厚に形成し、１８０℃／２
ｈで硬化キュアする。
【０１７８】次いで、ＴＦＴ基板６１と対向基板９８を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【０１７９】次いで、洗浄後に、ＴＦＴ基板６１側には
コモン剤塗布、対向基板９８側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【０１８０】次いで、対向基板９８側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板６１と所定
の位置で重ね合せる。対向基板９８側のアライメントマ
ークとＴＦＴ基板６１側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【０１８１】次いで、スクライブブレークして、ＴＦＴ
基板６１と対向基板９８を重ね合せた単個の液晶パネル
を作成する。
【０１８２】次いで、液晶９５を両基板６１−９８間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【０１８３】次いで、加熱急冷処理して、液晶９５を配
向させる。
【０１８４】次いで、ＴＦＴ基板６１のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板９８に偏光板を貼合わせる。
【０１８５】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面
に、ポリイミド配向膜９４、９６を形成し、両基板をラ
ビング、又は非接触の線型偏光紫外線光の配向処理す
る。
【０１８６】次いで、ＴＦＴ基板６１と対向基板９８を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗
布、対向基板９８にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
【０１８７】上記したＬＣＤにおいて、対向基板９８は
ＣＦ（カラーフィルタ）基板であって、カラーフィルタ
層（図示せず）をＩＴＯ電極９７下に設けたものであ
る。対向基板９８側からの入射光は例えば反射膜９３で
効率良く反射されて対向基板９８側から出射してよい。
【０１８８】他方、ＴＦＴ基板６１として、ＴＦＴ基板
６１にカラーフィルタを設けたオンチップカラーフィル
タ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向
基板９８にはＩＴＯ電極がベタ付け（又はブラックマス
ク付きのＩＴＯ電極がベタ付け）される。
【０１８９】透過型ＬＣＤの場合、次のようにしてオン
チップカラーフィルタ（ＯＣＣＦ）構造とオンチップブ
ラック（ＯＣＢ）構造を作製することができる。
【０１９０】即ち、図１９の（１３）に示すように、フ
ォスフィンシリケートガラス／酸化シリコンの絶縁膜８
６のドレイン部も窓開けしてドレイン電極用のアルミニ
ウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグ
メント毎に顔料分散したフォトレジスト９９を所定厚さ
（１〜１．５μｍ）で形成した後、汎用フォトリソグラ
フィ技術で所定位置（各画素部）のみを残すパターニン
グで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９
（Ｂ）を形成する（オンチップカラーフィルタ構造）。
この際、ドレイン部の窓開けも行う。なお、不透明なセ
ラミック基板や低透過率のガラス及び耐熱性樹脂基板は
使用できない。
【０１９１】次いで、表示用ＴＦＴのドレインに連通す
るコンタクトホールに、カラーフィルタ層上にかけてブ
ラックマスク層となる遮光層１００’を金属のパターニ
ングで形成する。例えば、スパッタ法により、モリブデ
ンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯＳＴＦ
Ｔを覆って遮光する所定の形状にパターニングする（オ
ンチップブラック構造）。
【０１９２】次いで、透明樹脂の平坦化膜９２を形成
し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透
明電極９３を遮光層１００’に接続するように形成す
る。
【０１９３】このように、表示アレイ部上に、カラーフ
ィルタ９９やブラックマスク１００’を作り込むことに
より、液晶表示パネルの開口率を改善し、またバックラ
イトも含めたディスプレイモジュールの低消費電力化が
実現する。
【０１９４】図２０は、上述のトップゲート型ＭＯＳＴ
ＦＴを組み込んで駆動回路一体型に構成したアクティブ
マトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示
すものである。このアクティブマトリクスＬＣＤは、主
基板６１（これはアクティブマトリクス基板を構成す
る。）と対向基板９８とをスペーサ（図示せず）を介し
て貼り合わせたフラットパネル構造からなり、両基板６
１−９８間に液晶（ここでは図示せず）が封入されてい
る。主基板６１の表面には、マトリクス状に配列した画
素電極９３と、この画素電極を駆動するスイッチング素
子とからなる表示部、及びこの表示部に接続される周辺
駆動回路部とが設けられている。
【０１９５】表示部のスイッチング素子は、上記したｎ
ＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップ
ゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回
路部にも、回路要素として、上記したトップゲート型Ｍ
ＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ
又はこれらの混在が形成されている。なお、一方の周辺
駆動回路部はデータ信号を供給して各画素のＴＦＴを水
平ライン毎に駆動する水平駆動回路であり、また他方の
周辺駆動回路部は各画素のＴＦＴのゲートを走査ライン
毎に駆動する垂直駆動回路であり、通常は表示部の両辺
にそれぞれ設けられる。これらの駆動回路は、点順次ア
ナログ方式、線順次デジタル方式のいずれも構成でき
る。
【０１９６】図２１に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＭＯＳＴＦ
Ｔが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ
LC）に画像情報を書き込み、次の情報がくるまで電荷を
保持する。この場合、ＴＦＴのチャンネル抵抗だけで保
持させるには十分ではないので、それを補うため液晶容
量と並列に蓄積容量（補助容量）（ＣS）を付加し、リ
ーク電流による液晶電圧の低下を補ってよい。こうした
ＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に使用す
るＴＦＴの特性と周辺駆動回路に使用するＴＦＴの特性
とでは要求性能が異なり、特に画素部のＴＦＴではオフ
電流の制御、オン電流の確保が重要な問題となる。この
ため、表示部には、後述の如きＬＤＤ構造のＴＦＴを設
けることによって、ゲート−ドレイン間に電界がかかり
にくい構造としてチャンネル領域にかかる実効的な電界
を低減させ、オフ電流を低減し、特性の変化も小さくで
きる。しかし、プロセス的には複雑になり、素子サイズ
も大きくなり、かつオン電流が低下するなどの問題も発
生するため、それぞれの使用目的に合わせた最適設計が
必要である。
【０１９７】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモード用に用いられ
るネマチック液晶）をはじめ、ＳＴＮ（スーパーツイス
テッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ
（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、Ａ
ＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型
液晶）等の各種モード用の液晶を採用してよい。
【０１９８】＜ＬＣＤの製造例２＞次に、本実施の形態
による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを
用いたＬＣＤ（液晶表示装置）の製造例を示す（この製
造例は後述する有機ＥＬやＦＥＤの表示装置等にも同様
に適用可能である）。
【０１９９】この製造例では、上述の製造例１におい
て、基板６１としてアルミノけい酸ガラス、ホウケイ酸
ガラス等を使用し、図１６の（１）、（２）及び（３）
の工程を同様に行う。即ち、基板６１上にバイアス触媒
ＣＶＤとバイアス触媒ＡＨＡ処理により錫含有（又は非
含有）の多結晶性シリコン薄膜６７を形成してこれをア
イランド化し、表示領域のｎＭＯＳＴＦＴ部と周辺駆動
回路領域のｎＭＯＳＴＦＴ部及びｐＭＯＳＴＦＴ部を形
成する。この場合、同時に、ダイオード、コンデンサ、
インダクタンス、抵抗等の領域を形成する。
【０２００】次いで、図２２の（１）に示すように（但
し、下地保護膜及び凹部１９０は図示省略：以下、同
様）、各ＭＯＳＴＦＴゲートチャンネル領域のキャリア
不純物濃度を制御してＶthを最適化するために、表示領
域のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴ
ＦＴ部をフォトレジスト８２でカバーし、周辺駆動回路
領域のｐＭＯＳＴＦＴ部に、イオン注入又はイオンドー
ピング法により例えば燐、ひ素等のｎ型不純物７９を１
×１０12ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、２×１０17ａｔｏｍｓ／ｃｃのドナー濃度に設定
し、更に図２２の（２）に示すように、周辺駆動回路領
域のｐＭＯＳＴＦＴ部をフォトレジスト８２でカバー
し、表示領域のｎＭＯＳＴＦＴ部と周辺駆動回路領域の
ｎＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング
法により例えばボロン等のｐ型不純物８３を５×１０11
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、１×１
０17ａｔｏｍｓ／ｃｃのアクセプタ濃度を設定する。
【０２０１】次いで、図２２の（３）に示すように、表
示領域のｎＭＯＳＴＦＴ部にｎ-型のＬＤＤ（Lightly D
oped Drain）部を形成するために、汎用フォトリソグラ
フィ技術により、表示領域のｎＭＯＳＴＦＴのゲート部
と周辺駆動領域のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴ全
部をフォトレジスト８２で覆い、露出した表示領域のｎ
ＭＯＳＴＦＴのソース／ドレイン領域に、イオン注入又
はイオンドーピング法により例えば燐等のｎ型不純物７
９を１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０18ａｔｏｍｓ／ｃｃのドナー濃度に設
定して、ｎ-型のＬＤＤ部を形成する。
【０２０２】次いで、図２３の（４）に示すように、表
示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭ
ＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、
周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォ
トレジスト８２でカバーして露出したソース、ドレイン
領域に、イオン注入又はイオンドーピング法により例え
ばボロン等のｐ型不純物８３を１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定してｐ+型のソース部
８４、ドレイン部８５を形成する。
【０２０３】次いで、図２３の（５）に示すように、周
辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８
２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及び
ＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲー
ト部をフォトレジスト８２でカバーし、露出した表示領
域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイ
ン領域に、イオン注入又はイオンドーピング法により例
えば燐、ひ素等のｎ型不純物７９を１×１０15ａｔｏｍ
ｓ／ｃｍ2のドーズ量でイオンドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ+型のソ
ース部８０、ドレイン部８１を形成する。
【０２０４】次いで、図２３の（６）に示すように、プ
ラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ、触媒ＣＶＤ
法等により、ゲート絶縁膜６８として、酸化シリコン膜
４０〜５０ｎｍ厚、窒化シリコン膜１０〜２０ｎｍ厚、
酸化シリコン膜４０〜５０ｎｍ厚の積層膜を形成する。
そして、ハロゲンランプ等でのＲＴＡ処理を例えば、約
１０００℃、１０〜３０秒行い、添加したｎ又はｐ型不
純物をイオン活性化することにより、設定した各々のキ
ャリア不純物濃度を得る。
【０２０５】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチングにより、全ＴＦＴのゲ
ート電極７５及びゲートラインを形成する。更にこの後
に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリ
コン膜１００〜２００ｎｍ厚、フォスフィンシリケート
ガラス（ＰＳＧ）膜２００〜３００ｎｍ厚、窒化シリコ
ン膜１００〜２００ｎｍ厚の積層膜からなる絶縁膜８６
を形成する。
【０２０６】次いで、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴ部のソース
／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソース部の
窓開けを行う。窒化シリコン膜はＣＦ4のプラズマエッ
チング、酸化シリコン膜及びリンシリケートガラス膜は
フッ酸系エッチング液でエッチング処理する。
【０２０７】次いで、図２３の（７）に示すように、全
面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウム
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴのソース、
ドレイン電極８８、８９、９０、９１を形成すると同時
に、表示用ｎＭＯＳＴＦＴのソース電極８７及びデータ
ラインを形成する。
【０２０８】次いで、図示は省略したが、プラズマＣＶ
Ｄ、触媒ＣＶＤ法等により、酸化シリコン膜１００〜２
００ｎｍ厚、フォスフィンシリケートガラス膜（ＰＳＧ
膜）２００〜３００ｎｍ厚、窒化シリコン膜１００〜３
００ｎｍ厚を層間絶縁膜（上述の９２）として全面に形
成し、フォーミングガス中で約４００℃、１時間、水素
化及びシンター処理する。その後に、表示用ｎＭＯＳＴ
ＦＴのドレイン部コンタクト用窓開けを行う。
【０２０９】ここで、ＬＣＤが透過型の場合は、画素開
口部の酸化シリコン膜、フォスフィンシリケートガラス
膜及び窒化シリコン膜は除去し、また反射型の場合は、
画素開口部等の酸化シリコン膜、フォスフィンシリケー
トガラス膜及び窒化シリコン膜は除去する必要はない
（これは上述又は後述のＬＣＤにおいても同様であ
る）。
【０２１０】透過型の場合、図１９の（１０）と同様
に、全面に、スピンコート等で２〜３μｍ厚のアクリル
系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン側
の透明樹脂窓開けを形成した後、全面に１３０〜１５０
ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、表示用ｎＭＯＳＴＦ
Ｔのドレイン部とコンタクトしたＩＴＯ透明電極を形成
する。更に熱処理（フォーミングガス中で２００〜２５
０℃、１時間）により、コンタクト抵抗の低減化とＩＴ
Ｏ透明度向上を図る。
【０２１１】反射型の場合は、全面に、スピンコート等
で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、少なくとも画素
部に凹凸形状パターンを形成し、リフローさせて凹凸反
射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのド
レイン部の感光性樹脂窓開けを形成する。しかる後、全
面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウ
ムスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、画素部以外のアルミニウム膜を除
去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した
凹凸形状のアルミニウム反射部を形成する。その後に、
フォーミングガス中で３００℃、１時間シンター処理す
る。
【０２１２】なお、上記において、ｎＭＯＳＴＦＴのソ
ース、ドレインを形成した後に、バイアス触媒ＡＨＡ処
理すれば、多結晶性シリコン薄膜の膜温度を局部的に上
昇させ、結晶化が更に促進され、高移動度及び高品質の
多結晶性シリコン薄膜を形成する。同時に、高温の水素
分子、水素原子、活性化水素イオン等が有する熱エネル
ギーが膜に移動して、膜温度を局部的に上昇させるの
で、ゲートチャンネル／ソース／ドレイン領域に注入さ
れた燐、ひ素、ボロンイオン等が活性化される。
【０２１３】なお、プラズマＣＶＤ法によってアモルフ
ァスシリコン含有微結晶シリコン薄膜を形成した場合、
膜中に１０〜２０％の水素が含有されるが、バイアス触
媒ＡＨＡ処理によって減少／除去することができて多結
晶性シリコン膜化し、高移動度及び高品質の多結晶性シ
リコン薄膜を形成する。又、多結晶性シリコン薄膜上又
は膜内にシリコン酸化物が存在するときに、これと還元
反応してＳｉＯを生成し、蒸発除去させるので、それら
の膜上又は膜内のシリコン酸化物を減少／除去させるこ
とができ、高移動度及び高品質の多結晶性シリコン薄膜
を形成できる。
【０２１４】＜ボトムゲート型又はデュアルゲート型Ｍ
ＯＳＴＦＴ＞ＭＯＳＴＦＴを組み込んだ例えばＬＣＤに
おいて、上述のトップゲート型に代えて、ボトムゲート
型、デュアルゲート型のＭＯＳＴＦＴからなる透過型Ｌ
ＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様
である）。
【０２１５】図２４（Ｂ）に示すように、表示部及び周
辺部にはボトムゲート型のｎＭＯＳＴＦＴが設けられ、
或いは図２４（Ｃ）に示すように、表示部及び周辺部に
はデュアルゲート型のｎＭＯＳＴＦＴがそれぞれ設けら
れている。これらのボトムゲート型、デュアルゲート型
ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には
上下のゲート部によって駆動能力が向上し、高速スイッ
チングに適し、また上下のゲート部のいずれかを選択的
に用いて場合に応じてトップゲート型又はボトムゲート
型として動作させることもできる。
【０２１６】図２４（Ｂ）のボトムゲート型ＭＯＳＴＦ
Ｔにおいて、図中の１０２はＭｏ−Ｔａ合金等のゲート
電極であり、１０３は窒化シリコン膜及び１０４は酸化
シリコン膜であってゲート絶縁膜を形成し、このゲート
絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の多結
晶性シリコン薄膜６７を用いたチャンネル領域等が形成
されている。また、図２４（Ｃ）のデュアルゲート型Ｍ
ＯＳＴＦＴにおいて、下部ゲート部はボトムゲート型Ｍ
ＯＳＴＦＴと同様であるが、上部ゲート部は、ゲート絶
縁膜１０６を酸化シリコン膜と窒化シリコン膜、必要に
応じて更に酸化シリコン膜の積層膜で形成し、この上に
上部ゲート電極７５を設けている。
【０２１７】＜ボトムゲート型ＭＯＳＴＦＴの製造＞ま
ず、ガラス基板６１上の全面に、Ｍｏ−Ｔａ合金のスパ
ッタ膜を３００〜４００ｎｍ厚に形成し、これを汎用フ
ォトリソグラフィ及びエッチング技術により２０〜４５
度のテーパーエッチングし、少なくともＴＦＴ形成領域
に、ボトムゲート電極１０２を形成すると同時に、ゲー
トラインを形成する。ガラス材質の使い分けは上述した
トップゲート型に準ずる。
【０２１８】次いで、プラズマＣＶＤ、ＴＥＯＳ系プラ
ズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法に
より、ゲート絶縁膜及び保護膜用の窒化シリコン膜１０
３及び酸化シリコン膜１０４を形成し、少なくともＴＦ
Ｔ形成領域内に適当な形状／寸法の段差を有する凹部を
形成し、シリコン又は／及びカーボン超微粒子を付着さ
せ、バイアス触媒ＡＨＡ処理によりクリーニングされた
シリコン又は／及びダイヤモンド構造のカーボンの超微
粒子を形成する。これをシードにバイアス触媒ＣＶＤ等
により錫含有又は非含有の多結晶性シリコン薄膜を凹部
内に形成し、更にバイアス触媒ＡＨＡ処理を繰り返して
高結晶化率の大粒径多結晶性シリコン薄膜６７を形成す
る。これらの気相成膜条件は上述したトップゲート型に
準ずる。なお、ボトムゲート絶縁膜及び保護膜用の窒化
シリコン膜はガラス基板からのＮａイオンストッパ作用
を期待して設けるものであるが、合成石英ガラスの場合
は不要である。
【０２１９】これ以降のプロセスは上述したものに準ず
るが、すでに上記の工程でゲート電極を形成しているの
で、ここではゲート電極用多結晶シリコン膜形成、ゲー
ト電極形成、ゲート多結晶シリコン酸化工程は不要であ
る。
【０２２０】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、
一方の領域のみを図示：以下、同様）、各チャンネル領
域のキャリア不純物濃度を制御してＶthを最適化するた
めに、イオン注入又はイオンドーピング法によりｎ型又
はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦ
Ｔのソース、ドレイン領域を形成するためにイオン注入
又はイオンドーピング法によりｎ型又はｐ型不純物を適
当量混入させる。この後に、不純物活性化のためにバイ
アス触媒ＡＨＡ処理又はＲＴＡ処理のアニールをする。
【０２２１】これ以降のプロセスは、上述したものに準
ずる。
【０２２２】＜デュアルゲート型ＭＯＳＴＦＴの製造＞
上記のボトムゲート型と同様に、ボトムゲート電極１０
２、ゲート絶縁膜１０３及び１０４、シリコン又は／及
びダイヤモンド構造のカーボンの超微粒子をシードとし
て凹部内に形成した高結晶化率で大粒径の多結晶性シリ
コン薄膜６７をそれぞれ形成する。但し、ボトムゲート
絶縁膜及び保護膜用の窒化シリコン膜１０３はガラス基
板からのＮａイオンストッパ作用を期待して設けるもの
であるが、合成石英ガラスの場合は不要である。
【０２２３】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャ
ンネル領域のキャリア不純物濃度を制御してＶthを最適
化するために、イオン注入又はイオンドーピング法によ
りｎ型又はｐ型不純物を適当量混入した後、更に、各Ｍ
ＯＳＴＦＴのソース、ドレイン領域を形成するためにイ
オン注入又はイオンドーピング法によりｎ型又はｐ型不
純物を適当量混入させる。
【０２２４】次いで、トップゲート絶縁膜１０６用の酸
化シリコン膜及び窒化シリコン膜、必要に応じて更に酸
化シリコン膜の積層膜を成膜する。気相成長条件は上述
したトップゲート型に準ずる。尚、この後に不純物活性
化のためにＲＴＡ処理のアニールをする。
【０２２５】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリグラフィ及びエッチング技術により、全ＴＦＴの
トップゲート電極７５及びゲートラインを形成する。こ
の後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜１００〜２００ｎｍ厚、フォスフィンシリケ
ートガラス（ＰＳＧ）膜２００〜３００ｎｍ厚等からな
る絶縁膜８６を形成する。次に、汎用フォトリソグラフ
ィ及びエッチング技術により、周辺駆動回路の全ＭＯＳ
ＴＦＴのソース、ドレイン電極部、さらに表示部ｎＭＯ
ＳＴＦＴのソース電極部の窓開けを行う。
【０２２６】次いで、全面に４００〜５００ｎｍ厚の１
％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース及び
ドレインの各アルミニウム電極８７、８８及び８９、ソ
ースライン及び配線等を形成する。次いで、プラズマＣ
ＶＤ、触媒ＣＶＤ法等により、酸化シリコン膜１００〜
２００ｎｍ厚、フォスフィンシリケートガラス膜（ＰＳ
Ｇ膜）２００〜３００ｎｍ厚、窒化シリコン膜１００〜
３００ｎｍ厚を層間絶縁膜９２として全面に形成し、フ
ォーミングガス中で約４００℃、１時間、水素化及びシ
ンター処理する。その後に、表示用ｎＭＯＳＴＦＴのド
レイン部コンタクト用窓開けを行い、ＩＴＯ等の画素電
極９３を形成する。
【０２２７】上述したように、本実施の形態によれば、
上述の第１の実施の形態と同様に、バイアス触媒ＣＶＤ
とバイアス触媒ＡＨＡ処理により、ＬＣＤの表示部及び
周辺駆動回路部のＭＯＳＴＦＴのゲートチャンネル、ソ
ース及びドレイン領域となる、高キャリア移動度でＶth
調整が容易であり、低抵抗での高速動作が可能な高結晶
化率で大粒径の多結晶性シリコン膜を形成することがで
きる。この多結晶性シリコン薄膜によるトップゲート、
ボトムゲート又はデュアルゲート型ＭＯＳＴＦＴを用い
た液晶表示装置は、高いスイッチング特性と低リーク電
流のＬＤＤ構造を有する表示部と、高い駆動能力のＣＭ
ＯＳ、又はｎＭＯＳ、又はｐＭＯＳ周辺駆動回路、映像
信号処理回路、メモリー回路等を一体化した構成が可能
となり、高画質、高精細、狭額縁、高効率、安価な液晶
パネルの実現が可能である。
【０２２８】そして、低温（３００〜４００℃）で形成
できるので、安価で、大型化が容易な低歪点ガラスを採
用でき、コストダウンが可能となる。しかも、アレイ部
上にカラーフィルタやブラックマスクを作り込むことに
より、液晶表示パネルの開口率、輝度等を改善し、カラ
ーフィルタ基板を不要とし、生産性改善等によるコスト
ダウンが実現する。
【０２２９】第３の実施の形態 本実施の形態は、本発明を有機又は無機のエレクトロル
ミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置
に適用したものである。以下にその構造例と製造例を示
す。
【０２３０】＜有機ＥＬ素子の構造例Ｉ＞図２５
（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で段差１９０内に形成された高結晶化率、大粒径の
多結晶性シリコン薄膜によって、スイッチング用ＭＯＳ
ＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネ
ル１１７、ソース領域１２０及びドレイン領域１２１が
形成されている。そして、ゲート絶縁膜１１８上にゲー
ト電極１１５、ソース及びドレイン領域上にソース電極
１２７及びドレイン電極１２８、１３１が形成されてい
る。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲー
トとはドレイン電極１２８を介して接続されていると共
に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁膜
１３６を介してキャパシタＣが形成され、かつ、ＭＯＳ
ＴＦＴ２のドレイン電極１３１は有機ＥＬ素子の陰極１
３８にまで延設されている。
【０２３１】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陰極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陽極（１層目）１３４が形成さ
れ、更に共通の陽極（２層目）１３５が全面に形成され
ている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、
映像信号処理回路、メモリー回路等の製法は、上述した
液晶表示装置に準ずる（以下、同様）。
【０２３２】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続さ
れ、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラ
ス等の基板１１１の面に被着され、陽極（ＩＴＯ膜な
ど）１３４、１３５がその上部に設けられており、従っ
て、上面発光１３６’となる。また、陰極がＭＯＳＴＦ
Ｔ上を覆っている場合は発光面積が大きくなり、このと
きには陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに
入射しないのでリーク電流発生がなく、ＴＦＴ特性の悪
化がない。
【０２３３】また、各画素部周辺に図２５（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。
【０２３４】なお、画素表示部に緑色、青色、赤色の３
色発光層を使用する方法、色変換層を使用する方法、白
色発光層にカラーフィルターを使用する方法のいずれで
も、良好なフルカラーのＥＬ表示装置が実現でき、ま
た、各色発光材料である高分子化合物のスピンコーティ
ング法、又は金属錯体の真空加熱蒸着法においても、長
寿命、高精度、高品質、高信頼性のフルカラー有機ＥＬ
部を生産性良く作成できるので、コストダウンが可能と
なる（以下、同様）。
【０２３５】従来のこの種の有機ＥＬは、アモルファス
又は微結晶シリコンＭＯＳＴＦＴを用いているので、Ｖ
thが変動しても電流値が変わり易く、画質に変動が起き
易い。しかも、移動度が小さいため、高速応答でドライ
ブできる電流にも限界があり、またｐチャンネルの形成
が困難であり、小規模なＣＭＯＳ回路構成さえも困難で
ある。そこで、比較的大面積化が容易であって高信頼性
でキャリア移動度も高く、ＣＭＯＳ回路構成も可能な多
結晶性シリコンＭＯＳＴＦＴを用いることが望ましい
が、従来の多結晶シリコン膜は、１）アモルファスシリ
コン膜を３００〜４００℃のプラズマＣＶＤ法で成膜
し、エキシマレーザーアニールして多結晶シリコン膜化
する。２）アモルファスシリコン膜を４３０〜５００℃
のＬＰＣＶＤ法で成膜し、窒素ガス中で６００℃／５〜
２０ｈｒと８５０℃／０．５〜３ｈｒで固相成長させて
多結晶シリコン膜化する。
【０２３６】しかし、１）は、高価なエキシマレーザー
装置の採用、エキシマレーザーの不安定性起因のＴＦＴ
特性むらと品質問題、生産性低下等によるコストアップ
となる。２）は、６００℃以上、１５〜２０ｈｒｓの長
時間の熱処理のために、汎用ガラス基板を使用できず、
石英ガラス採用となるので、コストアップとなる。ま
た、フルカラー有機ＥＬ層では、その微細加工プロセス
において、電極の酸化や有機ＥＬ材料が酸素、水分にさ
らされたり、加熱で構造変化（溶解あるいは再結晶化）
して劣化しやすいので、各色発光領域を高精度に形成す
るのが難しい。
【０２３７】次に、本実施の形態による有機ＥＬ素子の
製造プロセスを説明すると、まず、図２６の（１）に示
すように、上述した工程を経て多結晶性シリコン薄膜か
らなるソース領域１２０、チャンネル領域１１７及びド
レイン領域１２１を形成した後、ゲート絶縁膜１１８を
形成し、この上にＭＯＳＴＦＴ１、２のゲート電極１１
５をＭｏ−Ｔａ合金等のスパッタリング成膜とフォトリ
ソグラフィ及びエッチング技術により形成し、またＭＯ
ＳＴＦＴ１のゲート電極に接続されるゲートラインをス
パッタリング成膜とフォトリソグラフィ及びエッチング
技術により（以下、同様）形成する。そして、オーバー
コート膜（酸化シリコン等）１３７を触媒ＣＶＤ等の気
相成長法により（以下、同様）形成後、１０００℃、１
０〜３０秒等のＲＴＡ処理によりイオン活性化する。そ
して、ＭＯＳＴＦＴ２のソース電極１２７及びアースラ
インを形成し、更にオーバーコート膜（酸化シリコン／
窒化シリコン積層膜など）１３６を形成する。
【０２３８】次いで、図２６の（２）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２の
ゲート部の窓開けを行った後、図２６の（３）に示すよ
うに、１％Ｓｉ入りＡｌのスパッタリングと汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１
のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％Ｓ
ｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１
のソース電極と、この電極に接続される１％Ｓｉ入りＡ
ｌからなるソースラインを形成する。そして、オーバー
コート膜（酸化シリコン／フォスフィンシリケートガラ
ス／窒化シリコン積層膜など）１３０を形成し、ＭＯＳ
ＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２
のドレイン部と接続した発光部の陰極１３８を形成す
る。
【０２３９】次いで、図２６の（４）に示すように、有
機発光層１３２等及び陽極１３４、１３５を形成する。
【０２４０】なお、上記において、緑色（Ｇ）発光有機
ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有
機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成する
が、これらの有機ＥＬ層は、低分子化合物の場合は真空
加熱蒸着法で形成され、高分子化合物の場合はディッピ
ングコーティング、スピンコーティングなどの塗布法や
インクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列
する方法が用いられる。金属錯体の場合は、昇華可能な
材料を真空加熱蒸着法で形成される。
【０２４１】有機ＥＬ層には、単層型、二層型、三層型
等があるが、ここでは低分子化合物の三層型の例を示
す。 単層型；陽極／バイポーラー発光層／陰極、 二層型；陽極／ホール輸送層／電子輸送性発光層／陰
極、又は陽極／ホール輸送性発光層／電子輸送層／陰
極、 三層型；陽極／ホール輸送層／発光層／電子輸送層／陰
極、又は陽極／ホール輸送性発光層／キャリアブロック
層／電子輸送性発光層／陰極
【０２４２】なお、図２５（Ｂ）の素子において、有機
発光層の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る（以下、同様）。
【０２４３】＜有機ＥＬ素子の構造例II＞図２７
（Ａ）、（Ｂ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン薄膜によって、スイッチ
ング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲ
ートチャンネル１１７、ソース領域１２０及びドレイン
領域１２１が形成されている。そして、ゲート絶縁膜１
１８上にゲート電極１１５、ソース及びドレイン領域上
にソース電極１２７及びドレイン電極１２８、１３１が
形成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴ
ＦＴ２のゲートとはドレイン電極１２８を介して接続さ
れていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１
との間に絶縁膜１３６を介してキャパシタＣが形成さ
れ、かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機Ｅ
Ｌ素子の陽極１４４にまで延設されている。
【０２４４】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陽極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陰極（１層目）１４１が形成さ
れ、更に共通の陰極（２層目）１４２が全面に形成され
ている。
【０２４５】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、
ガラス等の基板１１１の面に被着された陽極１４４を覆
うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層
を覆うように陰極１４１を形成し、全面に陰極１４２を
形成しており、従って、下面発光１３６’となる。ま
た、陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆っ
ている。即ち、全面に、例えば緑色発光有機ＥＬ層を真
空加熱蒸着法等により形成した後に、緑色発光有機ＥＬ
部をフォトリソグラフィ及びドライエッチングで形成
し、連続して同様に、青色、赤色発光有機ＥＬ部を形成
し、最後に全面に陰極（電子注入層）１４１をマグネシ
ウム：銀合金又はアルミニウム：リチウム合金により形
成する。この全面に更に形成した陰極（電子注入層）で
密封するので、外部から有機ＥＬ層間に湿気が侵入する
ことを特に全面被着の陰極１４２により防止して湿気に
弱い有機ＥＬ層の劣化や電極の酸化を防止し、長寿命、
高品質、高信頼性が可能となる（これは、図２５の構造
例Ｉでも陽極で全面被覆されているため、同様であ
る）。また、陰極１４１及び１４２により放熱効果が高
まるので、発熱による薄膜の構造変化（融解又は再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
る。しかも、これによって、高精度、高品質のフルカラ
ーの有機ＥＬ層を生産性良く作成できるので、コストダ
ウンが可能となる。
【０２４６】また、各画素部周辺に図２７（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。なお、このブラックマスク
部１４０は、酸化シリコン膜１４３（これはゲート絶縁
膜１１８と同時に同一材料で形成してよい。）によって
覆われている。
【０２４７】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図２８の（１）に示すように、上述
した工程を経て高結晶化率で大粒径の多結晶性シリコン
薄膜からなるソース領域１２０、チャンネル領域１１７
及びドレイン領域１２１を形成した後、バイアス触媒Ｃ
ＶＤ等の気相成長法によりゲート絶縁膜１１８を形成
し、Ｍｏ−Ｔａ合金等のスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術によりこの上にＭ
ＯＳＴＦＴ１、２のゲート電極１１５を形成し、またＭ
ｏ−Ｔａ合金等のスパッタリング成膜及び汎用フォトリ
ソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１の
ゲート電極に接続されるゲートラインを形成する。そし
て、バイアス触媒ＣＶＤ等の気相成長法によりオーバー
コート膜（酸化シリコン等）１３７を形成後、１０００
℃、１０〜３０秒のＲＴＡ処理によりイオン活性化す
る。そして、１％Ｓｉ入りＡｌのスパッタリング成膜及
び汎用フォトリソグラフィ及びエッチング技術によりＭ
ＯＳＴＦＴ２のドレイン電極１３１及びＶddラインを形
成し、更にバイアス触媒ＣＶＤ等の気相成長法によりオ
ーバーコート膜（酸化シリコン／窒化シリコン積層膜
等）１３６を形成する。
【０２４８】次いで、図２８の（２）に示すように、汎
用フォトリソグラフィ及びエッチング技術によりＭＯＳ
ＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲー
ト部の窓開けを行った後、図２８の（３）に示すよう
に、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術により、ＭＯＳＴ
ＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ
入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１の
ソースに接続される１％Ｓｉ入りＡｌからなるソースラ
インを形成する。そして、オーバーコート膜（酸化シリ
コン／フォスフィンシリケートガラス／窒化シリコン積
層膜など）１３０を形成し、汎用フォトリソグラフィ及
びエッチング技術によりＭＯＳＴＦＴ２のソース部の窓
開けを行い、ＩＴＯ等のスパッタリング及び汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２
のソース部と接続した発光部の陽極１４４を形成する。
【０２４９】次いで、図２８の（４）に示すように、上
記のように有機発光層１３２等及び陰極１４１、１４２
を形成する。
【０２５０】なお、以下に述べる有機ＥＬの各層の構成
材料や形成方法は図２７の例に適用されるが、図２５の
例にも同様に適用されてよい。
【０２５１】緑色発光有機ＥＬ層に低分子化合物を用い
る場合は、ガラス基板上の陽極（ホール注入層）である
電流駆動用ＭＯＳＴＦＴのソース部とコンタクトしたＩ
ＴＯ透明電極上に、連続した真空加熱蒸着法により形成
する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、緑色発光材料であるトリス（８−ヒドロ
キシキシリノ）Ａｌ錯体（Ａｌｑ）等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０２５２】緑色画素部を形成するには、緑色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングにより陰極である電子注入層のアルミニウム：
リチウム合金を除去し、連続して電子輸送層、発光層、
ホール輸送層の低分子系化合物及びフォトレジストを酸
素プラズマエッチングで除去し、緑色画素部を形成す
る。この時に、フォトレジストの下にはアルミニウム：
リチウム合金があるので、フォトレジストがエッチング
されても問題ない。又、この時に、電子輸送層、発光
層、ホール輸送層の低分子系化合物層は、ホール注入層
のＩＴＯ透明電極よりも大きい面積とし、後工程で全面
に形成する陰極１４２の電子注入層（マグネシウム：銀
合金等）と電気的ショートしないようにする。
【０２５３】次に、青色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、青色発光材料であるＤＴＶＢｉのような
ジスチリル誘導体等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０２５４】青色画素部を形成するには、青色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、青色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極１４２の電子注入層（マグネシウム：銀合金等）
と電気的ショートしないようにする。
【０２５５】また、赤色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)
3（Ｐｈｅｎ））等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 銀は有機界面との接着性を増すためにマグネシウム中に
１〜１０原子％添加され、リチウムは安定化のためにア
ルミニウム中に濃度は０．５〜１％添加される。
【０２５６】赤色画素部を形成するには、赤色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、赤色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極１４２の電子注入層（マグネシウム：銀合金等）
と電気的ショートしないようにする。この後に、共通の
陰極１４２の電子注入層（マグネシウム：銀合金等）を
全面に形成する。
【０２５７】陰極である電子注入層は、４ｅＶ以下の仕
事関数を有する材料で作られるのが好ましい。例えば、
１０：１（原子比）のマグネシウム：銀合金の１０〜３
０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５
〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は
有機界面との接着性を増すためにマグネシウム中に１〜
１０原子％添加され、リチウムは安定化のためにアルミ
ニウム中に濃度は０．５〜１％添加される。なお、スパ
ッタリングで成膜してもよい。
【０２５８】第４の実施の形態 本実施の形態は、本発明を電界放出型（フィールドエミ
ッション）ディスプレイ装置（ＦＥＤ：Field Emission
Display）に適用したものである。以下にその構造例と
製造例を示す。
【０２５９】＜ＦＥＤの構造例Ｉ＞図２９（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で段差内に形成された高結晶化率、大粒径の多結晶
性シリコン薄膜によって、スイッチング用ＭＯＳＴＦＴ
１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネル１１
７、ソース領域１２０及びドレイン領域１２１が形成さ
れている。そして、ゲート絶縁膜１１８上にゲート電極
１１５、ソース及びドレイン領域上にソース電極１２７
及びドレイン電極１２８が形成されている。ＭＯＳＴＦ
Ｔ１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン
電極１２８を介して接続されていると共に、ＭＯＳＴＦ
Ｔ２のソース電極１２７との間に絶縁膜１３６を介して
キャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレ
イン領域１２１はそのままＦＥＤ素子のＦＥＣ（電界放
出カソード）にまで延設され、エミッタ領域１５２とし
て機能している。
【０２６０】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン薄膜からなるエミッタ領域１
５２上に電界放出エミッタとなるｎ型多結晶性シリコン
膜１５３が形成され、更にｍ×ｎ個の各エミッタに区画
するための開口を有するように、絶縁膜１１８、１３
７、１３６及び１３０がパターニングされ、この上面に
はゲート引き出し電極１５０が被着されている。
【０２６１】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０２６２】この構造のＦＥＣにおいては、ゲート引き
出し電極１５０の開口下には、本発明に基づいて形成さ
れた多結晶性シリコン薄膜１５２上に成長されたｎ型多
結晶性シリコン膜１５３が露出し、これがそれぞれ電子
１５４を放出する薄膜型のエミッタとして機能する。即
ち、エミッタの下地となる多結晶性シリコン薄膜１５２
は、大粒径（グレインサイズ数１００ｎｍ以上）のグレ
インからなっているため、これをシードとしてその上に
ｎ型多結晶性シリコン膜１５３をバイアス触媒ＣＶＤ等
によって成長させると、この多結晶性シリコン膜１５３
はさらに大きな粒径で成長し、表面が電子放出にとって
有利な微細な凹凸１５８を生じるように形成されるので
ある。尚、この時に、多結晶性ダイヤモンド膜、窒素含
有又は非含有の炭素薄膜、窒素含有又は非含有の炭素薄
膜表面に多数の微細突起構造（例えばカーボンナノチュ
ーブ）を有する電子放出体（エミッタ）としてもよい。
【０２６３】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０２６４】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、次の（１）、
（２）の利点を得ることができる。
【０２６５】（１）気密容器内にあるガスがエミッタ１
５３から放出された電子により正イオン化されて絶縁層
上にチャージアップし、この正電荷が絶縁層下にあるＭ
ＯＳＴＦＴに不要な反転層を形成し、この反転層からな
る不要な電流経路を介して余分な電流が流れるために、
エミッタ電流の暴走が起きる。しかし、ＭＯＳＴＦＴ上
の絶縁層に金属遮蔽膜１５１を形成してアース電位に落
としているので、チャージアップ防止が可能となり、エ
ミッタ電流の暴走を防止できる。
【０２６６】（２）エミッタ１５３から放出された電子
の衝突により蛍光体１５６が発光するが、この光により
ＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生
し、リーク電流となる。しかし、ＭＯＳＴＦＴ上の絶縁
層に金属遮蔽膜１５１が形成されているので、ＭＯＳＴ
ＦＴへの光入射が防止され、ＭＯＳＴＦＴの動作不良は
生じない。
【０２６７】また、バイアス触媒ＣＶＤ等により、少な
くとも多結晶性シリコンＭＯＳＴＦＴのドレイン領域に
連続してｎ型多結晶性シリコン膜等の電子放出体（エミ
ッタ）が形成されているので、その接合性が良好であ
り、高効率のエミッタ特性が可能となる。
【０２６８】また、１つの画素表示部の電子放出体（エ
ミッタ）領域を複数に分割し、それぞれにスイッチング
素子のＭＯＳＴＦＴを接続すれば、たとえ１つのＭＯＳ
ＴＦＴが故障しても、他のＭＯＳＴＦＴが動作するの
で、１つの画素表示部は必ず電子放出する構成となって
おり、高品質で歩留が高く、コストダウンできる。又、
これらのＭＯＳＴＦＴにおいて、電気的オープン不良の
ＭＯＳＴＦＴは問題ないが、電気的ショートしたＭＯＳ
ＴＦＴはレーザーリペアで分離できるので、高品質で歩
留が高く、コストダウンできる。
【０２６９】これに比べて、従来のＦＥＤでは、シリコ
ン単結晶基板を用いるために、基板コストが高く、ウエ
ーハサイズ以上の大面積化が困難である。そして、カソ
ード電極表面に減圧ＣＶＤ等により導電性の多結晶シリ
コン膜を形成し、その表面にプラズマＣＶＤ等により結
晶性ダイヤモンド膜を形成して電子放出体を構成するこ
とが提案されているが、減圧ＣＶＤ時の成膜温度が６３
０℃と高く、ガラス基板を採用できないので、コストダ
ウンが難しい。そして、その減圧ＣＶＤによる多結晶シ
リコン膜は粒径が小さく、その上の結晶性ダイヤモンド
膜も粒径が小さく、電子放出体の特性が良くない。更
に、プラズマＣＶＤのために、反応エネルギーが不足し
ているので、良い結晶性ダイヤモンド膜は得にくい。
又、透明電極又はＡｌ、Ｔｉ、Ｃｒ等の金属のカソード
電極と導電性の多結晶シリコン膜の接合性が悪いので、
良好な電子放出特性は得られない。
【０２７０】次に、本実施の形態によるＦＥＤの製造プ
ロセスを説明すると、まず、図３０の（１）に示すよう
に、上述した工程を経て全面に多結晶性シリコン薄膜１
１７を形成した後、汎用フォトリソグラフィ及びエッチ
ング技術によりＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエ
ミッタ領域にアイランド化し、プラズマＣＶＤ、触媒Ｃ
ＶＤ法等により全面に保護用酸化シリコン膜１５９を形
成する。
【０２７１】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０２７２】次いで、図３０の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
【０２７３】次いで、図３０の（３）に示すように、バ
イアス又は非バイアス触媒ＣＶＤによりエミッタ領域を
形成する多結晶性シリコン薄膜１５２をシードに、モノ
シランとＰＨ3等のドーパントを適量比率で混合し、表
面に微細凹凸１５８を有し、ドーパントを例えば５×１
０20〜１×１０21ａｔｏｍｓ／ｃｃ含有するｎ型多結晶
性シリコン膜１５３を１〜５μｍ厚にエミッタ領域に形
成し、同時に他の酸化シリコン膜１５９及びガラス基板
１１１上にはｎ型アモルファスシリコン膜１６０を１〜
５μｍ厚に形成する。
【０２７４】次いで、図３０の（４）に示すように、上
述したバイアス触媒ＡＨＡ処理時の水素系活性種などの
作用により、アモルファスシリコン膜１６０を選択的に
エッチング除去し、酸化シリコン膜１５９のエッチング
除去後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリコ
ン膜等）１１８を形成する。
【０２７５】次いで、図３０の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、１０００℃、１０〜２０秒のＲＴＡ処理等で
イオン活性化を行う。その後に、ＭＯＳＴＦＴ２のソー
ス部窓開け後にスパッタリング法によるＭｏ−Ｔａ合金
等の耐熱性金属でＭＯＳＴＦＴ２のソース電極１２７及
びアースラインを形成する。更に、プラズマＣＶＤ、触
媒ＣＶＤ等によりオーバーコート膜（酸化シリコン／窒
化シリコン積層膜等）１３６を形成する。
【０２７６】次いで、図３１の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
【０２７７】次いで、図３１の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２７の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１５３を露出させ、上述した
バイアス触媒ＡＨＡ処理での水素系活性種等でクリーニ
ングすると同時に、水素系活性種等の選択的エッチング
作用により微細な凹凸を顕著化させる。
【０２７８】＜ＦＥＤの構造例II＞図３２（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で段差内に形成された高
結晶化率、大粒径の多結晶性シリコン薄膜によって、ス
イッチング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ
２のゲートチャンネル１１７、ソース領域１２０及びド
レイン領域１２１が形成されている。そして、ゲート絶
縁膜１１８上にゲート電極１１５、ソース及びドレイン
領域上にソース電極１２７及びドレイン電極１２８が形
成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦ
Ｔ２のゲートとはドレイン電極１２８を介して接続され
ていると共に、ＭＯＳＴＦＴ２のソース電極１２７との
間に絶縁膜１３６を介してキャパシタＣが形成され、か
つ、ＭＯＳＴＦＴ２のドレイン領域１２１はそのままＦ
ＥＤ素子のＦＥＣ（電界放出カソード）にまで延設さ
れ、エミッタ領域１５２として機能している。
【０２７９】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン薄膜からなるエミッタ領域１
５２上に電界放出エミッタとなるｎ型多結晶性ダイヤモ
ンド膜１６３が形成され、更にｍ×ｎ個の各エミッタに
区画するための開口を有するように、絶縁膜１１８、１
３７、１３６及び１３０がパターニングされ、この上面
にはゲート引き出し電極１５０が被着されている。
【０２８０】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０２８１】この構造のＦＥＣは、ゲート引き出し電極
１５０の開口下には、本発明に基づいて形成された多結
晶性シリコン薄膜１５２上に成長されたｎ型多結晶ダイ
ヤモンド膜１６３が露出し、これがそれぞれ電子１５４
を放出する薄膜型のエミッタとして機能する。即ち、エ
ミッタの下地となる多結晶性シリコン膜１５２は、大粒
径（グレインサイズ数１００ｎｍ以上）のグレインから
なっているため、これをシードとしてその上にｎ型多結
晶性ダイヤモンド膜１６３を触媒ＣＶＤ等によって成長
させると、この多結晶性ダイヤモンド膜１６３はやはり
大粒径で成長し、表面が電子放出にとって有利な微細な
凹凸１６８を生じるように形成されるのである。尚、こ
の時に、窒素含有又は非含有の炭素薄膜、窒素含有又は
非含有の炭素薄膜表面に多数の微細突起構造（例えばカ
ーボンナノチューブ）を有する電子放出体（エミッタ）
としてもよい。
【０２８２】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０２８３】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、上述したと同様
に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成
してアース電位に落とし、チャージアップ防止が可能と
なり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴ
ＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているの
で、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴ
の動作不良は生じない。
【０２８４】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図３３の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン薄膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
【０２８５】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０２８６】次いで、図３３の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
【０２８７】次いで、図３３の（３）に示すように、バ
イアス又は非バイアス触媒ＣＶＤによりエミッタ領域を
形成する多結晶性シリコン薄膜１５２をシードに、モノ
シランとメタン（ＣＨ4）及びドーパントを適量比率混
合し、表面に微細凹凸１６８を有するｎ型多結晶性ダイ
ヤモンド膜１６３をエミッタ領域に形成し、同時に他の
酸化シリコン膜１５９及びガラス基板１１１上にはｎ型
アモルファスダイヤモンド膜１７０を形成する。
【０２８８】次いで、図３３の（４）に示すように、上
述したバイアス触媒ＡＨＡ処理時の水素系活性種等の作
用により、アモルファスダイヤモンド膜１７０を選択的
にエッチング除去し、酸化シリコン膜１５９のエッチン
グ除去後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリ
コン膜等）１１８を形成する。
【０２８９】次いで、図３４の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＲＴＡ等の１０００℃、１０〜２０秒のイオ
ン活性化処理を行う。この後に、ＭＯＳＴＦＴ２のソー
ス部窓開け後にスパッタリング法によるＭｏ−Ｔａ合金
等の耐熱性金属でＭＯＳＴＦＴ２のソース電極１２７及
びアースラインを形成する。更に、プラズマＣＶＤ、触
媒ＣＶＤ等によりオーバーコート膜（酸化シリコン／窒
化シリコン積層膜など）１３６を形成する。
【０２９０】次いで、図３４の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
【０２９１】次いで、図３４の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図３４の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１６３を露出させ、上述した
バイアス触媒ＡＨＡ処理での水素系活性種でクリーニン
グすると同時に、水素系活性種等の選択的エッチング作
用により微細な凹凸を顕著化させる。
【０２９２】なお、上記において、多結晶性ダイヤモン
ド膜１６３を成膜する際、使用する原料ガスとしての炭
素含有化合物は、例えば １）メタン、エタン、プロパン、ブタン等のパラフィン
系炭化水素 ２）アセチレン、アリレン系のアセチレン系炭化水素 ３）エチレン、プロピレン、ブチレン等のオレフィン系
炭化水素 ４）ブタジエン等のジオレフィン系炭化水素 ５）シクロプロパン、シクロブタン、シクロペンタン、
シクロヘキサン等の脂環式炭化水素 ６）シクロブタジエン、ベンゼン、トルエン、キシレ
ン、ナフタリン等の芳香族炭化水素 ７）アセトン、ジエチルケトン、ベンゾフェノン等のケ
トン類 ８）メタノール、エタノール等のアルコール類 ９）トリメチルアミン、トリエチルアミン等のアミン類 １０）グラファイト、石炭、コークス等の炭素原子のみ
からなる物質 であってよく、これらは、１種を単独で用いることもで
きるし、２種以上を併用することもできる。
【０２９３】また、使用可能な不活性ガスは、例えばア
ルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラ
ドンである。ドーパントとしては、例えばホウ素、リチ
ウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリ
ウム等を含む化合物又は単体が使用可能であり、そのド
ーピング量は１０16ａｔｏｍｓ／ｃｃ以上であってよ
い。
【０２９４】第５の実施の形態 本実施の形態は、本発明を光電変換装置としての太陽電
池に適用したものである。以下にその製造例を示す。
【０２９５】まず、図３５の（１）に示すように、ステ
ンレス等の金属基板１１１上に、所定の形状／寸法の段
差を有する凹部を形成し、シリコン又は／及びカーボン
超微粒子を付着させて、上述したバイアス触媒ＡＨＡ処
理、バイアス触媒ＣＶＤ法等によって、シリコン又は／
及びダイヤモンド構造のカーボンの超微粒子層をシード
にｎ型多結晶性シリコン膜７を凹部内に形成する。この
多結晶性シリコン膜７は、上述のマルチバイアス触媒Ａ
ＨＡ処理により形成してよく、高結晶化率、大粒径の錫
又は他のIV族元素（Ｇｅ、Ｐｂ）の単独又は混合物含有
のｎ型多結晶性シリコン膜として１００〜２００ｎｍ厚
に形成する。この多結晶性シリコン膜７には、リン等の
ｎ型不純物をＰＨ3等としてモノシランと共に供給して
例えば１×１０17〜１×１０18ａｔｏｍｓ／ｃｃ含有さ
せる。
【０２９６】次いで、図３５の（２）に示すように、多
結晶性シリコン膜７上に、これをシードにしてバイアス
触媒ＣＶＤ等により錫又は他のIV族元素（Ｇｅ、Ｐｂ）
の単独又は混合物含有のｉ型多結晶性シリコン膜１８
０、錫又は他のIV族元素（Ｇｅ、Ｐｂ）の単独又は混合
物含有のｐ型多結晶性シリコン膜１８１等を成長させ、
光電変換層を形成する。
【０２９７】例えば、バイアス触媒ＣＶＤにより、モノ
シランに水素化錫（ＳｎＨ4）を適量比率で混合してｉ
型の大粒径の錫含有多結晶性シリコン膜１８０を２〜５
μｍ厚に成長させ、この上に、モノシランにｐ型不純物
ボロン（Ｂ2Ｈ6など）と水素化錫（ＳｎＨ4）を適量比
率混合して、例えば１×１０17〜１×１０18ａｔｏｍｓ
／ｃｃ含有させたｐ型の大粒径の錫含有多結晶性シリコ
ン膜１８１を１００〜２００ｎｍ厚に形成する。この時
にそれぞれの膜中に錫又は他のIV族元素（Ｇｅ、Ｐｂ）
の単独又は混合物、例えば錫を１×１０16ａｔｏｍｓ／
ｃｃ以上、好ましくは１×１０18〜１×１０20ａｔｏｍ
ｓ／ｃｃ含有させることにより、結晶粒界に存在する結
晶不整及び応力を低減させるので、キャリア移動度向上
を図ることができる（これは、ｎ型又はｐ型多結晶性シ
リコン膜７、１８１を形成する場合も同様である）。
【０２９８】また、上述したマルチバイアス触媒ＡＨＡ
処理を行ってよい。例えば、バイアス触媒ＣＶＤでｎ型
又はｐ型の錫含有多結晶性シリコン薄膜を２０〜５０ｎ
ｍ厚に成長させた後、バイアス触媒ＡＨＡ処理を行い、
バイアス触媒ＣＶＤでｎ型又はｐ型の錫含有多結晶性シ
リコン薄膜を２０〜５０ｎｍ厚に成長させ、バイアス触
媒ＡＨＡ処理後、更にバイアス触媒ＣＶＤでｎ型又はｐ
型の錫含有多結晶性シリコン薄膜を２０〜５０ｎｍに成
長させた後、バイアス触媒ＡＨＡ処理を行うように、各
処理を必要回数繰り返す方法で成膜してもよい（これは
ｉ型多結晶性シリコン膜１８０の場合も同様である）。
この方法によって、より高結晶化率でより大きい粒径の
錫含有多結晶性シリコン膜を形成できる。また、成膜途
中で原料ガス供給量を増加して、高速成膜としてもよ
い。
【０２９９】次いで、図３５の（３）に示すように、上
記の方法で形成したｎ−ｉ−ｐ接合の高結晶化率で大粒
径の錫含有多結晶性シリコン膜の全面に、透明電極１８
２を形成する。例えば、汎用スパッタリング技術によ
り、無反射コート用の１３０〜１５０ｎｍ厚のＩＴＯ
（Indium Tin Oxide）又はＩＺＯ（Indium Zinc Oxid
e）膜等の透明電極１８２を形成する。そして、この上
に、汎用スパッタリング技術により、メタルマスクを用
いて、所定領域に銀等のくし型電極１８３を１００〜１
５０ｎｍ厚に形成する。
【０３００】なお、上記の膜は錫又は他のIV族元素を必
ずしも含有していなくてもよいが、この場合も上記と同
様に製造することができる。また、上記のｎ−ｉ−ｐ接
合構造以外にも、ｐ−ｉ−ｎ接合、ｐ−ｎ接合、ｎ−ｐ
接合等の構造も同様に作製することができる。
【０３０１】本実施の形態による太陽電池は、本発明に
基づく高結晶化率で大粒径の多結晶性シリコン膜によっ
て、高キャリア移動度で変換効率の大きい光電変換薄膜
を形成でき、良好な表面テクスチャ構造と裏面テクスチ
ャ構造が形成されるので、光封じ込め効果が高く、変換
効率の大きい光電変換薄膜を形成できる。これはまた、
太陽電池に限らず、電子写真用の感光体ドラム等の薄膜
光電変換装置にも有利に利用することができる。
【０３０２】これに比べて、従来のこの種の光電変換装
置では、ＲＦプラズマＣＶＤ、ＶＨＦプラズマＣＶＤ等
によりアモルファスカーボン薄膜を形成し、プラズマ水
素処理でカーボン超微粒子を形成してこれを多結晶シリ
コン結晶成長の核として大粒径多結晶シリコン膜を形成
しており、ｎ型多結晶シリコン層とｉ型多結晶シリコン
活性層及びｐ型多結晶シリコン層を連続成膜し、その全
面にＩＴＯ膜を積層し、最後にくし型電極を形成して、
２μｍ厚程度の薄膜多結晶性シリコン太陽電池を得てい
る。
【０３０３】ところが、この従来法では、次のような欠
点を回避できない。 １）ＲＦプラズマＣＶＤ、ＶＨＦプラズマＣＶＤ法等に
よる低温形成の結晶質シリコン系薄膜は、そのエネルギ
ーが低いので、原料ガスの化学的分解反応やプラズマ水
素処理が不十分になりやすく、結晶粒径が小さいので、
移動度が小さく、しかも粒界の多さやピンホール等のた
めに局部的な電気的ショート又はリークによる過剰電流
が発生しやすく、光電変換層として必要な数μｍの膜厚
に堆積させたときに膜の内部応力や歪が大きくなって、
最悪の場合には膜が剥離してしまうという問題がある。
これによって、光電変換層の製造歩留や信頼性を著しく
低下させ、それを含む光電変換装置の実用化を目指す上
で大きな支障となる。 ２）ＲＦプラズマＣＶＤ、ＶＨＦプラズマＣＶＤ等のプ
ラズマＣＶＤ法はエネルギーが低いので、原料ガスの利
用効率が５〜１０％と低い。このために、生産性が低
く、コストダウンしにくい。
【０３０４】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々変形が可能である。
【０３０５】例えば、上述したバイアス触媒ＣＶＤ法と
バイアス触媒ＡＨＡ処理の繰り返し回数や各条件は種々
変更してよく、用いる基板等の材質も上述したものに限
定されることはない。
【０３０６】また、本発明は、表示部等の内部回路や周
辺駆動回路及び映像信号処理回路及びメモリー回路等の
ＭＯＳＴＦＴに好適なものであるが、それ以外にもダイ
オードなどの素子の能動領域や、抵抗、キャパシタンス
（容量）、配線、インダクタンス等の受動領域を本発明
による多結晶性シリコン薄膜で形成することも可能であ
る。
【０３０７】
【発明の作用効果】本発明は上述したように、基体上に
多結晶性半導体薄膜を形成するに際し、前記基体上に所
定の形状／寸法の段差を有する凹部を形成し、少なくと
もこの凹部内にシリコン及び／又はカーボンからなる超
微粒子を付着させ、水素又は水素含有ガスを加熱された
触媒体に接触させ、これによって生成した水素系活性種
をグロー放電開始電圧以下の電界又は／及び磁界の作用
下で前記超微粒子に作用させてクリーニングを行い、シ
リコン又は／及びダイヤモンド構造のカーボン超微粒子
をシードにバイアス触媒ＣＶＤ等により前記半導体材料
薄膜を気相成長させているので、次の（１）〜（７）に
示すような顕著な作用効果が得られる。
【０３０８】（１）基板の任意の指定場所に適当な形状
及び寸法の段差を有する凹部を形成し、そこにシリコン
パウダー等の超微粒子を付着分散させ、バイアス触媒Ａ
ＨＡ処理での水素系活性種の作用により、この超微粒子
のアモルファス成分を選択的にエッチング除去し、更に
この超微粒子の表面の酸化膜及び有機汚れ等を除去でき
るので、この超微粒子を結晶成長の核（シード）として
バイアス又は非バイアス触媒ＣＶＤ、高密度バイアス触
媒ＣＶＤ法等により、ばらつきの少ない大きな粒径の多
結晶性シリコン膜等を指定された領域に形成できる。Ｅ
ＣＲ放電の水素プラズマ処理に比べ、バイアス触媒ＡＨ
Ａ処理は強いエネルギーの有効面積が広く（触媒体の大
きさで自由に設定できる。）、そのばらつきが小さいの
で、大面積の基板処理の生産性が高く、また安価なため
に汎用性が高い。
【０３０９】（２）絶縁性基板の任意の指定場所に高性
能、高品質のＴＦＴを形成でき、その集積回路基板を自
由に形成できる。そして、必要に応じて、絶縁性基板上
のＴＦＴ形成領域の適当な寸法及び形状の段差を有する
凹部内に大粒径多結晶性シリコン膜が埋め込まれた面を
研磨して、平坦な大粒径多結晶性シリコン膜面の基板が
得られるので、高性能、高品質の多結晶性シリコン半導
体装置、電気光学装置等の製造が可能となる。
【０３１０】（３）このバイアス触媒ＡＨＡ処理は、減
圧下（例えば１０〜５０Ｐａの水素系キャリアガス）
で、水素を高温の触媒体（融点未満の８００〜２０００
℃、例えばタングステンでは１５００〜２０００℃）に
接触させて、大量の高温の水素系活性種（水素系分子、
水素系原子、活性化水素イオン等）を生成し、これを基
板上に形成したシリコン及び／又はカーボン超微粒子に
吹き付けると（但し、基板温度は特に３００〜４００
℃）、大量の高温の水素系活性種（水素系分子、水素系
原子、活性化水素イオン等）が有する熱エネルギーに加
えて上記電界による加速電界又は／及び磁界での十分な
指向性運動エネルギーにより超微粒子に移動して、その
温度を局部的に上昇させ、水素系活性種の作用により超
微粒子表面の有機物や酸化被膜をエッチングしてクリー
ニング除去し、超微粒子（クラスタ）を確実に安定して
点在させることができ、これを次の多結晶性シリコン等
の結晶成長の核（シード）として有効に働かせることが
できる。
【０３１１】（４）こうしてバイアス触媒ＡＨＡ処理さ
れて得られる超微粒子をシードとして、この上に半導体
材料薄膜がグロー放電開始電圧以下の電界又は／及び磁
界の作用下でのバイアス触媒ＣＶＤ又は高密度バイアス
触媒ＣＶＤにより多結晶化され易い状態で（多結晶性半
導体薄膜として）成長し易くなり、特に次のバイアス触
媒ＡＨＡ処理及びバイアス触媒ＣＶＤ等により、上記多
結晶性半導体薄膜上に気相成長されたシリコン膜等はこ
の多結晶性半導体薄膜をシードとして結晶化が促進され
るので、目的とする高結晶化率、高品質の多結晶性半導
体薄膜を得ることができる。この結果、トップゲート型
のみならず、ボトムゲート型、デュアルゲート型ＭＯＳ
ＴＦＴでも、高いキャリア（電子／正孔）移動度の高結
晶化率で大粒径の多結晶性シリコン薄膜等が得られるた
めに、この高性能の多結晶性シリコン等の半導体を使用
した高速、高電流密度の半導体薄膜装置、電気光学装
置、更には高効率の太陽電池等の製造が可能となる。
【０３１２】（５）従来のＲＦ／ＶＨＦプラズマＣＶＤ
に比べ、バイアス触媒ＣＶＤは高いエネルギーで原料ガ
スを効率良く熱分解及び触媒反応させるので、原料ガス
の利用効率が高く、成膜速度が大きいので、生産性が高
く、コストダウンが図れる。
【０３１３】（６）バイアス触媒ＣＶＤ及びバイアス触
媒ＡＨＡ処理は、プラズマの発生なしに行えるので、プ
ラズマによるダメージがなく、またプラズマＡＨＡ処理
に比べ、シンプルで安価な装置を実現できる。
【０３１４】（７）バイアス触媒ＡＨＡ処理は基体温度
を低温化しても上記水素系活性種のエネルギーが大きい
ために、目的とするシリコン及び／又はダイヤモンド構
造のカーボンの超微粒子が確実に安定して得られること
から、基体温度を特に３００〜４００℃と低温化して
も、多結晶性半導体薄膜が超微粒子をシードに効率良く
成長し、従って大型で安価な低歪点の絶縁基板（ガラス
基板、耐熱性樹脂基板等）を使用でき、この点でもコス
トダウンが可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＭＯＳＴＦＴ
の製造プロセスを工程順に示す断面図である。
【図２】同、製造プロセスを工程順に示す断面図であ
る。
【図３】同、製造プロセスを工程順に示す断面図であ
る。
【図４】同、製造プロセスを工程順に示す断面図であ
る。
【図５】同、製造に用いる触媒ＣＶＤ及び触媒ＡＨＡ処
理用の装置の一状態での概略断面図である。
【図６】同、この装置の他の状態での概略断面図であ
る。
【図７】同、この装置をより詳細に示す概略断面図であ
る。
【図８】同、バイアス方式による装置の概略断面図であ
る。
【図９】同、バイアス方式による他の装置の概略断面図
である。
【図１０】同、バイアス方式による他の装置の概略断面
図である。
【図１１】同、この装置を用いた処理時のガス流量のタ
イミングチャートである。
【図１２】同、この装置のガス供給系の概略図である。
【図１３】同、この処理により得られた半導体膜のラマ
ンスペクトルを比較して示すグラフである。
【図１４】同、半導体薄膜の結晶化率を比較して示すグ
ラフである。
【図１５】同、触媒体及びこの支持体の純度による膜中
の重金属濃度を比較して示すグラフである。
【図１６】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図１７】同、製造プロセスを工程順に示す断面図であ
る。
【図１８】同、製造プロセスを工程順に示す断面図であ
る。
【図１９】同、製造プロセスを工程順に示す断面図であ
る。
【図２０】同、ＬＣＤの全体の概略レイアウトを示す斜
視図である。
【図２１】同、ＬＣＤの等価回路図である。
【図２２】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。
【図２３】同、製造プロセスを工程順に示す断面図であ
る。
【図２４】同、ＬＣＤのＭＯＳＴＦＴを各種示す断面図
である。
【図２５】本発明の第３の実施の形態による有機ＥＬ表
示装置の要部の等価回路図（Ａ）、同要部の拡大断面図
（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
【図２６】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
【図２７】同、他の有機ＥＬ表示装置の要部の等価回路
図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部
の断面図（Ｃ）である。
【図２８】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
【図２９】本発明の第４の実施の形態によるＦＥＤの要
部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び
同要部の概略平面図（Ｃ）である。
【図３０】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
【図３１】同、製造プロセスを工程順に示す断面図であ
る。
【図３２】同、他のＦＥＤの要部の等価回路図（Ａ）、
同要部の拡大断面図（Ｂ）及び同要部の平面図（Ｃ）で
ある。
【図３３】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
【図３４】同、製造プロセスを工程順に示す断面図であ
る。
【図３５】本発明の第５の実施の形態による太陽電池の
製造プロセスを工程順に示す断面図である。
【符号の説明】
１、６１、９８、１１１、１５７…基板、７、６７…多
結晶性シリコン薄膜、１４、６７、１１７…チャンネ
ル、１５、７５、１０２、１０５、１１５…ゲート電
極、８、６８、１０３、１０４、１０６、１１８…ゲー
ト絶縁膜、２０、２１、８０、８１、１２０、１２１…
ｎ+型ソース又はドレイン領域、２４、２５、８４、８
５…ｐ+型ソース又はドレイン領域、２７、２８、８
６、９２、１３０、１３６、１３７…絶縁膜、２９、３
０、８７、８８、８９、９０、９１、９３、９７、１２
７、１２８、１３１…電極、４０…原料ガス、４２…シ
ャワーヘッド、４４…成膜室、４５…サセプタ、４６…
触媒体、４７…シャッター、４８…触媒体電源、４９…
バイアス電源、９４、９６…配向膜、９５…液晶、９９
…カラーフィルタ層、１００Ａ…シリコン又はカーボン
微粒子、１００Ｂ…クリーニングされたシリコン又はカ
ーボン微粒子、１００’、１４０…ブラックマスク層、
１３２、１３３…有機発光層、１３４、１３５、１４４
…陽極、１３８、１４１、１４２、１７１…陰極、１５
０…ゲート引き出し電極（ゲートライン）、１５１…遮
蔽膜、１５２…エミッタ、１５３…ｎ型多結晶性シリコ
ン膜、１５５…バックメタル、１５６…蛍光体、１５
８、１６８…微細凹凸、１６３…ｎ型多結晶性ダイヤモ
ンド膜、１８０…ｉ型多結晶性シリコン膜、１８１…ｐ
型多結晶性シリコン膜、１８２…透明電極、１８３…く
し型電極、１９０…凹部、２００、２０１…電極、２０
２、２０３…磁極（永久磁石）、２０４…電磁石
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｆ 9/30 ３６５ Ｇ０９Ｆ 9/30 ３６５Ｚ ５Ｆ０５２ 9/35 9/35 ５Ｆ１１０ Ｈ０１Ｊ 9/02 Ｈ０１Ｊ 9/02 Ｂ ５Ｇ４３５ Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 21/20 21/336 27/08 ３３１Ｅ 27/08 ３３１ 29/06 ６０１Ｎ 29/06 ６０１ 29/66 Ｅ 29/66 Ｈ０５Ｂ 33/10 29/786 33/12 Ｂ Ｈ０５Ｂ 33/10 33/14 Ａ 33/12 33/22 Ｚ 33/14 Ｈ０１Ｌ 29/78 ６１８Ａ 33/22 ６２６Ｃ ６１８Ｂ ６１８Ｇ ６２７Ａ ６２７Ｇ ６２７Ｆ ６２３Ｚ ６１２Ｂ Ｆターム(参考） 2H092 HA06 JA24 JA25 JA26 JB58 KA04 KA18 KB04 KB22 MA05 MA07 MA13 MA19 MA27 MA29 NA25 NA29 QA07 3K007 AB04 AB11 AB18 BA06 BB07 CA01 CB01 DA01 DB03 EB00 FA01 GA04 5C094 AA07 AA08 AA31 AA43 AA44 BA03 BA12 BA27 BA32 BA34 BA43 CA19 CA24 DA09 DA13 DB01 DB04 EA04 EA05 EA06 EA10 EB02 ED03 ED11 ED15 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 JA01 JA02 5F045 AA00 AB03 AB40 BB02 BB08 BB14 DP05 EB02 EB03 EE13 EF18 HA16 5F048 AA07 AC04 AC10 BA16 BB01 BC06 BC16 BD04 5F052 AA11 DA02 DA03 DB01 FA01 JA01 JA06 JA07 JA09 JA10 5F110 AA01 AA08 AA16 AA17 AA21 AA28 BB02 BB04 BB05 BB10 CC02 CC08 DD01 DD02 DD03 DD13 DD14 DD21 DD25 EE06 EE09 EE23 EE30 EE44 EE45 FF02 FF03 FF09 FF10 FF23 FF29 FF30 FF32 GG01 GG02 GG03 GG13 GG16 GG25 GG32 GG33 GG34 GG44 GG51 GG52 GG57 GG58 GG60 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL06 HL07 HL23 HM15 NN03 NN04 NN23 NN24 NN25 NN35 NN44 NN46 NN54 NN72 NN73 PP22 PP23 PP40 QQ03 QQ09 QQ11 QQ19 QQ24 5G435 AA04 AA16 AA17 BB02 BB05 BB12 BB15 BB16 CC09 CC12 GG12 HH12 HH13 HH14 KK05

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 基体上に多結晶性半導体薄膜を形成する
    に際し、 前記基体上に適当な形状／寸法の段差を有する凹部を形
    成する工程と、 少なくとも前記凹部内にシリコン及び／又はカーボンか
    らなる超微粒子を付着させる工程と、 水素又は水素含有ガスを加熱された触媒体に接触させ、
    これによって生成した水素系活性種をグロー放電開始電
    圧以下の電界又は／及び磁界の作用下で前記超微粒子に
    作用させてクリーニングを行う工程と、 原料ガス及び水素又は水素含有ガスの少なくとも一部を
    加熱された触媒体に接触させて触媒的に分解させ、少な
    くともこれによって生成したラジカル、イオン等の反応
    種をグロー放電開始電圧以下の電界又は／及び磁界の作
    用下で前記超微粒子をシードに結晶成長させて、半導体
    材料薄膜を気相成長させる工程とを経て前記多結晶性半
    導体薄膜を得る、多結晶性半導体薄膜の形成方法。
  2. 【請求項２】 基体上に多結晶性半導体薄膜を有する半
    導体装置を製造するに際し、 前記基体上に適当な形状／寸法の段差を有する凹部を形
    成する工程と、 少なくとも前記凹部内にシリコン及び／又はカーボンか
    らなる超微粒子を付着させる工程と、 水素又は水素含有ガスを加熱された触媒体に接触させ、
    これによって生成した水素系活性種をグロー放電開始電
    圧以下の電界又は／及び磁界の作用下で前記超微粒子に
    作用させてクリーニングを行う工程と、 原料ガス及び水素又は水素含有ガスの少なくとも一部を
    加熱された触媒体に接触させて触媒的に分解させ、少な
    くともこれによって生成したラジカル、イオン等の反応
    種をグロー放電開始電圧以下の電界又は／及び磁界の作
    用下で前記超微粒子をシードに結晶成長させて、前記半
    導体材料薄膜を気相成長させる工程とを経て前記多結晶
    性半導体薄膜を得る、半導体装置の製造方法。
  3. 【請求項３】 前記超微粒子をペースト状態又は分散液
    状態から付着させ、前記半導体材料薄膜の気相成長後
    に、必要に応じてこの半導体材料薄膜を研磨してこの薄
    膜面を含む表面を平坦化する、請求項１又は２に記載し
    た方法。
  4. 【請求項４】 前記半導体材料薄膜の気相成長後に、水
    素又は水素含有ガスを加熱された触媒体に接触させ、こ
    れによって生成した高温の水素系分子、水素系原子、活
    性化水素イオン等の水素系活性種をグロー放電開始電圧
    以下の電界又は／及び磁界の作用下で前記半導体材料薄
    膜に作用させてアニールを行い、必要あれば、前記半導
    体材料薄膜と同様の半導体材料薄膜の気相成長と前記ア
    ニールとを繰り返す、請求項１又は２に記載した方法。
  5. 【請求項５】 加熱された前記触媒体に、原料ガス及び
    水素系キャリアガスの少なくとも一部を接触させて触媒
    的に分解させ、これによって生成したラジカル、イオン
    等の反応種をグロー放電開始電圧以下の電界又は／及び
    磁界の作用下で加熱された前記基体上に堆積させて前記
    半導体材料薄膜を気相成長させた後、前記原料ガスの供
    給を停止し、加熱された触媒体に前記水素系キャリアガ
    スの少なくとも一部を接触させ、これによって生成した
    高温の水素系分子、水素系原子、活性化水素イオン等の
    水素系活性種をグロー放電開始電圧以下の電界又は／及
    び磁界の作用下で前記半導体材料薄膜に作用させてアニ
    ールを行う、請求項４に記載した方法。
  6. 【請求項６】 前記気相成長時の水素又は水素含有ガス
    供給量よりも前記アニール時の水素又は水素含有ガス供
    給量を多くする、請求項５に記載した方法。
  7. 【請求項７】 タングステン、トリア含有タングステ
    ン、モリブデン、白金、パラジウム、バナジウム、シリ
    コン、アルミナ、金属を付着したセラミックス、及び炭
    化ケイ素からなる群より選ばれた少なくとも１種の材料
    によって、前記触媒体を形成する、請求項１又は２に記
    載した方法。
  8. 【請求項８】 前記触媒体及びこれを支持する支持体の
    純度を９９．９９ｗｔ％（４Ｎ）以上、好ましくは９
    ９．９９９ｗｔ％（５Ｎ）又はそれ以上とする、請求項
    １又は２に記載した方法。
  9. 【請求項９】 前記多結晶性半導体薄膜が多結晶性シリ
    コン薄膜、多結晶性ゲルマニウム薄膜、多結晶性シリコ
    ン−ゲルマニウム膜、多結晶性炭化ケイ素薄膜からな
    り、かつ、前記水素又は水素含有ガスが水素又は水素と
    不活性なガスとの混合ガスからなる、請求項１又は２に
    記載した方法。
  10. 【請求項１０】 前記半導体材料薄膜に錫等のIV族元素
    の少なくとも１種を適量含有させる、請求項９に記載し
    た方法。
  11. 【請求項１１】 前記グロー放電開始電圧以下の電圧と
    して、直流電圧、交流電圧（高周波電圧及び／又は低周
    波電圧）、又は直流電圧に交流電圧（高周波電圧及び／
    又は低周波電圧）を重畳させた電圧を印加する、請求項
    １又は２に記載した方法。
  12. 【請求項１２】 前記高周波電圧の周波数を１〜１００
    ＭＨｚ、前記低周波電圧の周波数を１ＭＨｚ未満とす
    る、請求項１１に記載した方法。
  13. 【請求項１３】 前記多結晶性半導体薄膜によって、薄
    膜絶縁ゲート型電界効果トランジスタのチャンネル、ソ
    ース及びドレイン領域、又は配線、抵抗、容量又は電子
    放出体等を形成する、請求項１又は２に記載した方法。
  14. 【請求項１４】 前記チャンネル、ソース及びドレイン
    領域の形成後に、これらの領域に対し、水素又は水素含
    有ガスを加熱された触媒体に接触させることによって生
    成した水素系活性種を必要あればグロー放電開始電圧以
    下の電界又は／及び磁界の作用下で作用させる、請求項
    １３に記載した方法。
  15. 【請求項１５】 前記多結晶性半導体薄膜内においてゲ
    ート絶縁膜側から外部に向って結晶粒径を小さくして高
    密度化するか、或いはアモルファス半導体薄膜又は微結
    晶含有アモルファス半導体薄膜で前記多結晶性半導体薄
    膜を被覆する、請求項１又は２に記載した方法。
  16. 【請求項１６】 前記アモルファス半導体薄膜又は微結
    晶アモルファス半導体薄膜を除去し、前記多結晶性半導
    体薄膜とコンタクトしたソース、ドレイン電極を形成す
    る、請求項１５に記載した方法。
  17. 【請求項１７】 シリコン半導体装置、シリコン半導体
    集積回路装置、シリコン−ゲルマニウム半導体装置、シ
    リコン−ゲルマニウム半導体集積回路装置、化合物半導
    体装置、化合物半導体集積回路装置、炭化ケイ素半導体
    装置、炭化ケイ素半導体集積回路装置、液晶表示装置、
    有機又は無機エレクトロルミネセンス表示装置、フィー
    ルドエミッションディスプレイ（ＦＥＤ）装置、発光ポ
    リマー表示装置、発光ダイオード表示装置、ＣＣＤエリ
    ア／リニアセンサ装置、ＭＯＳセンサ装置、太陽電池装
    置用の薄膜を製造する、請求項１又は２に記載した方
    法。
  18. 【請求項１８】 内部回路及び周辺回路を有する半導体
    装置、固体撮像装置、電気光学装置等の製造に際し、こ
    れらの少なくとも一部を構成する薄膜絶縁ゲート型電界
    効果トランジスタのチャンネル、ソース及びドレイン領
    域を前記多結晶性半導体薄膜によって形成する、請求項
    １７に記載した方法。
  19. 【請求項１９】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
    界効果トランジスタのドレイン又はソースと接続された
    陰極又は陽極を有する、請求項１８に記載した方法。
  20. 【請求項２０】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上も前記陰極が覆い、或いは前記
    各色用の有機又は無機エレクトロルミネセンス層の各層
    上及び各層間の全面に前記陰極又は陽極が被着されてい
    る装置を製造する、請求項１９に記載した方法。
  21. 【請求項２１】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層を形成する、
    請求項１９に記載した方法。
  22. 【請求項２２】 フィールドエミッションディスプレイ
    装置のエミッタを、前記多結晶性半導体薄膜を介して前
    記薄膜絶縁ゲート型電界効果トランジスタのドレインに
    接続すると共に前記多結晶性半導体薄膜上に成長された
    ｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜又は
    窒素含有又は非含有の炭素薄膜又は窒素含有又は非含有
    の炭素薄膜表面に形成した多数の微細突起構造（例えば
    カーボンナノチューブ）などによって形成する、請求項
    １８に記載した方法。
  23. 【請求項２３】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上にアース電位の金属遮蔽膜を形
    成する、請求項２２に記載した方法。
  24. 【請求項２４】 前記金属遮蔽膜を前記フィールドエミ
    ッションディスプレイ装置のゲート引き出し電極と同一
    材料で同一工程により形成する、請求項２３に記載した
    方法。
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