KR101518794B1 - 박막 트랜지스터의 제작 방법, 및 표시 장치의 제작 방법 - Google Patents
박막 트랜지스터의 제작 방법, 및 표시 장치의 제작 방법 Download PDFInfo
- Publication number
- KR101518794B1 KR101518794B1 KR1020080086855A KR20080086855A KR101518794B1 KR 101518794 B1 KR101518794 B1 KR 101518794B1 KR 1020080086855 A KR1020080086855 A KR 1020080086855A KR 20080086855 A KR20080086855 A KR 20080086855A KR 101518794 B1 KR101518794 B1 KR 101518794B1
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- semiconductor layer
- thin film
- etching
- film transistor
- Prior art date
Links
- 239000010409 thin film Substances 0.000 title claims abstract description 249
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 85
- 238000000034 method Methods 0.000 title claims description 135
- 239000004065 semiconductor Substances 0.000 claims abstract description 404
- 238000005530 etching Methods 0.000 claims abstract description 122
- 238000001312 dry etching Methods 0.000 claims abstract description 37
- 239000012535 impurity Substances 0.000 claims description 95
- 229910052710 silicon Inorganic materials 0.000 claims description 36
- 239000010703 silicon Substances 0.000 claims description 36
- 239000004020 conductor Substances 0.000 claims description 8
- 238000007667 floating Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 907
- 239000000758 substrate Substances 0.000 description 144
- 239000004973 liquid crystal related substance Substances 0.000 description 108
- 239000010408 film Substances 0.000 description 89
- 239000007789 gas Substances 0.000 description 79
- 230000008569 process Effects 0.000 description 41
- 238000006243 chemical reaction Methods 0.000 description 39
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 35
- 238000012545 processing Methods 0.000 description 33
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 30
- 239000013078 crystal Substances 0.000 description 29
- 239000001257 hydrogen Substances 0.000 description 29
- 229910052739 hydrogen Inorganic materials 0.000 description 29
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 28
- 230000015572 biosynthetic process Effects 0.000 description 27
- 239000000463 material Substances 0.000 description 27
- 229910052581 Si3N4 Inorganic materials 0.000 description 25
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 25
- 229910021424 microcrystalline silicon Inorganic materials 0.000 description 24
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 21
- 230000006870 function Effects 0.000 description 21
- 239000011241 protective layer Substances 0.000 description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 20
- 230000005684 electric field Effects 0.000 description 20
- 150000003376 silicon Chemical class 0.000 description 18
- 229910052782 aluminium Inorganic materials 0.000 description 16
- 125000006850 spacer group Chemical group 0.000 description 15
- 238000011282 treatment Methods 0.000 description 15
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 14
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 14
- 229910052757 nitrogen Inorganic materials 0.000 description 13
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 12
- 229910021417 amorphous silicon Inorganic materials 0.000 description 12
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- 238000001020 plasma etching Methods 0.000 description 12
- 239000000243 solution Substances 0.000 description 12
- 229910052717 sulfur Inorganic materials 0.000 description 12
- 239000011593 sulfur Substances 0.000 description 12
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 11
- 238000000151 deposition Methods 0.000 description 11
- 239000001307 helium Substances 0.000 description 11
- 229910052734 helium Inorganic materials 0.000 description 11
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 11
- 239000001301 oxygen Substances 0.000 description 11
- 229910052760 oxygen Inorganic materials 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 10
- 229910052786 argon Inorganic materials 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 9
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 9
- 229910052796 boron Inorganic materials 0.000 description 9
- 230000008021 deposition Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 9
- 239000011737 fluorine Substances 0.000 description 9
- 229910052731 fluorine Inorganic materials 0.000 description 9
- 239000011521 glass Substances 0.000 description 9
- 229910003437 indium oxide Inorganic materials 0.000 description 9
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 9
- 229910052743 krypton Inorganic materials 0.000 description 9
- DNNSSWSSYDEUBZ-UHFFFAOYSA-N krypton atom Chemical compound [Kr] DNNSSWSSYDEUBZ-UHFFFAOYSA-N 0.000 description 9
- 229910052750 molybdenum Inorganic materials 0.000 description 9
- 239000011733 molybdenum Substances 0.000 description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 239000002356 single layer Substances 0.000 description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- GQPLMRYTRLFLPF-UHFFFAOYSA-N Nitrous Oxide Chemical compound [O-][N+]#N GQPLMRYTRLFLPF-UHFFFAOYSA-N 0.000 description 8
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 229910052799 carbon Inorganic materials 0.000 description 8
- 239000003085 diluting agent Substances 0.000 description 8
- 238000009616 inductively coupled plasma Methods 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- 239000000956 alloy Substances 0.000 description 7
- 125000004429 atom Chemical group 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 7
- 239000002994 raw material Substances 0.000 description 7
- 230000002441 reversible effect Effects 0.000 description 7
- 229910052719 titanium Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910045601 alloy Inorganic materials 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 6
- 239000006227 byproduct Substances 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229910052754 neon Inorganic materials 0.000 description 6
- GKAOGPIIYCISHV-UHFFFAOYSA-N neon atom Chemical compound [Ne] GKAOGPIIYCISHV-UHFFFAOYSA-N 0.000 description 6
- 229920005989 resin Polymers 0.000 description 6
- 239000011347 resin Substances 0.000 description 6
- 229910052990 silicon hydride Inorganic materials 0.000 description 6
- 239000002344 surface layer Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 229920001940 conductive polymer Polymers 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 150000002431 hydrogen Chemical class 0.000 description 5
- 230000007246 mechanism Effects 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 238000005192 partition Methods 0.000 description 5
- 238000009832 plasma treatment Methods 0.000 description 5
- 229910052715 tantalum Inorganic materials 0.000 description 5
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 5
- ZCYVEMRRCGMTRW-UHFFFAOYSA-N 7553-56-2 Chemical compound [I] ZCYVEMRRCGMTRW-UHFFFAOYSA-N 0.000 description 4
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 238000004140 cleaning Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 238000010790 dilution Methods 0.000 description 4
- 239000012895 dilution Substances 0.000 description 4
- 239000011630 iodine Substances 0.000 description 4
- 229910052740 iodine Inorganic materials 0.000 description 4
- 230000001678 irradiating effect Effects 0.000 description 4
- 238000010030 laminating Methods 0.000 description 4
- 229960001730 nitrous oxide Drugs 0.000 description 4
- 235000013842 nitrous oxide Nutrition 0.000 description 4
- 229920003023 plastic Polymers 0.000 description 4
- 239000004033 plastic Substances 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920006267 polyester film Polymers 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 230000005236 sound signal Effects 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- WKBOTKDWSSQWDR-UHFFFAOYSA-N Bromine atom Chemical compound [Br] WKBOTKDWSSQWDR-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 3
- 229910000583 Nd alloy Inorganic materials 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- 238000001237 Raman spectrum Methods 0.000 description 3
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 3
- NIXOWILDQLNWCW-UHFFFAOYSA-N acrylic acid group Chemical group C(C=C)(=O)O NIXOWILDQLNWCW-UHFFFAOYSA-N 0.000 description 3
- GDTBXPJZTBHREO-UHFFFAOYSA-N bromine Substances BrBr GDTBXPJZTBHREO-UHFFFAOYSA-N 0.000 description 3
- 229910052794 bromium Inorganic materials 0.000 description 3
- 229910052801 chlorine Inorganic materials 0.000 description 3
- 229910021419 crystalline silicon Inorganic materials 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 239000000945 filler Substances 0.000 description 3
- 229910052736 halogen Inorganic materials 0.000 description 3
- 150000002367 halogens Chemical class 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 3
- 150000002894 organic compounds Chemical class 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229920002620 polyvinyl fluoride Polymers 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 238000009751 slip forming Methods 0.000 description 3
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- 229910001930 tungsten oxide Inorganic materials 0.000 description 3
- 229910052724 xenon Inorganic materials 0.000 description 3
- FHNFHKCVQCLJFQ-UHFFFAOYSA-N xenon atom Chemical compound [Xe] FHNFHKCVQCLJFQ-UHFFFAOYSA-N 0.000 description 3
- 229910017073 AlLi Inorganic materials 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- 229910003902 SiCl 4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 239000011324 bead Substances 0.000 description 2
- DQXBYHZEEUGOBF-UHFFFAOYSA-N but-3-enoic acid;ethene Chemical compound C=C.OC(=O)CC=C DQXBYHZEEUGOBF-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 239000000919 ceramic Substances 0.000 description 2
- SLLGVCUQYRMELA-UHFFFAOYSA-N chlorosilicon Chemical compound Cl[Si] SLLGVCUQYRMELA-UHFFFAOYSA-N 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000004040 coloring Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000007865 diluting Methods 0.000 description 2
- 229910001882 dioxygen Inorganic materials 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 2
- 238000005401 electroluminescence Methods 0.000 description 2
- 239000005038 ethylene vinyl acetate Substances 0.000 description 2
- 230000005281 excited state Effects 0.000 description 2
- 239000011152 fibreglass Substances 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000005984 hydrogenation reaction Methods 0.000 description 2
- 238000003475 lamination Methods 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- AHLBNYSZXLDEJQ-FWEHEUNISA-N orlistat Chemical compound CCCCCCCCCCC[C@H](OC(=O)[C@H](CC(C)C)NC=O)C[C@@H]1OC(=O)[C@H]1CCCCCC AHLBNYSZXLDEJQ-FWEHEUNISA-N 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 229920001200 poly(ethylene-vinyl acetate) Polymers 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000915 polyvinyl chloride Polymers 0.000 description 2
- 239000004800 polyvinyl chloride Substances 0.000 description 2
- 230000001681 protective effect Effects 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 229910052706 scandium Inorganic materials 0.000 description 2
- SIXSYDAISGFNSX-UHFFFAOYSA-N scandium atom Chemical compound [Sc] SIXSYDAISGFNSX-UHFFFAOYSA-N 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- CBECDWUDYQOTSW-UHFFFAOYSA-N 2-ethylbut-3-enal Chemical compound CCC(C=C)C=O CBECDWUDYQOTSW-UHFFFAOYSA-N 0.000 description 1
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 238000006124 Pilkington process Methods 0.000 description 1
- 239000004952 Polyamide Substances 0.000 description 1
- 229910001362 Ta alloys Inorganic materials 0.000 description 1
- NIBNUNQXBQSRRC-UHFFFAOYSA-M [O-2].[OH-].O.O.O.[In+3] Chemical compound [O-2].[OH-].O.O.O.[In+3] NIBNUNQXBQSRRC-UHFFFAOYSA-M 0.000 description 1
- 239000003570 air Substances 0.000 description 1
- 239000003513 alkali Substances 0.000 description 1
- 229910052783 alkali metal Inorganic materials 0.000 description 1
- 150000001340 alkali metals Chemical class 0.000 description 1
- 239000005407 aluminoborosilicate glass Substances 0.000 description 1
- 239000005354 aluminosilicate glass Substances 0.000 description 1
- 229960000510 ammonia Drugs 0.000 description 1
- 229910052788 barium Inorganic materials 0.000 description 1
- DSAJWYNOEDNPEQ-UHFFFAOYSA-N barium atom Chemical compound [Ba] DSAJWYNOEDNPEQ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000004397 blinking Effects 0.000 description 1
- 239000005388 borosilicate glass Substances 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229920001577 copolymer Polymers 0.000 description 1
- 239000002178 crystalline material Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000007872 degassing Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000005283 ground state Effects 0.000 description 1
- HEVJRDIIZYQGQT-UHFFFAOYSA-N indium palladium Chemical compound [Pd].[In] HEVJRDIIZYQGQT-UHFFFAOYSA-N 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 150000002484 inorganic compounds Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000005001 laminate film Substances 0.000 description 1
- 238000013532 laser treatment Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- JTHNLKXLWOXOQK-UHFFFAOYSA-N n-propyl vinyl ketone Natural products CCCC(=O)C=C JTHNLKXLWOXOQK-UHFFFAOYSA-N 0.000 description 1
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 1
- GVGCUCJTUSOZKP-UHFFFAOYSA-N nitrogen trifluoride Chemical compound FN(F)F GVGCUCJTUSOZKP-UHFFFAOYSA-N 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 239000012788 optical film Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000007500 overflow downdraw method Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000000049 pigment Substances 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 229920002647 polyamide Polymers 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 229920000128 polypyrrole Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 229920000123 polythiophene Polymers 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000007348 radical reaction Methods 0.000 description 1
- 239000000376 reactant Substances 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 238000009774 resonance method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000007650 screen-printing Methods 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
- 239000010935 stainless steel Substances 0.000 description 1
- 229910001220 stainless steel Inorganic materials 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000002834 transmittance Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/005—Processes
- H01L33/0054—Processes for devices with an active region comprising only group IV elements
- H01L33/0058—Processes for devices with an active region comprising only group IV elements comprising amorphous semiconductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
본 발명은 리크 전류(leakage current)가 작고, 신뢰성이 높은 반도체 장치의 제작 방법을 제공한다.
박막 트랜지스터의 제작 방법에 있어서, 레지스트 마스크를 사용하여 에칭을 하는 것으로 박막 트랜지스터에 백채널부(back channel portion)를 형성하고, 이 레지스트 마스크를 제거하고, 백채널부의 일부를 에칭하는 것으로, 백채널부상에 잔존하는 에칭 잔사 등을 제거하고, 이것에 의해 발생하는 리크 전류를 저감할 수 있다. 백채널부를 더욱 에칭할 때는 무-바이어스(non-bias)의 드라이 에칭으로 할 수 있다.
박막드랜지스터, 레지스트 마스크, 에칭, 백채널부, 리크 전류
Description
본 발명은 박막 트랜지스터의 제작 방법에 관한 것이다. 또한, 상기 박막 트랜지스터를 갖는 반도체 장치의 제작 방법에 관한 것이며, 반도체 장치로서는 특히 표시 장치를 들 수 있다. 표시 장치로서는 액정 표시 장치 및 EL 표시 장치를 들 수 있다.
최근, 절연성 표면을 갖는 기판(예를 들면, 유리 기판) 위에 형성된 반도체박막(두께 수nm 내지 수백nm 정도)에 의해서 구성된 박막 트랜지스터가 주목받고 있다. 박막 트랜지스터는 IC(Integrated Circuit) 및 전기 광학 장치와 같은 전자 디바이스에 널리 응용되고 있다. 특히, 액정 표시 장치 등으로 대표되는 화상 표시 장치의 스위칭 소자로서 개발이 활발해지고 있다.
액정 표시 장치 등의 화상 표시 장치에서는 스위칭 소자로서, 주로 비정질 반도체막 또는 다결정 반도체막을 사용한 박막 트랜지스터가 사용되고 있다.
비정질 반도체막을 사용한 박막 트랜지스터는 이동도가 낮다. 요컨대, 전류 구동 능력이 낮다. 이 때문에, 비정질 반도체막을 사용한 박막 트랜지스터에 의해 보호 회로를 형성할 때, 충분한 정전 파괴 대책을 하기 위해서는 사이즈가 큰 트랜지스터를 형성해야만 하기 때문에, 협(狹) 프레임화를 저해한다는 문제가 있다. 또한, 사이즈가 큰 트랜지스터를 형성하는 것으로 게이트 전극에 전기적으로 접속되는 주사선과 소스 전극 또는 드레인 전극에 전기적으로 접속되는 신호선의 사이의 기생 용량이 증대하여, 소비 전력의 증대를 초래한다는 문제도 있다.
다결정 반도체막을 사용한 박막 트랜지스터는 비정질 반도체막을 사용한 박막 트랜지스터와 비교하여 이동도가 2자리수 이상 높고, 액정 표시 장치의 화소부와 그 주변의 구동 회로를 동일 기판 위에 형성할 수 있다. 그러나, 다결정 반도체막을 사용한 박막 트랜지스터는 비정질 반도체막을 사용한 박막 트랜지스터와 비교하여, 반도체막의 결정화 및 불순물의 도입(도핑(doping))에 의해 공정이 복잡해진다. 이 때문에, 수율이 낮고, 비용이 높다고 하는 문제가 있다.
다결정 반도체막의 형성 방법으로서는 펄스 발진의 엑시머 레이저 빔(excimer layer beam)을 광학계에 의해 선형으로 가공하여, 비정질 반도체막에 대하여 선형 빔을 주사시키면서 조사하여 결정화하는 기술이 알려져 있다.
또한, 화상 표시 장치의 스위칭 소자로서는 비정질 반도체막을 사용한 박막 트랜지스터 또는 다결정 반도체막을 사용한 박막 트랜지스터 외에, 미결정 반도체막을 사용한 박막 트랜지스터가 알려져 있다(예를 들면, 특허문헌 1 내지 4를 참조).
미결정 반도체막을 사용한 박막 트랜지스터의 제작 방법으로서, 게이트 절연막 위에 비정질 실리콘막을 형성하고, 상기 비정질 실리콘막 위에 금속막을 형성하 고, 상기 금속막에 다이오드 레이저(diode layer)를 조사하여, 비정질 실리콘막을 마이크로크리스탈 실리콘막(microcrystalline semiconductor film)에 개질하는 기술이 알려져 있다. 이 제작 방법에 의하면, 비정질 실리콘막 위에 형성한 금속막은 다이오드 레이저의 빛 에너지를 열 에너지로 변환하는 역할만을 하고, 그 후의 공정에서 제거되었다. 즉, 금속막으로부터의 전도 가열에 의해서만 비정질 실리콘막이 가열되고, 이 열에 의해 미결정 실리콘막을 형성하는 방법이었다(예를 들면, 비특허문헌 1을 참조).
[특허문헌 1] 일본 공개특허공보 제(평)4-242724호
[특허문헌 2] 일본 공개특허공보 2005-49832호
[특허문헌 3] 미국특허 제4409134호
[특허문헌 4] 미국특허 제5591987호
[비특허문헌 1] 토시아키 아라이(Toshiaki Arai) 외, SID 07 다이제스트(SID 07 DIGEST), 2007, p.1370-1373
본 발명은 오프 전류(off current)가 작고, 전기적 특성이 양호한 박막 트랜지스터의 제작 방법을 제공하는 것을 과제로 한다.
본 발명은 백채널부(back channel portion)를 갖는 박막 트랜지스터의 제작 방법으로, 상기 백채널부의 형성 후에 제거한 레지스트 마스크의 잔사 등을 제거하기 위한 에칭 처리를 하는 것을 그 요지로 한다.
본 발명의 하나는 박막 트랜지스터의 제작 방법으로, 레지스트 마스크를 사용하여 에칭을 하는 것으로 상기 박막 트랜지스터에 백채널부를 형성하고, 상기 레지스트 마스크를 제거하고, 상기 백채널부의 일부를 에칭하는 박막 트랜지스터의 제작 방법이다.
본 발명은 특히 역스태거형 박막 트랜지스터(inversely-staggered thin film transistors)에 대하여 적용하면 좋다. 역스태거형 박막 트랜지스터에서는 백채널부에 레지스트 마스크의 잔사가 생기는 경우가 많기 때문이다. 따라서, 본 발명의 하나는 채널 형성 영역이 되는 부분 또는 채널 형성 영역과 중첩하는 부분의 불순물 반도체층의 에칭 후에, 상기 피에칭부에 반도체층이 노출된 상태로 드라이 에칭을 하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다. 즉, 백채널 형성 후에, 레지스트 마스크를 제거하고, 그 후에 또 에칭을 하는 것이 본 발명의 특징의 하나이다.
상기 구성의 본 발명에 있어서, 반도체층에는 예를 들면 비정질 반도체층을 사용하면 좋다. 미결정 반도체층을 사용하면 더욱 바람직하다. 미결정 반도체층에 의해 형성한 박막 트랜지스터는 온 전류가 높아지는 경향이 있기 때문이다. 그러나, 미결정 반도체층의 결정립의 표면은 산화되기 쉽다고 하는 문제가 있다. 이 때문에, 채널 형성 영역의 결정립의 표면에는 산화층이 형성되어 버리는 경우가 많다. 상기 산화층은 캐리어의 이동의 장해가 되어, 박막 트랜지스터의 전기적 특성을 악화(예를 들면, 이동도가 저하)시킨다고 하는 문제가 있다.
그래서, 반도체층으로서 미결정 반도체층을 사용하는 경우에는 미결정 반도체층을 덮어 버퍼층을 형성하는 것이 바람직하다. 버퍼층은 비정질 반도체에 의해 형성한다. 미결정 반도체층과 버퍼층에 사용하는 비정질 반도체층은 동일 재료에 의해 형성하는 것이 바람직하다. 즉, 반도체층으로서 미결정 반도체층을 사용하는 경우의 본 발명의 제작 방법은 이하와 같다.
본 발명의 하나는 박막 트랜지스터의 제작 방법으로, 레지스트 마스크를 사용하여 에칭을 하는 것으로 상기 박막 트랜지스터에 백채널부를 형성하고, 상기 레지스트 마스크를 제거하고, 상기 백채널부의 일부를 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는 게이트 전극층 위에 게이트 절연층, 반도체층 및 불순물 반도체층을 형성하고, 상기 불순물 반도체층 위에 제 1 레지스트 마스크를 선택적으로 형성하고, 상기 반도체층 및 불순물 반도체층을 에칭하여 상기 게이트 전극층과 적어도 일부가 겹치는 섬형 반도체층(island-shaped semiconductor layer)을 형 성하고, 상기 제 1 레지스트 마스크를 제거하고, 상기 게이트 절연층 및 상기 섬형 반도체층 위에 도전층을 형성하고, 상기 도전층 위에 제 2 레지스트 마스크를 선택적으로 형성하고, 상기 도전층을 에칭하는 것으로 소스 전극 및 드레인 전극층을 형성하고, 상기 제 2 레지스트 마스크를 잔존시킨 상태로 상기 섬형 반도체층의 상기 불순물 반도체층을 에칭하는 것으로 상기 반도체층의 일부를 노출시켜 백채널부를 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 소스 전극 및 드레인 전극층을 마스크로 하여 상기 백채널부의 표층부를 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다. 이것을 제 1 제작 방법으로 한다.
본 발명의 하나는 게이트 전극층 위에 게이트 절연층, 반도체층 및 불순물 반도체층을 형성하고, 상기 불순물 반도체층 위에 제 1 레지스트 마스크를 선택적으로 형성하고, 상기 반도체층 및 불순물 반도체층을 에칭하여 상기 게이트 전극층과 적어도 일부가 겹치는 섬형 반도체층을 형성하고, 상기 제 1 레지스트 마스크를 제거하고, 상기 게이트 절연층 및 상기 섬형 반도체층 위에 도전층을 형성하고, 상기 도전층 위에 제 2 레지스트 마스크를 선택적으로 형성하고, 상기 도전층을 에칭하는 것으로 소스 전극 및 드레인 전극층을 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 소스 전극 및 드레인 전극층을 마스크로 하여, 상기 섬형 반도체층의 상기 불순물 반도체층을 에칭하는 것으로 상기 반도체층의 일부를 노출시켜 백채널부를 형성하고, 상기 백채널부의 표층부를 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는 게이트 전극층 위에 게이트 절연층, 반도체층, 불순물 반 도체층 및 도전층을 형성하고, 상기 도전층 위에 오목부를 갖는 제 1 레지스트 마스크를 선택적으로 형성하고, 상기 반도체층, 상기 불순물 반도체층 및 상기 도전층을 에칭하는 것으로 섬형 반도체층과 상기 반도체층 위에 도전층을 형성하면서, 상기 제 1 레지스트 마스크의 오목부를 상기 도전층에 이르게 하는 것으로 제 2 레지스트 마스크를 형성하고, 상기 도전층을 에칭하는 것으로 소스 전극 및 드레인 전극층을 형성하고, 상기 섬형 반도체층의 상기 불순물 반도체층을 에칭하는 것으로 상기 반도체층의 일부를 노출시켜 백채널부를 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 소스 전극 및 드레인 전극층을 마스크로 하여 상기 백채널부의 표층부를 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
본 발명의 하나는 게이트 전극층 위에 게이트 절연층, 반도체층, 불순물 반도체층 및 도전층을 형성하고, 상기 도전층 위에 오목부를 갖는 제 1 레지스트 마스크를 선택적으로 형성하고, 상기 반도체층, 상기 불순물 반도체층 및 상기 도전층을 에칭하는 것으로 섬형 반도체층과 상기 반도체층 위에 도전층을 형성하면서, 상기 제 1 레지스트 마스크의 오목부를 상기 도전층에 이르게 하는 것으로 제 2 레지스트 마스크를 형성하고, 상기 도전층을 에칭하는 것으로 소스 전극 및 드레인 전극층을 형성하고, 상기 제 2 레지스트 마스크를 제거하고, 상기 섬형 반도체층의 상기 불순물 반도체층을 에칭하는 것으로 상기 반도체층의 일부를 노출시켜 백채널부를 형성하고, 상기 소스 전극 및 드레인 전극층을 마스크로 하여 상기 백채널부의 표층부를 에칭하는 것을 특징으로 하는 박막 트랜지스터의 제작 방법이다.
상기 구성의 본 발명에 있어서, 상기 백채널부의 일부의 에칭은 무-바이어 스(non-bias)로 하는 것이 바람직하다. 백채널부에의 데미지(damages)를 저감하기 위해서이다.
상기 구성의 본 발명에 있어서, 상기 백채널부의 에칭은 상기 백채널부의 형성에 사용한 가스와 같은 종류의 가스에 의해 행하는 것이 바람직하다. 백채널부의 형성에 사용한 가스와 같은 종류의 가스에 의해 상기 표층부를 에칭(슬라이트 에칭(slight etching))하면, 스루풋(throughput)을 향상시킬 수 있다. 여기에서 사용하는 가스로서, 예를 들면 염소가스를 들 수 있다.
상기 구성의 본 발명에 있어서, 상기 백채널부의 에칭은 펄스 방전에 의해 행하는 것이 바람직하다. 백채널부에 대한 데미지를 더욱 저감하기 위해서이다.
상기 구성의 본 발명에 있어서, 상기 반도체층은 미결정 반도체층과 비정질 반도체층의 적층으로 이루어지고, 상기 반도체층에 있어서의 상기 불순물 반도체층과 접하는 측에는 상기 비정질 반도체층이 형성되어 있는 것이 바람직하다. 이러한 구조의 박막 트랜지스터에 대하여 본 발명을 적용하는 것으로, 오프 전류를 한층더 낮은 것으로 할 수 있다.
상기 구성의 본 발명의 제작 방법에 의해서 제작한 박막 트랜지스터가 갖는 소스 전극 및 드레인 전극층은 이것에 접속되는 화소 전극층을 형성하고, 상기 화소전극층은 투광성을 갖는 도전성 재료에 의해 형성된다.
상기한 제 1 제작 방법에 의해 제작된 박막 트랜지스터로, 반도체층이 미결정 반도체층 및 비정질 반도체층으로 이루어지는 것으로서는 게이트 전극층과 게이트 전극층을 덮어 형성된 게이트 절연층과 게이트 절연층 위에 형성된 반도체층과 반도체층 위의 일부에 접하여 형성된 제 1 부분 및 상기 제 1 부분에 접하여 형성된 제 2 부분으로 이루어지는 소스 영역 및 드레인 영역과 상기 소스 영역 및 드레인 영역상에 접하여 형성된 상기 소스 전극 및 드레인 전극을 갖고, 상기 소스 영역 및 드레인 영역과 중첩하는 상기 비정질 반도체층은 채널 형성 영역과 중첩하는 상기 비정질 반도체층보다도 두껍고, 상기 소스 영역 및 드레인 영역의 제 1 부분의 측면은 상기 소스 전극 및 드레인 전극과 대략 동일면 위에 존재하고, 상기 소스 영역 및 드레인 영역의 제 2 부분의 측면은 상기 비정질 반도체층의 측면과 대략 동일면 위에 존재한다.
상기한 구조, 즉, 미결정 반도체층 위에 버퍼층을 형성하는 역스태거 구조로 하는 것으로, 온 전류는 채널 형성 영역에서의 게이트 절연층과의 계면 근방(계면으로부터 수십nm 이하의 영역)을 지배적으로 흐르는데 대하여, 오프 전류는 채널 형성 영역의 게이트 절연층으로부터 먼 측의 표층(이하, 백채널부라고 함)을 지배적으로 흐른다. 미결정 반도체는 이동도가 높기 때문에 온 전류를 높게 할 수 있고, 버퍼층인 수소를 포함하는 비정질 반도체층은 박막 트랜지스터의 백채널부에 상당하여, 고저항이기 때문에, 오프 전류를 저감할 수 있다. 따라서, 게이트 절연층과 접하는 측에 미결정 반도체층을 형성하고, 백채널부에 비정질 반도체층을 형성하고, 레지스트 마스크의 제거 후에 상기 백채널부를 에칭하는 것으로, 온 전류가 높고, 오프 전류가 낮은 박막 트랜지스터를 제작할 수 있다.
또한, 미결정 반도체층과 소스 영역 및 드레인 영역의 사이에도 버퍼층을 가지면 좋다. 버퍼층은 미결정 반도체층의 산화를 방지하고, 고저항의 영역으로서 기능한다. 미결정 반도체층과 소스 영역 및 드레인 영역의 사이에, 오목한 부분이 형성된 버퍼층을 갖기 때문에, 이동도가 높고, 리크 전류가 작고, 절연 내압이 높은 박막 트랜지스터를 제작할 수 있다. 박막 트랜지스터의 소스 영역과 드레인 영역의 사이의 리크 전류를 작게 하는 것으로, 오프 전류를 작게 할 수 있다.
본 발명에 있어서, 버퍼층이 형성되는 경우에는 불순물 영역을 에칭한 후의 레지스트 박리 및 세정 후에 채널 형성 영역과 중첩하는 영역의 버퍼층이 노출된 상태로 드라이 에칭을 한다. 또한, 버퍼층이 형성되는 것으로, 미결정 반도체층의 산화를 방지하여, 박막 트랜지스터의 전기적 특성의 열화를 막을 수 있다.
이상과 같이 버퍼층을 형성하는 것으로, 생산성이 높은 채널 에치형의 프로세스를 채용할 수 있다.
또, 본 명세서 중에서, 적층막의 각 층에 관해서는 막과 층을 특별히 구별하지 않고 사용하는 경우가 있는 것으로 한다.
또, 본 명세서에 있어서, 성막에 의해서 얻어지는 미결정 반도체층을, 성막한 후에 미결정 반도체막층에 대하여 레이저광을 조사하여, 결정 성장시킨 층을 LPSAS층이라고 한다.
본 발명에 의해, 오프 전류가 작은 박막 트랜지스터를 제작할 수 있다. 오프 전류를 작게 함으로써, 스위칭 특성이 양호한 박막 트랜지스터를 제작할 수 있다.
즉, 전기적 특성이 양호하고, 또한 신뢰성이 높은 박막 트랜지스터를 저비용 으로 수율 좋게 제작할 수 있다. 또한, 본 발명을 적용하여 제작되는 박막 트랜지스터는 동일 기판 위에 있어서, 소자간의 전기적 특성의 격차가 작아진다.
또한, 드레인 전압의 변화에 의한 드레인 전류의 변화가 작은 박막 트랜지스터를 제작할 수 있다.
또한, 박막 트랜지스터의 채널 길이가 작은 경우에도 Vg-Id 곡선의 상승의 오프 전류를 작게 할 수 있다.
본 발명을 적용한 박막 트랜지스터는 S치가 작고 스위칭 특성이 양호하기 때문에, 이것을 표시 장치에 적용하는 것으로, 표시 장치의 콘트라스트비(contrast ratio)를 향상시켜, 소비 전력을 저감할 수 있다. 또한, 소자간의 전기적 특성의 격차가 작기 때문에, 표시 얼룩이 작은 표시 장치로 할 수 있다.
또, S치는 소스 전극과 드레인 전극의 사이의 전류(서브임계치 전류)가 1자리수 증가하기 위해서 필요한 게이트 전압이고, S치가 작을 수록 게이트 전압에 대한 서브임계치 전류의 경사가 크고, 스위칭 특성이 우수하다.
따라서, 본 발명을 적용한 박막 트랜지스터를 표시 장치에 적용하는 것으로, 표시 장치의 화질을 양호하게 할 수 있다.
본 발명의 실시 형태에 관해서, 도면을 참조하여 이하에 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니다. 본 발명의 취지 및 그 범위로부터 일탈하지 않고 그 형태 및 상세한 것을 여러가지로 변경할 수 있다는 것은 당업자 이면 용이하게 이해되기 때문이다. 따라서, 본 발명은 이하에 개시하는 실시 형태 및 실시예의 기재 내용에만 한정하여 해석되는 것은 아니다. 또, 도면을 사용하여 본 발명의 구성을 설명할 때, 같은 것을 가리키는 부호는 다른 도면간에서도 공통으로 사용한다. 또한, 같은 것을 가리킬 때는 빗금 패턴을 동일하게 하고, 특별히 부호를 붙이지 않는 경우가 있다.
(실시 형태 1)
본 실시 형태에서는 본 발명에 관계되는 박막 트랜지스터의 제작 방법, 및 이것에 의해 제작한 박막 트랜지스터에 관해서, 도면을 참조하여 설명한다.
도 1은 본 발명을 적용한 박막 트랜지스터의 상면도 및 단면도의 일례를 도시한다. 도 1에 도시하는 박막 트랜지스터는 기판(100) 위에 게이트 전극층(102)을 갖고, 게이트 전극층(102) 위에 게이트 절연층(104)을 갖고, 게이트 절연층(104) 위에 반도체층(106)을 갖고, 반도체층(106) 위에 버퍼층(108)을 갖고, 버퍼층(108) 위의 일부에 소스 영역 및 드레인 영역(110)을 갖고, 소스 영역 및 드레인 영역(110) 위에 소스 전극 및 드레인 전극층(112)을 갖고, 소스 전극 및 드레인 전극층(112) 위에 절연층(114)을 갖는다. 각 층은 원하는 형상으로 패턴 형성되어 있다. 절연층(114)은 보호층으로서 기능한다.
또, 본 실시 형태에 있어서의 반도체층(106)으로서, 구체적으로는 미결정 반도체층, 또는 성막 후의 미결정 반도체층에 LP 처리(레이저 처리, Laser Process, 이하 「LP」라고도 함)를 하여 얻어지는 결정성 반도체층을 들 수 있지만, 이것에 한정되지 않고, 반도체층(106)은 결정성을 갖지 않아도 좋다. 또는 다결정 반도체 층으로 대표되는 결정성 반도체층이어도 좋다.
도 1에 도시하는 박막 트랜지스터에 있어서의, 버퍼층(108) 위의 일부에 접하여 형성된 소스 영역 및 드레인 영역(110)은 소스 전극 및 드레인 전극층(112)에 접하는 제 1 부분과 버퍼층(108)에 접하는 제 2 부분으로 이루어진다. 상기 소스 영역 및 드레인 영역과 중첩하는 버퍼층(108)은 채널 형성 영역과 중첩하는 버퍼층(108)보다도 두껍게 형성되어 있다. 또, 도 1에 도시하는 바와 같이, 소스 영역 및 드레인 영역(110)의 제 1 부분의 (내측의) 측면은 소스 전극 및 드레인 전극층(112)의 측면과 대략 동일면 위에 존재하고, 제 2 부분의 (내측의) 측면은 버퍼층(108)의 측면과 대략 동일면 위에 존재한다. 제 1 부분의 측면과 제 2 부분의 측면은 동일 평면 위에 존재하지 않는 경우가 있다.
또, 도 1에 도시하는 박막 트랜지스터는 액정 표시 장치(액정 표시 패널)에 매트릭스형으로 형성되는 화소 트랜지스터이다. 박막 트랜지스터의 소스 전극은 소스 배선에 접속되고, 드레인 전극은 절연층(114)에 형성된 개구부(116)를 통해서 화소 전극층(118)에 접속되어 있다.
또, 소스 전극 및 드레인 전극의 한쪽은 적어도 소스 전극 및 드레인 전극의 다른쪽을 둘러싸는 형상(U자형, ㄷ자형 또는 말굽형)이 되도록 형성되어 있다. 박막 트랜지스터를 U자형(ㄷ자형 또는 말굽형)으로 하는 것으로, 상기 박막 트랜지스터의 채널 폭을 크게 할 수 있고, 충분한 온 전류(on current)를 확보할 수 있다. 또한, 전기적 특성의 격차를 저감할 수 있다. 또, 신뢰성이 향상된다. 그러나, 본 발명은 이것에 한정되지 않고, 박막 트랜지스터는 반드시 U자형(ㄷ자형 또는 말 굽형)이 아니어도 좋다.
다음에, 도 1에 도시하는 박막 트랜지스터의 제작 방법에 관해서, 도면을 참조하여 설명한다. 또, 미결정 반도체를 갖는 n형 박막 트랜지스터는 미결정 반도체를 갖는 p형 박막 트랜지스터보다도 캐리어의 이동도가 높다. 또한, 동일한 기판 위에 형성하는 박막 트랜지스터를 모두 같은 극성으로 통일하면, 공정수를 줄일 수 있어 바람직하다. 이 때문에, 여기에서는 n형의 박막 트랜지스터의 제작 방법에 관해서 설명한다.
우선, 기판(100) 위에 게이트 전극층(102)을 형성한다. 기판(100)은 바륨붕규산유리, 알루미노붕규산유리 또는 알루미노실리케이트유리 등, 퓨전법(fusion method)이나 플로트법(float method)으로 제작되는 무알칼리유리 기판, 세라믹기판 외에, 본 제작공정의 처리 온도 이상의 내열성을 갖는 플라스틱기판 등을 사용할 수 있다. 또한, 스테인레스합금 등의 금속기판의 표면에 절연층을 형성한 기판을 하여도 좋다. 즉, 기판(100)으로서는 절연성 표면을 갖는 기판을 사용한다. 기판(100)이 마더 유리(mother glass)인 경우, 제1세대(예를 들면, 320mm×400mm) 내지 제10세대(예를 들면, 2950mm×3400mm)의 것을 사용하면 좋다.
게이트 전극층(102)은 티타늄, 몰리브덴, 크롬, 탄탈, 텅스텐, 알루미늄, 구리, 네오듐 또는 스칸듐 등의 금속 재료 또는 이들을 주성분으로 하는 합금 재료를 사용하여 형성할 수 있다. 알루미늄을 사용하는 경우에는 탄탈을 첨가하여 합금화한 Al-Ta 합금을 사용하면 힐록(hillock)이 억제되기 때문에 바람직하다. 또한, 네오듐을 첨가하여 합금화한 Al-Nd 합금을 사용하면, 힐록이 억제될 뿐만 아니라, 저항이 낮은 배선을 형성할 수 있기 때문에 더욱 바람직하다. 또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘으로 대표되는 반도체층이나 AgPdCu 합금을 사용하여도 좋다. 또한, 단층으로 형성하여도 좋고 적층으로 형성하여도 좋다. 예를 들면, 알루미늄층 위에 몰리브덴층이 적층된 2층의 적층 구조, 또는 구리층 위에 몰리브덴층을 적층한 2층 구조, 또는 구리층 위에 질화티타늄층 또는 질화탄탈층을 적층한 2층 구조로 하는 것이 바람직하다. 전기적 저항이 낮은 층 위에 배리어층으로서 기능하는 금속층이 적층되는 것으로, 전기적 저항을 낮게 할 수 있고, 또한 금속층으로부터 반도체층으로의 금속 원소의 확산을 방지할 수 있다. 또는 질화티타늄층과 몰리브덴층으로 구성되는 2층의 적층 구조, 또는 두께 50nm의 텅스텐층과 두께 500nm의 알루미늄과 실리콘의 합금층과 두께 30nm의 질화티타늄층을 적층한 3층의 적층 구조로 하여도 좋다. 또한, 3층의 적층 구조로 하는 경우에는 제 1 도전층의 텅스텐 대신에 질화텅스텐을 사용하여도 좋고, 제 2 도전층의 알루미늄과 실리콘의 합금층 대신에 알루미늄과 티타늄의 합금층을 사용하여도 좋고, 제 3 도전층의 질화티타늄층 대신에 티타늄층을 사용하여도 좋다. 예를 들면, Al-Nd 합금층 위에 몰리브덴층을 적층하여 형성하면, 내열성이 우수하고, 또한 전기적 저항이 낮은 도전층을 형성할 수 있다.
게이트 전극층(102)은 스퍼터링법(sputtering method) 또는 진공 증착법에 의해 기판(100) 위에 도전층을 형성하고, 상기 도전층 위에 포토리소그래피법(photolithography method) 또는 잉크젯법에 의해 마스크를 형성하고, 상기 마스크를 사용하여 도전층을 에칭하는 것으로 형성할 수 있다. 또한, 은, 금 또는 구 리 등의 도전성 나노페이스트(manopaste)를 잉크젯법에 의해 기판 위에 토출하여, 소성하는 것으로 형성할 수도 있다. 또, 게이트 전극층(102)과 기판(100)의 밀착성을 향상시켜, 게이트 전극층(102)을 구성하는 재료가 하지(下地)로 확산되는 것을 막는 배리어 메탈로서, 상기한 금속 재료의 질화물층을, 기판(100)과 게이트 전극층(102)의 사이에 형성하여도 좋다. 여기에서는 기판(100) 위에 도전층을 형성하고, 포토 마스크를 사용하여 형성한 레지스트 마스크에 의해 에칭하여, 게이트 전극층(102)을 형성한다.
또, 게이트 전극층(102) 위에는 후의 공정에서 반도체층 및 소스 배선(신호선)을 형성하기 때문에, 단차의 개소에서의 배선 절단 방지를 위해, 측면을 테이퍼형(taper type)으로 가공하는 것이 바람직하다. 또한, 이 공정에서 게이트 배선(주사선)도 동시에 형성할 수 있다. 또, 화소부가 갖는 용량선도 형성할 수 있다. 또, 주사선이란 화소를 선택하는 배선을 말한다.
다음에, 게이트 전극층(102)을 덮어 게이트 절연층을 형성하고, 상기 게이트 절연층 위에 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층을 순차로 형성한다. 또, 적어도 게이트 절연층, 미결정 반도체층 및 비정질 반도체층을 연속적으로 성막하는 것이 바람직하다. 더욱 바람직하게는 불순물 반도체층까지 연속적으로 성막한다. 적어도 게이트 절연층, 미결정 반도체층 및 비정질 반도체층을 대기에 노출시키지 않고 연속하여 성막하는 것으로, 대기 성분이나 대기 중에 부유하는 불순물 원소에 오염되지 않고, 적층막의 각 층의 계면을 형성할 수 있다. 이 때문에, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있고, 신뢰성이 높은 박막 트랜지스터를 수율 좋게 제작할 수 있다.
게이트 절연층(104)은 CVD법 또는 스퍼터링법 등을 사용하여, 산화실리콘, 질화실리콘, 산화질화실리콘 또는 질화산화실리콘으로 형성할 수 있다. 또한, 게이트 절연층(104)은 단층으로 형성하여도 좋고, 이들을 적층하여 형성하여도 좋다. 게이트 절연층(104)으로서, 질화실리콘층 또는 질화산화실리콘층과 산화실리콘층 또는 산화질화실리콘층을 기판측으로부터 이 순서로 적층하여 형성하는 것이 바람직하다. 질화실리콘층 및 질화산화실리콘층은 기판(100)이 불순물 원소를 포함하는 경우에, 이들이 반도체층(106)에 침입하는 것을 방지하는 효과가 높고, 특히 반도체층(106)이 미결정 반도체층인 경우에는 산화실리콘층 및 산화질화실리콘층은 미결정 반도체층과의 계면 특성이 양호하기 때문이다. 또는 게이트 절연층(104)으로서, 산화실리콘층 또는 산화질화실리콘층과 질화실리콘층 또는 질화산화실리콘층과 산화실리콘층 또는 산화질화실리콘층을 기판측으로부터 이 순서로 적층하여 형성하여도 좋다. 또한, 게이트 절연층(104)으로서, 산화실리콘층, 질화실리콘층, 산화질화실리콘층 또는 질화산화실리콘층을 단층으로 형성하여도 좋다. 또, 주파수가 1GHz인 마이크로파 플라즈마 CVD법을 사용하여, 게이트 절연층(104)을 형성하는 것이 바람직하다. 마이크로파 플라즈마 CVD법으로 형성한 산화질화실리콘층 및 질화산화실리콘층은 막질이 치밀하기 때문에 절연 내압이 높고, 박막 트랜지스터의 신뢰성을 높일 수 있다.
게이트 절연층(104)은, 바람직하게는 질화산화실리콘층 위에 산화질화실리콘층을 적층하여 형성하여 2층 구조로 한다. 게이트 절연층(104)은 50nm 이상, 바람 직하게는 50nm 이상 400nm 이하, 더욱 바람직하게는 150nm 이상 300nm 이하가 되도록 형성한다. 질화산화실리콘층을 사용하면, 기판(100)에 포함되는 알칼리금속 등의 반도체층(106)으로의 혼입을 방지할 수 있다. 또한, 산화질화실리콘층을 사용하는 것으로, 게이트 전극층(102)에 알루미늄을 사용한 경우에 생길 수 있는 힐록을 방지하고, 또, 게이트 전극층(102)의 산화를 방지할 수 있다.
또, 산화질화실리콘은 그 조성으로서, 질소보다도 산소의 함유량이 많은 것으로, 산소가 55 내지 65원자%, 질소가 1 내지 20원자%, 실리콘이 25 내지 35원자%, 수소가 0.1 내지 10원자%의 농도범위로 포함되는 것을 말한다. 또한, 질화산화실리콘이란 그 조성으로서, 산소보다도 질소의 함유량이 많은 것으로, 산소가 15 내지 30원자%, 질소가 20 내지 35원자%, 실리콘이 25 내지 35원자%, 수소가 15 내지 25원자%의 농도범위로 포함되는 것을 말한다.
반도체층(106)이, 미결정 반도체층에 대하여 LP 처리를 하여 형성되는 층인 경우에는 게이트 절연층(104)을 형성한 후, 미결정 반도체층의 형성 전에 미결정 반도체층의 밀착성 향상 및 레이저 처리에 의한 산화를 방지하기 위한 층을 게이트 절연층(104) 위에 형성하는 것이 바람직하다. 이러한 산화를 방지하기 위한 층으로서, 예를 들면, 산화질화실리콘층을 질화실리콘층의 사이에 둔 적층 구조의 층을 들 수 있다. 반도체층(106)이, 미결정 반도체층에 대하여 LP 처리를 하여 형성되는 층인 경우에는 이 처리에 의해, 이 위에 형성되는 반도체층(106)의 밀착성을 향상시켜, LP시의 산화를 방지할 수 있다.
반도체층(106)은 박막 트랜지스터의 채널 형성 영역으로서 기능한다. 반도 체층(106)이 미결정 반도체층인 경우에는 비정질과 결정 구조(단결정, 다결정을 포함함)의 중간적인 구조의 반도체 재료를 포함하는 미결정 반도체층을 형성한다. 또, 이것에 대하여 LP 처리를 하는 것으로 전기적 특성을 향상시킬 수 있다.
여기에서, 미결정 반도체는 자유 에너지적으로 안정된 제 3 상태를 갖는 반도체로, 단거리 질서를 갖고 격자 일그러짐을 갖는 결정질이면 좋고, 그 입경을 수nm 이상 20nm 이하로 하여 비정질 반도체 중에 분산시켜 존재시키는 것이 가능하면 좋다. 미결정 반도체의 대표적인 예인 미결정 실리콘은 그 라만 스펙트럼(Raman spectrum)이 단결정 실리콘을 나타내는 520.6cm-1보다도 저파수측으로 시프트하고 있다. 즉, 481cm-1 이상 520.6cm-1 이하의 사이에 미결정 실리콘의 라만 스펙트럼의 피크(peak)가 있다. 또한, 미결합수(댕글링 본드(dangling bond))를 종단하기 위해서, 수소 또는 할로겐을 적어도 1원자% 또는 그 이상 포함시키는 것이 바람직하다. 이러한 미결정 반도체층에 관한 기술은 예를 들면, 특허문헌 3에 개시되어 있다.
또, 라만 스펙트럼의 피크의 반값 폭을 사용하는 것으로, 미결정 반도체층에 포함되는 결정립의 입경을 산출하는 것이 가능하다. 그러나, 실제로 미결정 반도체층에 포함되는 결정립은 둥근 형상이 아니라고 생각된다.
또, 본 발명에 사용하는 미결정 반도체층의 바람직한 형태로서는 게이트 절연층 위에 미결정 실리콘(Semi-Amorphous Silicon, 이하, 「SAS」라고도 함)층을 퇴적시키는 것으로 형성하고, 이 층의 표면측으로부터 레이저광을 조사함으로써 형 성되는 LPSAS층을 들 수 있다. 이하에, 이 LPSAS층에 관해서 설명한다.
상기한 레이저광은 비정질 실리콘층과 게이트 절연층의 계면에까지 작용시킬 수 있다. 이것에 의하여, 비정질 실리콘층의 표면측에서의 결정을 핵으로 하여, 상기 표면으로부터 게이트 절연층의 계면을 향하여 결정 성장이 진행하여, 대략 기둥형의 결정이 성장한다. LP 처리에 의한 결정 성장은 결정 입경을 확대시키는 것이 아니라, 층의 두께 방향에서의 결정성을 개선하는 것이다.
상기한 LP 처리는 직사각형 장척형으로 집광(선형 레이저 빔에 성형)하는 것으로, 예를 들면 730mm×920mm의 유리 기판 위의 비정질 실리콘층을 1회의 레이저 빔 스캔으로 처리함으로써 행할 수 있다. 이 경우, 선형의 레이저 빔을 겹치는 비율(오버랩율)을 0 내지 98%, 바람직하게는 85 내지 95%로 하여 행하면 좋다. 이것에 의해, 기판 1장당의 처리 시간이 단축되어, 생산성을 향상시킬 수 있다. 단, 레이저 빔의 형상은 선형에 한정되지 않고, 면형이어도 좋다. 또한, 본 LP 처리는 유리 기판의 사이즈에 한정되지 않고, 여러 가지의 사이즈의 기판을 사용할 수 있다. LP 처리를 하는 것으로, 미결정 반도체층과 게이트 절연층의 계면 근방의 영역의 결정성이 개선되고, 보톰-게이트 구조(bottom-gate structure)를 갖는 박막 트랜지스터의 전기적 특성을 향상시키는 효과를 갖는다.
상기한 성장에 의하면, 종래의 저온 폴리 실리콘에 생긴 표면의 요철(리지(ridge)라고 불리는 볼록형체)이 형성되지 않고, LP 처리 후의 실리콘 표면은 높은 평활성이 유지된다. 또, 저온 폴리 실리콘이어도 게이트 전극이 반도체층의 바로 아래에 존재하는 경우에는 상기 반도체층에는 리지가 형성되지 않는 경우가 많 다.
본 실시 형태에 있어서, 성막 후의 비정질 실리콘층에 직접적으로 레이저광을 작용시켜 얻어지는 결정성의 실리콘층은 종래에 있어서의 퇴적된 채로의 미결정 실리콘층, 또는 전도 가열에 의해 개질된 미결정 실리콘층(비특허 문헌 1에 있어서의 것)은 그 성장 메카니즘 및 형성되는 층의 성질이 다르다. 그러나, 본 발명은 이것에 한정되지 않는다. 요컨대, 비특허문헌 1 등에 있어서의 미결정 실리콘을 갖는 박막 트랜지스터이어도 본 발명을 적용할 수 있다.
또한, 미결정 반도체층 중의 캐리어 이동도는 대강 1㎠/V·sec 이상 20㎠/V·sec 이하이고, 비정질 반도체층을 사용한 박막 트랜지스터의 이동도의 약 2배 이상 20배 이하이다. 이 때문에, 미결정 반도체층에 의해 형성되는 박막 트랜지스터에서는 비정질 반도체에 의해 형성되는 박막 트랜지스터와 비교하여, 가로축이 게이트 전압이고, 세로축이 드레인 전류인, 전류-전압 특성을 나타내는 곡선의 상승 부분의 경사가 급준해진다. 여기에서, 게이트 전압이란 소스 전극의 전위에 대한 게이트 전극의 전위차를 말하고, 드레인 전류란 소스 전극과 드레인 전극의 사이에 흐르는 전류를 말한다. 따라서, 미결정 반도체층을 채널 형성 영역에 사용한 박막 트랜지스터는 온 전류가 높고, 스위칭 소자로서의 응답성이 우수하고, 고속 동작이 가능하다. 표시 장치의 스위칭 소자로서, 채널 형성 영역이 미결정 반도체층에 의해 형성되는 박막 트랜지스터를 사용하면, 채널 형성 영역의 면적, 즉 박막 트랜지스터의 면적을 축소할 수 있다. 또한, 구동 회로의 일부 또는 전체를 화소부와 같은 기판 위에 일체 형성하고, 시스템-온-패널(system-on-panel)을 형성할 수도 있 다.
미결정 반도체층은 주파수가 수십MHz 이상 수백MHz 이하의 고주파 플라즈마 CVD법 또는 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD법을 사용하여, 기판 위에 직접 형성할 수 있다. 대표적으로는 SiH4 또는 Si2H6 등의 수소화실리콘을 수소로 희석하여 사용할 수 있다. 또한, 수소화실리콘과 수소에 첨가하여, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1 또는 복수종의 희석 가스 원소로 희석하여 형성할 수도 있다. 희석은 수소화실리콘에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배 정도로 한다. 또, 수소화실리콘 대신에, SiH2Cl2, SiHCl3, SiCl4 또는 SiF4 등을 사용할 수도 있다. 또한, 주파수가 1GHz 이상의 마이크로파 플라즈마법에 의해 형성한 층은 전자 밀도가 높고, 원료가스인 수소화실리콘의 해리가 용이해진다. 이 때문에, 주파수가 수십MHz 이상 수백MHz 이하의 고주파 플라즈마 CVD법을 사용한 경우와 비교하여, 미결정 반도체층의 제작이 용이하고, 성막 속도를 높일 수 있고, 생산성을 향상시킬 수 있다.
또한, 미결정 반도체층은 가전자(價電子) 제어를 목적으로 한 불순물 원소를 첨가하지 않을 때에 약한 n형의 전기 전도성을 나타내기 때문에, 박막 트랜지스터의 채널 형성 영역으로서 기능하는 미결정 반도체층에는 p형을 부여하는 불순물 원소를 성막과 동시에, 또는 성막한 후에 첨가하여, 임계치 전압 Vth를 제어할 수 있다. p형을 부여하는 불순물 원소로서는 대표적으로는 붕소가 있고, B2H6, BF3 등의 불순물 기체를 1ppm 내지 1000ppm, 바람직하게는 1 내지 100ppm의 비율로 수소화실리콘에 혼입시키는 것으로 형성하면 좋다. 그리고, 미결정 반도체층에서의 붕소의 농도를 예를 들면 1×1014 내지 6×1016atoms/㎤로 하면 좋다.
또한, 미결정 반도체층의 산소 농도는 1×1019atoms/㎤ 이하, 바람직하게는 5×1018atoms/㎤ 이하, 질소 및 탄소의 농도는 5×1018atoms/㎤ 이하, 바람직하게는 1×1018atoms/㎤ 이하로 하는 것이 바람직하다. 미결정 반도체층에 혼입할 수 있는 산소, 질소 및 탄소의 농도를 저감하는 것으로, 미결정 반도체층의 채널 형성 영역이 n형 반도체가 되는 것을 방지할 수 있다. 또한, 이 원소의 농도가 소자간에서 격차가 생기면, 임계치 전압 Vth에 격차가 생긴다. 이 때문에, 이 농도를 극력 저감하는 것으로, 기판 위에 형성된 소자의 임계치 전압 Vth의 격차를 적게 할 수 있다.
반도체층(106)이 미결정 반도체층인 경우에는 2nm 이상 60nm 이하, 바람직하게는 10nm 이상 30nm 이하의 두께로 형성한다. 미결정 반도체층의 두께를 2nm 이상 60nm 이하로 하는 것으로, 박막 트랜지스터를 완전 공핍형으로 할 수 있다. 또한, 미결정 반도체층의 성막 속도는 비정질 반도체층의 성막 속도의 1/10 내지 1/100으로 느리기 때문에, 얇게 형성하여, 스루풋을 향상시키는 것이 바람직하다.
또, 반도체층(106)의 표면에, 비정질 반도체층, 또는 수소, 질소 또는 할로 겐을 포함하는 비정질 반도체층을 형성하는 것으로, 반도체층(106)에 포함되는 결정립의 표면의 자연 산화를 방지할 수 있다.
그러나, 미결정 반도체층 및 LPSAS층은 오프 전류가 높다는 문제도 있다.
그래서, 반도체층(106)을 덮어 버퍼층(108)을 형성하면 좋다. 버퍼층(108)을 형성하는 경우에는 반도체층(106)의 표면에, 결정립의 자연 산화를 방지하는 층을 형성하지 않아도 결정립의 표면의 자연 산화를 방지할 수 있다.
버퍼층(108)은 반도체층(106)과 같은 재료를 사용하여, 비정질 반도체층을 형성하고, 에칭하여 패턴을 형성함으로써 형성할 수 있다. 비정질 반도체층이 실리콘에 의해 형성되는 경우에는 SiH4, Si2H6 등의 수소화실리콘에 의해, 플라즈마 CVD법을 사용하여 형성할 수 있다. 또한, 상기한 수소화실리콘에, 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희석 가스 원소에 의해 희석하여 사용하는 것으로, 비정질 반도체층을 형성할 수 있다. 수소화실리콘의 유량의 1배 이상 20배 이하, 바람직하게는 1배 이상 10배 이하, 더욱 바람직하게는 1배 이상 5배 이하의 유량의 수소를 사용하면, 수소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 상기한 수소화실리콘과 질소 또는 암모니아와의 혼합 가스를 사용하는 것으로, 질소를 포함하는 비정질 반도체층도 형성할 수 있다. 또한, 상기한 수소화실리콘에, 불소, 염소, 브롬 또는 요오드를 포함하는 기체(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)를 사용하면, 불소, 염소, 브롬 또는 요오드를 포함하는 비정질 반도체층을 형성할 수 있다. 또, 수소화실리콘 대신에, SiH2Cl2, SiHCl3, SiCl4, SiF4 등을 사용할 수 있다. 또, 이 비정질 반도체층의 두께는 100nm 이상 500nm 이하로 하고, 바람직하게는 150nm 이상 400nm 이하로 하고, 더욱 바람직하게는 200nm 이상 300nm 이하로 한다.
또한, 버퍼층(108)은 타깃으로서 비정질 반도체를 사용하여, 수소 또는 희석 가스 중에서 스퍼터링함으로써 형성한 비정질 반도체층이어도 좋다. 이 때, 암모니아, 질소 또는 일산화이질소를 분위기 중에 포함시키면, 질소를 포함하는 비정질 반도체층을 형성할 수 있다. 또한, 분위기 중에 불소, 염소, 브롬 또는 요오드를 포함하는 기체(F2, Cl2, Br2, I2, HF, HCl, HBr, HI 등)를 포함시킴으로써, 불소, 염소, 브롬 또는 요오드를 포함하는 비정질 반도체층을 형성할 수 있다.
또한, 버퍼층(108)으로서, 반도체층(106)의 표면에 플라즈마 CVD법 또는 스퍼터링법에 의해 비정질 반도체층을 형성한 후에, 비정질 반도체층의 표면을 수소 플라즈마, 질소 플라즈마 또는 할로겐 플라즈마에 의해 처리하여, 비정질 반도체층의 표면을 수소화, 질소화 또는 할로겐화하여도 좋다. 또는 비정질 반도체층의 표면을, 헬륨 플라즈마, 네온 플라즈마, 아르곤 플라즈마 또는 크립톤 플라즈마 등으로 플라즈마 처리하여도 좋다.
버퍼층(108)은 비정질 반도체층에 의해 형성하지만, 이 비정질 반도체층은 결정립을 포함하지 않는 것이 바람직하다. 이 때문에, 주파수가 수십MHz 내지 수백MHz의 고주파 플라즈마 CVD법 또는 마이크로파 플라즈마 CVD법에 의해 형성하는 경우에는 결정립을 포함하지 않는 비정질 반도체층이 되도록 성막한다.
또, 버퍼층(108)의 형성시에는 인이나 붕소 등의 1 도전형을 부여하는 불순물 원소가 포함하지 않도록 주의를 요한다. 특히, 임계치 전압을 제어하기 위해서 반도체층(106)에 첨가된 붕소, 또는 소스 영역 및 드레인 영역(110)에 포함되는 인이 버퍼층(108)에 혼입되지 않는 것이 바람직하다. 예를 들면, 반도체층(106)이 붕소를 포함하고, 또한 버퍼층(108)이 인을 포함하는 경우에는 반도체층(106)과 버퍼층(108)의 사이에 PN 접합이 형성되어 버린다. 또한, 버퍼층(108)이 붕소를 포함하고, 또한 소스 영역 및 드레인 영역(110)이 인을 포함하는 경우에는 버퍼층(108)과 소스 영역 및 드레인 영역(110)의 사이에 PN 접합이 형성되어 버린다. 또는 버퍼층(108)에, 붕소와 인의 쌍방이 혼입되는 것으로, 재결합 중심이 생기고, 리크 전류가 생기는 원인이 된다. 버퍼층(108)이 이 불순물 원소를 포함하지 않는 것으로, 리크 전류를 저감할 수 있다. 또한, 소스 영역 및 드레인 영역(110)과 반도체층(106)의 사이에, 인 및 붕소 등의 불순물 원소를 포함하지 않는 버퍼층(108)을 갖는 것으로, 채널 형성 영역이 되는 반도체층(106), 및 소스 영역 및 드레인 영역(110)에 불순물 원소가 침입하는 것을 방지할 수 있다.
또한, 버퍼층(108)은 수소, 질소 또는 할로겐을 포함하는 비정질 반도체에 의해 형성하면 좋다. 비정질 반도체의 에너지 갭은 미결정 반도체와 비교하여 크고(비정질 반도체의 에너지 갭은 1.6eV 이상 1.8eV 이하이고, 미결정 반도체의 에너지 갭은 1.1eV 이상 1.5eV 이하임), 전기적 저항이 높고, 이동도가 낮다(미결정 반도체의 1/5 내지 1/10이다). 이 때문에, 형성되는 박막 트랜지스터에 있어서, 소스 영역 및 드레인 영역(110)과 반도체층(106)의 사이에 형성되는 버퍼층(108)은 고저항의 영역으로서 기능하고, 반도체층(106)이 채널 형성 영역으로서 기능하는 것이 바람직하다. 이 때문에, 박막 트랜지스터의 오프 전류를 저감할 수 있다. 이러한 박막 트랜지스터를 액정 표시 장치의 스위칭 소자로서 사용한 경우에는 액정 표시 장치의 콘트라스트를 향상시킬 수 있다.
반도체층(106)이 산화되면, 상기 박막 트랜지스터의 이동도가 저하되고, 서브임계치 홀드치가 증대하기 때문에, 박막 트랜지스터의 전기적 특성이 악화된다. 버퍼층(108)이, 반도체층(106)의 표면을 덮도록 형성되는 것으로, 미결정 반도체층이 갖는 결정립(특히, 표면)의 산화를 방지할 수 있고, 박막 트랜지스터의 전기적 특성의 악화를 저감할 수 있다. 버퍼층(108)의 오목한 부분(반도체층(106)의 채널 형성 영역과 중첩하는 부분)에 수소 및 불소 중 어느 것 또는 쌍방이 포함하면, 산소가 버퍼층(108)을 통과하는 것을 효과적으로 방지하여, 반도체층(106)의 산화를 방지하는 효과를 더욱 높일 수 있다.
소스 영역 및 드레인 영역(110)은 불순물 반도체층을 형성하고, 이 불순물 반도체층을 후에 에칭하는 것으로 형성할 수 있다. n형의 박막 트랜지스터를 형성하는 경우에는 대표적으로는 불순물 원소로서 인을 첨가하면 좋고, 수소화실리콘에 PH3 등의 n형을 부여하는 불순물 원소를 포함하는 기체를 첨가하여 형성할 수 있다. 또한, p형의 박막 트랜지스터를 형성하는 경우에는 대표적인 불순물 원소로서 붕소를 첨가하면 좋고, 수소화실리콘에 B2H6 등의 p형을 부여하는 불순물 원소를 포함하는 기체를 첨가하면 좋다. 소스 영역 및 드레인 영역(110)은 미결정 반도체 또는 비정질 반도체에 의해 형성할 수 있다. 소스 영역 및 드레인 영역(110)은 2nm 이상 60nm 이하의 두께로 형성한다. 요컨대, 반도체층(106)과 같은 정도의 두께로 하면 좋다. 소스 영역 및 드레인 영역(110)을 얇게 하면, 스루풋을 향상시킬 수 있다.
본 발명에서는 상술한 바와 같이, 게이트 절연층으로부터 불순물 반도체층까지를 연속 성막하는 것이 바람직하다. 여기에서, 이 층을 연속 성막하는 것이 가능한 마이크로파 플라즈마 CVD 장치에 관해서, 도 5를 참조하여 설명한다. 도 5는 마이크로파 플라즈마 CVD 장치의 상단면을 도시하는 모식도이고, 중앙에 도시되는 공통실(210)의 주위에는 로드실(loading chamber; 200), 언로드실(205), 및 제 1 반응실(201) 내지 제 4 반응실(204)을 구비한 구성이다. 공통실(210)과 각 실의 사이에는 게이트 밸브(212 내지 217)가 구비되고, 각 실에서 행하여지는 처리가, 서로 간섭하지 않도록 구성되어 있다. 기판(220)은 로드실(200), 언로드실(205)의 카세트(218) 및 카세트(219)에 장전되어 있고, 공통실(210)의 반송 수단(211)에 의해 제 1 반응실(201) 내지 제 4 반응실(204)로 운반된다. 이 장치에서는 퇴적막 종류마다 반응실을 할당하는 것이 가능하고, 다른 종류의 복수의 층을 대기에 노출시키지 않고, 연속하여 형성할 수 있다.
제 1 반응실(201) 내지 제 4 반응실(204)의 각각에 있어서, 게이트 절연층으로부터 불순물 반도체층을 적층하여 형성한다. 이 경우는 원료 가스의 교체에 의해, 다른 종류의 복수의 층을 연속적으로 적층하여 성막할 수 있다. 이 경우, 게이트 절연층을 형성한 후, 반응실 내에 실란 등의 수소화실리콘을 도입하여, 잔류 산소 및 수소화실리콘을 반응시켜, 반응물을 반응실 밖으로 배출하여, 반응실 내의 잔류 산소 농도를 저감시킬 수 있다. 이 결과 반도체층(106)에 포함되는 산소의 농도를 저감할 수 있다. 또한, 반도체층(106)에 포함되는 결정립의 산화를 방지할 수 있다.
또는 제 1 반응실(201) 및 제 3 반응실(203)에서 절연층, 미결정 반도체층 및 비정질 반도체층을 성막하고, 제 2 반응실(202) 및 제 4 반응실(204)에서 소스 영역 및 드레인 영역(110)을 형성한다. 소스 영역 및 드레인 영역(110)만을 단독으로 성막함으로써, 챔버(chamber)에 잔존하는 1 도전형을 부여하는 불순물 원소가 다른 층에 혼입하는 것을 방지할 수 있다.
도 5와 같이, 복수의 챔버가 접속된 마이크로파 플라즈마 CVD 장치를 사용하는 것으로, 게이트 절연층으로부터 불순물 반도체층까지를 연속적으로 성막할 수 있고, 양산성(생산성)을 높일 수 있다. 또한, 어떤 반응실이 메인테넌스(maintenance)나 클리닝(cleaning)을 하여도 나머지의 반응실을 사용하는 것으로 성막 처리가 가능해져, 성막의 텍트(takt)를 향상시킬 수 있다. 또한, 대기 중에 부유하는 오염원이 될 수 있는 불순물 원소에 오염되지 않고 각 적층 계면을 형성할 수 있기 때문에, 박막 트랜지스터의 전기적 특성의 격차를 저감할 수 있다.
또한, 제 1 반응실(201)에서 절연층을 형성하고, 제 2 반응실(202)에서 미결정 반도체층 및 비정질 반도체층을 형성하고, 제 3 반응실(203)에서 소스 영역 및 드레인 영역(110)을 형성하면 좋다. 또한, 미결정 반도체층은 성막 속도가 느리기 때문에, 복수의 반응실을 사용하여 미결정 반도체층을 성막하여도 좋다. 예를 들 면, 제 1 반응실(201)에서 게이트 절연층을 형성하고, 제 2 반응실(202) 및 제 3 반응실(203)에서 미결정 반도체층을 형성하고, 제 4 반응실(204)에서 비정질 반도체층을 형성하고, 제 5 반응실(도시하지 않음)에서 불순물 반도체층을 형성하여도 좋다. 이와 같이, 복수의 반응실을 사용하여 동시에 미결정 반도체층을 성막하는 것으로, 박막 트랜지스터 제작의 스루풋을 향상시킬 수 있다. 이 때, 각 반응실의 내벽을, 성막하는 종류의 막으로 코팅하는 것이 바람직하다.
도 5에 도시하는 구성의 마이크로파 플라즈마 CVD 장치를 사용하는 것으로, 각 반응실에서 조성이 유사한 복수종의 층 또는 1종류의 층을 성막하는 것이 가능하고, 또한 대기에 노출시키지 않고 연속 성막할 수 있다. 이 때문에, 이미 성막한 층의 잔류물 및 대기에 부유하는 불순물 원소에 계면이 오염되지 않고, 적층막을 형성할 수 있다.
또, 도 5에 도시하는 마이크로파 플라즈마 CVD 장치에는 로드실 및 언로드실이 따로따로 형성되어 있지만, 이들을 하나로 통합하여, 로드/언로드실로 하여도 좋다. 또한, 마이크로파 플라즈마 CVD 장치에 예비실을 형성하여도 좋다. 예비실에서 기판을 예비 가열하는 것으로, 각 반응실에 있어서 성막까지의 가열 시간을 단축하는 것이 가능하고, 스루풋을 향상시킬 수 있다.
다음에, 성막 처리에 관해서 구체적으로 설명한다. 성막 처리는 그 목적에 따라서, 가스공급부로부터 공급하는 가스를 선택하여 행한다.
여기에서는 게이트 절연층(104)이 적층하여 2층 구조로 형성되어 있는 경우를 개시한다. 게이트 절연층(104)으로서, 산화질화실리콘층을 형성하고, 상기 산 화질화실리콘층 위에 질화산화실리콘층을 형성하는 방법을 일례로 들고 있다.
우선, 마이크로파 플라즈마 CVD 장치의 반응실의 처리 용기의 내부를 불소 라디칼(radical)하여 클리닝한다. 또, 불소 라디칼의 도입은 반응실의 외측에 형성된 플라즈마 발생기에, 플루오르화탄소, 플루오르화질소 또는 불소를 도입하고, 해리하여, 불소 라디칼을 반응실에 도입하는 것으로 한다. 불소 라디칼의 도입에 의해, 반응실 내를 클리닝할 수 있다.
불소 라디칼하여 클리닝한 후에 반응실 내부에 수소를 대량으로 도입하는 것으로, 반응실 내의 잔류 불소와 수소를 반응시켜, 잔류 불소의 농도를 저감할 수 있다. 이 때문에, 후에 반응실의 내벽에 성막하는 보호층으로의 불소의 혼입량을 줄이는 것이 가능하고, 보호층의 두께를 얇게 하는 것이 가능하다.
다음에, 반응실의 처리 용기의 내벽 등의 표면에 보호층으로서 산화질화실리콘층을 퇴적한다. 여기에서는 처리 용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이상 100Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희석 가스 중 어느 1종 이상의 가스를 도입한다. 또, 상기한 희석 가스에 첨가하여 수소를 도입한다. 플라즈마 착화용 가스로서는 헬륨가스를 사용하는 것이 특히 바람직하고 또 헬륨과 수소의 혼합 가스를 사용하는 것이 더욱 바람직하다.
헬륨의 이온화 에너지는 24.5eV로 높지만, 약 20eV로 준안정 상태이기 때문에, 방전 중에서는 약 4eV로 이온화가 가능하다. 이 때문에, 방전 개시 전압이 낮고, 방전을 유지하기 쉽다. 따라서, 생성한 플라즈마를 균일하게 유지하는 것이 가능하고, 성전력화가 가능하다.
또한, 플라즈마 착화용 가스로서, 또 산소가스를 도입하여도 좋다. 희석 가스와 함께, 산소가스를 처리 용기 내에 도입하는 것으로, 플라즈마의 착화를 용이하게 할 수 있다.
다음에, 마이크로파 발생 장치의 전원을 온으로 하여, 마이크로파 발생 장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리 용기 내에 도입한다. 구체적으로는 원료가스로서, 실란, 일산화이질소 및 암모니아를 도입하는 것으로, 처리 용기의 내벽, 가스관, 유전체판, 및 지지대 표면 위에 보호층으로서 질화산화실리콘층을 형성한다. 또, 원료가스로서, 암모니아 대신에 질소를 도입하여도 좋다. 보호층의 두께는 500 내지 2000nm가 되도록 형성한다.
다음에, 원료가스의 공급을 정지하여, 처리 용기 내의 압력을 저하시키고, 마이크로파 발생 장치의 전원을 오프로 한 후, 처리 용기 내의 지지대 위에 기판을 도입한다.
다음에, 상기한 보호층과 같은 공정에 의해, 기판 위에 게이트 절연층(104)으로서 산화질화실리콘층을 퇴적시킨다.
산화질화실리콘층을 원하는 두께까지 퇴적시킨 후에 원료가스의 공급을 정지하여, 처리 용기 내의 압력을 저하시키는 것으로, 마이크로파 발생 장치의 전원을 오프로 한다.
다음에, 처리 용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이 상 100Pa 이하로 하고, 플라즈마 착화용 가스착화용 가스, 아르곤, 크세논 및 크립톤 등의 희석 가스 중 어느 1종 이상과 원료가스인 일산화이질소, 희석 가스 및 실란을 도입한다. 다음에, 마이크로파 발생 장치의 전원을 온으로 하여, 마이크로파 발생 장치의 출력을 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리 용기 내에 도입하여, 기판의 질화산화실리콘층 위에 산화질화실리콘층을 형성한다. 다음에, 원료가스의 공급을 정지하여, 처리 용기 내의 압력을 저하시켜, 마이크로파 발생 장치의 전원을 오프로 하여, 성막 프로세스를 종료한다.
이상의 공정에 의해, 반응실 내벽의 보호층을 질화산화실리콘층으로 하여, 기판 위에 질화산화실리콘층과 산화질화실리콘층을 연속적으로 성막하는 것으로, 상층측의 산화질화실리콘층 중으로의 불순물 원소의 혼입을 저감할 수 있다. 마이크로파를 발생시키는 것이 가능한 전원 장치를 사용한 마이크로파 플라즈마 CVD법을 사용하여 이 층을 성막하면, 플라즈마 밀도가 높아져 치밀한 막이 형성된다. 이 때문에, 절연 내압이 높은 막을 형성할 수 있다. 이 막을 박막 트랜지스터의 게이트 절연층으로서 사용하면, 상기 박막 트랜지스터의 임계치 전압의 격차를 저감할 수 있다. 또한, BT(Bias Temperature) 시험에 있어서 발생하는 불량의 수를 저감할 수 있어, 수율이 향상된다. 또한, 정전기에 대한 내성이 높아져, 높은 전압이 인가되어도 파괴되기 어려운 박막 트랜지스터를 제작할 수 있다. 또한, 시간 경과에 따른 파괴가 적은 박막 트랜지스터를 제작할 수 있다. 또한, 핫 캐리어 데미지(hot carrier damages)가 적은 트랜지스터를 제작할 수 있다.
또한, 게이트 절연층(104)이, 마이크로파 플라즈마 CVD 장치에 의해 형성한 산화질화실리콘층의 단층인 경우, 상기한 보호층의 형성 방법 및 산화질화실리콘층의 형성 방법을 사용한다. 특히, 실란(silane)에 대한 일산화이질소의 유량비를 100배 이상 300배 이하, 바람직하게는 150배 이상 250배 이하로 하면, 절연 내압이 높은 산화질화실리콘층을 형성할 수 있다.
다음에, 마이크로파 플라즈마 CVD법에 의해 형성되는 미결정 반도체층과 버퍼층으로서 기능하는 비정질 반도체층을 연속하여 성막하는 처리 방법에 관해서 설명한다. 우선, 상기한 절연층의 형성과 같이, 반응실 내를 클리닝한다. 다음에, 처리 용기 내에 보호층으로서 실리콘층을 퇴적한다. 실리콘층으로서는 비정질 실리콘층을 대강 0.2㎛ 이상 0.4㎛ 이하의 두께로 형성하면 좋다. 여기에서는 처리 용기 내의 압력을 1Pa 이상 200Pa 이하, 바람직하게는 1Pa 이상 100Pa 이하로 하고, 플라즈마 착화용 가스로서, 헬륨, 아르곤, 크세논 및 크립톤 등의 희석 가스 중 어느 1종 이상을 도입한다. 또, 희석 가스와 함께 수소를 도입하여도 좋다.
다음에, 마이크로파 발생 장치의 전원을 온으로 하여, 마이크로파 발생 장치의 출력을 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시킨다. 다음에, 원료가스를 가스관으로부터 처리 용기 내에 도입한다. 원료가스로서, 구체적으로는 수소화실리콘가스와 수소 가스를 도입하는 것으로, 처리 용기의 내벽, 가스관, 유전체판, 및 지지대 표면 위에 보호층으로서 미결정 실리콘층을 형성한다. 또한, 수소화실리콘가스와 수소 가스를 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희석 가스 원소로 희석하여 미 결정 반도체층을 형성할 수 있다. 여기에서, 수소화실리콘에 대하여 수소의 유량비를 5배 이상 200배 이하, 바람직하게는 50배 이상 150배 이하, 더욱 바람직하게는 100배 정도로 한다. 또한, 이 때의 보호층의 두께는 500nm 이상 2000nm 이하로 한다. 또, 마이크로파 발생 장치의 전원을 온으로 하기 전에, 처리 용기 내에 상기한 희석 가스 외에, 수소화실리콘가스와 수소 가스를 도입하여도 좋다.
또한, 수소화실리콘가스를 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희석 가스 원소로 희석하여, 보호층으로서의 비정질 반도체층을 형성할 수 있다.
다음에, 원료가스의 공급을 정지하여, 처리 용기 내의 압력을 저하시켜, 마이크로파 발생 장치의 전원을 오프로 한 후, 처리 용기 내의 지지대 위에 기판을 도입한다.
다음에, 상기한 바와 같이 기판 위에 형성된 게이트 절연층(104)의 표면을 수소 플라즈마 처리하면 좋다. 미결정 반도체층을 형성하기 전에 수소 플라즈마 처리함으로써, 게이트 절연층(104)과 반도체층(106)의 계면에서의 격자 일그러짐을 저감하는 것이 가능하고, 게이트 절연층(104)과 반도체층(106)의 계면 특성을 향상시킬 수 있고, 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
또한, 상기한 수소 플라즈마 처리에 있어서, 반응용기 내에 형성된 보호층인 비정질 실리콘층도 수소 플라즈마 처리함으로써, 보호층이 에칭되어, 게이트 절연층(104)의 표면에 미소량의 실리콘이 퇴적한다. 이 미소량의 실리콘이 결정 성장의 핵이 되고, 미결정 반도체층이 퇴적된다. 이 결과 게이트 절연층(104)과 반도 체층(106)의 계면에서의 격자 일그러짐을 저감하는 것이 가능하고, 게이트 절연층(104)과 반도체층(106)의 계면 특성을 향상시킬 수 있다. 이 때문에, 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
다음에, 상기한 보호층의 형성과 같이, 기판 위에 미결정 반도체 재료를 퇴적시킨다. 미결정 반도체층의 두께는 2nm 이상 50nm 이하, 바람직하게는 10nm 이상 30nm 이하로 한다. 또, 미결정 반도체로서는 미결정 실리콘을 사용한다.
또, 미결정 실리콘층은 상기 층의 아래 쪽에서 위쪽을 향해서 결정 성장하여, 바늘형 결정을 형성한다. 결정면이 커지도록 결정 성장하기 때문이다. 그러나, 이와 같이 결정 성장하는 경우에도 미결정 실리콘층의 성막 속도는 비정질 실리콘층의 성막 속도의 1% 이상 10% 이하 정도이다. 이 때문에, 스루풋을 향상시키기 위해서는 미결정 실리콘층을 얇게 형성하는 것이 바람직하다.
미결정 실리콘층이 원하는 두께까지 퇴적된 후, 원료가스의 공급을 정지하여, 처리 용기 내의 압력을 저하시켜, 마이크로파 발생 장치의 전원을 오프로 하여, 미결정 실리콘층의 성막 프로세스를 종료한다.
다음에, 미결정 실리콘층에 대하여 표면측으로부터 레이저광을 조사한다.
본 발명에 있어서의 미결정 실리콘층의 형성에서는 게이트 절연층 위에 미결정 실리콘층을 퇴적 후, 미결정 실리콘층의 표면측으로부터 레이저광을 조사한다.
상기한 레이저광은 미결정 실리콘층과 게이트 절연층의 계면에까지 작용시킬 수 있다. 이것에 의하여, 미결정 실리콘층의 표면측에 존재하는 결정을 핵으로 하여, 상기 표면으로부터 게이트 절연층의 계면을 향하여 결정 성장이 진행하여, 대 략 기둥형의 결정이 성장한다. LP 처리에 의한 결정 성장은 결정 입경을 확대시키는 것이 아니라, 층의 두께 방향에서의 결정성을 개선하는 것이라고 할 수 있다.
상기한 LP 처리는 직사각형 장척형으로 집광(선형 레이저 빔으로 성형)하는 것으로, 예를 들면 730mm×920mm의 유리 기판 위의 미결정 실리콘층을 레이저 빔의 1회의 스캔으로 처리함으로써 할 수 있다. 이 경우, 선형 레이저 빔을 겹치는 비율(오버랩율)을 0 내지 98%, 바람직하게는 85 내지 95%로 하여 행하면 좋다. 이와 같이 스캔함으로써, 기판 1장당의 처리시간이 단축되어, 생산성을 향상시킬 수 있다. 단, 레이저 빔의 형상은 선형에 한정되는 것이 아니라 면형으로 하여도 마찬가지로 처리할 수 있다. 또한, 이 LP 처리는 유리 기판의 사이즈에 한정되지 않고, 여러 가지의 사이즈의 기판을 사용할 수 있다. LP 처리를 하는 것으로, 미결정 실리콘층과 게이트 절연층의 계면 근방의 영역의 결정성이 개선되어, 특히 보톰-게이트 구조를 갖는 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이러한 성장에 의하면, 종래의 저온 폴리 실리콘에 생긴 표면의 요철(리지라고 불리는 볼록형체)은 형성되지 않고, LP 처리 후의 실리콘 표면에서는 높은 평활성이 유지된다.
따라서, 성막 후의 비정질 실리콘층에, 직접적으로 레이저광을 작용시켜 얻어지는 LPSAS층은 종래에 있어서의 퇴적되었을 뿐인 미결정 실리콘층 및 퇴적 후에 전도 가열에 의해 개질된 미결정 실리콘층(비특허문헌 1을 참조)은 그 성장 메카니즘 및 형성되는 층의 성질이 분명히 다른 것이 된다. 단, 이것은 본 발명의 1형태에 지나지 않고, LP 처리를 행하지 않고 형성한 미결정 반도체층이어도 좋은 것은 상기한 바와 같다.
LPSAS층을 형성한 후, 플라즈마 CVD법에 의해 비정질 반도체층을 280℃ 이상 400℃ 이하의 온도로 성막한다. LPSAS층 위에 수소를 포함하는 비정질 반도체층을 퇴적함으로써, LPSAS층에 수소를 확산시키고 댕글링 본드의 종단을 하는 것이 가능하다.
다음에, 처리 용기 내의 압력을 내려 원료가스의 유량을 조정한다. 구체적으로는 수소 가스의 유량을 미결정 반도체층의 성막 조건보다 대폭적으로 저감한다. 대표적으로는 수소화실리콘의 유량의 1배 이상 200배 이하, 바람직하게는 1배 이상 100배 이하, 더욱 바람직하게는 1배 이상 50배 이하의 유량의 수소 가스를 도입한다. 또는 수소 가스를 처리 용기 내에 도입하지 않고, 수소화실리콘가스를 도입하여도 좋다. 이와 같이 수소화실리콘에 대한 수소의 유량을 저하시킴으로써, 버퍼층으로서 형성되는 비정질 반도체층의 성막 속도를 향상시킬 수 있다. 또는 수소화실리콘가스를 헬륨, 아르곤, 크립톤 및 네온으로부터 선택된 1종 또는 복수종의 희석 가스 원소로 희석한다. 다음에, 마이크로파 발생 장치의 전원을 온으로 하여, 마이크로파 발생 장치의 출력은 500W 이상 6000W 이하, 바람직하게는 4000W 이상 6000W 이하로 하여 플라즈마를 발생시키는 것으로, 비정질 반도체층을 형성할 수 있다. 비정질 반도체층의 성막 속도는 미결정 반도체층에 비교하여 높기 때문에, 처리 용기 내의 압력을 낮게 설정할 수 있다. 이 때의 비정질 반도체층의 두께는 100nm 이상 400nm 이하로 하면 좋다.
비정질 반도체층을 원하는 두께까지 퇴적시킨 후에, 원료가스의 공급을 정지 하여, 처리 용기 내의 압력을 저하시키고, 마이크로파 발생 장치의 전원을 오프로 하여, 비정질 반도체층의 성막 프로세스를 종료한다.
또, 반도체층(106) 및 버퍼층(108)이 되는 비정질 반도체층을 플라즈마가 착화된 상태로 형성하여도 좋다. 구체적으로는 수소화실리콘에 대한 수소의 유량비를 서서히 저감시켜 반도체층(106) 및 버퍼층(108)이 되는 비정질 반도체층을 적층하여 형성한다. 이러한 수법에 의한 것으로, 반도체층(106)과 버퍼층(108)의 계면에 불순물을 퇴적시키지 않아 일그러짐이 적은 계면을 형성하는 것이 가능하고, 후에 형성되는 박막 트랜지스터의 전기적 특성을 향상시킬 수 있다.
또, 주파수가 1GHz 이상의 마이크로파 플라즈마 CVD 장치에서 생성된 플라즈마는 전자 밀도가 높고, 원료가스로부터 많은 라디칼이 생성되어 기판에 공급되기 때문에, 기판 표면에서의 라디칼 반응이 촉진되어, 미결정 반도체의 성막 속도를 높일 수 있다. 또, 복수의 마이크로파 발생 장치 및 복수의 유전체판으로 구성되는 마이크로파 플라즈마 CVD 장치는 대(大)면적의 플라즈마를 안정적으로 생성할 수 있다. 이 때문에, 대면적 기판을 사용하는 경우에도 그 성질에 관해서 높은 균일성을 갖는 층을 성막하는 것이 가능한 동시에, 양산성(생산성)을 높일 수 있다.
또한, 같은 처리 용기 내에 미결정 반도체층과 비정질 반도체층을 연속하여 성막하는 것으로, 일그러짐이 적은 계면을 형성하는 것이 가능하고, 또한, 계면에 혼입할 수 있는 대기 성분을 저감할 수 있기 때문에 바람직하다.
또, 이 절연층 및 반도체층의 각각의 형성공정에서, 반응실의 내벽에 500nm 이상 2000nm 이하의 보호층이 형성되어 있는 경우는 상기한 클리닝 처리 및 보호층의 형성 처리를 생략하는 것이 가능하다.
다음에, 불순물 반도체층 위에 레지스트 마스크(121)를 형성한다(도 2a를 참조). 레지스트 마스크(121)는 포토리소그래피법 또는 잉크젯법에 의해 형성한다.
다음에, 레지스트 마스크(121)를 사용하여 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이 처리에 의해, 반도체층(106), 버퍼층(108) 및 소스 영역 및 드레인 영역(110)을 소자마다 분리한다(도 2b를 참조). 그 후, 레지스트 마스크(121)를 제거한다.
또, 이 에칭 처리에서는 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층이 적층된 층의 측면이 테이퍼 형상이 되도록 에칭을 하는 것이 바람직하다. 테이퍼각은 30° 이상 90° 이하, 바람직하게는 40° 이상 80° 이하로 한다.
또한, 측면을 테이퍼 형상으로 하는 것으로, 후의 공정에서 이 위에 형성되는 층(예를 들면, 배선층)의 피복성을 향상시킬 수 있다. 따라서, 단차에 있어서의 배선 절단 등을 방지할 수 있다.
또, 테이퍼각이란 도 6에 도시하는 각도θ를 말한다. 도 6에서는 기판(222) 위에, 측면이 테이퍼 형상을 갖는 층(224)이 형성되어 있다. 층(224)의 테이퍼각은 θ이다.
다음에 불순물 반도체층, 및 게이트 절연층(104) 위에 도전층을 형성한다(도 2c를 참조).
여기에서 형성되는 도전층은 알루미늄, 구리, 티타늄, 네오듐, 스칸듐, 몰리 브덴, 크롬, 탄탈 또는 텅스텐 등에 의해 단층으로 또는 적층하여 형성할 수 있다. 또는 힐록 방지 원소가 첨가된 알루미늄합금(게이트 전극층(102)에 사용할 수 있는 Al-Nd 합금 등)에 의해 형성하여도 좋다. 1 도전형을 부여하는 불순물 원소를 첨가한 결정성 실리콘을 사용하여도 좋다. 1 도전형을 부여하는 불순물 원소가 첨가된 결정성 실리콘과 접하는 측의 층을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이들의 원소의 질화물에 의해 형성하고, 그 위에 알루미늄 또는 알루미늄합금을 형성한 적층 구조로 하여도 좋다. 또, 알루미늄 또는 알루미늄합금의 상면 및 하면을, 티타늄, 탄탈, 몰리브덴, 텅스텐 또는 이 원소의 질화물의 사이에 둔 적층 구조로 하여도 좋다. 예를 들면, 도전층으로서, 알루미늄층을 몰리브덴층의 사이에 둔 3층의 적층 구조로 하는 것이 바람직하다.
도전층은 스퍼터링법 또는 진공 증착법 등을 사용하여 형성한다. 또한, 도전층은 은, 금 또는 구리 등의 도전성 나노페이스트를 사용하여 스크린 인쇄법 또는 잉크젯법 등을 사용하여 토출하여, 소성하는 것으로 형성하여도 좋다.
다음에, 상기 도전층 위에 레지스트 마스크(122)를 형성한다(도 3a를 참조). 레지스트 마스크(122)는 레지스트 마스크(121)와 같이 포토리소그래피법 또는 잉크젯법에 의해 형성한다. 여기에서, 레지스트 마스크의 사이즈를 조정하기 위해서 O2 플라즈마에 의한 애싱을 하여도 좋다.
다음에, 레지스트 마스크(122)를 사용하여 도전층을 에칭하여, 도전층을 패턴 형성한다(도 3b를 참조). 패턴 형성된 도전층은 소스 전극 및 드레인 전극으로 서 기능한다. 에칭으로는 웨트 에칭(wet etching)을 사용하는 것이 바람직하다. 웨트 에칭에 의해, 이들 도전층의 측면이 선택적으로 에칭된다. 그 결과 도전층은 후퇴하여, 소스 전극 및 드레인 전극층(112)이 형성된다. 이 단계에서의 소스 전극 및 드레인 전극층(112)의 측면과 불순물 반도체층의 측면은 일치하지 않고, 소스 전극 및 드레인 전극층(112)의 측면의 외측에, 불순물 반도체층의 측면이 형성된다. 이 소스 전극 및 드레인 전극으로서 기능하는 소스 전극 및 드레인 전극층(112)은 신호선도 구성한다.
다음에, 레지스트 마스크(122)가 형성된 상태로, 불순물 반도체층 및 비정질 반도체층을 에칭하여 백채널부를 형성한다(도 3c를 참조). 또, 비정질 반도체층은 일부를 남기고 에칭되고, 반도체층(106)의 표면은 비정질 반도체층에 의해 덮여 있다. 비정질 반도체층이 에칭되는 것으로, 버퍼층(108)이 형성된다.
버퍼층(108)은 소스 영역 및 드레인 영역의 형성시에 일부가 에칭되어 오목부가 형성되어 있지만, 오목부와 중첩하는 버퍼층(108)의 일부가 잔존하는 두께로 하는 것이 바람직하다. 에칭되어 잔존하는 부분(오목한 부분과 중첩하는 부분)의 에칭 후의 두께는 에칭 전의 두께의 반 정도로 하면 좋다. 또, 여기에서 에칭 전의 두께는 100nm 이상 500nm 이하이고, 바람직하게는 150nm 이상 400nm 이하이고, 더욱 바람직하게는 200nm 이상 300nm 이하이다. 또, 소스 영역 및 드레인 영역(110)과 중첩하는 부분의 버퍼층(108)은 소스 영역 및 드레인 영역(110)의 형성 프로세스에 있어서 에칭되지 않기 때문에, 이 부분의 두께는 100nm 이상 500nm 이하이고, 바람직하게는 150nm 이상 400nm 이하이고, 더욱 바람직하게는 200nm 이상 300nm 이하이다. 상기한 바와 같이, 버퍼층(108)이 되는 비정질 반도체층을 충분히 두껍게 하는 것으로, 반도체층(106)을 안정적으로 형성할 수 있다. 이와 같이, 버퍼층(108)은 반도체층(106)의 에칭 스토퍼(etching stopper)로서도 기능한다.
다음에, 레지스트 마스크(122)를 제거한다(도 4a를 참조).
이상과 같이, 미결정 반도체층에 의해 형성되는 박막 트랜지스터에, 버퍼층(108)이 형성되어 있는 것으로, 에칭 잔사가 반도체층(106)에 혼입하는 것을 방지할 수 있지만, 소스 영역과 드레인 영역의 사이의 버퍼층(108) 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크(122)의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질 등이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아져, 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역과 드레인 영역의 사이의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출되어 있는 비정질 반도체층의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 내의 압력을 0.67Pa, 하부 전극의 온도를 -10℃, 챔버 측벽의 온도는 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스의 0W로 하여), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 여기에서 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전에 의해 행하는 것이 아니라, 불연속인 방전(펄스 방전)에 의해 행하는 것이 바람직하다. 더욱 바람직하게는 반복 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층(108) 위에 존재하는 잔사 등을 제거할 수 있다. 또한, 이 공정에 의해, 소 스 전극 및 드레인 전극층(112)과 중첩하지 않는 영역의 불순물 반도체층도 약간 에칭된다. 상기한 에칭 조건에서는 불순물 반도체층은 예를 들면 0nm 이상 5nm 이하 정도 에칭되는 경우가 많다. 따라서, 본 발명을 적용한 박막 트랜지스터는 소스 영역 및 드레인 영역(110)의 상부(제 1 부분)의 (내측의) 측면은 소스 전극 및 드레인 전극층(112)과 대략 동일면 위에 존재하고, 소스 영역 및 드레인 영역(110)의 하부(제 2 부분)의 (내측의) 측면은 버퍼층의 측면과 대략 동일면 위에 존재하게 된다(도 4b를 참조). 이와 같이 에칭되는 것으로, 불순물 반도체층은 개략 계단형의 형상이 되는 경우가 있다.
또한, 이상 설명한 바와 같이, 소스 전극 및 드레인 전극층(112)의 측면과 소스 영역 및 드레인 영역(110)의 측면이 일치하지 않기 때문에, 소스 전극과 드레인 전극의 사이의 거리가 충분히 커진다. 따라서, 리크 전류를 작게 하여, 쇼트(short)(단락)를 방지할 수 있다. 또한, 소스 전극 및 드레인 전극층(112)의 측면과 소스 영역 및 드레인 영역(110)의 측면이 일치하지 않는 형상이기 때문에, 소스 전극 및 드레인 전극층(112)의 측면, 및 소스 영역 및 드레인 영역(110)의 측면에 있어서, 전계 집중이 일어나기 어렵다. 또, 고저항 영역인 버퍼층(108)을 갖는 것으로, 게이트 전극층(102)과 소스 전극 및 드레인 전극층(112)의 사이의 거리가 충분히 커져 있다. 이 때문에 기생 용량의 발생을 억제하여, 리크 전류를 작게 할 수 있다. 이 때문에, 신뢰성이 높고, 오프 전류가 작고, 절연 내압이 높은 박막 트랜지스터를 제작할 수 있다.
이상의 공정에 의해, 본 발명의 채널 에치형(channel-etched)의 박막 트랜지 스터를 형성할 수 있다.
다음에, 소스 전극 및 드레인 전극층(112), 소스 영역 및 드레인 영역(110), 반도체층(106) 및 게이트 절연층(104)을 덮어 절연층(114)을 형성한다(도 4c를 참조). 절연층(114)은 게이트 절연층(104)과 마찬가지로 형성할 수 있다. 또, 절연층(114)은 대기 중에 부유하는 유기물이나 금속, 수증기 등의 오염원이 될 수 있는 불순물의 침입을 막을 수 있도록, 치밀한 질화실리콘층으로 하는 것이 바람직하다. 또한, 버퍼층(108) 중의 탄소, 질소 및 산소의 농도는 1×1019atoms/㎤ 이하, 또 5×1018atoms/㎤ 이하로 하는 것이 바람직하다.
또, 도 1에 도시하는 박막 트랜지스터는 화소 트랜지스터로서 기능하기 때문에, 소스 전극 및 드레인 전극의 한쪽이 화소 전극에 접속되어 있다. 도 1에 도시하는 박막 트랜지스터에 있어서는 소스 전극 및 드레인 전극의 한쪽이, 절연층(114)에 형성된 개구부(116)를 통해서 화소 전극층(118)에 접속된다.
화소 전극층(118)은 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, 인듐석산화물(이하, ITO라고 나타냄), 인듐아연산화물, 산화실리콘을 첨가한 인듐석산화물 등의 투광성을 갖는 도전성 재료를 사용할 수 있다.
또한, 화소 전극층(118)으로서, 도전성 고분자(도전성 중합체라고도 함)를 포함하는 도전성 조성물을 사용하여 형성할 수 있다. 도전성 조성물을 사용하여 형성한 화소 전극층(118)은 시트 저항이 10000Ω/㎠ 이하이고, 또한 파장 550nm에 서의 투광율이 70% 이상인 것이 바람직하다. 또한, 도전성 조성물에 포함되는 도전성 고분자의 저항율이 O.1Ω·cm 이하인 것이 바람직하다.
또, 도전성 고분자로서는 소위 π전자 공액계 도전성 고분자를 사용할 수 있다. 예를 들면, 폴리아닐린 또는 그 유도체, 폴리피롤 또는 그 유도체, 폴리티오펜 또는 그 유도체, 또는 이 2종 이상의 공중합체 등을 들 수 있다.
화소 전극층(118)은 소스 전극 및 드레인 전극층(112) 등과 같이, 도전층을 전체면에 형성한 후에 레지스트 마스크 등을 사용하여 에칭을 하여, 패턴 형성하면 좋다.
또, 상기한 설명에서는 게이트 전극과 주사선이 동일한 공정에서 형성되고, 소스 전극 및 드레인 전극과 신호선이 동일한 공정에서 형성되는 경우에 관해서 설명하였지만, 본 발명은 이것에 한정되지 않는다. 전극과 상기 전극에 접속되는 배선을 다른 공정에서 형성하여도 좋다.
이상, 본 실시 형태에서 설명한 바와 같이, 본 발명을 적용하는 것으로 소스 전극과 드레인 전극의 사이의 리크 전류가 작고, 절연 내압이 높은 박막 트랜지스터를 제작할 수 있다. 이상과 같이 제작한 박막 트랜지스터는 전기적 특성을 양호하게 할 수 있다. 또한, 대면적 기판 위에 제작하는 경우에도 동일 기판 위의 소자간의 격차를 작게 할 수 있다.
또한, 상기 설명한 바와 같이, 본 실시 형태의 박막 트랜지스터는 스위칭 특성이 높은 것으로 할 수 있다. 이 때문에, 이 박막 트랜지스터를 화소 트랜지스터로서 사용하는 것으로, 콘트라스트비가 높은 표시 장치를 제작할 수 있다.
(실시 형태 2)
본 실시 형태에서는 본 발명의 박막 트랜지스터를 제작하는 방법으로, 실시 형태 1과는 다른 것에 관해서 도면을 참조하여 설명한다. 구체적으로는 백채널의 형성에 레지스트 마스크를 사용하지 않고, 소스 전극 및 드레인 전극층을 마스크로 하여 백채널을 형성하는 형태에 관해서 설명한다.
본 발명의 박막 트랜지스터를 제작하는 방법의 1형태를 도 7 및 도 8을 참조하여 설명한다.
우선, 소스 전극 및 드레인 전극이 되는 도전층을 에칭하는 공정까지를 행한다(도 7a를 참조). 또, 도 7a에 도시하는 상태는 도 3a에 도시하는 상태와 같다. 이 공정에 의해 소스 전극과 드레인 전극이 형성된다. 도전층의 에칭에는 레지스트 마스크(126)를 사용한다.
다음에, 레지스트 마스크(126)를 제거한다(도 7b를 참조). 그 후, 소스 전극 및 드레인 전극을 마스크로 하여 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이 공정에 의해 소스 영역 및 드레인 영역이 형성되고, 백채널부가 형성된다(도 7c를 참조).
상기한 제작 방법에 있어서도 실시 형태 1과 같이, 소스 영역과 드레인 영역의 사이의 버퍼층 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아지고, 또 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기 는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역과 드레인 영역의 사이의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출되어 있는 비정질 반도체의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 내의 압력을 0.67Pa, 하부 전극 온도를 -10℃, 챔버 측벽의 온도는 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스의 0W로 하여), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 여기에서 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전이 아니라, 단속적인 방전에 의해 행하는 것이 바람직하고, 더욱 바람직하게는 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층(108) 위에 존재하는 에칭 잔사 등을 제거할 수 있다. 그러나, 실시 형태 1에서 설명한 바와 같이, 소스 전극 및 드레인 전극층과 중첩하지 않는 영역에 불순물 반도체층이 존재하지 않기 때문에, 상기 에칭에 있어서, 불순물 반도체층은 에칭되지 않는다(도 8a를 참조). 이상과 같이 하여 박막 트랜지스터를 제작할 수 있다.
다음에, 상기 제작한 박막 트랜지스터를 덮어 절연층을 형성한다(도 8b를 참조). 이 절연층은 실시 형태 1의 절연층(114)과 같이 형성하면 좋다.
또, 이 박막 트랜지스터를 화소 트랜지스터로서 사용하기 위해서는 소스 전극 및 드레인 전극의 한쪽을 화소 전극에 접속하면 좋다.
다음에, 상기한 제작 방법과는 다른 제작 방법의 일례에 관해서 설명한다.
우선, 도 3a와 같이 레지스트 마스크가 형성된 상태로, 도전층이 원하는 패턴을 형성하도록 에칭을 한다. 여기에서는 실시 형태 1과는 달리, 드라이 에칭을 사용한다. 도전층을 드라이 에칭하는 것으로, 도 9a에 도시하는 바와 같이, 도전층이 레지스트 마스크로부터 후퇴하지 않도록 패턴 형성된 상태를 얻는다. 여기에서의 에칭에는 레지스트 마스크(131)를 사용한다.
다음에, 상기 도전층을 웨트 에칭한다. 이 공정에 의해, 도전층의 측면이 후퇴하여, 소스 전극 및 드레인 전극이 형성된다(도 9b를 참조).
다음에, 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이 공정에 의해 소스 영역 및 드레인 영역이 형성되고, 백채널부가 형성된다(도 9c를 참조).
다음에, 레지스트 마스크(131)를 제거한다(도 10a를 참조).
상기한 제작 방법에 있어서도 다른 제작 방법과 마찬가지로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아지고, 또 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역과 드레인 영역의 사이의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출 되어 있는 비정질 반도체의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 내의 압력을 0.67Pa, 하부 전극 온도를 -10℃, 챔버 측벽의 온도는 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스의 0W로 하고), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 여기에서도 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마 ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전이 아니라, 단속적인 방전에 의해 행하는 것이 바람직하고, 더욱 바람직하게는 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특 성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에 존재하는 에칭 잔사 등을 제거할 수 있다. 또한, 이 공정에 의해, 소스 전극 및 드레인 전극층(112)과 중첩하지 않는 영역의 불순물 반도체층도 약간 에칭된다. 상기한 에칭 조건에서는 불순물 반도체층은 예를 들면 0nm 이상 5nm 이하 정도 에칭된다. 따라서, 상기한 제작 방법을 적용한 박막 트랜지스터는 소스 영역 및 드레인 영역의 상부(제 1 부분)의 (내측의) 측면은 소스 전극 및 드레인 전극층과 대략 동일면 위에 존재하고, 소스 영역 및 드레인 영역의 하부(제 2 부분)의 (내측의) 측면은 버퍼층의 측면과 대략 동일면 위에 존재하게 된다(도 10b를 참조). 이와 같이 에칭되는 것으로, 불순물 반도체층은 개략 계단형의 형상이 되는 경우가 있다. 이렇게 하여 박막 트랜지스터를 제작할 수 있다.
다음에, 상기 박막 트랜지스터를 덮어 절연층을 형성한다(도 10c를 참조). 이 절연층은 실시 형태 1에 있어서의 절연층(114)과 같이 형성하면 좋다.
또, 이 박막 트랜지스터를 화소 트랜지스터로서 사용하기 위해서는 소스 전극 및 드레인 전극의 한쪽을 화소 전극에 접속하면 좋다.
이상과 같이, 본 발명은 실시 형태 1에서 설명한 방법에 한정되지 않고, 박막 트랜지스터의 여러 가지의 제작 방법에 대하여 적용할 수 있다.
(실시 형태 3)
본 실시 형태에서는 본 발명의 박막 트랜지스터를 제작하는 방법으로, 실시 형태 1 및 2와는 다른 것에 관해서 도면을 참조하여 설명한다. 구체적으로는 다계 조 마스크를 사용한 제작 방법에 관해서 설명한다.
우선, 실시 형태 1에서 설명한 제작 방법 등과 같이 도전층까지 형성한 적층체를 얻는다. 그리고, 상기 적층체 위에 원하는 개소에 오목한 부분을 갖는 레지스트 마스크(136)를 형성한다(도 11a를 참조). 이러한 레지스트 마스크는 다계조 마스크를 사용하여 형성할 수 있다. 다계조 마스크로서는 그레이톤 마스크 또는 하프톤(halftone) 마스크를 들 수 있지만, 공지의 것으로부터 선택하면 좋다.
다음에, 이 레지스트 마스크(136)를 사용하여 미결정 반도체층, 비정질 반도체층 및 불순물 반도체층을 에칭한다. 이 처리에 의해, 반도체층, 버퍼층 및 불순물 반도체층을 소자마다 분리할 수 있다. 에칭에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다. 그 후, 산소 플라즈마에 의한 애싱 등을 하는 것으로, 레지스트 마스크의 오목한 부분(오목부)을 레지스트 마스크 바로 아래의 도전층에 이르게 하여, 레지스트 마스크(137)를 형성한다(도 11b를 참조).
다음에, 이 레지스트 마스크(137)를 사용하여 도전층을 에칭하여, 도전층을 패턴 형성한다(도 11c를 참조). 패턴 형성된 도전층은 소스 전극 또는 드레인 전극을 구성한다. 여기에서, 에칭으로는 웨트 에칭을 사용한다. 이 공정에 의해, 도 3b와 같은 상태를 얻는다.
다음에, 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이 공정에 의해 소스 영역 및 드레인 영역이 형성되고, 백채널부가 형성된다(도 12a를 참조).
다음에, 레지스트 마스크(137)를 제거한다(도 12b를 참조).
상기한 제작 방법에 있어서도 다른 제작 방법과 마찬가지로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아지고, 또 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역과 드레인 영역의 사이의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출되어 있는 비정질 반도체층의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 내의 압력을 0.67Pa, 하부 전극 온도를 -10℃, 챔버 측벽의 온도를 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스의 0W로 하고), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 에기에서도 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전이 아니라, 단속적인 방전에 의해 행하는 것이 바람직하고, 더욱 바람직하게는 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에 존재하는 에칭 잔사 등을 제거할 수 있다. 또한, 이 공정에 의해, 소스 전극 및 드레인 전극층과 중첩하지 않는 영역의 불순물 반도체층도 약간 에칭된다. 상기한 에칭 조건에서는 불순물 반도체층은 예를 들면 0nm 이상 5nm 이하 정도 에칭된다. 따라서, 상기한 제작 방법을 적용한 박막 트랜지스터에서는 소스 영역 및 드레인 영역의 상부(제 1 부분)의 (내측의) 측면은 소스 전극 및 드레인 전극층과 대략 동일면 위에 존재하고, 소스 영역 및 드레인 영역의 하부(제 2 부분)의 (내측의) 측면은 버퍼층의 측면과 대략 동일면 위에 존재하게 된다(도 12c를 참 조). 이와 같이 에칭되는 것으로, 불순물 반도체층은 개략 계단형의 형상이 되는 경우가 있다. 이렇게 하여 박막 트랜지스터를 제작할 수 있다.
또, 도시하지 않았지만, 이 후에 상기한 다른 제작 방법과 마찬가지로, 박막 트랜지스터를 덮어 절연층을 형성하여도 좋고, 상기 절연층에 개구부를 형성하고, 상기 개구부를 통해서 소스 전극 및 드레인 전극의 한쪽을 화소 전극에 접속하면 화소 트랜지스터를 제작할 수 있다.
또, 다계조 마스크를 사용하는 경우에도 도 7을 참조하여 설명한 제작 방법과 같이 소스 전극 및 드레인 전극을 마스크로 하여 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리하여도 좋다. 이 경우에는 우선, 레지스트 마스크를 사용하여 도전층을 에칭하여, 소스 전극 및 드레인 전극을 형성한다(도 13a를 참조).
다음에, 소스 전극 및 드레인 전극을 마스크로서 사용하여, 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이 공정에 의해 소스 영역 및 드레인 영역이 형성되고, 백채널부가 형성된다(도 13b를 참조).
그러나, 상기한 제작 방법에 있어서도 다른 제작 방법과 마찬가지로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아지고, 또 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역과 드레인 영역의 사이의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출되어 있는 비정질 반도체의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널부의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 안의 압력을 0.67Pa, 하부 전극 온도를 -10℃, 챔버 측벽의 온도는 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스의 0W로 하고), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 여기에서도 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전이 아니라, 단속적인 방전에 의해 행하는 것이 바람직하고, 더욱 바람직하게는 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에 존재하는 잔사 등을 제거할 수 있다. 또한, 이 공정에 의해, 소스 전극 및 드레인 전극층과 중첩하지 않는 영역의 불순물 반도체층도 약간 에칭된다. 상기한 에칭 조건에서는 불순물 반도체층은 예를 들면 0nm 이상 5nm 이하 정도 에칭된다. 따라서, 상기한 제작 방법을 적용한 박막 트랜지스터에서는 소스 영역 및 드레인 영역의 상부(제 1 부분)의 (내측의) 측면은 소스 전극 및 드레인 전극층과 대략 동일면 위에 존재하고, 소스 영역 및 드레인 영역의 하부(제 2 부분)의 (내측의) 측면은 버퍼층의 측면과 대략 동일면 위에 존재하게 된다(도 13c를 참조). 이와 같이 에칭되는 것으로, 불순물 반도체층은 개략 계단형의 형상이 되는 경우가 있다.
또, 도 14는 도 1과 같이 화소 트랜지스터를 도시하고 있다. 도 14에 도시하는 화소 트랜지스터는 도 1에 도시하는 화소 트랜지스터와는 달리, 소스 전극 및 드레인 전극층의 아래에 반도체층(미결정 반도체층 등), 버퍼층(비정질 반도체층) 및 불순물 반도체층을 갖는다.
본 실시 형태에서 설명한 바와 같이 다계조 마스크를 사용한 제작 방법을 적용한 경우에는 도 14와 같이, 소스 전극 및 드레인 전극층의 아래에 반도체층(미결정 반도체층 등), 버퍼층(비정질 반도체층) 및 불순물 반도체층을 갖는 구조가 된다. 또, 실시 형태 2에서 도 7 및 도 8을 참조하여 설명한 제작 방법을 적용한 경우에도 동일하다.
이상과 같이, 다계조 마스크를 사용하는 경우에도 본 발명을 적용할 수 있다. 다계조 마스크를 사용하는 것으로 공정수를 삭감할 수 있고, 본 발명을 적용하는 것으로 전기적 특성이 양호하고 신뢰성이 높은 박막 트랜지스터를 수율 좋게 제작할 수 있다. 또한, 제작되는 박막 트랜지스터는 전기적 특성의 격차가 작다. 따라서, 다계조 마스크를 사용한 박막 트랜지스터의 제작 방법에 본 발명을 적용하는 것은 대단히 유효하다.
또한, 다계조 마스크를 사용한 더욱 다른 제작 방법에 관해서도 이하에 설명한다.
상기한 바와 같이 다계조 마스크를 사용하는 경우에는 게이트 전극의 형성부터 화소 전극의 형성까지를 3장의 포토 마스크에 의해 행할 수 있다. 그러나, 다계조 마스크를 사용하지 않아도, 게이트 전극의 형성부터 화소 전극의 형성까지를 3장의 포토 마스크에 의해 행하는 것이 가능하다. 다계조 마스크를 사용하지 않고, 게이트 전극의 형성부터 화소 전극의 형성까지를 3장의 포토 마스크에 의해 행하는 박막 트랜지스터의 제작 방법에 관해서 이하에 설명한다.
우선, 도 11a와 같이, 도전층까지 적층된 적층체를 형성한다. 그리고, 상기 적층체 위에 레지스트 마스크를 형성한다(도 17a를 참조). 또, 게이트 전극층의 형성에 포토 마스크를 한 장 사용한다.
다음에, 이 레지스트 마스크를 사용하여 도전층, 반도체층(미결정 반도체층 등), 비정질 반도체층 및 불순물 반도체층을 에칭하는 것으로, 소자마다 분리된다. 에칭에는 드라이 에칭 또는 웨트 에칭을 사용할 수 있다(도 17b를 참조).
다음에, 소자마다 분리된 도전층 위에 화소 전극층을 형성하고(도 17c를 참조), 상기 화소전극층 위에 레지스트 마스크를 형성한다(도 18a를 참조). 여기에서, 화소 전극층은 대표적으로는 인듐석산화물(ITO)로 형성한다. 이 레지스트 마스크를 사용하여, 화소 전극층을 패턴 형성하기 위한 에칭을 하고, 또한 불순물 반도체층 및 버퍼층의 일부를 에칭하여, 소스 영역과 드레인 영역을 분리한다. 이 공정에 의해 소스 영역 및 드레인 영역이 형성되고, 백채널부가 형성된다(도 18b를 참조). 그 후, 레지스트 마스크를 제거한다(도 18c를 참조).
그러나, 이 제작 방법에 있어서도 다른 제작 방법과 마찬가지로, 소스 영역과 드레인 영역과의 사이의 버퍼층 위에는 에칭 공정에 의해 생긴 부생성물, 레지스트 마스크의 잔사, 및 레지스트 마스크의 제거에 사용하는 장치 내의 오염원이 될 수 있는 물질이 부착 또는 퇴적 등이 되어 있고, 이들을 통한 도통에 의해, 많은 소자에 있어서 오프 전류가 높아지고, 또 동일 기판 위에서의 소자간의 전기적 특성에 격차가 생기는 경우가 많았다. 특히, 레지스트 마스크의 박리에, 유황을 포함하는 박리액을 사용하면 이 경향이 현저하다.
이 때문에, 상기한 문제의 해결을 목적으로 하여, 드라이 에칭을 한다. 드라이 에칭에 의해, 소스 영역 및 드레인 영역간의 절연을 확실한 것으로 할 수 있다. 에칭 조건은 노출되어 있는 비정질 반도체층에 데미지가 생기지 않고, 또한 상기 비정질 반도체층에 대한 에칭 레이트가 낮은 조건을 사용한다. 요컨대, 노출되어 있는 비정질 반도체층의 표면에 거의 데미지를 주지 않고, 또한 비정질 반도체층의 두께가 감소하지 않는 조건을 사용하면 좋다. 여기에서, 에칭 가스로는 백채널의 형성시에 사용한 가스(예를 들면 염소가스)를 사용하면 좋다. 에칭으로는 유도 결합형 플라즈마 방식을 사용하는 것이 바람직하고, 조건의 일례로서, 가스의 유량비를 30sccm으로 하고, 챔버 내의 압력을 0.67Pa, 하부 전극 온도를 -10℃, 챔버 측벽의 온도는 약 80℃로 하여, 코일형의 전극에 2000W의 RF(13.56MHz) 전력을 투입하여 플라즈마를 생성하고, 기판측에는 전력을 투입하지 않고(즉 무-바이어스 0W로 하고), 30초간의 에칭을 하면 좋다. 이러한 에칭을 하는 것으로, 예를 들면 박리액 중에 포함되는 유황 등이 제거된다.
또한, 여기에서도 드라이 에칭 방법에 관해서 특별히 한정은 없고, 유도 결합형 플라즈마(ICP : Inductively Coupled Plasma) 방식 외에, 용량 결합형 플라즈마(CCP : Capacitively Coupled Plasma) 방식, 전자 사이클로트론 공명 플라즈마(ECR : Electron Cyclotron Resonance) 방식, 반응성 이온 에칭(RIE : Reactive Ion Etching) 방식 등을 사용할 수 있다.
또, 여기에서의 드라이 에칭은 연속적인 방전이 아니라, 단속적인 방전에 의해 행하는 것이 바람직하고, 더욱 바람직하게는 펄스 방전에 의해 행한다. 드라이 에칭을 펄스 방전에 의해 행하는 것으로, 피에칭면인 백채널부에 생기는 차지 업 데미지를 저감할 수 있다. 백채널부에서의 차지 업 데미지를 저감하는 것으로, 소스 전극과 드레인 전극의 사이에 생기는 리크 전류를 저감할 수 있다. 따라서, 펄스 방전을 사용하는 것으로, 오프 전류를 더욱 저하시킬 수 있기 때문에 스위칭 특성이 향상되어, 본 발명의 효과를 더욱 높일 수 있다.
상기한 바와 같이 에칭을 하는 것으로, 소스 영역과 드레인 영역의 사이의 버퍼층 위에 존재하는 잔사 등을 제거할 수 있다. 또한, 이 공정에 의해, 소스 전극 및 드레인 전극층과 중첩하지 않는 영역의 불순물 반도체층도 약간 에칭된다. 상기한 에칭 조건에서는 불순물 반도체층은 예를 들면 0nm 이상 5nm 이하 정도 에칭된다. 따라서, 상기한 제작 방법을 적용한 박막 트랜지스터는 소스 영역 및 드레인 영역의 상부(제 1 부분)의 (내측의) 측면은 소스 전극 및 드레인 전극층과 대략 동일면 위에 존재하고, 소스 영역 및 드레인 영역의 하부(제 2 부분)의 (내측의) 측면은 버퍼층의 측면과 대략 동일면 위에 존재하게 된다(도 13c를 참조). 이와 같이 에칭되는 것으로, 불순물 반도체층은 개략 계단형의 형상이 되는 경우가 있다.
이상 설명한 바와 같이, 본 발명은 여러 가지의 형태의 제작 방법에 적용할 수 있다.
(실시 형태 4)
본 발명은 실시 형태 1 내지 3에서 설명한 같은 미결정 반도체층 등을 갖는 박막 트랜지스터에 한정되지 않고, 비정질 반도체층만(실시 형태 1에 있어서의 버 퍼층만)을 갖는 역스태거형 박막 트랜지스터에 적용할 수도 있다.
반도체층으로서 비정질 반도체만을 사용하는 역스태거형 박막 트랜지스터에 본 발명을 적용하는 경우에도 제작 방법은 실시 형태 1 내지 실시 형태 3과 같다. 단, 상기 박막 트랜지스터는 실시 형태 1 등에 있어서의 반도체층(106)같은 층을 갖지 않는다.
본 발명을 적용하여, 도 1과 같이 제작한 경우의, 반도체층에 비정질 반도체층만을 사용하는 역스태거형 박막 트랜지스터를 도 15에 도시한다. 또한, 도 14와 같이, 다계조 마스크를 사용하여 제작한 경우의, 반도체층에 비정질 반도체만을 사용하는 역스태거형 박막 트랜지스터를 도 16에 도시한다. 이와 같이, 반도체층에 비정질 반도체층만을 사용하는 역스태거형 박막 트랜지스터의 제작에 본 발명을 적용한 경우에도 전기적 특성이 양호하고, 또한 신뢰성이 높은 박막 트랜지스터를 저비용으로 수율 좋게 제작할 수 있다. 또한, 동일 기판 위에서의 소자간의 전기적 특성의 격차를 작게 할 수 있다.
(실시 형태 5)
본 실시 형태에서는 상기한 실시 형태에서 설명한 바와 같이 제작한 박막 트랜지스터를 적용한 액정 표시 장치에 관해서 설명한다.
처음에 VA(Vertical Alignment) 방식의 액정 표시 장치에 관해서 설명한다. VA 방식이란 전압이 인가되지 않았을 때에 패널면에 대하여 액정 분자의 장축이 수직이 되는 방식이다. 본 실시 형태에서는 특히 화소(픽셀)를 몇개의 영역(서브픽셀)으로 나누어, 각각의 분자가 다른 방향으로 넘어지도록 연구되어 있다. 이것을 멀티 도메인화 또는 멀티 도메인 설계라고 한다. 이하의 설명에서는 멀티 도메인 설계된 액정 표시 장치에 관해서 설명한다.
도 20은 화소 전극이 형성된 기판측의 상면도이고, 도 20에 있어서의 절단선 A-B에서의 단면도를 도 19에 도시한다. 또한, 도 21은 대향 전극이 형성되는 기판측의 상면도이다.
도 19는 기판(300)과 대향 기판인 기판(301)이 겹치고, 액정이 주입된 상태를 도시한다. 기판(300) 위에는 박막 트랜지스터(328), 박막 트랜지스터(328)의 소스 전극 또는 드레인 전극층에 접속되는 화소 전극(324) 및 유지 용량부(330)를 갖는다. 대향 전극(340)은 기판(301)에 형성되어 있다.
기판(301)에 있어서 스페이서(spacer; 342)가 형성되는 위치에는 차광층(332), 제 1 착색층(334), 제 2 착색층(336), 제 3 착색층(338), 대향 전극(340)을 갖는다. 스페이서(342)가 형성되는 위치에 있어서, 착색층이 적층하여 형성된 구조로 함으로써, 액정의 배향을 제어하기 위한 돌기(344)의 높이와 스페이서(342)가 형성되는 위치의 높이를 다르게 하고 있다. 화소 전극(324) 위에는 배향막(348)을 갖고, 대향 전극(340)에 접하여 배향막(346)이 형성된다. 액정층(350)은 배향막(346) 및 배향막(348)의 사이에 형성된다.
스페이서(342)는 도 19에서는 포스트 스페이서(post spacer)(기둥형 스페이서)를 사용하였지만, 본 발명은 이것에 한정되지 않고, 비즈 스페이서(bead spcer)(구형(球狀) 스페이서)를 사용하여도 좋다. 또한, 스페이서(342)는 기판(300)이 갖는 화소 전극(324) 위에 형성하여도 좋다.
기판(300) 위에는 박막 트랜지스터(328)와 박막 트랜지스터(328)에 접속되는 화소 전극(324)과 유지 용량부(330)를 갖는다. 화소 전극(324)과 배선(318)은 절연층(320) 및 절연층(322)을 관통하는 개구부(323)에 있어서 접속되어 있다. 절연층(320)은 박막 트랜지스터(328)와 배선(318)과 유지 용량부(330)를 덮어 형성되어 있다. 절연층(322)은 절연층(320)을 덮어 형성되어 있다. 박막 트랜지스터(328)는 상기한 실시 형태(예를 들면, 실시 형태 1)에서 설명한 제작 방법을 적용하여 제작할 수 있다. 또한, 유지 용량부(330)는 박막 트랜지스터(328)의 게이트 전극 및 주사선과 동일한 공정에서 동일하게 형성되는 도전층과 박막 트랜지스터(328)의 소스 전극 및 신호선과 동일한 공정에서 동일하게 형성되는 도전층과 이들의 사이에 있는 박막 트랜지스터(328)의 게이트 절연층에 의해 구성된다.
액정 소자는 배향막(348)을 갖는 화소 전극(324)과 배향막(346)을 갖는 대향 전극(340)과 이들의 사이에 있는 액정층(350)을 겹쳐 형성하는 것으로 구성된다.
도 20에 기판(300)측의 상면도를 도시한다. 화소 전극(324)은 실시 형태 1에 있어서의 화소 전극층(118)과 같은 재료에 의해 형성된다. 화소 전극(324)은 슬릿(slit; 325)을 갖는다. 슬릿(325)은 액정의 배향의 제어에 사용된다.
도 20에 도시하는 박막 트랜지스터(329)는 박막 트랜지스터(328)와 같이 형성할 수 있다. 또한, 박막 트랜지스터(329)에 접속되는 화소 전극(326)은 화소 전극(324)과 같은 재료 및 방법에 의해 형성할 수 있다. 또한, 유지 용량부(331)는 유지 용량부(330)와 같이 형성할 수 있다.
박막 트랜지스터(328) 및 박막 트랜지스터(329)의 소스 또는 드레인은 배 선(316)에 접속되어 있다. 이 액정 패널의 1화소(1픽셀)는 화소 전극(324)과 화소 전극(326)에 의해 구성되어 있다. 화소 전극(324)과 화소 전극(326)은 서브 픽셀을 구성하고 있다.
도 21에 기판(301)측의 상면도를 도시한다. 차광층(332)의 상방에는 대향 전극(340)이 형성되어 있다. 대향 전극(340)은 화소 전극(324)과 같은 재료를 사용하여 형성하는 것이 바람직하다. 대향 전극(340)에 접하여 액정의 배향을 제어하는 돌기(344)가 형성되어 있다. 또한, 차광층(332)과 겹치는 소정의 위치에, 스페이서(342)가 형성되어 있다. 또, 도 21에서는 차광층(332), 스페이서(342) 및 돌기(344)에만 빗금을 실시하고 있다.
이상 설명한 화소 구조의 등가 회로도를 도 22에 도시한다. 박막 트랜지스터(328)와 박막 트랜지스터(329)의 게이트는 모두 주사선으로서 기능하는 배선(302)에 접속되고, 이 소스 및 드레인의 한쪽은 배선(316)과 접속되고, 소스 및 드레인의 다른쪽은 유지 용량부(330) 또는 유지 용량부(331)를 통해서 배선(304) 및 배선(305)에 접속되어 있다. 도 22에 있어서, 용량선으로서 기능하는 배선(304)의 전위와 같이 용량선으로서 기능하는 배선(305)의 전위를 다르게 하면, 액정 소자(351)와 액정 소자(352)의 동작을 다르게 할 수 있다. 즉, 배선(304)과 배선(305)의 전위를 개별로 제어할 수 있고, 시야각을 넓힐 수 있다.
슬릿(325)을 형성한 화소 전극(324)에 전압을 인가하면(화소 전극(324)의 전위와 대향 전극(340)의 전위를 다른 것으로 하면), 슬릿(325)의 근방에는 전계의 일그러짐이 발생하여, 경사 전계가 생긴다. 이 슬릿(325)과 기판(301)측의 돌 기(344)를 교대로 배치하면, 경사 전계를 효과적으로 발생시키고, 액정의 배향을 제어하여, 액정이 배향하는 방향을 장소에 따라서 다르게 할 수 있다. 즉, 멀티 도메인화하여 액정 패널의 시야각을 넓힐 수 있다.
다음에, VA 방식의 액정 표시 장치이고, 상기와는 다른 형태에 관해서, 도 23 내지 도 26을 참조하여 설명한다.
도 24는 화소 전극이 형성되는 기판측의 상면도이고, 도 24에 있어서의 절단선 C-D에 대응하는 단면 구조를 도 23에 도시한다. 또한, 도 25는 대향 전극이 형성되는 기판측의 상면도이다. 이하의 설명에서는 이 도면을 참조하여 설명한다.
도 23 내지 도 26에 도시하는 액정 표시 장치의 화소는 하나의 화소가 복수의 화소 전극을 갖고, 각각의 화소 전극에 박막 트랜지스터가 접속되어 있다. 즉, 멀티 도메인 설계된 화소이다. 각 박막 트랜지스터는 다른 게이트 신호로 구동된다. 즉, 개개의 화소 전극에 인가하는 신호를 독립하여 제어할 수 있다(도 26을 참조).
화소 전극(424)은 개구부(423)에 있어서, 배선(418)에 의해 박막 트랜지스터(428)와 접속되어 있다. 또한, 화소 전극(426)은 개구부(427)에 있어서, 배선(419)에 의해 박막 트랜지스터(429)와 접속되어 있다. 박막 트랜지스터(428)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(402)과 박막 트랜지스터(429)의 게이트 전극에 접속되는 주사선으로서 기능하는 배선(403)에는 다른 게이트 신호를 줄 수 있도록 분리되어 있다. 한편, 신호선은 박막 트랜지스터(428)와 박막 트랜지스터(429)가 배선(416)을 공용하고 있다. 박막 트랜지스터(428)와 박막 트 랜지스터(429)는 상기한 실시 형태의 제작 방법을 적용한 박막 트랜지스터를 적절하게 사용할 수 있다.
또, 박막 트랜지스터(428)에는 유지 용량부(430)가 접속되어 있다. 박막 트랜지스터(429)에는 유지 용량부(431)가 접속되어 있다. 유지 용량부(430)는 배선(409)과 배선(418)과 이들의 사이에 있는 절연층(406)에 의해 구성되어 있다. 유지 용량부(431)는 배선(409)과 배선(419)과 이들의 사이에 있는 절연층(406)에 의해 구성되어 있다. 절연층(406)은 박막 트랜지스터(428)와 박막 트랜지스터(429)의 게이트 절연층으로서 기능하는 것이다.
또, 개구부(423) 및 개구부(427)는 박막 트랜지스터(428) 및 박막 트랜지스터(429)를 덮어 형성된 절연층(420) 및 절연층(422)을 관통하여 형성되어 있다.
또, 배선(409)은 용량선으로서 기능하고, 일정한 전위(공통 전위)로 유지되어 있다.
화소 전극(424)의 형상과 화소 전극(426)의 형상은 다르고(도 24를 참조), 슬릿(425)에 의해서 분리되어 있다. 구체적으로는 V자형의 화소 전극(424)의 외측을 둘러싸도록 화소 전극(426)이 형성되어 있다. 화소 전극(424)과 화소 전극(426)에 인가하는 전압의 타이밍을, 박막 트랜지스터(428) 및 박막 트랜지스터(429)에 의해 다르게 하는 것으로, 액정의 배향을 제어할 수 있다. 이 화소 구조의 등가 회로도를 도 26에 도시한다. 배선(402)과 배선(403)에 대하여, 서로 다른 게이트 신호를 주는 것으로, 박막 트랜지스터(428)와 박막 트랜지스터(429)의 동작 타이밍을 다르게 할 수 있다.
기판(400)에 대향하는 기판(401)에는 차광층(432), 착색층(436), 대향 전극(440)이 형성되어 있다. 또한, 착색층(436)과 대향 전극(440)의 사이에는 평탄화층(437)이 형성되고, 액정의 배향 산란을 막고 있다. 도 25는 대향 기판측의 상면도를 도시한다. 대향 전극(440)은 다른 화소간에서 공용되어, 슬릿(441)이 형성되어 있다. 이 슬릿(441)과 화소 전극(424) 및 화소 전극(426)측의 슬릿(425)을 교대로 배치하는 것으로, 경사 전계를 효과적으로 발생시켜, 액정의 배향을 제어할 수 있다. 이것에 의해, 액정이 배향하는 방향을 제 1 액정 소자(451)와 제 2 액정 소자(452)에서 다르게 할 수 있고, 시야각을 넓힐 수 있다.
배향막(448)을 갖는 화소 전극(424)과 액정층(450)과 배향막(446)을 갖는 대향 전극(440)이 겹치는 것으로, 제 1 액정 소자(451)가 형성되어 있다. 또한, 배향막(448)을 갖는 화소 전극(426)과 액정층(450)과 배향막(446)을 갖는 대향 전극(440)이 겹치는 것으로, 제 2 액정 소자(452)가 형성되어 있다. 따라서, 도 23 내지 도 26에 도시하는 화소 구조에서는 1화소에 제 1 액정 소자(451)와 제 2 액정 소자(452)가 형성된 멀티 도메인 구조가 된다.
그런데, 본 발명은 횡전계 방식의 액정 표시 장치에 적용할 수도 있다. 횡전계 방식은 셀 내의 액정 분자에 대하여 수평방향으로 전계를 가하는 것으로 액정 소자를 구동하여 계조를 표현하는 방식이다. 횡전계 방식에 의하면, 시야각을 약 180도까지 넓힐 수 있다. 여기에서, 본 발명을 적용한 횡전계 방식의 액정 표시 장치에 관해서, 도 27 및 도 28을 참조하여 이하에 설명한다.
도 27은 박막 트랜지스터(528) 및 박막 트랜지스터(528)에 접속되는 화소 전 극(524)이 형성된 기판(500)과 대향 기판인 기판(501)을 겹쳐 액정을 주입한 상태를 도시한다. 기판(501)은 차광층(532), 착색층(536) 및 평탄화층(537)을 갖는다. 기판(500)은 화소 전극을 갖지만, 기판(501)은 대향 전극을 갖지 않는다. 기판(500)과 기판(501)의 사이에는 주입된 액정에 의해, 액정층(550)이 형성되어 있다. 또, 기판(500)은 배향막(548)을 갖고, 기판(501)은 배향막(546)을 갖고, 배향막(546) 및 배향막(548)은 액정층(550)에 접하여 형성되어 있다.
기판(500)은 대향 전극(507) 및 대향 전극(507)에 접속되는 용량선으로서 기능하는 배선(504), 및 박막 트랜지스터(528)를 갖는다. 박막 트랜지스터(528)는 상기한 실시 형태(예를 들면, 실시 형태 1)의 제작 방법을 적용한 박막 트랜지스터를 적절하게 사용할 수 있다. 대향 전극(507)은 실시 형태 1에 있어서의 화소 전극층(118)과 같은 재료를 사용할 수 있다. 또한, 대향 전극(507)은 화소의 형상과 대강 같은 형상으로 구획하여 형성한다. 또, 대향 전극(507) 및 배선(504) 위에는 제 1 절연층(506)을 갖는다. 제 1 절연층(506)은 박막 트랜지스터(528)의 게이트 전극으로서 기능하는 배선(502) 위에 형성되어 있고, 박막 트랜지스터(528)의 게이트 절연층으로서 기능한다.
제 1 절연층(506) 위에는 박막 트랜지스터(528)의 소스 전극 및 드레인 전극과 이들에 접속되는 배선(516)과 배선(518)이 제 1 절연층(506) 위에 형성된다. 배선(516)은 액정 표시 장치에 있어서 비디오 신호가 입력되는 신호선이다. 배선(516)은 1방향으로 연장되는 배선인 동시에, 박막 트랜지스터(528)의 소스 영역 및 드레인 영역의 한쪽에 접속되어, 박막 트랜지스터(528)의 소스 전극 또는 드레 인 전극으로서도 기능한다. 배선(518)은 소스 전극 및 드레인 전극의 다른쪽에 접속되고, 화소 전극(524)과 접속된다.
배선(516) 및 배선(518) 위에는 제 2 절연층(520)이 형성되어 있다. 또한, 제 2 절연층(520) 위에는 제 2 절연층(520)에 형성된 개구부(523)에 있어서, 배선(518)에 접속되는 화소 전극(524)이 형성되어 있다. 화소 전극(524)은 실시 형태 1에서 개시하는 화소 전극층(118)과 같은 재료를 사용하여 형성한다.
이상과 같이, 기판(500) 위에, 박막 트랜지스터(528)와 박막 트랜지스터(528)에 접속되는 화소 전극(524)이 형성되어 있다. 또, 유지용량은 대향 전극(507)과 화소 전극(524)의 사이에서 형성된다.
도 28은 화소 전극의 구성을 도시하는 평면도이다. 화소 전극(524)에는 슬릿(525)이 형성되어 있다. 슬릿(525)에 의해 액정의 배향을 제어할 수 있다. 이 경우, 전계는 대향 전극(507)과 화소 전극(524)의 사이에서 발생한다. 대향 전극(507)과 화소 전극(524)의 사이에는 제 1 절연층(506)을 갖지만, 제 1 절연층(506)의 두께는 대강 50nm 이상 200nm 이하이고, 두께가 약 2㎛ 이상 10㎛ 이하인 액정층과 비교하여 충분히 얇기 때문에 기판(500)과 평행한 방향(수평방향)에 전계가 발생한다. 이 전계에 의해 액정의 배향을 변화시킬 수 있다. 이 기판과 대략 평행한 방향의 전계를 이용하여 액정 분자를 수평으로 회전시킨다. 이 경우, 액정 분자는 어떤 상태라도 수평이기 때문에, 보는 각도에 따른 콘트라스트 등의 변화는 거의 없고, 넓은 시야각을 실현할 수 있다. 또한, 대향 전극(507) 및 화소 전극(524)은 모두 투광성을 갖는 전극이고, 개구율을 높게 할 수 있다.
다음에, 횡전계 방식의 액정 표시 장치로, 상기와는 다른 형태에 관해서, 도 29 및 도 30을 사용하여 설명한다.
도 29와 도 30은 횡전계 방식의 액정 표시 장치의 화소 구조의 일례를 도시하고 있다. 도 30은 상면도이고, 도 30 중에 도시하는 절단선 G-H에 대응하는 단면 구조를 도 29에 도시한다.
도 29는 박막 트랜지스터(628) 및 박막 트랜지스터(628)에 접속되는 화소 전극(624)을 갖는 기판(600)과 기판(600)과 대향하는 기판(601)을 겹쳐 액정을 주입한 상태를 도시한다. 기판(601)에는 차광층(632), 착색층(636) 및 평탄화층(637) 등이 형성되어 있다. 기판(600)은 화소 전극을 갖지만, 기판(601)은 화소 전극을 갖지 않는다. 기판(600)과 기판(601)의 사이에는 주입된 액정에 의해 액정층(650)이 형성되어 있다. 또, 기판(600)은 배향막(648)을 갖고, 기판(601)은 배향막(646)을 갖고, 배향막(646) 및 배향막(648)은 액정층(650)에 접하여 형성되어 있다.
기판(600)은 공통 전위로 유지되는 배선(609) 및 상기한 실시 형태(예를 들면, 실시 형태 1)의 제작 방법을 적용한 박막 트랜지스터(628)를 갖는다. 배선(609)은 박막 트랜지스터(628)의 주사선(602)과 동시에, 동일한 공정에서 형성할 수 있다. 또한, 배선(609)과 동일한 층에 의해 구성되는 대향 전극(코먼 전극(commen electrode))은 화소의 형상과 대강 같은 형상으로 구획하여 형성한다.
박막 트랜지스터(628)의 소스 전극 및 드레인 전극의 한쪽에 접속되는 배선(616)과 배선(618)이 제 1 절연층(606) 위에 형성되어 있다. 또, 제 1 절연 층(606)은 박막 트랜지스터(628)의 게이트 절연막으로서 기능하는 것이다. 배선(616)은 액정 표시 장치에 있어서 비디오 신호가 입력되는 신호선이고, 1방향으로 신장하는 배선인 동시에, 박막 트랜지스터(628)가 갖는 소스 영역 및 드레인 영역의 한쪽과 접속되고, 배선(616)은 소스 전극 및 드레인 전극의 한쪽도 구성한다. 배선(618)은 소스 전극 및 드레인 전극의 다른쪽의 전극에 접속되고, 화소 전극(624)에 접속되는 배선이다. 또, 박막 트랜지스터(628)는 상기한 실시 형태의 제작 방법을 적용한 박막 트랜지스터를 적절하게 사용할 수 있다.
배선(616) 및 배선(618) 위에 제 2 절연층(620)이 형성된다. 또한, 제 2 절연층(620) 위에는 제 2 절연층(620)에 형성되는 개구부(623)에 있어서 배선(618)에 접속되는 화소 전극(624)이 형성된다. 화소 전극(624)은 실시 형태 1에서 설명한 화소 전극층(118)과 같은 재료를 사용하여 형성한다. 또, 도 30에 도시하는 바와 같이, 화소 전극(624)은 배선(609)과 동시에 형성한 빗살형의 전극과의 사이에 횡전계가 발생하도록 형성된다. 또한, 화소 전극(624)의 빗살형의 부분이 배선(609)과 동시에 형성한 대향 전극(코먼 전극)과 교대로 형성된다.
화소 전극(624)의 전위와 배선(609)의 전위의 사이에 전위차가 생기면, 기판에 개략 평행한 방향에 전계가 생기고, 이 전계에 의해 액정의 배향을 제어할 수 있다. 이 전계를 이용하여 액정 분자를 수평으로 회전시키는 것으로 액정의 배향을 제어할 수 있다. 이 때, 액정 분자의 장축은 어떤 상태라도 기판에 대하여 거의 평행하기 때문에, 보는 각도에 따른 콘트라스트 등의 변화는 거의 없다. 이 때문에, 넓은 시야각을 실현할 수 있다.
이상과 같이, 기판(600) 위에 박막 트랜지스터(628)와 박막 트랜지스터(628)에 접속되는 화소 전극(624)이 형성된다. 유지용량은 배선(609)과 용량 전극(615)과, 이들의 사이에 제 1 절연층(606)을 형성함으로써 형성되어 있다. 배선(616) 등과 동일한 층에서 형성되는 용량 전극(615)과 화소 전극(624)은 개구부(623)에 있어서 접속되어 있다.
또, 본 발명은 TN 방식의 액정 표시 장치에 적용할 수도 있다. 다음에, 본 발명을 적용한 TN형의 액정 표시 장치의 형태에 관해서 도 31 및 도 32를 참조하여 이하에 설명한다.
도 31과 도 32는 TN 방식의 액정 표시 장치의 화소 구조를 도시하고 있다. 도 32는 상면도이고, 도 32에 있어서의 절단선 I-J에 대응하는 단면 구조를 도 31에 도시하고 있다. 이하의 설명에서는 도 31 및 도 32를 참조하여 설명한다.
기판(700) 위에 있어서, 화소 전극(724)은 개구부(723)에 의해, 배선(718)으로 박막 트랜지스터(728)와 접속하고 있다. 신호선으로서 기능하는 배선(716)은 박막 트랜지스터(728)와 접속하고 있다. 배선(702)은 주사선으로서 기능한다. 박막 트랜지스터(728)는 상기한 실시 형태(예를 들면, 실시 형태 1)의 제작 방법을 적용한 박막 트랜지스터를 적절하게 사용할 수 있다.
화소 전극(724)은 실시 형태 1의 화소 전극층(118)과 같은 재료를 사용하여 형성한다.
기판(700)에 대향하는 기판(701)은 차광층(732), 착색층(736) 및 대향 전극(740)을 갖는다. 또한, 착색층(736)과 대향 전극(740)의 사이에는 평탄화 층(737)을 갖고, 액정의 배향 산란을 막고 있다. 액정층(750)은 화소 전극(724)과 대향 전극(740)의 사이에 형성되어 있다. 또, 액정층(750)과 화소 전극(724)의 사이에는 배향막(748)을 갖고, 액정층(750)과 대향 전극(740)의 사이에는 배향막(746)을 갖는다.
화소 전극(724)과 액정층(750)과 대향 전극(740)이 겹치는 것으로, 액정 소자가 형성되어 있다.
또한, 컬러 필터가 되는 착색층, 또는 차광층(블랙 매트릭스(back matrix))이 기판(700) 위에 형성되어도 좋다. 또한, 기판(700)의 박막 트랜지스터 등이 형성되어 있는 면과는 반대의 면(뒷면)에 편광판을 접합하고, 기판(701)의 대향 전극(740) 등이 형성되어 있는 면과는 반대의 면(뒷면)에 편광판을 접합한다.
대향 전극(740)은 화소 전극(724)과 같은 재료를 적절하게 사용할 수 있다. 화소 전극(724)과 액정층(750)과 대향 전극(740)이 겹치는 것으로, 액정 소자가 형성된다.
유지용량은 배선(704)과 배선(715)과 이들의 사이에 있는 절연막(720)에 의해 구성된다.
또, 이상 설명하였을 때에 참조한 도면에 관해서, 게이트 전극과 주사선은 동일층에 의해 형성되기 때문에, 동일한 부호를 붙이고 있다. 마찬가지로 소스 전극 또는 드레인 전극과 신호선에는 동일한 부호를 붙이고 있다.
이상의 공정에 의해, 액정 표시 장치를 제작할 수 있다. 본 실시 형태의 액정 표시 장치가 갖는 박막 트랜지스터는 상기한 실시 형태에서 설명한 제작 방법을 적용하여 제작하고 있다. 이 때문에, 박막 트랜지스터의 오프 전류가 적고, 전기적 특성의 신뢰성이 높기 때문에, 본 실시 형태에서 설명한 액정 표시 장치는 콘트라스트가 높고, 시인성이 높은 것으로 할 수 있다.
(실시 형태 6)
본 발명은 액정 표시 장치뿐만 아니라 발광 장치에도 적용할 수 있다. 본 실시 형태에서는 발광 장치의 제작공정에 관해서, 도 33 및 도 34를 참조하여 설명한다. 발광 장치로서는 일렉트로루미네선스(electroluminesence)를 이용하는 발광 소자를 사용한다. 일렉트로루미네선스를 이용하는 발광 소자는 발광 재료가 유기화합물인지, 무기화합물인지에 따라서 구별되어, 일반적으로, 전자는 유기 EL 소자, 후자는 무기 EL 소자라고 불리고 있다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 캐리어(전자 및 정공)가 한 쌍의 전극으로부터 각각 발광성의 유기화합물을 포함하는 층에 주입되어, 전류가 흐른다. 그리고, 이들의 캐리어(전자 및 정공)가 재결합함으로써, 발광성의 유기화합물이 여기 상태를 형성하고, 그 캐리어가 여기 상태로부터 기저 상태로 되돌아갈 때에 발광한다. 이러한 발광 소자는 그 메카니즘으로부터, 전류 여기형의 발광 소자라고 불린다.
무기 EL 소자는 그 소자 구성에 의해, 분산형 무기 EL 소자와 박막형 무기 EL 소자로 분류된다. 분산형 무기 EL 소자는 발광 재료의 입자를 바인더(binder) 중에 분산시킨 발광층을 갖고, 발광 메카니즘은 도너 준위(donor level)와 억셉터 준위(acceptor level)를 이용하는 도너-억셉터 재결합형 발광이다. 박막형 무기 EL 소자는 발광층을 유전체층의 사이에 두고 또 이것을 한 쌍의 전극의 사이에 둔 구조로, 발광 메카니즘은 금속이온의 내각(內殼) 전자 천이를 이용하는 국재형 발광이다.
또, 여기에서는 발광 소자로서 유기 EL 소자를 사용하여 설명한다. 또한, 발광 소자의 구동을 제어하는 박막 트랜지스터로서, 상기한 실시 형태에서 설명한 제작 방법을 적용한 박막 트랜지스터를 사용하여 설명한다.
우선, 도 33a에 도시하는 바와 같이 기판(800) 위에 박막 트랜지스터(801) 및 박막 트랜지스터(802)를 형성한다. 도 33a에서는 박막 트랜지스터(801) 및 박막 트랜지스터(802) 위에 보호층으로서 기능하는 절연층(803)을 갖고, 절연층(803) 위에 절연층(804)을 갖는다. 절연층(804)은 상면을 평탄화하기 위해서 형성되어 있다. 절연층(803)은 예를 들면 산화실리콘, 질화실리콘, 산화질화실리콘 등을 사용하여 형성하면 좋다. 절연층(804)은 아크릴, 폴리이미드 또는 폴리아미드 등의 유기 수지, 또는 실록산을 사용하여 형성하면 좋다.
절연층(804) 위에는 도전층(805)을 갖는다. 도전층(805)은 화소 전극으로서 기능한다. 화소의 박막 트랜지스터가 n형 박막 트랜지스터의 경우에는 화소 전극으로서 음극을 형성하는 것이 바람직하지만, p형 박막 트랜지스터의 경우에는 양극을 형성하는 것이 바람직하다. 화소 전극으로서 음극을 형성하는 경우에는 일함수가 작은 재료, 예를 들면, Ca, Al, CaF, MgAg, AlLi 등을 사용하면 좋다.
다음에, 도 33b에 도시하는 바와 같이, 도전층(805)의 측면(말단부) 및 절연층(804) 위에 격벽(806)을 형성한다. 격벽(806)은 개구부를 갖고, 상기 개구부에 있어서 도전층(805)이 노출되어 있다. 격벽(806)은 유기 수지층, 무기 절연무기 절연유기폴리실록산을 사용하여 형성한다. 특히, 바람직하게는 감광성의 재료를 사용하여 격벽(806)을 형성하고, 도전층(805) 위의 격벽(806)을 노광하여 개구부를 형성하는 것으로, 그 개구부의 측벽이 연속된 곡율로 형성되는 경사면이 되도록 형성하는 것이 바람직하다.
다음에, 격벽(806)의 개구부에서 도전층(805)과 접하도록, 발광층(807)을 형성한다. 발광층(807)은 단일한 층으로 구성되어 있어도 좋고 복수의 층이 적층되어 구성되어 있어도 좋다.
그리고, 발광층(807)을 덮도록, 도전층(808)을 형성한다. 도전층(808)은 공통 전극이라고 불린다. 음극을 형성하는 재료에 의해 도전층(805)을 형성하는 경우에는 양극을 형성하는 재료에 의해 도전층(808)을 형성한다. 도전층(808)은 실시 형태 1에 있어서의 화소 전극층(118)으로서 열거한 투광성을 갖는 도전성 재료를 사용한 투광성 도전층으로 형성할 수 있다. 도전층(808)으로서, 질화티타늄층 또는 티타늄층을 사용하여도 좋다. 도 33b에서는 도전층(808)으로서 인듐석산화물(ITO)을 사용한다. 격벽(806)의 개구부에서, 도전층(805)과 발광층(807)과 도전층(808)이 겹치는 것으로, 발광 소자(809)가 형성된다. 이 후, 발광 소자(809)에 산소, 수소, 수분 또는 이산화탄소 등이 침입하지 않도록, 격벽(806) 및 도전층(808) 위에 보호층(810)을 형성하는 것이 바람직하다. 보호층(810)으로서는 질화실리콘층, 질화산화실리콘층 및 DLC층 등을 사용할 수 있다.
더욱 바람직하게는 도 33b까지 완성한 후에, 외기에 노출되지 않도록 기밀성 이 높고, 탈가스가 적은 보호 필름(라미네이트 필름(laminate film), 자외선 경화 수지 필름 등) 또는 커버재에 의해 더욱 패킹(packing)(봉입)을 한다.
다음에, 발광 소자의 구성에 관해서, 도 34를 참조하여 설명한다. 여기에서는 구동용 트랜지스터가 n형 박막 트랜지스터인 경우를 예로 들어, 화소의 단면 구조에 관해서 설명한다.
발광 소자는 발광을 추출하기 위해서, 적어도 양극 또는 음극의 한쪽이 투명하면 좋다. 그리고, 기판 위에 박막 트랜지스터 및 발광 소자를 형성하고, 기판과는 역측의 면으로부터 발광을 추출하는 상면 사출 구조, 기판측의 면으로부터 발광을 추출하는 하면 사출 구조, 및 기판측 및 기판과는 반대측의 면의 쌍방으로부터 발광을 추출하는 양면 사출 구조의 발광 소자가 있다. 본 발명에서는 상기한 사출 구조 어디에나 적용할 수 있다.
도 34a는 상면 사출 구조의 발광 소자를 도시한다. 도 34a에, 구동용 트랜지스터(821)가 n형 박막 트랜지스터이고, 발광 소자(822)로부터 발생하는 빛이 양극(825)측으로 빠지는 경우의 화소의 단면도이다. 도 34a에서는 발광 소자(822)의 음극(823)과 구동용 트랜지스터(821)가 전기적으로 접속되어 있고, 음극(823) 위에 발광층(824) 및 양극(825)이 차례로 적층되어 있다. 음극(823)은 일함수(work function)가 작고, 또한 빛을 반사하는 도전성 재료(예를 들면 Ca, Al, CaF, MgAg, AlLi 등)에 의해 형성하면 좋다. 그리고, 발광층(824)은 단일한 층으로 구성되어 있어도 좋고 복수의 층이 적층하여 구성되어 있어도 좋다. 복수의 층으로 구성되어 있는 경우에는 예를 들면, 음극(823) 위에, 전자주입층, 전자수송층, 발광층, 홀수송층 또는 홀주입층의 순서로 적층하여 형성한다. 또, 이 층을 모두 형성할 필요는 없다. 양극(825)은 빛을 투과하는 투광성의 도전성 재료를 사용하여 형성하고, 예를 들면, 산화텅스텐을 포함하는 인듐산화물, 산화텅스텐을 포함하는 인듐아연산화물, 산화티타늄을 포함하는 인듐산화물, 산화티타늄을 포함하는 인듐석산화물, 인듐석산화물(ITO), 인듐아연산화물 또는 산화실리콘을 첨가한 인듐석산화물 등의 투광성을 갖는 도전층을 사용하여도 좋다.
음극(823)과 양극(825)의 사이에 발광층(824)이 있는 영역이 발광 소자(822)에 상당한다. 도 34a에 도시한 화소의 경우에는 발광 소자(822)로부터 발생하는 빛은 화살표시로 도시하는 바와 같이 양극(825)측으로 사출된다.
도 34b는 하면 사출 구조의 발광 소자를 도시한다. 구동용 트랜지스터(831)가 n형 박막 트랜지스터이고, 발광 소자(822)로부터 발생하는 빛이 음극(833)측으로 사출하는 경우의 화소의 단면도이다. 도 34b에서는 구동용 트랜지스터(831)와 전기적으로 접속된 투광성의 도전층(837) 위에, 발광 소자(822)의 음극(833)이 성막되어 있고, 음극(833) 위에 발광층(834) 및 양극(835)이 차례로 적층되어 있다. 또, 양극(835)이 투광성을 갖는 경우, 양극(835)을 덮도록 2광을 반사 또는 차폐하기 위한 차광층(836)이 성막되어 있으면 좋다. 음극(833)은 도 34a의 경우와 같이, 일함수가 작은 재료에 의해 형성된 도전층이면 좋고, 공지의 재료를 사용하면 좋다. 단, 그 두께는 빛을 투과하는 정도(바람직하게는 5nm 이상 30nm 이하 정도)로 한다. 예를 들면, 20nm의 두께를 갖는 알루미늄을, 음극(833)으로서 사용할 수 있다. 그리고, 발광층(834)은 도 34a와 같이, 단일한 층으로 구성되어 있어도 좋 고 복수의 층이 적층되어 구성되어 있어도 좋다. 양극(835)은 빛을 투과할 필요는 없지만, 도 34a와 같이, 투광성의 도전성 재료를 사용하여 형성할 수도 있다. 그리고, 차광층(836)은 예를 들면, 빛을 반사하는 금속층 등을 사용할 수 있지만, 이것에 한정되지 않는다. 예를 들면, 흑의 안료를 첨가한 수지 등을 사용할 수도 있다.
음극(833) 및 양극(835)의 사이에 발광층(834)이 있는 영역이 발광 소자(822)에 상당한다. 도 34b에 도시한 화소의 경우, 발광 소자(822)로부터 발생하는 빛은 화살표시로 도시하는 바와 같이 음극(833)측으로 사출된다.
도 34c는 양면 사출 구조의 발광 소자를 도시한다. 도 34c에서는 구동용 트랜지스터(841)와 전기적으로 접속된 투광성을 갖는 도전층(847) 위에, 발광 소자(822)의 음극(843)이 성막되어 있고, 음극(843) 위에 발광층(844) 및 양극(845)이 차례로 적층되어 있다. 음극(843)은 도 34a의 경우와 같이, 일함수가 작은 도전층이면 좋고, 공지의 재료를 사용할 수 있다. 단, 그 두께는 빛을 투과하는 정도로 한다. 예를 들면 약 20nm의 두께로 형성한 알루미늄층을, 음극(843)으로서 사용할 수 있다. 그리고, 발광층(844)은 도 34a와 같이, 단수의 층으로 구성되어 있어도 좋고 복수의 층이 적층되어 구성되어 있어도 좋다. 양극(845)은 도 34a와 같이, 투광성의 도전성 재료를 사용하여 형성할 수 있다.
음극(843)과 발광층(844)과 양극(845)이 겹쳐 있는 부분이 발광 소자(822)에 상당한다. 도 34c에 도시한 화소의 경우에는 발광 소자(822)로부터 발생하는 빛은 화살표시로 도시하는 바와 같이 양극(845)측과 음극(843)측의 양쪽에 사출된다.
또, 여기에서는 발광 소자로서 유기 EL 소자에 관해서 설명하였지만, 발광 소자로서 무기 EL 소자를 사용하는 것도 가능하다.
또, 본 실시 형태에서는 발광 소자의 구동을 제어하는 박막 트랜지스터(구동용 트랜지스터)와 발광 소자가 직접적으로 접속되어 있는 예를 개시하였지만, 구동용 트랜지스터와 발광 소자의 사이에 전류 제어용 트랜지스터가 접속되어 있어도 좋다.
또, 본 실시 형태에서 설명한 발광 장치는 도 34에 도시한 구성에 한정되는 것이 아니라, 본 발명의 기술적 사상에 기초를 둔 각종의 일그러짐이 가능하다.
이상의 공정에 의해, 발광 장치를 제작할 수 있다. 본 실시 형태의 발광 장치가 갖는 박막 트랜지스터는 상기한 실시 형태의 제작 방법을 적용한 박막 트랜지스터를 사용하였다. 이 때문에, 박막 트랜지스터의 오프 전류가 적고, 전기적 특성의 신뢰성이 높기 때문에, 본 실시 형태에서 설명한 발광 장치는 콘트라스트가 높고, 시인성이 높은 것으로 할 수 있다.
(실시 형태 7)
다음에, 실시 형태 5에서 설명한 표시 장치 또는 실시 형태 6에서 설명한 발광 장치에 탑재하는 표시 패널 또는 발광 패널의 1형태에 관해서, 도면을 참조하여 설명한다.
본 발명의 액정 표시 장치 또는 발광 장치에서는 화소부에 접속되는 신호선 구동 회로 및 주사선 구동 회로는 별도의 기판(예를 들면, 반도체기판 또는 SOI 기판 등) 위에 형성하여 접속하는 것이 바람직하다. 그러나, 별도 형성하지 않아도 화소 회로와 동일 기판 위에 형성하여도 좋다.
또, 별도 형성한 기판의 접속 방법은 특별히 한정되는 것이 아니라, 공지의 COG법, 와이어 본딩법(wire bonding method) 또는 TAB법 등을 사용할 수 있다. 또한 접속하는 위치는 전기적인 접속이 가능하면, 특별히 한정되지 않는다. 또한, 컨트롤러, CPU 및 메모리 등을 별도 형성하고, 화소 회로에 접속하여도 좋다.
도 35는 본 발명의 표시 장치의 블록도를 도시한다. 도 35에 도시하는 표시 장치는 표시 소자를 구비한 화소를 복수 갖는 화소부(850)와 각 화소를 선택하는 주사선 구동 회로(852)와 선택된 화소에 대한 비디오 신호의 입력을 제어하는 신호선 구동 회로(853)를 갖는다.
또, 본 발명의 표시 장치는 도 35에 도시하는 형태에 한정되지 않는다. 즉, 본 발명에서 사용하는 신호선 구동 회로는 시프트 레지스터와 아날로그 스위치만을 갖는 형태에 한정되지 않는다. 시프트 레지스터와 아날로그 스위치에 덧붙여, 버퍼, 레벨 시프터, 소스 팔로워 등, 다른 회로를 가져도 좋다. 또한, 시프트 레지스터 및 아날로그 스위치는 반드시 형성할 필요는 없고, 예를 들면, 시프트 레지스터 대신에 디코더 회로같은 신호선의 선택이 가능한 별도의 회로를 가져도 좋고, 아날로그 스위치 대신에 자물쇠 등을 가져도 좋다.
도 35에 도시하는 신호선 구동 회로(853)는 시프트 레지스터(854) 및 아날로그 스위치(855)를 갖는다. 시프트 레지스터(854)에는 클록 신호(CLK)와 스타트 펄스 신호(SP)가 입력되어 있다. 클록 신호(CLK)와 스타트 펄스 신호(SP)가 입력되면, 시프트 레지스터(854)에 있어서 타이밍 신호가 생성되어, 아날로그 스위 치(855)에 입력된다.
또한, 아날로그 스위치(855)에는 비디오 신호(video signal)가 공급된다. 아날로그 스위치(855)는 입력되는 타이밍 신호에 따라서 비디오 신호를 샘플링하여, 후단의 신호선에 공급한다.
도 35에 도시하는 주사선 구동 회로(852)는 시프트 레지스터(856) 및 버퍼(857)를 갖는다. 또한, 레벨 시프터를 가져도 좋다. 주사선 구동 회로(852)에 있어서, 시프트 레지스터(856)에 클록 신호(CLK) 및 스타트 펄스 신호(SP)가 입력됨으로써, 선택 신호가 생성된다. 생성된 선택 신호는 버퍼(857)에 있어서 완충 증폭되어, 대응하는 주사선에 공급된다. 1의 주사선에는 1라인의 모든 화소 트랜지스터의 게이트가 접속되어 있다. 그리고, 동작시에는 1라인분의 화소의 트랜지스터를 일제히 온으로 해야만 하기 때문에, 버퍼(857)는 큰 전류를 흘리는 것이 가능한 구성으로 한다.
풀-컬러(full-color)의 표시 장치에 있어서, R(빨강), G(초록), B(파랑)에 대응하는 비디오 신호를 차례로 샘플링하여 대응하는 신호선에 공급하는 경우, 시프트 레지스터(854)와 아날로그 스위치(855)를 접속하기 위한 단자수는 아날로그 스위치(855)와 화소부(850)의 신호선을 접속하기 위한 단자수의 1/3 정도에 상당한다. 따라서, 아날로그 스위치(855)를 화소부(850)와 동일 기판 위에 형성하는 것으로, 아날로그 스위치(855)를 화소부(850)와 다른 기판 위에 형성한 경우와 비교하여, 별도 형성한 기판의 접속에 사용하는 단자의 수를 억제할 수 있고, 접속 불량의 발생 확률을 억제하여 수율을 높일 수 있다.
또, 도 35의 주사선 구동 회로(852)는 시프트 레지스터(856) 및 버퍼(857)를 갖지만, 본 발명은 이것에 한정되지 않고, 시프트 레지스터(856)만으로 주사선 구동 회로(852)를 구성하여도 좋다.
또, 도 35에 도시하는 구성은 본 발명의 표시 장치의 1형태를 도시한 것으로, 신호선 구동 회로와 주사선 구동 회로의 구성은 이것에 한정되지 않는다.
다음에, 본 발명의 액정 표시 장치의 1형태에 상당하는 액정 표시 패널 및 발광 패널의 외관에 관해서, 도 36 및 도 37을 참조하여 설명한다. 도 36a는 제 1 기판(901) 위에 형성된 미결정 반도체층을 갖는 트랜지스터(910) 및 액정 소자(913)를 제 2 기판(906)과의 사이에 시일재(sealant; 905)에 의해서 밀봉한 패널의 상면도를 도시한다. 도 36b는 도 36a의 K-L에서의 단면도에 상당한다. 도 37은 발광 장치의 경우를 도시한다. 또, 도 37은 도 36과 다른 부분에 관해서만 부호를 붙이고 있다.
제 1 기판(901) 위에 형성된 화소부(902)와 주사선 구동 회로(904)를 둘러싸고, 시일재(905)가 형성되어 있다. 또한, 화소부(902) 및 주사선 구동 회로(904)의 위에 제 2 기판(906)이 형성되어 있다. 따라서 화소부(902) 및 주사선 구동 회로(904)는 제 1 기판(901)과 시일재(905)와 제 2 기판(906)에 의하여, 액정층(908) 또는 충전재(931)와 함께 밀봉되어 있다. 또한, 제 1 기판(901) 위의 시일재(905)에 의해서 둘러싸여 있는 영역과는 다른 영역에 신호선 구동 회로(903)가 실장되어 있다. 또, 신호선 구동 회로(903)는 별도 준비된 기판 위에 다결정 반도체층을 갖는 트랜지스터에 의해 형성된 것이다. 또, 본 실시 형태에서는 다결정 반도체층을 갖는 트랜지스터를 사용한 신호선 구동 회로(903)를 제 1 기판(901)에 접합하는 경우에 관해서 설명하지만, 단결정 반도체를 사용한 트랜지스터로 신호선 구동 회로를 형성하고, 접합하여도 좋다. 도 36b에서는 신호선 구동 회로(903)에 포함되는 다결정 반도체층으로 형성된 트랜지스터(909)를 예시한다.
제 1 기판(901) 위에 형성된 화소부(902)는 복수의 트랜지스터를 갖고 있고, 도 36b에는 화소부(902)에 포함되는 트랜지스터(910)를 예시하고 있다. 또한, 주사선 구동 회로(904)도 복수의 트랜지스터를 갖고 있고, 도 36b에서는 신호선 구동 회로(903)에 포함되는 트랜지스터(909)를 예시하고 있다. 또, 본 실시 형태에서는 발광 장치에 있어서는 트랜지스터(910)가 구동용 트랜지스터인 경우에 관해서 설명하지만, 트랜지스터(910)는 전류 제어용 트랜지스터이어도 좋고, 소거용 트랜지스터이어도 좋다. 트랜지스터(910)는 미결정 반도체층을 사용한 트랜지스터에 상당한다.
또한, 액정 소자(913)가 갖는 화소 전극(912)은 트랜지스터(910)와 배선(918)을 통해서 전기적으로 접속되어 있다. 또, 배선(918)은 리드(lead) 배선(914)과 전기적으로 접속되어 있다. 그리고, 액정 소자(913)의 대향 전극(917)은 제 2 기판(906) 위에 형성되어 있다. 화소 전극(912)과 대향 전극(917)과 액정층(908)이 겹쳐 있는 부분이 액정 소자(913)에 상당한다.
또한, 발광 소자(930)가 갖는 화소 전극은 트랜지스터(910)의 소스 전극 또는 드레인 전극과 배선을 통해서 전기적으로 접속되어 있다. 그리고 본 실시 형태에서는 발광 소자(930)의 공통 전극과 투광성을 갖는 도전성의 재료층이 전기적으 로 접속되어 있다. 또, 발광 소자(930)의 구성은 본 실시 형태에 개시한 구성에 한정되지 않는다. 발광 소자(930)의 구성은 발광 소자(930)로부터 추출하는 빛의 방향이나, 트랜지스터(910)의 극성 등에 맞추어, 적절하게 변경할 수 있다.
또, 제 1 기판(901) 및 제 2 기판(906)의 재료로서는 유리, 금속(대표적으로는 스테인레스), 세라믹 또는 플라스틱 등을 사용할 수 있다. 플라스틱으로서는 FRP(Fiberglass-Reinforced Plastics)판, PVF(폴리비닐플루오라이드)필름, 폴리에스테르 필름, 폴리에스테르 필름 또는 아크릴수지필름 등을 사용할 수 있다. 또한, 알루미늄 포일을 PVF 필름이나 폴리에스테르 필름의 사이에 둔 구조의 시트를 사용하여도 좋다.
또한, 스페이서(911)는 비즈 스페이서이고, 화소 전극(912)과 대향 전극(917)의 사이의 거리(셀 갭)를 제어하기 위해서 형성되어 있다. 또, 절연층을 선택적으로 에칭하는 것으로 얻어지는 스페이서(포스트 스페이서)를 사용하여도 좋다.
또한, 별도 형성된 신호선 구동 회로(903)와 주사선 구동 회로(904) 및 화소부(902)에 주어지는 각종의 신호(전위)는 FPC(907; Flexible Printed Circuit)로부터 리드 배선(914) 및 리드 배선(915)을 통해서 공급된다.
본 실시 형태에서는 접속 단자(916)가, 액정 소자(913)가 갖는 화소 전극(912)과 같은 도전층으로 형성되어 있다. 또한, 리드 배선(914) 및 리드 배선(915)은 배선(918)과 같은 도전층으로 형성되어 있다.
접속 단자(916)와 FPC(907)가 갖는 단자는 이방성 도전층(919)을 통해서 전 기적으로 접속되어 있다.
또, 도시하지 않았지만, 본 실시 형태에 개시한 액정 표시 장치는 배향막 및 편광판을 갖고 더욱 컬러 필터나 차광층 등을 가져도 좋다.
또한, 별도 형성된 신호선 구동 회로(903)와 주사선 구동 회로(904) 및 화소부(902)에 주어지는 각종 신호(전위)는 리드 배선(914) 및 리드 배선(915)을 통해서, FPC(907)로부터 공급되어 있다.
본 실시 형태에서는 접속 단자(916)가, 발광 소자(930)가 갖는 화소 전극과 같은 도전층에 의해 형성되어 있다. 그러나, 이것에 한정되지 않는다.
또, 발광 소자(930)로부터의 빛의 추출 방향에 위치하는 기판인 제 2 기판은 투광성의 기판이어야만 한다. 이 경우에는 유리판, 플라스틱판, 폴리에스테르 필름 또는 아크릴필름 등의 투광성을 갖는 재료로 이루어지는 기판을 사용한다.
또한, 충전재(931)로서는 질소나 아르곤 등의 불활성의 기체, 자외선 경화수지 또는 열경화수지 등을 사용할 수 있고, PVC(폴리비닐클로라이드), 아크릴, 폴리이미드, 에폭시수지, 실리콘수지, PVB(폴리비닐부티랄) 또는 EVA(에틸렌비닐아세테트) 등을 사용할 수 있다. 여기에서는 예를 들면 질소를 사용하면 좋다.
또한 발광 소자의 사출면에 편광판, 원편광판(타원편광판을 포함함), 위상차판(λ/4판, λ/2판) 또는 컬러 필터 등의 광학 필름을 적절하게 형성하여도 좋다. 또한, 편광판 또는 원편광판에 반사방지층을 형성하여도 좋다.
본 실시 형태는 다른 실시 형태에 기재한 구성과 조합하여 실시할 수 있다.
(실시 형태 8)
상기 실시 형태에서 설명한 바와 같이, 본 발명에 의해, 액티브 매트릭스형의 표시 모듈을 제작할 수 있다. 또, FPC까지 장착된 표시 패널을 표시 모듈이라고 부른다. 즉, 이들을 표시부에 내장한 모든 전자기기에 본 발명을 적용할 수 있다. 전자기기로서는 비디오 카메라, 디지털 카메라 등의 카메라, 헤드-마운트 디스플레이(head-mounted display)(고글형 디스플레이), 카내비게이션(car navigation), 프로젝터, 카스테레오, 퍼스널 컴퓨터, 휴대 정보 단말(모바일 컴퓨터, 휴대 전화 또는 전자 서적 등) 등을 들 수 있다. 이 일례를 도 38에 도시한다.
도 38a는 텔레비전 장치이다. 표시 모듈을, 도 38a에 도시하는 바와 같이 케이스에 내장하여, 텔레비전 장치를 완성시킬 수 있다. 표시 모듈에 의해 주화면(953)이 형성되고, 기타 부속 설비로서 스피커부(959), 조작 스위치 등이 구비되어 있다.
도 38a에 도시하는 바와 같이, 케이스(951)에 표시 소자를 이용한 표시용 패널(952)이 내장되고, 수신기(955)에 의해 일반의 텔레비전 방송의 수신을 비롯하여, 모뎀(954)을 통한 유선 또는 무선에 의한 통신 네트워크에 대한 접속에 의해 편방향 또는 쌍방향의 정보 통신을 할 수도 있다. 텔레비전 장치의 조작은 케이스에 내장된 스위치 또는 리모콘 조작기(956)에 의해 행하는 것이 가능하고, 이 리모콘 조작기(956)에도 출력하는 정보를 표시하는 표시부(957)가 형성되어 있어도 좋다.
또한, 텔레비전 장치에도 주화면(953) 외에 서브 화면(958)을 제 2 표시용 패널로 형성하고, 채널이나 음량 등을 표시하는 구성이 부가되어 있어도 좋다. 이 구성에 있어서, 주화면(953)을 시야각이 우수한 액정 표시 패널로 형성하고, 서브 화면(958)을 저소비 전력으로 표시 가능한 액정 표시 패널로 형성하여도 좋다. 또한, 서브 화면을 액정 표시 패널로 형성하는 경우에는 점멸표시를 가능하게 하는 것으로, 저소비 전력화가 가능하다. 또한, 서브 화면을 발광 장치로서 소비 전력을 저감시켜도 좋다.
도 39는 도 38a에 도시하는 텔레비전 장치에 적용 가능한 텔레비전 장치의 구성을 도시하는 블록도이다. 표시 패널에는 화소부(971)가 형성되어 있다. 신호선 구동 회로(972)와 주사선 구동 회로(973)는 다른 실시 형태에서 설명한 바와 같이 접속하면 좋다.
그 밖의 외부 회로의 구성으로서, 영상 신호의 입력측에서는 튜너(tuner; 974)에서 수신한 신호 중, 영상 신호를 증폭하는 영상 신호 증폭 회로(975)와 거기로부터 출력되는 신호를 빨강, 초록, 파랑의 각 색에 대응한 색 신호로 변환하는 영상 신호 처리 회로(976)와 그 영상 신호를 드라이버 IC의 입력사양으로 변환하기 위한 컨트롤 회로(977) 등을 갖고 있다. 컨트롤 회로(977)는 주사선측과 신호선측에 각각 신호를 출력한다. 디지털 구동하는 경우에는 신호선측에 신호 분할 회로(978)를 형성하고, 입력 디지털 신호를 m개로 분할하여 공급하는 구성으로 하여도 좋다.
튜너(974)에서 수신한 신호 중, 음성 신호는 음성 신호증폭 회로(979)에 보 내지고, 음성 신호 처리 회로(980)를 거쳐서 스피커(983)로부터 출력된다. 제어 회로(981)는 수신국(수신 주파수)이나 음량의 제어정보를 입력부(982)로부터 받아, 튜너(974)나 음성 신호 처리 회로(980)에 신호를 송출한다.
상기 설명한 텔레비전 장치에 대하여 본 발명을 적용하는 것으로, 콘트라스트비가 높고, 표시 얼룩이 작고, 소비 전력이 낮은 텔레비전 장치로 할 수 있다.
물론, 본 발명은 텔레비전 장치에 한정되지 않고, 퍼스널 컴퓨터의 모니터를 비롯하여, 철도역이나 공항 등에 있어서의 정보 표시반이나, 가두에서의 광고 표시반 등의 대면적의 표시 매체로서도 여러 가지의 용도에 적용할 수 있고, 이들에 본 발명을 적용하는 것으로, 콘트라스트비가 높고, 표시 얼룩이 작고, 소비 전력이 낮은 표시 장치로 할 수 있다.
도 38b는 휴대 전화기의 일례를 도시하고 있다. 이 휴대 전화기는 케이스(961), 표시부(962), 조작부(963) 등으로 구성되어 있다. 표시부(962)에, 본 발명을 적용하는 것으로, 콘트라스트비가 높고, 표시 얼룩이 작고, 소비 전력이 낮은 표시 장치로 할 수 있다.
또한, 도 38c는 휴대형의 컴퓨터의 일례를 도시하고 있다. 이 휴대형의 컴퓨터는 케이스(966), 표시부(967) 등으로 구성되어 있다. 표시부(967)에, 본 발명을 적용하는 것으로, 콘트라스트비가 높고, 표시 얼룩이 작고, 소비 전력이 낮은 표시 장치로 할 수 있다.
실시예 1
본 실시예에서는 역스태거형 박막 트랜지스터의 제작 방법에 실시 형태 1에 서 설명한 드라이 에칭을 적용한 경우와 적용하지 않은 경우를 비교한다. 여기에서 행하는 드라이 에칭은 채널 형성 영역이 되는 부분 또는 채널 형성 영역과 중첩하는 부분에 있어서의 불순물 영역의 에칭 후에, 상기 피에칭부에 반도체층이 노출된 상태로 하는 것이다.
도 40은 박막 트랜지스터의 Vg-Id 곡선을 도시한다. 도 40a는 본 발명을 적용하지 않고 제작한 박막 트랜지스터의 Vg-Id 곡선을 도시하고, 도 40b는 본 발명을 적용하여 상기한 드라이 에칭을 하여 제작한 박막 트랜지스터의 Vg-Id 곡선을 도시한다. 또, 드레인 전압(소스의 전위에 대한 드레인의 전위)은 1V 및 14V로 하였다. 본 발명을 적용하여 제작한 박막 트랜지스터는 오프 전류가 작고, 또한 전기적 특성의 격차가 작은 것을 알 수 있다.
또한, 도 40b에서는 드레인 전압이 1V인 경우와 드레인 전압이 14V인 경우의 Vg-Id 곡선이 괴리되어 있지 않고, 드레인 전압에 의한 드레인 전류의 변화가 작은 것으로 되어 있다. 즉, 드레인 전압에 격차를 생겨도 드레인 전류의 격차를 작은 것으로 할 수 있다.
이상과 같이, 본 발명을 적용하는 것으로, 오프 전류가 낮고, 전기적 특성이 양호하고, 또한 전기적 특성의 격차가 작은 박막 트랜지스터를 제작할 수 있다.
도 1은 본 발명을 적용한 박막 트랜지스터의 구조의 일례를 설명하는 도면.
도 2는 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 3은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 4는 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 5는 본 발명의 박막 트랜지스터의 제작에 사용하는 플라즈마 CVD 장치의 상면도.
도 6은 본 명세서 중에서의 테이퍼각(taper angle)을 정의하는 도면.
도 7은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 8은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 9는 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 10은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 11은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 12는 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 13은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 14는 본 발명을 적용한 박막 트랜지스터의 구조의 일례를 설명하는 도면.
도 15는 본 발명을 적용한 박막 트랜지스터의 구조의 일례를 설명하는 도면.
도 16은 본 발명을 적용한 박막 트랜지스터의 구조의 일례를 설명하는 도면.
도 17은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 18은 본 발명의 박막 트랜지스터의 제작 방법의 일례를 설명하는 도면.
도 19는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 20은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 21은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 22는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 23은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 24는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 25는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 26은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 27은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 28은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 29는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 30은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 31은 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 32는 본 발명을 적용 가능한 액정 표시 장치를 설명하는 도면.
도 33은 본 발명을 적용 가능한 발광 장치를 설명하는 도면.
도 34는 본 발명을 적용 가능한 발광 장치를 설명하는 도면.
도 35는 본 발명을 적용 가능한 표시 장치의 구성을 설명하는 블록도.
도 36은 본 발명의 액정 표시 패널을 설명하는 상면도 및 단면도.
도 37은 본 발명의 발광표시 패널을 설명하는 상면도 및 단면도.
도 38은 본 발명의 발광 장치를 사용한 전자기기를 설명하는 사시도.
도 39는 본 발명의 발광 장치를 사용한 전자기기를 설명하는 도면.
도 40은 본 발명을 적용하여 제작한 박막 트랜지스터의 전기적 특성을 도시하는 도면.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 기판
102 : 게이트 전극층
104 : 게이트 절연층
106 : 반도체층
108 : 버퍼층
Claims (35)
- 삭제
- 박막 트랜지스터를 제작하는 방법에 있어서,게이트 전극층 위에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 위에 반도체층을 형성하는 단계;상기 반도체층 위에 불순물 반도체층을 형성하는 단계;제 1 레지스트 마스크를 사용하여 상기 반도체층 및 상기 불순물 반도체층을 포함하는 패턴화된 반도체층(patterned semiconductor layer)을 형성하는 단계로서, 상기 패턴화된 반도체층은 상기 게이트 전극층의 적어도 일부에서 겹치는, 상기 패턴화된 반도체층을 형성하는 단계;상기 게이트 절연층 및 상기 패턴화된 반도체층 위에 도전층을 형성하는 단계;상기 도전층 위에 제 2 레지스트 마스크를 사용하여 소스 및 드레인 전극층들을 형성하기 위해 상기 도전층을 에칭하는 단계;상기 박막 트랜지스터에 백채널부를 형성하기 위해, 상기 반도체층의 일부를 노출시키도록, 상기 패턴화된 반도체층의 상기 불순물 반도체층을 에칭하는 단계;상기 패턴화된 반도체층의 상기 불순물 반도체층을 에칭한 후, 상기 제 2 레지스트 마스크를 제거하는 단계; 및상기 제 2 레지스트 마스크를 제거한 후, 상기 백채널부의 일부를 에칭하는 단계로서, 상기 불순물 반도체층의 측면이 계단형의 형상이 되는, 상기 백채널부의 일부를 에칭하는 단계를 포함하는, 박막 트랜지스터 제작 방법.
- 삭제
- 박막 트랜지스터를 제작하는 방법에 있어서,게이트 전극층 위에 게이트 절연층을 형성하는 단계;상기 게이트 절연층 위에 반도체층을 형성하는 단계;상기 반도체층 위에 불순물 반도체층을 형성하는 단계;상기 불순물 반도체층 위해 도전층을 형성하는 단계;상기 게이트 전극층의 적어도 일부에서 겹치는 패턴화된 반도체층을 형성하기 위해, 오목부를 갖는 제 1 레지스트 마스크를 사용하여 상기 반도체층, 상기 불순물 반도체층, 및 상기 도전층의 부분들을 에칭하는 단계로서, 상기 오목부가 상기 도전층에 이르도록 상기 제 1 레지스트 마스크가 동시에 에칭되어, 제 2 레지스트 마스크를 형성하는, 상기 반도체층, 상기 불순물 반도체층, 및 상기 도전층의 부분들을 에칭하는 단계;상기 도전층 위에 상기 제 2 레지스트 마스크를 사용하여 소스 및 드레인 전극층들을 형성하기 위해 상기 도전층을 에칭하는 단계;상기 박막 트랜지스터에 백채널부를 형성하기 위해, 상기 반도체층의 일부를 노출시키도록, 상기 패턴화된 반도체층의 상기 불순물 반도체층을 에칭하는 단계;상기 패턴화된 반도체층의 상기 불순물 반도체층을 에칭한 후 상기 제 2 레지스트 마스크를 제거하는 단계; 및상기 제 2 레지스트 마스크를 제거한 후, 상기 백채널부의 일부를 에칭하는 단계로서, 상기 불순물 반도체층의 측면이 계단형의 형상이 되는, 상기 백채널부의 일부를 에칭하는 단계를 포함하는, 박막 트랜지스터 제작 방법.
- 삭제
- 삭제
- 삭제
- 제 2 항 또는 제 4 항에 있어서,상기 백채널부의 일부를 에칭하는 단계는 적용된 무-바이어스로 행해지는, 박막 트랜지스터 제작 방법.
- 삭제
- 제 2 항 또는 제 4 항에 있어서,상기 백채널부의 일부를 에칭하는 단계는 Cl2 가스를 사용하여 행해지는, 박막 트랜지스터 제작 방법.
- 삭제
- 제 2 항 또는 제 4 항에 있어서,상기 백채널부의 일부를 에칭하는 단계는 펄스 방전을 사용하여 행해지는, 박막 트랜지스터 제작 방법.
- 삭제
- 제 2 항 또는 제 4 항에 있어서,상기 반도체층은 미결정 반도체층과 비정질 반도체층의 적층을 포함하고,상기 비정질 반도체층은, 상기 불순물 반도체층과 접하는 상기 반도체층 측에 제공되는, 박막 트랜지스터 제작 방법.
- 삭제
- 제 2 항 또는 제 4 항에 있어서,상기 반도체층은 실리콘을 포함하는, 박막 트랜지스터 제작 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 반도체층은 미결정인, 박막 트랜지스터 제작 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 백채널부의 일부를 에칭하는 단계 동안 0nm보다 크고 5nm 이하의 깊이로 상기 백채널부의 일부가 에칭되는, 박막 트랜지스터 제작 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 백채널부의 일부는 드라이 에칭으로 에칭되는, 박막 트랜지스터 제작 방법.
- 삭제
- 표시 장치를 제작하는 방법에 있어서,제 2 항 또는 제 4 항에 따른 상기 박막 트랜지스터에 포함되는 상기 소스 및 드레인 전극층들에 접속되는 화소 전극층을 형성하는 단계를 포함하고,상기 화소 전극층은 투광성을 갖는 도전성 재료를 사용하여 형성되는, 표시 장치 제작 방법.
- 제 2 항 또는 제 4 항에 있어서,상기 패턴화된 반도체층은, 측면이 40° 이상 80° 이하의 테이퍼각으로 테이퍼 형상을 갖는, 박막 트랜지스터 제작 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007228325 | 2007-09-03 | ||
| JPJP-P-2007-00228325 | 2007-09-03 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20090024092A KR20090024092A (ko) | 2009-03-06 |
| KR101518794B1 true KR101518794B1 (ko) | 2015-05-11 |
Family
ID=40408120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080086855A KR101518794B1 (ko) | 2007-09-03 | 2008-09-03 | 박막 트랜지스터의 제작 방법, 및 표시 장치의 제작 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US8349671B2 (ko) |
| JP (2) | JP5480480B2 (ko) |
| KR (1) | KR101518794B1 (ko) |
| CN (2) | CN101383290B (ko) |
| TW (2) | TWI605509B (ko) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101452204B1 (ko) * | 2007-11-05 | 2014-10-21 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 |
| US8227278B2 (en) * | 2008-09-05 | 2012-07-24 | Semiconductor Energy Laboratory Co., Ltd. | Methods for manufacturing thin film transistor and display device |
| WO2011010542A1 (en) * | 2009-07-23 | 2011-01-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| KR102386147B1 (ko) | 2009-07-31 | 2022-04-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 디바이스 및 그 형성 방법 |
| US8712627B2 (en) * | 2009-09-09 | 2014-04-29 | GM Global Technology Operations LLC | Biodiesel data collection system |
| KR102246529B1 (ko) * | 2009-09-16 | 2021-04-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| IN2012DN01823A (ko) * | 2009-10-16 | 2015-06-05 | Semiconductor Energy Lab | |
| KR101840622B1 (ko) | 2009-12-21 | 2018-05-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 박막 트랜지스터와 그 제작 방법 |
| JP5740169B2 (ja) * | 2010-02-19 | 2015-06-24 | 株式会社半導体エネルギー研究所 | トランジスタの作製方法 |
| WO2012002104A1 (en) * | 2010-06-30 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US8785241B2 (en) | 2010-07-16 | 2014-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| KR101682078B1 (ko) | 2010-07-30 | 2016-12-05 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판의 제조 방법 |
| US9230826B2 (en) | 2010-08-26 | 2016-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Etching method using mixed gas and method for manufacturing semiconductor device |
| US8797487B2 (en) | 2010-09-10 | 2014-08-05 | Semiconductor Energy Laboratory Co., Ltd. | Transistor, liquid crystal display device, and manufacturing method thereof |
| JP5767073B2 (ja) | 2010-10-15 | 2015-08-19 | 株式会社半導体エネルギー研究所 | エッチング方法及び半導体装置の作製方法 |
| JP2012222261A (ja) * | 2011-04-13 | 2012-11-12 | Mitsubishi Electric Corp | トランジスタ、その製造方法および表示装置 |
| CN102646714A (zh) * | 2011-05-16 | 2012-08-22 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、阵列基板及其制备方法 |
| KR101506303B1 (ko) * | 2011-09-29 | 2015-03-26 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치, 및 반도체 장치의 제작 방법 |
| KR101949225B1 (ko) | 2012-04-16 | 2019-04-26 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 이를 포함하는 표시 장치 |
| CN103412444B (zh) * | 2013-07-23 | 2015-08-26 | 北京京东方光电科技有限公司 | 一种阵列基板及其制作方法和显示面板 |
| CN105637637B (zh) * | 2013-10-11 | 2018-08-24 | 夏普株式会社 | 半导体装置 |
| CN104635388B (zh) * | 2013-11-08 | 2018-04-03 | 群创光电股份有限公司 | 显示面板及包含该显示面板的显示装置 |
| KR102295477B1 (ko) | 2014-02-17 | 2021-08-30 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 |
| KR20170003674A (ko) * | 2014-05-27 | 2017-01-09 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 그 제작 방법 |
| CN104409509A (zh) * | 2014-10-20 | 2015-03-11 | 深圳市华星光电技术有限公司 | 薄膜晶体管 |
| KR102378211B1 (ko) * | 2015-06-23 | 2022-03-25 | 삼성디스플레이 주식회사 | 마스크 및 이를 이용한 표시장치의 제조방법 |
| CN108231869B (zh) * | 2018-01-02 | 2021-04-30 | 京东方科技集团股份有限公司 | 晶体管、显示基板、显示装置及其制造方法 |
| US10141254B1 (en) | 2018-05-14 | 2018-11-27 | Ford Global Technologies, Llc | Direct bonded copper power module with elevated common source inductance |
| CN111508820B (zh) * | 2020-03-25 | 2021-07-16 | 长江存储科技有限责任公司 | 清洗方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127296A (ja) * | 1999-10-25 | 2001-05-11 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2002299627A (ja) * | 2001-03-29 | 2002-10-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法及びそれを用いた液晶表示装置 |
| JP2004119597A (ja) * | 2002-09-25 | 2004-04-15 | Seiko Epson Corp | プラズマエッチングの終点検出方法及び装置、プラズマエッチング方法及び装置、並びに電気光学基板の製造方法、電気光学装置、電子機器 |
Family Cites Families (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091334A (en) * | 1980-03-03 | 1992-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPS56122123A (en) * | 1980-03-03 | 1981-09-25 | Shunpei Yamazaki | Semiamorphous semiconductor |
| JPS6098880A (ja) | 1983-10-31 | 1985-06-01 | Tdk Corp | 回転駆動装置 |
| JPS6098680A (ja) | 1983-11-04 | 1985-06-01 | Seiko Instr & Electronics Ltd | 電界効果型薄膜トランジスタ |
| JPS6187371A (ja) | 1984-10-05 | 1986-05-02 | Hitachi Ltd | 薄膜半導体装置 |
| FR2590409B1 (fr) * | 1985-11-15 | 1987-12-11 | Commissariat Energie Atomique | Procede de fabrication d'un transistor en couches minces a grille auto-alignee par rapport au drain et a la source de celui-ci et transistor obtenu par le procede |
| EP0473988A1 (en) * | 1990-08-29 | 1992-03-11 | International Business Machines Corporation | Method of fabricating a thin film transistor having amorphous/polycrystalline semiconductor channel region |
| JP2791422B2 (ja) | 1990-12-25 | 1998-08-27 | 株式会社 半導体エネルギー研究所 | 電気光学装置およびその作製方法 |
| US7115902B1 (en) * | 1990-11-20 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US5849601A (en) * | 1990-12-25 | 1998-12-15 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7098479B1 (en) * | 1990-12-25 | 2006-08-29 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device and method for manufacturing the same |
| US7576360B2 (en) * | 1990-12-25 | 2009-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device which comprises thin film transistors and method for manufacturing the same |
| JPH04308818A (ja) * | 1991-04-08 | 1992-10-30 | Toshiba Corp | 薄膜トランジスタアレイ基板の製造方法 |
| JP3255942B2 (ja) * | 1991-06-19 | 2002-02-12 | 株式会社半導体エネルギー研究所 | 逆スタガ薄膜トランジスタの作製方法 |
| JP2924441B2 (ja) | 1992-04-27 | 1999-07-26 | 日本電気株式会社 | 薄膜トランジスタ及びその製造方法 |
| JP3326654B2 (ja) * | 1994-05-02 | 2002-09-24 | ソニー株式会社 | 表示用半導体チップの製造方法 |
| JP3238020B2 (ja) * | 1994-09-16 | 2001-12-10 | 株式会社東芝 | アクティブマトリクス表示装置の製造方法 |
| JPH0888397A (ja) * | 1994-09-16 | 1996-04-02 | Casio Comput Co Ltd | 光電変換素子 |
| JP3082679B2 (ja) * | 1996-08-29 | 2000-08-28 | 日本電気株式会社 | 薄膜トランジスタおよびその製造方法 |
| KR100257158B1 (ko) | 1997-06-30 | 2000-05-15 | 김영환 | 박막 트랜지스터 및 그의 제조 방법 |
| KR100495808B1 (ko) * | 1998-09-03 | 2005-09-02 | 삼성전자주식회사 | 박막 트랜지스터의 제조 방법 |
| US5998229A (en) | 1998-01-30 | 1999-12-07 | Samsung Electronics Co., Ltd. | Methods of manufacturing thin film transistors and liquid crystal displays by plasma treatment of undoped amorphous silicon |
| US6372535B1 (en) | 1998-02-02 | 2002-04-16 | Samsung Electronics Co., Ltd. | Manufacturing method of a thin film transistor |
| JPH11274504A (ja) | 1998-03-20 | 1999-10-08 | Advanced Display Inc | Ｔｆｔおよびその製法 |
| JP3431128B2 (ja) * | 1998-08-05 | 2003-07-28 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2001339072A (ja) * | 2000-03-15 | 2001-12-07 | Advanced Display Inc | 液晶表示装置 |
| JP3425925B2 (ja) * | 2000-03-28 | 2003-07-14 | 鹿児島日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP2001324725A (ja) * | 2000-05-12 | 2001-11-22 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| JP2002246605A (ja) | 2001-02-20 | 2002-08-30 | Matsushita Electric Ind Co Ltd | 液晶表示用薄膜トランジスタの製造方法 |
| JP2002341373A (ja) * | 2001-05-17 | 2002-11-27 | Matsushita Electric Ind Co Ltd | アクティブマトリクス基板 |
| JP4920140B2 (ja) * | 2001-05-18 | 2012-04-18 | ゲットナー・ファンデーション・エルエルシー | 液晶表示装置及びその製造方法 |
| US6486010B1 (en) * | 2002-03-14 | 2002-11-26 | Chi Mei Optoelectronics Corp. | Method for manufacturing thin film transistor panel |
| JP4004835B2 (ja) * | 2002-04-02 | 2007-11-07 | 株式会社アドバンスト・ディスプレイ | 薄膜トランジスタアレイ基板の製造方法 |
| TW564564B (en) * | 2002-10-03 | 2003-12-01 | Au Optronics Corp | Pixel structure and fabricating method thereof |
| TWI232991B (en) | 2002-11-15 | 2005-05-21 | Nec Lcd Technologies Ltd | Method for manufacturing an LCD device |
| JP4651929B2 (ja) * | 2002-11-15 | 2011-03-16 | Ｎｅｃ液晶テクノロジー株式会社 | 液晶表示装置の製造方法 |
| GB0230129D0 (en) * | 2002-12-24 | 2003-01-29 | Koninkl Philips Electronics Nv | Method of fabricating a device |
| TW577176B (en) * | 2003-03-31 | 2004-02-21 | Ind Tech Res Inst | Structure of thin-film transistor, and the manufacturing method thereof |
| KR100602062B1 (ko) * | 2003-04-03 | 2006-07-14 | 엘지.필립스 엘시디 주식회사 | 수평 전계 인가형 액정 표시 장치 및 그 제조 방법 |
| JP4748954B2 (ja) | 2003-07-14 | 2011-08-17 | 株式会社半導体エネルギー研究所 | 液晶表示装置 |
| US7220611B2 (en) * | 2003-10-14 | 2007-05-22 | Lg.Philips Lcd Co., Ltd. | Liquid crystal display panel and fabricating method thereof |
| JP2005167051A (ja) | 2003-12-04 | 2005-06-23 | Sony Corp | 薄膜トランジスタおよび薄膜トランジスタの製造方法 |
| KR101007686B1 (ko) * | 2003-12-11 | 2011-01-13 | 엘지디스플레이 주식회사 | 액정표시패널의 제조방법 |
| US7205171B2 (en) * | 2004-02-11 | 2007-04-17 | Au Optronics Corporation | Thin film transistor and manufacturing method thereof including a lightly doped channel |
| CN100392825C (zh) * | 2005-05-18 | 2008-06-04 | 联华电子股份有限公司 | 一种去除晶片表面上蚀刻残留物的方法 |
| JP4577114B2 (ja) | 2005-06-23 | 2010-11-10 | ソニー株式会社 | 薄膜トランジスタの製造方法および表示装置の製造方法 |
| JP2007035964A (ja) | 2005-07-27 | 2007-02-08 | Sony Corp | 薄膜トランジスタとその製造方法、及び表示装置 |
| KR101298940B1 (ko) * | 2005-08-23 | 2013-08-22 | 주식회사 동진쎄미켐 | 포토레지스트 조성물 및 이를 이용한 박막 트랜지스터기판의 제조방법 |
| JP5100997B2 (ja) * | 2005-10-18 | 2012-12-19 | 三菱電機株式会社 | 薄膜トランジスタ基板の製造方法 |
| JP2008021722A (ja) | 2006-07-11 | 2008-01-31 | Mitsubishi Electric Corp | Ｔｆｔの製造方法及びその製造装置 |
-
2008
- 2008-08-22 JP JP2008213562A patent/JP5480480B2/ja not_active Expired - Fee Related
- 2008-08-22 TW TW103137604A patent/TWI605509B/zh not_active IP Right Cessation
- 2008-08-22 US US12/230,048 patent/US8349671B2/en not_active Expired - Fee Related
- 2008-08-22 TW TW97132216A patent/TWI469223B/zh not_active IP Right Cessation
- 2008-09-02 CN CN2008102157153A patent/CN101383290B/zh not_active Expired - Fee Related
- 2008-09-02 CN CN201210403155.0A patent/CN102903759B/zh not_active Expired - Fee Related
- 2008-09-03 KR KR1020080086855A patent/KR101518794B1/ko active IP Right Grant
-
2012
- 2012-12-03 US US13/692,310 patent/US8501554B2/en not_active Expired - Fee Related
-
2013
- 2013-06-24 US US13/924,741 patent/US8703560B2/en not_active Expired - Fee Related
-
2014
- 2014-02-14 JP JP2014026046A patent/JP5775189B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001127296A (ja) * | 1999-10-25 | 2001-05-11 | Nec Corp | 薄膜トランジスタおよびその製造方法 |
| JP2002299627A (ja) * | 2001-03-29 | 2002-10-11 | Matsushita Electric Ind Co Ltd | 薄膜トランジスタの製造方法及びそれを用いた液晶表示装置 |
| JP2004119597A (ja) * | 2002-09-25 | 2004-04-15 | Seiko Epson Corp | プラズマエッチングの終点検出方法及び装置、プラズマエッチング方法及び装置、並びに電気光学基板の製造方法、電気光学装置、電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| US8501554B2 (en) | 2013-08-06 |
| US8349671B2 (en) | 2013-01-08 |
| TW200921801A (en) | 2009-05-16 |
| CN102903759A (zh) | 2013-01-30 |
| CN101383290B (zh) | 2012-12-12 |
| JP5775189B2 (ja) | 2015-09-09 |
| JP2014103417A (ja) | 2014-06-05 |
| TWI469223B (zh) | 2015-01-11 |
| CN102903759B (zh) | 2016-08-03 |
| US8703560B2 (en) | 2014-04-22 |
| JP5480480B2 (ja) | 2014-04-23 |
| KR20090024092A (ko) | 2009-03-06 |
| US20130280867A1 (en) | 2013-10-24 |
| US20130095587A1 (en) | 2013-04-18 |
| US20090061573A1 (en) | 2009-03-05 |
| TW201507021A (zh) | 2015-02-16 |
| CN101383290A (zh) | 2009-03-11 |
| JP2009081422A (ja) | 2009-04-16 |
| TWI605509B (zh) | 2017-11-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101518794B1 (ko) | 박막 트랜지스터의 제작 방법, 및 표시 장치의 제작 방법 | |
| KR101690541B1 (ko) | 박막 트랜지스터의 제작 방법 및 표시 장치의 제작 방법 | |
| US7768009B2 (en) | Display device and manufacturing method of the same | |
| US7791075B2 (en) | Display device and manufacturing method thereof | |
| KR101493300B1 (ko) | 표시 장치 | |
| KR101452204B1 (ko) | 박막 트랜지스터 및 상기 박막 트랜지스터를 구비하는 표시 장치 | |
| KR101458771B1 (ko) | 발광 장치 | |
| US8680528B2 (en) | Light-emitting device | |
| JP2009038357A (ja) | 表示装置の作製方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20180417 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20190417 Year of fee payment: 5 |