JP2002231910A - Soiウェハの製造方法及びsoiウェハ - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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-
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Abstract
(57)【要約】
【課題】 熱処理温度が低く,表面粗度が均一化できて
膜厚制御の容易なSOIウェハの製造方法と,諸特性に
優れたSOIウェハを提供する。 【解決手段】 所定厚さのシリコンウェハの表面に,A
l2O3,TiO2,または,Ta2O3のうちのいずれ
かの絶縁膜層を形成する工程と,絶縁膜層が形成された
シリコンウェハと他のシリコンウェハとをボンディング
する工程と,ボンディングされた積層ウェハを切断する
工程と,切断された積層ウェハを研磨する工程とを含む
SOIウェハの製造方法。また,絶縁膜層がAl
2O3,TiO2,または,Ta2O3であるSOIウェ
ハ。
膜厚制御の容易なSOIウェハの製造方法と,諸特性に
優れたSOIウェハを提供する。 【解決手段】 所定厚さのシリコンウェハの表面に,A
l2O3,TiO2,または,Ta2O3のうちのいずれ
かの絶縁膜層を形成する工程と,絶縁膜層が形成された
シリコンウェハと他のシリコンウェハとをボンディング
する工程と,ボンディングされた積層ウェハを切断する
工程と,切断された積層ウェハを研磨する工程とを含む
SOIウェハの製造方法。また,絶縁膜層がAl
2O3,TiO2,または,Ta2O3であるSOIウェ
ハ。
Description
【0001】
【発明の属する技術分野】本発明は,製造コストが低
く,膜厚制御の容易なSOI(Silicon On Insulator)
ウェハの製造方法と,化学的,機械的,電気的特性,加
工性に優れたSOIウェハに関する。
く,膜厚制御の容易なSOI(Silicon On Insulator)
ウェハの製造方法と,化学的,機械的,電気的特性,加
工性に優れたSOIウェハに関する。
【0002】
【従来の技術】SOI(Silicon On Insulator)ウェハ
は,絶縁膜層上にシリコン単結晶などが形成された構造
を有し,半導体基板として広く用いられている。このS
OIウェハに,エッチング,露光,配線ワイヤリングな
ど素子形成工程を施して,半導体素子が得られる。SO
Iウェハを半導体製造に用いると基板上での素子分離が
容易になり,しかも,電気的特性に優れた半導体素子が
得られる。
は,絶縁膜層上にシリコン単結晶などが形成された構造
を有し,半導体基板として広く用いられている。このS
OIウェハに,エッチング,露光,配線ワイヤリングな
ど素子形成工程を施して,半導体素子が得られる。SO
Iウェハを半導体製造に用いると基板上での素子分離が
容易になり,しかも,電気的特性に優れた半導体素子が
得られる。
【0003】SOIウェハは一般的に,BE(Bond & E
tch)法(または,「貼り合わせ法」という。)や,S
IMOX(Separation By Implanted Oxygen)法により
得られる。BE法ではシリコンウェハを1000℃以上
の高温で加熱して一方の表面に絶縁膜層である酸化膜
(SiO2)を形成し,この絶縁膜層を形成したシリコ
ンウェハと,他のシリコンウェハとを絶縁膜層を介して
熱圧着し,一方の面のシリコンウェハを薄く研磨加工す
る。このようにして得られたウェハを,貼り合わせSO
I(bonding SOI)という。一方,SIMOX法では,
シリコンウェハ上に酸素(O2)を高エネルギー,高濃
度でイオン注入し(酸素インプラント:oxygen implant
ed),高温熱処理することにより,シリコンウェハ表面
直下にSiO2の埋め込み酸化膜(buried oxide)を形
成する。このように,従来のSOIウェハの絶縁膜層に
は二酸化珪素(SiO2)膜が用いられている。
tch)法(または,「貼り合わせ法」という。)や,S
IMOX(Separation By Implanted Oxygen)法により
得られる。BE法ではシリコンウェハを1000℃以上
の高温で加熱して一方の表面に絶縁膜層である酸化膜
(SiO2)を形成し,この絶縁膜層を形成したシリコ
ンウェハと,他のシリコンウェハとを絶縁膜層を介して
熱圧着し,一方の面のシリコンウェハを薄く研磨加工す
る。このようにして得られたウェハを,貼り合わせSO
I(bonding SOI)という。一方,SIMOX法では,
シリコンウェハ上に酸素(O2)を高エネルギー,高濃
度でイオン注入し(酸素インプラント:oxygen implant
ed),高温熱処理することにより,シリコンウェハ表面
直下にSiO2の埋め込み酸化膜(buried oxide)を形
成する。このように,従来のSOIウェハの絶縁膜層に
は二酸化珪素(SiO2)膜が用いられている。
【0004】BE法において,一方の面のシリコンウェ
ハを薄く研磨加工する際には,数インチ径のウェハをそ
のまま研磨したのでは研磨深さの制御が困難であり,ま
た,割れ欠けが生じたりするので,通常は,ウェハを数
分割〜数十分割して小さくしてから研磨する。ウェハを
分割するための切断方法に,スマートカット(SmartCu
t)法がある。このスマートカット法は,絶縁膜層を形
成したシリコン基板に水素イオンを注入し,水素イオン
が注入された部分を化学的機械研磨(CMP:Chemical
Mechanical Polishing)する。ここで,水素イオンを
注入する深さを精密に制御することで,研磨深さも精密
に制御できる。
ハを薄く研磨加工する際には,数インチ径のウェハをそ
のまま研磨したのでは研磨深さの制御が困難であり,ま
た,割れ欠けが生じたりするので,通常は,ウェハを数
分割〜数十分割して小さくしてから研磨する。ウェハを
分割するための切断方法に,スマートカット(SmartCu
t)法がある。このスマートカット法は,絶縁膜層を形
成したシリコン基板に水素イオンを注入し,水素イオン
が注入された部分を化学的機械研磨(CMP:Chemical
Mechanical Polishing)する。ここで,水素イオンを
注入する深さを精密に制御することで,研磨深さも精密
に制御できる。
【0005】BE法とスマートカット法とを組み合わせ
た方法は,SIMOX法と比較して簡単であるため,広
く使われている。米国特許第5882987号「薄膜半
導体材料の絶縁膜生産におけるスマートカット工程」に
は,従来のスマートカット法における,切断面の表面粗
度が粗くなる,薄膜層が得にくい,といった問題点を改
善し,均一な厚さの薄膜層が形成できるスマートカット
法の技術が開示されている。
た方法は,SIMOX法と比較して簡単であるため,広
く使われている。米国特許第5882987号「薄膜半
導体材料の絶縁膜生産におけるスマートカット工程」に
は,従来のスマートカット法における,切断面の表面粗
度が粗くなる,薄膜層が得にくい,といった問題点を改
善し,均一な厚さの薄膜層が形成できるスマートカット
法の技術が開示されている。
【0006】
【発明が解決すべき課題】しかし,従来のBE法による
SOIの製造方法では,前述のように,絶縁膜層である
酸化膜(SiO2)を形成するのにシリコンウェハを1
000℃以上の高温で加熱しなければならなかった。こ
の工程は,図4に示すように,電気炉内に複数枚のウェ
ハを並べておき,乾燥器で乾燥させた酸素(O2)ガス
を電気炉内に供給し,シリコンウェハの表面を1000
℃以上に保持する。このため,製造コストがかかる,物
性が変化し易い,形成する絶縁膜層の厚さが制御しにく
い,という問題があった。
SOIの製造方法では,前述のように,絶縁膜層である
酸化膜(SiO2)を形成するのにシリコンウェハを1
000℃以上の高温で加熱しなければならなかった。こ
の工程は,図4に示すように,電気炉内に複数枚のウェ
ハを並べておき,乾燥器で乾燥させた酸素(O2)ガス
を電気炉内に供給し,シリコンウェハの表面を1000
℃以上に保持する。このため,製造コストがかかる,物
性が変化し易い,形成する絶縁膜層の厚さが制御しにく
い,という問題があった。
【0007】そこで本発明は,上記従来の問題を解決
し,SOIウェハの製造での絶縁膜層形成において,従
来ほどの高温を要せず,製造コストが改善され,表面粗
度が均一化できて膜厚制御の容易なSOIウェハの製造
方法を提供し,また,化学的,機械的,電気的特性に優
れたSOIウェハを提供することを目的とする。
し,SOIウェハの製造での絶縁膜層形成において,従
来ほどの高温を要せず,製造コストが改善され,表面粗
度が均一化できて膜厚制御の容易なSOIウェハの製造
方法を提供し,また,化学的,機械的,電気的特性に優
れたSOIウェハを提供することを目的とする。
【0008】
【課題を解決するための手段】上記目的を達成するため
の本発明のSOIウェハの製造方法は,所定厚さのシリ
コンウェハの表面に,酸化アルミニウム(Al
2O3),二酸化チタン(TiO2),または酸化タン
タル(Ta2O3)のうちのいずれか1つを主成分とする
絶縁膜層を形成する工程と,絶縁膜層が形成されたシリ
コンウェハと他のシリコンウェハとをボンディングして
積層ウェハとする工程と,得られた積層ウェハを切断す
る工程と,切断された積層ウェハを研磨する工程とを含
むことを特徴とする。
の本発明のSOIウェハの製造方法は,所定厚さのシリ
コンウェハの表面に,酸化アルミニウム(Al
2O3),二酸化チタン(TiO2),または酸化タン
タル(Ta2O3)のうちのいずれか1つを主成分とする
絶縁膜層を形成する工程と,絶縁膜層が形成されたシリ
コンウェハと他のシリコンウェハとをボンディングして
積層ウェハとする工程と,得られた積層ウェハを切断す
る工程と,切断された積層ウェハを研磨する工程とを含
むことを特徴とする。
【0009】このような構成により,従来1000℃の
高温が必要であったのが700℃ほどの温度で十分であ
るため製造コストが改善され,また,表面粗度が均一化
できる。
高温が必要であったのが700℃ほどの温度で十分であ
るため製造コストが改善され,また,表面粗度が均一化
できる。
【0010】絶縁膜層を形成する方法は特に限定されな
いが,例えば,ALE(Atomic Layer Epitaxy)法,A
LCVD(Atomic Layer Chemical Vapor Deposition)
法,ALD(Atomic Layer Deposition)法,ASCV
D法,または,ALVCD法のうちのいずれか1つの方
法を採用することができる。
いが,例えば,ALE(Atomic Layer Epitaxy)法,A
LCVD(Atomic Layer Chemical Vapor Deposition)
法,ALD(Atomic Layer Deposition)法,ASCV
D法,または,ALVCD法のうちのいずれか1つの方
法を採用することができる。
【0011】また,ボンディング法は特に限定されない
が,例えば,ユニボンディング法を採用することができ
る。
が,例えば,ユニボンディング法を採用することができ
る。
【0012】また,積層ウェハを切断する方法は特に限
定されないが,例えば,スマートカット法を採用するこ
とができる。
定されないが,例えば,スマートカット法を採用するこ
とができる。
【0013】また,本発明のSOIウェハは,絶縁膜層
を介して2枚のシリコンウェハが積層されたSOIウェ
ハであって,絶縁膜層は,酸化アルミニウム(Al2O
3),二酸化チタン(TiO2),または,酸化タンタ
ル(Ta2O3)のうちのいずれか1つを主成分とするこ
とを特徴とする。
を介して2枚のシリコンウェハが積層されたSOIウェ
ハであって,絶縁膜層は,酸化アルミニウム(Al2O
3),二酸化チタン(TiO2),または,酸化タンタ
ル(Ta2O3)のうちのいずれか1つを主成分とするこ
とを特徴とする。
【0014】このような構成により,従来よりも化学
的,機械的,電気的特性が向上し,更に,加工性が向上
する。
的,機械的,電気的特性が向上し,更に,加工性が向上
する。
【0015】
【発明の実施の形態】以下に,本発明の代表的な実施の
形態を,図面を用いて詳細に説明する。図1は,本発明
の一実施形態によるSOIウェハ製造方法の過程を示
す,ウェハの一部断面図であり,図2は,本発明の一実
施形態によるSOIウェハの一部断面図であり,図3
は,本発明の一実施形態によるSOIウェハ製造方法
の,工程流れ図である。
形態を,図面を用いて詳細に説明する。図1は,本発明
の一実施形態によるSOIウェハ製造方法の過程を示
す,ウェハの一部断面図であり,図2は,本発明の一実
施形態によるSOIウェハの一部断面図であり,図3
は,本発明の一実施形態によるSOIウェハ製造方法
の,工程流れ図である。
【0016】本実施形態では,まず所定厚さのシリコン
ウェハSWを用意し,絶縁膜層ALとして二酸化珪素
(SiO2)を用いないで,後続加工工程おける適応性
および加工性の優れた,酸化アルミニウム(Al
2O3),二酸化チタン(TiO2),または,酸化タ
ンタル(Ta2O3)を主成分とする材料を使用する。こ
れらは主成分を示したのであって,これらの他に他の成
分を1種または複数種含んでいてもよく,また,これら
の複合酸化物であってもよい。
ウェハSWを用意し,絶縁膜層ALとして二酸化珪素
(SiO2)を用いないで,後続加工工程おける適応性
および加工性の優れた,酸化アルミニウム(Al
2O3),二酸化チタン(TiO2),または,酸化タ
ンタル(Ta2O3)を主成分とする材料を使用する。こ
れらは主成分を示したのであって,これらの他に他の成
分を1種または複数種含んでいてもよく,また,これら
の複合酸化物であってもよい。
【0017】酸化アルミニウム(Al2O3)は軟性と
伝導性が大きいため薄膜化が容易で,また化学的反応度
が大きいため容易に酸化皮膜を形成できる。また,電気
的特性にも優れ,熱伝導度と電気電導度がそれぞれ二酸
化珪素の1/2と2/3である。二酸化チタン(TiO
2)や酸化タンタル(Ta2O3)の物性も,酸化アルミ
ニウムとほぼ同一かそれ以上である。
伝導性が大きいため薄膜化が容易で,また化学的反応度
が大きいため容易に酸化皮膜を形成できる。また,電気
的特性にも優れ,熱伝導度と電気電導度がそれぞれ二酸
化珪素の1/2と2/3である。二酸化チタン(TiO
2)や酸化タンタル(Ta2O3)の物性も,酸化アルミ
ニウムとほぼ同一かそれ以上である。
【0018】次に,シリコンウェハSW上に絶縁膜層A
Lを形成するには,従来のCVD(Chemical Vapor Dep
osition)法による酸化ではなく,ALE法などの結晶
成長型方式を採択する。ALE法は,インプラしようと
する原料を含んでいる化合物を基板に順次にイオン注入
し,インプラしようとする基板上に,表面飽和反応(Sur
face Saturated Reaction)を誘導し,不純物をごく微量
含んだ薄膜を,高精度の厚さに制御して形成できる。
Lを形成するには,従来のCVD(Chemical Vapor Dep
osition)法による酸化ではなく,ALE法などの結晶
成長型方式を採択する。ALE法は,インプラしようと
する原料を含んでいる化合物を基板に順次にイオン注入
し,インプラしようとする基板上に,表面飽和反応(Sur
face Saturated Reaction)を誘導し,不純物をごく微量
含んだ薄膜を,高精度の厚さに制御して形成できる。
【0019】ALE法と同様に使用できる方法には,A
LCVD(Atomic Layer ChemicalVapor Deposition)
法がある。この方法は原子レベルで薄膜厚の調節が可能
な方法で,単原子層の化学的な吸着および脱着を利用し
た薄膜形成方法として知られている。また,他に採用で
きる方法には,ALD(Atomic Layer Deposition)法,
ASCVD法,ALVCD法などがある。
LCVD(Atomic Layer ChemicalVapor Deposition)
法がある。この方法は原子レベルで薄膜厚の調節が可能
な方法で,単原子層の化学的な吸着および脱着を利用し
た薄膜形成方法として知られている。また,他に採用で
きる方法には,ALD(Atomic Layer Deposition)法,
ASCVD法,ALVCD法などがある。
【0020】次に,絶縁膜層が形成されたシリコンウェ
ハSWと,他のシリコンウェハSW2とをボンディング
して積層ウェハとする。ボンディングの方法は特に限定
されないが,例えば,ユニボンディング法を採用するこ
とができる。
ハSWと,他のシリコンウェハSW2とをボンディング
して積層ウェハとする。ボンディングの方法は特に限定
されないが,例えば,ユニボンディング法を採用するこ
とができる。
【0021】次に,ボンディングされた積層ウェハを切
断し,切断された積層ウェハの一方のシリコンウェハを
所定厚まで研磨する。切断方法,研磨方法は特に限定さ
れないが,研磨法には例えばスマートカット法が採用で
きる。
断し,切断された積層ウェハの一方のシリコンウェハを
所定厚まで研磨する。切断方法,研磨方法は特に限定さ
れないが,研磨法には例えばスマートカット法が採用で
きる。
【0022】本実施形態のSOIウェハの製造方法によ
って形成された酸化アルミニウム(Al2O3)絶縁膜
層は,既存のSiO2絶縁膜の形成に必要な温度である
1000℃よりも低い,700℃で膜の形成と結晶化が
可能である。酸化アルミニウムの絶縁膜層は,二酸化珪
素の絶縁膜層に比べて,漏れ電流が1/1000倍以で
あることが明らかにされている。また,酸化アルミニウ
ムの抵抗率の高さによって素子の破壊電圧が高くなり,
寿命の増大,膜厚の原子層のレベルでの微細調節が可能
になり,素子の特性を容易に調節できるSOIウェハが
提供できる。
って形成された酸化アルミニウム(Al2O3)絶縁膜
層は,既存のSiO2絶縁膜の形成に必要な温度である
1000℃よりも低い,700℃で膜の形成と結晶化が
可能である。酸化アルミニウムの絶縁膜層は,二酸化珪
素の絶縁膜層に比べて,漏れ電流が1/1000倍以で
あることが明らかにされている。また,酸化アルミニウ
ムの抵抗率の高さによって素子の破壊電圧が高くなり,
寿命の増大,膜厚の原子層のレベルでの微細調節が可能
になり,素子の特性を容易に調節できるSOIウェハが
提供できる。
【0023】以上,添付図面を参照しながら本発明のS
OIウェハの製造方法の好適な実施形態について説明し
たが,本発明はこの例に限定されない。いわゆる当業者
であれば,特許請求の範囲に記載された技術的思想の範
疇内において各種の変更例または修正例に想到し得るこ
とは明らかであり,それらについても当然に本発明の技
術的範囲に属するものと了解される。
OIウェハの製造方法の好適な実施形態について説明し
たが,本発明はこの例に限定されない。いわゆる当業者
であれば,特許請求の範囲に記載された技術的思想の範
疇内において各種の変更例または修正例に想到し得るこ
とは明らかであり,それらについても当然に本発明の技
術的範囲に属するものと了解される。
【0024】
【発明の効果】本発明により,絶縁膜層形成において従
来ほどの高温を要せず,製造コストが改善され,表面粗
度が均一化できて膜厚制御の容易なSOIウェハの製造
方法と,化学的,機械的,電気的特性,及び加工性に優
れたSOIウェハが提供できた。
来ほどの高温を要せず,製造コストが改善され,表面粗
度が均一化できて膜厚制御の容易なSOIウェハの製造
方法と,化学的,機械的,電気的特性,及び加工性に優
れたSOIウェハが提供できた。
【図1】図1は,本発明の一実施形態によるSOIウェ
ハ製造方法の過程を示す,ウェハの一部断面図である。
ハ製造方法の過程を示す,ウェハの一部断面図である。
【図2】図2は,本発明の一実施形態によるSOIウェ
ハの一部断面図である。
ハの一部断面図である。
【図3】図3は,本発明の一実施形態によるSOIウェ
ハ製造方法の工程流れ図である。
ハ製造方法の工程流れ図である。
【図4】図4は,従来の方法における二酸化珪素(Si
O2)絶縁膜を形成する装置の構成である。
O2)絶縁膜を形成する装置の構成である。
SW1,SW2:シリコンウェハ Al:絶縁膜層
フロントページの続き (71)出願人 501357913 李 鍾玄 大韓民国大邱廣域市南区鳳徳洞1071番地 ヒョウソンアパート105−602 (72)発明者 權 龍範 大韓民国大邱廣域市達西区桃源洞1428番地 ナレマウルアパート801−703 (72)発明者 李 鍾玄 大韓民国大邱廣域市南区鳳徳洞1071番地 ヒョウソンアパート105−602
Claims (5)
- 【請求項1】 所定厚さのシリコンウェハの表面に,酸
化アルミニウム(Al2O3),二酸化チタン(TiO
2),または,酸化タンタル(Ta2O3)のうちのいず
れか1つを主成分とする絶縁膜層を形成する工程と,前
記絶縁膜層が形成されたシリコンウェハと他のシリコン
ウェハとをボンディングして積層ウェハとする工程と,
前記積層ウェハを切断する工程と,前記切断された積層
ウェハを研磨する工程と,を含むことを特徴とするSO
Iウェハの製造方法。 - 【請求項2】 前記絶縁膜層を形成する方法は,ALE
法,ALCVD法,ALD法,ASCVD法,または,
ALVCD法のうちのいずれか1つの方法であることを
特徴とする請求項1に記載のSOIウェハの製造方法。 - 【請求項3】 前記ボンディングする方法は,ユニボン
ディング法であることを特徴とする請求項1に記載のS
OIウェハの製造方法。 - 【請求項4】 前記積層ウェハを切断する方法は,スマ
ートカット法であることを特徴とする請求項1に記載の
SOIウェハの製造方法。 - 【請求項5】 絶縁膜層を介して2枚のシリコンウェハ
が積層されたSOIウェハであって,前記絶縁膜層が,
酸化アルミニウム(Al2O3),二酸化チタン(Ti
O2),または,酸化タンタル(Ta2O3)のうちのい
ずれか1つを主成分とすることを特徴とするSOIウェ
ハ。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2011027871A1 (ja) * | 2009-09-04 | 2011-03-10 | 住友化学株式会社 | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
US8093136B2 (en) | 2007-12-28 | 2012-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7025894B2 (en) * | 2001-10-16 | 2006-04-11 | Hewlett-Packard Development Company, L.P. | Fluid-ejection devices and a deposition method for layers thereof |
FR2874455B1 (fr) * | 2004-08-19 | 2008-02-08 | Soitec Silicon On Insulator | Traitement thermique avant collage de deux plaquettes |
US6870270B2 (en) * | 2002-12-28 | 2005-03-22 | Intel Corporation | Method and structure for interfacing electronic devices |
US6890807B2 (en) * | 2003-05-06 | 2005-05-10 | Intel Corporation | Method for making a semiconductor device having a metal gate electrode |
DE10326578B4 (de) * | 2003-06-12 | 2006-01-19 | Siltronic Ag | Verfahren zur Herstellung einer SOI-Scheibe |
JP2005133876A (ja) * | 2003-10-31 | 2005-05-26 | Ntn Corp | 電食防止型転がり軸受 |
DE10355728B4 (de) * | 2003-11-28 | 2006-04-13 | X-Fab Semiconductor Foundries Ag | Verbinden von Halbleiterscheiben gleichen Durchmessers zum Erhalt einer gebondeten Scheibenanordnung |
US7138697B2 (en) * | 2004-02-24 | 2006-11-21 | International Business Machines Corporation | Structure for and method of fabricating a high-speed CMOS-compatible Ge-on-insulator photodetector |
US7560361B2 (en) * | 2004-08-12 | 2009-07-14 | International Business Machines Corporation | Method of forming gate stack for semiconductor electronic device |
CN100463182C (zh) * | 2004-10-19 | 2009-02-18 | 精工爱普生株式会社 | 铁电体存储器及其制造方法 |
JP4497312B2 (ja) * | 2004-10-19 | 2010-07-07 | セイコーエプソン株式会社 | 強誘電体メモリの製造方法 |
US7772062B2 (en) * | 2005-02-08 | 2010-08-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | MOSFET having a channel mechanically stressed by an epitaxially grown, high k strain layer |
CN100369188C (zh) * | 2005-05-16 | 2008-02-13 | 中国科学院半导体研究所 | 镜像电荷效应量子元胞自动机的制作方法 |
JP2007059704A (ja) * | 2005-08-25 | 2007-03-08 | Sumco Corp | 貼合せ基板の製造方法及び貼合せ基板 |
KR100774818B1 (ko) * | 2006-08-22 | 2007-11-07 | 동부일렉트로닉스 주식회사 | Soi기판 |
US8440541B2 (en) * | 2010-02-25 | 2013-05-14 | Memc Electronic Materials, Inc. | Methods for reducing the width of the unbonded region in SOI structures |
US9287351B2 (en) * | 2011-06-30 | 2016-03-15 | Kyocera Corporation | Composite substrate and method for manufacturing same |
CN102543691A (zh) * | 2012-03-16 | 2012-07-04 | 上海新储集成电路有限公司 | 一种绝缘体上硅材料的制备方法 |
CN102623387A (zh) * | 2012-04-25 | 2012-08-01 | 上海新储集成电路有限公司 | 一种基于埋层氮化物陶瓷垫底的绝缘体上硅材料制备方法 |
US9111982B2 (en) | 2012-04-25 | 2015-08-18 | Taiwan Semiconductor Manufacturing Company, Ltd. | Wafer assembly with carrier wafer |
CN102709158A (zh) * | 2012-06-19 | 2012-10-03 | 河北普兴电子科技股份有限公司 | 一种改善硅外延片翘曲度的方法 |
SG11201508969QA (en) * | 2013-05-01 | 2015-12-30 | Shinetsu Chemical Co | Method for producing hybrid substrate, and hybrid substrate |
US9875926B2 (en) | 2015-11-29 | 2018-01-23 | Infineon Technologies Ag | Substrates with buried isolation layers and methods of formation thereof |
DE102016124207B4 (de) | 2016-12-13 | 2023-04-27 | Infineon Technologies Ag | Verfahren zur bildung vergrabener isolierungsgebiete |
US10168475B2 (en) * | 2017-01-18 | 2019-01-01 | Juniper Networks, Inc. | Atomic layer deposition bonding for heterogeneous integration of photonics and electronics |
KR102642011B1 (ko) * | 2018-03-30 | 2024-02-27 | 램 리써치 코포레이션 | 내화성 금속들 및 다른 고 표면 결합 에너지 재료들의 원자 층 에칭 및 평활화 (smoothing) |
DE102021002725A1 (de) | 2021-05-26 | 2022-12-01 | Semron Gmbh | Verfahren zur Herstellung von kapazitiven synaptischen Bauelementen |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61121433A (ja) * | 1984-11-19 | 1986-06-09 | Sharp Corp | 半導体基板 |
JPH0254962A (ja) * | 1988-08-19 | 1990-02-23 | Seiko Epson Corp | 半導体装置及びその製造方法 |
US6133106A (en) * | 1998-02-23 | 2000-10-17 | Sharp Laboratories Of America, Inc. | Fabrication of a planar MOSFET with raised source/drain by chemical mechanical polishing and nitride replacement |
US6087242A (en) * | 1998-02-26 | 2000-07-11 | International Business Machines Corporation | Method to improve commercial bonded SOI material |
JPH11307472A (ja) * | 1998-04-23 | 1999-11-05 | Shin Etsu Handotai Co Ltd | 水素イオン剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ |
DE19840421C2 (de) * | 1998-06-22 | 2000-05-31 | Fraunhofer Ges Forschung | Verfahren zur Fertigung von dünnen Substratschichten und eine dafür geeignete Substratanordnung |
US6355561B1 (en) * | 2000-11-21 | 2002-03-12 | Micron Technology, Inc. | ALD method to improve surface coverage |
-
2001
- 2001-01-18 KR KR10-2001-0002840A patent/KR100401655B1/ko not_active IP Right Cessation
- 2001-09-11 JP JP2001274624A patent/JP2002231910A/ja active Pending
- 2001-09-17 CN CN01141755A patent/CN1366331A/zh active Pending
- 2001-09-27 US US09/963,440 patent/US6627519B2/en not_active Expired - Fee Related
- 2001-11-02 EP EP01811067A patent/EP1225625A1/en not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8093136B2 (en) | 2007-12-28 | 2012-01-10 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing SOI substrate |
WO2011027871A1 (ja) * | 2009-09-04 | 2011-03-10 | 住友化学株式会社 | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
JP2012023326A (ja) * | 2009-09-04 | 2012-02-02 | Sumitomo Chemical Co Ltd | 半導体基板、電界効果トランジスタ、集積回路、及び半導体基板の製造方法 |
US9112035B2 (en) | 2009-09-04 | 2015-08-18 | Sumitomo Chemical Company, Limited | Semiconductor substrate, field-effect transistor, integrated circuit, and method for fabricating semiconductor substrate |
TWI506782B (zh) * | 2009-09-04 | 2015-11-01 | Sumitomo Chemical Co | A semiconductor substrate, a field effect transistor, an integrated circuit, and a semiconductor substrate |
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---|---|
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