CN1455958A - 半导体元件 - Google Patents

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Abstract

在半导体元件中，通过控制栅极(101)或沟道所对应的电场方向即电场角度来调整晶体管的增益系数。最好具备：形成矩形或平行四边形的沟道区的第1栅极(101)；以及第2栅极(102)，该第2栅极用于在由第1栅极形成的沟道区与源极区(103)以及漏极区(104)之间分别形成实际包含三角形的沟道区。最好，包含由所述第1栅极(101)所形成的沟道区，并且，包含位于其两侧的由第2栅极形成的沟道区的所有沟道区，实际形成为矩形或平行四边形。因此，利用以往的工艺技术，能够容易地制造可模拟电压调制MOS晶体管增益系数β的半导体元件，并能够将其组入由CMOS电路构成的以往的任意的LSI之中。

Description

半导体元件
技术领域
本发明涉及MOS晶体管的增益系数β为可模拟电压调制的半导体元件，涉及下述半导体元件，即通过将该半导体元件组入LSI并且在芯片上能够调整每个元件的特性，能够实现随着LSI大规模化的内设功能电路间的动作定时、自动校正随元件微细化而增大的元件特性偏差的机构，根据每个芯片的最适化而对LSI的高性能化作出贡献。
背景技术
以半导体集成电路为代表的LSI(Large Scale Integrated circuit，大规模集成电路)装置，从发明以来近30年，主要地随着元件的微细化而使其性能可靠地进步。然而，当前，在元件微细化上物理性的界限变得显著，很难稳定、均匀地制造集成电路元件。仅依赖于元件细微化来提高LSI装置的性能，已经逐渐接近界限，对于以制造均质元件作为前提的以往的LSI设计方法，希望进行改进。
又，最近的LSI装置随着元件微细化的进展，逐渐向大规模化、高集成化发展，而实现***芯片化，则不可避免地在芯片内部集中了多种功能的电路。对于这样的大规模LSI装置的设计，为了使得所集中的多个功能电路可相互正确地进行工作，特别重要地在于，最适地调整功能电路间的动作定时。而且，随着LSI上所集中的功能的多样化、复杂化，用于补偿LSI制造过程中不可避免的过程变动的动作余量确保，阻碍了今后大规模LSI装置进一步向高性能化发展。即，为了推进LSI装置的高性能化，不可缺少地要开拓以一定程度的元件特性偏差作为前提的新的LSI设计、制造手段。
如此，在LSI装置的高性能化方面，对于不能忽略的如芯片内元件特性在空间上的偏差以及过程变动引起的元件特性中央值变动等的、对于每个制成的LSI芯片会不同的元件不均一性问题，通过使得LSI芯片自身具备所谓的自身适应功能或自身最适化功能，即对于每个LSI芯片自动调整校正该集成元件特性偏差而提高装置性能，能够有效地解决该问题。
然而，利用以往的技术很不容易实现上述内容。以往，作为将自身调整功能安装在LSI芯片上的手段，通过使用多个MOS晶体管且利用电气开关切换该并联连接个数等的电路方法加以实现。然而，以电路实现的方法，在其调整精度与电路规模方面，效率非常低。
采用多个MOS晶体管能电气地调制MOS晶体管的实际增益系数的电路构造示例，如图12～图15A、图15B所示。在图12中，表示并联连接2个MOS晶体管11、12的电路结构示例。在构造上，向晶体管11的栅极电极上提供通常的信号电压，并且利用开关13将信号电压或截止电压(MOS晶体管为截止状态式的电压)提供给晶体管12的栅极电压。开关13通常由CMOS开关(p-MOS与n-MOS的并联连接)、作成其栅极信号的一个逆变器、用于维持开关的状态的闩锁电路构成，总共必须要24个左右的晶体管。晶体管13在将晶体管12的栅极电极与信号电压连接的状态下，该电路作为并联连接晶体管11、12的MOS晶体管发挥作用，开关13在将晶体管12的栅极电极与截止电压连接的状态下，该电路仅晶体管11动作。
在图13中表示并联连接5个晶体管的电路结构示例。根据4个开关13的状态，能够实现16种变化。通过将4个晶体管12的增益系数分别设定为2的幂，能够使得16级的系数值为等间隔。
图14A中表示将2个MOS晶体管串联连接的电路结构示例。在该示例中，构造上利用开关13将晶体管12的栅极电极与信号电压或导通电压(MOS晶体管为导通时的电压)连接。如图14B所示，在开关13在将晶体管12的栅极电极与信号电压连接的状态下，该电路作为串联连接晶体管11、12的MOS晶体管发挥作用。与此相对，如图14C所示，晶体管13在将晶体管12的栅极电极与导通电极连接的状态下，作为将晶体管12的导通电阻与晶体管12串联连接的电路发挥作用。
在图15A中，表示了向晶体管12的栅极电极提供控制电压并且根据该控制电压值调整与晶体管11串联连接的电阻值的构造示例。即，如图15B所示，晶体管12作为具有对应于控制电压的电阻值的可变电阻发挥作用。
在图12、13所示的通过并联连接所构成的电路结构示例中，能够进行特性调整的精度与电路规模成为折衷选择关系，为了提高调整精度，有时会存在电路规模变大的问题。又，在图14A-14C、15A、15B所示的通过串联连接形成的电路构造示例中，除了电路规模增大的问题，由于在串联电路中存在相对于输入信号表示为非线性的电阻成分，故存在实际的特性调整范围受到限制的问题。
利用上述电路构造进行晶体管的电气特性调制方式，由于存在必须要花费要调整元件数的数倍到数十倍的元件数这样的本质性的限制，因此，很难推进高集成化并且也很难实现以其LSI高性能化为目的的自身调整功能的安装。因此，希望开发一种不会阻碍高集成化且能够高精度调整电气特性的新的半导体元件。
发明内容
本发明的目的在于，提供一种不会阻碍高集成化且能够高精度调整电气特性的新的半导体元件，即提供一种半导体元件，该半导体元件能够实现将在芯片上自动调整元件参数并进行特性偏差校正的机构电路安装在任意LSI上，并且能够实现允许较大程度的元件特性偏差的自身最适化LSI以及自身适应型LSI等的全新能动型LSI。
根据本发明，半导体元件通过控制栅极或沟道所对应的电场方向(角度)，调整晶体管的增益系数。
根据本发明另一方面，半导体元件具备：第1栅极，该第1栅极形成具有矩形或平行四边形形状的沟道区；以及第2栅极，该第2栅极用于在由第1栅极形成的沟道区与源极区之间、以及由第1栅极形成的沟道区与漏极区之间，分别形成实际具有三角形形状或实际包含三角形的梯形形状的沟道区(大致三角形的沟道区或者大致梯形的沟道区)。
最好，包含由第1栅极所形成的沟道区与位于该沟道区两侧的由第2栅极形成的沟道区的所有沟道区，实际上形成矩形或平行四边形的形状。
又，最好，由第1栅极形成的沟道区的导电性、与由第2栅极形成的沟道区的导电性互不相同。
又，最好，由第2栅极形成的沟道区的导电性大于与由第1栅极形成的沟道区的导电性。
再者，最好，由第1栅极形成的沟道区的导电性、与由第2栅极形成的沟道区的导电性相同。
再者，最好第1栅极与第2栅极是利用相互不同的工序制造以及形成。
再者，最好第1栅极与第2栅极是利用相同的工序制造以及形成。
因此，利用以往的工艺技术，能够容易地制造可模拟电压调制MOS晶体管增益系数β的半导体元件，并能够将其组入由CMOS电路构成的以往的任意的LSI之中。结果，该半导体元件能够将在芯片上自动调整元件参数并进行特性偏差校正的机构电路安装在任意LSI上，并且能够实现允许较大程度的元件特性偏差的自身最适化LSI以及自身适应型LSI等的全新能动型LSI。即，对于成为阻碍大规模LSI高性能化的主要原因的、伴随元件微细化的特性偏差以及伴随工艺变动的元件特性变动等的特性不均一性，能够大幅度地缓和它所引起的限制。
附图说明
图1是表示本发明实施形态1的半导体元件的构造图。
图2表示规定本发明实施形态1的半导体元件其特性的形状图案。
图3是表示本发明实施形态1的半导体元件的MOS沟道的电场的图。
图4是说明本发明实施形态1的半导体元件的特性调制机构的图。
图5是本发明实施形态1的半导体元件的特性调制性能的图。
图6A以及图6B是表示本发明实施形态1的半导体元件构成的CMOS电路构造示例的图。
图7A以及图7B是表示本实施形态1的半导体元件构成的CMOS电路构造示例的图。
图8是表示本发明实施形态2的半导体元件的构造图。
图9是表示本发明实施形态3的半导体元件的构造图。
图10表示本发明实施形态4的半导体元件的构造图。
图11表示本发明实施形态5的半导体元件的构造图。
图12是用于说明可控制实际增益系数的半导体元件的第1以往示例的图。
图13是用于说明可控制实际增益系数的半导体元件的第2以往示例的图。
图14A～图14C用于说明可控制实际增益系数的半导体元件的第3以往示例的图。
图15A～图15B用于说明可控制实际增益系数的半导体元件的第4以往示例的图。
具体实施形态
以下，参照附图对于本发明实施形态的半导体元件作详细说明。又，对于图中的同一部分或相当的部分，采用相同的符号并不重复说明。
(实施形态1)
(元件结构)
首先，为了使得明确本发明实施形态1的半导体元件的基本构造的特性，图1表示相关于元件的基本结构要素的布置结构示例。本实施形态1的半导体元件其构造上的特征在于，附加设置与通常的MOS栅极形成一定角度的控制栅极。
在图1中，101是通常的MOS栅极，102表示控制栅极，103表示源极区，104表示漏极区，105表示控制沟道区，106表示为了引出电极而与金属布线电气连接的接触区。
本实施形态1的半导体元件的特征在于，在通常的MOS栅极101与源极103或漏极104之间，控制栅极102下的控制沟道区105实际上形成为三角形，包含所述控制栅极102下的控制沟道区105与MOS栅极101下的沟道区的上述所有沟道区，实际上形成为平行四边形。
控制栅极102如图1内所示采用与MOS栅极101不同的栅极层，可重叠在MOS栅极101之上。又，也能够以与通常的MOS栅极101下的沟道相同的特性形成控制栅极102下的控制沟道部分105，使得杂质浓度在MOS栅极101之下，能够独立地调整沟道的导电性。
制造本实施形态1的半导体元件时，除了形成新追加的控制栅极102与形成在其下方的控制沟道105的工序之外，与以往的形成MOS晶体管的工序步骤完全相同，为了组入该元件，并不需要大幅度改变以往的制造工序。
如此，本实施形态1的半导体元件的特征在于，它为在以往的MOS晶体管上附加控制栅极后的形状，电气上是在以往的NOS晶体管上附加一个控制栅极用电极，且总共具有4个电极(包含背面栅极，则总共为5个)。又，在该半导体元件中，如图2所示，将MOS栅极101的“栅极长度L”、“栅极宽度W”以及控制栅极102与MOS栅极101“所成的角度θ”这3个值作为规定元件特性的元件形状参数。
(特性调制机构)
本实施形态1的半导体元件根据供给控制栅极102的电压值来控制控制栅极102下的控制沟道105的阻值(导电性)，由此，调制MOS栅极101下的沟道中沟道方向的电场方向，通过改变实际的栅极长度以及栅极宽度，能够对晶体管的增益系数β进行电压控制。
其次，对于本实施形态1的半导体元件中，能够电气调制增益系数β的机构进行说明。在图3中以箭头表示了控制栅极102下的控制沟道105的阻值(导电性)与MOS栅极101的导通阻值(由MOS栅极101所形成的晶体管部分的阻值)相同大小时、非常低时的电场方向。当控制沟道105与MOS栅极101下的沟道的导通阻值相比非常低时，如图3的箭头1所示，电场的方向与MOS栅极101几乎垂直(与MOS栅极101下的沟道的方向平行)，实际上增益系数β与W/L成正比。与此相对，当控制沟道105与MOS栅极101的导通阻值相同大小时，如图3的箭头2所示，电场方向与控制栅极102同源极103以及漏极104的边界线垂直，实际上L变长、W变短、β变小。如图4所示，当控制沟道阻值与MOS栅极的导通阻值相同大小时，能够近似地以下述(1)、(2)表示有效的栅极长度L’与栅极宽度W’，β’与下式(3)成正比。
W’＝cosθ×(W-L×tanθ)                      (1)
L’＝cosθ×(L+W×tanθ)                      (2)
β’∝(W/L-tanθ)/(1+W/L×tanθ)              (3)
这里，使得控制沟道105的最大阻值为MOS栅极101的导通阻值，而比其更大时，增益系数β则进一步减小。但是，对于MOS栅极101与控制栅极102的沟道导电性相同的器件，当使得控制沟道105比MOS栅极101的导通阻抗大时，漏极区104侧一部分上的控制沟道区105成为饱和状态，则不能够以上式所示那样近似表示，不能够以单存的关系式来表示。然而，可见无论何种情况下，当控制沟道105的阻值增大时，增益系数β实际上都变小。
从上述式子可知，本实施形态的半导体元件通过调整供给控制栅极102的电压并且改变控制沟道105的阻值，由此，能够将增益系数β从W/L连续地调整到(W/L-tanθ)/(1+W/L×tanθ)附近(使得控制沟道阻值最大且与MOS的导通电压相等时)。而且，如下所述，通过调整3个元件的形状参数值，能够任意地设定上述可调整范围。
(调制特性预测)
在本实施形态的半导体元件中，如上所述，由MOS栅极的栅极长度L及栅极宽度W、MOS栅极与控制栅极所形成的角度θ来确定β的可调整范围。因此，图5中，以角度θ为参数表示了按照元件形状参数即MOS栅极的W/L如何设定本实施形态的半导体元件的β调整范围所对应的β比(最大值/最小值)的情况。但这里，为了采用上述的近似式，也使得控制沟道的最大阻抗值为MOS的导通阻抗值。
如图5的曲线可知，本实施形态的半导体元件的β可调整范围的特征在于，它是与W/L成正比增大的成分、当W/L减小时急剧增大额定成分的组合，并且上述两成分都与θ成正比地增大。与W/L成正比的成分的产生是由于，伴随电场方向调制的实际上栅极沟道长度L的调制，另一方，当W/L减小时急剧增大的成分的产生是由于，伴随电场方向调制的实际上栅极沟道宽度W的调制。又，由于角度θ与电场方向的最大调制的大小成正比，故分别与上述2个成分成正比。从这些特征可见，根据用途以及所允许的装置大小等，能够较高自由度地设定β调整范围。
(效果)
如上所述，本实施形态1的半导体元件利用提供给控制栅极102的电压能够连续地调制其增益系数β，利用电压能够调整的β的控制范围是由3个元件形状参数即MOS栅极101的栅极长度L以及栅极宽度W、MOS栅极101与控制栅极102所成的角度θ确定，根据实际的装置大小(仅增加控制栅极部分的面积)，能够将最小的β与最大的β之比较自由地设定为从数倍到超过数百倍的值。又，本实施形态1的半导体元件中，调制β所消耗的电能由于仅是利用控制栅极漏电流，故非常小，实用上没有任何问题。再者，本实施形态1的半导体元件如图6A以及图6B所示，能够以同样的结构构成n-MOS晶体管3、p-MOS晶体管4。因此，如图7A以及图7B所示的逆变器电路5那样，能够电气调整CMOS电路的各种栅极的驱动性能，期待将其用作为将来的自适应型LSI的基本元件。
(实施形态2)
图8表示本发明实施形态2的半导体元件的构造。在实施形态2中，与实施形态1相比，形成在控制栅极102下的控制沟道105的形状稍有不同。在该示例中，各控制沟道105的形状实际上为梯形。而且，即使其形状为梯形，只要包含所述各控制沟道105与MOS栅极101下的沟道区的这些全部沟道区，实际上形成为平行四边形，则能够实现同样的元件特性。然而，必须对近似式(1)～(3)稍作修正，如下式(4)、(5)那样，β’与下式成正比。
W’＝cosθ×[W-(L+a+b)×tanθ]                             (4)
L’＝cosθ×(L+a+b+W×tanθ)                               (5)
β’∝(W/L-(1+a/L+b/L)tanθ)/(1+a/L+b/L+W/L×tanθ)        (6)
而且，上述式内的a以及b是沿图8所示各控制沟道内矩形部分的沟道方向的长度。在该实施形态中，表示并不一定要将控制沟道区的形状限定为三角形。
(实施形态3)
图9是表示本发明实施形态3的半导体元件的构造。在该实施形态3中，与实施形态1相比，表示了由与MOS栅极101相同的栅极层形成控制栅极102的情况。当由相同的栅极层形成控制栅极102与MOS栅极101时，为了进行电气分离，不能够重叠，如图9所示必须要在控制栅极102与MOS栅极101之间留有一定程度(能够进行分离加工的程度)的间隙。
这种情况下，由于通过与源极·漏极相同的工序形成该控制栅极102与MOS栅极101间的间隙，故其阻值极小，即使对于上述元件的构造，电气上表示出与实施形态1相同的特性。若设控制栅极102与MOS栅极101间的间隙为a、b，则增益系数β的调制近似式与上述式(4)～(6)相当。在本实施形态3的构造中，表示为形成控制栅极102不需要追加形成其他栅极层的工序。
(实施形态4)
图10表示本发明实施形态4的半导体元件的构造。在该实施形态4中，与实施形态1相比，表示了控制栅极102与MOS栅极102的其他布置示例。与图1所示实施形态1不同之处仅在于，与晶体管的活性区域相垂直的栅极是MOS栅极101还是控制栅极102，实际效果是相同的。根据本实施形态4，本发明的半导体元件的特性在于，仅控制栅极102与MOS栅极101所成的相对角度具有意义，而对于各源极、漏极等构成的角度并作没有限定。
(实施形态5)
图11是表示本发明实施形态5的半导体元件的构造。在该实施形态5中，表示了使得控制栅极102与MOS栅极101所成角度θ保持较大的情况下想要充分增大MOS栅极宽度W时的构造。即，构造上连续并列地排列实施形态4的半导体元件，MOS栅极101成为倾斜的折回状。本实施形态5中，对于本发明的半导体元件，在增大增益系数β时，能够有效地抑制元件的尺寸。
工业应用性
本发明的半导体能够用作为大规模、高集成LSI的电路元件。

Claims (9)

1.一种半导体元件，其特征在于，
通过对栅极(101)或沟道所对应的电场方向进行控制，调整晶体管的增益系数。
2.一种半导体元件，其特征在于，具备：
第1栅极(101)，该第1栅极(101)形成具有矩形或平行四边形的四角形形状的沟道区；以及
第2栅极(102、101)，该第2栅极(102、101)用于在由所述第1栅极形成的沟道区与源极区(103)之间、以及由所述第1栅极形成的所述沟道区与漏极区(104)之间，分别形成实际具有三角形形状或实际包含三角形的梯形形状的沟道区(105)。
3.如权利要求2所述的半导体元件，其特征在于，
包含由所述第1栅极(101)所形成的沟道区与位于该沟道区两侧的由所述第2栅极(102)形成的沟道区(105)的全部的沟道区，实际上具有矩形或平行四边形的形状。
4.如权利要求2所述的半导体元件，其特征在于，
由所述第1栅极(101)形成的沟道区的导电性、与由所述第2栅极(102)形成的沟道区(105)的导电性互不相同。
5.如权利要求2所述的半导体元件，其特征在于，
由所述第1栅极(101)形成的沟道区的导电性、与由所述第2栅极(102)形成的沟道区(105)的导电性相同。
6.如权利要求2所述的半导体元件，其特征在于，
所述第1栅极(101)与所述第2栅极(102)是利用相互不同的工序制造、形成。
7.如权利要求2所述的半导体元件，其特征在于，
所述第1栅极(101)与所述第2栅极(102)是利用相同的工序制造、形成。
8.如权利要求4所述的半导体元件，其特征在于，
由所述第2栅极(102)形成的沟道区(105)的导电性比由所述第1栅极(101)形成的沟道区的导电性大。
9.一种半导体元件，其特征在于，
通过对栅极(101)或沟道所对应的电场角度进行控制，调整晶体管的增益系数。
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