JP4603248B2 - 半導体素子およびそれを備えた論理回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、より特定的には、利得係数βをアナログ的に変調可能な電界効果トランジスタおよびそれを備えた論理回路に関する。
【０００２】
【従来の技術】
半導体素子は、発明以来約３０年に渡り、その構造は一部の特殊半導体素子を省き３電極構造になっている。従来の半導体素子は設計時に設定した幾何学的なサイズでその特性（利得係数β）が決まってしまうため、後で変更することができない。すなわち、半導体素子の個性的特性である利得係数βは固定化されている。そのため素子の寸法バラツキに起因する特性変動による歩留まりの低下を招いていた。
【０００３】
この点を改善するために、下記特許文献１には、利得係数βを素子毎に調整可能な半導体素子が開示されている。特許文献１に開示された半導体素子では、通常のＭＯＳ（Metal Oxide Semiconductor）ゲートに加えて制御ゲートが追加配置される。当該制御ゲートへの印加電圧に応じてチャネル方向の電界の向きが変調されて、実効的なゲート長およびゲート幅を変化させることができるので、半導体素子（電界効果トランジスタ）における利得係数βの変調が可能となる。
【０００４】
【特許文献１】
国際公開第０２／０５９９７９号パンフレット（第６−１１頁，第１−１１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示された半導体素子では、チャネルでの電界の向きを変調するために、制御ゲートが通常のＭＯＳゲートに対して、ある一定の角度θをなすように設けられる。このため、通常のＭＯＳゲートおよび制御ゲートの一方は、互いに直交する直線群のみで囲まれた形状ではなく、これらの直線群と交差する斜線によって規定される形状を有することになる。
【０００６】
特に、上記角度θは、当該半導体素子のβ変調パラメータとして大きな影響を及ぼすので、高寸法精度でゲートの斜線構造を作製することが要求される。このようなゲ−ト製造の困難性は、製造コストの増大を招くとともに、製造品質の不安定要因となる。具体的には、半導体素子特性の製造ばらつきの原因となる。
【０００７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、利得係数βを調整可能であり、かつ、安定的に製造可能な構造を有する半導体素子を提供することである。
【０００８】
【課題を解決するための手段】
この発明に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間に一様な電界のチャネル領域を形成するための第１のゲートと、ソースおよびドレインの間に、強電界領域および弱電界領域からなる非一様な電界のチャネル領域を形成するための第２のゲートとを備え、第１および第２のゲートは、ソースおよびドレイン間の領域で、平面的に見て少なくとも部分的に重複するように形成され、第２のゲートによるチャネル領域のコンダクタンスが第２のゲートへの印加電圧に応じて変化するのに伴って、ソースおよびドレイン間の全体チャネル領域のコンダクタンスが変化するように構成される。
【０００９】
好ましくは、強電界領域および弱電界領域の発生により、第１および第２のゲートによって形成される全体のチャネル領域には、部分的に電界の方向に変化が生じ、この電界の方向の変化によって、全体のチャネル領域での実効的なゲート長およびゲート幅は変調される。
【００１０】
また好ましくは、第１のゲートは、矩形状の形状を有し、第２のゲートは、第１のゲートの形状に沿った直線群で囲まれた形状を有する。
【００１１】
この発明の他の構成に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、ソースおよびドレインの間にチャネル領域を形成するための、第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿ってゲート長が部分的に異なるような形状を有する第２のゲートとを備え、第２のゲートは、ソースおよびドレイン間の領域で平面的に見て第１のゲートと少なくとも部分的に重複するように形成される。
【００１２】
好ましくは、ソースおよびドレイン間の領域で第２のゲートは、平面的に見て第１のゲートを覆うように設けられる。
【００１３】
また好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域の一部において第２のゲートが非形成とされる領域が存在するような形状で設けられる。
【００１４】
さらに好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において非形成とされ、他の領域において形成されるような形状を有する。
【００１５】
あるいは、さらに好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において形成され、他の領域において非形成とされるような形状を有する。
【００１６】
また好ましくは、第１および第２のゲートによってそれぞれ形成されたチャネルをあわせた全体のチャネル領域のコンダクタンスは、第１および第２のゲートへの印加電圧に応じて制御される。
【００１７】
あるいは好ましくは、第１および第２のゲートへの印加電圧の比に応じて、前記第１および第２のゲートによって形成される全体のチャネル領域における電界ベクトルは調整される。
【００１８】
また好ましくは、第１および第２のゲートは、第１および第２のゲート間を電気的に切離すための絶縁層を挟んで積層される。
【００１９】
あるいは好ましくは、ソースおよびドレイン間の領域に第１および第２のゲートによってそれぞれ形成されるチャネル領域が幾何学的に連続性を有するように、第１および第２のゲートの形状は設計される。
【００２０】
また好ましくは、ソースおよびドレインの間の領域のうちの、第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、第１の部分を除く領域のうちの第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは異なる。
【００２１】
あるいは好ましくは、ソースおよびドレインの間の領域のうちの、第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、第１の部分を除く領域のうちの第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは実質的に同じである。
【００２２】
この発明に従う論理回路は、第１の電圧および第２の電圧をそれぞれ供給するノード間に直列に接続された、第１導電型の第１の電界効果トランジスタおよび第１導電型と反対導電型の第２の電界効果トランジスタを備え、第１および第２の電界効果トランジスタは、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、ソースおよびドレインの間にチャネル領域を形成するために、ソースおよびドレイン間の領域で平面的に見て第１のゲートと少なくとも部分的に重複するように形成される第２のゲートとを含み、第２のゲートは、第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿った少なくとも１個所でゲート長が不連続となるような形状を有し、論理回路は、第１および第２の電界効果トランジスタの各第１のゲートと接続された信号入力ノードと、第１および第２の電界効果トランジスタの接続ノードと接続された信号出力ノードと、第１および第２の電界効果トランジスタの第２のゲートへの印加電圧を制御するための制御入力ノードとをさらに備える。
【００２３】
好ましくは、制御入力ノードは、第１および第２の電界効果トランジスタの各第２のゲートへ共通の電圧を与えるように構成される。
【００２４】
また好ましくは、制御入力ノードは、第１および第２の電界効果トランジスタのそれぞれの第２のゲートへ別個の電圧を与えるように構成される。
【００２５】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
［実施の形態１］
図１から図３は、本発明の実施の形態１による半導体素子の平面レイアウトを示す図である。
【００２７】
図１を参照して、実施の形態１による半導体素子１０は、通常のＭＯＳゲート（以下、単に「ＭＯＳゲート」と称する）１０１と、ドレイン１０３と、ソース１０４と、新たに設けられた制御ゲート１０５とを有する。ＭＯＳゲート１０１、ドレイン１０３、ソース１０４および制御ゲート１０５には電極引出しのためのコンタクト１０６が設けられている。ドレイン１０３およびソース１０４間の領域において、ＭＯＳゲート１０１によってチャネル領域１１１が形成され、制御ゲート１０５によってチャネル領域１１２が形成される。チャネル領域１１１およびチャネル領域１１２が幾何学的な連続性を有するように、ＭＯＳゲート１０１および制御ゲート１０５は配置される。
【００２８】
以下では、矩形状のＭＯＳゲート１０１のゲート長に沿った方向およびゲート幅に沿った方向を、それぞれＸ方向およびＹ方向と定義する。すなわち、ＭＯＳゲート１０１は、Ｘ方向およびＹ方向に沿った直交する直線群のみで囲まれた平面形状を有する。図２に示されるように、ＭＯＳゲート１０１の平面形状は、ゲート長Ｌおよびゲート幅Ｗを形状パラメータとして表現される。
【００２９】
本発明による半導体素子では、制御ゲート１０５も、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有する。さらに、制御ゲート１０５のゲート長は非一様であるが、制御ゲート１０５は、ゲート幅方向（Ｙ方向）に沿った少なくとも一部でゲート長が不連続となる形状を有している。また、制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見てＭＯＳゲート１０１と少なくとも部分的に重複するように設けられる。
【００３０】
一例として、実施の形態１による半導体素子１０では、２種類のチャネル長を有するようなＩ型の平面形状を有する。Ｉ型形状の制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見て矩形状のＭＯＳゲート１０１を覆うように設けられる。図３に示されるように、制御ゲート１０５のＩ型形状は、局所的なゲート幅Ｗ１，Ｗ２，Ｗ３および局所的なゲート長Ｌ１，Ｌ２，Ｌ３（実施の形態１ではＬ３＝Ｌ１）の形状パラメータで表現される。
【００３１】
図４は、図１に示された半導体素子１０の断面を表わす斜視図である。
図４を参照して、半導体基板２０（たとえば、ｎ型半導体素子であればｐ型基板）上への不純物注入（ｎ型半導体素子であればｎ型不純物）によりドレイン１０３およびソース１０４を形成する領域が形成される。さらに、ドレイン１０３およびソース１０４間の領域の直上に、絶縁膜１２１を介して、ＭＯＳゲート１０１を構成する導電性のゲート層が形成される。通常、ゲート層は、ポリシリコン等によって形成される。さらに、ＭＯＳゲート１０１の上層に絶縁膜１２３が設けられ、絶縁膜１２３の上層に、制御ゲート１０５を構成するゲート層が形成される。制御ゲート１０５は、ＭＯＳゲート１０１と別のゲート層を用いて、ＭＯＳゲート１０１の上に重ねるように形成することが可能である。
【００３２】
このように、ＭＯＳゲート１０１および制御ゲート１０５の間は絶縁膜１２３によって電気的に分離されているので、ＭＯＳゲート１０１への印加電圧と制御ゲート１０５への印加電圧とは、互いに独立に制御することが可能である。
【００３３】
制御ゲート１０５は、通常のＭＯＳトランジスタの製造プロセスで形成されたＭＯＳゲート１０１の上に、さらに絶縁膜１２３および導電膜をして形成することによって作製できる。すなわち、本発明による半導体素子の製造は、新たに追加された制御ゲート１０５および、当該制御ゲート１０５をＭＯＳゲート１０１と電気的に切離すための絶縁膜１２３を形成する工程が追加される以外、従来のＭＯＳトランジスタを形成するプロセス工程と同一にできる。当該追加工程は、制御ゲート１０５および絶縁膜１２３のマスクパターンを所望形状に合せて変更する必要がある以外は、ＭＯＳゲート１０１および絶縁膜１２１の製作工程と同様とできる。すなわち、本発明による半導体素子を集積回路に組込むために、製造工程を大幅に変更する必要は生じない。
【００３４】
また、制御ゲート１０５下の領域１２６は、ＭＯＳゲート１０１下の領域１２５と同一の特性で作製してもよいし、不純物濃度（ｎ型半導体素子であればｐ型不純物の濃度）が領域１２５および１２６の間で異なるように作製してもよい。
【００３５】
なお、図４には、ＭＯＳゲート１０１の上層に制御ゲート１０５が形成される構造例を示したが、原理的には、両者の上下関係を入れ換えて、ＭＯＳゲート１０１の下層に制御ゲート１０５を形成する構造とすることも可能である。
【００３６】
図５は、図１に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【００３７】
図５を参照して、実施の形態１による半導体素子１０においては、ＭＯＳゲート１０１とドレイン１０３およびソース１０４との間に、制御ゲート１０５下の制御チャネル領域１１２が実質上凹型を形成する。ＭＯＳゲート１０１によるチャネル領域１１１と制御ゲート１０５によるチャネル領域１１２とを併せた全体チャネル領域１２０は、実質的にＩ型を形成するようになる。
【００３８】
次に、半導体素子１０における利得係数βの変調について説明する。
図６は、図１に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【００３９】
本発明による半導体素子ではＭＯＳゲート１０１および制御ゲート１０５の両方が存在するので、全体チャネル領域１２０に生じる電界は、制御ゲート１０５下のチャネルコンダクタンスに応じて変わる。すなわち、この電界は、厳密には、制御ゲート１０５への印加電圧（以下、制御ゲート電圧Ｖｇｃと称する）およびＭＯＳゲート１０１への印加電圧（以下、ＭＯＳゲート電圧と称する）の比に応じて、実質的には、制御ゲート電圧に応じて変わる。
【００４０】
制御ゲート１０５下のチャネルコンダクタンスが十分高い場合に、全体チャネル領域１２０に生じる電界ベクトルは、図６に点線１７０で示されるように、Ｘ方向に沿って一様となる。この結果、全体チャネル領域１２０の等価的なチャネル幅およびチャネル長は、ＭＯＳゲート１０１のゲート長Ｌおよびゲート幅Ｗと同等となる。
【００４１】
これに対して、制御ゲート１０５下のチャネルコンダクタンスが十分低い場合には、全体チャネル領域１２０に生じる電界ベクトルは、図７に実線１７１で示されるように、制御ゲート１０５のゲート長の非一様性に従って分割された領域１６１、１６２および１６３の間で非一様となる。具体的には、ゲート長が相対的に短い領域１６２では、点線１７０と同様にＸ方向に沿った電界ベクトルが生じる一方で、ゲート長が相対的に長い領域１６１，１６３では、電界の部分的・局所的な変化によって電界の回りこみが生じる。
【００４２】
図７は、制御ゲート下のチャネルコンダクタンスが十分低い場合に生じる電界を詳細に説明する図である。
【００４３】
図７には、制御ゲート下のチャネルコンダクタンスが十分低い場合において、ソース・ドレイン間に所定電圧を印加したときに生じる、等電位線１５１，１５２，１５３，１５４ならびに電界ベクトル（図７中の矢印）のシミュレーション結果が示される。
【００４４】
領域１６１および１６３において、ソース・ドレイン間電圧によって生じる電界は、Ｘ方向に沿った一様電界とならず、制御ゲート形状１０５に応じた回り込みを生じる。これは、ゲート長が短い領域１６２においてドレイン１０３およびソース１０４間に平行平板コンデンサが形成されると考えた場合での、電極端部における電界の向きに相当する。
【００４５】
コンデンサ端部に相当する領域１６１，１６３では、相対的にゲート長が長くなるため、ゲート長が相対的に短い領域１６２での電界は、領域１６１，１６３よりも大きい。すなわち、全体チャネル領域１２０には、相対的な強電界領域１６２および弱電界領域１６１，１６３からなる非一様な電界が形成される。言い換えれば、本発明による半導体素子では、このような端部効果によって部分的・局所的な電界の変化を生じさせて、全体チャネル領域１２０での電界が非一様となるように、制御ゲート１０５の形状が設計される。このように、制御ゲート１０５のゲート長が部分的に異なるように（非一様に）設計することで、チャネル抵抗を部分的に変化させて、チャネル領域内に電界強度差を発生させることができる。
【００４６】
この結果、弱電界領域１６１，１６３のコンダクタンスｇ１，ｇ３は、強電界領域１６２のコンダクタンスｇ２よりも相対的に小さくなる。チャネル領域１１２のコンダクタンスは、並列接続された、領域１６１、１６２および１６３それぞれのコンダクタンスｇ１、ｇ２およびｇ３の和で示されるので、この場合には、全体チャネル領域１２０のコンダクタンスは、全体に一様な電界が形成される場合、すなわち制御ゲート下のチャネルコンダクタンスが十分高い場合よりも小さくなる。
【００４７】
この場合に、全体チャネル領域１２０のコンダクタンス、すなわち半導体素子の利得係数は最小値βｍｉｎとなる。この場合における、全体チャネル領域１２０の実効的なゲート長Ｌｇｃおよびゲート幅Ｗｇｃの比（Ｗｇｃ／Ｌｇｃ）は、ＭＯＳゲート１０１でのゲート長およびゲート幅の比（Ｗ／Ｌ）よりも小さくなる。すなわち、チャネル領域内に生じた電界強度差に起因して、全体チャネル領域１２０の実効的なゲート長およびゲート幅は変調されることになる。本発明によるｎ型半導体素子（ＭＯＳトランジスタ）では、制御ゲート電圧Ｖｇｃが低いほどチャネル領域１１２のコンダクタンスは低くなる。一方、本発明によるｐ型半導体素子（ＭＯＳトランジスタ）では、制御ゲート電圧Ｖｇｃが高いほどチャネル領域１１２のコンダクタンスは低くなる。
【００４８】
一方、図６で説明したように、チャネルコンダクタンスが十分高い場合には、全体チャネル領域１２０が一様な強電界領域となり、全体チャネル領域１２０のコンダクタンス、すなわち半導体素子の利得係数は最大βｍａｘとなる。このように、全体チャネル領域１２０には、ＭＯＳゲート電圧および制御ゲート電圧の比に応じて、図６に点線１７０で示した最小利得係数βｍｉｎに対応する電界（回り込み最大）、図６に実線１７１で示した最大利得係数βｍａｘに対応する電界（Ｘ方向一様）あるいは両者の中間的な状態の電界が生じる。特に、この中間的な状態の電界は、ＭＯＳゲート電圧および制御ゲート電圧の比に応じて、アナログ的に変化していく。
【００４９】
以上から、実施の形態１による半導体素子の利得係数βは、制御ゲート電圧Ｖｇｃに応じて、下式（１）〜（３）に示す範囲で変調可能である。
【００５０】
βｍｉｎ≦β≦βｍａｘ …（１）
βｍｉｎ＝（Ｗｇｃ／Ｌｇｃ）・μ・Ｃｏｘ …（２）
βｍａｘ＝（Ｗ／Ｌ）・μ・Ｃｏｘ …（３）
ただし、μ：移動度，Ｃｏｘ：単位面積当たりのゲート絶縁膜容量を示す。
【００５１】
このように、最小利得係数βｍｉｎは、実効的なゲート長Ｌｇｃおよびゲート幅Ｗｇｃを用いて示される。図７で説明したように、実効的なゲート長およびゲート幅の変化は、ゲート長を非一様とした制御ゲート１０５の形状によってもたらされるので、最小利得係数βｍｉｎは、図３に示した形状パラメータＷ１、Ｗ２，Ｗ３およびＬ１，Ｌ２，Ｌ３によって決められる。一方、最大利得係数βｍａｘは、ＭＯＳゲート１０１のゲート長およびゲート幅、すなわち、図２に示した形状パラメータＬおよびＷによって決められる。
【００５２】
利得係数βが当該範囲内のどのレベルとなるかは、ＭＯＳゲート１０１および制御ゲート１０５のそれぞれへの印加電圧の比に依存する。したがって、半導体素子１０の導通時でのＭＯＳゲート電圧が固定される条件下では利得係数βは、実質的には制御ゲート電圧Ｖｇｃに応じて変調される。
【００５３】
以上説明したように、本発明の実施の形態１による半導体素子では、チャネル領域に非一様な電界を形成可能な形状を有する制御ゲート１０５への印加電圧に応じて全体チャネル領域１２０での電界分布をアナログ的に変化させて、利得係数βを変調することが可能である。さらに、制御ゲート１０５の形状がＸ方向およびＹ方向に沿った直交する直線群のみで構成され、斜線形状を有することがないので、制御ゲート１０５を精度よく製造することができる。この結果、半導体素子の製造時の特性ばらつきを抑制することが可能となる。
【００５４】
なお、ＭＯＳゲート１０１下の絶縁膜１２１（図４）の膜厚と、制御ゲート１０５下の絶縁膜１２３（図４）の膜厚とを異なるように設計することも可能である。この場合には、最小利得係数βｍｉｎおよび最大利得係数βｍａｘが上記（２），（３）式とは異なってくるが、制御ゲート電圧Ｖｇｃに応じた利得係数βの変調は可能である。
【００５５】
このように、本発明による半導体素子の利得係数βは、ＭＯＳゲート１０１および制御ゲート１０５の形状で基本的に決まる範囲内で変調可能であるが、その変調可能範囲、すなわち最小利得係数βｍｉｎおよび最大利得係数βｍａｘは、上述したゲート絶縁膜の膜厚の設計によって、さらに調整することが可能である。あるいは、図４に示した領域１２５（ＭＯＳゲート１０１下）および領域１２６（制御ゲート１０５下）での不純物濃度によっても、変調可能範囲を調整することが可能である。
【００５６】
図８は、実施の形態１による半導体素子の試作結果を示す図である。図８には、ＭＯＳゲート１０１の寸法（図２に示したゲート長Ｌおよびゲート幅Ｗ）ならびに、制御ゲート１０５の寸法のうちのゲート幅の総和（図３に示したＷ１＋Ｗ２＋Ｗ３）および端部領域のゲート長（図３に示したＬ１，Ｌ３）を固定した上で、制御ゲート１０５の中央部分の形状パラメータＬ２，Ｗ２（図３）を変化させて試作した、８種類の本発明による半導体素子におけるβ変調比実績が示される。
【００５７】
図８の横軸は形状パラメータＬ２を示し、縦軸はβ変調比、すなわち式（１）におけるβｍａｘ／βｍｉｎの実績値を示している。図８に示されるように、実施の形態１による半導体素子では、実質的には制御ゲート１０５への印加電圧に応じて、利得係数βを数倍〜３００倍前後変調可能である。また、確保される変調比は、制御ゲート１０５の形状によって設計することができる。
【００５８】
図８に示される範囲では、形状パラメータＬ２が小さいほど、また、形状パラメータＷ２が大きいほどβ変調比は大きくなっている。すなわち、図７で説明した強電界領域および弱電界領域の電界差が顕著になるような制御ゲート１０５の形状とするほど、β変調比が確保されることが試作結果からも確認された。
【００５９】
［実施の形態２］
図９は、実施の形態２による半導体素子の平面レイアウト図である。
【００６０】
図９を参照して、実施の形態２による半導体素子１１は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態２による半導体素子１１は、半導体素子１０と比較して、制御ゲート１０５の形状のみが異なる。したがって、半導体素子１１のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００６１】
制御ゲート１０５は、通常ゲート１０１と平面的に見て重複する領域の中央部分で途切れており、その他の部分で形成されるような平面形状を有している。すなわち、制御ゲート１０５は、当該中央部分（間欠部）で他の部分とゲート長が異なっている。また、半導体素子１２においても、制御ゲート１０５は、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート１０１と平面的に見て重複する領域の一部に形成されている。
【００６２】
半導体素子１１においても、ＭＯＳゲート１０１によって形成されるチャネル領域１１１および制御ゲート１０５によって形成されるチャネル領域１１２は幾何学的に連続しており、両者を併せた全体チャネル領域１２０はＩ型形状となる。半導体素子１１では、制御ゲート１０５下のチャネルコンダクタンスが低い場合に、制御ゲート１０５の間欠部に対応して強電界領域が発生し、制御ゲート１０５が設けられた部分に対応して弱電界領域が発生する。したがって、実施の形態２による半導体素子１１においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００６３】
特に、実施の形態２による半導体素子では、制御ゲート１０５の間欠部に対応する強電界領域において、チャネル領域に生じる電界が制御ゲートのチャネルコンダクタンスと完全に独立する。したがって、図７で説明した端部の領域１６１，１６３における端部効果を大きくして、弱電界領域に発生する部分的な電界変化（電界の回り込み）をさらに顕著にできる。この結果、制御ゲートのチャネルコンダクタンスが十分低い場合における、端部の領域１６１，１６３でのコンダクタンスｇ１，ｇ３は、実施の形態１と比較して、さらに低くなる。このため、実効的なゲート長およびゲート幅の比（Ｗｇｃ／Ｌｇｃ）も小さくなり、式（２）に示した最小利得係数βｍｉｎが低下するので、実施の形態１による半導体素子よりもβ変調比が大きく確保される。
【００６４】
特に、実施の形態２による半導体素子では、全体チャネル領域１２０におけるゲート長が最も短い部分でのゲート長を、ゲート加工工程における最小プロセス値と一致させることができる。したがって、この面からも、実施の形態２による半導体素子は、β変調比が大きく確保できる。
【００６５】
［実施の形態３］
図１０は、本発明の実施の形態３による半導体素子の平面レイアウト図である。
【００６６】
図１０を参照して、実施の形態３による半導体素子１２は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態３による半導体素子１２についても、半導体素子１０との相違点は、制御ゲート１０５の形状のみである。したがって、半導体素子１２のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００６７】
実施の形態３による半導体素子１２においては、制御ゲート１０５は、Ｔ型の平面形状を有するように形成される。Ｔ型形状の制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見て矩形状のＭＯＳゲート１０１を覆うように設けられる。このように、半導体素子１２においても、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有し、かつ、ゲート長が部分的に異なっている。
【００６８】
ＭＯＳゲート１０１によるチャネル領域１１１および制御ゲート１０５によるチャネル領域１１２は幾何学的に連続しており、両者を併せた全体チャネル領域１２０は実質的にＴ型形状を形成することになる。制御ゲート１０５下のチャネルコンダクタンスが低い場合に、ゲート長が短い部分に対応して強電界領域が発生し、ゲート長が長い部分に対応して弱電界領域が発生する。したがって、実施の形態３による半導体素子１２においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００６９】
半導体素子１２においても、最小利得係数βｍｉｎは、制御ゲート１０５での相対的なゲート長差によって生じる強電界領域および弱電界領域間の電界差に応じて決まる。したがって、Ｔ型形状では、これまで示したＩ型形状よりも、β変調比は小さくなる可能性があるが、実施の形態３による半導体素子は、ゲート幅が比較的狭い寸法の素子に対して有効であり、比較的狭い領域内でソース領域およびドレイン領域の幅を加工することが可能となる。また、ソース領域およびドレイン領域に配置されるコンタクトのスペースを確保することも容易となる。
【００７０】
［実施の形態４］
図１１は、本発明の実施の形態４による半導体素子の平面レイアウト図である。
【００７１】
図１１を参照して、実施の形態４による半導体素子１３は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態４による半導体素子１３についても、半導体素子１０との相違点は、制御ゲート１０５の形状のみである。したがって、半導体素子１３のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００７２】
制御ゲート１０５は、通常ゲート１０１と平面的に見て重複する領域の中央部分にのみＸ方向に沿って橋状に形成され、その他の部分で非形成とされるような平面形状を有している。すなわち、制御ゲート１０５は、当該中央部分（橋状部分）と他の部分とでゲート長が異なっている。また、半導体素子１３においても、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート１０１と平面的に見て重複する領域の一部に形成されている。
【００７３】
この結果、通常ゲート１０１によるチャネル領域１１１と、制御ゲート１０５によるチャネル領域１１２とは幾何学的に連続しており、両者を併せた全体チャネル領域１２０は、矩形形状から制御ゲート１０５の非存在部分に対応するフローティングドレイン１１３およびフローティングソース１１４を除いた形状を形成することになる。半導体素子１３では、制御ゲート１０５下のチャネルコンダクタンスが低い場合に、ＭＯＳゲート１０１下での制御ゲート１０５の非形成部分に対応して強電界領域が発生し、制御ゲート１０５が設けられた橋状部分に対応して弱電界領域が発生する。したがって、実施の形態４による半導体素子１３においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００７４】
実施の形態４のような制御ゲート１０５の形状とすることにより、弱電界領域での電界の回り込みをさらに顕著に発生させることができ、実効的なゲート長が長くなるので、式（２）に示した最小利得係数βｍｉｎをさらに低下させて、利得係数βの変調範囲をさらに確保できる。
【００７５】
特に、制御ゲート１０５の形状において、橋状部分の幅が小さくなるほど、弱電界領域での電界の回り込みを顕著に発生させることができ、実効的なゲート長を長くすることができる。当該橋状部分の幅は、半導体素子製造プロセスでの最小線幅まで最小化することができる。したがって、半導体素子製造における最先端超微細化加工技術の精度を、そのままβ変調比の確保に結び付けることができる。
【００７６】
［実施の形態５］
実施の形態５では、本発明による半導体素子を備えた論理回路の代表例として示されるＣＭＯＳインバータ回路（否定回路）について説明する。
【００７７】
図１２は、本発明による半導体素子のシンボル図である。
図１２（ａ）には、本発明によるｎチャネルＭＯＳトランジスタ（以下、「ｎ−ＭＯＳトランジスタ」と称する）２０１が示され、図１２（ｂ）には、本発明によるｐチャネルＭＯＳトランジスタ（以下、「ｐ−ＭＯＳトランジスタ」と称する）２０２が示されている。ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２には、これまで説明した実施の形態１〜４による半導体素子が適用され、通常のソースＳ、ドレインＤおよびゲートＧに加えて、新たに制御ゲートＧＣが設けられている。
【００７８】
図１３は、本発明による半導体素子を適用した論理回路の代表例として示されるＣＭＯＳインバータ回路を示すシンボル図である。
【００７９】
図１３を参照して、ＣＭＯＳインバータ回路２１０は、信号入力ノード２１１の論理レベルを反転して信号出力ノード２１３へ出力する。インバータ２１０には、制御入力ノード２１２への印加電圧がさらに入力されている。
【００８０】
図１４は、図１３に示されたＣＭＯＳインバータ回路の第１の構成例を示す回路図である。
【００８１】
図１４を参照して、ＣＭＯＳインバータ回路２１０は、論理ハイレベルに対応する電源電圧ＶＣＣの供給ノードおよび論理ローレベルに対応する電圧ＶＳＳの供給ノード間に直列に接続されたｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２を有する。ｐ−ＭＯＳトランジスタ２０２のソースは電源電圧ＶＣＣの供給ノードと接続され、ドレインは信号出力ノード２１３と接続されている。同様に、ｎ−ＭＯＳトランジスタ２０１のソースは電圧ＶＳＳの供給ノードと接続され、ドレインは信号出力ノード２１３と接続されている。
【００８２】
ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の各ゲートＧは、信号入力ノード２１１と共通に接続され、さらに、制御ゲートＧＣは共通の制御入力ノード２１２と接続される。実施の形態１〜４で説明したように、制御入力ノード２１２の電圧に応じて、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の利得係数βが変調される。
【００８３】
このように、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣを共通の制御入力ノード２１２と接続することにより、制御入力ノード２１２の電圧によって、ｎーＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の電流駆動能力の比、すなわちｐ／ｎレシオを変調してＣＭＯＳインバータ回路２１０のしきい値を微調整することが可能となる。
【００８４】
図１５は、図１３に示されたＣＭＯＳインバータ回路２１０の第２の構成例を示す回路図である。
【００８５】
図１５に示された構成例では、ＣＭＯＳインバータ回路２１０を構成するｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣにそれぞれ印加される電圧が独立に設定される。具体的にはｎ−ＭＯＳトランジスタ２０１の制御ゲートＧＣには制御入力ノード２１２ａが接続され、ｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣには制御入力ノード２１２ｂが接続される。このような構成として、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の利得係数βを独立に制御してインバータ２１０の特性を調整することも可能である。
【００８６】
このように、本発明による半導体素子であるｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２を適宜組合せて、ＣＭＯＳインバータ回路を始めとする論理回路に適用することが可能である。この際に、ＭＯＳトランジスタに製造時に生じた特性ばらつきが制御ゲートへの印加電圧である制御入力補償可能であるため、製造ばらつきの影響を排除して、安定的な特性の論理回路を容易に形成することが可能となる。
【００８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８８】
【発明の効果】
以上のように、本発明による半導体素子は、制御ゲート電圧に応じて利得係数βをアナログ的に精度よく変調できる。また、従来のプロセス技術で容易に製造することができるので、ＭＯＳ回路で構成された従来の各種ＬＳＩに組込むことができる。したがって、オンチップで素子パラメータを自動調整して特性ばらつきを補正可能な機構を、各種の半導体集積回路装置で実現することが可能である。
【００８９】
特に、制御ゲートの形状が直交する直線群のみで規定されるので、半導体素子の超微細化加工時での斜線加工に伴う製造時の特性ばらつきを緩和でき、製造効率の向上を図れる。すなわち、制御ゲート形状から斜線の構造部分をなくすことで半導体素子の製造品質の安定が図られ、製造コストの増大を防止できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体素子の平面レイアウト図である。
【図２】 図１中の通常ゲートの形状パラメータを示す図である。
【図３】 図１中の制御ゲートの形状パラメータを示す図である。
【図４】 図１に示された半導体素子の断面を表わす斜視図である。
【図５】 図１に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【図６】 図１に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【図７】 制御ゲート下のチャネルコンダクタンスが低い場合に半導体素子のチャネル領域に生じる電界を詳細に説明する図である。
【図８】 実施の形態１による半導体素子の試作結果を示す図である。
【図９】 本発明の実施の形態２による半導体素子の平面レイアウト図である。
【図１０】 本発明の実施の形態３による半導体素子の平面レイアウト図である。
【図１１】 本発明の実施の形態４による半導体素子の平面レイアウト図である。
【図１２】 本発明による半導体素子のシンボル図である。
【図１３】 本発明による半導体素子を適用した論理回路の代表例として示されるＣＭＯＳインバータ回路を示すシンボル図である。
【図１４】 図１３に示されたＣＭＯＳインバータ回路の第１の構成例を示す回路図である。
【図１５】 図１３に示されたＣＭＯＳインバータ回路の第２の構成例を示す回路図である。
【符号の説明】
１０，１１，１２，１３ 半導体素子、２０ 半導体基板、１０１，Ｇ ＭＯＳゲート、１０３，Ｄ ドレイン、１１３ フローティングドレイン、１０４，Ｓ ソース、１１４ フローティングソース、１０５，ＧＣ 制御ゲート、１０６ コンタクト、１１１ チャネル領域（ＭＯＳゲート）、１１２ チャネル領域（制御ゲート）、１２０ 全体チャネル領域、１２１，１２３ 絶縁膜、１６１，１６３ 弱電界領域、１６２ 強電界領域、２０１ ｎ−ＭＯＳトランジスタ、２０２ ｐ−ＭＯＳトランジスタ、２１０ ＣＭＯＳインバータ回路、２１１ 信号入力、２１２，２１２ａ，２１２ｂ 制御入力、２１３ 信号出力、ＶＣＣ，ＶＳＳ 電圧、Ｖｇｃ 制御ゲート電圧、Ｗ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２，Ｌ３ 形状パラメータ、β 利得係数、βｍａｘ 最大利得係数、βｍｉｎ 最小利得係数。
【発明の属する技術分野】
本発明は、半導体素子に関し、より特定的には、利得係数βをアナログ的に変調可能な電界効果トランジスタおよびそれを備えた論理回路に関する。
【０００２】
【従来の技術】
半導体素子は、発明以来約３０年に渡り、その構造は一部の特殊半導体素子を省き３電極構造になっている。従来の半導体素子は設計時に設定した幾何学的なサイズでその特性（利得係数β）が決まってしまうため、後で変更することができない。すなわち、半導体素子の個性的特性である利得係数βは固定化されている。そのため素子の寸法バラツキに起因する特性変動による歩留まりの低下を招いていた。
【０００３】
この点を改善するために、下記特許文献１には、利得係数βを素子毎に調整可能な半導体素子が開示されている。特許文献１に開示された半導体素子では、通常のＭＯＳ（Metal Oxide Semiconductor）ゲートに加えて制御ゲートが追加配置される。当該制御ゲートへの印加電圧に応じてチャネル方向の電界の向きが変調されて、実効的なゲート長およびゲート幅を変化させることができるので、半導体素子（電界効果トランジスタ）における利得係数βの変調が可能となる。
【０００４】
【特許文献１】
国際公開第０２／０５９９７９号パンフレット（第６−１１頁，第１−１１図）
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献１に開示された半導体素子では、チャネルでの電界の向きを変調するために、制御ゲートが通常のＭＯＳゲートに対して、ある一定の角度θをなすように設けられる。このため、通常のＭＯＳゲートおよび制御ゲートの一方は、互いに直交する直線群のみで囲まれた形状ではなく、これらの直線群と交差する斜線によって規定される形状を有することになる。
【０００６】
特に、上記角度θは、当該半導体素子のβ変調パラメータとして大きな影響を及ぼすので、高寸法精度でゲートの斜線構造を作製することが要求される。このようなゲ−ト製造の困難性は、製造コストの増大を招くとともに、製造品質の不安定要因となる。具体的には、半導体素子特性の製造ばらつきの原因となる。
【０００７】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、利得係数βを調整可能であり、かつ、安定的に製造可能な構造を有する半導体素子を提供することである。
【０００８】
【課題を解決するための手段】
この発明に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間に一様な電界のチャネル領域を形成するための第１のゲートと、ソースおよびドレインの間に、強電界領域および弱電界領域からなる非一様な電界のチャネル領域を形成するための第２のゲートとを備え、第１および第２のゲートは、ソースおよびドレイン間の領域で、平面的に見て少なくとも部分的に重複するように形成され、第２のゲートによるチャネル領域のコンダクタンスが第２のゲートへの印加電圧に応じて変化するのに伴って、ソースおよびドレイン間の全体チャネル領域のコンダクタンスが変化するように構成される。
【０００９】
好ましくは、強電界領域および弱電界領域の発生により、第１および第２のゲートによって形成される全体のチャネル領域には、部分的に電界の方向に変化が生じ、この電界の方向の変化によって、全体のチャネル領域での実効的なゲート長およびゲート幅は変調される。
【００１０】
また好ましくは、第１のゲートは、矩形状の形状を有し、第２のゲートは、第１のゲートの形状に沿った直線群で囲まれた形状を有する。
【００１１】
この発明の他の構成に従う半導体素子は、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、ソースおよびドレインの間にチャネル領域を形成するための、第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿ってゲート長が部分的に異なるような形状を有する第２のゲートとを備え、第２のゲートは、ソースおよびドレイン間の領域で平面的に見て第１のゲートと少なくとも部分的に重複するように形成される。
【００１２】
好ましくは、ソースおよびドレイン間の領域で第２のゲートは、平面的に見て第１のゲートを覆うように設けられる。
【００１３】
また好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域の一部において第２のゲートが非形成とされる領域が存在するような形状で設けられる。
【００１４】
さらに好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において非形成とされ、他の領域において形成されるような形状を有する。
【００１５】
あるいは、さらに好ましくは、第２のゲートは、第１のゲートと平面的に見て重複する領域のうち、ゲート幅方向に沿った中央部において形成され、他の領域において非形成とされるような形状を有する。
【００１６】
また好ましくは、第１および第２のゲートによってそれぞれ形成されたチャネルをあわせた全体のチャネル領域のコンダクタンスは、第１および第２のゲートへの印加電圧に応じて制御される。
【００１７】
あるいは好ましくは、第１および第２のゲートへの印加電圧の比に応じて、前記第１および第２のゲートによって形成される全体のチャネル領域における電界ベクトルは調整される。
【００１８】
また好ましくは、第１および第２のゲートは、第１および第２のゲート間を電気的に切離すための絶縁層を挟んで積層される。
【００１９】
あるいは好ましくは、ソースおよびドレイン間の領域に第１および第２のゲートによってそれぞれ形成されるチャネル領域が幾何学的に連続性を有するように、第１および第２のゲートの形状は設計される。
【００２０】
また好ましくは、ソースおよびドレインの間の領域のうちの、第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、第１の部分を除く領域のうちの第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは異なる。
【００２１】
あるいは好ましくは、ソースおよびドレインの間の領域のうちの、第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、第１の部分を除く領域のうちの第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは実質的に同じである。
【００２２】
この発明に従う論理回路は、第１の電圧および第２の電圧をそれぞれ供給するノード間に直列に接続された、第１導電型の第１の電界効果トランジスタおよび第１導電型と反対導電型の第２の電界効果トランジスタを備え、第１および第２の電界効果トランジスタは、ソースおよびドレインと、ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、ソースおよびドレインの間にチャネル領域を形成するために、ソースおよびドレイン間の領域で平面的に見て第１のゲートと少なくとも部分的に重複するように形成される第２のゲートとを含み、第２のゲートは、第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿った少なくとも１個所でゲート長が不連続となるような形状を有し、論理回路は、第１および第２の電界効果トランジスタの各第１のゲートと接続された信号入力ノードと、第１および第２の電界効果トランジスタの接続ノードと接続された信号出力ノードと、第１および第２の電界効果トランジスタの第２のゲートへの印加電圧を制御するための制御入力ノードとをさらに備える。
【００２３】
好ましくは、制御入力ノードは、第１および第２の電界効果トランジスタの各第２のゲートへ共通の電圧を与えるように構成される。
【００２４】
また好ましくは、制御入力ノードは、第１および第２の電界効果トランジスタのそれぞれの第２のゲートへ別個の電圧を与えるように構成される。
【００２５】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。
【００２６】
［実施の形態１］
図１から図３は、本発明の実施の形態１による半導体素子の平面レイアウトを示す図である。
【００２７】
図１を参照して、実施の形態１による半導体素子１０は、通常のＭＯＳゲート（以下、単に「ＭＯＳゲート」と称する）１０１と、ドレイン１０３と、ソース１０４と、新たに設けられた制御ゲート１０５とを有する。ＭＯＳゲート１０１、ドレイン１０３、ソース１０４および制御ゲート１０５には電極引出しのためのコンタクト１０６が設けられている。ドレイン１０３およびソース１０４間の領域において、ＭＯＳゲート１０１によってチャネル領域１１１が形成され、制御ゲート１０５によってチャネル領域１１２が形成される。チャネル領域１１１およびチャネル領域１１２が幾何学的な連続性を有するように、ＭＯＳゲート１０１および制御ゲート１０５は配置される。
【００２８】
以下では、矩形状のＭＯＳゲート１０１のゲート長に沿った方向およびゲート幅に沿った方向を、それぞれＸ方向およびＹ方向と定義する。すなわち、ＭＯＳゲート１０１は、Ｘ方向およびＹ方向に沿った直交する直線群のみで囲まれた平面形状を有する。図２に示されるように、ＭＯＳゲート１０１の平面形状は、ゲート長Ｌおよびゲート幅Ｗを形状パラメータとして表現される。
【００２９】
本発明による半導体素子では、制御ゲート１０５も、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有する。さらに、制御ゲート１０５のゲート長は非一様であるが、制御ゲート１０５は、ゲート幅方向（Ｙ方向）に沿った少なくとも一部でゲート長が不連続となる形状を有している。また、制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見てＭＯＳゲート１０１と少なくとも部分的に重複するように設けられる。
【００３０】
一例として、実施の形態１による半導体素子１０では、２種類のチャネル長を有するようなＩ型の平面形状を有する。Ｉ型形状の制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見て矩形状のＭＯＳゲート１０１を覆うように設けられる。図３に示されるように、制御ゲート１０５のＩ型形状は、局所的なゲート幅Ｗ１，Ｗ２，Ｗ３および局所的なゲート長Ｌ１，Ｌ２，Ｌ３（実施の形態１ではＬ３＝Ｌ１）の形状パラメータで表現される。
【００３１】
図４は、図１に示された半導体素子１０の断面を表わす斜視図である。
図４を参照して、半導体基板２０（たとえば、ｎ型半導体素子であればｐ型基板）上への不純物注入（ｎ型半導体素子であればｎ型不純物）によりドレイン１０３およびソース１０４を形成する領域が形成される。さらに、ドレイン１０３およびソース１０４間の領域の直上に、絶縁膜１２１を介して、ＭＯＳゲート１０１を構成する導電性のゲート層が形成される。通常、ゲート層は、ポリシリコン等によって形成される。さらに、ＭＯＳゲート１０１の上層に絶縁膜１２３が設けられ、絶縁膜１２３の上層に、制御ゲート１０５を構成するゲート層が形成される。制御ゲート１０５は、ＭＯＳゲート１０１と別のゲート層を用いて、ＭＯＳゲート１０１の上に重ねるように形成することが可能である。
【００３２】
このように、ＭＯＳゲート１０１および制御ゲート１０５の間は絶縁膜１２３によって電気的に分離されているので、ＭＯＳゲート１０１への印加電圧と制御ゲート１０５への印加電圧とは、互いに独立に制御することが可能である。
【００３３】
制御ゲート１０５は、通常のＭＯＳトランジスタの製造プロセスで形成されたＭＯＳゲート１０１の上に、さらに絶縁膜１２３および導電膜をして形成することによって作製できる。すなわち、本発明による半導体素子の製造は、新たに追加された制御ゲート１０５および、当該制御ゲート１０５をＭＯＳゲート１０１と電気的に切離すための絶縁膜１２３を形成する工程が追加される以外、従来のＭＯＳトランジスタを形成するプロセス工程と同一にできる。当該追加工程は、制御ゲート１０５および絶縁膜１２３のマスクパターンを所望形状に合せて変更する必要がある以外は、ＭＯＳゲート１０１および絶縁膜１２１の製作工程と同様とできる。すなわち、本発明による半導体素子を集積回路に組込むために、製造工程を大幅に変更する必要は生じない。
【００３４】
また、制御ゲート１０５下の領域１２６は、ＭＯＳゲート１０１下の領域１２５と同一の特性で作製してもよいし、不純物濃度（ｎ型半導体素子であればｐ型不純物の濃度）が領域１２５および１２６の間で異なるように作製してもよい。
【００３５】
なお、図４には、ＭＯＳゲート１０１の上層に制御ゲート１０５が形成される構造例を示したが、原理的には、両者の上下関係を入れ換えて、ＭＯＳゲート１０１の下層に制御ゲート１０５を形成する構造とすることも可能である。
【００３６】
図５は、図１に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【００３７】
図５を参照して、実施の形態１による半導体素子１０においては、ＭＯＳゲート１０１とドレイン１０３およびソース１０４との間に、制御ゲート１０５下の制御チャネル領域１１２が実質上凹型を形成する。ＭＯＳゲート１０１によるチャネル領域１１１と制御ゲート１０５によるチャネル領域１１２とを併せた全体チャネル領域１２０は、実質的にＩ型を形成するようになる。
【００３８】
次に、半導体素子１０における利得係数βの変調について説明する。
図６は、図１に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【００３９】
本発明による半導体素子ではＭＯＳゲート１０１および制御ゲート１０５の両方が存在するので、全体チャネル領域１２０に生じる電界は、制御ゲート１０５下のチャネルコンダクタンスに応じて変わる。すなわち、この電界は、厳密には、制御ゲート１０５への印加電圧（以下、制御ゲート電圧Ｖｇｃと称する）およびＭＯＳゲート１０１への印加電圧（以下、ＭＯＳゲート電圧と称する）の比に応じて、実質的には、制御ゲート電圧に応じて変わる。
【００４０】
制御ゲート１０５下のチャネルコンダクタンスが十分高い場合に、全体チャネル領域１２０に生じる電界ベクトルは、図６に点線１７０で示されるように、Ｘ方向に沿って一様となる。この結果、全体チャネル領域１２０の等価的なチャネル幅およびチャネル長は、ＭＯＳゲート１０１のゲート長Ｌおよびゲート幅Ｗと同等となる。
【００４１】
これに対して、制御ゲート１０５下のチャネルコンダクタンスが十分低い場合には、全体チャネル領域１２０に生じる電界ベクトルは、図７に実線１７１で示されるように、制御ゲート１０５のゲート長の非一様性に従って分割された領域１６１、１６２および１６３の間で非一様となる。具体的には、ゲート長が相対的に短い領域１６２では、点線１７０と同様にＸ方向に沿った電界ベクトルが生じる一方で、ゲート長が相対的に長い領域１６１，１６３では、電界の部分的・局所的な変化によって電界の回りこみが生じる。
【００４２】
図７は、制御ゲート下のチャネルコンダクタンスが十分低い場合に生じる電界を詳細に説明する図である。
【００４３】
図７には、制御ゲート下のチャネルコンダクタンスが十分低い場合において、ソース・ドレイン間に所定電圧を印加したときに生じる、等電位線１５１，１５２，１５３，１５４ならびに電界ベクトル（図７中の矢印）のシミュレーション結果が示される。
【００４４】
領域１６１および１６３において、ソース・ドレイン間電圧によって生じる電界は、Ｘ方向に沿った一様電界とならず、制御ゲート形状１０５に応じた回り込みを生じる。これは、ゲート長が短い領域１６２においてドレイン１０３およびソース１０４間に平行平板コンデンサが形成されると考えた場合での、電極端部における電界の向きに相当する。
【００４５】
コンデンサ端部に相当する領域１６１，１６３では、相対的にゲート長が長くなるため、ゲート長が相対的に短い領域１６２での電界は、領域１６１，１６３よりも大きい。すなわち、全体チャネル領域１２０には、相対的な強電界領域１６２および弱電界領域１６１，１６３からなる非一様な電界が形成される。言い換えれば、本発明による半導体素子では、このような端部効果によって部分的・局所的な電界の変化を生じさせて、全体チャネル領域１２０での電界が非一様となるように、制御ゲート１０５の形状が設計される。このように、制御ゲート１０５のゲート長が部分的に異なるように（非一様に）設計することで、チャネル抵抗を部分的に変化させて、チャネル領域内に電界強度差を発生させることができる。
【００４６】
この結果、弱電界領域１６１，１６３のコンダクタンスｇ１，ｇ３は、強電界領域１６２のコンダクタンスｇ２よりも相対的に小さくなる。チャネル領域１１２のコンダクタンスは、並列接続された、領域１６１、１６２および１６３それぞれのコンダクタンスｇ１、ｇ２およびｇ３の和で示されるので、この場合には、全体チャネル領域１２０のコンダクタンスは、全体に一様な電界が形成される場合、すなわち制御ゲート下のチャネルコンダクタンスが十分高い場合よりも小さくなる。
【００４７】
この場合に、全体チャネル領域１２０のコンダクタンス、すなわち半導体素子の利得係数は最小値βｍｉｎとなる。この場合における、全体チャネル領域１２０の実効的なゲート長Ｌｇｃおよびゲート幅Ｗｇｃの比（Ｗｇｃ／Ｌｇｃ）は、ＭＯＳゲート１０１でのゲート長およびゲート幅の比（Ｗ／Ｌ）よりも小さくなる。すなわち、チャネル領域内に生じた電界強度差に起因して、全体チャネル領域１２０の実効的なゲート長およびゲート幅は変調されることになる。本発明によるｎ型半導体素子（ＭＯＳトランジスタ）では、制御ゲート電圧Ｖｇｃが低いほどチャネル領域１１２のコンダクタンスは低くなる。一方、本発明によるｐ型半導体素子（ＭＯＳトランジスタ）では、制御ゲート電圧Ｖｇｃが高いほどチャネル領域１１２のコンダクタンスは低くなる。
【００４８】
一方、図６で説明したように、チャネルコンダクタンスが十分高い場合には、全体チャネル領域１２０が一様な強電界領域となり、全体チャネル領域１２０のコンダクタンス、すなわち半導体素子の利得係数は最大βｍａｘとなる。このように、全体チャネル領域１２０には、ＭＯＳゲート電圧および制御ゲート電圧の比に応じて、図６に点線１７０で示した最小利得係数βｍｉｎに対応する電界（回り込み最大）、図６に実線１７１で示した最大利得係数βｍａｘに対応する電界（Ｘ方向一様）あるいは両者の中間的な状態の電界が生じる。特に、この中間的な状態の電界は、ＭＯＳゲート電圧および制御ゲート電圧の比に応じて、アナログ的に変化していく。
【００４９】
以上から、実施の形態１による半導体素子の利得係数βは、制御ゲート電圧Ｖｇｃに応じて、下式（１）〜（３）に示す範囲で変調可能である。
【００５０】
βｍｉｎ≦β≦βｍａｘ …（１）
βｍｉｎ＝（Ｗｇｃ／Ｌｇｃ）・μ・Ｃｏｘ …（２）
βｍａｘ＝（Ｗ／Ｌ）・μ・Ｃｏｘ …（３）
ただし、μ：移動度，Ｃｏｘ：単位面積当たりのゲート絶縁膜容量を示す。
【００５１】
このように、最小利得係数βｍｉｎは、実効的なゲート長Ｌｇｃおよびゲート幅Ｗｇｃを用いて示される。図７で説明したように、実効的なゲート長およびゲート幅の変化は、ゲート長を非一様とした制御ゲート１０５の形状によってもたらされるので、最小利得係数βｍｉｎは、図３に示した形状パラメータＷ１、Ｗ２，Ｗ３およびＬ１，Ｌ２，Ｌ３によって決められる。一方、最大利得係数βｍａｘは、ＭＯＳゲート１０１のゲート長およびゲート幅、すなわち、図２に示した形状パラメータＬおよびＷによって決められる。
【００５２】
利得係数βが当該範囲内のどのレベルとなるかは、ＭＯＳゲート１０１および制御ゲート１０５のそれぞれへの印加電圧の比に依存する。したがって、半導体素子１０の導通時でのＭＯＳゲート電圧が固定される条件下では利得係数βは、実質的には制御ゲート電圧Ｖｇｃに応じて変調される。
【００５３】
以上説明したように、本発明の実施の形態１による半導体素子では、チャネル領域に非一様な電界を形成可能な形状を有する制御ゲート１０５への印加電圧に応じて全体チャネル領域１２０での電界分布をアナログ的に変化させて、利得係数βを変調することが可能である。さらに、制御ゲート１０５の形状がＸ方向およびＹ方向に沿った直交する直線群のみで構成され、斜線形状を有することがないので、制御ゲート１０５を精度よく製造することができる。この結果、半導体素子の製造時の特性ばらつきを抑制することが可能となる。
【００５４】
なお、ＭＯＳゲート１０１下の絶縁膜１２１（図４）の膜厚と、制御ゲート１０５下の絶縁膜１２３（図４）の膜厚とを異なるように設計することも可能である。この場合には、最小利得係数βｍｉｎおよび最大利得係数βｍａｘが上記（２），（３）式とは異なってくるが、制御ゲート電圧Ｖｇｃに応じた利得係数βの変調は可能である。
【００５５】
このように、本発明による半導体素子の利得係数βは、ＭＯＳゲート１０１および制御ゲート１０５の形状で基本的に決まる範囲内で変調可能であるが、その変調可能範囲、すなわち最小利得係数βｍｉｎおよび最大利得係数βｍａｘは、上述したゲート絶縁膜の膜厚の設計によって、さらに調整することが可能である。あるいは、図４に示した領域１２５（ＭＯＳゲート１０１下）および領域１２６（制御ゲート１０５下）での不純物濃度によっても、変調可能範囲を調整することが可能である。
【００５６】
図８は、実施の形態１による半導体素子の試作結果を示す図である。図８には、ＭＯＳゲート１０１の寸法（図２に示したゲート長Ｌおよびゲート幅Ｗ）ならびに、制御ゲート１０５の寸法のうちのゲート幅の総和（図３に示したＷ１＋Ｗ２＋Ｗ３）および端部領域のゲート長（図３に示したＬ１，Ｌ３）を固定した上で、制御ゲート１０５の中央部分の形状パラメータＬ２，Ｗ２（図３）を変化させて試作した、８種類の本発明による半導体素子におけるβ変調比実績が示される。
【００５７】
図８の横軸は形状パラメータＬ２を示し、縦軸はβ変調比、すなわち式（１）におけるβｍａｘ／βｍｉｎの実績値を示している。図８に示されるように、実施の形態１による半導体素子では、実質的には制御ゲート１０５への印加電圧に応じて、利得係数βを数倍〜３００倍前後変調可能である。また、確保される変調比は、制御ゲート１０５の形状によって設計することができる。
【００５８】
図８に示される範囲では、形状パラメータＬ２が小さいほど、また、形状パラメータＷ２が大きいほどβ変調比は大きくなっている。すなわち、図７で説明した強電界領域および弱電界領域の電界差が顕著になるような制御ゲート１０５の形状とするほど、β変調比が確保されることが試作結果からも確認された。
【００５９】
［実施の形態２］
図９は、実施の形態２による半導体素子の平面レイアウト図である。
【００６０】
図９を参照して、実施の形態２による半導体素子１１は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態２による半導体素子１１は、半導体素子１０と比較して、制御ゲート１０５の形状のみが異なる。したがって、半導体素子１１のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００６１】
制御ゲート１０５は、通常ゲート１０１と平面的に見て重複する領域の中央部分で途切れており、その他の部分で形成されるような平面形状を有している。すなわち、制御ゲート１０５は、当該中央部分（間欠部）で他の部分とゲート長が異なっている。また、半導体素子１２においても、制御ゲート１０５は、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート１０１と平面的に見て重複する領域の一部に形成されている。
【００６２】
半導体素子１１においても、ＭＯＳゲート１０１によって形成されるチャネル領域１１１および制御ゲート１０５によって形成されるチャネル領域１１２は幾何学的に連続しており、両者を併せた全体チャネル領域１２０はＩ型形状となる。半導体素子１１では、制御ゲート１０５下のチャネルコンダクタンスが低い場合に、制御ゲート１０５の間欠部に対応して強電界領域が発生し、制御ゲート１０５が設けられた部分に対応して弱電界領域が発生する。したがって、実施の形態２による半導体素子１１においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００６３】
特に、実施の形態２による半導体素子では、制御ゲート１０５の間欠部に対応する強電界領域において、チャネル領域に生じる電界が制御ゲートのチャネルコンダクタンスと完全に独立する。したがって、図７で説明した端部の領域１６１，１６３における端部効果を大きくして、弱電界領域に発生する部分的な電界変化（電界の回り込み）をさらに顕著にできる。この結果、制御ゲートのチャネルコンダクタンスが十分低い場合における、端部の領域１６１，１６３でのコンダクタンスｇ１，ｇ３は、実施の形態１と比較して、さらに低くなる。このため、実効的なゲート長およびゲート幅の比（Ｗｇｃ／Ｌｇｃ）も小さくなり、式（２）に示した最小利得係数βｍｉｎが低下するので、実施の形態１による半導体素子よりもβ変調比が大きく確保される。
【００６４】
特に、実施の形態２による半導体素子では、全体チャネル領域１２０におけるゲート長が最も短い部分でのゲート長を、ゲート加工工程における最小プロセス値と一致させることができる。したがって、この面からも、実施の形態２による半導体素子は、β変調比が大きく確保できる。
【００６５】
［実施の形態３］
図１０は、本発明の実施の形態３による半導体素子の平面レイアウト図である。
【００６６】
図１０を参照して、実施の形態３による半導体素子１２は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態３による半導体素子１２についても、半導体素子１０との相違点は、制御ゲート１０５の形状のみである。したがって、半導体素子１２のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００６７】
実施の形態３による半導体素子１２においては、制御ゲート１０５は、Ｔ型の平面形状を有するように形成される。Ｔ型形状の制御ゲート１０５は、ドレイン１０３およびソース１０４間の領域で、平面的に見て矩形状のＭＯＳゲート１０１を覆うように設けられる。このように、半導体素子１２においても、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有し、かつ、ゲート長が部分的に異なっている。
【００６８】
ＭＯＳゲート１０１によるチャネル領域１１１および制御ゲート１０５によるチャネル領域１１２は幾何学的に連続しており、両者を併せた全体チャネル領域１２０は実質的にＴ型形状を形成することになる。制御ゲート１０５下のチャネルコンダクタンスが低い場合に、ゲート長が短い部分に対応して強電界領域が発生し、ゲート長が長い部分に対応して弱電界領域が発生する。したがって、実施の形態３による半導体素子１２においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００６９】
半導体素子１２においても、最小利得係数βｍｉｎは、制御ゲート１０５での相対的なゲート長差によって生じる強電界領域および弱電界領域間の電界差に応じて決まる。したがって、Ｔ型形状では、これまで示したＩ型形状よりも、β変調比は小さくなる可能性があるが、実施の形態３による半導体素子は、ゲート幅が比較的狭い寸法の素子に対して有効であり、比較的狭い領域内でソース領域およびドレイン領域の幅を加工することが可能となる。また、ソース領域およびドレイン領域に配置されるコンタクトのスペースを確保することも容易となる。
【００７０】
［実施の形態４］
図１１は、本発明の実施の形態４による半導体素子の平面レイアウト図である。
【００７１】
図１１を参照して、実施の形態４による半導体素子１３は、実施の形態１による半導体素子１０と同様に、ＭＯＳゲート１０１、ドレイン１０３、ソース１０４、制御ゲート１０５およびコンタクト１０６を有する。実施の形態４による半導体素子１３についても、半導体素子１０との相違点は、制御ゲート１０５の形状のみである。したがって、半導体素子１３のプロセス工程および製造条件は、実施の形態１による半導体素子１０と同様とすることができる。
【００７２】
制御ゲート１０５は、通常ゲート１０１と平面的に見て重複する領域の中央部分にのみＸ方向に沿って橋状に形成され、その他の部分で非形成とされるような平面形状を有している。すなわち、制御ゲート１０５は、当該中央部分（橋状部分）と他の部分とでゲート長が異なっている。また、半導体素子１３においても、制御ゲート１０５は、ＭＯＳゲート１０１と同様に、Ｘ方向およびＹ方向に沿った直線群のみで囲まれた平面形状を有しており、かつ、通常ゲート１０１と平面的に見て重複する領域の一部に形成されている。
【００７３】
この結果、通常ゲート１０１によるチャネル領域１１１と、制御ゲート１０５によるチャネル領域１１２とは幾何学的に連続しており、両者を併せた全体チャネル領域１２０は、矩形形状から制御ゲート１０５の非存在部分に対応するフローティングドレイン１１３およびフローティングソース１１４を除いた形状を形成することになる。半導体素子１３では、制御ゲート１０５下のチャネルコンダクタンスが低い場合に、ＭＯＳゲート１０１下での制御ゲート１０５の非形成部分に対応して強電界領域が発生し、制御ゲート１０５が設けられた橋状部分に対応して弱電界領域が発生する。したがって、実施の形態４による半導体素子１３においても、実施の形態１による半導体素子１０と同様のメカニズムで利得係数βの変調が可能である。
【００７４】
実施の形態４のような制御ゲート１０５の形状とすることにより、弱電界領域での電界の回り込みをさらに顕著に発生させることができ、実効的なゲート長が長くなるので、式（２）に示した最小利得係数βｍｉｎをさらに低下させて、利得係数βの変調範囲をさらに確保できる。
【００７５】
特に、制御ゲート１０５の形状において、橋状部分の幅が小さくなるほど、弱電界領域での電界の回り込みを顕著に発生させることができ、実効的なゲート長を長くすることができる。当該橋状部分の幅は、半導体素子製造プロセスでの最小線幅まで最小化することができる。したがって、半導体素子製造における最先端超微細化加工技術の精度を、そのままβ変調比の確保に結び付けることができる。
【００７６】
［実施の形態５］
実施の形態５では、本発明による半導体素子を備えた論理回路の代表例として示されるＣＭＯＳインバータ回路（否定回路）について説明する。
【００７７】
図１２は、本発明による半導体素子のシンボル図である。
図１２（ａ）には、本発明によるｎチャネルＭＯＳトランジスタ（以下、「ｎ−ＭＯＳトランジスタ」と称する）２０１が示され、図１２（ｂ）には、本発明によるｐチャネルＭＯＳトランジスタ（以下、「ｐ−ＭＯＳトランジスタ」と称する）２０２が示されている。ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２には、これまで説明した実施の形態１〜４による半導体素子が適用され、通常のソースＳ、ドレインＤおよびゲートＧに加えて、新たに制御ゲートＧＣが設けられている。
【００７８】
図１３は、本発明による半導体素子を適用した論理回路の代表例として示されるＣＭＯＳインバータ回路を示すシンボル図である。
【００７９】
図１３を参照して、ＣＭＯＳインバータ回路２１０は、信号入力ノード２１１の論理レベルを反転して信号出力ノード２１３へ出力する。インバータ２１０には、制御入力ノード２１２への印加電圧がさらに入力されている。
【００８０】
図１４は、図１３に示されたＣＭＯＳインバータ回路の第１の構成例を示す回路図である。
【００８１】
図１４を参照して、ＣＭＯＳインバータ回路２１０は、論理ハイレベルに対応する電源電圧ＶＣＣの供給ノードおよび論理ローレベルに対応する電圧ＶＳＳの供給ノード間に直列に接続されたｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２を有する。ｐ−ＭＯＳトランジスタ２０２のソースは電源電圧ＶＣＣの供給ノードと接続され、ドレインは信号出力ノード２１３と接続されている。同様に、ｎ−ＭＯＳトランジスタ２０１のソースは電圧ＶＳＳの供給ノードと接続され、ドレインは信号出力ノード２１３と接続されている。
【００８２】
ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の各ゲートＧは、信号入力ノード２１１と共通に接続され、さらに、制御ゲートＧＣは共通の制御入力ノード２１２と接続される。実施の形態１〜４で説明したように、制御入力ノード２１２の電圧に応じて、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の利得係数βが変調される。
【００８３】
このように、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣを共通の制御入力ノード２１２と接続することにより、制御入力ノード２１２の電圧によって、ｎーＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の電流駆動能力の比、すなわちｐ／ｎレシオを変調してＣＭＯＳインバータ回路２１０のしきい値を微調整することが可能となる。
【００８４】
図１５は、図１３に示されたＣＭＯＳインバータ回路２１０の第２の構成例を示す回路図である。
【００８５】
図１５に示された構成例では、ＣＭＯＳインバータ回路２１０を構成するｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣにそれぞれ印加される電圧が独立に設定される。具体的にはｎ−ＭＯＳトランジスタ２０１の制御ゲートＧＣには制御入力ノード２１２ａが接続され、ｐ−ＭＯＳトランジスタ２０２の制御ゲートＧＣには制御入力ノード２１２ｂが接続される。このような構成として、ｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２の利得係数βを独立に制御してインバータ２１０の特性を調整することも可能である。
【００８６】
このように、本発明による半導体素子であるｎ−ＭＯＳトランジスタ２０１およびｐ−ＭＯＳトランジスタ２０２を適宜組合せて、ＣＭＯＳインバータ回路を始めとする論理回路に適用することが可能である。この際に、ＭＯＳトランジスタに製造時に生じた特性ばらつきが制御ゲートへの印加電圧である制御入力補償可能であるため、製造ばらつきの影響を排除して、安定的な特性の論理回路を容易に形成することが可能となる。
【００８７】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８８】
【発明の効果】
以上のように、本発明による半導体素子は、制御ゲート電圧に応じて利得係数βをアナログ的に精度よく変調できる。また、従来のプロセス技術で容易に製造することができるので、ＭＯＳ回路で構成された従来の各種ＬＳＩに組込むことができる。したがって、オンチップで素子パラメータを自動調整して特性ばらつきを補正可能な機構を、各種の半導体集積回路装置で実現することが可能である。
【００８９】
特に、制御ゲートの形状が直交する直線群のみで規定されるので、半導体素子の超微細化加工時での斜線加工に伴う製造時の特性ばらつきを緩和でき、製造効率の向上を図れる。すなわち、制御ゲート形状から斜線の構造部分をなくすことで半導体素子の製造品質の安定が図られ、製造コストの増大を防止できる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１による半導体素子の平面レイアウト図である。
【図２】 図１中の通常ゲートの形状パラメータを示す図である。
【図３】 図１中の制御ゲートの形状パラメータを示す図である。
【図４】 図１に示された半導体素子の断面を表わす斜視図である。
【図５】 図１に示された半導体素子に形成されるチャネル領域を説明する平面図である。
【図６】 図１に示した半導体素子のチャネル領域に生じる電界と制御ゲート電圧との関係を説明する概念図である。
【図７】 制御ゲート下のチャネルコンダクタンスが低い場合に半導体素子のチャネル領域に生じる電界を詳細に説明する図である。
【図８】 実施の形態１による半導体素子の試作結果を示す図である。
【図９】 本発明の実施の形態２による半導体素子の平面レイアウト図である。
【図１０】 本発明の実施の形態３による半導体素子の平面レイアウト図である。
【図１１】 本発明の実施の形態４による半導体素子の平面レイアウト図である。
【図１２】 本発明による半導体素子のシンボル図である。
【図１３】 本発明による半導体素子を適用した論理回路の代表例として示されるＣＭＯＳインバータ回路を示すシンボル図である。
【図１４】 図１３に示されたＣＭＯＳインバータ回路の第１の構成例を示す回路図である。
【図１５】 図１３に示されたＣＭＯＳインバータ回路の第２の構成例を示す回路図である。
【符号の説明】
１０，１１，１２，１３ 半導体素子、２０ 半導体基板、１０１，Ｇ ＭＯＳゲート、１０３，Ｄ ドレイン、１１３ フローティングドレイン、１０４，Ｓ ソース、１１４ フローティングソース、１０５，ＧＣ 制御ゲート、１０６ コンタクト、１１１ チャネル領域（ＭＯＳゲート）、１１２ チャネル領域（制御ゲート）、１２０ 全体チャネル領域、１２１，１２３ 絶縁膜、１６１，１６３ 弱電界領域、１６２ 強電界領域、２０１ ｎ−ＭＯＳトランジスタ、２０２ ｐ−ＭＯＳトランジスタ、２１０ ＣＭＯＳインバータ回路、２１１ 信号入力、２１２，２１２ａ，２１２ｂ 制御入力、２１３ 信号出力、ＶＣＣ，ＶＳＳ 電圧、Ｖｇｃ 制御ゲート電圧、Ｗ１，Ｗ２，Ｗ３，Ｌ１，Ｌ２，Ｌ３ 形状パラメータ、β 利得係数、βｍａｘ 最大利得係数、βｍｉｎ 最小利得係数。
Claims (14)
- ソースおよびドレインと、
前記ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、
前記ソースおよびドレインの間にチャネル領域を形成するための、前記第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿ってゲート長が部分的に異なるような形状を有する第２のゲートとを備え、
前記第２のゲートは、前記ソースおよびドレイン間の領域で平面的に見て前記第１のゲートと少なくとも部分的に重複するように形成される、半導体素子。 - 前記ソースおよびドレイン間の領域で前記第２のゲートは、平面的に見て前記第１のゲートを覆うように設けられる、請求項１に記載の半導体素子。
- 前記第２のゲートは、前記ソースおよび前記ドレインの間の領域の一部において前記第２のゲートが非形成とされている、請求項１に記載の半導体素子。
- 前記第２のゲートは、前記ソースおよび前記ドレインの間の領域のうち、ゲート幅方向に沿った中央部において非形成とされ、他の領域において形成されている、請求項３記載の半導体素子。
- 前記第２のゲートは、前記ソースおよび前記ドレインの間の領域のうち、ゲート幅方向に沿った中央部において形成され、他の領域において非形成とされている、請求項３記載の半導体素子。
- 前記第１および第２のゲートによってそれぞれ形成されたチャネルをあわせた全体のチャネル領域のコンダクタンスは、前記第１および第２のゲートへの印加電圧に応じて制御される、請求項１に記載の半導体素子。
- 前記第１および第２のゲートへの印加電圧の比に応じて、前記第１および第２のゲートによって形成される全体のチャネル領域における電界ベクトルは調整される、請求項１に記載の半導体素子。
- 前記第１および第２のゲートは、前記第１および第２のゲート間を電気的に切離すための絶縁層を挟んで積層される、請求項１に記載の半導体素子。
- 前記ソースおよびドレイン間の領域に前記第１および第２のゲートによってそれぞれ形成されるチャネル領域が幾何学的に連続性を有するように、前記第１および第２のゲートの形状は設計される、請求項１に記載の半導体素子。
- 前記ソースおよびドレインの間の領域のうちの、前記第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、前記第１の部分を除く領域のうちの前記第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは異なる、請求項１に記載の半導体素子。
- 前記ソースおよびドレインの間の領域のうちの、前記第１のゲートと平面的に見て重複する第１の部分の不純物濃度と、前記第１の部分を除く領域のうちの前記第２のゲートと平面的に見て重複する第２の部分との不純物濃度とは実質的に同じである、請求項１に記載の半導体素子。
- 第１の電圧および第２の電圧をそれぞれ供給するノード間に直列に接続された、第１導電型の第１の電界効果トランジスタおよび前記第１導電型と反対導電型の第２の電界効果トランジスタを備え、
前記第１および第２の電界効果トランジスタは、
ソースおよびドレインと、
前記ソースおよびドレインの間にチャネル領域を形成するための矩形状の第１のゲートと、
前記ソースおよびドレインの間にチャネル領域を形成するために、前記ソースおよびドレイン間の領域で平面的に見て前記第１のゲートと少なくとも部分的に重複するように形成される第２のゲートとを含み、
前記第２のゲートは、前記第１のゲートの形状に沿った直線群で囲まれ、かつ、ゲート幅方向に沿った少なくとも１個所でゲート長が不連続となるような形状を有し、
前記第１および第２の電界効果トランジスタの各前記第１のゲートと接続された信号入力ノードと、
前記第１および第２の電界効果トランジスタの接続ノードと接続された信号出力ノードと、
前記第１および第２の電界効果トランジスタの前記第２のゲートへの印加電圧を制御するための制御入力ノードとをさらに備える、論理回路。 - 前記制御入力ノードは、前記第１および第２の電界効果トランジスタの各前記第２のゲートへ共通の電圧を与えるように構成される、請求項１２記載の論理回路。
- 前記制御入力ノードは、前記第１および第２の電界効果トランジスタのそれぞれの前記第２のゲートへ別個の電圧を与えるように構成される、請求項１２記載の論理回路。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251063A (ja) * | 1985-04-30 | 1986-11-08 | Fuji Photo Film Co Ltd | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 |
| JPH09162400A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
| JPH10256562A (ja) * | 1997-03-14 | 1998-09-25 | Matsushita Electron Corp | 電界効果トランジスタおよびそれを用いた電力増幅器 |
| JP2000058824A (ja) * | 1998-08-14 | 2000-02-25 | Nkk Corp | 低電圧動作回路用ｍｏｓトランジスタとその製造方法 |
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
| JP2004235335A (ja) * | 2003-01-29 | 2004-08-19 | Mitsubishi Electric Corp | 半導体素子 |
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Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4250517A (en) * | 1979-11-30 | 1981-02-10 | Reticon Corporation | Charge transfer, tetrode bucket-brigade device |
| JP3254007B2 (ja) * | 1992-06-09 | 2002-02-04 | 株式会社半導体エネルギー研究所 | 薄膜状半導体装置およびその作製方法 |
| JPH065851A (ja) * | 1992-06-19 | 1994-01-14 | Hitachi Ltd | 半導体装置および論理回路 |
| JPH0661481A (ja) * | 1992-08-04 | 1994-03-04 | Matsushita Electron Corp | Ｍｏｓ型半導体装置 |
| JPH06350088A (ja) * | 1993-06-11 | 1994-12-22 | Sony Corp | 電界効果トランジスタおよびその製造方法 |
| US5567553A (en) * | 1994-07-12 | 1996-10-22 | International Business Machines Corporation | Method to suppress subthreshold leakage due to sharp isolation corners in submicron FET structures |
| JP3282965B2 (ja) * | 1996-03-26 | 2002-05-20 | シャープ株式会社 | トランジスタ |
| JP3102475B2 (ja) * | 1998-03-02 | 2000-10-23 | 日本電気株式会社 | トンネル素子 |
| JP4686829B2 (ja) * | 1999-09-17 | 2011-05-25 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2002231893A (ja) * | 2001-02-05 | 2002-08-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6740938B2 (en) * | 2001-04-16 | 2004-05-25 | Semiconductor Energy Laboratory Co., Ltd. | Transistor provided with first and second gate electrodes with channel region therebetween |
| JP2003007723A (ja) * | 2001-06-26 | 2003-01-10 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 半導体素子及び半導体集積回路 |
| JP2003163579A (ja) * | 2001-11-26 | 2003-06-06 | Eng Kk | 周波数可変発振回路 |
| US6911701B2 (en) * | 2003-01-29 | 2005-06-28 | Mitsubishi Denki Kabushiki Kaisha | Metal oxide semiconductor transistor |
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251063A (ja) * | 1985-04-30 | 1986-11-08 | Fuji Photo Film Co Ltd | 相補型絶縁ゲ−ト電界効果トランジスタ集積回路 |
| JPH09162400A (ja) * | 1995-12-14 | 1997-06-20 | Hitachi Ltd | Ｍｉｓトランジスタおよびそれを用いた半導体集積回路装置 |
| JPH10256562A (ja) * | 1997-03-14 | 1998-09-25 | Matsushita Electron Corp | 電界効果トランジスタおよびそれを用いた電力増幅器 |
| JP2000058824A (ja) * | 1998-08-14 | 2000-02-25 | Nkk Corp | 低電圧動作回路用ｍｏｓトランジスタとその製造方法 |
| JP2002222944A (ja) * | 2001-01-26 | 2002-08-09 | Kitakiyuushiyuu Techno Center:Kk | 半導体素子 |
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