JPH04225238A - ラテラルトランジスタ及びそれを用いたカレントミラー回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はラテラル（横型）トラン
ジスタとそれを用いたカレントミラー回路に関し、特に
その利得が可変とされたラテラルトランジスタとそれを
用いてなるカレントミラー回路に関する。

【０００２】

【従来の技術】ラテラルバイポーラトランジスタは、一
般に基板のベース領域内の表面にコレクタ領域とエミッ
タ領域が離間して配置される構造を有している。典型的
なｐｎｐ型のラテラルバイポーラトランジスタの例とし
ては、ｐ型のシリコン基板上にｎ＋　型の埋め込み層が
形成され、その埋め込み層上にｎ型のエピタキシャル層
が積層される。このエピタキシャル層は素子毎に分離さ
れ、その表面の一部でｎ＋　型の高濃度不純物拡散領域
を介してベース電極として取り出される。このエピタキ
シャル層の表面には、一対のｎ＋　型の高濃度不純物拡
散領域が形成され、その一方がエミッタ領域として機能
し、他方がコレクタ領域として機能する。

【０００３】

【発明が解決しようとする課題】上述の如き構造のバイ
ポーラトランジスタの利得（ゲイン）は、エミッタ領域
、コレクタ領域及びベース領域のそれぞれの不純物濃度
とそれぞれの間隔等によって決定される。換言すれば、
従来のバイポーラトランジスタでは、素子を製造した段
階でそれぞれの利得が決められてしまい、使用時におい
て利得を変化させる構造とはなっていない。また、バイ
ポーラトランジスタの用途として、信号処理用のＬＳＩ
等では、カレントミラー回路に用いられることがある。 ところが、製造上のばらつきがある場合では、カレント
ミラー接続した同一構成の各バイポーラトランジスタを
同じ電流が通過するとは限らず、何らかの調整が実際問
題として必要とされていた。そこで、本発明は、その利
得を可変とするようなラテラルトランジスタの提供を目
的とする。

【０００４】

【課題を解決するための手段】上述の目的を達成するた
めに、本発明のラテラルトランジスタは、基板上に、第
１導電型の不純物半導体領域が形成され、その第１導電
型の不純物半導体領域の表面に一対の第２導電型の不純
物半導体領域が離間して形成されるラテラルトランジス
タにおいて、上記一対の第２導電型の不純物半導体領域
の間の上記第１導電型の不純物半導体領域の表面には、
絶縁膜を介して電極層が形成され、該電極層に印加され
た電圧に応じて利得が可変とされることを特徴とする。 また、本発明のカレントミラー回路は、上記利得が可変
とされたラテラルトランジスタをカレントミラー接続さ
せてなることを特徴とする。

【０００５】

【作用】本発明のラテラルトランジスタは、エミッタ、
コレクタとしてそれぞれ機能する一対の第２導電型の不
純物半導体領域の間の第１導電型の不純物半導体領域表
面に、絶縁膜を介して電極層が形成され、その電極層が
ＭＯＳトランジスタのゲート電極の如き機能をする。従
って、上記電極層に印加させる電圧を変化させることで
、コレクタに注入されるキャリアが変化し、その結果、
利得を変化させることができる。このような利得の調整
が成されるラテラルトランジスタをカレントミラー接続
させた場合では、仮に製造上のばらつきが生じている時
でも、製造後に電極層に印加する電圧を調整することで
、各ラテラルトランジスタを通過する電流値を合わせる
ことが可能となる。

【０００６】

【実施例】本発明の好適な実施例を図面を参照しながら
説明する。 〔第１の実施例〕図１は本実施例のラテラルトランジス
タの断面図である。ｐ型のシリコン基板１上に、ｎ＋　
型の埋め込み層２が形成され、この埋め込み層２上にｎ
−　型のエピタキシャル層３が積層される。このエピタ
キシャル層３はベース領域の一部として機能し、エピタ
キシャル層３の表面に形成されたｎ＋　型の不純物半導
体領域７からベース電極が取り出される。エピタキシャ
ル層３は素子毎に囲むように形成された分離領域４によ
って分離される。ｎ−　型のエピタキシャル層３の表面
には、エミッタ領域として機能するｐ＋　型の不純物半
導体領域６と、コレクタ領域として機能するｐ＋　型の
不純物半導体領域５とが形成される。これら一対のｐ＋
　型の不純物半導体領域５，６はｐｎｐトランジスタを
なすように互いに離間して形成され、そのｐ＋　型の不
純物半導体領域５，６の間のエピタキシャル層３の表面
には、薄膜のシリコン酸化膜等からなるゲート絶縁膜８
を介してポリシリコン層等からなるゲート電極９が形成
される。このようにゲート絶縁膜８上にゲート電極９が
形成されることにより、ゲート電極９の下部のエピタキ
シャル層３はチャンネル形成領域１０として機能し、コ
レクタに注入されるホールの数がゲート電極９に印加さ
れる電圧により制御される。エピタキシャル層３のゲー
ト電極９を除いた表面には、層間絶縁膜１１が表面を覆
うように形成され、その層間絶縁膜１１は、配線電極と
の接続のために、ｐ＋　型の不純物半導体領域５，６上
及びｎ＋　型の不純物半導体領域７上で開口される。

【０００７】このような構造からなる本実施例のラテラ
ルトランジスタは、基本的にｐｎｐバイポーラトランジ
スタの構造を有するが、エミッタ−コレクタ間にゲート
電極９により制御されるチャンネル形成領域１０を有す
るため、その利得が可変とされる。図２は本実施例のラ
テラルトランジスタの回路的に素子を表す図であり、エ
ミッタ２１とコレクタ２２の間にベース２３と並んでゲ
ート２４が設けられる様子を表している。一般的に、ト
ランジスタの利得はＩＣ　／ＩＢ　（＝ｈｆｅ）で与え
られるが、本実施例のラテラルトランジスタでは、ゲー
ト２４を正に荷電した場合に、コレクタ電流ＩＣ　はコ
レクタ２２へのホール注入が抑えられることから僅かに
減少し、ベース電流ＩＢ　は電子がゲート付近に引き寄
せられることから増大する。従って、ゲート電圧が正の
時、利得は小さくなる。逆に、本実施例において、ゲー
ト２５を負に荷電した場合には、コレクタ電流ＩＣ　は
ホールの注入量が増大するために少し増大し、ベース電
流ＩＢ　はゲート２４が負のために電子がチャンネル形
成領域から遠ざけられて減少する。その結果、ゲートが
負の時、利得は大きくなる。

【０００８】以上のように、本実施例のラテラルトラン
ジスタは、ゲート電極９に印加される電圧に応じて当該
トランジスタの利得を変化させることができ、使用時点
でゲート電圧を調整することで種々の増幅作用を果たす
ことができる。

【０００９】〔第２の実施例〕本実施例は、第１の実施
例の如きラテラルトランジスタを用いて構成されたカレ
ントミラー回路の例である。図３のそのカレントミラー
回路の回路図を示す。図中、各エミッタが電源電圧Ｖｃ
ｃ線に共通に接続された３つのトランジスタＱｒｅｆ，
Ｑ１，Ｑ２　が示されており、これら３つのトランジス
タＱｒｅｆ，Ｑ１，Ｑ２　の各ベースは共通にトランジ
スタＱｒｅｆ　のコレクタに接続されて、これら３つの
トランジスタＱｒｅｆ，Ｑ１，Ｑ２　はカレントミラー
回路を構成している。そして、トランジスタＱ１，Ｑ２
　は、その構造が前記第１の実施例のラテラルトランジ
スタと同様の構造を有するものとされ、これらトランジ
スタＱ１，Ｑ２　の利得を変化させるためにゲート電極
が当該トランジスタＱ１，Ｑ２　に設けられている。

【００１０】通常、カレントミラー回路を構成する各ト
ランジスタＱｒｅｆ，Ｑ１，Ｑ２　は、チャンネルのサ
イズが同じであるとすると、その電流値Ｉｒｅｆ，Ｉ１
，Ｉ２　は、同じ値となる。ところが、製造上のばらつ
きが発生した場合には、等しいはずの電流値にずれが生
じる。本実施例のカレントミラー回路では、トランジス
タＱ１，Ｑ２　にはそれぞれゲート電極が設けられ、そ
のゲート電圧ＶＧ１，　ＶＧ２を制御することで、利得
が変化する。従って、ゲート電圧ＶＧ１，　ＶＧ２を調
整することによって、電流値Ｉｒｅｆ　＝Ｉ１　＝Ｉ２
　の関係を製造のばらつき具合に拘わりなく維持するこ
とができる。

【００１１】〔第３の実施例〕第３の実施例のラテラル
トランジスタは、ｎｐｎ型の例であり、第４図に示す構
成を有する。ｎ型のシリコン基板３１上に、ｐ＋　型の
埋め込み層３２が形成され、この埋め込み層３２上にｐ
−　型のエピタキシャル層３３が積層される。ベース領
域の一部として機能するエピタキシャル層３３の表面に
はｐ＋　型の不純物半導体領域３７がベース電極取り出
し用に形成される。また、エピタキシャル層３３は分離
領域３４によって素子分離される。ｐ−　型のエピタキ
シャル層３３の表面には、エミッタ領域として機能する
ｎ＋　型の不純物半導体領域３６と、コレクタ領域とし
て機能するｎ＋　型の不純物半導体領域３５とが形成さ
れる。これら一対のｎ＋　型の不純物半導体領域３５，
３６はｎｐｎトランジスタをなすように互いに離間され
、それらの間のエピタキシャル層３３の表面には、薄膜
のシリコン酸化膜等からなるゲート絶縁膜３８を介して
ポリシリコン層等からなるゲート電極３９が形成される
。第１の実施例と同様に、ゲート絶縁膜３８上にゲート
電極３９を形成することで、ゲート電極３９の下部のエ
ピタキシャル層３３はチャンネル形成領域４０として機
能し、コレクタに注入されるキャリアの数がゲート電極
３９に印加される電圧により制御される。ゲート電極３
９を除いたエピタキシャル層３３の表面には、層間絶縁
膜４１が表面を覆うように形成され、その層間絶縁膜４
１は、配線電極との接続のために、ｎ＋　型の不純物半
導体領域３５，３６上及びｐ＋　型の不純物半導体領域
３７上で開口される。

【００１２】このような構造からなる本実施例のラテラ
ルトランジスタは、第１の実施例と同様に、ゲート電極
３９に印加されるゲート電圧によって、その利得を変化
させることができる。従って、本実施例を用いることで
、製造後に、利得の調整等が必要とされた場合でも十分
に対処することができる。

【００１３】

【発明の効果】本発明のラテラルトランジスタは、上述
のように、エミッタ，コレクタとして用いられる一対の
第２導電型の不純物半導体領域の間であって、ベース領
域となる第１導電型の不純物半導体領域の表面に、絶縁
膜を介して電極層が形成される構造を有している。そし
て、その電極層に印加する電圧を変化させることで注入
されるキャリアの数が変化し、その結果当該ラテラルト
ランジスタの利得を変化させることができる。従って、
１つの素子で利得を変化させて使用することもでき、製
造上のばらつきが発生した時でも、印加電圧の調整で所
定の利得を得ることが可能となる。また、特にカレント
ミラー回路を構成する素子に適用した場合に利点を有す
る。

【図面の簡単な説明】

【図１】本発明のラテラルトランジスタの一例を示す断
面図である

【図２】本発明のラテラルトランジスタの上記一例を回
路上の素子に則して模式的に表した図である。

【図３】本発明のラテラルトランジスタを用いたカレン
トミラー回路の一例を示す回路図である

【図４】本発明
のラテラルトランジスタの他の一例を示す断面図である

【符号の説明】

１，３１…シリコン基板 ２，３２…埋め込み層 ３，３３…エピタキシャル層 ５，６…ｐ＋　型の不純物半導体領域 ７…ｎ＋　型の不純物半導体領域 ８，３８…ゲート絶縁膜 ９，３９…ゲート電極 １０，４０…チャンネル形成領域 ３５，３６…ｎ＋　型の不純物半導体領域３７…ｐ＋　
型の不純物半導体領域

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　基板上に、第１導電型の不純物半導体
   領域が形成され、その第１導電型の不純物半導体領域の
   表面に一対の第２導電型の不純物半導体領域が離間して
   形成されるラテラルトランジスタにおいて、上記一対の
   第２導電型の不純物半導体領域の間の上記第１導電型の
   不純物半導体領域の表面には、絶縁膜を介して電極層が
   形成され、該電極層に印加された電圧に応じて利得が可
   変とされることを特徴とするラテラルトランジスタ。
2. 【請求項２】　　請求項１記載の利得が可変とされたラ
   テラルトランジスタをカレントミラー接続させてなるこ
   とを特徴とするカレントミラー回路。