JP2002217880A - クロック同期回路及びクロック同期方法 - Google Patents

クロック同期回路及びクロック同期方法

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JP2002217880A JP2001010691A JP2001010691A JP2002217880A JP 2002217880 A JP2002217880 A JP 2002217880A JP 2001010691 A JP2001010691 A JP 2001010691A JP 2001010691 A JP2001010691 A JP 2001010691A JP 2002217880 A JP2002217880 A JP 2002217880A
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Abstract

(57)【要約】 【課題】 ２つのチャネルのベースバンド回路の電気長
差を自動補償し、ＢＥＲ特性の劣化を防止するクロック
同期回路及びクロック同期方法を提供する。 【解決手段】 本発明は、直交変調方式の復調器におい
て、直交検波された２つのチャネル間でのベースバンド
回路の電気長差が存在するとき、それぞれのチャネルの
ベースバンド信号をＡ／Ｄ変換器１，２によりＡ／Ｄ変
換した際に、最適位相からずれて位相検出器４，１４で
サンプリングされたデータの差分に応じてタップ制御回
路１２から出力されるタップ係数に基づいて補間回路１
３でデジタル的に自動補正する。よって、従来の構成に
比べＢＥＲ特性の劣化を防止することができ、また、１
つのチャネルからのクロック再生制御により２つのチャ
ネル共に最適位相でのサンプリング状態とすることがで
きる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、クロック同期回路
及びその方法に関し、特にデジタル信号処理による直交
変調方式の復調装置に適用されるクロック同期回路及び
その方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩ技術の進展により、直交振
幅変調（ＱＡＭ）を用いた変調速度が１０ＭＨｚ以上の
高速な通信システムにもデジタル信号処理による復調装
置が導入されつつある。このようなデジタル信号処理に
よる復調装置を用いた場合、アナログ回路によるものと
比べて、経時変化がない、特性のばらつきがない、集積
化が可能、調整が不要、といった様々なメリットがあ
る。
【０００３】デジタル信号処理による復調装置では、復
調されたデジタル信号からクロック位相情報を取り出す
方式が用いられる。このような従来のクロック同期回路
の概略を図７を参照して以下に説明する。図７におい
て、従来のクロック同期回路は、Ａ／Ｄ変換器７１，７
２と、ＰＤ（位相検出器）７４と、ＬＰＦ（ループフィ
ルタ）７５と、Ｄ／Ａ変換器７６と、ＶＣＯ（電圧制御
発振器）７７と、により構成される。
【０００４】通常、クロック位相を得るためには、変調
速度の２倍（２ｆｓ）でサンプリングされた信号が必要
である。ＰＤ（位相検出器）７４は、図８に示すよう
に、クロック位相を得るための条件を検出する制御条件
検出部８１と、クロック位相情報を検出する位相情報検
出部８２と、から構成される。
【０００５】ＰＤ７４での位相検出の条件は、Ｐチャネ
ルもしくはＱチャネルの各々のＴ／２間隔の３つの信号
（Ｄ１，Ｄ２，Ｄ３）のうち、Ｄ１とＤ３の極性が逆で
あることである。その時に、上記条件が成り立っている
チャネルのＤ２の極性が、Ｄ１と一致していると位相進
み、不一致だと位相遅れと検出する。
【０００６】以上の条件で従来のクロック同期回路を動
作させると、クロックの２分周回路の反転出力側が、ア
イパターンのゼロクロスのタイミングとなる。Ｐチャネ
ル、Ｑチャネル両方の情報を使う場合、例えば、図９に
示すように両チャネルのＰＤ９１，９２の出力をＳＥＬ
（選択回路）９３にて選択することにより、ＰＤの出力
とすればよい。最終的な復調装置の出力としては、倍速
で出力されている信号を２分周回路の正相出力クロック
で打ち抜いたものをとればよい。ＬＰＦ７５は、ＰＤ７
４の出力が条件を満たしている場合のみ、位相情報に応
じてその状態を変化させる。
【０００７】ＬＰＦ７５は、図１０に示されるような回
路構成である。α、βはループ特性を決めるパラメータ
である。クロック用のＶＣＯは、アナログのＶＣＯであ
る。従って、ＶＣＯとデジタル回路であるＬＰＦ７５を
接続するために、ＬＰＦの出力をアナログ信号に変換す
るＤ／Ａ変換器が必要となる。Ａ／Ｄ変換器のサンプリ
ングクロックはＤ／Ａ変換器の出力で、その発振周波数
が制御されるＶＣＯから供給される。この時のベースバ
ンドアナログ信号とサンプリングクロックとの位相関係
がＰＤで検出され、その結果でＶＣＯの発振周波数が変
化することにより、クロック位相は常時サンプリングに
最適な位相に制御される。
【０００８】
【発明が解決しようとする課題】しかし、ＩＦ信号から
ＢＢ信号に変換された後のＢＢ回路の電気長は、アナロ
グ部品の遅延のばらつき等により２つのチャネル間で完
全に一致しているわけではない。このため、Ａ／Ｄ変換
器に入力されるサンプリングクロックが同じ位相であっ
ても、２つのチャネルのサンプリングタイミングが両方
とも最適であるとは限らない。
【０００９】例えば、Ｐチャネル側を最適に合わせるよ
うクロック位相制御を行ったとき、Ｑチャネル側がずれ
てしまい、Ｐ，Ｑの平均値に合わせるように制御を行っ
たときは、両方が最適値からずれることとなる。このず
れは、変調速度が高い場合に無視できず、かつ準同期検
波の復調器の場合、等化器では除去できないためＢＥＲ
(Bit Error Rate)特性の劣化が起こり、特に変調多値数
が大きい場合、この劣化が問題となる。
【００１０】本発明は、２チャネルのＢＢ回路の電気長
差を自動補償し、ＢＥＲ特性の劣化が起こらないクロッ
ク同期回路及びその方法を提供するものである。
【００１１】
【課題を解決するための手段】前記課題を解決するため
に、請求項１記載の発明は、直交検波された第１のチャ
ネル及び第２のチャネルのうち、第１のチャネルのベー
スバンド信号をＡ／Ｄ変換して第１のデジタル信号を出
力する第１のＡ／Ｄ変換手段と、第２のチャネルのベー
スバンド信号をＡ／Ｄ変換して第２のデジタル信号を出
力する第２のＡ／Ｄ変換手段と、第１のデジタル信号か
ら第２のＡ／Ｄ変換手段におけるサンプリング位相を制
御する制御手段と、第２のデジタル信号から第１のチャ
ネルに対するサンプリング位相のずれを検出する検出手
段と、検出手段により検出されたサンプリング位相のず
れに基づく係数に対応じて第２のデジタル信号を補間す
る補間手段と、を有することを特徴とする。
【００１２】請求項２記載の発明は、直交検波された第
１のチャネル及び第２のチャネルのうち、第１のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第１のデジタル
信号を出力する第１のＡ／Ｄ変換回路と、第２のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第２のデジタル
信号を出力する第２のＡ／Ｄ変換回路と、第１のデジタ
ル信号を一定時間遅延して出力する遅延回路と、遅延回
路から一定時間遅延されて出力される第１のデジタル信
号の位相情報を検出する第１の位相検出器と、第２のデ
ジタル信号をタップ係数に基づいて補間する補間回路
と、補間回路の出力から位相情報を検出する第２の位相
検出器と、第１の位相検出器により検出された位相情報
を積分する第１の積分器と、第２の位相検出器により検
出された位相情報を積分する第２の積分器と、第１の積
分器の出力から第２の積分器の出力を減算する減算回路
と、減算回路の出力を積分する第３の積分器と、第３の
積分器により積分された値に対応するタップ係数を補間
回路に出力するタップ制御回路と、第１の位相検出器の
出力から雑音成分を抑圧するループフィルタと、ループ
フィルタから出力された信号をアナログ信号に変換する
Ｄ／Ａ変換回路と、Ｄ／Ａ変換回路により変換されたア
ナログ信号に応じた位相のサンプリングクロックを第１
のＡ／Ｄ変換回路及び第２のＡ／Ｄ変換回路に供給する
電圧制御発振器と、を有することを特徴とする。
【００１３】請求項３記載の発明は、直交検波された第
１のチャネル及び第２のチャネルのうち、第１のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第１のデジタル
信号を出力する第１のＡ／Ｄ変換回路と、第２のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第２のデジタル
信号を出力する第２のＡ／Ｄ変換回路と、第１のデジタ
ル信号を一定時間遅延して出力する遅延回路と、第１の
デジタル信号の位相情報を検出する第１の位相検出器
と、第２のデジタル信号の位相情報を検出する第２の位
相検出器と、第２のデジタル信号をタップ係数に基づい
て補間する補間回路と、第１の位相検出器により検出さ
れた位相情報と第２の位相検出器により検出された位相
情報とを比較する比較回路と、比較回路からの出力を積
分する積分器と、積分器により積分された値に対応する
タップ係数を補間回路に出力するタップ制御回路と、第
１の位相検出器の出力から雑音成分を抑圧するループフ
ィルタと、ループフィルタから出力された信号をアナロ
グ信号に変換するＤ／Ａ変換回路と、Ｄ／Ａ変換回路に
より変換されたアナログ信号に応じた位相のサンプリン
グクロックを第１のＡ／Ｄ変換回路及び第２のＡ／Ｄ変
換回路に供給する電圧制御発振器と、を有することを特
徴とする。
【００１４】請求項４記載の発明は、請求項２または３
記載の発明において、第１の位相検出器及び第２の位相
検出器は、ゼロクロス検出方式のアルゴリズムに基づい
て、最適サンプリング位相と実際のサンプリング位相と
のずれを検出することを特徴とする。
【００１５】請求項５記載の発明は、請求項２から４の
いずれか１項に記載の発明において、補間回路は、タッ
プ制御回路から出力されるタップ係数と第２のＡ／Ｄ変
換回路からの第２のデジタル信号との畳み込み演算を行
うことを特徴とする。
【００１６】請求項６記載の発明は、直交検波された第
１のチャネル及び第２のチャネルのうち、第１のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第１のデジタル
信号を出力する第１のＡ／Ｄ変換工程と、第２のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第２のデジタル
信号を出力する第２のＡ／Ｄ変換工程と、第１のデジタ
ル信号から第２のＡ／Ｄ変換工程におけるサンプリング
位相を制御する制御工程と、第２のデジタル信号から第
１のチャネルに対するサンプリング位相のずれを検出す
る検出工程と、検出工程により検出されたサンプリング
位相のずれに基づく係数に対応して第２のデジタル信号
を補間する補間工程と、を有することを特徴とする。
【００１７】請求項７記載の発明は、直交検波された第
１のチャネル及び第２のチャネルのうち、第１のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第１のデジタル
信号を出力する第１のＡ／Ｄ変換工程と、第２のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第２のデジタル
信号を出力する第２のＡ／Ｄ変換工程と、第１のデジタ
ル信号を一定時間遅延して出力する遅延工程と、遅延工
程により一定時間遅延されて出力される第１のデジタル
信号の位相情報を検出する第１の位相検出工程と、第２
のデジタル信号をタップ係数に基づいて補間する補間工
程と、補間工程による出力から位相情報を検出する第２
の位相検出工程と、第１の位相検出工程による位相情報
を積分する第１の積分工程と、第２の位相検出工程によ
る位相情報を積分する第２の積分工程と、第１の積分工
程による出力から第２の積分工程による出力を減算する
減算工程と、減算工程による出力を積分する第３の積分
工程と、第３の積分工程により積分された値に対応する
タップ係数を補間工程におけるタップ係数とするタップ
制御工程と、第１の位相検出工程による出力から雑音成
分を抑圧する抑圧工程と、抑圧工程により雑音成分が抑
圧された信号をアナログ信号に変換するＤ／Ａ変換工程
と、Ｄ／Ａ変換工程により変換されたアナログ信号に応
じた位相のサンプリングクロックを第１のＡ／Ｄ変換工
程及び第２のＡ／Ｄ変換工程に供給する供給工程と、を
有することを特徴とする。
【００１８】請求項８記載の発明は、直交検波された第
１のチャネル及び第２のチャネルのうち、第１のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第１のデジタル
信号を出力する第１のＡ／Ｄ変換工程と、第２のチャネ
ルのベースバンド信号をＡ／Ｄ変換して第２のデジタル
信号を出力する第２のＡ／Ｄ変換工程と、第１のデジタ
ル信号を一定時間遅延して出力する遅延工程と、第１の
デジタル信号の位相情報を検出する第１の位相検出工程
と、第２のデジタル信号の位相情報を検出する第２の位
相検出工程と、第２のデジタル信号をタップ係数に基づ
いて補間する補間工程と、第１の位相検出工程による位
相情報と第２の位相検出工程による位相情報とを比較す
る比較工程と、比較工程による比較結果を積分する積分
工程と、積分工程により積分された値に対応するタップ
係数を補間工程におけるタップ係数とするタップ制御工
程と、第１の位相検出工程による出力から雑音成分を抑
圧する抑圧工程と、抑圧工程により雑音成分が抑圧され
た信号をアナログ信号に変換するＤ／Ａ変換工程と、Ｄ
／Ａ変換工程により変換されたアナログ信号に応じた位
相のサンプリングクロックを第１のＡ／Ｄ変換工程及び
第２のＡ／Ｄ変換工程に供給する供給工程と、を有する
ことを特徴とする。
【００１９】請求項９記載の発明は、請求項７または８
記載の発明において、第１の位相検出工程及び第２の位
相検出工程は、ゼロクロス検出方式のアルゴリズムに基
づいて、最適サンプリング位相と実際のサンプリング位
相とのずれを検出することを特徴とする。
【００２０】請求項１０記載の発明は、請求項７から９
のいずれか１項に記載の発明において、補間工程は、タ
ップ制御工程により出力されるタップ係数と第２のＡ／
Ｄ変換工程により変換された第２のデジタル信号との畳
み込み演算を行うことを特徴とする。
【００２１】〈作用〉本発明は、直交変調方式の復調器
において、直交検波された２つのチャネル間でのベース
バンド回路の電気長差が存在するとき、それぞれのチャ
ネルのベースバンド信号をＡ／Ｄ変換した際に、最適位
相からずれてサンプリングされたデータを補間回路を用
いることにより、デジタル的に自動補正する。
【００２２】また、本発明は、１つのチャネルの信号だ
けからクロック再生制御を行い、他のチャネルの位相ず
れをデジタル的に検出し、そのずれに応じた補間を行
う。
【００２３】
【発明の実施の形態】次に、添付図面を参照しながら本
発明の実施形態であるクロック同期回路及びその方法を
詳細に説明する。図１から図６を参照すると、本発明に
係るクロック同期回路及びその方法の実施の形態が示さ
れている。
【００２４】図１は、本発明の実施形態であるクロック
同期回路の概略構成を示すブロック図である。図１にお
いて、本発明の実施形態であるクロック同期回路は、Ａ
／Ｄ変換器１，２と、遅延回路（ＤＥＬＡＹ）３と、位
相検出器（ＰＤ）４と、ループフィルタ（ＬＰＦ）５
と、Ｄ／Ａ変換器６と、電圧制御発振器７と、積分器
８，９と、減算回路１０と、積分器１１と、タップ制御
回路（ＴＡＰ ＣＯＮＴ）１２と、補間回路（ＩＮＴＰ
Ｌ）１３と、位相検出器１４と、を有して構成される。
【００２５】直交検波された２つのチャネルのベースバ
ンド信号は、それぞれのＡ／Ｄ変換器１，２において、
サンプリングクロックの周期で複数ビットからなるデジ
タル信号に変換される。
【００２６】Ａ／Ｄ変換器１，２に入力されるサンプリ
ングクロックの周波数は、ロールオフフィルタ(Roll-Of
f-Filter）をデジタル信号処理回路により構成するた
め、時間に関して連続的に変化する信号がある場合、こ
の信号に含まれている最高周波数成分の２倍以上の周波
数に相当する時間で等間隔に信号の標本値をとれば、こ
れらの標本値のみで元の信号が完全に決定される標本化
定理により、必要とされる最低限の速度である変調速度
（ｆｓ）の２倍とする。
【００２７】遅延回路３は、Ａ／Ｄ変換器１でＰチャネ
ルのベースバンド信号から変換されたデジタル信号を所
定時間遅延させてＰｃｈデータとして出力すると共に、
後段の位相検出器４へ出力する。
【００２８】位相検出器４は、ゼロクロス検出方式によ
るアルゴリズムに基づいて、入力信号から最適サンプリ
ング位相と実際のサンプリング位相とのずれを検出し、
その結果を後段のループフィルタ５へ出力する。
【００２９】ループフィルタ５は、２次の完全積分型の
フィルタであり、検出された位相情報信号に含まれる雑
音成分を抑圧する。。このループフィルタは、図１０に
示すように、ループ特性を決めるパラメータであるα，
βと、位相検出器からの出力とを乗算器１０１，１０２
でそれぞれ乗算し、さらに、パラメータαの系は累積加
算を行うことにより積分器を構成する。パラメータαの
系とβの系とを加算器１０５で加算した出力がループフ
ィルタ５の出力となる。
【００３０】Ｄ／Ａ変換器６は、デジタル回路であるル
ープフィルタ５の出力をアナログ信号に変換して電圧制
御発振器７への制御信号を出力する。
【００３１】電圧制御発振器７は、Ｄ／Ａ変換器６の出
力であるＡＰＣ信号に応じた位相のサンプリングクロッ
クをＰ，Ｑ両チャネルのＡ／Ｄ変換器１，２へ出力す
る。
【００３２】積分器７，８は、位相検出器４，１４によ
り出力された信号を積分した結果をそれぞれ減算回路１
０に出力する。
【００３３】減算回路１０は、Ｐチャネル側の積分器７
の出力からＱチャネル側の積分器８の出力を減算した値
を積分器１１に出力する。
【００３４】積分器１１は、減算回路１０の出力を積分
した値を後段のタップ制御回路１２に出力する。
【００３５】タップ制御回路１２は、積分器１１から出
力される位相値を入力とし、その位相値に対応した補間
係数を補間回路１３へ出力する。
【００３６】補間回路１３は、タップ制御回路１２から
出力された補間係数をタップ係数として入力信号（Ａ／
Ｄ変換器２からの出力）との畳み込み演算を行い、補間
値を位相検出器１４に出力すると共に、Ｑｃｈデータと
して出力する。補間回路１３への入出力信号の速度は、
同じである。
【００３７】以上の構成からなる本発明の第１の実施形
態であるクロック同期回路の動作例を以下に示す。ま
ず、図１を参照しながら、Ｐチャネルの信号のみを情報
源としてクロック位相の制御を行う場合を説明する。
【００３８】この場合、ＰチャネルのＡ／Ｄ変換器１の
入力信号に対しては、最適なサンプリング位相が得られ
ることになるが、ＰチャネルとＱチャネルのベースバン
ド回路の電気長差により、Ｐチャネルの最適位相でサン
プリングしたＱチャネルのＡ／Ｄ変換器２から出力され
る信号は、Ａ／Ｄ変換器２の入力信号に対する最適位相
でサンプリングされたものとは異なっている。この結
果、Ｑチャネルの信号を入力とするＱチャネル側の位相
検出器１４から出力されるクロック位相情報は、Ｐチャ
ネル側の位相検出器４から出力されるものとは異なって
いる。
【００３９】この２つの位相検出器４，１４からの出力
に含まれる雑音成分（ノイズ）を積分器（アキュームレ
ータ）８，９により除去し、その差分を減算回路１０で
とることにより、それぞれのＡ／Ｄ変換器１，２におけ
るＰチャネルとＱチャネルの最適サンプリング位相の差
分に対応する情報が得られる。ここで得られた位相差だ
けずれた時間のＱチャネルの信号を生成できれば、それ
はＱチャネル側のＡ／Ｄ変換器２において、Ｑチャネル
の最適位相でサンプリングしたことと等価となる。上述
する標本化定理に従い、Ａ／Ｄ変換器前で帯域制限を行
い、倍速サンプリングを行えば、数学的な補間により上
記位相差分ずれた信号の生成が可能となる。
【００４０】デジタル信号処理による復調器では、ロー
ルオフフィルタ(Roll-Off-Filter）がＦＩＲ（有限イン
パルスフィルタ）により構成されるので、この場合、Ａ
／Ｄ変換器でのサンプリングは、変調速度の２倍以上と
なる。よって、本発明のクロック同期回路に用いる補間
回路のためだけにサンプリング速度を向上するわけでな
く、実用上のデメリットはない。
【００４１】最も簡単な回路で実現できる補間は直線補
間であるが、それでは僅かなクロック位相差によるずれ
を補えるほど精度の高い信号は生成できないため、実際
には、例えば、ラグランジュ補間のような補間方法を用
いる。
【００４２】このラグランジュ補間方法は、３次であれ
ば３つの連続するデータから、そのうちの連続する２つ
のデータの間に存在するデータを求めるものであり、図
２に示すＦＩＲ回路で実現される。ＦＩＲ回路のタップ
係数（Ｃ−1 、Ｃ０、Ｃ＋１）が、２つのデータ間の位
相差に対応しており、タップ係数を変えることにより、
補間の位相を変化させることができる。
【００４３】さらに精度の良い補間が必要ならば、その
次数を上げればよい。あらゆる位相差に対応したタップ
係数を予め計算で求め用意しておけば、どのような位相
差に対しても補間を行うことが可能になるが、そのタッ
プ係数を保持しておくメモリの回路規模が非常に大きく
なってしまう。
【００４４】しかし、実際のＰチャネルに対するＱチャ
ネルの位相差は僅かなものであり、考慮すべき位相差の
範囲内で必要となるステップ幅（例えば、１ｎｓｅｃ
幅）に対するタップ係数だけを持てばよい。従って、タ
ップ係数は、略数十組程度あれば十分であり、小規模な
ＲＯＭで実現可能である。
【００４５】図３は、本発明の実施形態におけるタップ
係数制御回路の構成を示すブロック図である。図３にお
いて、タップ係数制御回路は、各タップに対応するタッ
プ係数を記憶するＲＯＭ３１，３２，３３から構成され
ている。このＲＯＭのアドレスは位相差に対応してい
る。先のＰチャネルとＱチャネルの最適サンプリング位
相の差分情報を積分し、これらのＲＯＭのアドレスに入
力することにより、補間回路１４の出力でＱチャネルの
信号は最適サンプリングされた信号となるため、Ｐチャ
ネルとＱチャネルとの最適サンプリング位相差分が０に
なる制御ループを構成することができる。この様子を図
４に示す。
【００４６】図４を参照すると、○印が、Ａ／Ｄ変換器
から出力された値である。これは、Ｐチャネルの最適位
相でサンプリングされたものである。しかし、Ｑチャネ
ルの最適位相では、×印の値となるとする。このとき、
Ｑチャネル側の補間回路は、３つの○印のデータを入力
とし、検出されたＰチャネルに対するＱチャネルの位相
差に対応したタップ係数との畳み込み演算結果を出力す
る。この出力値は、×印の値となっている。ただし、そ
の時間は、当然Ｐチャネル側の情報で確立した位相とな
っており、Ｐチャネル，Ｑチャネルともに同じ位相で、
双方の最適位相でのサンプリング値が得られることとな
る。
【００４７】なお、積分器は、図５に示すような回路で
構成される。入力信号に１クロック前の値を順次加算し
ていくことにより、その出力が決定される。この結果、
制御ループが平衡状態になったときには、積分器の入力
が０になり、積分器からの出力は一定値となる。
【００４８】図６は、本発明の他の実施形態であるクロ
ック同期回路の概略構成を示すブロック図である。図６
においては、Ｐチャネル側，Ｑチャネル側のそれぞれの
Ａ／Ｄ変換器１，２の出力でクロックの位相検出を行
い、比較器（ＣＯＭＰ）１５で得たＰチャネルの出力に
対するＱチャネルの出力の差を積分器１６で積分して得
られる値により、タップ係数を制御する。この結果、Ｑ
チャネルの補間回路１３の出力では、Ｑチャネルの信号
も最適サンプリング位相に対応したものとなる。この方
法は、図１が閉ループ制御であるのに対し、開ループ制
御となっている。
【００４９】また、復調器が同期検波方式であっても、
準同期検波方式であっても、本発明の適用が可能である
ことは、言うまでもない。
【００５０】さらに、クロック位相差の情報は、図１、
図６のようにデジタル回路で生成するが、その情報を使
って位相差を無くす制御を行う補間回路１３の部分をＡ
／Ｄ変換器のクロック入力部のアナログ回路、例えばバ
ラクタダイオードを付加したＬＣ（コイルとコンデン
サ）の移相回路とする方式も考えられる。この場合、デ
ジタル回路の増加が少なくなる利点がある。
【００５１】
【発明の効果】以上の説明より明らかなように、本発明
のクロック同期回路及びクロック同期方法によれば、２
チャネルのベースバンド回路に電気長差が存在しても、
補間回路を用いることによりデジタル的にその差分を自
動補償するため、従来の構成に比べＢＥＲ特性が劣化す
るのを防止することができる。
【００５２】また、本発明のクロック同期回路及びクロ
ック同期方法によれば、１つのチャネルの信号のみから
クロック再生制御を行い、他のチャネルの位相ずれをデ
ジタル的に検出し、そのずれに応じた補間を行うことに
より、２つのチャネルとも最適位相でサンプリングした
状態を可能とする。
【００５３】さらに、本発明のクロック同期回路及びク
ロック同期方法によれば、全てデジタル回路により構成
されているため、デジタル化された復調器と併せて集積
化することが可能であり、当然、人手による調整も不要
となる。
【図面の簡単な説明】
【図１】本発明の実施形態であるクロック同期回路の概
略構成を示すブロック図である。
【図２】補間回路の概略構成を示すブロック図である。
【図３】タップ係数制御回路の構成を示すブロック図で
ある。
【図４】Ａ／Ｄ変換器への入力信号の波形を示す図であ
る。
【図５】積分器の構成を示すブロック図である。
【図６】本発明の他の実施形態であるクロック同期回路
の概略構成を示すブロック図である。
【図７】従来のクロック同期回路の概略構成を示すブロ
ック図である。
【図８】位相検出器の概略構成を示すブロック図であ
る。
【図９】従来のクロック同期回路における位相検出器の
出力選択を示すブロック図である。
【図１０】ループフィルタの概略構成を示すブロック図
である。
【符号の説明】
１、２ Ａ／Ｄ変換器 ３ 遅延回路（ＤＥＬＡＹ） ４ 位相検出器（ＰＤ） ５ ループフィルタ（ＬＰＦ） ６ Ｄ／Ａ変換器 ７ 電圧制御発振回路 ８、９ 積分器 １０ 減算回路 １１ 積分器 １２ タップ制御回路（ＴＡＰ ＣＯＮＴ） １３ 補間回路（ＩＮＴＰＬ） １４ 位相検出器（ＰＤ）

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換手段と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換手段
    と、 前記第１のデジタル信号から前記第２のＡ／Ｄ変換手段
    におけるサンプリング位相を制御する制御手段と、 前記第２のデジタル信号から前記第１のチャネルに対す
    るサンプリング位相のずれを検出する検出手段と、 前記検出手段により検出された前記サンプリング位相の
    ずれに基づく係数に対応じて前記第２のデジタル信号を
    補間する補間手段と、 を有することを特徴とするクロック同期回路。
  2. 【請求項２】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換回路と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換回路
    と、 前記第１のデジタル信号を一定時間遅延して出力する遅
    延回路と、 前記遅延回路から一定時間遅延されて出力される前記第
    １のデジタル信号の位相情報を検出する第１の位相検出
    器と、 前記第２のデジタル信号をタップ係数に基づいて補間す
    る補間回路と、 前記補間回路の出力から位相情報を検出する第２の位相
    検出器と、 前記第１の位相検出器により検出された位相情報を積分
    する第１の積分器と、 前記第２の位相検出器により検出された位相情報を積分
    する第２の積分器と、 前記第１の積分器の出力から前記第２の積分器の出力を
    減算する減算回路と、 前記減算回路の出力を積分する第３の積分器と、 前記第３の積分器により積分された値に対応するタップ
    係数を前記補間回路に出力するタップ制御回路と、 前記第１の位相検出器の出力から雑音成分を抑圧するル
    ープフィルタと、 前記ループフィルタから出力された信号をアナログ信号
    に変換するＤ／Ａ変換回路と、 前記Ｄ／Ａ変換回路により変換されたアナログ信号に応
    じた位相のサンプリングクロックを前記第１のＡ／Ｄ変
    換回路及び前記第２のＡ／Ｄ変換回路に供給する電圧制
    御発振器と、 を有することを特徴とするクロック同期回路。
  3. 【請求項３】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換回路と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換回路
    と、 前記第１のデジタル信号を一定時間遅延して出力する遅
    延回路と、 前記第１のデジタル信号の位相情報を検出する第１の位
    相検出器と、 前記第２のデジタル信号の位相情報を検出する第２の位
    相検出器と、 前記第２のデジタル信号をタップ係数に基づいて補間す
    る補間回路と、 前記第１の位相検出器により検出された位相情報と前記
    第２の位相検出器により検出された位相情報とを比較す
    る比較回路と、 前記比較回路からの出力を積分する積分器と、 前記積分器により積分された値に対応するタップ係数を
    前記補間回路に出力するタップ制御回路と、 前記第１の位相検出器の出力から雑音成分を抑圧するル
    ープフィルタと、 前記ループフィルタから出力された信号をアナログ信号
    に変換するＤ／Ａ変換回路と、 前記Ｄ／Ａ変換回路により変換されたアナログ信号に応
    じた位相のサンプリングクロックを前記第１のＡ／Ｄ変
    換回路及び前記第２のＡ／Ｄ変換回路に供給する電圧制
    御発振器と、 を有することを特徴とするクロック同期回路。
  4. 【請求項４】 前記第１の位相検出器及び前記第２の位
    相検出器は、 ゼロクロス検出方式のアルゴリズムに基づいて、最適サ
    ンプリング位相と実際のサンプリング位相とのずれを検
    出することを特徴とする請求項２または３記載のクロッ
    ク同期回路。
  5. 【請求項５】 前記補間回路は、 前記タップ制御回路から出力されるタップ係数と前記第
    ２のＡ／Ｄ変換回路からの前記第２のデジタル信号との
    畳み込み演算を行うことを特徴とする請求項２から４の
    いずれか１項に記載のクロック同期回路。
  6. 【請求項６】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換工程と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換工程
    と、 前記第１のデジタル信号から前記第２のＡ／Ｄ変換工程
    におけるサンプリング位相を制御する制御工程と、 前記第２のデジタル信号から前記第１のチャネルに対す
    るサンプリング位相のずれを検出する検出工程と、 前記検出工程により検出された前記サンプリング位相の
    ずれに基づく係数に対応じて前記第２のデジタル信号を
    補間する補間工程と、 を有することを特徴とするクロック同期方法。
  7. 【請求項７】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換工程と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換工程
    と、 前記第１のデジタル信号を一定時間遅延して出力する遅
    延工程と、 前記遅延工程により一定時間遅延されて出力される前記
    第１のデジタル信号の位相情報を検出する第１の位相検
    出工程と、 前記第２のデジタル信号をタップ係数に基づいて補間す
    る補間工程と、 前記補間工程による出力から位相情報を検出する第２の
    位相検出工程と、 前記第１の位相検出工程による位相情報を積分する第１
    の積分工程と、 前記第２の位相検出工程による位相情報を積分する第２
    の積分工程と、 前記第１の積分工程による出力から前記第２の積分工程
    による出力を減算する減算工程と、 前記減算工程による出力を積分する第３の積分工程と、 前記第３の積分工程により積分された値に対応するタッ
    プ係数を前記補間工程におけるタップ係数とするタップ
    制御工程と、 前記第１の位相検出工程による出力から雑音成分を抑圧
    する抑圧工程と、 前記抑圧工程により雑音成分が抑圧された信号をアナロ
    グ信号に変換するＤ／Ａ変換工程と、 前記Ｄ／Ａ変換工程により変換されたアナログ信号に応
    じた位相のサンプリングクロックを前記第１のＡ／Ｄ変
    換工程及び前記第２のＡ／Ｄ変換工程に供給する供給工
    程と、 を有することを特徴とするクロック同期方法。
  8. 【請求項８】 直交検波された第１のチャネル及び第２
    のチャネルのうち、前記第１のチャネルのベースバンド
    信号をＡ／Ｄ変換して第１のデジタル信号を出力する第
    １のＡ／Ｄ変換工程と、 前記第２のチャネルのベースバンド信号をＡ／Ｄ変換し
    て第２のデジタル信号を出力する第２のＡ／Ｄ変換工程
    と、 前記第１のデジタル信号を一定時間遅延して出力する遅
    延工程と、 前記第１のデジタル信号の位相情報を検出する第１の位
    相検出工程と、 前記第２のデジタル信号の位相情報を検出する第２の位
    相検出工程と、 前記第２のデジタル信号をタップ係数に基づいて補間す
    る補間工程と、 前記第１の位相検出工程による位相情報と前記第２の位
    相検出工程による位相情報とを比較する比較工程と、 前記比較工程による比較結果を積分する積分工程と、 前記積分工程により積分された値に対応するタップ係数
    を前記補間工程におけるタップ係数とするタップ制御工
    程と、 前記第１の位相検出工程による出力から雑音成分を抑圧
    する抑圧工程と、 前記抑圧工程により雑音成分が抑圧された信号をアナロ
    グ信号に変換するＤ／Ａ変換工程と、 前記Ｄ／Ａ変換工程により変換されたアナログ信号に応
    じた位相のサンプリングクロックを前記第１のＡ／Ｄ変
    換工程及び前記第２のＡ／Ｄ変換工程に供給する供給工
    程と、 を有することを特徴とするクロック同期方法。
  9. 【請求項９】 前記第１の位相検出工程及び前記第２の
    位相検出工程は、 ゼロクロス検出方式のアルゴリズムに基づいて、最適サ
    ンプリング位相と実際のサンプリング位相とのずれを検
    出することを特徴とする請求項７または８記載のクロッ
    ク同期方法。
  10. 【請求項１０】 前記補間工程は、 前記タップ制御工程により出力されるタップ係数と前記
    第２のＡ／Ｄ変換工程により変換された前記第２のデジ
    タル信号との畳み込み演算を行うことを特徴とする請求
    項７から９のいずれか１項に記載のクロック同期方法。
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