JP2000049882A - クロック同期回路 - Google Patents
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
- H04L27/34—Amplitude- and phase-modulated carrier systems, e.g. quadrature-amplitude modulated carrier systems
- H04L27/38—Demodulator circuits; Receiver circuits
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 Ａ／Ｄ変換器の倍速動作を必要とせずにゼロ
クロス検出方式を行う。 【解決手段】 Ａ／Ｄ変換器１０でアナログベースバン
ド信号１０１を変調速度のサンプリングクロック１０２
でサンプリングした連続する２シンボル分のデータをシ
フトレジスタ２１、２２により保持し、この２シンボル
分のデータを加算器２３により加算してその最上位ビッ
トを出力することにより２シンボルの値を直線補間した
場合のサンプリング間隔の中間点のデータの極性を求め
る。そして、排他的論理和回路２４、２５、マスク回路
２８により、その中間点のデータの極性と元のサンプリ
ング点のデータの極性の関係からサンプリングクロック
１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電
圧１０３としてＶＣＯ４０に出力する。
クロス検出方式を行う。 【解決手段】 Ａ／Ｄ変換器１０でアナログベースバン
ド信号１０１を変調速度のサンプリングクロック１０２
でサンプリングした連続する２シンボル分のデータをシ
フトレジスタ２１、２２により保持し、この２シンボル
分のデータを加算器２３により加算してその最上位ビッ
トを出力することにより２シンボルの値を直線補間した
場合のサンプリング間隔の中間点のデータの極性を求め
る。そして、排他的論理和回路２４、２５、マスク回路
２８により、その中間点のデータの極性と元のサンプリ
ング点のデータの極性の関係からサンプリングクロック
１０２の位相情報を抽出しＬＰＦ３０を介してＡＰＣ電
圧１０３としてＶＣＯ４０に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタルマイク
ロ波通信方式に用いられる復調器のクロック同期回路に
関し、特に多値直交振幅変調方式の復調器のクロック同
期回路に関する。
ロ波通信方式に用いられる復調器のクロック同期回路に
関し、特に多値直交振幅変調方式の復調器のクロック同
期回路に関する。
【０００２】
【従来の技術】有線および無線通信システムでは、変調
方式として直交振幅変調方式を用いた通信システムが用
いられている。そして、近年では、この直交振幅変調方
式を用いた通信システムにおける復調装置のディジタル
化が進められている。このような復調装置では受信信号
から抽出した情報によりクロックが再生され、そのクロ
ックを用いて受信信号をサンプリングしディジタル信号
に変換した後に復調の処理が行われている。従って、デ
ィジタル化された直交振幅変調方式の復調装置には、送
信側のクロックに同期したクロックを再生するためのク
ロック同期回路が必要となる。
方式として直交振幅変調方式を用いた通信システムが用
いられている。そして、近年では、この直交振幅変調方
式を用いた通信システムにおける復調装置のディジタル
化が進められている。このような復調装置では受信信号
から抽出した情報によりクロックが再生され、そのクロ
ックを用いて受信信号をサンプリングしディジタル信号
に変換した後に復調の処理が行われている。従って、デ
ィジタル化された直交振幅変調方式の復調装置には、送
信側のクロックに同期したクロックを再生するためのク
ロック同期回路が必要となる。
【０００３】このようなクロック同期回路としてはゼロ
クロス検出方式が一般的であり、例えば特開平９−２４
７２２９号公報に記載されている。従来のゼロクロス検
出方式は、Ａ／Ｄ変換器に入力されたアナログベースバ
ンド信号を変調速度の２倍速でサンプリングしたデータ
を用い、ベースバンド信号がその振幅の中央値である０
をよぎる位相からサンプリングクロック位相の誤差情報
を抽出し、この誤差情報を用いてＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）を構成するものであった。以
下に従来のゼロクロス検出方式の動作原理について変調
方式がＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ
Ｓｈｉｆｔ Ｋｅｙｉｎｇ：直交ＰＳＫ）の場合を例と
して用いて説明する。
クロス検出方式が一般的であり、例えば特開平９−２４
７２２９号公報に記載されている。従来のゼロクロス検
出方式は、Ａ／Ｄ変換器に入力されたアナログベースバ
ンド信号を変調速度の２倍速でサンプリングしたデータ
を用い、ベースバンド信号がその振幅の中央値である０
をよぎる位相からサンプリングクロック位相の誤差情報
を抽出し、この誤差情報を用いてＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）を構成するものであった。以
下に従来のゼロクロス検出方式の動作原理について変調
方式がＱＰＳＫ（Ｑｕａｄｒａｔｕｒｅ Ｐｈａｓｅ
Ｓｈｉｆｔ Ｋｅｙｉｎｇ：直交ＰＳＫ）の場合を例と
して用いて説明する。
【０００４】図７は、従来のゼロクロス検出方式のクロ
ック位相検出回路のブロック図である。ここで、シンボ
ル周期をＴｓとし、変調周波数をｆｓ（１／Ｔｓ）とす
る。
ック位相検出回路のブロック図である。ここで、シンボ
ル周期をＴｓとし、変調周波数をｆｓ（１／Ｔｓ）とす
る。
【０００５】この従来のクロック同期回路は、Ａ／Ｄ変
換器１１０と、クロック位相検出器１２０と、ループフ
ィルタ（以下ＬＰＦと略す。）１３０と、電圧制御発振
器（以下ＶＣＯと略す。）１４０とから構成されてい
る。
換器１１０と、クロック位相検出器１２０と、ループフ
ィルタ（以下ＬＰＦと略す。）１３０と、電圧制御発振
器（以下ＶＣＯと略す。）１４０とから構成されてい
る。
【０００６】また、クロック位相検出器１２０は、フリ
ップフロップ回路（以下Ｆ／Ｆと略す。）５１〜５３
と、分周器６０と、条件判定回路７０とから構成されて
いる。ＬＰＦ１３０は、条件判定回路７０の出力を入力
とし、その雑音成分を抑圧することによりＡＰＣ（Ａｕ
ｔｏｍａｔｉｃ Ｐｈａｓｅ Ｃｏｎｔｒｏｌ）電圧１
０３を生成して出力している。ＶＣＯ１４０は、ＡＰＣ
電圧１０３によって制御され、その周波数が変調周波数
ｆｓの２倍であるサンプリングクロック２０２を生成し
て出力している。Ａ／Ｄ変換器１１０は、サンプリング
クロック２０２でアナログベースバンド信号１０１をサ
ンプリングすることにより複数ビットのディジタル信号
に変換している。
ップフロップ回路（以下Ｆ／Ｆと略す。）５１〜５３
と、分周器６０と、条件判定回路７０とから構成されて
いる。ＬＰＦ１３０は、条件判定回路７０の出力を入力
とし、その雑音成分を抑圧することによりＡＰＣ（Ａｕ
ｔｏｍａｔｉｃ Ｐｈａｓｅ Ｃｏｎｔｒｏｌ）電圧１
０３を生成して出力している。ＶＣＯ１４０は、ＡＰＣ
電圧１０３によって制御され、その周波数が変調周波数
ｆｓの２倍であるサンプリングクロック２０２を生成し
て出力している。Ａ／Ｄ変換器１１０は、サンプリング
クロック２０２でアナログベースバンド信号１０１をサ
ンプリングすることにより複数ビットのディジタル信号
に変換している。
【０００７】分周器６０は、周波数２ｆｓのサンプリン
グクロック２０２を１／２分周し、周波数ｆｓの正相ク
ロックと周波数ｆｓの逆相クロックを生成して出力して
いる。Ｆ／Ｆ５１は、Ａ／Ｄ変換器１１０から出力され
た複数ビットのディジタル信号のうちのＭＳＢ（Ｍｏｓ
ｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）
をデータ入力とし、分周器６０からの正相クロックをク
ロック入力として動作している。Ｆ／Ｆ５２は、Ｆ／Ｆ
５１の出力をデータ入力とし、分周器６０からの正相ク
ロックをクロック入力として動作している。Ｆ／Ｆ５３
は、Ａ／Ｄ変換器１１０から出力された複数ビットのデ
ィジタル信号のうちのＭＳＢをデータ入力とし、分周器
６０からの逆相クロックをクロック入力として動作して
いる。
グクロック２０２を１／２分周し、周波数ｆｓの正相ク
ロックと周波数ｆｓの逆相クロックを生成して出力して
いる。Ｆ／Ｆ５１は、Ａ／Ｄ変換器１１０から出力され
た複数ビットのディジタル信号のうちのＭＳＢ（Ｍｏｓ
ｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ：最上位ビット）
をデータ入力とし、分周器６０からの正相クロックをク
ロック入力として動作している。Ｆ／Ｆ５２は、Ｆ／Ｆ
５１の出力をデータ入力とし、分周器６０からの正相ク
ロックをクロック入力として動作している。Ｆ／Ｆ５３
は、Ａ／Ｄ変換器１１０から出力された複数ビットのデ
ィジタル信号のうちのＭＳＢをデータ入力とし、分周器
６０からの逆相クロックをクロック入力として動作して
いる。
【０００８】また、条件判定回路７０は、図８に示すよ
うに、Ｆ／Ｆ９１と、排他的論理和回路９２、９３と、
マスク回路１２８とから構成されている。マスク回路１
２８は、論理積回路９４と、Ｆ／Ｆ９５とから構成され
ている。
うに、Ｆ／Ｆ９１と、排他的論理和回路９２、９３と、
マスク回路１２８とから構成されている。マスク回路１
２８は、論理積回路９４と、Ｆ／Ｆ９５とから構成され
ている。
【０００９】Ｆ／Ｆ９１は、Ｆ／Ｆ５３からの出力をデ
ータ入力とし、分周器６０からの正相クロックをクロッ
ク入力として動作している。
ータ入力とし、分周器６０からの正相クロックをクロッ
ク入力として動作している。
【００１０】排他的論理和回路９２は、Ｆ／Ｆ９１の出
力とＦ／Ｆ５２の出力との間の排他的論理和演算を行な
い、その演算結果を出力している。排他的論理和回路９
３は、Ｆ／Ｆ５２の出力とＦ／Ｆ５１の反転出力との間
の排他的論理和演算を行ない、その演算結果を出力して
いる。
力とＦ／Ｆ５２の出力との間の排他的論理和演算を行な
い、その演算結果を出力している。排他的論理和回路９
３は、Ｆ／Ｆ５２の出力とＦ／Ｆ５１の反転出力との間
の排他的論理和演算を行ない、その演算結果を出力して
いる。
【００１１】論理積回路９４は、排他的論理和回路９３
の出力と、分周器６０からの正相クロックとの間の論理
積を演算し、その演算結果を出力している。Ｆ／Ｆ９５
は、排他的論理和回路９２の出力をデータ入力とし、論
理積回路９４の出力をクロック入力として動作してい
る。
の出力と、分周器６０からの正相クロックとの間の論理
積を演算し、その演算結果を出力している。Ｆ／Ｆ９５
は、排他的論理和回路９２の出力をデータ入力とし、論
理積回路９４の出力をクロック入力として動作してい
る。
【００１２】次に、この従来のクロック同期回路の動作
について説明する。
について説明する。
【００１３】周波数２ｆｓのサンプリングクロック２０
２は、分周器６０で周波数ｆｓの正相と逆相の２つのク
ロックに１／２分周される。そして、正相クロックで動
作するＦ／Ｆ５１と逆相クロックで動作するＦ／Ｆ５３
にはそれぞれＴｓ／２間隔でサンプリングされたデータ
が入力され、３つのＦ／Ｆ５１〜５３にＴｓ／２間隔の
３つの連続するサンプリング値が保持される。ここで保
持されるデータの時間的な関係は、古い順にＦ／Ｆ５
２、５３、５１となっている。
２は、分周器６０で周波数ｆｓの正相と逆相の２つのク
ロックに１／２分周される。そして、正相クロックで動
作するＦ／Ｆ５１と逆相クロックで動作するＦ／Ｆ５３
にはそれぞれＴｓ／２間隔でサンプリングされたデータ
が入力され、３つのＦ／Ｆ５１〜５３にＴｓ／２間隔の
３つの連続するサンプリング値が保持される。ここで保
持されるデータの時間的な関係は、古い順にＦ／Ｆ５
２、５３、５１となっている。
【００１４】図９は、Ａ／Ｄ変換器１１０に入力される
アナログベースバンド信号１０１のアイパターンとサン
プリングクロック２０２の位相との関係を示す図であ
る。ここで、最適サンプリング位相であるアイの開口部
を位相０、それよりやや進んだ位相を＋Δｐ、やや遅れ
た位相を−Δｐとする。
アナログベースバンド信号１０１のアイパターンとサン
プリングクロック２０２の位相との関係を示す図であ
る。ここで、最適サンプリング位相であるアイの開口部
を位相０、それよりやや進んだ位相を＋Δｐ、やや遅れ
た位相を−Δｐとする。
【００１５】Ｆ／Ｆ５１、５２がアイ開口部のデータ
に、Ｆ／Ｆ５３がアイ開口部の中間点にそれぞれ対応し
ているとする。Ｆ／Ｆ５１と５２の極性が逆になってい
る場合に限定すると、Ａ／Ｄ変換器１１０に入力される
アナログベースバンド信号１０１は、間隔Ｔｓの途中の
どこかの時点で振幅方向の中心値である０をよぎってい
ることになる。サンプリングクロック２０２の位相が＋
Δｐのとき、Ｆ／Ｆ５１の極性がハイレベル（以下Ｈと
略す。）であるとＦ／Ｆ５３の極性もＨになり、Ｆ／Ｆ
５１の極性がロウレベル（以下Ｌと略す。）であるとＦ
／Ｆ５３の極性もＬになる。つまり、Ｆ／Ｆ５１と５３
の極性は一致する。
に、Ｆ／Ｆ５３がアイ開口部の中間点にそれぞれ対応し
ているとする。Ｆ／Ｆ５１と５２の極性が逆になってい
る場合に限定すると、Ａ／Ｄ変換器１１０に入力される
アナログベースバンド信号１０１は、間隔Ｔｓの途中の
どこかの時点で振幅方向の中心値である０をよぎってい
ることになる。サンプリングクロック２０２の位相が＋
Δｐのとき、Ｆ／Ｆ５１の極性がハイレベル（以下Ｈと
略す。）であるとＦ／Ｆ５３の極性もＨになり、Ｆ／Ｆ
５１の極性がロウレベル（以下Ｌと略す。）であるとＦ
／Ｆ５３の極性もＬになる。つまり、Ｆ／Ｆ５１と５３
の極性は一致する。
【００１６】サンプリングクロック２０２の位相が−Δ
ｐのとき、Ｆ／Ｆ５１の極性がＨであるとＦ／Ｆ５３の
極性はＬになり、Ｆ／Ｆ５１の極性がＬであるとＦ／Ｆ
５３の極性はＨになる。つまり、Ｆ／Ｆ５１と５３の極
性は逆になる。位相がＬのときは、Ｆ／Ｆ５３のＬとＨ
の確率は５０％であるため、Ｆ／Ｆ５１と５３の極性は
５０％の確率で一致する。
ｐのとき、Ｆ／Ｆ５１の極性がＨであるとＦ／Ｆ５３の
極性はＬになり、Ｆ／Ｆ５１の極性がＬであるとＦ／Ｆ
５３の極性はＨになる。つまり、Ｆ／Ｆ５１と５３の極
性は逆になる。位相がＬのときは、Ｆ／Ｆ５３のＬとＨ
の確率は５０％であるため、Ｆ／Ｆ５１と５３の極性は
５０％の確率で一致する。
【００１７】以上をまとめると、正相クロックでサンプ
リングしたＦ／Ｆ５１、５２の極性が逆のときのＦ／Ｆ
５１と逆相クロックでサンプリングしたＦ／Ｆ５３の極
性の一致不一致は、サンプリングクロック２０２の位相
情報となる。そしてこの位相情報によりサンプリングク
ロック２０２の位相を制御すれば、分周器６０で得られ
た正相クロックが最適サンプリング位相となるように制
御されることになる。
リングしたＦ／Ｆ５１、５２の極性が逆のときのＦ／Ｆ
５１と逆相クロックでサンプリングしたＦ／Ｆ５３の極
性の一致不一致は、サンプリングクロック２０２の位相
情報となる。そしてこの位相情報によりサンプリングク
ロック２０２の位相を制御すれば、分周器６０で得られ
た正相クロックが最適サンプリング位相となるように制
御されることになる。
【００１８】条件判定回路７０は、以上の条件を検出し
位相情報を出力するための回路である。ここで、位相情
報としてはＦ／Ｆ５２とＦ／Ｆ５３の極性の関係を使用
することもできるが、この場合位相情報の極性が反転す
る。
位相情報を出力するための回路である。ここで、位相情
報としてはＦ／Ｆ５２とＦ／Ｆ５３の極性の関係を使用
することもできるが、この場合位相情報の極性が反転す
る。
【００１９】なお復調器の出力である周波数ｆｓのデー
タは、分周器６０の出力の正相クロックが常にアイの開
口部に対応しているため、Ａ／Ｄ変換器１１０の出力で
ある倍速サンプリングされたデータを周波数ｆｓの正相
クロックで間引くことにより得られる。
タは、分周器６０の出力の正相クロックが常にアイの開
口部に対応しているため、Ａ／Ｄ変換器１１０の出力で
ある倍速サンプリングされたデータを周波数ｆｓの正相
クロックで間引くことにより得られる。
【００２０】以上がゼロクロス検出方式の動作原理であ
る。ここでは、ＱＰＳＫのＣ／Ｎが良い状態での動作に
ついて説明したが、このクロック同期方式はＡ／Ｄ変換
器に入力されるアナログベースバンド信号に雑音成分が
含まれている場合でも、多値ＱＡＭ（Ｑｕａｄｒａｔｕ
ｒｅ Ａｍｐｌｉｔｕｅｄ Ｍｏｄｕｌａｔｉｏｎ）の
場合でも同様に使用することが可能である。
る。ここでは、ＱＰＳＫのＣ／Ｎが良い状態での動作に
ついて説明したが、このクロック同期方式はＡ／Ｄ変換
器に入力されるアナログベースバンド信号に雑音成分が
含まれている場合でも、多値ＱＡＭ（Ｑｕａｄｒａｔｕ
ｒｅ Ａｍｐｌｉｔｕｅｄ Ｍｏｄｕｌａｔｉｏｎ）の
場合でも同様に使用することが可能である。
【００２１】しかしながらゼロクロス検出方式ではＴｓ
／２間隔のサンプリング値から位相情報を得るため、従
来はＡ／Ｄ変換器を倍速で動作させていた。
／２間隔のサンプリング値から位相情報を得るため、従
来はＡ／Ｄ変換器を倍速で動作させていた。
【００２２】またゼロクロス検出方式ではクロック位相
情報源として搬送波同期後のデータを使用するため、搬
送波同期をディジタル信号処理により行なう準同期検波
方式にゼロクロス検出方式を適用する場合、搬送波同期
のための無限移相器（以下ＥＰＳ（Ｅｎｄｌｅｓｓ Ｐ
ｈａｓｅ Ｓｈｉｆｔｅｒ）と略す。）をはじめ、搬送
波同期したデータを得られるまでに通過するすべての回
路もまた倍速動作が要求される。
情報源として搬送波同期後のデータを使用するため、搬
送波同期をディジタル信号処理により行なう準同期検波
方式にゼロクロス検出方式を適用する場合、搬送波同期
のための無限移相器（以下ＥＰＳ（Ｅｎｄｌｅｓｓ Ｐ
ｈａｓｅ Ｓｈｉｆｔｅｒ）と略す。）をはじめ、搬送
波同期したデータを得られるまでに通過するすべての回
路もまた倍速動作が要求される。
【００２３】このようにゼロクロス検出方式のクロック
同期方式には、高速動作可能な高価なデバイスが要求さ
れ、消費電力も大きくなる。そのため、コスト低減や高
速の変調速度の装置への適用、消費電力の低減が困難で
あった。
同期方式には、高速動作可能な高価なデバイスが要求さ
れ、消費電力も大きくなる。そのため、コスト低減や高
速の変調速度の装置への適用、消費電力の低減が困難で
あった。
【００２４】
【発明が解決しようとする課題】上述した従来のクロッ
ク同期回路では、ゼロクロス検出方式を用いた場合にＡ
／Ｄ変換器の倍速動作が必要となるという問題点があっ
た。
ク同期回路では、ゼロクロス検出方式を用いた場合にＡ
／Ｄ変換器の倍速動作が必要となるという問題点があっ
た。
【００２５】本発明の目的は、Ａ／Ｄ変換器の倍速動作
を必要とせずにゼロクロス検出方式を行うことができる
クロック同期回路を提供することである。
を必要とせずにゼロクロス検出方式を行うことができる
クロック同期回路を提供することである。
【００２６】
【課題を解決するための手段】上記目的を達成するため
に、本発明のクロック同期回路は、アナログベースバン
ド信号を、シンボル周期と同じ周期のサンプリングクロ
ックでサンプリングしてディジタル信号に変換するＡ／
Ｄ変換器と、前記Ａ／Ｄ変換器により変換されたディジ
タル信号のうちの１シンボル分のデータを保持する第１
のシフトレジスタと、前記第１のシフトレジスタから出
力された１シンボル分のデータを保持する第２のシフト
レジスタと、前記第１のシストレジスタの出力と前記第
２のシフトレジスタの出力とを加算し、該演算結果の最
上位ビットを出力している加算器と、前記加算器から出
力された信号と、前記第１のシフトレジスタの最上位ビ
ットとの排他的論理和を演算し、該演算結果を出力して
いる第１の排他的論理和回路と、前記第１のシフトレジ
スタの最上位ビットと前記第２のシフトレジスタの最上
位ビットの排他的論理和を演算し、該演算結果を出力し
ている第２の排他的論理和回路回路と、前記第１の排他
的論理和回路の出力をデータ入力とし、前記第２の排他
的論理和回路の出力の論理に従い前記データ入力を出力
するか前の状態を保持するか決定するマスク回路とから
構成されるクロック位相検出器と、前記クロック位相検
出器からの出力を入力とし、その雑音成分を抑圧するこ
とによりＡＰＣ電圧を生成して出力しているループフィ
ルタと、前記ＡＰＣ電圧によりその発振周波数が制御さ
れる前記サンプリングクロックを前記Ａ／Ｄ変換器に出
力している電圧制御発振器とを有している。
に、本発明のクロック同期回路は、アナログベースバン
ド信号を、シンボル周期と同じ周期のサンプリングクロ
ックでサンプリングしてディジタル信号に変換するＡ／
Ｄ変換器と、前記Ａ／Ｄ変換器により変換されたディジ
タル信号のうちの１シンボル分のデータを保持する第１
のシフトレジスタと、前記第１のシフトレジスタから出
力された１シンボル分のデータを保持する第２のシフト
レジスタと、前記第１のシストレジスタの出力と前記第
２のシフトレジスタの出力とを加算し、該演算結果の最
上位ビットを出力している加算器と、前記加算器から出
力された信号と、前記第１のシフトレジスタの最上位ビ
ットとの排他的論理和を演算し、該演算結果を出力して
いる第１の排他的論理和回路と、前記第１のシフトレジ
スタの最上位ビットと前記第２のシフトレジスタの最上
位ビットの排他的論理和を演算し、該演算結果を出力し
ている第２の排他的論理和回路回路と、前記第１の排他
的論理和回路の出力をデータ入力とし、前記第２の排他
的論理和回路の出力の論理に従い前記データ入力を出力
するか前の状態を保持するか決定するマスク回路とから
構成されるクロック位相検出器と、前記クロック位相検
出器からの出力を入力とし、その雑音成分を抑圧するこ
とによりＡＰＣ電圧を生成して出力しているループフィ
ルタと、前記ＡＰＣ電圧によりその発振周波数が制御さ
れる前記サンプリングクロックを前記Ａ／Ｄ変換器に出
力している電圧制御発振器とを有している。
【００２７】また、本発明の他のクロック同期回路は、
前記マスク回路が、前記電圧制御発振器から出力された
サンプリングクロックと前記第２の排他的論理和回路の
出力との論理積を演算し、該演算結果を出力している論
理積回路と、前記第１の排他的論理和回路の出力をデー
タ入力とし、前記論理積回路の出力をクロック入力と
し、前記クロック位相情報を出力しているフリップフロ
ップ回路とから構成されている。
前記マスク回路が、前記電圧制御発振器から出力された
サンプリングクロックと前記第２の排他的論理和回路の
出力との論理積を演算し、該演算結果を出力している論
理積回路と、前記第１の排他的論理和回路の出力をデー
タ入力とし、前記論理積回路の出力をクロック入力と
し、前記クロック位相情報を出力しているフリップフロ
ップ回路とから構成されている。
【００２８】本発明は、Ａ／Ｄ変換器でアナログベース
バンド信号を変調速度のサンプリングクロックでサンプ
リングした連続する２シンボル分のデータを第１と第２
のシフトレジスタにより保持し、この２シンボル分のデ
ータを加算器により加算してその最上位ビットを出力す
ることにより２シンボルの値を直線補間した場合のサン
プリング間隔の中間点のデータの極性を求め、その中間
点のデータの極性と元のサンプリング点のデータの極性
の関係からサンプリングクロックの位相情報を抽出する
ようにしたものである。したがって、Ａ／Ｄ変換器の倍
速動作を必要とせずにゼロクロス検出方式を行うことが
できる。
バンド信号を変調速度のサンプリングクロックでサンプ
リングした連続する２シンボル分のデータを第１と第２
のシフトレジスタにより保持し、この２シンボル分のデ
ータを加算器により加算してその最上位ビットを出力す
ることにより２シンボルの値を直線補間した場合のサン
プリング間隔の中間点のデータの極性を求め、その中間
点のデータの極性と元のサンプリング点のデータの極性
の関係からサンプリングクロックの位相情報を抽出する
ようにしたものである。したがって、Ａ／Ｄ変換器の倍
速動作を必要とせずにゼロクロス検出方式を行うことが
できる。
【００２９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００３０】（第１の実施形態）図１はＱＰＳＫを用い
た復調装置のブロック図、図２は本発明の第１の実施形
態のクロック同期回路の構成を示したブロック図であ
る。
た復調装置のブロック図、図２は本発明の第１の実施形
態のクロック同期回路の構成を示したブロック図であ
る。
【００３１】図１の復調器は、アナログ乗算器１１、３
１と、ローパスフィルタ（以下ＬＰＦと略す。）１２、
３２と、Ａ／Ｄ変換器１０、３３と、ＶＣＯ４０、５４
と、移相器５０と、制御部５６とから構成されている。
１と、ローパスフィルタ（以下ＬＰＦと略す。）１２、
３２と、Ａ／Ｄ変換器１０、３３と、ＶＣＯ４０、５４
と、移相器５０と、制御部５６とから構成されている。
【００３２】図１の復調器は、直交変調された受信信号
を復調するためのものであるため、同相成分（以下Ｉ
（Ｉｎ−ｐｈａｓｅ）成分と略す。）と直交成分（以下
Ｑ（Ｑｕａｄｒａｔｕｒｅ：直交）成分と略す。）を生
成するための２系統の回路を有している。
を復調するためのものであるため、同相成分（以下Ｉ
（Ｉｎ−ｐｈａｓｅ）成分と略す。）と直交成分（以下
Ｑ（Ｑｕａｄｒａｔｕｒｅ：直交）成分と略す。）を生
成するための２系統の回路を有している。
【００３３】ＶＣＯ５４は、制御部５６によってその周
波数が制御されるローカルオッシレータを生成してい
る。移相器５０は、ＶＣＯ５４からのローカルオッシレ
ータの位相をπ／２だけ移相して出力している。
波数が制御されるローカルオッシレータを生成してい
る。移相器５０は、ＶＣＯ５４からのローカルオッシレ
ータの位相をπ／２だけ移相して出力している。
【００３４】アナログ乗算器１１は、ＶＣＯ５４からの
ローカルオッシレータと受信信号との乗算を行なってい
る。ＬＰＦ１２は、乗算器１１の出力のうちの低域成分
のみを通過させ、アナログベースバンド信号１０１とし
て出力している。
ローカルオッシレータと受信信号との乗算を行なってい
る。ＬＰＦ１２は、乗算器１１の出力のうちの低域成分
のみを通過させ、アナログベースバンド信号１０１とし
て出力している。
【００３５】アナログ乗算器３１は、移相器５０によっ
て移相されたローカルオッシレータと受信信号との間の
乗算を行なっている。ＬＰＦ３２は、乗算器３１の出力
のうちの低域成分のみを通過させ、アナログベースバン
ド信号として出力している。
て移相されたローカルオッシレータと受信信号との間の
乗算を行なっている。ＬＰＦ３２は、乗算器３１の出力
のうちの低域成分のみを通過させ、アナログベースバン
ド信号として出力している。
【００３６】ＶＣＯ４０は、制御部５６から出力される
ＡＰＣ電圧１０３によって制御され、周波数ｆｓのサン
プリングクロック１０２を生成して出力している。
ＡＰＣ電圧１０３によって制御され、周波数ｆｓのサン
プリングクロック１０２を生成して出力している。
【００３７】Ａ／Ｄ変換器１０は、アナログベースバン
ド信号１０１をサンプリングクロック１０２によりサン
プリングしてＱ成分のディジタル信号として出力してい
る。Ａ／Ｄ変換器３３は、ＬＰＦ３２から出力されたア
ナログベースバンド信号１０１をサンプリングクロック
１０２によりサンプリングしてＩ成分のディジタル信号
として出力している。
ド信号１０１をサンプリングクロック１０２によりサン
プリングしてＱ成分のディジタル信号として出力してい
る。Ａ／Ｄ変換器３３は、ＬＰＦ３２から出力されたア
ナログベースバンド信号１０１をサンプリングクロック
１０２によりサンプリングしてＩ成分のディジタル信号
として出力している。
【００３８】制御部５６は、Ａ／Ｄ変換器１０から出力
されたＱ成分のディジタル信号またはＡ／Ｄ変換器３３
から出力されたＩ成分のディジタル信号から位相情報を
抽出し、ＶＣＯ４０によって生成されるサンプリングク
ロック１０２の周波数の制御を行なっている。また、制
御部５６は、ＶＣＯ５４によって生成されるローカルオ
ッシレータの周波数の制御も行なっているが、本実施形
態の動作とは直接関係は無いためその説明は省略する。
されたＱ成分のディジタル信号またはＡ／Ｄ変換器３３
から出力されたＩ成分のディジタル信号から位相情報を
抽出し、ＶＣＯ４０によって生成されるサンプリングク
ロック１０２の周波数の制御を行なっている。また、制
御部５６は、ＶＣＯ５４によって生成されるローカルオ
ッシレータの周波数の制御も行なっているが、本実施形
態の動作とは直接関係は無いためその説明は省略する。
【００３９】ＬＰＦ１２は、乗算器１１の出力のうちの
低域成分のみを通過させ、アナログベースバンド信号１
０１として出力している。
低域成分のみを通過させ、アナログベースバンド信号１
０１として出力している。
【００４０】本実施形態のクロック同期回路は、図２に
示すように、Ａ／Ｄ変換機１０と、クロック位相検出器
２０と、ＶＣＯ４０と、ループフィルタ（ＬＰＦ）３０
とから構成されている。ここで、クロック位相検出器２
０と、ＬＰＦ３０は制御部５６の中に設けられているも
のである。
示すように、Ａ／Ｄ変換機１０と、クロック位相検出器
２０と、ＶＣＯ４０と、ループフィルタ（ＬＰＦ）３０
とから構成されている。ここで、クロック位相検出器２
０と、ＬＰＦ３０は制御部５６の中に設けられているも
のである。
【００４１】また、本実施形態では、Ｑ成分のアナログ
ベースバンド信号１０１を用いてＶＣＯ４０の制御を行
なっているクロック同期回路について説明するが、ＬＰ
Ｆ３２から出力されるＩ成分のアナログベースバンド信
号を用いてＶＣＯ４０の制御を行うクロック同期回路も
同様に構成することができる。
ベースバンド信号１０１を用いてＶＣＯ４０の制御を行
なっているクロック同期回路について説明するが、ＬＰ
Ｆ３２から出力されるＩ成分のアナログベースバンド信
号を用いてＶＣＯ４０の制御を行うクロック同期回路も
同様に構成することができる。
【００４２】クロック位相検出器２０は、Ｆ／Ｆ２１、
２２と、加算器２３と、排他的論理和回路２４、２５
と、マスク回路２８とから構成されている。また、マス
ク回路２８は、論理積回路２６と、Ｆ／Ｆ２７とから構
成されている。
２２と、加算器２３と、排他的論理和回路２４、２５
と、マスク回路２８とから構成されている。また、マス
ク回路２８は、論理積回路２６と、Ｆ／Ｆ２７とから構
成されている。
【００４３】Ｆ／Ｆ２１は、周波数ｆｓのサンプリング
クロック１０２で動作し、Ａ／Ｄ変換器１０の複数ビッ
トの出力を１シンボル分遅延させてから出力している。
Ｆ／Ｆ２２は、周波数ｆｓのサンプリングクロック１０
２で動作し、Ｆ／Ｆ２１の複数ビットの出力を１シンボ
ル分遅延させてから出力している。ここで、Ｆ／Ｆ２
１、２２は、実際には複数のＦ／Ｆが並列に設けられて
いるものであり、シフトレジスタとしての動作を行なっ
ている。
クロック１０２で動作し、Ａ／Ｄ変換器１０の複数ビッ
トの出力を１シンボル分遅延させてから出力している。
Ｆ／Ｆ２２は、周波数ｆｓのサンプリングクロック１０
２で動作し、Ｆ／Ｆ２１の複数ビットの出力を１シンボ
ル分遅延させてから出力している。ここで、Ｆ／Ｆ２
１、２２は、実際には複数のＦ／Ｆが並列に設けられて
いるものであり、シフトレジスタとしての動作を行なっ
ている。
【００４４】加算器２３は、Ｆ／Ｆ２１の複数ビットの
出力とＦ／Ｆ２２の複数ビットの出力を加算し、その加
算結果のＭＳＢを出力している。排他的論理和回路２４
は、加算器２３の出力とＦ／Ｆ２１の出力のＭＳＢとの
排他的論理和を演算し、その演算結果を出力している。
排他的論理和回路２５は、Ｆ／Ｆ２１の出力のＭＳＢ
と、Ｆ／Ｆ２２の出力のＭＳＢとの排他的論理和を演算
し、その演算結果を出力している。
出力とＦ／Ｆ２２の複数ビットの出力を加算し、その加
算結果のＭＳＢを出力している。排他的論理和回路２４
は、加算器２３の出力とＦ／Ｆ２１の出力のＭＳＢとの
排他的論理和を演算し、その演算結果を出力している。
排他的論理和回路２５は、Ｆ／Ｆ２１の出力のＭＳＢ
と、Ｆ／Ｆ２２の出力のＭＳＢとの排他的論理和を演算
し、その演算結果を出力している。
【００４５】論理積回路２６は、ＶＣＯ４０から出力さ
れたサンプリングクロック１０２と排他的論理和回路２
５の出力の論理積を演算し、その演算結果を出力してい
る。Ｆ／Ｆ２７は、排他的論理和回路２４の出力をデー
タ入力とし、論理積回路２６の出力をクロック入力と
し、クロック位相情報を出力している。
れたサンプリングクロック１０２と排他的論理和回路２
５の出力の論理積を演算し、その演算結果を出力してい
る。Ｆ／Ｆ２７は、排他的論理和回路２４の出力をデー
タ入力とし、論理積回路２６の出力をクロック入力と
し、クロック位相情報を出力している。
【００４６】ＬＰＦ３０は、Ｆ／Ｆ２７出力を入力とし
その雑音成分を抑圧することによりＡＰＣ電圧１０３を
生成してＶＣＯ４０に出力している。ここで、ＬＰＦ３
０はアナログ回路でもディジタル回路でも構成すること
ができるが、ディジタル回路で構成した場合、その出力
をＤ／Ａ変換器でアナログ信号に変換してからＶＣＯ４
０に供給する。
その雑音成分を抑圧することによりＡＰＣ電圧１０３を
生成してＶＣＯ４０に出力している。ここで、ＬＰＦ３
０はアナログ回路でもディジタル回路でも構成すること
ができるが、ディジタル回路で構成した場合、その出力
をＤ／Ａ変換器でアナログ信号に変換してからＶＣＯ４
０に供給する。
【００４７】このＬＰＦ３０の具体的な構成例を図３を
参照して説明する。図３（ａ）はＬＰＦ３０をアナログ
のラグリードフィルタで実現した場合を示していて、図
３（ｂ）はＬＰＦ３０をディジタル回路を用いて構成し
た場合を示している。
参照して説明する。図３（ａ）はＬＰＦ３０をアナログ
のラグリードフィルタで実現した場合を示していて、図
３（ｂ）はＬＰＦ３０をディジタル回路を用いて構成し
た場合を示している。
【００４８】図３（ａ）のラグリードフィルタは、抵抗
６１、６３と、コンデンサ６２とから構成されている。
６１、６３と、コンデンサ６２とから構成されている。
【００４９】図３（ｂ）で用いられたディジタル回路
は、ディジタル乗算器６４、６５と、ディジタル加算器
６６、６８と、Ｆ／Ｆ６７とから構成されている。
は、ディジタル乗算器６４、６５と、ディジタル加算器
６６、６８と、Ｆ／Ｆ６７とから構成されている。
【００５０】ここで、図３（ｂ）に示すα、βはＬＰＦ
３０の特性を決定するパラメータである。どちらの場合
も、その帯域内の雑音成分を抑圧して出力している。サ
ンプリングクロック１０２を生成しているＶＣＯ４０は
アナログ回路であるため、図３（ｂ）に示したようにＬ
ＰＦ３０をディジタル回路で構成した場合、ディジタル
回路の出力をＤ／Ａ変換するためのＤ／Ａ変換器６９が
設けられている。
３０の特性を決定するパラメータである。どちらの場合
も、その帯域内の雑音成分を抑圧して出力している。サ
ンプリングクロック１０２を生成しているＶＣＯ４０は
アナログ回路であるため、図３（ｂ）に示したようにＬ
ＰＦ３０をディジタル回路で構成した場合、ディジタル
回路の出力をＤ／Ａ変換するためのＤ／Ａ変換器６９が
設けられている。
【００５１】次に、本実施形態のクロック同期回路の動
作について図面を参照して詳細に説明する。
作について図面を参照して詳細に説明する。
【００５２】Ｆ／Ｆ２１、２２には、周波数ｆｓのサン
プリングクロック１０２でサンプリングされたＴｓ間隔
（Ｔｓ＝１／ｆｓ）のデータが２シンボル分保持されて
いる。この２シンボルの値を加算器２３で加算し、その
ＭＳＢを出力することにより、２シンボルを直線補間し
たデータの極性が得られる。加算結果そのものは補間値
の２倍になっているが、ここで必要なのはその極性だけ
のため、加算結果を１／２倍する、もしくは加算器２３
の各入力を１／２倍する必要はない。
プリングクロック１０２でサンプリングされたＴｓ間隔
（Ｔｓ＝１／ｆｓ）のデータが２シンボル分保持されて
いる。この２シンボルの値を加算器２３で加算し、その
ＭＳＢを出力することにより、２シンボルを直線補間し
たデータの極性が得られる。加算結果そのものは補間値
の２倍になっているが、ここで必要なのはその極性だけ
のため、加算結果を１／２倍する、もしくは加算器２３
の各入力を１／２倍する必要はない。
【００５３】排他的論理和回路２５は、クロック位相を
検出するための条件判定を行なっており、Ｆ／Ｆ２１、
２２の出力が逆極性になっている波形を選択する。そし
て、排他的論理和回路２４は、加算器２３で得られた補
間値の極性とＦ／Ｆ２１の極性の一致不一致を判定して
おり、排他的論理和回路２４出力がクロック位相情報と
なる。
検出するための条件判定を行なっており、Ｆ／Ｆ２１、
２２の出力が逆極性になっている波形を選択する。そし
て、排他的論理和回路２４は、加算器２３で得られた補
間値の極性とＦ／Ｆ２１の極性の一致不一致を判定して
おり、排他的論理和回路２４出力がクロック位相情報と
なる。
【００５４】論理積回路２６とＦ／Ｆ２７はマスク回路
２８を構成しており、排他的論理和回路２５の出力がＨ
の場合のみ排他的論理和回路２４の出力をＡＰＣ値とし
て出力し、排他的論理和回路２５の出力がＬの場合はＦ
／Ｆ２７は前の出力値を保持する。論理積回路２６とＦ
／Ｆ２７は以上の機能を実現するための一例であり、他
の回路構成によっても実現可能である。
２８を構成しており、排他的論理和回路２５の出力がＨ
の場合のみ排他的論理和回路２４の出力をＡＰＣ値とし
て出力し、排他的論理和回路２５の出力がＬの場合はＦ
／Ｆ２７は前の出力値を保持する。論理積回路２６とＦ
／Ｆ２７は以上の機能を実現するための一例であり、他
の回路構成によっても実現可能である。
【００５５】従来のクロック同期回路では、Ａ／Ｄ変換
器で倍速サンプリングすることによりゼロクロス検出方
式でクロック同期を確立することができた。本実施形態
のクロック同期回路では、Ａ／Ｄ変換器１０は変調速度
と同じ速度のサンプリングしか行なっていないにもかか
わらず従来のクロック同期回路と同様にクロック同期を
確率することが可能である。この理由を変調方式がＱＰ
ＳＫの場合を例にとり以下に説明する。
器で倍速サンプリングすることによりゼロクロス検出方
式でクロック同期を確立することができた。本実施形態
のクロック同期回路では、Ａ／Ｄ変換器１０は変調速度
と同じ速度のサンプリングしか行なっていないにもかか
わらず従来のクロック同期回路と同様にクロック同期を
確率することが可能である。この理由を変調方式がＱＰ
ＳＫの場合を例にとり以下に説明する。
【００５６】ゼロクロス検出方式では、Ｔｓ間隔の２つ
のサンプリングデータの極性が異なるという条件が必要
であるため、図４（ａ）の実線で示すような信号遷移だ
けが位相情報検出の対象となる。この波形を見ると図４
（ａ）に矢印で示した２つの最適サンプリング位相の外
側は曲線であるが、内側はほとんど直線とみなすことが
できる。従ってｆｓのクロックで最適サンプリング位相
付近をサンプリングしたときには、その２つのサンプリ
ング値を直線補間したデータは倍速クロックにより本来
の中間点でサンプリングした値と非常に近い。従って、
クロック位相検出器２０から出力される位相特性は、図
４（ｂ）に示すように、倍速サンプリングされた値を用
いた場合とほとんど変わらない位相特性となる。
のサンプリングデータの極性が異なるという条件が必要
であるため、図４（ａ）の実線で示すような信号遷移だ
けが位相情報検出の対象となる。この波形を見ると図４
（ａ）に矢印で示した２つの最適サンプリング位相の外
側は曲線であるが、内側はほとんど直線とみなすことが
できる。従ってｆｓのクロックで最適サンプリング位相
付近をサンプリングしたときには、その２つのサンプリ
ング値を直線補間したデータは倍速クロックにより本来
の中間点でサンプリングした値と非常に近い。従って、
クロック位相検出器２０から出力される位相特性は、図
４（ｂ）に示すように、倍速サンプリングされた値を用
いた場合とほとんど変わらない位相特性となる。
【００５７】図４（ａ）の波形は模式的なもので実際の
アイパターンではこれ以外の遷移も存在するが、それは
図４（ａ）に示した波形の上下に現れるので、平均値で
見た場合、図４（ａ）に示した波形だけで考えても大き
な差はない。最適サンプリング位相から離れた位相では
２つの位相間の波形は曲線となり、補間値と本来の中間
値の差が大きくなるが、その中間値はもはや０から離れ
ているために極性まで誤る確率は低く、同期引き込み過
程のクロック位相情報としては使用可能である。同期が
確立してしまえばサンプリングが行われる場所は、最適
位相付近に限定されるため、サンプリング位相差が大き
い場合の位相情報の誤差は問題にならない。
アイパターンではこれ以外の遷移も存在するが、それは
図４（ａ）に示した波形の上下に現れるので、平均値で
見た場合、図４（ａ）に示した波形だけで考えても大き
な差はない。最適サンプリング位相から離れた位相では
２つの位相間の波形は曲線となり、補間値と本来の中間
値の差が大きくなるが、その中間値はもはや０から離れ
ているために極性まで誤る確率は低く、同期引き込み過
程のクロック位相情報としては使用可能である。同期が
確立してしまえばサンプリングが行われる場所は、最適
位相付近に限定されるため、サンプリング位相差が大き
い場合の位相情報の誤差は問題にならない。
【００５８】最適位相でサンプリングが行われた場合、
サンプリング値の極性はＣ／Ｎが悪い場合でもほぼ確定
する。そしてその補間値はほぼ０の付近となるため、マ
ーク率は５０％となる。ここでマーク率とは、極性が正
となる率である。このときクロック位相検出器２０から
出力される位相情報は、マーク率が５０％であるため、
図４（ｂ）に示すように平均値で０となる。
サンプリング値の極性はＣ／Ｎが悪い場合でもほぼ確定
する。そしてその補間値はほぼ０の付近となるため、マ
ーク率は５０％となる。ここでマーク率とは、極性が正
となる率である。このときクロック位相検出器２０から
出力される位相情報は、マーク率が５０％であるため、
図４（ｂ）に示すように平均値で０となる。
【００５９】最適位相よりやや進んだ位相でサンプリン
グが行われた場合、サンプリング値の極性はＣ／Ｎが悪
い場合でもほぼ確定する。そしてその補間値も０から離
れ、極性がほぼ確定する。このときクロック位相検出器
２０から出力される位相情報は、マーク率が５０％以下
であるため、図４（ｂ）に示すように平均値で負とな
る。
グが行われた場合、サンプリング値の極性はＣ／Ｎが悪
い場合でもほぼ確定する。そしてその補間値も０から離
れ、極性がほぼ確定する。このときクロック位相検出器
２０から出力される位相情報は、マーク率が５０％以下
であるため、図４（ｂ）に示すように平均値で負とな
る。
【００６０】最適位相よりやや遅れた位相でサンプリン
グが行われた場合、サンプリング値の極性はＣ／Ｎが悪
い場合でもほぼ確定する。そしてその補間値も０から離
れ、極性がほぼ確定する。このときクロック位相検出器
２０から出力される位相情報は、マーク率が５０％以上
となるため、図４（ｂ）に示すように平均値で正とな
る。
グが行われた場合、サンプリング値の極性はＣ／Ｎが悪
い場合でもほぼ確定する。そしてその補間値も０から離
れ、極性がほぼ確定する。このときクロック位相検出器
２０から出力される位相情報は、マーク率が５０％以上
となるため、図４（ｂ）に示すように平均値で正とな
る。
【００６１】上記で説明したように、本実施形態のクロ
ック同期回路のように倍速サンプリングを行なわずに変
調速度と同じ速度のサンプリングを行なうとともに補間
値を用いた場合でも図４（ｂ）に示すような位相対ＡＰ
Ｃ値の特性が得られ、このＡＰＣ値によりＶＣＯ４０を
制御すればクロック同期を確立することができる。
ック同期回路のように倍速サンプリングを行なわずに変
調速度と同じ速度のサンプリングを行なうとともに補間
値を用いた場合でも図４（ｂ）に示すような位相対ＡＰ
Ｃ値の特性が得られ、このＡＰＣ値によりＶＣＯ４０を
制御すればクロック同期を確立することができる。
【００６２】（第２の実施形態）次に、本発明の第２の
実施形態の復調装置について説明する。
実施形態の復調装置について説明する。
【００６３】図５は、本発明の第２の実施形態の復調装
置の構成を示したブロック図である。本実施形態の復調
装置は、ローカルオッシレータが非同期である準同期検
波方式の復調装置である。
置の構成を示したブロック図である。本実施形態の復調
装置は、ローカルオッシレータが非同期である準同期検
波方式の復調装置である。
【００６４】本実施形態の復調装置は、図１の第１の実
施形態の復調装置に対して、ＥＰＳ５７がＡ／Ｄ変換器
１０、３３と、制御部５６との間に設けられたものであ
る。本実施形態では、ＶＣＯ５４は制御部５６によって
制御されていない。
施形態の復調装置に対して、ＥＰＳ５７がＡ／Ｄ変換器
１０、３３と、制御部５６との間に設けられたものであ
る。本実施形態では、ＶＣＯ５４は制御部５６によって
制御されていない。
【００６５】本実施形態のように、Ａ／Ｄ変換後にＥＰ
Ｓで搬送波同期を行なう準同期検波方式の復調装置にゼ
ロクロス検出方式のクロック同期回路を適用する場合で
も、クロック同期に必要なデータは変調速度と同じ速度
のデータだけで良いため、ＥＰＳの動作速度を変調速度
にすることができる。従ってＣＭＯＳで回路を構成した
場合、消費電力を半減させることができ、また同じ速度
のデバイスでより高速の変調速度に対応できる。
Ｓで搬送波同期を行なう準同期検波方式の復調装置にゼ
ロクロス検出方式のクロック同期回路を適用する場合で
も、クロック同期に必要なデータは変調速度と同じ速度
のデータだけで良いため、ＥＰＳの動作速度を変調速度
にすることができる。従ってＣＭＯＳで回路を構成した
場合、消費電力を半減させることができ、また同じ速度
のデバイスでより高速の変調速度に対応できる。
【００６６】（第３の実施形態）次に、本発明の第３の
実施形態の復調装置について説明する。図６は、本発明
の第３の実施形態の復調装置の構成を示したブロック図
である。
実施形態の復調装置について説明する。図６は、本発明
の第３の実施形態の復調装置の構成を示したブロック図
である。
【００６７】本実施形態の復調装置は、図５の第２の実
施形態の復調装置に対して、Ａ／Ｄ変換器１０、３３と
ＥＰＳ５７との間に、それぞれロールオフフィルタ（Ｒ
ＯＦ）３４、４４と、間引き回路（ＤＥＣＩＭ）３５、
４５とが設けられているものである。
施形態の復調装置に対して、Ａ／Ｄ変換器１０、３３と
ＥＰＳ５７との間に、それぞれロールオフフィルタ（Ｒ
ＯＦ）３４、４４と、間引き回路（ＤＥＣＩＭ）３５、
４５とが設けられているものである。
【００６８】ロールオフフィルタ３４、４４をディジタ
ル信号処理回路により構成するために４倍以上のクロッ
クでＡ／Ｄ変換を行なうような本実施形態の復調装置に
対しても、ロールオフフィルタ３４、４４以降のデータ
を間引き回路３５、４５によりＴｓ間隔のデータに間引
くことにより上記第１の実施形態で説明したようなクロ
ック同期回路を適用することができる。
ル信号処理回路により構成するために４倍以上のクロッ
クでＡ／Ｄ変換を行なうような本実施形態の復調装置に
対しても、ロールオフフィルタ３４、４４以降のデータ
を間引き回路３５、４５によりＴｓ間隔のデータに間引
くことにより上記第１の実施形態で説明したようなクロ
ック同期回路を適用することができる。
【００６９】上記第１から第３の実施形態では、ＱＰＳ
Ｋ変調方式を用いた場合を用いて説明したが、本発明は
これに限定されるものではなく、多値ＱＡＭ変調方式を
用いた場合でも同様に本発明を適用することができるも
のである。
Ｋ変調方式を用いた場合を用いて説明したが、本発明は
これに限定されるものではなく、多値ＱＡＭ変調方式を
用いた場合でも同様に本発明を適用することができるも
のである。
【００７０】
【発明の効果】以上説明したように、本発明は、Ａ／Ｄ
変換を倍速で行うことなく、ゼロクロス検出方式のクロ
ック同期回路を構成することができる。そのため、高速
で動作する高価なＡ／Ｄ変換器やＥＰＳを使用する必要
がなくなりコストと消費電力を削減することができると
いう効果を有する。
変換を倍速で行うことなく、ゼロクロス検出方式のクロ
ック同期回路を構成することができる。そのため、高速
で動作する高価なＡ／Ｄ変換器やＥＰＳを使用する必要
がなくなりコストと消費電力を削減することができると
いう効果を有する。
【図１】本発明の第１の実施形態の復調装置の構成を示
したブロック図である。
したブロック図である。
【図２】図１の復調装置で用いられているクロック同期
回路の構成を示したブロック図である。
回路の構成を示したブロック図である。
【図３】図２中のＬＰＦ３０をアナログ回路で構成した
場合の回路図（図３（ａ））および、デジタル回路によ
り構成した場合のブロック図（図３（ｂ））である。
場合の回路図（図３（ａ））および、デジタル回路によ
り構成した場合のブロック図（図３（ｂ））である。
【図４】最適サンプリング位相を説明するための図（図
４（ａ））、およびクロック位相検出器２０から出力さ
れる位相特性を示した図（図４（ｂ））である。
４（ａ））、およびクロック位相検出器２０から出力さ
れる位相特性を示した図（図４（ｂ））である。
【図５】本発明の第２の実施形態の復調装置の構成を示
したブロック図である。
したブロック図である。
【図６】本発明の第３の実施形態の復調装置の構成を示
したブロック図である。
したブロック図である。
【図７】従来のクロック同期回路の構成を示したブロッ
ク図である。
ク図である。
【図８】図７中の条件判定回路７０の回路図である。
【図９】アナログベースバンド信号１０１のアイパター
ンとサンプリングクロック２０２の位相との関係を示し
た図である。
ンとサンプリングクロック２０２の位相との関係を示し
た図である。
１０ Ａ／Ｄ変換器 １１ アナログ乗算器 １２ ローパスフィルタ（ＬＰＦ） ２０ クロック位相検出器 ２１、２２ フリップフロップ回路 ２３ 加算器 ２４、２５ 排他的論理和回路 ２６ 論理積回路 ２７ フリップフロップ回路 ２８ マスク回路 ３０ ループフィルタ（ＬＰＦ） ３１ アナログ乗算器 ３２ ローパスフィルタ（ＬＰＦ） ３３ Ａ／Ｄ変換器 ３４ ロールオフフィルタ（ＲＯＦ） ３５ 間引き回路（ＤＥＣＩＭ） ４０ 電圧制御発振器 ４４ ロールオフフィルタ（ＲＯＦ） ４５ 間引き回路（ＤＥＣＩＭ） ５０ 移相器 ５１〜５３ フリップフロップ回路 ５４ 電圧制御発振器 ５６ 制御部（ＣＯＮＴ） ５７ 無限移相器（ＥＰＳ） ５９ 電圧制御発振器 ６０ 分周器 ６１ 抵抗 ６２ コンデンサ ６３ 抵抗 ６４、６５ ディジタル乗算器 ６６ ディジタル加算器 ６７ フリップフロップ回路 ６８ ディジタル加算器 ６９ Ｄ／Ａ変換器 ７０ 条件判定回路 ９１ フリップフロップ回路 ９２、９３ 排他的論理和回路 ９４ 論理積回路 ９５ フリップフロップ回路 １０１ アナログベースバンド信号 １０２ サンプリングクロック １０３ ＡＰＣ電圧 １１０ Ａ／Ｄ変換器 １２０ クロック位相検出器 １２８ マスク回路 １３０ ループフィルタ（ＬＰＦ） １４０ 電圧制御発振器 ２０２ サンプリングクロック
Claims (6)
- 【請求項１】 アナログベースバンド信号を、シンボル
周期と同じ周期のサンプリングクロックでサンプリング
してディジタル信号に変換するＡ／Ｄ変換器と、前記Ａ
／Ｄ変換器により変換されたディジタル信号のうちの１
シンボル分のデータを保持する第１のシフトレジスタ
と、前記第１のシフトレジスタから出力された１シンボ
ル分のデータを保持する第２のシフトレジスタと、前記
第１のシストレジスタの出力と前記第２のシフトレジス
タの出力とを加算し、該演算結果の最上位ビットを出力
している加算器と、前記加算器から出力された信号と、
前記第１のシフトレジスタの最上位ビットとの排他的論
理和を演算し、該演算結果を出力している第１の排他的
論理和回路と、前記第１のシフトレジスタの最上位ビッ
トと前記第２のシフトレジスタの最上位ビットの排他的
論理和を演算し、該演算結果を出力している第２の排他
的論理和回路回路と、前記第１の排他的論理和回路の出
力をデータ入力とし、前記第２の排他的論理和回路の出
力の論理に従い前記データ入力を出力するか前の状態を
保持するか決定するマスク回路とから構成されるクロッ
ク位相検出器と、 前記クロック位相検出器からの出力を入力とし、その雑
音成分を抑圧することによりＡＰＣ電圧を生成して出力
しているループフィルタと、 前記ＡＰＣ電圧によりその発振周波数が制御される前記
サンプリングクロックを前記Ａ／Ｄ変換器に出力してい
る電圧制御発振器と、 を有するクロック同期回路。 - 【請求項２】 前記マスク回路が、 前記電圧制御発振器から出力されたサンプリングクロッ
クと前記第２の排他的論理和回路の出力との論理積を演
算し、該演算結果を出力している論理積回路と、 前記第１の排他的論理和回路の出力をデータ入力とし、
前記論理積回路の出力をクロック入力とし、前記クロッ
ク位相情報を出力しているフリップフロップ回路とから
構成されている請求項１記載のクロック同期回路。 - 【請求項３】 前記ループフィルタがラグリードフィル
タである請求項１または２記載のクロック同期回路。 - 【請求項４】 前記ループフィルタがディジタル回路
と、Ｄ／Ａ変換器とから構成されている請求項１または
２記載のクロック同期回路。 - 【請求項５】 前記Ａ／Ｄ変換器と、前記クロック位相
検出器との間に無限移相器をさらに有する請求項１から
４のいずれか１項記載のクロック同期回路。 - 【請求項６】 前記無限移相器と、前記クロック位相検
出器との間にロールオフフィルタと、間引き回路をさら
に有する請求項５記載のクロック同期回路
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|---|---|---|---|
| JP10215724A JP2000049882A (ja) | 1998-07-30 | 1998-07-30 | クロック同期回路 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10215724A JP2000049882A (ja) | 1998-07-30 | 1998-07-30 | クロック同期回路 |
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ID=16677142
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|---|---|---|---|
| JP10215724A Pending JP2000049882A (ja) | 1998-07-30 | 1998-07-30 | クロック同期回路 |
Country Status (2)
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| JP (1) | JP2000049882A (ja) |
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1998
- 1998-07-30 JP JP10215724A patent/JP2000049882A/ja active Pending
-
1999
- 1999-07-28 US US09/362,491 patent/US6127897A/en not_active Expired - Fee Related
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