JP2849804B2 - メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 - Google Patents
メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法Info
- Publication number
- JP2849804B2 JP2849804B2 JP7265973A JP26597395A JP2849804B2 JP 2849804 B2 JP2849804 B2 JP 2849804B2 JP 7265973 A JP7265973 A JP 7265973A JP 26597395 A JP26597395 A JP 26597395A JP 2849804 B2 JP2849804 B2 JP 2849804B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- circuit
- memory element
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【0001】
【発明の属する技術分野】本発明はインターフェイス回
路及びアクセス方法に関し、特に、メモリーアクセスの
インターフェイス回路及びメモリーアクセスの方法に関
する。
路及びアクセス方法に関し、特に、メモリーアクセスの
インターフェイス回路及びメモリーアクセスの方法に関
する。
【0002】
【従来の技術】従来、メモリーデータを読み取る方式と
して、直列式と並列式との2種があった。図9は従来
の、直列式でメモリーデータを読み取る回路のブロック
図である。図示の読み取り回路は、シフトレジスタ2
と、デコードメモリー素子3と、出力レジスタ4とを備
えてなり、読み取ろうとするデータはデコードメモリー
素子3に記憶され、このデコードメモリー素子がシフト
レジスタ2及び出力レジスタ4と共に、ピンAIN,D
OUT,CLK及びCS↓(本明細書において、↓はピ
ンのアクティブ入力がLであることを意味するものとし
て用いる。)を有するICパッケージ1内に配置されて
いる。
して、直列式と並列式との2種があった。図9は従来
の、直列式でメモリーデータを読み取る回路のブロック
図である。図示の読み取り回路は、シフトレジスタ2
と、デコードメモリー素子3と、出力レジスタ4とを備
えてなり、読み取ろうとするデータはデコードメモリー
素子3に記憶され、このデコードメモリー素子がシフト
レジスタ2及び出力レジスタ4と共に、ピンAIN,D
OUT,CLK及びCS↓(本明細書において、↓はピ
ンのアクティブ入力がLであることを意味するものとし
て用いる。)を有するICパッケージ1内に配置されて
いる。
【0003】図10は図9のタイミングチャートであ
り、以下図9及び図10に基づいて直列式の読み取り動
作を説明する。
り、以下図9及び図10に基づいて直列式の読み取り動
作を説明する。
【0004】CS↓はICパッケージ1(すなわち、I
C1)内に位置された回路を動作状態とする可能化パル
ス(Lレベル)を受信し、CLKピンはタイム・パルス
信号を受信し、AINピンはアドレス信号を受信するた
めに使用される。ここに、デコードメモリー素子3の各
アドレスが14ビットであれば、AINピンは、1ビッ
トの直列式で順次14個のアドレス信号A0−A13を
受信し、これに伴い、シフトレジスタ2も順次A0−A
13を受信する。そしてA0−A13が完全に受信され
た後、再度A0−A13をデコードメモリー素子3に出
力し、これらをデコードメモリー素子3が受信した後、
デコードすると共に、アドレスA0−A13に格納され
たデータD0−D7を出力レジスタ4に出力し、この出
力レジスタ4によりD0−D7を、1ビットずつの直列
式でピンDOUTを介して出力する。
C1)内に位置された回路を動作状態とする可能化パル
ス(Lレベル)を受信し、CLKピンはタイム・パルス
信号を受信し、AINピンはアドレス信号を受信するた
めに使用される。ここに、デコードメモリー素子3の各
アドレスが14ビットであれば、AINピンは、1ビッ
トの直列式で順次14個のアドレス信号A0−A13を
受信し、これに伴い、シフトレジスタ2も順次A0−A
13を受信する。そしてA0−A13が完全に受信され
た後、再度A0−A13をデコードメモリー素子3に出
力し、これらをデコードメモリー素子3が受信した後、
デコードすると共に、アドレスA0−A13に格納され
たデータD0−D7を出力レジスタ4に出力し、この出
力レジスタ4によりD0−D7を、1ビットずつの直列
式でピンDOUTを介して出力する。
【0005】直列式読み取り方式の利点は、デコードメ
モリー素子3を読み取るインターフェイス回路は一本の
アドレスピンと一本のデータ出力ピンしか必要としない
点にある。従って、デコードメモリー素子3のメモリー
容量が拡張された場合、入力アドレスのビット数を増加
すればよく、ICパッケージ1のピン数を変更する必要
がないので、周辺機器のこれに対応するシステム構造を
変更する必要がない。さらにはパッケージのコストを節
約し、メモリーICの制御に必要な信号数を減少するこ
とができる。
モリー素子3を読み取るインターフェイス回路は一本の
アドレスピンと一本のデータ出力ピンしか必要としない
点にある。従って、デコードメモリー素子3のメモリー
容量が拡張された場合、入力アドレスのビット数を増加
すればよく、ICパッケージ1のピン数を変更する必要
がないので、周辺機器のこれに対応するシステム構造を
変更する必要がない。さらにはパッケージのコストを節
約し、メモリーICの制御に必要な信号数を減少するこ
とができる。
【0006】しかしながら、直列式の読み取り速度は極
めて遅く、1ビット書き込むごとに、又は1データビッ
トを読み取るごとに1クロック分の時間を要し、極めて
時間がかかることから通常は低速のものに応用されてい
た。
めて遅く、1ビット書き込むごとに、又は1データビッ
トを読み取るごとに1クロック分の時間を要し、極めて
時間がかかることから通常は低速のものに応用されてい
た。
【0007】このほかに、前後2個のアドレス信号のビ
ット差異が大きくない場合、例えば2個の32ビットの
アドレス信号間で8ビットのみ違う場合には、直列式の
読み取り方法では後のアドレス信号の32ビット全部を
入力してからでなければ、後のアドレス信号の指すデー
タを読み取ることができず、改変された8ビットのみを
入力することはできない。これは、アドレス信号の入力
及びデータ信号出力が、単一の固定的タイム・パルス信
号(図10のCLK)で制御されるため、アドレス信号
が異なるビット数の場合に、外部の周辺制御回路はアド
レスの書き込みとデータ読み出しの時間を調整すること
ができないからである。
ット差異が大きくない場合、例えば2個の32ビットの
アドレス信号間で8ビットのみ違う場合には、直列式の
読み取り方法では後のアドレス信号の32ビット全部を
入力してからでなければ、後のアドレス信号の指すデー
タを読み取ることができず、改変された8ビットのみを
入力することはできない。これは、アドレス信号の入力
及びデータ信号出力が、単一の固定的タイム・パルス信
号(図10のCLK)で制御されるため、アドレス信号
が異なるビット数の場合に、外部の周辺制御回路はアド
レスの書き込みとデータ読み出しの時間を調整すること
ができないからである。
【0008】簡便なメモリーデータ読み取り方法の場合
は、通常読み取られるデータはいずれもデコードメモリ
ー素子内の連続したアドレスに格納され、またたとえ前
後のアドレス信号が非連続的であっても、通常は少数の
ビットしか変化せず、この場合、連続的アドレス信号の
連続的入力又はアドレスビットの差異の極めて少ないア
ドレス信号の入力が多い場合には、直列式の読み取り方
式は速度的に不利である。
は、通常読み取られるデータはいずれもデコードメモリ
ー素子内の連続したアドレスに格納され、またたとえ前
後のアドレス信号が非連続的であっても、通常は少数の
ビットしか変化せず、この場合、連続的アドレス信号の
連続的入力又はアドレスビットの差異の極めて少ないア
ドレス信号の入力が多い場合には、直列式の読み取り方
式は速度的に不利である。
【0009】図11は従来の、並列式でメモリーデータ
を読み取る回路のブロック図である。図11はデコード
メモリー素子5を表し、図9と異なる点は、図11は1
4ビットのアドレス信号が同時にデコードメモリー素子
5に入力され、デコードした後再び同時に前記アドレス
信号が示すアドレスに格納されたデータを出力するた
め、デコードメモリー素子5は14本のアドレス受信ピ
ンA0−A13、及び8本のデータ出力ピンD0−D7
を具備していなければならず、さらにデコードメモリー
素子5はチップ選択ピン(chip-selection pin)CS↓
及び出力可能化ピン(output-enabling pin)OE↓を具
備することにある。図12は図11における回路の各ピ
ンの信号のタイミングを示す。
を読み取る回路のブロック図である。図11はデコード
メモリー素子5を表し、図9と異なる点は、図11は1
4ビットのアドレス信号が同時にデコードメモリー素子
5に入力され、デコードした後再び同時に前記アドレス
信号が示すアドレスに格納されたデータを出力するた
め、デコードメモリー素子5は14本のアドレス受信ピ
ンA0−A13、及び8本のデータ出力ピンD0−D7
を具備していなければならず、さらにデコードメモリー
素子5はチップ選択ピン(chip-selection pin)CS↓
及び出力可能化ピン(output-enabling pin)OE↓を具
備することにある。図12は図11における回路の各ピ
ンの信号のタイミングを示す。
【0010】並列式の利点は各ビットのアドレス及びデ
ータがいずれも対応するピンにより受信又は出力される
ので、一回の読み取りで完全に揃ったデータを得ること
ができ、読み取りが高速であることにある。
ータがいずれも対応するピンにより受信又は出力される
ので、一回の読み取りで完全に揃ったデータを得ること
ができ、読み取りが高速であることにある。
【0011】しかしながらその欠点は、ピンが多すぎ、
パッケージのコストが増大することである。また、デコ
ードメモリー素子5を制御する外部の制御器は相当数の
ピンを用いてこれらのアドレスピン及びデータピンを制
御しなければならないので、制御器の制御ピンが増加し
てしまう。また、一旦デコードメモリー素子5が拡張さ
れると、全体のデコードメモリー素子5のピン数が増加
するため、外部周辺の制御システムを改めてレイアウト
し設計しなければならない。
パッケージのコストが増大することである。また、デコ
ードメモリー素子5を制御する外部の制御器は相当数の
ピンを用いてこれらのアドレスピン及びデータピンを制
御しなければならないので、制御器の制御ピンが増加し
てしまう。また、一旦デコードメモリー素子5が拡張さ
れると、全体のデコードメモリー素子5のピン数が増加
するため、外部周辺の制御システムを改めてレイアウト
し設計しなければならない。
【0012】上記課題を解決するため、本発明は効果的
にメモリーデータのアクセス速度を向上させるメモリー
アクセスのインターフェイス回路及びメモリーアクセス
の方法を提供することを主たる目的とする。
にメモリーデータのアクセス速度を向上させるメモリー
アクセスのインターフェイス回路及びメモリーアクセス
の方法を提供することを主たる目的とする。
【0013】本発明の他の目的は効果的にメモリーのピ
ン数とパッケージのコストを低下させることができるメ
モリーアクセスのインターフェイス回路及びメモリーア
クセスの方法を提供することにある。
ン数とパッケージのコストを低下させることができるメ
モリーアクセスのインターフェイス回路及びメモリーア
クセスの方法を提供することにある。
【0014】
【課題を解決するための手段】上記目的を達成するた
め、本発明メモリーアクセスのインターフェイス回路
は、各アドレスがそれぞれ1データに対応する複数のア
ドレスを備えたデコードメモリー素子のデータを読み取
るインターフェイス回路であって、外部から何回かに分
けて直列的に入力される前記デコードメモリー素子の1
アドレス信号を記憶し、前記アドレス信号を同一時間に
前記デコードメモリー素子に出力するアドレス記憶回路
と、前記アドレス信号が示すアドレスに格納された前記
デコードメモリー素子のデータを一時に記憶するデータ
出力緩衝回路と、前記アドレス記憶回路と前記データ出
力緩衝回路とに接続され、前記アドレス記憶回路が同時
に受信できるビット数と、前記データ出力緩衝回路が同
時に出力できるビット数とを設定するビット選択回路
と、前記アドレス記憶回路と前記データ出力緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ出力
緩衝回路に入力される可能化信号と、前記デコードメモ
リー素子に入力される読み書き信号とを出力する制御回
路とを備え、複数のアドレス/データピンの一部が、前
記アドレス及びデータを分割して転送するための外部の
制御器に電気的に接続され、前記複数のアドレス/デー
タピンの前記一部の数は、前記ビット選択回路により設
定されたビット数に応じて決定される。
め、本発明メモリーアクセスのインターフェイス回路
は、各アドレスがそれぞれ1データに対応する複数のア
ドレスを備えたデコードメモリー素子のデータを読み取
るインターフェイス回路であって、外部から何回かに分
けて直列的に入力される前記デコードメモリー素子の1
アドレス信号を記憶し、前記アドレス信号を同一時間に
前記デコードメモリー素子に出力するアドレス記憶回路
と、前記アドレス信号が示すアドレスに格納された前記
デコードメモリー素子のデータを一時に記憶するデータ
出力緩衝回路と、前記アドレス記憶回路と前記データ出
力緩衝回路とに接続され、前記アドレス記憶回路が同時
に受信できるビット数と、前記データ出力緩衝回路が同
時に出力できるビット数とを設定するビット選択回路
と、前記アドレス記憶回路と前記データ出力緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ出力
緩衝回路に入力される可能化信号と、前記デコードメモ
リー素子に入力される読み書き信号とを出力する制御回
路とを備え、複数のアドレス/データピンの一部が、前
記アドレス及びデータを分割して転送するための外部の
制御器に電気的に接続され、前記複数のアドレス/デー
タピンの前記一部の数は、前記ビット選択回路により設
定されたビット数に応じて決定される。
【0015】前記デコードメモリー素子は読出し専用記
憶装置であり、前記アドレス記憶回路は、好適には、前
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号を記憶するアドレスカウンタと、前記
ビット選択回路、前記アドレスカウンタ及び前記制御回
路に接続され、前記ビット選択回路内に設定されたビッ
ト数に基づいて複数のアドレスポインタ信号を発生さ
せ、外部より前記デコードメモリー素子のアドレス信号
を入力する度に前記アドレスポインタ信号を提供して、
前記アドレスカウンタが前記アドレスを記憶するのに必
要なアドレスポインタとするアドレスポインタ発生器と
を備える。
憶装置であり、前記アドレス記憶回路は、好適には、前
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号を記憶するアドレスカウンタと、前記
ビット選択回路、前記アドレスカウンタ及び前記制御回
路に接続され、前記ビット選択回路内に設定されたビッ
ト数に基づいて複数のアドレスポインタ信号を発生さ
せ、外部より前記デコードメモリー素子のアドレス信号
を入力する度に前記アドレスポインタ信号を提供して、
前記アドレスカウンタが前記アドレスを記憶するのに必
要なアドレスポインタとするアドレスポインタ発生器と
を備える。
【0016】好適には、前記データ出力緩衝回路は、前
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されているデータを記憶し、何回かに分
けて直列的に出力する1方向データ緩衝器と、前記ビッ
ト選択回路、前記データ緩衝器及び前記制御回路に接続
され、前記ビット選択回路内に設定されたビット数に基
づいて、複数のデータ出力ポインタを発生させることに
より、前記データ緩衝器がこれら複数のデータ出力ポイ
ンタに基づいて、前記データ緩衝器により出力されるべ
き度毎のデータビットを決定するデータポインタ発生器
とを備える。
記制御回路及び前記デコードメモリー素子に接続され、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されているデータを記憶し、何回かに分
けて直列的に出力する1方向データ緩衝器と、前記ビッ
ト選択回路、前記データ緩衝器及び前記制御回路に接続
され、前記ビット選択回路内に設定されたビット数に基
づいて、複数のデータ出力ポインタを発生させることに
より、前記データ緩衝器がこれら複数のデータ出力ポイ
ンタに基づいて、前記データ緩衝器により出力されるべ
き度毎のデータビットを決定するデータポインタ発生器
とを備える。
【0017】ここで、前記アドレス記憶回路が一度に受
信するアドレスのビット数は前記デコードメモリー素子
のアドレスのビット数よりも少なく、前記データ出力緩
衝回路により一度に出力されるデータのビット数は前記
デコードメモリー素子の各アドレスに格納されているデ
ータのビット数よりも少ない。
信するアドレスのビット数は前記デコードメモリー素子
のアドレスのビット数よりも少なく、前記データ出力緩
衝回路により一度に出力されるデータのビット数は前記
デコードメモリー素子の各アドレスに格納されているデ
ータのビット数よりも少ない。
【0018】また、上記目的を達成する為の本発明のメ
モリーアクセスのインターフェイス回路は、読み取り及
び書き込みの2種の状態を備えた、デコードメモリー素
子のデータをアクセスするインターフェイス回路であっ
て、外部から何回かに分けて直列的に入力される前記デ
コードメモリー素子のアドレス信号を記憶し、前記アド
レス信号を同一時間に前記デコードメモリー素子に出力
するアドレス記憶回路と、前記インターフェイス回路が
読み取り状態にある時には前記アドレス信号が示すアド
レスに格納された前記デコードメモリー素子のデータを
一時に記憶し、逆に前記インターフェイス回路が書き込
み状態にある時には、外部より入力されたデータを一時
に記憶するデータ緩衝回路と、前記アドレス記憶回路と
前記データ緩衝回路とに接続され、前記アドレス記憶回
路が同時に受信できるビット数と、及び前記データ緩衝
回路が同時に出力できるビット数に設定するビット選択
回路と、前記アドレス記憶回路と前記データ緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ緩衝
回路とに入力される可能化信号と、前記デコードメモリ
ー素子に入力される読み書き信号とを出力すると共に、
前記インターフェイス回路を制御するための信号を発生
させる制御回路とを備え、複数のアドレス/データピン
の一部が、前記アドレス及びデータを分割して転送する
ための外部の制御器に電気的に接続され、前記複数のア
ドレス/データピンの前記一部の数は、前記ビット選択
回路により設定されたビット数に応じて決定される。
モリーアクセスのインターフェイス回路は、読み取り及
び書き込みの2種の状態を備えた、デコードメモリー素
子のデータをアクセスするインターフェイス回路であっ
て、外部から何回かに分けて直列的に入力される前記デ
コードメモリー素子のアドレス信号を記憶し、前記アド
レス信号を同一時間に前記デコードメモリー素子に出力
するアドレス記憶回路と、前記インターフェイス回路が
読み取り状態にある時には前記アドレス信号が示すアド
レスに格納された前記デコードメモリー素子のデータを
一時に記憶し、逆に前記インターフェイス回路が書き込
み状態にある時には、外部より入力されたデータを一時
に記憶するデータ緩衝回路と、前記アドレス記憶回路と
前記データ緩衝回路とに接続され、前記アドレス記憶回
路が同時に受信できるビット数と、及び前記データ緩衝
回路が同時に出力できるビット数に設定するビット選択
回路と、前記アドレス記憶回路と前記データ緩衝回路と
に接続され、前記アドレス記憶回路及び前記データ緩衝
回路とに入力される可能化信号と、前記デコードメモリ
ー素子に入力される読み書き信号とを出力すると共に、
前記インターフェイス回路を制御するための信号を発生
させる制御回路とを備え、複数のアドレス/データピン
の一部が、前記アドレス及びデータを分割して転送する
ための外部の制御器に電気的に接続され、前記複数のア
ドレス/データピンの前記一部の数は、前記ビット選択
回路により設定されたビット数に応じて決定される。
【0019】前記デコードメモリー素子はランダムアク
セスメモリー素子であり、前記アドレス記憶回路は、好
適には、前記制御回路及び前記デコードメモリー素子に
接続され、前記アドレス信号を記憶するアドレスカウン
タと、前記ビット選択回路、前記アドレスカウンタ及び
前記制御回路に接続され前記ビット選択回路内に設定さ
れたビット数に基づいて複数のアドレスポインタ信号を
発生させ、外部から前記デコードメモリー素子のアドレ
ス信号が入力される度に前記アドレスポインタ信号を提
供して、前記アドレスカウンタが前記アドレスを記憶す
るのに必要なアドレスポインタとするアドレスポインタ
発生器とを備える。
セスメモリー素子であり、前記アドレス記憶回路は、好
適には、前記制御回路及び前記デコードメモリー素子に
接続され、前記アドレス信号を記憶するアドレスカウン
タと、前記ビット選択回路、前記アドレスカウンタ及び
前記制御回路に接続され前記ビット選択回路内に設定さ
れたビット数に基づいて複数のアドレスポインタ信号を
発生させ、外部から前記デコードメモリー素子のアドレ
ス信号が入力される度に前記アドレスポインタ信号を提
供して、前記アドレスカウンタが前記アドレスを記憶す
るのに必要なアドレスポインタとするアドレスポインタ
発生器とを備える。
【0020】前記データ緩衝回路は、好適には、前記制
御回路及び前記デコードメモリー素子に接続されて、前
記インターフェイス回路が読み取り状態にある時には、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されたデータを一時に記憶し、何回かに
分けて直列的にデータを外部に出力し、逆に、前記イン
ターフェイス回路が書き込み状態にある時には、外部か
ら何回かに分けて入力されたデータを一時に記憶して、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに前記データが書き込まれるようにされている
2方向データ緩衝器と、前記ビット選択回路、前記2方
向データ緩衝器及び前記制御回路に接続され、前記ビッ
ト選択回路内に設定されたビット数に基づいてデータ出
力ポインタ信号を前記2方向データ緩衝器に提供するこ
とにより、前記2方向データ緩衝器により毎度出力され
るべき出力/入力のデータビットを決定するデータポイ
ンタ発生器とを備える。
御回路及び前記デコードメモリー素子に接続されて、前
記インターフェイス回路が読み取り状態にある時には、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに格納されたデータを一時に記憶し、何回かに
分けて直列的にデータを外部に出力し、逆に、前記イン
ターフェイス回路が書き込み状態にある時には、外部か
ら何回かに分けて入力されたデータを一時に記憶して、
前記アドレス信号が示す前記デコードメモリー素子内の
アドレスに前記データが書き込まれるようにされている
2方向データ緩衝器と、前記ビット選択回路、前記2方
向データ緩衝器及び前記制御回路に接続され、前記ビッ
ト選択回路内に設定されたビット数に基づいてデータ出
力ポインタ信号を前記2方向データ緩衝器に提供するこ
とにより、前記2方向データ緩衝器により毎度出力され
るべき出力/入力のデータビットを決定するデータポイ
ンタ発生器とを備える。
【0021】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記各デコードメモリー素子のアド
レスのビット数よりも少なく、そして前記データ緩衝器
が一度に入出力するデータビット数は前記デコードメモ
リー素子の各アドレスに対応するデータのビット数より
少ない。
ドレスのビット数は前記各デコードメモリー素子のアド
レスのビット数よりも少なく、そして前記データ緩衝器
が一度に入出力するデータビット数は前記デコードメモ
リー素子の各アドレスに対応するデータのビット数より
少ない。
【0022】さらに、前記目的を達成するため本発明の
メモリー読み取り方法は、複数のアドレス/データピン
の一部が、アドレス及びデータを分割して転送するため
の外部の制御器に電気的に接続され、前記複数のアドレ
ス/データピンの前記一部の数を、ビット選択回路によ
り設定されたビット数に応じて決定するステップと、前
記デコードメモリー素子の1アドレス分の信号が完全に
記憶されるまで、外部から前記アドレス信号の一部を順
次受信記憶するステップと、前記アドレス信号を前記デ
コードメモリー素子へ一度に送信するステップと、前記
アドレス信号が示すアドレスのデータを前記デコードメ
モリー素子から一度に受信記憶するステップと、前記ア
ドレス信号が示すアドレスのデータが完全に出力される
まで、データの一部を外部に順次出力するステップとを
有する。
メモリー読み取り方法は、複数のアドレス/データピン
の一部が、アドレス及びデータを分割して転送するため
の外部の制御器に電気的に接続され、前記複数のアドレ
ス/データピンの前記一部の数を、ビット選択回路によ
り設定されたビット数に応じて決定するステップと、前
記デコードメモリー素子の1アドレス分の信号が完全に
記憶されるまで、外部から前記アドレス信号の一部を順
次受信記憶するステップと、前記アドレス信号を前記デ
コードメモリー素子へ一度に送信するステップと、前記
アドレス信号が示すアドレスのデータを前記デコードメ
モリー素子から一度に受信記憶するステップと、前記ア
ドレス信号が示すアドレスのデータが完全に出力される
まで、データの一部を外部に順次出力するステップとを
有する。
【0023】また、前記目的を達成するため、本発明デ
コードメモリー素子の書き込み方法は、複数のアドレス
/データピンの一部が、アドレス及びデータを分割して
転送するための外部の制御器に電気的に接続され、前記
複数のアドレス/データピンの前記一部の数を、ビット
選択回路により設定されたビット数に応じて決定するス
テップと、前記デコードメモリー素子の1アドレス分の
信号が完全に記憶されるまで、外部から前記アドレス信
号の一部を順次受信記憶するステップと、前記アドレス
信号が示すアドレスに格納すべきデータが完全に記憶さ
れるまで、外部からデータの一部を順次受信記憶するス
テップと、前記アドレス信号が示す前記デコードメモリ
ー素子内のアドレスにデータを一度に書き込むステップ
とを有する。
コードメモリー素子の書き込み方法は、複数のアドレス
/データピンの一部が、アドレス及びデータを分割して
転送するための外部の制御器に電気的に接続され、前記
複数のアドレス/データピンの前記一部の数を、ビット
選択回路により設定されたビット数に応じて決定するス
テップと、前記デコードメモリー素子の1アドレス分の
信号が完全に記憶されるまで、外部から前記アドレス信
号の一部を順次受信記憶するステップと、前記アドレス
信号が示すアドレスに格納すべきデータが完全に記憶さ
れるまで、外部からデータの一部を順次受信記憶するス
テップと、前記アドレス信号が示す前記デコードメモリ
ー素子内のアドレスにデータを一度に書き込むステップ
とを有する。
【0024】
【発明の実施の形態】本発明のその他、目的、構成特徴
及び効果は以下添付図を参照しながら実施形態を説明す
ればよく理解できるであろう。勿論本発明はこれら実施
形態に限定されるものでなく、本発明の技術的思想、並
びに添付クレームの範囲を逸脱しない限り、種々の修
飾、変更が許容されるのはいうまでもない。
及び効果は以下添付図を参照しながら実施形態を説明す
ればよく理解できるであろう。勿論本発明はこれら実施
形態に限定されるものでなく、本発明の技術的思想、並
びに添付クレームの範囲を逸脱しない限り、種々の修
飾、変更が許容されるのはいうまでもない。
【0025】図1は本願発明に係るメモリー読み取りの
インターフェイス回路6の好適な実施形態を示すブロッ
ク図である。前記インターフェイス回路6はデコードメ
モリー素子11のデータを読み取るためのもので、この
インターフェイス回路6には、制御回路7と、アドレス
記憶回路8と、ビット選択回路9と、データ出力緩衝回
路10とが備えられている。アドレス記憶回路8は制御
回路7及びデコードメモリー素子11に接続されるアド
レスカウンタ13と、ビット選択回路9に接続されるア
ドレスポインタ発生器12とを備えてなり、そして、デ
ータ出力緩衝回路10は、制御回路7及びデコードメモ
リー素子に接続される1方向データ緩衝器14と、ビッ
ト選択回路9、1方向データ緩衝器14及び制御回路7
に接続されるデータポインタ発生器15とを備えてい
る。本実施形態に使用されているデコードメモリー素子
11は読み出し専用記憶装置(ROM)である。
インターフェイス回路6の好適な実施形態を示すブロッ
ク図である。前記インターフェイス回路6はデコードメ
モリー素子11のデータを読み取るためのもので、この
インターフェイス回路6には、制御回路7と、アドレス
記憶回路8と、ビット選択回路9と、データ出力緩衝回
路10とが備えられている。アドレス記憶回路8は制御
回路7及びデコードメモリー素子11に接続されるアド
レスカウンタ13と、ビット選択回路9に接続されるア
ドレスポインタ発生器12とを備えてなり、そして、デ
ータ出力緩衝回路10は、制御回路7及びデコードメモ
リー素子に接続される1方向データ緩衝器14と、ビッ
ト選択回路9、1方向データ緩衝器14及び制御回路7
に接続されるデータポインタ発生器15とを備えてい
る。本実施形態に使用されているデコードメモリー素子
11は読み出し専用記憶装置(ROM)である。
【0026】そして、デコードメモリー素子11と、制
御回路7と、アドレス回路8と、ビット選択回路9と、
データ出力緩衝回路10とは同一のICパッケージ61
内に配置されており、このIC61は、ピンWR↓,R
D↓,CS↓及びアドレス/データピンADo〜ADnを
備え、本実施形態ではn=7である。
御回路7と、アドレス回路8と、ビット選択回路9と、
データ出力緩衝回路10とは同一のICパッケージ61
内に配置されており、このIC61は、ピンWR↓,R
D↓,CS↓及びアドレス/データピンADo〜ADnを
備え、本実施形態ではn=7である。
【0027】この図1の動作を説明すると、nを7と
し、デコードメモリー素子11の各アドレスを32ビッ
トとし、そして各アドレスに16ビットのデータが格納
されているものとし、ADo〜AD7が完全に使用される
とすれば、外部より一回につき多くとも8ビットのアド
レス信号しか入力できないので、4回(8ビット/回)
入力してから32ビットのアドレス信号の入力が完成さ
れる。この際、ビット選択回路9はn値に基づいてアド
レスポインタ発生器12に複数のアドレスポインタを発
生させ、第1組の8ビットのアドレスがAD0〜AD7に
入力された時に、制御回路7はアドレスポインタ発生器
12をして第1個目のアドレスポインタをアドレスカウ
ンタ13に伝送せしめ、これにより、アドレスカウンタ
13が第1個目のアドレスポインタにより指示されたア
ドレスに基づいて第1組の8ビットのアドレスをその内
部に記憶させる。その後、第2組の8ビットのアドレス
がAD0〜AD7に入力された時、アドレスポインタ発生
器12は第2個目のアドレスポインタをアドレスカウン
タ13に伝送せしめ、これによりアドレスカウンタ13
が第2個目のアドレスポインタにより指示されたアドレ
スに基づいて第2組の8ビットのアドレスをその内部に
記憶させる。このようにして、32ビットのアドレス信
号が完全にアドレスカウンタ13内に記憶された時、制
御回路7はアドレスカウンタ13をして32ビットのア
ドレス信号をデコードメモリー素子11に伝送せしめ、
デコードメモリー素子11を使用可能状態(enable)に
させてこれらアドレス信号をデコードする。これと同時
にデコードメモリー素子11は並列的に前記1アドレス
信号に対応する16ビットのデータを1方向緩衝器14
に出力すると共に、ビット選択回路9もn値に基づい
て、データポインタ15に複数のデータ出力ポインタを
発生させる一方、制御回路7はデータポインタ発生器1
5をして第1個のデータ出力ポインタを1方向データ緩
衝器14に伝送せしめ、この1方向データ緩衝器14に
より出力されるべき毎度のデータビットを制御するよう
にしている。この際、n=7であるので、データ緩衝器
14には16ビットのデータを有しているが、この16
ビットのデータが前後2回に分けてAD0〜AD7より出
力されることによって、1個のアドレスデータの読み取
りが完成される。
し、デコードメモリー素子11の各アドレスを32ビッ
トとし、そして各アドレスに16ビットのデータが格納
されているものとし、ADo〜AD7が完全に使用される
とすれば、外部より一回につき多くとも8ビットのアド
レス信号しか入力できないので、4回(8ビット/回)
入力してから32ビットのアドレス信号の入力が完成さ
れる。この際、ビット選択回路9はn値に基づいてアド
レスポインタ発生器12に複数のアドレスポインタを発
生させ、第1組の8ビットのアドレスがAD0〜AD7に
入力された時に、制御回路7はアドレスポインタ発生器
12をして第1個目のアドレスポインタをアドレスカウ
ンタ13に伝送せしめ、これにより、アドレスカウンタ
13が第1個目のアドレスポインタにより指示されたア
ドレスに基づいて第1組の8ビットのアドレスをその内
部に記憶させる。その後、第2組の8ビットのアドレス
がAD0〜AD7に入力された時、アドレスポインタ発生
器12は第2個目のアドレスポインタをアドレスカウン
タ13に伝送せしめ、これによりアドレスカウンタ13
が第2個目のアドレスポインタにより指示されたアドレ
スに基づいて第2組の8ビットのアドレスをその内部に
記憶させる。このようにして、32ビットのアドレス信
号が完全にアドレスカウンタ13内に記憶された時、制
御回路7はアドレスカウンタ13をして32ビットのア
ドレス信号をデコードメモリー素子11に伝送せしめ、
デコードメモリー素子11を使用可能状態(enable)に
させてこれらアドレス信号をデコードする。これと同時
にデコードメモリー素子11は並列的に前記1アドレス
信号に対応する16ビットのデータを1方向緩衝器14
に出力すると共に、ビット選択回路9もn値に基づい
て、データポインタ15に複数のデータ出力ポインタを
発生させる一方、制御回路7はデータポインタ発生器1
5をして第1個のデータ出力ポインタを1方向データ緩
衝器14に伝送せしめ、この1方向データ緩衝器14に
より出力されるべき毎度のデータビットを制御するよう
にしている。この際、n=7であるので、データ緩衝器
14には16ビットのデータを有しているが、この16
ビットのデータが前後2回に分けてAD0〜AD7より出
力されることによって、1個のアドレスデータの読み取
りが完成される。
【0028】図2は図1の各ピンのタイミング図であ
り、CS↓がLOWの時、IC6の回路は動作可能状態
となり、WR↓がLOWの時、外部からのアドレス信号
の入力が許容され、そしてRD↓がLOWの時、データ
の出力が許容される。ここにA0〜A2n+1はアドレスビ
ットを表し、D0〜D2n+1はデータビットを表す。
り、CS↓がLOWの時、IC6の回路は動作可能状態
となり、WR↓がLOWの時、外部からのアドレス信号
の入力が許容され、そしてRD↓がLOWの時、データ
の出力が許容される。ここにA0〜A2n+1はアドレスビ
ットを表し、D0〜D2n+1はデータビットを表す。
【0029】本発明はWR↓及びRD↓の2信号を与え
てそれぞれアドレス信号の書き込み及びデータの読み取
りタイミングを制御していることで、外部周辺の制御回
路を実際のアドレスに基づいて変化させ、適時にアドレ
ス信号の書き込み及びデータ読み取りのタイミングを調
整することができるため、以下の利点を有する。
てそれぞれアドレス信号の書き込み及びデータの読み取
りタイミングを制御していることで、外部周辺の制御回
路を実際のアドレスに基づいて変化させ、適時にアドレ
ス信号の書き込み及びデータ読み取りのタイミングを調
整することができるため、以下の利点を有する。
【0030】1組のアドレス信号のデータが完全に読み
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子11のアドレスを指向する。
従って、もし外部の周辺制御器が読み取ろうとするデー
タが連続アドレスのデータであれば、第1組のアドレス
の指すデータが読み取られてから、外部の周辺制御器は
RD↓に繰り返し信号を入力して直接これらの連続アド
レスが指すデータを読み取ればよく、再び以後のアドレ
ス信号を書き込む必要がない。このようにすればアドレ
スの書き込み時間を大量に節約することができる。
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子11のアドレスを指向する。
従って、もし外部の周辺制御器が読み取ろうとするデー
タが連続アドレスのデータであれば、第1組のアドレス
の指すデータが読み取られてから、外部の周辺制御器は
RD↓に繰り返し信号を入力して直接これらの連続アド
レスが指すデータを読み取ればよく、再び以後のアドレ
ス信号を書き込む必要がない。このようにすればアドレ
スの書き込み時間を大量に節約することができる。
【0031】そして、1アドレス信号が完全に書き込ま
れた後の度に、WR↓はHIGHとなり、この時アドレ
スポインタ発生器12は制御回路7により0にクリアさ
れる。一方1アドレス信号の指すデータが読み取られた
後、RD↓はHIGHとなり、データポインタ発生器1
5が制御回路7により0にクリアされる。従って、IC
外部の制御器より入力される前記アドレス信号のビット
の低ビットにのみ差異がある時には、外部の制御器より
入力された、その異なる低ビットがアドレスカウンタ1
3の低ビットの位置(アドレスポインタ発生器12がす
でに0にクリアされたため)に書き込まれる。この時点
で、アドレスカウンタ13内に記憶されているアドレス
は所望の次の1アドレスとなっているので、アドレス信
号の内の不変高ビットを再び書き込む必要がなく、外部
の制御器によりRD↓をLOWにすれば、読み取り動作
が開始できる。
れた後の度に、WR↓はHIGHとなり、この時アドレ
スポインタ発生器12は制御回路7により0にクリアさ
れる。一方1アドレス信号の指すデータが読み取られた
後、RD↓はHIGHとなり、データポインタ発生器1
5が制御回路7により0にクリアされる。従って、IC
外部の制御器より入力される前記アドレス信号のビット
の低ビットにのみ差異がある時には、外部の制御器より
入力された、その異なる低ビットがアドレスカウンタ1
3の低ビットの位置(アドレスポインタ発生器12がす
でに0にクリアされたため)に書き込まれる。この時点
で、アドレスカウンタ13内に記憶されているアドレス
は所望の次の1アドレスとなっているので、アドレス信
号の内の不変高ビットを再び書き込む必要がなく、外部
の制御器によりRD↓をLOWにすれば、読み取り動作
が開始できる。
【0032】図3は図1においてn=7の場合の各ピン
のタイミング図である。図において、A0〜A31はアド
レスビットを示し、D0〜D15はA0,A31の第1部分の
データと第2部分のデータとに対応することを示す。
尚、図4,図5はそれぞれ図1においてn=3,0の場
合の、各ピンのタイミング図を示す。
のタイミング図である。図において、A0〜A31はアド
レスビットを示し、D0〜D15はA0,A31の第1部分の
データと第2部分のデータとに対応することを示す。
尚、図4,図5はそれぞれ図1においてn=3,0の場
合の、各ピンのタイミング図を示す。
【0033】8本のアドレス/データピンを設けた場合
でも、その中の一部のピン、例えば4本又は1本のピン
を、外部の制御回路と接続すれば、その効果は、アドレ
ス/データピンが4本又は1本である場合の効果と同じ
である。
でも、その中の一部のピン、例えば4本又は1本のピン
を、外部の制御回路と接続すれば、その効果は、アドレ
ス/データピンが4本又は1本である場合の効果と同じ
である。
【0034】図6は本発明に係るメモリーアクセスのイ
ンターフェイス回路の好適な実施形態を示す図である。
このインターフェイス回路25はデコードメモリー素子
20のデータをアクセスするためのもので、このインタ
ーフェイス回路25には、制御回路16と、アドレス記
憶回路17と、ビット選択回路18と、データ緩衝回路
19とが備えられてあり、アドレス記憶回路17はアド
レスカウンタ21とアドレスポインタ発生器22とによ
り構成され、データ緩衝器19は2方向データ緩衝器2
3と、データポインタ発生器24とにより構成されてい
る。本実施形態と、図1の実施形態との異なる点は、図
1の実施形態のデコードメモリー素子11が読み出し専
用記憶装置(ROM)であるのに対し、図6のデコード
メモリー素子20はランダムアクセスメモリー(RA
M)とされる点である。従って、本実施形態におけるイ
ンターフェイス回路25は読み取り及び書き込みの2種
の状態を有する。また、図1に使用されたのが1方向デ
ータ緩衝器であるのに対し、図6の実施形態は2方向の
データ緩衝器を使用している。
ンターフェイス回路の好適な実施形態を示す図である。
このインターフェイス回路25はデコードメモリー素子
20のデータをアクセスするためのもので、このインタ
ーフェイス回路25には、制御回路16と、アドレス記
憶回路17と、ビット選択回路18と、データ緩衝回路
19とが備えられてあり、アドレス記憶回路17はアド
レスカウンタ21とアドレスポインタ発生器22とによ
り構成され、データ緩衝器19は2方向データ緩衝器2
3と、データポインタ発生器24とにより構成されてい
る。本実施形態と、図1の実施形態との異なる点は、図
1の実施形態のデコードメモリー素子11が読み出し専
用記憶装置(ROM)であるのに対し、図6のデコード
メモリー素子20はランダムアクセスメモリー(RA
M)とされる点である。従って、本実施形態におけるイ
ンターフェイス回路25は読み取り及び書き込みの2種
の状態を有する。また、図1に使用されたのが1方向デ
ータ緩衝器であるのに対し、図6の実施形態は2方向の
データ緩衝器を使用している。
【0035】そして本実施形態において書き込み状態を
可能とするため、図6の制御回路16には1本のピンS
ADが図1の実施形態より多く設けられている。インタ
ーフェイス回路25が読み取り状態である時にはSAD
は動作せず、IC26内の各回路は図1と同じ動作をす
る。
可能とするため、図6の制御回路16には1本のピンS
ADが図1の実施形態より多く設けられている。インタ
ーフェイス回路25が読み取り状態である時にはSAD
は動作せず、IC26内の各回路は図1と同じ動作をす
る。
【0036】そして、インターフェイス回路25が書き
込み状態にある時に、書き込み信号がアドレス信号であ
るか、又はデータ信号であるかを区分するために、SA
Dは2状態(HIGH、LOW)を有する。例えばSA
DがHIGHの時には外部より入力された信号はアドレ
ス信号であり、逆にSADがLOWの時には外部より入
力された信号はデータ信号となる。アドレス信号の入力
過程においては図1の実施形態と同じようにしてアドレ
スカウンタ21に記憶される。入力信号がデータ信号の
場合、制御回路が2方向データ緩衝器23の信号伝送方
向を改変し、外部よりAD0〜ADnを介して2方向デー
タ緩衝器23の内部に記憶されたデータは、デコードメ
モリー素子20に伝送され、アドレスカウンタが示すア
ドレスに書き込まれる。
込み状態にある時に、書き込み信号がアドレス信号であ
るか、又はデータ信号であるかを区分するために、SA
Dは2状態(HIGH、LOW)を有する。例えばSA
DがHIGHの時には外部より入力された信号はアドレ
ス信号であり、逆にSADがLOWの時には外部より入
力された信号はデータ信号となる。アドレス信号の入力
過程においては図1の実施形態と同じようにしてアドレ
スカウンタ21に記憶される。入力信号がデータ信号の
場合、制御回路が2方向データ緩衝器23の信号伝送方
向を改変し、外部よりAD0〜ADnを介して2方向デー
タ緩衝器23の内部に記憶されたデータは、デコードメ
モリー素子20に伝送され、アドレスカウンタが示すア
ドレスに書き込まれる。
【0037】本願発明はさらにメモリー読み取り方法も
提供しており、そのフローチャートを図7に基づいて説
明すれば、本発明の実施形態は、(a)前記デコードメ
モリー素子の1アドレス信号が完全に記憶されるまで、
デコードメモリー素子の1アドレス信号の一部を順次受
信、記憶する(例えば、32ビットの1アドレス信号を
4回に分けて、直列的に毎度8ビットずつ伝送する)ス
テップと、(b)前記1アドレス信号をデコードメモリ
ーへ一度に出力するステップと、(c)前記アドレス信
号が示すアドレスのデータをデコードメモリから一度に
受信、記憶するステップと、(d)前記アドレス信号が
示すアドレスのデータが完全に出力されるまで、データ
の一部を順次出力する(例えば、16ビットのデータは
2回に分けて直列的に毎度8ピットずつ出力される。)
ステップを備えている。
提供しており、そのフローチャートを図7に基づいて説
明すれば、本発明の実施形態は、(a)前記デコードメ
モリー素子の1アドレス信号が完全に記憶されるまで、
デコードメモリー素子の1アドレス信号の一部を順次受
信、記憶する(例えば、32ビットの1アドレス信号を
4回に分けて、直列的に毎度8ビットずつ伝送する)ス
テップと、(b)前記1アドレス信号をデコードメモリ
ーへ一度に出力するステップと、(c)前記アドレス信
号が示すアドレスのデータをデコードメモリから一度に
受信、記憶するステップと、(d)前記アドレス信号が
示すアドレスのデータが完全に出力されるまで、データ
の一部を順次出力する(例えば、16ビットのデータは
2回に分けて直列的に毎度8ピットずつ出力される。)
ステップを備えている。
【0038】図1を参照すれば図7から示されるフロー
の動作がより理解できるのはいうまでもない。
の動作がより理解できるのはいうまでもない。
【0039】図6に基づく実施形態は、メモリー書き込
み方法をも提供しており、これについて説明すれば
(a)前記アドレス信号が完全に記憶されるまで、前記
1アドレス信号の一部を順次受信記憶し(例えば32ビ
ットの1アドレス信号を4回に分けて、直列的に8ビッ
トづつ受信する)、(b)前記1アドレス信号が示すア
ドレスに格納すべきるデータが完全に記憶されるまで、
外部からデータの一部を順次受信記憶し、(例えば16
ビットのデータを2回に分けて、直列的に毎度8ビット
づつ受信する)、(c)前記1アドレス信号に対応する
データを、前記デコードメモリー素子に一度に書き込む
ステップを備えている。
み方法をも提供しており、これについて説明すれば
(a)前記アドレス信号が完全に記憶されるまで、前記
1アドレス信号の一部を順次受信記憶し(例えば32ビ
ットの1アドレス信号を4回に分けて、直列的に8ビッ
トづつ受信する)、(b)前記1アドレス信号が示すア
ドレスに格納すべきるデータが完全に記憶されるまで、
外部からデータの一部を順次受信記憶し、(例えば16
ビットのデータを2回に分けて、直列的に毎度8ビット
づつ受信する)、(c)前記1アドレス信号に対応する
データを、前記デコードメモリー素子に一度に書き込む
ステップを備えている。
【0040】図6の実施形態を参照すれば、図8に示さ
れるフローの動作がよく理解できるのは当然である。
れるフローの動作がよく理解できるのは当然である。
【0041】
【作用】本発明はWR↓及びRD↓の2信号を与えてそ
れぞれアドレス信号の書き込み及びデータの読み取りの
タイミングを制御しているため周辺の制御回路を実際の
アドレスに基づいて変化させ、適時にアドレス信号の書
き込み及びデータの読み取りのタイミングを調整するこ
とができるので以下の優れた作用効果を有する。
れぞれアドレス信号の書き込み及びデータの読み取りの
タイミングを制御しているため周辺の制御回路を実際の
アドレスに基づいて変化させ、適時にアドレス信号の書
き込み及びデータの読み取りのタイミングを調整するこ
とができるので以下の優れた作用効果を有する。
【0042】1組のアドレス信号のデータが完全に読み
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子のアドレスを指す。従って、
もし外部の周辺制御記が読み取ろうとするデータが連続
アドレスのデータであれば、第1組目のアドレスの指す
データが読み取られてから、外部の周辺制御器はRD↓
を繰り返し使用可能状態にして直接これら連続アドレス
の指すデータを読み取ればよく、再び以後のアドレス信
号を書き込む必要がない。このようにすればアドレスの
書き込み時間を大量に節約することができる。
取られた後、アドレスカウンタが自動的に繰り上がり、
次のデコードメモリー素子のアドレスを指す。従って、
もし外部の周辺制御記が読み取ろうとするデータが連続
アドレスのデータであれば、第1組目のアドレスの指す
データが読み取られてから、外部の周辺制御器はRD↓
を繰り返し使用可能状態にして直接これら連続アドレス
の指すデータを読み取ればよく、再び以後のアドレス信
号を書き込む必要がない。このようにすればアドレスの
書き込み時間を大量に節約することができる。
【0043】そして1アドレス信号が完全に書き込まれ
た後の度にWR↓はHIGHとなり、この時アドレスポ
インタ発生器は制御回路により0にクリアされる。一
方、1アドレス信号の指すデータが読み取られた後、R
D↓はHIGHとなり、データポインタ発生器が制御回
路により0にクリアされる。従って、IC外部の制御器
より入力される前記アドレス信号の低ビットにのみ差異
がある時に、外部の制御器により入力された、その異な
る低ビットがアドレスカウンタの低ビットの位置(アド
レスポインタ発生器がすでに0にクリアされたため)に
書き込まれる。この時、アドレスカウンタに存在されて
いるアドレスは所望の次の1アドレスをしめしているの
で、アドレス信号の不変高ビットを再び書き込む必要が
なく、外部の制御器によりRD↓をLOWすれば、読み
取り動作を直ぐに開始できるのでメモりデータのアクセ
ス速度を向上させることができる。
た後の度にWR↓はHIGHとなり、この時アドレスポ
インタ発生器は制御回路により0にクリアされる。一
方、1アドレス信号の指すデータが読み取られた後、R
D↓はHIGHとなり、データポインタ発生器が制御回
路により0にクリアされる。従って、IC外部の制御器
より入力される前記アドレス信号の低ビットにのみ差異
がある時に、外部の制御器により入力された、その異な
る低ビットがアドレスカウンタの低ビットの位置(アド
レスポインタ発生器がすでに0にクリアされたため)に
書き込まれる。この時、アドレスカウンタに存在されて
いるアドレスは所望の次の1アドレスをしめしているの
で、アドレス信号の不変高ビットを再び書き込む必要が
なく、外部の制御器によりRD↓をLOWすれば、読み
取り動作を直ぐに開始できるのでメモりデータのアクセ
ス速度を向上させることができる。
【0044】
【発明の効果】上記の説明から分かるように、本発明の
装置及び方法は事実上直列式及び並列式の利点を修正し
たもので、実際に必要な読み取り速度の要求に応じてイ
ンターフェイス回路の必要ピン数を調整できることか
ら、選択性が極めて向上する。
装置及び方法は事実上直列式及び並列式の利点を修正し
たもので、実際に必要な読み取り速度の要求に応じてイ
ンターフェイス回路の必要ピン数を調整できることか
ら、選択性が極めて向上する。
【0045】また、上述のように、もし各アドレス信号
の間の比較的低いビットのみが変化するのであれば、変
化したアドレスビットを書き込めばデータを読み出すこ
とができ、効果的にデータの読み取り速度を向上させる
ことができる。
の間の比較的低いビットのみが変化するのであれば、変
化したアドレスビットを書き込めばデータを読み出すこ
とができ、効果的にデータの読み取り速度を向上させる
ことができる。
【0046】さらには上述のように連続アドレス信号の
指すデータを読み取る時に、これら連続アドレスの書き
込み動作を省略でき、効果的にデータの読み取り速度を
向上させることができる。
指すデータを読み取る時に、これら連続アドレスの書き
込み動作を省略でき、効果的にデータの読み取り速度を
向上させることができる。
【図1】本願発明に係るメモリー読み取りインターフェ
イス回路の好適な実施形態のブロック図である。
イス回路の好適な実施形態のブロック図である。
【図2】図1回路の各ピンの信号のタイミングを示す。
【図3】図1回路で8本のアドレス/データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。
た時の各インターフェイスピンの信号のタイミングを示
す。
【図4】図1回路で4本のアドレス/データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。
た時の各インターフェイスピンの信号のタイミングを示
す。
【図5】図1回路で1本のアドレス/データピンを設け
た時の各インターフェイスピンの信号のタイミングを示
す。
た時の各インターフェイスピンの信号のタイミングを示
す。
【図6】本発明に係るメモリーアクセスのインターフェ
イス回路の好適な実施形態のブロック図である。
イス回路の好適な実施形態のブロック図である。
【図7】本発明に係るメモリー読み取り方法のフローチ
ャートである。
ャートである。
【図8】本発明に係るメモリー書き込み方法のフローチ
ャートである。
ャートである。
【図9】従来の、直列式でメモリーデータを読み取る回
路のブロック図である。
路のブロック図である。
【図10】図9の回路のインターフェイスピンの信号の
タイミングを示す。
タイミングを示す。
【図11】従来の、並列式でメモリーデータを読み取る
回路のブロック図である。
回路のブロック図である。
【図12】図11の回路のインターフェイスピンの信号
のタイミングを示す。
のタイミングを示す。
6、25 インターフェイス回路 7、16 制御回路 8、17 アドレス記憶回路 9、18 ビット選択回路 10、19 データ出力緩衝回路 11、20 デコードメモリー素子 12、22 アドレスポインタ発生器 13、21 アドレスカウンタ 14 一方向データ緩衝器 23 二方向データ緩衝器 15、24 データポインタ発生器
Claims (10)
- 【請求項1】各アドレスがそれぞれ1データに対応する
複数のアドレスを備えたデコードメモリー素子のデータ
を読み取るインターフェイス回路であって、 外部から何回かに分けて直列的に入力される前記デコー
ドメモリー素子の1アドレス信号を記憶し、前記アドレ
ス信号を同一時間に前記デコードメモリー素子に出力す
るアドレス記憶回路と、 前記アドレス信号が示すアドレスに格納された前記デコ
ードメモリー素子のデータを一時に記憶するデータ出力
緩衝回路と、 前記アドレス記憶回路と前記データ出力緩衝回路とに接
続され、前記アドレス記憶回路が同時に受信できるビッ
ト数と、前記データ出力緩衝回路が同時に出力できるビ
ット数とを設定するビット選択回路と、 前記アドレス記憶回路と前記データ出力緩衝回路とに接
続され、前記アドレス記憶回路及び前記データ出力緩衝
回路に入力される可能化信号と、前記デコードメモリー
素子に入力される読み書き信号とを出力する制御回路
と、 を備え、複数のアドレス/データピンの一部が、前記アドレス及
びデータを分割して転送するための外部の制御器に電気
的に接続され、前記複数のアドレス/データピンの前記
一部の数は、前記ビット選択回路により設定されたビッ
ト数に応じて決定される ことを特徴とするメモリー読取
りインターフェイス回路。 - 【請求項2】前記デコードメモリー素子は読出し専用記
憶装置であり、前記アドレス記憶回路は、 前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号を記憶するアドレスカウンタと、 前記ビット選択回路、前記アドレスカウンタ及び前記制
御回路に接続され、前記ビット選択回路内に設定された
ビット数に基づいて複数のアドレスポインタ信号を発生
させ、外部より前記デコードメモリー素子のアドレス信
号を入力する度に前記アドレスポインタ信号を提供し
て、前記アドレスカウンタが前記アドレスを記憶するの
に必要なアドレスポインタとするアドレスポインタ発生
器とを備えることを特徴とする請求項1記載のメモリー
読取りインターフェイス回路。 - 【請求項3】前記データ出力緩衝回路は、 前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号が示す前記デコードメモリー素子
内のアドレスに格納されているデータを記憶し、何回か
に分けて直列的に出力する1方向データ緩衝器と、 前記ビット選択回路、前記データ緩衝器及び前記制御回
路に接続され、前記ビット選択回路内に設定されたビッ
ト数に基づいて、複数のデータ出力ポインタを発生させ
ることにより、前記データ緩衝器がこれら複数のデータ
出力ポインタに基づいて、前記データ緩衝器により出力
されるべき毎度のデータビットを決定するデータポイン
タ発生器と、 を備えることを特徴とする請求項2記載のメモリー読取
りインターフェイス回路。 - 【請求項4】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記デコードメモリー素子のアドレ
スのビット数よりも少なく、前記データ出力緩衝回路に
より一度に出力されるデータのビット数は前記デコード
メモリー素子の各アドレスに格納されているデータのビ
ット数よりも少ないことを特徴とする請求項1記載のメ
モリー読取りインターフェイス回路。 - 【請求項5】読み取り及び書き込みの2種の状態を備え
た、デコードメモリー素子のデータをアクセスするイン
ターフェイス回路であって、 外部から何回かに分けて直列的に入力される前記デコー
ドメモリー素子のアドレス信号を記憶し、前記アドレス
信号を同一時間に前記デコードメモリー素子に出力する
アドレス記憶回路と、 前記インターフェイス回路が読み取り状態にある時には
前記アドレス信号が示すアドレスに格納された前記デコ
ードメモリー素子のデータを一時に記憶し、逆に前記イ
ンターフェイス回路が書き込み状態にある時には、外部
より入力されたデータを一時に記憶するデータ緩衝回路
と、 前記アドレス記憶回路と前記データ緩衝回路とに接続さ
れ、前記アドレス記憶回路が同時に受信できるビット数
と、及び前記データ緩衝回路が同時に出力できるビット
数とを設定するビット選択回路と、 前記アドレス記憶回路と前記データ緩衝回路とに接続さ
れ、前記アドレス記憶回路及び前記データ緩衝回路とに
入力される可能化信号と、前記デコードメモリー素子に
入力される読み書き信号とを出力すると共に、前記イン
ターフェイス回路を制御するための信号を発生させる制
御回路とを備え、複数のアドレス/データピンの一部が、前記アドレス及
びデータを分割して転送するための外部の制御器に電気
的に接続され、前記複数のアドレス/データピンの前記
一部の数は、前記ビット選択回路により設定されたビッ
ト数に応じて決定される ことを特徴とするメモリーアク
セスのインターフェイス回路。 - 【請求項6】前記デコードメモリー素子はランダムアク
セスメモリー素子であり、前記アドレス記憶回路は、 前記制御回路及び前記デコードメモリー素子に接続さ
れ、前記アドレス信号を記憶するアドレスカウンタと、 前記ビット選択回路、前記アドレスカウンタ及び前記制
御回路に接続され前記ビット選択回路内に設定されたビ
ット数に基づいて複数のアドレスポインタ信号を発生さ
せ、外部から前記デコードメモリー素子のアドレス信号
が入力される度に前記アドレスポインタ信号を提供し
て、前記アドレスカウンタが前記アドレスを記憶するの
に必要なアドレスポインタとするアドレスポインタ発生
器とを備えることを特徴とする請求項5記載のメモリー
アクセスのインターフェイス回路。 - 【請求項7】前記データ緩衝回路は、 前記制御回路及び前記デコードメモリー素子に接続され
て、前記インターフェイス回路が読み取り状態にある時
には、前記アドレス信号が示す前記デコードメモリー素
子内のアドレスに格納されたデータを一時に記憶し、何
回かに分けて直列的にデータを外部に出力し、逆に、前
記インターフェイス回路が書き込み状態にある時には、
外部から何回かに分けて入力されたデータを一時に記憶
して、前記アドレス信号が示す前記デコードメモリー素
子内のアドレスに前記データが書き込まれるようにされ
ている2方向データ緩衝器と、 前記ビット選択回路、前記2方向データ緩衝器及び前記
制御回路に接続され、前記ビット選択回路内に設定され
たビット数に基づいてデータ出力ポインタ信号を前記2
方向データ緩衝器に提供することにより、前記2方向デ
ータ緩衝器により毎度出力されるべき出力/入力のデー
タビットを決定するデータポインタ発生器とを備えるこ
とを特徴とする請求項5記載のメモリーアクセスのイン
ターフェイス回路。 - 【請求項8】前記アドレス記憶回路が一度に受信するア
ドレスのビット数は前記各デコードメモリー素子のアド
レスのビット数よりも少なく、そして前記データ緩衝器
が一度に入出力するデータビット数は前記デコードメモ
リー素子の各アドレスに対応するデータのビット数より
少ないことを特徴とする請求項5記載のメモリーアクセ
スのインターフェイス回路。 - 【請求項9】デコードメモリー素子に記憶されたデータ
を読み取る方法であって、複数のアドレス/データピンの一部が、アドレス及びデ
ータを分割して転送するための外部の制御器に電気的に
接続され、前記複数のアドレス/データピンの前記一部
の数を、ビット選択回路により設定されたビット数に応
じて決定するステップと、 前記デコードメモリー素子の1アドレス分の信号が完全
に記憶されるまで、外部から前記アドレス信号の一部を
順次受信記憶するステップと、 前記アドレス信号を前記デコードメモリー素子へ一度に
送信するステップと、 前記アドレス信号が示すアドレスのデータを前記デコー
ドメモリー素子から一度に受信記憶するステップと、 前記アドレス信号が示すアドレスのデータが完全に出力
されるまで、データの一部を外部に順次出力するステッ
プとを有することを特徴とするメモリー読み取り方法。 - 【請求項10】データをデコードメモリー素子に書き込
む方法であって、複数のアドレス/データピンの一部が、アドレス及びデ
ータを分割して転送するための外部の制御器に電気的に
接続され、前記複数のアドレス/データピンの前記一部
の数を、ビット選択回路により設定されたビット数に応
じて決定するステップと、 前記デコードメモリー素子の1アドレス分の信号が完全
に記憶されるまで、外部から前記アドレス信号の一部を
順次受信記憶するステップと、 前記アドレス信号が示すアドレスに格納すべきデータが
完全に記憶されるまで、外部からデータの一部を順次受
信記憶するステップと、 前記アドレス信号が示す前記デコードメモリー素子内の
アドレスにデータを一度に書き込むステップとを有する
ことを特徴とするデコードメモリー素子の書き込み方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7265973A JP2849804B2 (ja) | 1995-10-13 | 1995-10-13 | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7265973A JP2849804B2 (ja) | 1995-10-13 | 1995-10-13 | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09128957A JPH09128957A (ja) | 1997-05-16 |
JP2849804B2 true JP2849804B2 (ja) | 1999-01-27 |
Family
ID=17424613
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7265973A Expired - Fee Related JP2849804B2 (ja) | 1995-10-13 | 1995-10-13 | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2849804B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7506133B2 (en) * | 2003-08-20 | 2009-03-17 | Seiko Epson Corporation | Method and apparatus for high speed addressing of a memory space from a relatively small address space |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58215797A (ja) * | 1982-06-09 | 1983-12-15 | Hitachi Ltd | 半導体記憶装置 |
JPS60109094A (ja) * | 1983-11-18 | 1985-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 半導体記憶装置のアドレス情報転送回路 |
JPH0460994A (ja) * | 1990-06-27 | 1992-02-26 | Hitachi Ltd | スタティックram、romおよび情報処理装置 |
JPH07253872A (ja) * | 1994-03-14 | 1995-10-03 | Nippon Steel Corp | プロセッサの入出力回路 |
JP3124398U (ja) * | 2006-06-05 | 2006-08-17 | 株式会社金子製瓦所 | 雨樋による融雪装置 |
-
1995
- 1995-10-13 JP JP7265973A patent/JP2849804B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH09128957A (ja) | 1997-05-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4213176A (en) | System and method for increasing the output data throughput of a computer | |
US20040172581A1 (en) | External storage device and memory access control method thereof | |
US4773049A (en) | Semiconductor memory device having improved access time for continuously accessing data | |
JPH03105789A (ja) | 半導体記憶装置 | |
KR900015008A (ko) | 데이터 프로세서 | |
US5375218A (en) | DMA channel control apparatus capable of assigning independent DMA transfer control line to respective expansion slots | |
US5206942A (en) | Partially storing control circuit used in a memory unit | |
JPH1083303A (ja) | コプロセッサを使用するための電子回路及び方法 | |
EP0217479A2 (en) | Information processing unit | |
JP2849804B2 (ja) | メモリーアクセスのインターフェイス回路及びメモリーアクセスの方法 | |
US5818789A (en) | Device and method for memory access | |
JP2568443B2 (ja) | データサイジング回路 | |
US5255380A (en) | Computer system with distributed RAM memory modules designed for CITO transmission | |
AU613525B2 (en) | A stack system | |
JPH0784932A (ja) | データ転送制御装置及び方法 | |
KR970007156Y1 (ko) | 데이타 입출력장치의 엑세스 시간 제어회로 | |
JPH01103757A (ja) | データ転送装置 | |
JPH05289938A (ja) | メモリアクセス装置 | |
KR19980083459A (ko) | 데이터버스 사이즈 조정 장치 | |
JPH04245556A (ja) | 命令メモリ | |
JPS61267162A (ja) | デ−タ転送装置 | |
JPH0340290A (ja) | データ転送システムおよびアドレス変換装置 | |
JPH03147164A (ja) | 情報処理装置 | |
JPH07200456A (ja) | Cpuの外部デバイスインターフェース | |
JPH0317756A (ja) | 記憶装置のアクセス方式 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071113 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081113 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |